KR19980019016A - 메모리내에 작동 모드를 구성시키는 방법 및 장치(Method and apparatus for configuring operating modes in a memory) - Google Patents

메모리내에 작동 모드를 구성시키는 방법 및 장치(Method and apparatus for configuring operating modes in a memory) Download PDF

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KR19980019016A
KR19980019016A KR1019970040913A KR19970040913A KR19980019016A KR 19980019016 A KR19980019016 A KR 19980019016A KR 1019970040913 A KR1019970040913 A KR 1019970040913A KR 19970040913 A KR19970040913 A KR 19970040913A KR 19980019016 A KR19980019016 A KR 19980019016A
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sense amplifiers
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KR1019970040913A
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마튜 알 닉슨
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
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Abstract

집적회로(10)는 메모리(20)를 구비하고 메모리는 고밀도 메모리 모드 및 고속도/신뢰도 메모리 모드를 포함하는 복수개의 메모리 모드를 갖는다. 고속도/신뢰도 메모리 모드는 선택적으로는 고신뢰도 메모리 모드로 사용될 수도 있다. 메모리(20)는 복수개의 메모리 모드들중의 하나를 선택하는 구성회로(80)를 구비한다. 구성회로(80)는 구성정보를 감지증폭기 제어회로(72)에 제공한다. 감지증폭기 제어회로(72)는 감지증폭기를 복수개의 작동모드중의 하나에 두기 위해 제어정보를 감지증폭기(70)에 공급한다. 한 실시예에서는 감지증폭기(70)의 복수개의 작동모드는 상보적 미분연산 모드와 기준 미분연산 모드를 포함한다.

Description

메모리내에 작동모드를 구성시키는 방법 및 장치
도 1은 본 발명에 의한 메모리를 가진 프로세서의 블록도
도 2는 본 발명에 따라 구성가능한 메모리의 블록도
도 3은 본 발명에 따른 감지 증폭기 회로의 일부의 회로도
도 4는 본 발명에 따른 회로구성을 위한 레지스터의 블록도
* 도면의 중요부분에 대한 부호 설명
10 : 프로세서 12 : 중앙 처리 장치(CPU)
14 : 외부 회로 16 : 타이머
18 : 외부 버스 인터페이스 20 : 메모리
24 : 외부 버스 80 : 배치 회로
본 발명은 일반적으로 메모리에 관한 것으로. 특히 메모리 회로에 연산모드를 구성시키는 방법에 관한 것이다.
종래의 메모리는 성능 요구조건 및 밀도 요구조건을 만족하도록 설계되었다.
전형적으로는 고성능을 달성하기 위해 밀도를 회생하고 또한 고성능을 달성하기 위해 성능을 회생한다. 따라서 한 유형의 배열은 다른 목표용도에 사용될수 없다. 아주 흔히 고속 메모리 셀과 고밀도 메모리 셀은 동일한데 단지 감지 증폭기 회로만이 상이하다.
가끔,2-트랜지스터(2T) 플래시 메모리 배열과 같은 메모리 배열은 어레이의 두 반부의 중간 위치에 미분증폭기를 갖도록 설계된다. 그러면 감지증폭기의 스위칭속도는 감지 증폭기 입력이 발산하는 속도에 의해 결정된다. 어레이의 한쪽의 열로부터의 비트라인이 미분감지 증폭기에 하나의 입력을 제공하는 한편, 전류기준은 다른 입력을 제공한다. 어드레스 해독 회로는 어레이의 어느 쪽이 감지되는가를 결정한다. 속도를 최고로 하기 위해 전류기준은 비트 셀 전류의 약 반으로 강하해야 한다. 신뢰성을 최대화 하기 위해서는, 전류기준은 사용에 따른 비트셀 성능저하로 야기된 낮은 비트셀 전류를 감지하기 위해 저하되어야 하며, 그렇지만 전류기준은 감지시간이 연장된다.
계산의 복잡성이 증가함에 따라, 메모리 회로의 보다 큰 융통성에 대한 요구가 확대되고 있다. 단일의 메모리 내에서 선택적(상이한) 접근 방법들을 조화시킬 필요가 있다.
상술한 도면에 있어서, 도 1은 프로세서(10)를 보여주는데, 이 프로세서는 본 발명의 한 실시예에 따라 중앙 처리 장치(12 : CPU), 메모리(20), 외부 버스 인터페이스(18), 타이머(16) 및 기타 회로(14)를 포함하고 있고 각각이 버스(22)에 쌍방향 결합되어 있다. 외부 버스 인터페이스(18)도 또한 외부 버스(24)에 쌍방향 결합되어있는데, 이 버스는 프로세서(10) 외부에서 이용가능하다.
도 2는 메모리(20)를 예시하며, 이 메모리는 좌측 메모리 어레이(50), 우측메모리 어레이(60), 구성회로(80), 감지증폭기 제어회로(72) 및 감지증폭기(70)를 포함하고 있다. 좌측 메모리 어레이(50) 및 우측 메모리 어레이(60)는 각각 복수개의 메모리 비트 셀을 포함한다. 본 발명의 한 실시예에 있어, 좌측 메모리 어레이(50) 및 우측 메모리 어레이(60)는 각각 첫째 부분과 둘째 부분으로 구성될 수 있다. 좌측 메모리 어레이(50)는 부분(52) 및 부분(54)으로 구성될 수 있다. 우측 메모리 어레이(60)는 부분(62)과 부분(64)로 구성될 수 있다.
좌측 메모리 어레이(50)는 좌행 해독 및 선택부(58)에 결합되어있다. 우측 메모리 어레이(60)는 우행 해독 및 선택부(68)에 결합되어있다. 어드레스 버스(100)는 좌행 해독 및 선택부(58), 좌열 해독 및 선택부(56), 우행 해독 및 선택부(68)및 우열 해독 및 선택부(66)에 결합되어있다.
좌열 해독 및 선택부(56)는 도체에 의해 좌측 메모리 어레이(50)에 결합되어 있다. 우측 메모리 어레이(60)는 도체(67)에 의해 우열 해독 및 선택부(66)에 결합되어있다. 좌열 해독 및 선택부(56)는 다시 도체(59)에 의해 감지 증폭기(70)에 결합되어있다. 우열 해독 및 선택부(66)는 도체(69)에 의해 감지 증폭기(70)에 결합되어있다. 그리고 감지 증폭기(70)는 데이터 버스(90)에 쌍방향 결합되어있다. 데이터 버스(90) 및 어드레스 버스(100)는 모두 버스(22)에 결합되어있다.
감지 증폭기 제어회로(72)는 감지 증폭기(70) 및 구성회로(80)에 결합되어있다. 그런데 구성회로(80)는 좌행 해독 선택부(58), 우행 해독선택부(68), 좌열 해독선택부(56) 및 우열 해독선택부(66)에 결합되어있다.
도 2는 감지증폭기 제어회로(72), 감지증폭기(70), 구성회로(80), 그리고 행 및 열 선택부들에 대해 별도의 블록을 가진 것으로 표시되어있지만, 도 2는 기능적 표현일뿐임을 유의해야할 것이다. 선택적 실시예에서는 결합된 기능블록을 사용하여 본 발명을 실시할수도 있고 또는 이들 블록을 다른 구성으로 표시할수도 있을 것이다. 도 2는 본 발명의 기능을 설명하기 적합하도록 구성되어있다.
도 3은 감지증폭기(70)의 일부의 상세도이다. 본 발명의 한 실시예에 의하면, 감지증폭기 제어회로(72)는 도체(116,118,106 및 108)에 의해 제어정보를 수신한다. 우측 비트라인(104)은 도체(69)에, 또한 좌측 비트라인(114)은 도체(59)에 결합되어있다. 도체(59,69)에 의해 좌측 메모리 어레이(50), 우측 메모리 어레이(60), 좌열 해독선택부(56), 및 우열 해독선택부(66)는 감지 증폭기(70)와 통신할 수 있다.
도체(116)는 트랜지스터를 통해 전류기준(112)을 효과적으로 제어하고, 한편 도체(118)는 트랜지스터를 통해 좌측 비트라인(114)을 효과적으로 제어한다. 도체 (106)는 트랜지스터를 통해 전류기준(102)을 효과적으로 제어하는 한편, 도체(108)는 트랜지스터를 통해 우측 비트라인(10)을 효과적으로 제어한다. 도체(116 및 118)는 감지증폭기 래치(120)로의 좌측 입력을 제어하는 역할을 한다. 도체(106 및 108)는 센스앰프 래치(120)로의 우측 입력을 제어하는 역할을 한다. 도체(119)는 센스앰프 래치(120)로의 좌측 입력부이고 도체(109)는 감지증폭기(120)로의 우측입력부이다. 본 발명의 한 실시예에서는, 전류기준(102 및 112) 및 좌측 비트라인(114)과 우측 비트라인(104)의 제어는 인에이블/디스에이블을 지칭한다.
도 3에서, 센스앰프 래치(120)는 인에브블/디스에이블 제어용 회로를 포함하고 공급전압(VDD)에 결합되어있다. 본 발명의 선택적 실시예에서는, 센스앰프 래치(120)는 다른 제어회로를 포함할 수 있고 또는 기능블록이 선택적 구성에 의해 정해 질 수 있다. 도 3은 회로의 일부가 센스앰프 래치회로(120)의 기능적 기술로 표시 되어있는 본 발명의 한실시예를 나타낸다. 본 발명의 선택적 실시예는 본 발명과 같은 기능을 유지하면서 상기와 같이 표시된 다른 영역을 가질수도 있다.
도 4는 본 발명의 한 실시예에 의한 레지스터로서의 구성회로(80)를 예시한다. 구성회로(80)는 복수개의 비트를 포함하고 있다. 비트필드(82 및 84)는 고밀도/고속도(HDHS)선택을 위해 사용된다. 본 발명의 한 실시예에 있어, 비트필드(82)는 비트필드(82)의 첫째값이 고밀도 모드를 실행시키고 비트필드(82)의 둘째값이 고속도 모드를 실행시키는 단일 비트이다. 비트필드(83 및 85)는 어드레스 영역에 해당한다. 본 발명의 한 실시예에서, 각 HDHS는 그것이 영향을 미치는 관련 어드레스 영역을 갖는다. 예컨대 본 발명의 한 실시예에서 비트필드(82)의 HDHS선택은 비트필드(83)의 어드레스영역과 관련되어있고, 비트필드(84)의 HDHS선택은 비트필드(85)의 어드레스영역과 관련되어있다. 비트필드(82,83,84 및 85)는 어떤 수의 비트나 포함할 수 있다. 도 4에 도시된 추가의 구성회로(80)는 어떤수의 비트필드나 포함할 수 있다. 각 비트필드는 어떤수의 비트일수도 있다. 구성회로(80)는 마스크 프로그램될수도 있고 또는 CPU(12)로 부터의 버스(22) 또는 외부 버스(24)에 의해 기입 및/또는 판독접근될수도 있다.
통상적으로 센스 앰프로 호칭되는 미분 감지증폭기를 사용하여 많은 유형의 메모리 어레이가 설계되어있다. 미분 감지증폭기는 둘 이상의 전압을 비교하여 작동된다. 비교전압은 가끔 비트셀(비트 전지)또는 전류 소스에 의해 발생된다. 한 메모리 설계에서는, 각 메모리 비트가 관련된 메모리 셀을 갖고 있다. 메모리셀로부터의 비트라인이 감지증폭기에 제공된다. 그러면 감지증폭기는 비트라인 전압을 다른 비트라인 전압 또는 전류기준에 의해 발생된 전압과 비교한다. 일반적으로 속도는 전압비교에 의해 생긴 차의 정도(율)에 의해 결정된다. 흔히, 높은 또한 낮은 비트라인치의 양쪽과 비교될 단일 전류기준을, 비트라인 높은 치와 비트라인 낮은치의 평균치로서 선택하여, 높은 치와 낮은 치의 양쪽에 대한 비교전압차가 극대화 되게한다.
감지증폭기는 고밀도스킴 또는 고속도스킴에 따라 작동될 수 있다. 두 스킴은 상이한 이점을 제공하며 설계자는 억세스 속도와 메모리 양을 적당히 고려하여 선택한다. 본 발명은 한 부분은 고밀도를 위해 사용되고 한 부분은 고속도를 위해 사용되도록 메모리 어레이를 부분들로 구성하는 방법을 제공된다. 구성은 프로그램가능하여 설계 및 이용에 융통성을 더해준다. 본 발명은 고속도 구성과 고밀도 구성사이로 자유롭게 스위칭될 수 있는 구성가능한 메모리 어레이이다. 그래서 이 어레이는 많은 용도에 이용될수있고 그에 의해 설계자원을 절약하고 사용자에게 융통성을 제공한다. 본 발명의 한 실시예는 고속도와 고밀도 모드를 통합하고있는 것이다. 본 발명의 선택적 실시예는 고신뢰성 모드를 갖는다.
도 2에 있어서, 감지증폭기 제어회로(72)는 감지증폭기(70)에 제어신호를 제공하여, 메모리(20)의 구성, 그리고 감지증폭기(70)와 좌측 메모리 어레이(50) 및 우측 메모리 어레이(60)와의 상호작용을 제어한다. 예컨대, 본 발명의 한 실시예에서는, 기준으로 취한 작동 모드에서 고밀도구성을 실시하고, 미분감지 증폭기는 비트라인 전압을 전류기준에 의해 발생된 전압과 비교한다. 도 2와 3에서 볼수있는 것처럼, 좌측 메모리 어레이(50)에 비트셀을 가진 비트에 판독 또는 기입(즉, 억세스)하는데는 감지증폭기(70)가 관여하는데 이 증폭기는 좌측 비트라인(114)을 전류기준(102)과 비교한다. 감지증폭기 제어회로(72)는 도체(106)를 통해 수신된 제어신호에 응답하여 좌측 비트라인(114)을 좌측 입력으로서 센스앰프 래치(120)에 공급함으로써 센스앰프 래치(120)로의 입력을 제어한다. 그위에 도체(106)를 통해 수신된 제어신호에 응답하여 감지증폭기 제어회로(72)는 전류기준(102)을 우측 입력으로서 센스앰프 래치(120)내에 공급한다.
우측 메모리 어레이(60)를 감지하기위해서는, 감지증폭기 제어회로(72)가 도체(108)를 통해 우측 입력을 제어하여, 우측 비트라인(104)을 우측 입력으로서 감지 앰프 래치(120)에 제공한다. 감지증폭기 제어회로(72)는 도체(116)를 이용하여 전류기준(112)을 좌측 입력으로서 센스앰프 래치(120)에 제공한다.
감지증폭기 제어회로(72)는 도체(116,118,106 및 108)의 제어신호를 제공한다. 본 발명에서는 감지증폭기 제어회로(72)가 감지증폭기 모드의 작동을 결정할 수 있다. 감지증폭기 제어회로(72)는 제어회로(80)에 따라 메모리(20)를 선택적으로 구성한다. 본 발명의 한 실시예에서는, 감지증폭기 제어회로(72)가 상보 미분연산 모드 및 기준 미분연산 모드를 실행한다. 감지증폭기 제어회로(72)는 좌측 메모리 어레이(50)와 우측 메모리 에레이(60)를 작동모드에 따른 부분들로 구성시킨다. 한 실시예에서는 한 부분을 상보 미분연산 모드로 구성시키고 한 부분을 기준 미분연산 모드로 구성시킨다.
상보적 미분연산 모드의 경우, 감지 증폭기 제어회로(72)는 제어신호를 감지증폭기(70)에 공급하고, 이 증폭기에 의해 도체(118)는 좌측 비트라인(114)을 좌측입력으로서 센스앰프 래치(120)에 제공하고 도체(108)는 우측 비트라인(104)을 우측 입력으로서 센스앰프 래치(l20)에 제공한다. 여기서 좌측 메모리 어레이(50) 및 우측 메모리 어레이(60)는 상보적 패턴으로 프로그램될 것이다. 상보적 프로그램은 좌측 메모리 어레이(50)에 있는 한 비트셀과 우측 메모리 어레이(60)에 있는 한 비트셀의 두 비트셀을 메모리의 각 비트와 연관시킨다. 좌측 메모리 어레이(50)에 있는 비트셀은 우측 메모리 어레이(60)의 비트셀의 상보형의 것이다. 상보 미분연산모드는 기준 미분연산 모드의 메모리 요구량의 두배를 갖는다(즉, 데이터의 한 비트를 표현하기 위해서는 두 메모리셀이 요구된다.)
감지 증폭기 제어회로(72)는 구성회로(80)로 부터 제어정보를 수신한다, 본 발명의 한 실시예에 있어, 구성회로(80)는 도 4에 표시된 것 처럼 레지스터로 실현되어있다. 구성회로(80)는 비트필드(82,83,84 및 85)를 포함하고있으며 어떤개수의 비트필드나 가질 수 있다. 비트필드(82)는 비트필드(83)와 관련된 어드레스 영역에 대한 HDHS를 선택한다. HDHS 선택에 의해 상보적 미분연산 모드 또는 기준 미분연산 모드가 결정된다. 선택적 실시예에서는 어떤수의 모드나 실현될수있고, 비트필드(82)는 그 모든 선택을 수용하기위해 어떤 수의 비트를 가질 수도 있다는 것을 유의하라. 비트필드(82)로 행해진 선택은 비트필드(83)와 관련된 어드레스 영역을 실시시킨다. 어드레스 영역(83) 및 어드레스(85)는 임의의 수의 비트를 가질수 있는 비트필드에 의해 표현된다는 것을 유의하라. 구성회로(80)의 선택적 실시예의 경우에는, 전체 어레이를 실시시키는 단일의 HDHS 비트가 실현되거나, 또는 구성제어가 핀전압, 퓨스, 핀 아웃 옵션 또는 프로그램가능 마스크 옵션에 의해 실현될 수도 있다. 도 4에 표시된 것 처럼, 구성회로(80)는 CPU(12)에 의한 제어를 위해 데이터 버스(90) 및 어드레스 버스(100)에 결합되어있다. 구성회로(80)는 CPU(12)에 의해 기록 또는 판독될수 있다. 한 실시예에서는, 구성회로(80)는 프로그램 실행중 프로그램될수있어 소프트웨어 제어가 가능하다. 본 발명은 고정배선 구성으로 또는 소프트웨어 구성으로 이용될 수 있는 융통성있는 방법을 제공한다.
본 발명의 한 실시예에서는, 구성회로(80)는, 비트필드(83)를 사용하여 표시 된 어드레스 영역과 관련된 HDHS를 위한 비트필드(82)를 포함한다. 한 실시예에서 비트필드는 좌측 메모리 어레이(50)의 부분(52)과 관련된 어드레스 영역을 표시한다(도 2를 보라.) 본 발명의 한 실시예에서, 비트필드(83)는 부분(52)의 어드레스 영역을 표시하고, 또한 상보적 미분연산 모드를 이용할수 있음으로써 개별적 지정이 배제되기 때문에, 부분(62)의 어드레스 영역을 또한 함축적으로 지정한다.
상보적 미분연산 모드는 좌측 메모리 어레이(50)에서 한 비트셀, 그리고 우측 메모리 어레이(60)에서 한 비트셀을 필요로한다. 따라서, 부분(52)이 상보적 미분연산모드를 위해 프로그램되면, 부분(62)이 요구된다. 기준 미분연산 모드는 두 비트셀을 필요로하지 않는다. 상보적 미분연산 모드와 기준 미분연산 모드를 가진 한 실시예에서는, 부분(52)을 상보적인것으로 지정하지않고는 부분(62)을 상보적인 것으로 지정하는 것이 가능하지않다는 것을 유의하라. 이에 의해 부분(52)과 부분(62)은 상이한 연산모드로 지정되는 것이 방지된다.
기준 미분연산 모드는 비트필드(82)에서 선택되고 부분들(52 및 62)을 실시시킨다. 그런후 모두 어드레스 영역(85)과 관련된 부분(54 및 64)을 위한 상보적 연산모드의 HDHS 선택이 비트필드(84)를 통해 행해진다. 도 2을 참고하면, 부분(52 및 62)은 기준 미분연산 모드로서 또한 부분(54 및 64)은 상보적 미분연산 모드로 구성하는 것이 유효구성이다. 부분(54)에 비트셀을 가진 각 메모리 비트는 부분(64)에 대응하는 상보적 비트셀을 갖는다. 거기에 대해, 부분(52)에 비트셀을 가진 메모리 비트는 부분(62)에 대응하는 비트를 갖지않는다.
다음 설명은 도 1 내지 도 4에 예시된 본 발명의 한 실시예에 관한 것이다.
부분(52)에 있는 데이터의 기록접근 또는 판독접근의 경우에는, 감지증폭기(70)가 기준 미분연산 모드에 따라 작동한다. 부분(52)에 대한 기준 미분연산 모드로 좌측 비트라인(114)이 전류기준(102)에 비교될것이다. 부분(62)에 대한 기준 미분연산모드로 우측 비트라인(104)과 전류기준(112)이 비교될것이다. 이들 모드는 비트라인 전압을 기준 전류에 의해 발생된 전압과 비교하는데, 전류기준은 전형적으로 비트셀 전류의 함수이다.
부분(54 및 64)에 대한 판독 또는 기록에서는 상보적 미분연산 모드가 사용된다. 상보적 미분연산 모드에서는, 좌측 비트라인(114)이 우측 비트라인(104)과 비교된다. 갇지증폭기의 제어는, 좌측 비트라인(114)을 좌측 입력으로서 센스앰프 래치(120)에 또한 우측 비트라인(104)을 우측 입력으로서 센스앰프 래치(120)에 제공하는 도체(118 및 108)를 통해 행해진다. 부분(54) 및 부분(64)은 상보적 프로그래밍을 갖는다. 본 발명의 한 실시예에 따라서는, 상보적 프로그래밍은 좌측 비트셀과 우측 비트셀 조합쌍에 따라 비트치를 정한다. 고 비트치는 논리적으로 높은(논리 고) 좌측 비트셀치와 논리적으로 낮은(논리 저) 우측 비트셀치를 갖는다. 결과적으로 저 비트치는 논리적으로 낮은 좌측 비트셀치와 논리적으로 높은 우측 비트 셀치를 갖는다. 본 발명의 선택적 실시예는 그 반대의 조합쌍을 이용한다. 상보적 미분연산 모드의 경우 입력전압은 기준 미분연산 모드 보다 더 신속히 발산하여 감지시간 감소 및/또는 신뢰도 상승이 얻어진다는 것을 유의하라. 상보적 미분연산 모드에서의 접근시간은 논리 저 또는 논리 고의 판독의 경우 같다. 본 발명의 선택적 실시예에서는 저 주파수에서 상보적 미분연산 모드를 실시하여 시간에 걸친 신뢰성을 증가시키고 있다. 메모리 비트당 두 비트라인을 감지하는 것은 비트셀 불이행 또는 성능저하를 보상하고자하는 것이다.
본 발명의 선택적 실시예에 따라 좌측 메모리 어레이(50)와 우측 메모리 어레이(60)가 임의의 개수의 부분들로 구성될 수 있다. 보상적 미분연산 모드에서는, 고속을 위해 선택된 부분들이, 도 2의 부분(54 및 64)에 표시된것과 같이, 좌측 메모리 어레이(50)와 우측 메모리 어레이(60)내에 관련된 부분을 가질 필요가 있다는 것이다. 본 발명의 한 실시예에 의해서는 상보적 미분연산 모드의 HDHS 선택으로 전체 어레이가 실행될수있고, 이때 각 메모리 비트는 좌측 메모리 어레이(50)에 관련 비트셀, 그리고 우측 메모리 어레이(60)에 관련 비트셀을 갖는다. 선택적 실시예에는 메모리(20)가 본 발명에 따른 부분들로 구성될수있게 하는 임의의 개수의 연산모드가 포함된다.
본 발명의 한실시예에서는 비트셀 성능저하가 고려된다. 프로그램 가능한, 비 휘발성 메모리는 보통 장기 비트셀 성능저하문제의 난점을 갖는다. 성능저하에 대처하기위해서는, 메모리 어레이의 각 측이 같은 데이터로 프로그램된 추가의 연산모드가 이용가능하다. 대응하는 비트라인들은 전류기준에 의해 발생된 전압과 비교되기위해 함게 결속된다. 장시간 사용에 있어 두 대응하는 비트셀중 하나의 장애는 메모리 어레이에 중요한 영향을 덜 미칠 것이다.
본 발명은 다양한 메모리 회로에 있어 융통성을 허용한다. 상보적 미분연산 모드는 사용자로 하여금 메모리 회로에있어 고밀도 작동과 고속도 작동간에 적당한 절충점을 결정, 조정할수있게 한다. 추가적으로 상보적 미분연산 모드와 같은 고성능모드는 사용자로 하여금 전류기준이 사용되지않는 그런 메모리 부분에 대한 전력소모를 감소시킬수있게 한다. 본 발명은 단일 단부 감지를 이용하는 감지 증폭기를 실현하는 어떤 메모리 회로에나, 예컨대, 판독 전용 메모리(ROM), 전기적 프로그램 가능 판독 전용 메모리(EPROM), 전기적 삭제가능 프로그램가능 판독 전용 메모리(EEPROM)등에 이용될 수 있다. 메모리 회로를 효율적으로 이용하면 특정용도에 맞는 구성으로 할 수 있다. 본 발명은 메모리회로를 구성시키는 융통성있고, 효율적인 방법을 제공한다.
메모리 회로의 융통성있고 효율적 구성은, 메모리를 처리장치와 같은 집적회로에 위치시킬때에 특히 유용할 수 있다. 그러나 본 발명은 또한 독립 메모리 집적회로 및 다른 유형의 회로가 매설된 메모리들에도 대단히 유용할 수 있다.

Claims (3)

  1. 메모리 어레이를 구비하며 상기 메모리 어레이에 결합되어있는 복수개의 감지증폭기를 구비하고, 상기 복수개의 감지증폭기의 각각은 상보적 미분연산 모드와 기준 미분연산 모드를 갖고 있으며 복수개의 메모리 모드중의 하나를 선택하기 위한 구성회로를 구비하고, 복수개의 메모리 모드는 고밀도 메모리 모드 및 고속도/신뢰도 메모리 모드를 포함하고, 상기 구성회로는 적어도 하나의 구성신호를 제공하며 적어도 하나의 구성신호를 수신하기 위해 상기 구성회로에 결합되어있고, 적어도 하나의 제어신호를 상기 복수개의 감지증폭기에 제공하기위해 상기 복수개의 감지증폭기에 결합되어 있는 감지증폭기 제어회로를 구비하고 있으며,적어도 하나의 제어신호는 상기 복수개의 감지증폭기가 상보적 미분연산 모드에 있을지 또는 기준 미분연산 모드에 있을지를 선택하며 상기 구성회로가 고속도/신뢰도 메모리 모드를 선택할 때는 상기 적어도 하나의 제어신호는 상기 복수개의 감지증폭기의 각각의 상보적 미분연산 모드를 선택하고, 상기 구성회로가 고밀도 메모리 모드를 선택할 때는 상기 적어도 하나의 제어신호는 상기 복수개의 감지증폭기의 각각의 기준 미분연산 모드를 선택하는 집적회로.
  2. 메모리 어레이를 구비하며 상기 메모리 어레이에 결합되어 있는 감지증폭기를 구비하고, 상기 감지 증폭기는 첫째 작동 모드와 둘째 작동 모드를 갖고 있으며 상기 첫째 작동 모드와 둘째 작동 모드중의 하나를 선택하기 위한 구성회로를 구비하고, 상기 구성회로는 적어도 하나의 구성표시기를 제공하며 적어도 하나의 구성표시기를 수신하기 위해 상기 구성회로에 결합되어 있고, 적어도 하나의 제어신호를 상기 감지증폭기에 제공하기 위해 상기 감지증폭기에 결합되어 있는 감지증폭기 제어회로를 구비하고 있으며, 적어도 하나의 제어 신호는 적어도 하나의 구성표시기가 첫째 치이면 상기 감지증폭기를 첫째 작동모드에 두고, 적어도 하나의 구성표시기가 둘째 치이면 상기 감지증폭기를 둘째 작동모드에 두는 집적회로.
  3. 각각 복수개의 감지증폭기에 결합되어 있는 첫째 어레이 부분과 둘째 어레이 부분을 갖고있는 메모리를 작동하기 위한 방법에 있어서, 상기 메모리의 첫째 어드레스 영역을 위해, 고밀도 메모리 모드와 고속도/신뢰도 메모리 모드를 포함하고 있는 복수개의 메모리 모드중의 하나를 선택하는 단계 상기 메모리의 첫째 어드레스 영역을 위해 고밀도 메모리 모드가 선택되었으면, 상기 복수개의 감지증폭기 중의 첫째 것을 첫째 작동모드에 두는 단계 및 상기 메모리의 첫째 어드레스 영역을 위해 고속도/신뢰도 메모리 모드가 선택되었으면. 상기 복수개의 감지증폭기 중의 첫째 것을 둘째 작동모드에 두는 단계를 포함하는 방법.
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