KR19980014822A - Log value calculation circuit - Google Patents
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Abstract
본 발명은 로그값 계산회로를 공개한다. 그 회로는 N비트의 데이타를 직렬로 입력하여 병렬로 출력하기 위한 병렬 입력 직렬 출력수단, 상기 병렬 입력 직렬 출력수단의 출력신호가 1인 경우에 셋트되고 0인 경우에 1감소하여 N비트 데이타의 로그값의 정수부분의 값을 출력하기 위한 계수수단, 상기 병렬 입력 직렬 출력수단의 출력신호를 저장하기 위한 저장수단, 상기 로그값의 정수부분의 값의 반전된 값에 응답하여 상기 저장수단에 저장된 N비트 데이타의 가장 좌측의 위치한 1아래의 데이타를 상기 로그값의 소수부분의 값으로 출력하기 위한 수단, 및 상기 수단으로 부터의 직렬 데이타를 병렬로 출력하기 위한 직렬 입력 병렬 출력수단으로 구성되어 있다.The present invention discloses a log value calculation circuit. The circuit includes parallel input serial output means for serially inputting N-bit data and outputting the data in parallel, and when the output signal of the parallel input serial output means is 1, A storage means for storing an output signal of the parallel input serial output means; a storage means for storing an output signal of the parallel input serial output means in response to an inverted value of an integer portion of the log value, Means for outputting data of the lower leftmost position of the N-bit data as the value of the fractional part of the log value, and serial input parallel output means for outputting the serial data from the means in parallel .
Description
본 발명은 로그값 계산회로에 관한 것으로, 특히 직렬 연산 방식을 이용한 디지탈 로그값 계산회로에 관한 것이다.The present invention relates to a log value calculation circuit, and more particularly to a digital log value calculation circuit using a serial calculation method.
디지탈 오디오 신호처리에 있어서, 인간이 음의 방향성을 느끼는 방향성 정보는 오디오 신호 2채널에서 추출되는데 이것은 소리의 절대적 크기에는 관계가 없고, 오디오 신호의 크기의 비의 로그값의 합과 차로 추출된다. 로그값을 계산하는 방법으로는 테일러(Taylor) 공식을 이용한 근사화나 분배와 같은 방식을 사용하는데 이것은 승산기와 같은 크기가 비교적 크기가 큰 하드웨어를 필요로 한다.In digital audio signal processing, directional information that a human perceives a negative directional direction is extracted from two channels of audio signals, which are independent of the absolute size of the sound, and are extracted by the difference between the logarithmic values of the ratio of the sizes of the audio signals. The logarithm of the logarithm is computed by Taylor's approximation or distribution, which requires relatively large hardware such as a multiplier.
본 발명의 목적은 하드웨어가 간단한 직렬 연산 방식을 이용한 로그값 계산회로를 제공하는데 있다.An object of the present invention is to provide a logarithmic calculation circuit using a hardware serial serial calculation method.
이와같은 목적을 달성하기 위한 본 발명의 로그값 계산회로는 N비트의 데이타를 직렬로 입력하여 병렬로 출력하기 위한 병렬 입력 직렬 출력수단, 상기 병렬 입력 직렬 출력수단의 출력신호가 1인 경우에 셋트되고 0인 경우에 1감소하여 N비트 데이타의 로그값의 정수부분의 값을 출력하기 위한 계수수단, 상기 병렬 입력 직렬 출력수단의 출력신호를 저장하기 위한 저장수단, 상기 로그값의 정수부분의 값의 반전된 값에 응답하여 상기 저장수단에 저장된 N비트 데이타의 가장 좌측의 위치한 1아래의 데이타인 상기 로그값의 소수부분의 값으로 출력하기 위한 수단, 및 상기 수단으로 부터의 직렬 데이타를 병렬로 출력하기 위한 직렬 입력 병렬 출력수단을 구비한 것을 특징으로 한다.According to another aspect of the present invention, there is provided a log value calculation circuit comprising: parallel input serial output means for serially inputting and outputting N bits of data in parallel; And decrementing the value by 1 in case of 0, and outputting the value of the integer part of the log value of the N-bit data; storage means for storing the output signal of the parallel input serial output means; Means for outputting the serial data from the means in parallel to the N bits of data stored in the storage means in response to the inverted value of the N bits of data stored in the storage means, And a serial input parallel output means for outputting the parallel input data.
도 1 은 본 발명의 로그값 계산회로의 블럭도이다.1 is a block diagram of a log value calculation circuit according to the present invention.
이하, 첨부된 도면을 참고로 하여 본 발명의 로그값 계산회로를 설명하면 다음과 같다.Hereinafter, a log value calculation circuit according to the present invention will be described with reference to the accompanying drawings.
아래의 표는 10진법과 2진법의 수(N)의 근사 로그값(LA(N))을 나타내는 것이다.The table below shows the approximate logarithm (LA (N)) of the number of decimal and binary numbers (N).
숫자(N)이 이진수로 10110110(십진수로는 182)인 경우에, 근사화된 로그 값(LA(N))은 111.011011이 된다. 숫자(N)가 1보다 크거나 같은 경우의 값이 이진수로 주어졌을 때 숫자(N)를 다음과 같이 부호화한다. 숫자(N)은이고 k값이 양의 정수이고, x는 이전 소수값이고 0보다 크거나 같고 1보다 작다. k의 값은 가장 좌측에 있는 1의 값을 지니는 비트의 위치이고, 1 다음에 오는 값이 소수점의 값이 된다. 숫자(N)이 10110110이라면, 가장 좌측에 1이 오므로 이것의 위치는 7이다. 그러므로, 로그값의 정수 부분은 7이 되고, 좌측 1 다음에 오는 0110110의 값이 로그값의 소수점 이하값이 된다. 즉, 카운터와 쉬프터를 이용하여 로그 연산을 수행할 수 있다. 본 발명에서는 16비트의 값이 입력되는 경우에 로그값을 발생하는 직렬회로를 구현하였다.If the number N is 10110110 (182 in decimal) as the binary number, the approximated logarithm (LA (N)) is 111.011011. When the value (N) is greater than or equal to 1 and given a binary number, the number (N) is encoded as follows. The number (N) Where k is a positive integer, x is a previous decimal value, and is greater than or equal to 0 and less than 1. The value of k is the position of the bit with the value of 1 at the leftmost, and the value after 1 is the value of the decimal point. If the number (N) is 10110110, its leftmost position is 1, so its position is 7. Therefore, the integer part of the log value becomes 7, and the value of 0110110 after the left 1 becomes the decimal value of the log value. That is, a log operation can be performed using a counter and a shifter. In the present invention, a serial circuit that generates a log value when a 16-bit value is input is implemented.
도 1은 본 발명의 16비트 로그값 계산회로의 블럭도로서, 병렬 입력 직렬 출력회로(10), 카운터(12), 래치(14), 레지스터(16), 디코더(18), 스위치 어레이(20), 및 직렬 입력 병렬 출력회로(22)로 구성되어 있다.1 is a block diagram of a 16-bit log value calculation circuit according to the present invention. The parallel input serial output circuit 10 includes a counter 12, a latch 14, a register 16, a decoder 18, a switch array 20 ), And a serial input parallel output circuit 22.
병렬 입력 직렬 출력회로(10)는 N비트의 병렬 데이타를 1비트씩 직렬로 출력한다. 카운터(12)는 입력되는 비트의 값이 0이면 리셋트되고 1이면 1감소된 값을 출력한다. 만일, 카운터(12)가 3비트 카운터라면, 입력되는 비트의 값이 1이면 111로 리셋트되고, 0이면 111에서 110으로 감소된다. 병렬 입력 직렬 출력회로(10)와 카운터(12)는 만일 입력되는 데이타가 8비트에서 15비트 사이의 데이타라면 카운터(12)는 4비트 카운터를 사용하여야 하고 4비트에서 7비트까지의 데이타라면 카운터(12)는 3비트 카운터를 사용하여야 한다. 예를 들어, 카운터(12)로 입력되는 직렬 데이타의 값이 상기 표에 나타낸 01101인 경우에 병렬 입력 직렬 출력회로(10)로 입력되는 데이타는 00001101이고 이 값이 카운터(12)로 출력된다. 카운터(12)의 출력값은 111-110-111-111-110-101-100-11의 순서로 출력된다. 카운터(12)의 최종 출력값은 11이 되고 이 값은 로그값의 정수부분의 값이 된다. 즉, 가장 좌측에 위치한 1의 자릿수인 11이 로그값의 정수부분의 값이 된다. 반전기(14)는 11의 값을 반전하여 100의 값을 출력한다. 래치(16)는 100의 값을 래치한다. 그리고, 래지스터(18)는 병렬 입력 직렬 출력회로(10)의 신호를 최하위 비트부터 순서대로 저장한다. 디코더(20)는 래치(16)의 출력신호가 100이므로 레지스터(18)에 저장된 값인 1101의 가장 좌측의 1이하의 데이타인 1101을 출력하게 된다. 스위치 어레이(22)는 디코더(20)의 출력신호에 대응하는 출력신호인 1101을 직렬로 출력한다. 즉, 디코더(20)와 스위치 어레이(22)는 로그값의 소수부분의 값을 직렬로 출력하기 위한 회로 구성으로 N비트의 데이타의 가장 좌측의 1이 위치한 비트 이하의 데이타를 출력하기 위한 것이다. 직렬 입력 병렬 출력회로(24)는 스위치 어레이(24)의 출력신호인 1101을 직렬로 입력하여 병렬로 출력하게 된다. 이 값은 로그값의 소수부분의 값이 된다. 카운터(12)의 정수부분의 값과 직렬 입력 병렬 출력회로(24)의 소수부분의 값이 합쳐져서 8비트의 하나의 로그값이 발생된다. 상술한 설명에서는 8비트의 데이타에 대한 로그값 계산만을 설명하였지만 8비트 이상의 데이타에 대하여도 동일하게 적용될 수 있다.The parallel input serial output circuit 10 serially outputs N bits of parallel data one bit at a time. The counter 12 is reset if the value of the input bit is 0, and outputs a decremented value of 1 when it is 1. If the counter 12 is a 3-bit counter, the value of the input bit is reset to 111, and if it is 0, the counter is decremented from 111 to 110. The parallel input serial output circuit 10 and the counter 12 should use a 4-bit counter if the data to be input is data between 8 bits and 15 bits, and if the data is 4 bits to 7 bits, (12) must use a 3-bit counter. For example, when the value of the serial data input to the counter 12 is 01101 shown in the above table, the data input to the parallel input serial output circuit 10 is 00001101, and this value is output to the counter 12. The output value of the counter 12 is output in the order of 111-110-111-111-110-101-100-11. The final output value of the counter 12 becomes 11, and this value becomes the value of the integer part of the log value. That is, the number of digits of 1 at the leftmost position is 11, which is the integer part of the log value. The inverter 14 inverts the value of 11 and outputs a value of 100. The latch 16 latches a value of 100. [ Then, the register 18 stores the signals of the parallel input serial output circuit 10 in order from the least significant bit. Since the output signal of the latch 16 is 100, the decoder 20 outputs 1101 which is the leftmost 1 or less data of the value 1101 stored in the register 18. The switch array 22 outputs an output signal 1101 corresponding to the output signal of the decoder 20 in series. That is, the decoder 20 and the switch array 22 are circuits for outputting the fractional value of the log value in series, and output data of less than or equal to the bit at the leftmost 1 of the N bits of data. The serial input parallel output circuit 24 serially inputs the output signal 1101 of the switch array 24 and outputs it in parallel. This value is the value of the fractional part of the log value. The value of the integer part of the counter 12 and the value of the fractional part of the serial input parallel output circuit 24 are combined to generate one log value of 8 bits. Although only the log value calculation for 8-bit data has been described in the above description, the same applies to data of 8 bits or more.
따라서, 본 발명의 로그값 계산회로는 직렬 연산 방식을 이용하여 속도면에서는 시스템 클럭이 많이 소요되지만 하드웨어가 간단하여 비교적 동작 속도가 낮은 오디오 신호 처리에 적합하다.Therefore, the logarithm calculation circuit of the present invention is suitable for audio signal processing that requires a large amount of system clock in terms of speed using a serial calculation method, but has a simple hardware and a relatively low operation speed.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033958A KR0182169B1 (en) | 1996-08-16 | 1996-08-16 | Log arithmathic value calculator |
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| KR1019960033958A KR0182169B1 (en) | 1996-08-16 | 1996-08-16 | Log arithmathic value calculator |
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| Publication Number | Publication Date |
|---|---|
| KR19980014822A true KR19980014822A (en) | 1998-05-25 |
| KR0182169B1 KR0182169B1 (en) | 1999-05-15 |
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|---|---|
| KR (1) | KR0182169B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801326B1 (en) * | 2006-08-02 | 2008-02-19 | 엠텍비젼 주식회사 | Method of performing log base 2 operation in k-bit microprocessor, scale factor decoding method using the same, record media recored program for realizing the same, and apparatus for performing log base 2 operation |
-
1996
- 1996-08-16 KR KR1019960033958A patent/KR0182169B1/en not_active IP Right Cessation
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| KR100801326B1 (en) * | 2006-08-02 | 2008-02-19 | 엠텍비젼 주식회사 | Method of performing log base 2 operation in k-bit microprocessor, scale factor decoding method using the same, record media recored program for realizing the same, and apparatus for performing log base 2 operation |
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| KR0182169B1 (en) | 1999-05-15 |
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