KR950010822B1 - Exclusive logic adding system and its method of binary level logic and multiple level logic - Google Patents
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Abstract
Description
제1도는 2치 배타적 논리합 연산기의 진리표시도.1 is a truth representation of a binary exclusive OR operator.
제2도는 2치 배타적 논리합 연산기의 입출력 연결구성도.2 is an input / output connection diagram of a binary exclusive OR operator.
제3도는 2치-다치신호 배타적 논리합 연산처리를 위한 종래 기술의 구성도.3 is a block diagram of a prior art for binary-multi-valued signal exclusive OR operation.
제4도는 2치-다치 배타적 논리합 연산에 따른 진리표시도.4 is a truth representation according to a binary-to-multiple exclusive OR operation.
제5도는 본 발명은 2치-다치 배타적 논리합 연산기의 구성도.5 is a block diagram of a binary-multi-valued exclusive-OR operator.
제6도는 2치-다치 배탁적 논리합 연산기의 구성예시도.6 is an exemplary configuration diagram of a binary-to-multiple logical OR operator.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 2치 배타적 논리합 연산기 2 : 산술 덧셈기1: binary exclusive OR operator 2: arithmetic adder
3 : 2치-다치 배타적 논리합 연산기3: Binary-multivalued exclusive OR operator
본 발명은 배타적 논리합 연산기 및 연산방법에 관한 것으로, 특히 다치논리와 2치논리의 배타적 논리합 연산기 및 연산방법에 관한 것이다.The present invention relates to an exclusive OR operator and a method, and more particularly, to an exclusive OR operator and a method of multivalued logic and binary logic.
현대의 대부분의 전자장치는 디지틀로 신호를 처리하는 디지틀 신호처리를 기본으로 하고 있다. 여기서 디지틀신호처리라고 하는 것은 아날로그 신호를 A/D (Analog to Digital)변환기를 거치게 하여 만든 디지틀 데이타를 목적에 맞도록 처리하여 원하는 결과를 얻어내는 신호처리 방법이다.Most modern electronic devices are based on digital signal processing, which processes signals digitally. Here, digital signal processing is a signal processing method that obtains a desired result by processing digital data generated by passing an analog signal through an analog-to-digital (A / D) converter according to a purpose.
일반적으로 디지틀 신호는 이진수(Binary)로 표시되고 이러한 이진수끼리의 논리 연산을 수행하는 연산기가 디지틀 신호 처리 장치에 많이 사용되고 있다. 이러한 논리 연산장치중 기존의 배타적 논리합 연산기는 입력이 이진수만을 대상으로 한다.In general, a digital signal is represented by a binary number, and an arithmetic operator performing logical operations between these binary numbers is frequently used in a digital signal processing apparatus. Existing logical OR of these logical operations, the input is binary only.
기존의 2치 배타적 논리합 연산기의 진리표를 제1도에 나타내었다. 이러한 배타적 논리합 연산 기호는 보통으로 표시하며, 기존의 2진 배타적 논리합 연산기의 신호 연결관계는 제2도와 같다.The truth table of the conventional binary exclusive OR operator is shown in FIG. These exclusive ORs are usually The signal connection relationship of the existing binary exclusive OR operator is shown in FIG.
제1도의 2치 배타적 논리합에 대한 진리표는 제2도의 2치 배타적 논리합 연산기의 입출력을 나타낸다. 즉, 제2도의 두 입력 논리 "0"와 논리 "0"인 경우는 출력이 논리 "0", 그리고 입력이 논리 "0"와 논리 "1"인 경우는 출력이 논리 "1", 논리 "1"과 논리 "1"인 경우는 출력이 논리 "0"이 된다. 여기서 논리 "0" 또는 논리 "1"이라는 것은 논리치 "0" 또는 "1"을 나타내는 것으로 실제적으로는 1Volt, 0Volt등의 실제 전압으로 매핑되어 사용된다. 이러한 2치 배타적 논리합 연산기는 2치수의 열로 표시되는 대부분의 디지틀 신호에 많이 사용되고 있다.The truth table for the binary exclusive OR of FIG. 1 shows the input and output of the binary exclusive OR operator of FIG. That is, the output is logic "0" if the two input logics "0" and logic "0" in FIG. 2, and the output is logic "1", the logic "if the inputs are logic" 0 "and logic" 1 ". In the case of 1 "and logic" 1 ", the output becomes logic" 0 ". Here, the logic "0" or logic "1" represents a logic value "0" or "1" and is actually mapped to an actual voltage of 1 Volt, 0 Volt, and the like. Such binary exclusive ORs are widely used for most digital signals represented by binary columns.
그런데 이러한 배타적 논리합 연산기의 두 입력중 하나의 입력이 2치논리값을 갖지 않는 경우의 연시은 어떻게 해야 하는가가 문제가 된다. 실제로 앞에서 설명한 2치논리값에 대한 2치 논리 연산기의 출력은 2치 논리치를 갖지만 이들의 산술합(산술적인 덧셈) 또는 산술곱(산술적인 곱셈)등의 연산이 수행된 후에는 다치 논리값으로 바뀌게 된다. 이러한 경우 연산대상인 다치논리값과 2치논리값의 연산문제를 해결하기 위해서는 여러개의 2치 논리 연산기를 사용하여야만 구현이 가능하다.However, what happens when the input of one of the two inputs of such an exclusive OR operator does not have a binary logic value is a problem. In fact, the output of the binary logic operator for the binary logic values described above has binary logic values, but after their arithmetic sum (arithmetic addition) or arithmetic product (arithmetic multiplication) is performed, Will change. In this case, in order to solve the computation problem of multi-valued logic values and binary logic values, it is possible to implement a number of binary logic operators.
즉, 2치 배타적 논리합 연산기를 이용하여 2치-다치 배타적 논리합 연산을 위한 연산장치를 2치 배타적 논리합 연산기를 사용하므로 다치논리값을 직접처리하지 못한다. 그러므로 2치논리값을 공통되게 하나의 입력단으로 받고, 다치논리값을 다수(k)의 2치 논리값으로서 다른 입력단으로 각각 입력받는 다수(k)의 2치 배타적 논리합 연산기와, 상기 다수(k)의 2치 배타적 논리합 연산기의 출력을 입력받아 산술덧셈을 수행하는 산술덧셈기를 구비하는 회로 구성에 의해 2치-다치배타적 논리합 연산을 수행하였다. 물론 여기서 상술 산술 덧셈기는 다치신호를 만들기 위한 것으로 경우에 따라서는 산술 곱셈기가 사용되기도 하며, 상기 산술 덧셈기는 전가산기(Full Adder)로 구현된다.That is, since the operation unit for the binary-to-multiple exclusive OR operation using the binary exclusive OR operator uses the binary exclusive OR operation, the multivalued logic value cannot be directly processed. Therefore, a multiplicity (k) binary exclusive OR operation that receives binary logic values in common to one input stage and receives multivalued logic values as multiple (k) binary logic values to the other input stage, respectively, and the majority (k The binary-multipleed exclusive OR operation was performed by a circuit configuration including an arithmetic adder that receives the output of the binary exclusive OR operator. Of course, the above-described arithmetic adder is used to generate a multi-valued signal, and in some cases, an arithmetic multiplier is used, and the arithmetic adder is implemented as a full adder.
결국, 상기한 바와 같이 기존의 2치 배타적 논리합 연산기를 사용하여 2치-다치 배타적 논리합 연산을 수행하기 위해서는 다치값 만큼의 2치 배타적 논리합 연산기가 필요하게 되어 이러한 논리연산회로를 포함하는 전자장치의 회로구성이 복잡하게 되는 문제점을 갖게 된다.As a result, as described above, in order to perform a binary-multilevel exclusive OR using a conventional binary exclusive OR, a binary exclusive OR is required as much as a multivalued value. The circuit configuration becomes complicated.
따라서, 상기 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 2치수끼리의 배타적 논리합 연산기능을 포함하면서 다치논리값과 2치논리값 사이의 직접적인 배타적 논리합 연산이 가능한 2치-다치 배타적 논리합 연산기 및 연산방법을 제공하는데 그 목적이 있다.Accordingly, the present invention devised to solve the problems of the prior art, the binary-multivalued exclusive logical sum capable of a direct exclusive logical sum operation between the multi-valued logic value and the binary logic value, including an exclusive logical sum operation function of two dimensions. The purpose is to provide an operator and a method.
상기 목적을 달성하기 위한 본 발명에 따른 2치-다치 배타적 논리합 연산기는, 다치 논리값 신호원으로부터 제공되는 연산대상인 다치논리신호(r)를 전달하는 다치 신호 입력라인과, 상기 다치 신호의 최대값 신호(Max of R)를 고정적으로 전달하는 다치 신호 최대값 입력라인과, 상기 다치 신호 입력라인과 다치 신호 최대값 입력라인으로부터의 다치논리신호와 그 최대값 신호를 각각 입력받아 다치논리신호의 최대값에서 다치 논리 값을 뺄셈하여 상기 다치논리신호의 보수신호()를 출력하는 뺄셈수단과, 상기 다치 신호 입력라인으로 부터의 다치논리신호와 상기 뺄셈수단의 출신호인 다치논리신호의 보수신호를 입력받으며, 제어단으로 연산대상인 2치 논리신호를 입력받아 제어단에 입력되는 2치신호 값에 따라 다치논리신호나 다치논-리신호의 보수신호중 하나를 선택하여 출력하는 선택수단을 구비한다.In order to achieve the above object, a binary-to-value exclusive OR operation according to the present invention includes a multi-value signal input line for transmitting a multi-value logic signal r that is an operation target provided from a multi-value logic value signal source, and a maximum value of the multi-value signal. A multivalued signal maximum value input line for fixedly delivering a signal Max of R, a multivalued logic signal from the multivalued signal input line and a multivalued signal maximum value input line, and the maximum value signal are respectively input to receive a maximum value of the multivalued logic signal. By subtracting a multivalued logic value from a value, A subtraction means for outputting the multi-valued logic signal, a multivalued logic signal from the multivalued signal input line, and a complementary signal of the multivalued logic signal which is the origin of the subtraction means. And selecting means for selecting and outputting one of the multivalued logic signals and the complementary signals of the multivalued logic signals according to the binary signal values input to the input signal.
또한, 본 발명에 따른 2치-다치 배타적 논리합 연산방법은, 논리연산 대상값으로 2치논리값과 다치논리값을 입력받고, 상기 다치논리값의 최대값을 입력받는 제1단계와, 상기 다치논리값의 최대값에서 다치논리값을 뺄셈하여 다치논리값의 보수값을 구하는 제2단계와, 상기 2치논리값이 "0"이면 입력되는 다치논리값을 취하고 상기 2치논리값이 "1"이면 다치논리값의 보수값을 취하여 연산출력값으로 출력하는 제3단계를 포함한다.In addition, according to the present invention, a binary-multivalued exclusive OR operation method includes a first step of receiving a binary logic value and a multivalued logic value as a logical operation target value, and receiving a maximum value of the multivalued logic value; A second step of subtracting the multivalued logic value from the maximum value of the logical value to obtain a complement value of the multivalued logic value, and taking the input multivalued logic value if the binary logic value is "0" and setting the binary logic value to "1"; And a third step of taking the complementary value of the multivalued logic value and outputting it as an arithmetic output value.
이하, 첨부된 제4도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. 4.
제4도는 본 발명에 따른 2치논리값과 다치논리값을 입력으로하는 본 발명에 따른 배타적 논리합 연산의 진리표이고, 제5도는 진리표에 따른 연산을 수행하는 2차-다치 배타적 논리합 연산기를 나타낸다.FIG. 4 is a truth table of an exclusive OR operation according to the present invention with inputs of binary and multivalued logic values according to the present invention, and FIG. 5 shows a second-to-multiple exclusive OR operator performing an operation according to the truth table.
제4도에서 보는 바와 같은 진리표에 의한 2치-다치 배타적 논리합 연산은, 2치 논리 입력신호가 "0"인 경우인 다치논리신호(r)를, 2치 논리 입력신호가 "1"인 경우에는 다치논리신호의 보수(Complement)값 신호를 취하여 출력하도록 한다. 여기서 다치논리값의 보수라고 하는 것은 다치논리값이 가질수 있는 최대값에서 그 다치 논리값을 뺀 값으로로 표시한다.As shown in FIG. 4, the binary-multivalued exclusive OR operation using the truth table uses the multivalued logic signal r when the binary logic input signal is "0" and the binary logic input signal is "1". Takes a complementary value signal of the multivalued logic signal and outputs it. The complement of multivalued logic is the maximum value that multivalued logic can have minus the multivalued logic value. To be displayed.
예를 들어 다시 논리 입력값이 가질 수 있는 값의 범위가 "0"에서 "10"까지의 수라고 하고 현재 입력되는 다치 논리 입력 값이 "7"이라고 한다면 2치 논리 입력값이 "0"인 경우 출력은 "7"이 되며 2치 논리입력값이 "1"인 경우는 출력값이 "10"-"7"="3"이 된다. 이러한 논리연산은 제5도에 도시한 본 발명에 따른 2치-다치 배타적 논리합 연산기의 구성에 의해 실현 가능하다.For example, if the range of possible values of the logic input value is "0" to "10", and the multivalued logic input value currently input is "7", the binary logic input value is "0". If the output is "7" and the binary logic input value is "1", the output value is "10"-"7" = "3". Such a logical operation can be realized by the configuration of a binary-multi-valued exclusive OR operation according to the present invention shown in FIG.
제5도에서 보는 바와 같이 본 발명에 따른 2치-다치 배타적 논리 연산기는, 다치 논리값 신호원으로 부터 제공되는 연산대상인 다치논리신호(r)를 전달하는 다치 신호 입력라인과, 상기 다치 신호의 최대값 신호(Max of R)를 고정적으로 전달하는 다치 신호 최대값 입력라인과, 상기 다치 신호 입력라인과 다치 신호 최대값 입력라인으로부터의 다치논리신호와 그 최대값 신호를 각각 입력받아 다치논리신호의 최대값에서 입력되는 다치논리값을 뺄셈하여 상기 다치논리신호의 보수신호를 출력하는 뺄셈기(1)와, 상기 다치 신호 입력라인으로 부터의 다치논리신호와 상기 뺄셈기(1)의 출력신호인 다치논리신호의 보수신호를 입력받으며, 제어단으로 연산대상인 2치 논리신호를 입력받아 제어단에 입력되는 2치신호가 "0"인 경우에는 다치논리신호를 선택하여 출력하고, 2치신호가 "1"인 경우에는 상기 뺄셈기(1)의 출력인 다치논리신호의 보수신호를 선택하여 출력하는 스위치(2)를 구비하여 구성된다.As shown in FIG. 5, the binary-to-value exclusive logic operator according to the present invention includes a multi-value signal input line for transmitting a multi-value logic signal r that is an operation target provided from a multi-value logic value signal source, and a value of the multi-value signal. A multivalued logic signal which receives a multivalued signal maximum value input line for fixedly delivering a maximum value signal (Max of R), a multivalued logic signal from the multivalued signal input line and a multivalued signal maximum value input line, and the maximum value signal, respectively A subtractor (1) for subtracting the multivalued logic value input from the maximum value of and outputting the complementary signal of the multivalued logic signal, a multivalued logic signal from the multivalued signal input line, and an output signal of the subtractor (1) In order to receive the complementary signal of the multi-valued logic signal, and if the binary signal input to the control is input to the control terminal and the binary signal input to the control terminal is "0", the multi-valued logic signal is selected. And a switch 2 for selecting and outputting the complementary signal of the multivalued logic signal which is the output of the subtractor 1 when the binary signal is " 1 ".
여기서, 상기 스위치는 제어단을 구비하는 전자제어 스위치나 2 : 1 멀티플렉서등으로 구현가능하다.The switch may be implemented as an electronic control switch or a 2: 1 multiplexer having a control stage.
그리고, 이러한 2치 논리와 다치 논리와의 배타적 논리합 연산은 기존의 2치 논리끼리의 배타적 논리합 연산을 포함한다. 즉, 앞에서 다치 논리 입력값이 가질 수 있는 값이 "0" 또는 "1"의 논리값만을 가질 경우는 제1도의 2치 논리 연산의 진리표와 같은 결과를 갖게 된다.The exclusive OR operation of the binary logic and the multivalued logic includes an exclusive OR operation of existing binary logics. That is, when the value that the multi-valued logic input value can have is only a logic value of "0" or "1", it has the same result as the truth table of the binary logic operation of FIG.
상기한 본 발명에 따른 2치-다치 배타적 논리합 연산기를 사용하면 2치-다치 배타적 논리합 연산을 수행하는데 있어 제3도와 같이 복잡한 회로구성이 필요없게 되는데 이를 구체적으로 살펴보면 다음과 같다.When using the binary-multilevel exclusive OR operation according to the present invention described above, a complicated circuit configuration as shown in FIG. 3 is not required to perform the binary-multilevel exclusive OR operation.
우선, 제3도에 도시된 회로의 논리회로 출력에 따른 논리식을 살펴보면, 그 출력을 S라 할때,First, looking at the logic expression according to the logic circuit output of the circuit shown in Figure 3, when the output is S,
위의 (식1)에서 S1는 다치논리값을 형성하는 2치 논리값, P는 배타적 논리합 연산 대상인 2치논리값을 나타내고, 위와 같은 논리식의 연산을 위해서는 제3도와 같이 산술 덧셈기가 1개, 2치 배타적 논리합 연산기가 K개 필요하다. 식(1)의 계산을 하는데 있어 제5도의 2치-다치 배타적 논리합 연산기를 사용하면 제6도와 같은 구성을 갖는데, 제6도는 본 발명을 이용한 2치-다치 배타적 논리합 연산장치의 구성예시도로서, 도면에 도시한 바와 같이, 다수개(k)의 2치논리값을 입력받아 산술 덧셈함으로 다치논리값을 출력하는 산술덧셈기(4)와, 상기 산술덧셈기의 출력인 다치논리값(r)을 하나의 입력단으로 입력받고 상기 다치논리값의 최대치(Max of R)를 다른 입력단으로 입력받으며, 2치논리값을 제어단으로 입력받는 2치-다치 배타적 논리합 연산기(3)를 구비한 구성을 갖는다. 이때, 다치논리값의 최대치는 회로 설계시 이미 주어지므로 주어진 고정값으로서 입력되며, 상기 2치-다치 배타적 논리합 연산기(3)의 내부구성은 제5도에 도시한 바와 같다.In Equation (1), S 1 represents a binary logic value forming a multivalued logic value, P represents a binary logic value that is an exclusive OR operation, and one arithmetic adder is used as shown in FIG. We need K two binary exclusive OR operators. In the calculation of Equation (1), if the binary-multivalued exclusive OR operation of FIG. 5 is used, the configuration is the same as that of FIG. 6, and FIG. 6 is a structural example of the binary-multilevel exclusive OR operation apparatus using the present invention. As shown in the figure, an arithmetic adder 4 that receives a plurality of k binary values and outputs a multivalued logical value by arithmetic addition, and a multivalued logical value r that is an output of the arithmetic adder. It has a configuration comprising a binary-multi-valued logical OR operator (3) that is input to one input terminal, receives the maximum value of the multi-valued logical value (Max of R) to the other input terminal, and receives a binary logic value to the control terminal. . At this time, the maximum value of the multi-valued logic value is already inputted as a fixed value since it is already given at the time of designing the circuit, and the internal configuration of the binary-value-added exclusive OR operator 3 is as shown in FIG.
제6도의 출력 S'는 다음 식으로 표시할 수 있다.The output S 'of FIG. 6 can be expressed by the following equation.
여기서,는 2치-다치 배타적 논리합 연산기호이다.here, Is a binary-multivalued exclusive OR operator.
제6도에 도시된 본 발명이 적용된 2치-다치 배타적 논리합 연산장치가 제3도의 종래 기술에 따른 회로 구성과 출려 결과가 동일하면 제6도에 도시한 간단한 구성으로 2치-다치 연산을 할 수 있음이 입증되는 것이다.The binary-to-value exclusive OR operation apparatus to which the present invention shown in FIG. 6 is applied can perform binary-to-valued operation with the simple configuration shown in FIG. It can be proved.
위의 사실에 대한 증명은 산술 덧셈과 2치 배타적 논리합이 선형연산자(Linear Operator)이므로 이들 연산자의 교환 및 배분 법칙이 성립하므로 가능하다.Proof of the above is possible because arithmetic addition and binary exclusive OR are linear operators, so the exchange and distribution law of these operators holds.
위의 두 식이 같음을 보이기 위해서 K=3이고 S1=(100110101), S2=(011001010), S3=(110101100), P=(010110010)인 경우의 S와 S'을 비교해 보자. 먼저 식(1)에 의한 계산값 S는 다음과 같다.To show that the above two equations are equal, let's compare S and S 'when K = 3 and S 1 = (100110101), S 2 = (011001010), S 3 = (110101100), and P = (010110010). First, the calculated value S by the formula (1) is as follows.
S=(100110101)(010110010)+(011001010)(010110010)+(110101100)(010110010)S = (100110101) (010110010) + (011001010) (010110010) + (110101100) (010110010)
=(100011110)+(001111000)+(110000111)= (100011110) + (001111000) + (110000111)
=(211122221) (식 3)= (211122221) (Equation 3)
또한 식(2)의 계산값 S'은 다음과 같다.In addition, the calculated value S 'of Formula (2) is as follows.
S'=[(100110101)+(011001010)+(110101100)](010110010)=(221212211)(010110010)S '= [(100110101) + (011001010) + (110101100)] (010110010) = (221212211) (010110010)
=(211122221) (식 4)= (211122221) (Equation 4)
위의 두 식(3)과 (4)로부터 두 계산 결과는 같은 값을 갖는다는 것을 알수 있고, 이에 따라 제6도에 도시한 본 발명을 이용한 회로 구성은 제3도에 도시한 종래의 구성과 동일한 연산을 수행함을 알수 있다.It can be seen from the above two equations (3) and (4) that the two calculation results have the same value. Accordingly, the circuit configuration using the present invention shown in FIG. 6 is different from the conventional configuration shown in FIG. You can see that it performs the same operation.
제6도의 구성에서는 기존의 2치 배타적 논리합과 산술 덧셈기로 구성된 회로의 경우를 예로 들었으나 2치 배타적 논리합과 산술곱셈기로 구성되는 논리회로에 마찬가지로 적용가능하다.In the configuration of FIG. 6, the case of the conventional circuit consisting of binary exclusive OR and arithmetic adder is exemplified, but it is similarly applicable to a logic circuit composed of binary exclusive OR and arithmetic multiplier.
따라서, 상기와 같이 구성되어 동작하는 본 발명은, 종래의 기술에 비교해 볼때 많은 2치 배타적 논리합 연산기를 절약할 수 있어 2치-다치 배타적 논리합 연산 수행기능 구현시 경제적이고 간단한 회로구성을 가능하게하는 효과가 있다.Therefore, the present invention constructed and operated as described above can save a lot of binary exclusive OR operators compared to the conventional technology, and thus, can provide economical and simple circuit configuration when implementing binary-multiple exclusive OR operations. It works.
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| JP3402400B2 (en) * | 1994-04-22 | 2003-05-06 | 株式会社半導体エネルギー研究所 | Manufacturing method of semiconductor integrated circuit |
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1993
- 1993-11-30 KR KR1019930025910A patent/KR950010822B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR950015063A (en) | 1995-06-16 |
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