KR102660806B1 - 이득 엘리먼트를 갖는 하전 입자 검출기 - Google Patents

이득 엘리먼트를 갖는 하전 입자 검출기 Download PDF

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Abstract

검출기는 감지 엘리먼트 또는 감지 엘리먼트의 어레이를 구비할 수도 있으며, 감지 엘리먼트의 각각은 대응하는 이득 엘리먼트를 구비할 수도 있다. 함께 통합되는 감지 엘리먼트 및 이득 엘리먼트를 갖는 기판이 제공될 수도 있다. 이득 엘리먼트는, 전자 빔의 입사 방향에 수직인 방향을 따라, 제1 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되고, 제3 전도성의 영역이 제2 전도성의 영역에 인접하게 제공될 수도 있는 섹션을 포함할 수도 있다. 감지 엘리먼트는, 입사 방향을 따라, 제4 전도성의 영역이 기판의 진성 영역에 인접하게 제공되고, 제2 전도성의 영역이 진성 영역에 인접하게 제공될 수도 있는 섹션을 포함할 수도 있다.

Description

이득 엘리먼트를 갖는 하전 입자 검출기
관련 출원에 대한 교차 참조
본 출원은 2019년 2월 26일자로 출원된 미국 출원 제62/810,905호의 우선권을 주장하는데, 그 미국 출원은 참조에 의해 그 전체가 본원에 통합된다.
분야
본원의 설명은 하전 입자 검출에 관한 것으로, 더욱 상세하게는 하전 입자 빔 검출에 적용 가능할 수도 있는 시스템 및 방법에 관한 것이다.
검출기는 물리적으로 관찰 가능한 현상을 감지하기 위해 사용될 수도 있다. 예를 들면, 전자 현미경과 같은 하전 입자 빔 도구는, 샘플로부터 투영되는 하전 입자를 수신하고 검출 신호를 출력하는 검출기를 포함할 수도 있다. 검출 신호는 검사 하에 있는 샘플 구조물의 이미지를 재구성하기 위해 사용될 수 있으며, 예를 들면, 샘플의 결함을 드러내기 위해 사용될 수도 있다. 샘플의 결함의 검출은, 많은 수의 조밀하게 패킹되는(packed) 소형의 집적 회로(IC) 컴포넌트를 포함할 수도 있는 반도체 디바이스의 제조에서 점점 더 중요해지고 있다. 이 목적을 위해 전용 검사 도구가 제공될 수도 있다.
검사의 분야에서의 몇몇 애플리케이션, 예를 들면, 주사 전자 현미경(scanning electron microscope; SEM)을 사용하는 현미경 검사(microscopy)에서, 샘플로부터 생성되는 후방 산란 또는 2차 전자로부터 정보를 유도하기 위해 전자 빔이 샘플에 걸쳐 스캐닝될 수도 있다. 관련 기술에서, SEM 도구의 전자 검출 시스템은 샘플로부터 유래하는 전자를 검출하도록 구성되는 검출기를 포함할 수도 있다. 몇몇 애플리케이션에서, 낮은 빔 전류가 사용되는 경우 또는 전자의 에너지 레벨이 낮은 경우, 검출 신호는 매우 약할 수도 있고, 따라서, 감도가 문제가 된다. 신호의 레벨을 측정 가능한 양까지 가져오기 위해, 몇몇 검출기는 검출 신호에서 전류 이득을 추가하도록 구성될 수도 있다. 그러나, 외부 증폭기와 같은 종래의 이득 엘리먼트를 검출기에 제공하는 것은 시스템을 복잡하게 할 수도 있고 또한 노이즈를 도입할 수도 있다. 노이즈의 추가는 전체 시스템의 신호 대 노이즈 비율(signal-to-noise ratio; SNR)에서의 감소에 기여할 수도 있고 이미징의 품질을 저하시킬 수도 있다.
비교예에서, 검출 디바이스는, 전자를 수신하는 것에 응답하여 광을 방출할 수도 있는 신틸레이터(scintillator)를 갖출 수도 있다. 유입하는 전자 빔의 강도는, 먼저, 신틸레이터에 의해 광학 신호로 변환될 수도 있다. 그 다음, 광학 신호는 광학적 경로를 통해 광 검출기(photo-detector)로 안내될 수도 있다. 광 검출기에 도달하면, 대응하는 전기 신호가 생성될 수도 있다. 생성된 신호는 유입하는 전자 빔의 강도를 나타내는 진폭을 가질 수도 있다.
신틸레이터를 활용하는 시스템은 다음과 같은 결점을 가질 수도 있다. 예를 들면, 신틸레이터에서의 전자 강도 대 광학 신호 사이의 변환, 및 광 검출기에서의 광학 신호 대 전기 신호의 변환에 기인하여 노이즈가 발생할 수도 있다. 더구나, 신틸레이터 및 광 가이드와 같은 다양한 컴포넌트 사이의 연결 각각은 노이즈 및 신호 손실에 기여할 수도 있다. 손실은 신틸레이터와 광학적 경로 사이의 커플링 손실, 광학적 경로의 삽입 손실, 및 광학적 경로와 광 검출기 사이의 커플링 손실을 포함할 수도 있다.
다른 타입의 검출 디바이스에서, PIN 다이오드가 사용될 수도 있다. PIN 다이오드는, 진성 영역(intrinsic region)에 의해 분리되는 전도성이 다른 다수의 영역, 예를 들면, p 타입 반도체 영역 및 n 타입 반도체 영역을 갖는 반도체 구조물을 포함할 수도 있다. PIN 다이오드는 전자를 수신하는 것에 응답하여 전기적 신호를 생성할 수도 있다. 유입하는 전자 빔의 강도는 전기 신호로 직접적으로 변환될 수도 있다. 신틸레이터를 사용하는 시스템과 비교하여, PIN 다이오드를 사용하는 시스템은 신호 타입 변환 및 커플링에 기인하는 더 적은 노이즈를 가질 수도 있다. 이것은 SEM 시스템의 전체적인 SNR을 향상시킬 수도 있다.
더구나, PIN 다이오드는 유입하는 전자로부터의 이온화 효과에 기초한 에너지 증배(energy multiplication)에 기인하는 고유의 내부 이득을 가질 수도 있다. PIN 다이오드의 내장(built-in) 이득은 입사 입자의 에너지와 비례할 수도 있다. 예를 들면, 유입하는 전자의 에너지가 더 높을수록, 디바이스의 이득은 더 높다. 반대로, 유입하는 전자의 에너지가 작으면, 관련된 이득은 낮을 수도 있다. 따라서, 그들의 에너지가 낮을 때 입자를 검출하기 위해서는, 예를 들면, 증폭기를 부착하는 것에 의해 이득을 추가하는 것이 필요할 수도 있다. 그러나, 상기에서 언급되는 바와 같이, 검출 시스템에서 감지 엘리먼트의 하류에 증폭기를 연결하는 것은 신호 대 노이즈 비율의 악화(deterioration)를 야기할 수도 있다. SNR의 감소는, 부분적으로는, 감지 엘리먼트와 증폭기 사이의 외부의 상호 접속에 기인할 수도 있다. 따라서, PIN 다이오드의 한계는, 저에너지 입자에 대한 내장 이득이 광범위한 용도를 위해 SNR을 실제로 향상시키기에는 충분하지 않을 수도 있다는 것이다.
또 다른 비교 검출 시스템에서, 검출기는 증폭을 위해 사용되는 PIN 다이오드와 유사한 구조물을 포함하는 내장 이득 엘리먼트를 포함할 수도 있다. PIN 다이오드는, 충분히 높은 역 바이어스 전압을 인가하는 것에 의해 애벌란시(avalanche) 모드 또는 Geiger(가이거) 계수 모드로 바이어싱될 수도 있다. 내부 이득은 높은 내부 전기장 유도 이온화에 의해 달성될 수도 있다. 그러한 검출 시스템이 높은 내장 이득을 가질 수도 있지만, 그것은 높은 내부 노이즈 및 높은 온도 이득 계수로부터 어려움을 겪을 수도 있다.
본 개시의 실시형태는 하전 입자 검출에 관련되는 시스템 및 방법을 제공한다. 몇몇 실시형태에서, 내장 이득 블록을 구비하는 검출기가 제공될 수도 있다. 검출기는 하전 입자 빔 장치에서 사용될 수도 있다.
하전 입자 빔 장치용 검출기는 기판에 제공되는 감지 엘리먼트 및 이득 엘리먼트를 포함할 수도 있다. 감지 엘리먼트 및 이득 엘리먼트는 제1 방향에서 정렬될 수도 있다. 제1 방향은 검출기에 충돌하는 하전 입자의 빔의 입사 방향과 평행할 수도 있는데, 이것은 기판의 두께 방향과 일치할 수도 있다. 이득 엘리먼트는, 제1 방향에 수직인 제2 방향을 따라, 제1 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되고, 제3 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되는 섹션을 포함할 수도 있다. 제1 전도성은 n+ 반도체일 수도 있고, 제2 전도성은 p+ 반도체일 수도 있고, 제3 전도성은 n+++ 반도체일 수도 있다. 제2 전도성의 영역은 제1 전도성의 영역과 제3 전도성의 영역 사이에서 개재될 수도 있다.
감지 엘리먼트는 제4 전도성의 영역을 포함하는 제1 층을 포함할 수도 있다. 감지 엘리먼트는, 제1 방향을 따라, 진성 영역에 인접하게 제4 전도성의 영역이 제공되고, 진성 영역에 인접하게 제2 전도성의 영역이 제공되는 섹션을 포함할 수도 있다.
몇몇 실시형태에서, 기판은 층 구조물에서 제공될 수도 있다. 기판은 제1 전도성의 제1 영역을 포함하는 제1 층, 제2 전도성의 제2 영역을 포함하는 제2 층, 제2 전도성의 제4 영역 사이에서 개재되는 제3 전도성의 제3 영역을 포함하는 제3 층, 및 제3 전도성의 제6 영역 사이에서 개재되는 제4 전도성 타입의 제5 영역을 포함하는 제4 층을 포함할 수도 있는데, 제6 영역은 제5 전도성의 제7 영역 사이에서 개재되고, 제7 영역은 제2 전도성의 제8 영역 사이에서 개재된다. 제1 내지 제4 층은 기판의 두께 방향에서 적층될 수도 있다.
몇몇 실시형태에서, 방법은 기판에 감지 엘리먼트를 형성하는 것, 및 기판에 이득 엘리먼트를 형성하는 것을 포함할 수도 있다. 방법은 반도체 도핑을 포함할 수도 있다. 이득 엘리먼트를 형성하는 것은, 제2 전도성의 영역이 기판의 진성 영역 안으로 돌출되도록, 제1 전도성의 영역의 깊이 보다 더 큰 깊이로 제1 전도성의 영역 안으로 제2 전도성의 영역을 주입하는 것을 포함할 수도 있다.
몇몇 실시형태에 따르면, 검출기는 조정 가능한 이득을 가질 수도 있는 내장 이득 블록과 함께 제공될 수도 있다. 외부 증폭기 및 그것의 관련된 상호 접속으로부터의 노이즈 기여가 미미하게 될 수도 있도록, 저노이즈 이득 블록이 검출기 안으로 직접적으로 임베딩될 수도 있다. 따라서, 검출 시스템의 전체적인 신호 대 노이즈 비율(SNR)이 향상될 수도 있다. 감지 엘리먼트의 출력은 이득 블록으로 직접적으로 공급될 수도 있다. 이득 블록은, 속도, 전반적인 신뢰성, 디바이스 강건성, 디바이스 균일성, 또는 열 발산(heat dissipation)을 향상시킬 수도 있는 어레이 배열로 만들어질 수도 있다. 감지 엘리먼트 및 이득 엘리먼트(예컨대 내장 이득 블록)의 기능은 분리될 수도 있고, 한편 그들의 구조물은 기판에서 병합될 수도 있다. 이것은, 예를 들면, 높은 SNR, 내구성, 및 단순화된 시스템 설계의 관점에서 유리한 구조물을 달성하면서, 각각의 기능의 최적화를 허용할 수도 있다. 몇몇 실시형태는, 유입하는 하전 입자 에너지가 낮거나, 빔 전류가 낮은 애플리케이션에서, 또는 하전 입자 카운팅을 사용하는 경우에 효과적일 수도 있다. 예를 들면, SEM 디바이스의 전자 빔 전류가 낮은 경우, 심지어 유입하는 전자 에너지가 높은 경우에도, 본 개시의 실시형태는, 예를 들면, SNR을 향상시키는 데 유용할 수도 있다. 추가적인 상황은, 유입하는 전자 에너지가 낮지만 전자 빔 전류가 높은 경우, 또는 전자 빔 전류가 낮고 유입하는 전자 에너지가 낮은 경우를 포함할 수도 있다. 그러한 상황에서, 검출기의 감지 엘리먼트로부터 출력되는 신호는 약할 수도 있고, 따라서, 본 개시의 실시형태가 유용할 수도 있다.
개시된 실시형태의 추가적인 목적 및 이점은, 부분적으로는 다음의 설명에서 기술될 것이고, 그리고 부분적으로는 설명으로부터 명백할 것이거나, 또는 실시형태의 실시에 의해 학습될 수도 있다. 개시된 실시형태의 목적 및 이점은 본 개시에 기술되는 엘리먼트 및 조합에 의해 실현 및 달성될 수도 있다. 그러나, 그러한 예시적인 목적 및 이점을 달성하기 위해 본 개시의 예시적인 실시형태가 반드시 필요한 것은 아니며, 몇몇 실시형태는 언급된 목적 및 이점 중 어느 것도 달성할 수 없을 수도 있다.
전술한 일반적인 설명 및 다음의 상세한 설명 둘 모두는 단지 예시적이고 설명적인 것이며, 청구될 수도 있는 바와 같은 개시된 실시형태를 제한하지는 않는다는 것이 이해되어야 한다.
본 개시의 상기 및 다른 양태는 첨부의 도면과 연계하여 취해지는 예시적인 실시형태의 설명으로부터 더욱 명백해질 것인데, 첨부의 도면에서:
도 1은, 본 개시의 실시형태와 부합하는, 예시적인 전자 빔 검사(electron beam inspection; EBI) 시스템을 예시하는 개략도이다.
도 2는 도 1의 예시적인 전자 빔 검사 시스템의 일부일 수도 있는 본 개시의 실시형태와 부합하는, 예시적인 전자 빔 도구를 도시하는 개략도이다.
도 3은, 본 개시의 실시형태와 부합하는, 예시적인 검출기의 상면도를 예시하는 도면이다.
도 4는, 본 개시의 실시형태와 부합하는, 다수의 감지 엘리먼트를 갖는 예시적인 검출기의 상면도를 예시하는 도면이다.
도 5는, 본 개시의 실시형태와 부합하는, 검출기를 사용할 수도 있는 검출 시스템을 예시하는 도면이다.
도 6a 및 도 6b는, 본 개시의 실시형태와 부합하는, 개개의 감지 엘리먼트의 단면도를 예시하는 도면이다.
도 7a, 도 7b, 및 도 7c는, 본 개시의 실시형태와 부합하는, 감지 엘리먼트 및 이득 엘리먼트를 포함하는 기판의 구조물의 뷰(view)이다.
도 8a 및 도 8b는, 본 개시의 실시형태와 부합하는, 감지 엘리먼트 및 이득 엘리먼트 어레이를 포함하는 기판의 구조물의 뷰이다.
도 9a 및 도 9b는, 본 개시의 실시형태와 부합하는, 감지 엘리먼트 및 이득 엘리먼트 또는 이득 엘리먼트 어레이를 포함하는 기판의 구조물의 뷰이다.
도 10a 및 도 10b는, 본 개시의 실시형태와 부합하는, 다수의 검출 셀 또는 감지 엘리먼트를 구비할 수도 있는 기판을 예시한다.
도 11a 내지 도 11i는, 본 개시의 실시형태와 부합하는, 기판을 형성하는 방법의 단계를 예시한다.
도 12는, 본 개시의 실시형태와 부합하는, 기판과의 전기적 연결을 형성하는 개략도를 예시한다.
도 13은, 본 개시의 실시형태와 부합하는, 기판과의 전기적 연결을 형성하는 다른 개략도를 예시한다.
이제, 예시적인 실시형태에 대한 참조가 상세하게 이루어질 것인데, 그 예는 도면에서 예시된다. 다음의 설명은 첨부의 도면을 참조하는데, 첨부의 도면에서, 달리 표현되지 않는 한, 상이한 도면에서의 동일한 번호는 동일한 또는 유사한 엘리먼트를 나타낸다. 예시적인 실시형태의 다음의 설명에서 기술되는 구현예는, 본 발명과 부합하는 모든 구현예를 나타내는 것은 아니다. 대신, 그들은 첨부된 청구범위에 언급될 수도 있는 주제에 관련되는 양태와 부합하는 장치, 시스템, 및 방법의 예에 불과하다.
본 출원의 양태는 하전 입자 빔 검출을 위한 시스템 및 방법에 관한 것이다. 검출기는 전자와 같은 하전 입자를 검출하도록 구성될 수도 있으며, 주사 전자 현미경(SEM)과 같은 검사 도구에서 유용할 수도 있다. 집적 회로(integrated circuit; IC) 컴포넌트의 제조 프로세스에서 검사 도구가 사용될 수도 있다. 최신 전자 디바이스의 향상된 컴퓨팅 파워를 실현하기 위해, IC 칩 상에서 트랜지스터, 커패시터, 다이오드, 등등과 같은 회로 컴포넌트의 패킹 밀도가 크게 증가되는 동안, 디바이스의 물리적 사이즈는 축소될 수도 있다. 예를 들면, 스마트폰에서, IC 칩(이것은 엄지 손톱의 사이즈일 수도 있음)은 20 억 개가 넘는 트랜지스터를 포함할 수도 있는데, 각각의 트랜지스터의 사이즈는 사람 머리카락의 폭의 1/1000보다 더 작다. 놀랍게도, 반도체 IC 제조는 수백 개의 개개의 단계를 갖는 복잡한 프로세스이다. 심지어 하나의 단계에서의 에러도 최종 제품의 기능에 극적으로 영향을 끼칠 잠재성을 갖는다. 심지어 하나의 "킬러 결함(killer defect)"이 디바이스 고장을 야기할 수 있다. 제조 프로세스의 목표는 프로세스의 전체 수율을 향상시키는 것이다. 예를 들면, 50 단계 프로세스가 75 %의 수율을 얻기 위해서는, 각각의 개개의 단계의 수율이 99.4 %보다 더 커야 하며, 개개의 단계 수율이 95 %인 경우, 전체 프로세스 수율은 7 %로 떨어진다.
높은 스루풋(예를 들면, 시간당 프로세싱되는 웨이퍼의 수로서 정의됨)을 유지하면서, 높은 정확도 및 높은 분해능을 가지고 결함을 검출하는 능력을 보장하는 것이 점점 더 중요해지고 있다. 특히, 오퍼레이터 개입이 수반되는 경우, 결함의 존재에 의해, 높은 프로세스 수율과 높은 웨이퍼 스루풋은 영향을 받을 수도 있다. 따라서, 검사 도구(예컨대, SEM)에 의한 마이크로미터 및 나노미터 사이즈의 결함의 검출 및 식별은, 높은 수율 및 저렴한 비용을 유지하는 데 중요하다.
몇몇 검사 도구에서, 샘플 표면에 걸쳐 고 에너지 전자의 빔을 스캐닝하는 것에 의해 샘플이 검사될 수도 있다. 샘플 표면에서의 상호 작용에 기인하여, 샘플로부터 2차 전자가 생성될 수도 있는데, 그 2차 전자는, 그 다음, 검출기에 의해 검출될 수도 있다. 몇몇 애플리케이션에서, 검출기는 PIN 다이오드의 형태일 수도 있는데, 여기서 2차 전자의 유입하는 빔의 강도는 전기 신호로 변환될 수도 있다. 그러나, 몇몇 상황에서, 검출기에 도달하는 전자의 에너지는 상대적으로 낮을 수도 있고, 따라서, 감지 엘리먼트로부터의 신호는 그에 따라 약할 수도 있으며 검출하기 어려울 수도 있다.
관련된 검출 시스템은 한계, 예를 들면 그리고 상기에서 논의되는 바와 같이, 낮은 감도 및 불량한 신호 대 노이즈 비율(SNR)을 가질 수도 있다. 본 개시의 양태는, 검출기에 내장 이득 엘리먼트를 제공하는 것에 의해, 몇몇 그러한 한계를 해결할 수도 있다. 내장 이득 엘리먼트는, 추가적인 외부 증폭 스테이지 및 관련된 연결을 제공할 필요성을 감소시킬 수도 있거나 또는 제거할 수도 있다. 이것은, 검출기와 외부 구조물 사이의 커플링을 감소시키는 것 또는 줄이는 것에 의해 신호 손실 및 노이즈 도입을 방지할 수도 있다.
검출기 상에서의 유입하는 하전 입자 빔 강도가 낮은 상황에서, 예컨대 검출기에 도달하는 전자의 수가 적거나 또는 개개의 입사 전자의 에너지 레벨이 낮은 경우, 검출기의 감지 엘리먼트로부터 전류를 생성하는 것이 어려울 수도 있다. 검출기의 출력 신호가 너무 약할 수도 있어서 임의의 신호를 측정하기 위해서는 추가적인 증폭이 필요할 수도 있다. 따라서, 몇몇 검출기는 증폭 방법 또는 이득 엘리먼트, 예컨대 애벌란시 증배를 사용할 수도 있다. 몇몇 이득 엘리먼트는 별개의 스테이지에서 제공될 수도 있고, 별개의 이산 구조물로서 제공될 수도 있다. 예를 들면, 애벌란시 다이오드는 감지 엘리먼트의 하류에 연결될 수도 있다. 그러나, 그 각각이 중간 연결을 가질 수도 있는 수많은 컴포넌트를 제공하는 것은, 각각의 연결이 노이즈를 도입할 수도 있기 때문에, 이상적인 것은 아니다. 더구나, 배선(wire) 그 자체는, 자신을 통해 전류가 흘러, 안테나처럼 작동하기 때문에, 전자기 간섭에 기여할 수도 있다. 이것은 인근의 전기 컴포넌트를 방해할 수도 있다.
본 개시의 양태에서, 검출기는 함께 통합되는 감지 엘리먼트 및 이득 엘리먼트를 구비할 수도 있다. 감지 엘리먼트는, 하전 입자가 검출기 상에서 수신되는 것에 응답하여 신호를 생성하는 기능을 제공할 수도 있고, 이득 엘리먼트는 신호에 이득을 추가하는 기능을 제공할 수도 있다. 이득 엘리먼트는 반도체 기판과 같은 감지 엘리먼트를 구성하는 구조물에 내장될 수도 있다.
내장 이득 엘리먼트는 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)를 포함할 수도 있다. 이득 엘리먼트는, 반도체 기판에서 도펀트 종(dopant species)을 주입하여 상이한 반도체 전도성의 영역을 형성하는 것에 의해 검출기에서 통합될 수도 있다. 이득 엘리먼트는 검출기와 함께 통합된 구조물을 형성할 수도 있다. 따라서, 이득 엘리먼트는 단일의(예를 들면, 단일체) 유닛으로서 검출기와 함께 제공될 수도 있고, 수많은 별개의 증폭기 및 그들을 연결하기 위한 배선과 같은 외부 구조물을 제공할 필요성을 감소시킬 수도 있다.
BJT는 다수의 이유 때문에 이득 엘리먼트로서 유용할 수도 있다. 예를 들면, 이득의 양이 정확하게 제어될 수도 있다. 따라서, 이득 엘리먼트는 조정 가능한 이득을 가질 수도 있는데, 이것은 검출기의 다이나믹 레인지를 향상시킴에 있어서 유용할 수도 있다. 몇몇 애플리케이션에서, 유입하는 전자 신호는 매우 높은 것에서부터 매우 낮은 것까지의 범위에 이를 수도 있으며, 검출기는 적절한 양의 이득을 적용하고 그에 따라 그들을 검출할 수 있어야 한다. 더구나, 상당한 양의 이득을 생성하기 위해 BJT에 인가되는 전압의 양은, 유사한 이득을 제공하기 위해 제공될 수도 있는 애벌란시 다이오드에 인가되는 전압과 비교하여 상대적으로 낮을 수도 있다.
본 개시의 범위를 제한하지 않으면서, 몇몇 실시형태는 전자 빔을 활용하는 시스템에서 검출기 및 검출 방법을 제공하는 맥락에서 설명될 수도 있다. 그러나, 본 개시는 그렇게 제한되지는 않는다. 다른 타입의 하전 입자 빔이 유사하게 적용될 수도 있다. 더구나, 검출을 위한 시스템 및 방법은, 광학 이미징(optical imaging), 광 검출(photo detection), x 선 검출, 이온 검출, 등등과 같은 다른 이미징 또는 방사선 검출 시스템에서 사용될 수도 있다.
본원에 사용될 때, 달리 구체적으로 언급되지 않는 한, 용어 "또는"은, 실행 불가능한 경우를 제외한, 모든 가능한 조합을 포괄한다. 예를 들면, 한 컴포넌트가 A 또는 B를 포함한다는 것이 언급되는 경우, 그러면, 달리 구체적으로 언급되지 않거나 또는 실현 불가능하지 않는 한, 그 컴포넌트는 A, 또는 B, 또는 A 및 B를 포함할 수도 있다. 제2 예로서, 한 컴포넌트가 A, B, 또는 C를 포함한다는 것이 언급되는 경우, 그러면, 달리 구체적으로 언급되지 않는 한 또는 실현 불가능하지 않는 한, 그 컴포넌트는 A, 또는 B, 또는 C, 또는 A 및 B, 또는 A 및 C, 또는 B 및 C, 또는 A 및 B 및 C를 포함할 수도 있다.
이제, 본 개시의 실시형태와 부합하는, 검출기를 포함할 수도 있는 예시적인 전자 빔 검사(EBI) 시스템(10)을 예시하는 도 1에 대한 참조가 이루어진다. EBI 시스템(10)은 이미징을 위해 사용될 수도 있다. 도 1에서 도시되는 바와 같이, EBI 시스템(10)은 메인 챔버(11), 로드/락 챔버(load/lock chamber; 20), 전자 빔 도구(100), 및 기기 프론트 엔드 모듈(equipment front end module; EFEM)(30)을 포함한다. 전자 빔 도구(100)는 메인 챔버(11) 내에 위치된다. EFEM(30)은 제1 로딩 포트(30a) 및 제2 로딩 포트(30b)를 포함한다. EFEM(30)은 추가적인 로딩 포트(들)를 포함할 수도 있다. 제1 로딩 포트(30a) 및 제2 로딩 포트(30b)는, 웨이퍼(예를 들면, 반도체 웨이퍼 또는 다른 재료(들)로 만들어지는 웨이퍼) 또는 검사될 샘플(웨이퍼 및 샘플은 본원에서 집합적으로 "웨이퍼"로 지칭될 수도 있음)을 포함하는 웨이퍼 전방 개방 통합 포드(wafer front opening unified pod; FOUP)를 수용한다.
EFEM(30)에서의 하나 이상의 로봇 암(도시되지 않음)은 웨이퍼를 로드/락 챔버(20)로 이송할 수도 있다. 로드/락 챔버(20)는, 대기압 아래의 제1 압력에 도달하도록 로드/락 챔버(20) 내의 기체 분자를 제거하는 로드/록 진공 펌프 시스템(도시되지 않음)에 연결된다. 제1 압력에 도달한 이후, 하나 이상의 로봇 암(도시되지 않음)이 웨이퍼를 로드/락 챔버(20)로부터 메인 챔버(11)로 이송할 수도 있다. 메인 챔버(11)는, 제1 압력 아래의 제2 압력에 도달하도록 메인 챔버(11) 내의 가스 분자를 제거하는 메인 챔버 진공 펌프 시스템(도시되지 않음)에 연결된다. 제2 압력에 도달한 이후, 웨이퍼는 전자 빔 도구(100)에 의한 검사를 받게 된다. 전자 빔 도구(100)는 단일 빔 시스템 또는 다중 빔 시스템일 수도 있다. 컨트롤러(109)는 전자 빔 도구(100)에 전자적으로 연결되고, 다른 컴포넌트에도 역시 전자적으로 연결될 수도 있다. 컨트롤러(109)는 EBI 시스템(10)의 다양한 제어를 실행하도록 구성되는 컴퓨터일 수도 있다. 컨트롤러(109)가 메인 챔버(11), 로드/락 챔버(20), 및 EFEM(30)을 포함하는 구조물의 외부에 있는 것으로 도 1에서 도시되어 있지만, 컨트롤러(109)는 구조물의 일부일 수 있다는 것이 인식된다.
도 2는 샘플 상의 다수의 위치를 동시에 스캐닝하기 위해 다수의 1차 전자 빔릿을 사용하는 다중 빔 도구일 수도 있는 하전 입자 빔 장치를 예시한다.
도 2에서 도시되는 바와 같이, 전자 빔 도구(100A)(본원에서 장치(100A)로서 또한 지칭됨)는 전자 소스(202), 건 어퍼쳐(gun aperture; 204), 집광 렌즈(206), 전자 소스(202)로부터 방출되는 1차 전자 빔(210), 소스 변환 유닛(212), 1차 전자 빔(210)의 복수의 빔릿(214, 216, 및 218), 1차 투영 광학 시스템(220), 웨이퍼 스테이지(도 2에서 도시되지 않음), 다수의 2차 전자 빔(236, 238, 및 240), 2차 광학 시스템(242), 및 검출기(244)를 포함할 수도 있다. 전자 소스(202)는 1차 전자 빔(210)의 전자와 같은 1차 입자를 생성할 수도 있다. 컨트롤러, 이미지 프로세싱 시스템, 및 등등이 검출기(244)에 커플링될 수도 있다. 1차 투영 광학 시스템(220)은 빔 분리기(222), 편향 스캐닝 유닛(226), 및 대물 렌즈(228)를 포함할 수도 있다. 검출기(244)는 검출 하위 영역(246, 248, 및 250)을 포함할 수도 있다.
전자 소스(202), 건 어퍼쳐(204), 집광 렌즈(206), 소스 변환 유닛(212), 빔 분리기(222), 편향 스캐닝 유닛(226), 및 대물 렌즈(228)는 장치(100A)의 주 광학 축(primary optical axis; 260)과 정렬될 수도 있다. 2차 광학 시스템(242) 및 검출기(244)는 장치(100A)의 보조 광학 축(primary optical axis; 252)과 정렬될 수도 있다.
전자 소스(202)는 캐소드, 추출기 또는 애노드를 포함할 수도 있는데, 여기서 1차 전자는 캐소드로부터 방출되고 추출되거나 또는 가속되어 크로스오버(crossover; 208)를 갖는 1차 전자 빔(210)을 형성할 수도 있다. 1차 전자 빔(210)은 크로스오버(208)로부터 방출되는 것으로 시각화될 수도 있다. 건 어퍼쳐(204)는 프로브 스팟(270, 272, 및 274)의 사이즈를 감소시키기 위해 1차 전자 빔(210)의 주변 전자를 차단할 수도 있다.
소스 변환 유닛(212)은 이미지 형성 엘리먼트의 어레이(도 2에서 도시되지 않음) 및 빔 제한 어퍼쳐의 어레이(도 2에서 도시되지 않음)를 포함할 수도 있다. 소스 변환 유닛(212)의 한 예는 미국 특허 제9,691,586호; 미국 공개 번호 제2017/0025243호; 및 국제 출원 번호 제PCT/EP2017/084429호에서 발견될 수도 있는데, 이들 모두는 참조에 의해 그들 전체가 통합된다. 이미지 형성 엘리먼트의 어레이는 마이크로 편향기 또는 마이크로 렌즈의 어레이를 포함할 수도 있다. 이미지 형성 엘리먼트의 어레이는, 1차 전자 빔(210)의 복수의 빔릿(214, 216, 및 218)을 갖는 크로스오버(208)의 복수의 평행 이미지(가상 또는 실제)를 형성할 수도 있다. 빔 제한 어퍼쳐의 어레이는 복수의 빔릿(214, 216, 및 218)을 제한할 수도 있다.
집광 렌즈(206)는 1차 전자 빔(210)을 집속시킬 수도 있다. 소스 변환 유닛(212)의 하류에서의 빔릿(214, 216, 및 218)의 전류는 집광 렌즈(206)의 집속력을 조정하는 것에 의해 또는 빔 제한 어퍼쳐의 어레이 내의 대응하는 빔 제한 어퍼쳐의 반경 방향 사이즈를 변경하는 것에 의해 변경될 수도 있다. 집광 렌즈(206)는, 자신의 제1 주 평면(principle plane)의 위치가 이동 가능하도록 구성될 수도 있는 이동 가능한 집광 렌즈일 수도 있다. 이동 가능한 집광 렌즈는 자성을 띠도록 구성될 수도 있는데, 이것은, 축외 빔릿(216 및 218)이 회전 각도를 가지고 빔릿 제한 어퍼쳐에 도달하는 결과를 초래할 수도 있다. 회전 각도는 이동 가능한 집광 렌즈의 제1 주 평면의 위치 및 집속력과 함께 변한다. 몇몇 실시형태에서, 이동 가능한 집광 렌즈는, 이동 가능한 제1 주 평면을 갖는 회전 방지 렌즈를 포함하는 이동 가능한 회전 방지 집광 렌즈일 수도 있다. 이동 가능한 집광 렌즈는, 참조에 의해 그 전체가 통합되는 미국 공개 번호 제2017/0025241호에서 추가로 설명되어 있다.
대물 렌즈(228)는 검사를 위해 웨이퍼(230) 상으로 빔릿(214, 216, 및 218)을 집속시킬 수도 있고, 웨이퍼(230)의 표면 상에 복수의 프로브 스팟(270, 272, 및 274)을 형성할 수도 있다. 웨이퍼 표면으로부터 방출되는 2차 전자와 같은 2차 입자는 검출기(244)에 의해 수집되어 웨이퍼(230) 상의 주목하는 영역의 이미지를 형성할 수도 있다.
빔 분리기(222)는 정전기 쌍극자 필드(electrostatic dipole field) 및 자기 쌍극자 필드(magnetic dipole field)를 생성하는 Wien(빈) 필터 타입의 빔 분리기일 수도 있다. 몇몇 실시형태에서, 만약 그들이 적용된다면, 빔릿(214, 216, 및 218)의 전자에 대해 정전기 쌍극자 필드(electrostatic dipole field)에 의해 가해지는 힘은, 자기 쌍극자 필드(magnetic dipole field)에 의해 전자에 대해 가해지는 힘과 크기에서 동일하고 방향에서 반대일 수도 있다. 따라서, 빔릿(214, 216, 및 218)은 제로 편향각을 갖는 빔 분리기(222)를 통해 직선으로 통과할 수 있다. 그러나, 빔 분리기(222)에 의해 생성되는 빔릿(214, 216, 및 218)의 총 분산은 또한 제로가 아닐 수도 있다. 빔 분리기(222)는, 2차 전자 빔(236, 238, 및 240)을 빔릿(214, 216, 및 218)으로부터 분리할 수도 있고 2차 전자 빔(236, 238, 및 240)을 각도(α)에서 2차 광학 시스템(242)을 향해 지향시킬 수도 있다.
편향 스캐닝 유닛(226)은 웨이퍼(230)의 표면 영역에 걸쳐 프로브 스팟(270, 272, 및 274)을 스캐닝하기 위해 빔릿(214, 216, 및 218)을 편향시킬 수도 있다. 프로브 스팟(270, 272, 및 274)에서의 빔릿(214, 216, 및 218)의 입사에 응답하여, 2차 전자 빔(236, 238, 및 240)이 웨이퍼(230)로부터 방출될 수도 있다. 2차 전자 빔(236, 238, 및 240)은 2차 전자 및 후방 산란 전자를 포함하는 에너지의 분포를 갖는 전자를 포함할 수도 있다. 2차 광학 시스템(242)은 2차 전자 빔(236, 238, 및 240)을 검출기(244)의 검출 하위 영역(246, 248, 및 250) 상으로 집속할 수도 있다. 검출 하위 영역(246, 248, 및 250)은 대응하는 2차 전자 빔(236, 238, 및 240)을 검출하도록 그리고 웨이퍼(230)의 표면 영역의 이미지를 재구성하기 위해 사용되는 대응하는 신호를 생성하도록 구성될 수도 있다.
도 2가 복수의 빔릿을 사용하는 다중 빔 도구로서의 전자 빔 도구(100)의 예를 도시하지만, 본 개시의 실시형태는 그렇게 제한되지는 않는다. 예를 들면, 전자 빔 도구(100)는 또한, 한 번에 웨이퍼 상의 하나의 위치를 스캐닝하기 위해 단지 하나의 1차 전자 빔을 사용하는 단일 빔 검사 도구일 수도 있다. 더구나, 몇몇 실시형태에서, 검출기는 전자 빔 도구의 주 광학 축과 관련하여 축상에서 또는 축외에서 배열될 수도 있다.
이미지 획득기(image acquirer), 스토리지, 및 컨트롤러를 포함하는 이미지 프로세싱 시스템이 또한 제공될 수도 있다. 이미지 획득기는 하나 이상의 프로세서를 포함할 수도 있다. 예를 들면, 이미지 획득기는 컴퓨터, 서버, 메인프레임 호스트, 단말, 퍼스널 컴퓨터, 임의의 종류의 모바일 컴퓨팅 디바이스, 및 등등, 또는 이들의 조합을 포함할 수도 있다. 이미지 획득기는, 전기적 도체, 광섬유 케이블, 휴대용 저장 매체, IR, 블루투스, 인터넷, 무선 네트워크, 무선 라디오, 또는 이들의 조합과 같은 매체를 통해 전자 빔 도구(100)의 검출기(244)와 연결될 수도 있다. 이미지 획득기는 검출기(244)로부터 신호를 수신할 수도 있고 이미지를 구성할 수도 있다. 따라서, 이미지 획득기는 웨이퍼(230)의 이미지를 획득할 수도 있다. 이미지 획득기는 다양한 사후 프로세싱(post-processing) 기능, 예컨대 윤곽을 생성하는 것, 획득된 이미지 상에서 표시자(indicator)를 중첩시키는 것, 및 등등을 또한 수행할 수도 있다. 이미지 획득기는 획득된 이미지의 밝기 및 대비, 등등의 조정을 수행하도록 구성될 수도 있다. 스토리지는, 하드 디스크, 랜덤 액세스 메모리(random access memory; RAM), 클라우드 스토리지, 다른 타입의 컴퓨터 판독 가능 메모리, 및 등등과 같은 저장 매체일 수도 있다. 스토리지는 이미지 획득기와 커플링될 수도 있고 스캐닝된 원시 이미지 데이터를 원본 이미지, 및 사후 프로세싱된 이미지로서 저장하기 위해 사용될 수도 있다. 이미지 획득기 및 스토리지는 컨트롤러(109)에 연결될 수도 있다. 몇몇 실시형태에서, 이미지 획득기, 스토리지, 및 컨트롤러(109)는 하나의 전자 제어 유닛으로서 함께 통합될 수도 있다. 따라서, 컨트롤러(109)는, 도 1에서 도시되는 바와 같이, 이미지 프로세싱 시스템, 이미지 획득기, 및 스토리지를 나타낼 수도 있다.
몇몇 실시형태에서, 컨트롤러(109)는 검출기(244)로부터 수신되는 이미징 신호에 기초하여 샘플의 하나 이상의 이미지를 획득할 수도 있다. 이미징 신호는 하전 입자 이미징을 행하기 위한 스캐닝 동작에 대응할 수도 있다. 획득된 이미지는 웨이퍼(230)의 다양한 피쳐를 포함할 수도 있는 복수의 이미징 영역을 포함하는 단일의 이미지일 수도 있다. 단일의 이미지는 스토리지에 저장될 수도 있다. 이미징은 이미징 프레임에 기초하여 수행될 수도 있다.
도 3은, 본 개시의 몇몇 실시형태에 따른, 검출기(244)의 센서 표면(300)을 예시하는 도면이다. 센서 표면(300)은 2차 전자의 입사 빔을 향할 수도 있다. 센서 표면(300)은 복수의 검출 셀(301)을 포함할 수도 있다. 센서 표면(300)은 하나 이상의 감지 엘리먼트를 포함할 수도 있다. 몇몇 실시형태에서, 각각의 검출 셀(301)은 개개의 감지 엘리먼트에 대응할 수도 있다. 몇몇 실시형태에서, 다수의 검출 셀은 복수의 감지 엘리먼트를 갖는 하나의 기판에 의해 구성될 수도 있다. 추가적인 실시형태에서, 하나의 검출 셀은 다수의 감지 엘리먼트를 포함할 수도 있다.
도 3에서 도시되는 예를 참조하면, 검출기(244)는 아홉 개의 검출 셀로 분할될 수도 있다. 검출 셀은, 예를 들면, 도 2와 관련하여 상기에서 논의되는 바와 같은 검출기(240)의 하위 영역(246, 248, 및 250)을 포함하는 검출 하위 영역에 대응할 수도 있다. 검출 셀은 도 3에서 파선(dashed line)에 의해 개념적으로 예시되는 바와 같이 그리드로 배열될 수도 있다.
몇몇 실시형태와 부합하여, 센서 표면(300)은 검출 하위 영역으로 물리적으로 분할될 필요가 없다. 즉, 도 3에서의 파선은 센서 표면(300) 상에서의 어떤 실제 구조물을 나타내지 않을 수도 있다. 오히려, 하기에서 더욱 상세하게 설명되는 바와 같이, 검출 셀은 검출기(244)의 저부에서 이격되어 떨어진 반도체 영역을 제공하는 것에 의해 형성될 수도 있다. 검출기(244)의 감지 엘리먼트는 인접한 반도체 기판으로부터 형성될 수도 있다. 검출기(244)는 내부 전기장을 형성할 수 있는 구조물을 가질 수도 있는데, 이것은 각각의 검출 하위 영역에 입사하는 전자를 대응하는 검출 셀로 안내하도록 구성될 수도 있다. 검출기가 입사 전자를 분리하기 위해 센서 표면(300) 상에서 어떤 특정한 구조물을 요구하지 않을 수도 있기 때문에, 전체 센서 표면(300)은 전자를 수신하기 위해 사용될 수도 있다. 센서 표면(300) 상에서의 데드 영역(dead area)이 실질적으로 제거될 수도 있다.
그러나, 몇몇 실시형태에서, 센서 표면(300)은 별개의 감지 엘리먼트의 어레이로 물리적으로 분할될 수도 있다. 인접한 감지 엘리먼트 사이에 분리 영역이 제공될 수도 있다.
2차 전자 빔의 하나 이상의 빔은 검출기(244)의 센서 표면(300) 상에 복수의 빔 스팟(282)을 형성할 수도 있다. 예를 들면, 도 3에서 도시되는 바와 같이, 아홉 개의 빔 스팟이 형성될 수도 있다. 각각의 검출 셀은 대응하는 빔 스팟을 수신할 수 있을 수도 있고, 수신된 빔 스팟의 강도를 나타내는 신호(예를 들면, 전압, 전류, 등등)를 생성할 수도 있고, 웨이퍼(230)의 영역의 이미지를 생성하기 위한 데이터 프로세싱 시스템에 신호를 제공할 수도 있다.
1차 빔릿(214, 216, 및 218)에 관한 상기의 설명과 유사하게, 본 개시는 2차 전자의 빔의 수를 제한하지 않는다. 그러한 만큼, 본 개시는 또한 검출기(244) 내의 검출 셀(301)의 수뿐만 아니라, 검출기(244)에 의해 검출 가능한 빔 스팟(282)의 수를 제한하지 않는다. 예를 들면, 개시된 실시형태와 부합하여, 검출기(244)는 센서 표면(300)을 따라 매트릭스로 배열될 수도 있는 2×2, 4×5, 또는 20×20 검출 셀의 어레이를 포함할 수도 있다.
또한, 도 3이 센서 표면(300)에 평행한 평면에서 3×3 직사각형 그리드로서 배열되는 검출 셀(301)을 도시하지만, 검출 셀(301)은 임의의 방식으로 배열될 수도 있다는 것, 또는, 검출 셀(301)의 형상이 임의적일 수도 있다는 것이 인식된다. 예를 들면, 몇몇 실시형태에서, 검출 셀(301)은 삼각형 또는 육각형 형상을 가질 수도 있다.
이제, 본 개시의 몇몇 실시형태에 따른, 센서 표면(400)을 예시하는 도 4에 대한 참조가 이루어진다. 센서 표면(400)은 단일의 검출 셀을 나타낼 수도 있다. 센서 표면(400)은 복수의 감지 엘리먼트(401)를 포함할 수도 있다. 센서 표면(400)은, 빔 스팟(282)이 그 상에서 형성되도록, 2차 전자의 입사 빔을 향할 수도 있다. 감지 엘리먼트(401)는 빔 스팟(282)보다 더 작아지도록 사이즈가 정해질 수도 있다. 따라서, 빔 스팟(282)은 하나의 검출 셀에서 다수의 감지 엘리먼트(401)를 커버할 수도 있다. 하나의 빔 스팟과 관련되는 복수의 감지 엘리먼트(401)는 함께 그룹화될 수도 있고 그들의 출력 신호는 결합될 수도 있다.
몇몇 실시형태에서, 감지 엘리먼트(401)와 같은 감지 엘리먼트가 다이오드를 포함할 수도 있다. 예를 들면, 각각의 감지 엘리먼트는 PIN 다이오드와 같은 다이오드를 포함할 수도 있다. 감지 엘리먼트는 또한, 입사 에너지를 측정 가능한 신호로 변환할 수 있는 다이오드와 유사한 엘리먼트일 수도 있다. 몇몇 실시형태에서, 각각의 감지 엘리먼트는, 감지 엘리먼트의 활성 영역에서 수신되는 전자와 비례하는 전류 신호를 생성할 수도 있다. 본원에서 PIN 다이오드가 논의되지만, 몇몇 실시형태에서 전도성 타입이 역전될 수도 있다는 것이 이해될 것이다. 따라서, PIN 다이오드 외에, NIP 다이오드 구조물이 사용될 수도 있다.
감지 엘리먼트는, 하나 이상의 층을 포함할 수도 있는 기판을 포함할 수도 있다. 예를 들면, 감지 엘리먼트의 기판은 두께 방향으로 적층되는 복수의 층을 가지도록 구성될 수도 있는데, 두께 방향은 전자 빔의 입사 방향에 실질적으로 평행하다. 예를 들면, 감지 엘리먼트가 PIN 다이오드로서 형성되는 경우, PIN 다이오드는 p 타입 영역, 진성 영역, 및 n 타입 영역을 포함하는 복수의 층을 갖는 기판으로서 제조될 수도 있다. 그러한 층 중 하나 이상은 단면도에서 인접할 수도 있다. 센서 층 외에, 예를 들면, 회로 층, 및 판독 층과 같은 추가적인 층이 또한 제공될 수도 있다.
사전 프로세싱 회로가 감지 엘리먼트의 출력에 연결될 수도 있고 감지 엘리먼트에서 생성되는 전류 신호를 증폭할 수도 있다. 그 다음, 신호는 수신된 전자의 강도를 나타낼 수도 있는 전압 신호로 변환될 수도 있다. 사전 프로세싱 회로는, 예를 들면, 전하 전달 증폭기(charge transfer amplifier; CTA), 트랜스임피던스 증폭기(transimpedance amplifier; TIA), 또는 CTA 또는 TIA와 커플링되는 임피던스 변환 회로와 같은 프리 앰프 회로를 포함할 수도 있다. 프로세싱 시스템은, 예를 들면, 센서 영역 내에 위치되는 전자 감지 엘리먼트에 의해 생성되는 전류를 합산하는 것에 의해 전자 빔 스팟의 강도 신호를 생성할 수도 있고, 강도 신호를 웨이퍼에 입사하는 1차 전자 빔의 스캔 경로 데이터와 상관시킬 수도 있고, 상관에 기초하여 웨이퍼의 이미지를 구성할 수도 있다.
이제, 본 개시의 실시형태와 부합하는 검출기를 사용할 수도 있는 검출 시스템(500)을 예시하는 도 5에 대한 참조가 이루어진다. 검출기(244) 상에서 사용될 수도 있는 센서 표면(400)을 갖는 검출기가 제공될 수도 있다. 검출기는 I×J 감지 엘리먼트의 어레이를 포함할 수도 있고 멀티플렉서와 같은 다른 컴포넌트와 연결될 M개의 출력을 가질 수도 있다. I×J 감지 엘리먼트를 M 개의 그룹으로 그룹화하는 스위치 매트릭스가 제공될 수도 있다. 그룹의 수는 유입하는 전자 빔의 수와 동일한 수일 수도 있다. 검출기는 센서 층 및 회로 층을 포함하는 기판으로서 구성될 수도 있다.
검출기는 신호 컨디셔닝 회로 어레이(510)에 연결될 수도 있다. 신호 컨디셔닝 회로 어레이(510)는, 감지 엘리먼트 어레이 상에서의 유입하는 전자 빔의 수와 동일하도록 또는 더 크도록 N 개의 입력 및 출력을 가질 수도 있다. 신호 컨디셔닝 회로 어레이(510)는, 다른 컴포넌트 중에서도, 증폭기를 포함할 수도 있다.
신호 컨디셔닝 회로 어레이(510)는, 이득 및 오프셋 제어를 제공하기 위해 병렬의 아날로그 신호 프로세싱 경로 어레이(520)에 연결될 수도 있다. 병렬의 아날로그 신호 프로세싱 경로 어레이(520)는, 신호 컨디셔닝 회로 어레이(510)로부터의 출력의 수와 매치하도록 N 개의 입력 및 출력을 가질 수도 있다.
병렬의 아날로그 신호 프로세싱 경로 어레이(520)는, 병렬의 아날로그 신호 프로세싱 경로 어레이(520)로부터의 출력의 수와 매치하도록 N 개의 입력 및 출력을 가질 수도 있는 병렬 ADC 어레이(530)에 연결될 수도 있다.
병렬 ADC 어레이(530)는 디지털 제어 유닛(540)에 연결될 수도 있다. 디지털 제어 유닛(540)은, 병렬의 아날로그 신호 프로세싱 경로 어레이(520)를 비롯한 다른 컴포넌트와, 그리고 감지 엘리먼트 어레이와 통신할 수도 있는 컨트롤러를 포함할 수도 있다. 디지털 제어 유닛(540)은 송신기(TX) 및 수신기(RX)를 통해 편향 및 이미지 제어(deflection and image control; DIC) 유닛으로부터 통신을 전송 및 수신할 수도 있다.
검출 시스템(500)은 아날로그 신호에 기초하여 감지 엘리먼트로부터의 출력을 프로세싱하는 데 유용할 수도 있다. 그러나, 몇몇 실시형태에서, 다른 형태의 검출 시스템이 사용될 수도 있다. 예를 들면, 전자 카운팅에 기초하여 감지 엘리먼트로부터의 출력을 프로세싱하는 데 유용한 검출 시스템이 제공될 수도 있다.
전자 카운팅에 기초한 검출 시스템에서, 감지 엘리먼트로부터의 원시 검출 신호는 신호 프로세싱을 위해 전기 회로에 공급될 수도 있다. 예를 들면, 전류 버퍼 및 트랜스임피던스 증폭기를 포함할 수도 있는 프론트 엔드 전자기기가 제공될 수도 있다. 증폭 이후, 프론트 엔드 전자기기의 개개의 회로의 각각으로부터 출력되는 신호는 이벤트 검출기로 공급될 수도 있다. 이벤트 검출기는, 유입하는 신호를 기준 레벨에 대해 비교하도록 그리고, 예를 들면, 유입하는 신호 레벨이 기준 레벨보다 더 높은 경우, 플래그와 같은 신호를 출력하도록 구성되는 회로부(circuitry)를 구비하는 판별기 블록을 포함할 수도 있다.
전자 카운팅에 기초한 검출 시스템은, 다른 것들 중에서도, 병렬 ADC 어레이(530)와 같은 ADC 블록 대신, 이벤트 검출기가 제공될 수도 있다는 점에서, 도 5의 것과는 상이할 수도 있다. 그러한 이벤트 검출기는 전자를 카운팅함에 있어서 유용할 수도 있다. 각각의 감지 엘리먼트에서의 카운트 버퍼, 카운트 합산 유닛, 및 이미징 제어를 실행하도록 구성될 수도 있는 외부 컨트롤러와 같은 추가적인 컴포넌트가 제공될 수도 있다.
도 6a 및 도 6b는, 도 4와 관련하여 상기에서 논의되는 바와 같은 감지 엘리먼트(401) 중 하나의 예일 수도 있는 개개의 감지 엘리먼트의 개략적인 예시를 도시한다. 예를 들면, 도 6a에서, 감지 엘리먼트(611A)가 도시되어 있다. 감지 엘리먼트(611A)는 p 타입 층(621), 진성 층(622), 및 n 타입 층(623)을 갖는 반도체 구조물을 포함할 수도 있다. 감지 엘리먼트(611A)는, 애노드 및 캐소드와 같은 두 개의 단자를 포함할 수도 있다. 감지 엘리먼트(611A)는 동작에서 역 바이어싱될 수도 있고, 공핍 영역(630)이 형성될 수도 있고 p 타입 층(621)의 길이의 일부, 진성 층(622)의 실질적으로 전체 길이, 및 n 타입 층(623)의 길이의 일부에 걸칠 수도 있다. 공핍 영역(630)에서, 전하 캐리어가 제거될 수도 있고, 공핍 영역(630)에서 생성되는 새로운 전하 캐리어는 그들의 전하에 따라 휩쓸려버릴 수도 있다. 예를 들면, 유입하는 하전 입자가 센서 표면(601)에 도달하는 경우, 전자-정공 쌍이 생성될 수도 있고, 정공(651)은 p 타입 층(621) 쪽으로 이끌릴 수도 있고, 한편 전자(652)는 n 타입 층(623)을 향해 이끌릴 수도 있다. 몇몇 실시형태에서, 센서 표면(601) 상에서 보호 층이 제공될 수도 있다. 입사 전자는 보호 층을 투과할 수도 있다.
도 6b에서 도시되는 바와 같이, 감지 엘리먼트(611B)는, 방위가 변경되는 것을 제외하면, 감지 엘리먼트(611A)의 것과 유사한 방식으로 동작할 수도 있다. 예를 들면, p 타입 층(621)은 센서 표면(601)을 포함할 수도 있다. P 타입 층(621)은 입사하는 하전 입자에 노출될 수도 있다. 따라서, 입사하는 하전 입자는 p 타입 층(621) 및 공핍 영역(630)과 상호 작용할 수도 있고, 전자-정공 쌍을 생성할 수도 있다. 몇몇 실시형태에서, 금속 층이 p 타입 층(621)의 상단 상에서 제공될 수도 있다.
동작에서, 감지 엘리먼트의 공핍 영역은 캡쳐 영역으로서 기능할 수도 있다. 유입하는 하전 입자는 공핍 영역에서 반도체 재료와 상호 작용할 수도 있고 녹아웃 효과(knock-out effect)에 의해 새로운 전하를 생성할 수도 있다. 예를 들면, 감지 엘리먼트는, 소정 양 또는 그 이상의 에너지를 갖는 하전 입자가 반도체 재료의 격자의 전자로 하여금 이탈되게 할 수도 있도록, 따라서, 전자-정공 쌍을 생성할 수도 있도록 구성될 수도 있다. 결과적으로 나타나는 전자 및 정공은, 예를 들면, 공핍 영역에서의 전기장에 기인하여, 반대 방향으로 이동하게 될 수도 있다. 감지 엘리먼트의 단자를 향해 이동하는 캐리어의 생성은 감지 엘리먼트에서의 전류 흐름에 대응할 수도 있다.
몇몇 상황에서, 검출기의 감지 엘리먼트에 입사하는 전자는 상대적으로 큰 에너지를 가질 수도 있다. 예를 들면, 샘플 및 1차 전자 빔과의 상호 작용으로부터 생성되는 유입하는 전자는 약 10,000 eV의 운동 에너지를 가지고 검출기에 도달할 수도 있다. 검출기의 반도체 다이오드는, 구속 전자와 충돌하여 자유롭게 하기 위해 따라서 전자-정공 쌍을 생성하기 위해 약 3.6 eV의 에너지가 필요하도록 구성될 수도 있다. 대조적으로, 참조를 위해, 광자는 약 1 eV 정도의 에너지를 가질 수도 있다.
입사 전자는, 자신의 에너지가 추가적인 전자를 녹아웃시키기에 불충분한 레벨로 감소될 때까지 격자 내의 전자를 녹아웃시키는 것에 의해 다이오드의 반도체 재료와 상호 작용할 수도 있다. 따라서, 10,000 eV의 전자는 약 2,700 개의 전자-정공 쌍을 생성할 수도 있다. 이들 전자-정공 쌍의 캐리어는 다이오드의 단자에서 수집될 수도 있고 전류 신호로서 출력에 기여할 수도 있다. 이러한 방식으로, 전자는, 광자와 비교하여, 다이오드에서 훨씬 더 강한 전기 신호를 생성할 수도 있고, 따라서, 다이오드는 2차 전자 검출에 유용할 수도 있다.
그러나, 예를 들면, 샘플 내의 재료의 성질(property)에 따라 광범위한 분포의 에너지를 갖는 2차 전자가 샘플로부터 생성될 수도 있다. 따라서, 몇몇 전자는 다른 것보다 실질적으로 더 적은 에너지를 가질 수도 있고 전자-정공 쌍의 큰 캐스케이드(cascade)를 생성하지 않을 수도 있다. 유입하는 전자의 에너지가 상대적으로 낮은 상황에서, 다이오드의 내부 이득은 그에 따라 낮을 수도 있다. 따라서, 별개의 증폭기를 제공하는 것에 의해 이득을 추가하고자 하는 소망이 있을 수도 있다.
몇몇 실시형태에서, 애벌란시 모드에서 동작하도록 구성되는 다이오드를 포함할 수도 있는 증폭기가 제공될 수도 있다. 애벌란시 다이오드는 입력으로부터 추가적인 전하를 생성하기에 충분히 강한 내부 전기장을 생성할 수도 있다. 다이오드 내의 전기장은 전하 캐리어로 하여금 각각의 단자를 향해 가속되게 할 수도 있다. 예를 들면, 다이오드는, 다이오드 내에서 강한 전기장이 형성되도록 그 단자에 전압을 인가하는 것에 의해 바이어싱될 수도 있다. 그러한 필드에 기인하여, 캐리어는 다이오드의 반도체 격자에서 추가적인 캐리어(예를 들면, 전자)를 녹아웃시키기에 충분히 높은 속도로 가속될 수도 있다. 따라서, 다이오드에 인가되는 전압이 더 높을수록, 입력에 응답하여 더 많은 전자-정공 쌍이 생성될 수도 있다. 그러나, 전압을 증가시키는 것은 소정의 유해한 결과를 가질 수도 있다. 예를 들면, 증가된 아크 위험이 있을 수도 있으며, 부착된 검출기 및 수반되는 회로부가 손상될 수도 있다. 따라서, 전압을 증가시키는 것이 다이오드에서 이득을 증가시킬 수도 있지만, 그렇게 하는 것은 또한 노이즈에 기여할 수도 있고 다른 악영향을 가질 수도 있다.
추가적으로,, 애벌란시 다이오드에서의 전자-정공 쌍 생성은, 어떤 랜덤성을 수반할 수도 있는 확률론적 프로세스(stochastic process)일 수도 있다. 예를 들면, 다른 입자와의 충돌에 기인하여, 전자는 전자-정공 쌍 생성에 직접적인 관련이 없는 프로세스에서 자신의 에너지를 소산할 수도 있다. 결과적으로, 입력의 에너지 모두가 녹아웃 프로세스에 의한 전자-정공 쌍 생성으로 일관되게 변환되지는 않을 수도 있다. 대신, 약간의 노이즈가 도입될 수도 있다.
반도체 전자 검출 디바이스는, 통상적으로, 신틸레이터를 수반하는 디바이스와 비교하여, 더 낮은 노이즈를 가질 수도 있지만, 그러나 더 낮은 이득을 가질 수도 있다. 더구나, 반도체 전자 검출 디바이스의 이득은 유입하는 전자의 에너지에 의존할 수도 있고, 따라서, 낮은 전자 에너지 상황에서 낮은 이득을 가질 수도 있다. 이들과 같은 이유 때문에, 저에너지 전자 검출 애플리케이션을 위한 SNR 향상이 방해를 받을 수도 있다.
본 개시의 몇몇 실시형태에서, 이득 엘리먼트는 감지 엘리먼트와 함께 검출기에 통합될 수도 있다. 검출기는 반도체 재료의 복수 층을 갖는 기판을 포함할 수도 있다. 이득 엘리먼트 및 감지 엘리먼트는 기판에서 통합될 수도 있다. 이것은, 이득 엘리먼트와 감지 엘리먼트 사이의 더 짧은 연결을 달성하는 데 도움이 될 수도 있다. 이득을 제공하는 엘리먼트는, 신호가 외부 컴포넌트에 공급되기 이전에, 검출 신호가 더 강하게 만들어질 수도 있도록, 그리고 SNR이 향상될 수도 있도록, 검출기에 직접적으로 임베딩될 수도 있다. 따라서, 증폭기와 같은 외부 소스로부터의 노이즈 기여는 덜 중요하게 만들어질 수도 있다. 더구나, 감지 엘리먼트를 갖는 기판에 이득 조정 기능을 추가하는 것은, 검출기의 다이나믹 레인지를 증가시키는 데 도움이 될 수도 있고 따라서 SEM의 이미징 서브시스템의 다이나믹 레인지를 향상시킬 수도 있다. 이득 엘리먼트는, 예를 들면, 이득 엘리먼트에 인가되는 바이어스 전류를 제어하는 것에 의해 조정 가능한 이득을 제공하도록 구성될 수도 있다. 검출기는 광범위한 전자 빔 강도와 호환 가능할 수도 있다.
이득 엘리먼트는, 검출기의 감지 엘리먼트를 구성하는 기판에서 제공되는 내장 이득 블록일 수도 있다. 감지 엘리먼트는 PIN 다이오드를 포함할 수도 있다. 감지 엘리먼트와 통합되는 이득 엘리먼트를 제공하는 것에 의해, 신호가 인터커넥트를 통해 외부 컴포넌트로 라우팅되기 이전에, 감지 엘리먼트의 출력 신호가 보강될 수도 있다. 더구나, 별개의 증폭기를 통해 증폭을 제공할 필요성이 감소될 수도 있다. 따라서, 추가적인 증폭을 위한 기반을 형성할 수도 있는 검출 신호는, 추가적인 노이즈 소스가 도입되기 이전에 보강될 수도 있고, 따라서 검출 시스템의 총 SNR을 향상시킬 수도 있다.
도 7a 및 도 7b는, 본 개시의 실시형태와 부합하는, 감지 엘리먼트(711) 및 이득 엘리먼트(721)를 포함하는 기판(700)의 구조물을 예시한다. 도 7a는 하전 입자의 빔의 입사 방향에 평행한 평면에서의 기판(700)의 단면을 도시한다. 예시되는 좌표 축에서, Z 방향은 입사 방향에 평행할 수도 있고 기판(700)의 두께 방향에 대응할 수도 있으며, X 방향은 Z 방향에 직교하는 방향에 대응할 수도 있다. 감지 엘리먼트(711) 및 이득 엘리먼트(721)는 입사 방향에 평행한 방향에서 정렬될 수도 있다. 예를 들면, 감지 엘리먼트(711) 및 이득 엘리먼트(721)는 기판(700)의 두께 방향에서 서로의 상단 상에 적층되도록 배열될 수도 있다.
도 7b는 기판(700)의 저면도(bottom view)이다. 배선(770)과 같은 몇몇 엘리먼트는 명확화를 위해 생략될 수도 있다. 예시되는 좌표 축에서, X 방향 및 Y 방향은, 입사 방향에 수직일 수도 있는 이차원 평면을 형성할 수도 있다.
기판(700)은 복수의 반도체 또는 상이한 전도성의 다른 영역을 갖는 적층식 구조물을 포함할 수도 있다. 전도성은, p 타입 또는 n 타입과 같은 반도체 전도성 타입, 또는 주입된 종에 의한 도핑의 정도와 같은 전도성 레벨을 나타낼 수도 있다. 기판(700)의 층은 기판(700)의 두께 방향에서 적층되어 형성될 수도 있다. 금속화된 부분이 또한 제공될 수도 있다. 도 7a에서 도시되는 바와 같이, 금속 층(710)은 기판(700)의 상단 표면(top surface)으로서 제공될 수도 있다. 금속 층(710)은 전자 입사 표면으로서 구성될 수도 있다. 금속 층(710)은 검출기(244)와 같은 검출기의 센서 표면을 형성할 수도 있다. 금속 층(710)은 알루미늄을 포함할 수도 있다.
반도체 영역(720)이 금속 층(710)에 인접하게 제공될 수도 있다. 반도체 영역(720)은 제1 전도성의 영역을 포함할 수도 있다. 제1 전도성은 n 타입 반도체일 수도 있다. 반도체 영역(720)은 기판(700)에서 도펀트 종을 주입하는 것에 의해 형성될 수도 있다. 따라서, 반도체 영역(720)은 n 도핑될 수도 있다. 도핑 농도는 상대적으로 강할 수도 있다. 몇몇 실시형태에서, 반도체 영역(720)은 n++ 반도체를 포함할 수도 있다.
반도체 영역(730)이 반도체 영역(720)에 인접하게 제공될 수도 있다. 반도체 영역(730)은 제2 전도성의 영역을 포함할 수도 있는데, 제2 전도성은 제1 전도성과는 상이하다. 제2 전도성은 p 타입 반도체일 수도 있다. 반도체 영역(730)은 진성 영역일 수도 있다. 반도체 영역(730)은, 약하게 도핑되는 것의 결과로서 높은 저항을 가지도록 설정되는 도핑 농도를 가질 수도 있다. 기판(700)은 p 타입 블랭크 웨이퍼(blank wafer)로부터 형성될 수도 있는데, 예를 들면, 이 경우, 진성 영역은 p- 반도체를 포함할 수도 있다.
반도체 영역(740)이 반도체 영역(730)에 인접하게 제공될 수도 있다. 반도체 영역(740)은 제2 전도성의 영역을 포함할 수도 있다. 반도체 영역(740)은 p+ 반도체를 포함할 수도 있다.
감지 엘리먼트(711)는 반도체 영역(720, 730, 및 740)을 포함할 수도 있다. 반도체 영역(720 및 740)은 PIN 다이오드의 단자를 형성할 수도 있다. 동작에서, 감지 엘리먼트(711)는, 검출기에서의 하전 입자 도달 이벤트에 응답하여, 전기 신호를 생성하는 기능을 제공할 수도 있다. 전자와 같은 유입하는 하전 입자는 금속 층(710)을 통과할 수도 있고 반도체 영역(720)에 진입할 수도 있다. 반도체 영역(720) 및 반도체 영역(730)의 거의 전체 두께에 걸치는 공핍 영역이 형성될 수도 있다. 유입하는 전자는 반도체 영역(720 및 730)의 재료와 상호 작용할 수도 있고 전자-정공 쌍을 생성할 수도 있다. 생성된 전자-정공 쌍의 전자 및 정공은, 전자가 반도체 영역(720)을 향하여 이동하도록 그리고 정공이 반도체 영역(740)을 향하여 이동하도록, 감지 엘리먼트(711) 내의 내부 전기장에 의해 안내될 수도 있다. 한편, 하기에서 논의될 바와 같이, 반도체 영역(740)은 이득 블록의 베이스로서 역할을 할 수도 있으며, 이득 기능을 제공하는 데 도움이 될 수도 있다.
이득 엘리먼트(721)는 반도체 영역(750) 및 반도체 영역(760)과 함께 반도체 영역(740)을 포함할 수도 있다. 이득 엘리먼트(721)는 바이폴라 접합 트랜지스터(BJT)를 포함할 수도 있다. BJT로서 역할을 하는 이득 엘리먼트(721)는 베이스, 콜렉터, 및 에미터 단자를 구비할 수도 있다. 반도체 영역(740)은 이득 엘리먼트(721)의 베이스를 형성할 수도 있는데, 이것은, 반도체 영역(740)이 PIN 다이오드의 단자로서 역할을 할 수도 있는 감지 엘리먼트(711)와 공유될 수도 있다. 이득 엘리먼트(721) 및 감지 엘리먼트(711)는 통합 구조물을 통해 직접적으로 연결될 수도 있고, 따라서, 간섭에 기인하는 신호 대 노이즈 비율 저하를 야기할 수도 있는 외부 연결에 대한 필요성을 제거할 수도 있다.
BJT는, 에미터, 베이스, 및 콜렉터 단자를 통해 흐르는 전류의 양을 제어할 수도 있다. 몇몇 실시형태에서, 베이스 단자로 흐르는 상대적으로 작은 전류는, 콜렉터 단자와 에미터 단자 사이에 흐르는 훨씬 더 큰 전류를 제어할 수도 있다. BJT는, 두 단자 사이에서 흐르는 큰 전류(또는 다른 신호)가 상이한 단자에 인가되는 더 작은 전류를 사용하여 조정되는 스위치로서 역할을 할 수도 있다. BJT는 또한, 베이스 단자로 흐르는 입력 신호에 이득을 추가하는 증폭기로서 역할을 할 수도 있다.
이득 엘리먼트(721)의 반도체 영역(750)이 반도체 영역(740)에 인접하게 제공될 수도 있다. 반도체 영역(750 및 740)은 기판(700)의 X 방향 또는 Y 방향에서 서로 이웃할 수도 있다. 유사하게, 반도체 영역(760)은 반도체 영역(740)에 인접하게 제공될 수도 있다. 반도체 영역(760)은 반도체 영역(740)의 부분 사이에서 끼일 수도 있다. 반도체 영역(740)은 반도체 영역(750)의 부분 사이에서 끼일 수도 있다. 그리고 반도체 영역(750)은 반도체 영역(730)의 부분 사이에서 끼일 수도 있다.
반도체 영역(750)은 제1 전도성의 영역을 포함할 수도 있다. 반도체 영역(750)은 n+ 반도체를 포함할 수도 있다. 몇몇 실시형태에서, 반도체 영역(750)은 이득 엘리먼트(721)의 BJT의 콜렉터 단자로서 역할을 할 수도 있다.
반도체 영역(760)은 제2 전도성의 영역을 포함할 수도 있다. 반도체 영역(760)은 제2 전도성의 다른 영역의 것보다 더 높은 도핑 농도를 가질 수도 있다. 반도체 영역(760)은 n+++ 반도체를 포함할 수도 있다. 몇몇 실시형태에서, 반도체 영역(760)은 이득 엘리먼트(721)의 BJT의 에미터 단자로서 역할을 할 수도 있다.
반도체 영역(740, 750, 및 760)은 금속 층의 패드와 저항성 콘택(ohmic contact)을 형성할 수도 있는 내부 영역을 각각 가질 수도 있다. 예를 들면, 반도체 영역(745)은 반도체 영역(740)에 임베딩될 수도 있고, 반도체 영역(755)은 반도체 영역(750)에 임베딩될 수도 있다. 반도체 영역(745 및 755) 각각은, 그들이 임베딩되는 각각의 재료보다 더 높은 도핑 농도를 가질 수도 있다. 예를 들면, 반도체 영역(745)은 p++ 반도체를 포함할 수도 있고, 반도체 영역(755)은 n++ 반도체를 포함할 수도 있다. 금속 와이어 또는 패드는 반도체 영역(745) 또는 반도체 영역(755)과 직접적으로 접촉할 수도 있다. 저항성 콘택을 형성하는 것은 낮은 임피던스를 갖는 이득 엘리먼트(721)와의 연결을 형성하는 데 유용할 수도 있다.
배선(770)은 기판(700)의 저부 표면 상에서 제공될 수도 있다. 배선(770)은 알루미늄을 포함할 수도 있으며, 기판(700) 상에 패턴화되는 배선 층을 구성할 수도 있다.
감지 엘리먼트(711)는, Z 방향을 따라, 반도체 영역(720, 730, 및 740)이 제공되는 섹션을 포함할 수도 있다. 반도체 영역(730)은 반도체 영역(720 및 740) 사이에서 개재될 수도 있다. 예를 들면, 라인(71A)을 따라, 반도체 영역이 720, 730, 및 740의 순서로 제공된다.
이득 엘리먼트(721)는, X 방향 또는 Y 방향을 따라, 반도체 영역(750, 740, 및 760)이 제공되는 섹션을 포함할 수도 있다. 반도체 영역(740)은 반도체 영역(750 및 760) 사이에서 개재될 수도 있다. 예를 들면, 라인(71B)을 따라, 반도체 영역이 750, 740, 및 760의 순서로 제공된다. 반도체 영역(730)은 반도체 영역(750, 740, 및 760)을 둘러쌀 수도 있다.
이제, 본 개시의 실시형태와 부합하는, 층 구조물의 관점에서 기판(700)을 예시하는 도 7c에 대한 참조가 이루어진다. 기판(700)은, 그 두께 방향으로 적층되는 복수의 층을 포함할 수도 있다. 몇몇 실시형태에서, 제1 층(410)이 제공될 수도 있다. 제1 층(410)은 제1 전도성의 영역(411)을 포함할 수도 있다. 제1 전도성은 n 타입 반도체일 수도 있다. 영역(411)은 n++ 반도체를 포함할 수도 있다.
제1 층(410)에 인접하게, 제2 층(420)이 제공될 수도 있다. 제2 층(420)은 제2 전도성의 영역(421)을 포함할 수도 있다. 제2 전도성은 p 타입 반도체일 수도 있다. 영역(421)은 진성 영역을 포함할 수도 있고 p- 반도체를 포함할 수도 있다.
제2 층(420)에 인접하게, 제3 층(430)이 제공될 수도 있다. 제3 층(430)은 제2 전도성의 영역(431) 사이에서 개재되는 제3 전도성의 영역(432)을 포함할 수도 있다. 제3 전도성은 n 타입 반도체일 수도 있다. 영역(432)은 p+ 반도체를 포함할 수도 있다. 영역(431)은 영역(421)과 연속적일 수도 있다.
제3 층(430)에 인접하게, 제4 층(440)이 제공될 수도 있다. 제4 층(440)은, 제3 전도성의 영역(443) 사이에서 개재되는 제4 전도성의 영역(444), 및 제2 전도성의 영역(441) 사이에서 개재되는 제5 전도성의 영역(442)을 포함할 수도 있다. 영역(443)은 영역(442) 사이에서 개재될 수도 있다. 제4 전도성은 강하게 도핑된 n 타입 반도체일 수도 있다. 영역(444)은 n+++ 반도체를 포함할 수도 있다. 영역(443)은 p+ 반도체를 포함할 수도 있다. 제5 전도성은 n 타입 반도체일 수도 있다. 영역(442)은 n+ 반도체를 포함할 수도 있다. 영역(441)은 p- 반도체를 포함할 수도 있다. 영역(443)은 영역(432)과 연속적일 수도 있고, 영역(441)은 영역(431)과 연속적일 수도 있다.
기판(700)의 감지 엘리먼트는 영역(411), 영역(421), 및 영역(432)을 포함할 수도 있다. 기판(700)의 이득 엘리먼트는 영역(442), 영역(444), 및 영역(443)을 포함할 수도 있다. 감지 엘리먼트는 영역(443), 영역(431) 및 영역(441)을 더 포함할 수도 있다. 이득 엘리먼트는 영역(432)을 더 포함할 수도 있다. 감지 엘리먼트 및 이득 엘리먼트는 공통 단자를 포함할 수도 있다. 예를 들면, 영역(432) 및 영역(443)은 BJT의 베이스를 구성할 수도 있다. 더구나, 영역(432) 및 영역(443)은 PIN 다이오드의 단자를 구성할 수도 있다. 감지 엘리먼트의 구조물의 적어도 일부는 이득 엘리먼트의 구조물의 일부와 공유될 수도 있다.
더구나, 기판(700)은 금속 층(450) 및 금속 층(470)을 구비할 수도 있다. 금속 층(450 및 470)은 알루미늄을 포함할 수도 있다. 금속 층(450 및 470)은 기판(700)을 다른 컴포넌트와 연결하기 위한 콘택을 형성할 수도 있다.
몇몇 실시형태에서, 영역(443)에서 임베딩되는 제6 전도성의 영역(445), 및 영역(442)에서 임베딩되는 제7 전도성의 영역(446)이 또한 제공될 수도 있다. 제6 전도성은 p 타입 반도체일 수도 있고, 영역(445)은 p++ 반도체를 포함할 수도 있다. 제7 전도성은 n 타입 반도체일 수도 있고, 영역(446)은 n++ 반도체를 포함할 수도 있다.
몇몇 실시형태에서, 기판(700)은 감지 엘리먼트 및 이득 엘리먼트의 기능을 함께 병합할 수도 있다. 이득 엘리먼트는 BJT를 포함할 수도 있다. 따라서, 감지 엘리먼트를 포함하는 내장 이득 블록이 기판에서 제공될 수도 있다. 전자와 같은 하전 입자의 검출은, 예를 들면, 입사 전자가 센서 표면에 도달하는 것 및 검출기의 감지 엘리먼트와 상호 작용하는 것에 응답하여, 전자-정공 쌍 생성에 의해 달성될 수도 있다. 이득은, 예를 들면, BJT의 형태로 내장 이득 블록에 의해 제공될 수도 있다. 전류 이득은 BJT에 적용되는 바이어스를 변경하는 것에 의해 조정될 수도 있다. 감지 엘리먼트의 다이나믹 레인지가 향상될 수도 있다. 더구나, 내장 이득 블록에 의해 제공되는 추가적인 이득은, 검출 신호가 감지 엘리먼트 외부로 라우팅되기 이전에, 그것을 부스팅하는(boosting) 것에 의해 검출기의 SNR을 향상시키는 데 도움이 될 수도 있다. 이것은, 예를 들면, 감지 엘리먼트에 후속하여 증폭기 스테이지를 제공하는 것에 기인하는 노이즈의 기여가 미미하게 되게 할 수도 있다. 감지 엘리먼트의 활성 전자 검출 영역으로부터의 신호는, 대응하는 이득 엘리먼트의 입력 단자에 직접적으로 공급될 수도 있다. 따라서, 몇몇 실시형태에서, 신호 경로에 기인하는 노이즈, 및 전자기 간섭에 기인하는 노이즈는 감소될 수도 있다. 전체적인 시스템 레벨 SNR이 향상될 수도 있다. 추가적으로, 감지 엘리먼트의 전자 검출 영역 및 검출 디바이스의 전류 이득 블록의 분리는, 각각의 기능의 성능 최적화를 향상시키는 데 도움이 될 수도 있다.
도 7a와 부합하는 실시형태에서, 유입하는 전자는 감지 엘리먼트(711)에 진입할 수도 있다. 감지 엘리먼트(711)는 역 바이어스 모드에서 다이오드로서 동작될 수도 있다. 반도체 영역(720) 및 반도체 영역(730)의 일부를 포함할 수도 있는 공핍 영역에서, 전자 신호는 유입하는 전자의 에너지에 따라 증배될 수도 있다. 증배 이후, 유입하는 전자에 의해 생성되는 것들 및 증배 효과에 의해 생성되는 것들을 포함하는 정공은, 이득 엘리먼트(721)의 BJT의 베이스로서 역할을 할 수도 있는 반도체 영역(740)으로 안내될 수도 있다. 이득 엘리먼트(721)에서, 유동하는 정공으로부터의 전류 신호는, 신호 진폭이 더 증가되도록 증폭될 수도 있다.
몇몇 실시형태에서, 신호 컨디셔닝 회로 어레이(510)(도 5 참조)에 포함되는 증폭기와 같은 증폭기를 통한 증폭을 제공할 필요성이 감소될 수도 있다. 따라서, 별개의 증폭기에 의해 제공되는 증폭의 비율은 작게 만들어질 수도 있고, 대응하는 노이즈는 작을 수도 있다. 몇몇 실시형태에서, 어떠한 내장 이득 엘리먼트도 제공되지 않는 검출 시스템과 비교하여, 더 작은 증폭기가 제공될 수도 있다.
몇몇 실시형태에서, 이득 엘리먼트는 복수의 이득 엘리먼트 중 하나일 수도 있다. 복수의 이득 엘리먼트는 감지 엘리먼트를 포함하는 기판에서 함께 통합될 수도 있다. 감지 엘리먼트에 후속하는 이득 블록은 단일의 BJT 또는 BJT 어레이일 수도 있다. 다수의 BJT가 하나의 감지 엘리먼트와 관련될 수도 있는데, 이 경우, 시스템 중복성(redundancy)과 신뢰성은 향상될 수도 있다. 몇몇 실시형태에서, BJT 어레이는, 각각의 BJT가 각각의 검출 셀과 관련될 수도 있도록, 다수의 검출 셀(이것은 다수의 감지 엘리먼트를 포함할 수도 있음)을 갖는 검출기에서 제공될 수도 있다. 이것은 패킹 밀도를 향상시킬 수도 있고 추가적인 소형화를 가능하게 할 수도 있다.
이제, 본 개시의 실시형태와 부합하는, 감지 엘리먼트(811) 및 복수의 이득 엘리먼트(821, 822, 823, 및 824)를 포함하는 기판(800)의 구조물을 예시하는 도 8a 및 도 8b에 대한 참조가 이루어진다. 도 8a는 하전 입자의 빔의 입사 방향에 평행한 평면에서의 기판(800)의 단면을 도시한다. 예시되는 좌표 축에서, Z 방향은 입사 방향에 평행할 수도 있고 기판(800)의 두께 방향에 대응할 수도 있으며, X 방향은 Z 방향에 직교하는 방향에 대응할 수도 있다. 감지 엘리먼트(811)는 입사 방향과 평행한 방향에서 이득 엘리먼트(821, 822, 823, 및 824)의 상단 상에서 적층될 수도 있다.
도 8b는 기판(800)의 저면도이다. 배선(870)과 같은 몇몇 엘리먼트는 명확화를 위해 생략될 수도 있다. 기판(800)은, 예를 들면, 다수의 이득 엘리먼트의 어레이가 제공된다는 점을 제외하면, 도 7a 내지 도 7c를 참조하여 상기에서 논의되는 기판(700)과 유사할 수도 있다.
도 8a에서 도시되는 바와 같이, 기판(800)은 제2 전도성의 제1 반도체 영역(840-1) 및 제2 전도성의 제2 반도체 영역(840-2)을 포함할 수도 있다. 제1 및 제2 반도체 영역(840-1 및 840-2)은 p+ 반도체를 포함할 수도 있다. 제1 및 제2 반도체 영역(840-1 및 840-2)은 각각의 BJT의 베이스로서 역할을 할 수도 있다.
도 8a 및 도 8b에서 도시되는 바와 같이, 반도체 영역(840-1, 840-2, 및 850) 각각은 금속 층의 패드와 저항성 콘택을 형성할 수도 있다. 예를 들면, 반도체 영역(845-1 및 845-2)은 반도체 영역(840-1 및 840-2)에 각각 임베딩될 수도 있다. 더구나, 반도체 영역(855)은 반도체 영역(850)에 임베딩될 수도 있다. 반도체 영역(845-1, 845-2, 및 855) 각각은 그들이 임베딩되는 각각의 재료보다 더 높은 도핑 농도를 가질 수도 있다. 예를 들면, 반도체 영역(845-1 및 845-2)은 p++ 반도체를 포함할 수도 있고, 반도체 영역(855)은 n++ 반도체를 포함할 수도 있다. 도 8b에서 도시되는 바와 같이, BJT에는 단지 하나의 반도체 영역(855)이 제공될 수도 있는데, 여기서 반도체 영역(855)은 금속 층의 패드와 저항성 콘택을 형성할 수도 있다.
배선(870)은 기판(800)의 저부 표면 상에서 제공될 수도 있다. 배선(870)은 알루미늄을 포함할 수도 있으며, 기판(800) 상에서 패턴화되는 배선 층을 구성할 수도 있다.
몇몇 실시형태에서, 동일한 사이즈의 이득 블록을 제공하는 조건 하에서, BJT 어레이를 포함하는 이득 블록은 대응하는 단일의 엘리먼트 BJT보다 더 작은 개개의 BJT 엘리먼트를 포함할 수도 있다. 동일한 전체 사이즈를 갖는 더 큰 단일의 BJT보다 더 작은 BJT 어레이의 형태인 이득 엘리먼트는 속도, 전체 신뢰성, 디바이스 강건성, 디바이스 균일성, 및 열 발산의 양태에서 유리할 수도 있다. 몇몇 실시형태에서, 어레이 배열의 각각의 BJT 엘리먼트는 개별적으로 인에이블 또는 디스에이블되도록 제어될 수도 있다. BJT 어레이의 어떤 BJT 엘리먼트가 결함을 가지거나 또는 동작 동안 손상되게 되면, 그들은 디스에이블될 수도 있고 감지 엘리먼트의 활성 영역으로부터의 전자는 동일한 BJT 어레이 내의 다른 인에이블된 BJT 엘리먼트로 안내될 수도 있다. 이러한 방식으로, BJT 어레이를 포함하는 전체 검출 디바이스는, 심지어 하나의 개개의 BJT 엘리먼트가 실패하더라도 기능성을 유지할 수도 있다. 큰 전자 검출 디바이스에서, 디바이스 내의 각각의 감지 엘리먼트는 이득 블록으로서 하나의 BJT를 갖는 하나의 검출 영역을 구비할 수도 있거나, 또는 이득 블록으로서 하나의 BJT 어레이를 갖는 하나의 검출 영역을 가질 수도 있다.
몇몇 실시형태에서, 디바이스의 전도성 타입이 변경될 수도 있다. 이득 블록의 출력 신호의 극성은 상기에서 논의된 것과는 상이할 수도 있다. 전도성 타입을 변경하는 것은 전하 캐리어로 하여금 검출기 디바이스를 통해 상이한 경로를 취하게 할 수도 있다. 이것은, 전하 캐리어가 상이한 이동성을 가질 수도 있기 때문에, 예를 들면, 전자가 정공보다 더 이동성이 있기 때문에, 검출기 디바이스의 대역폭에 영향을 끼칠 수도 있다.
이제, 본 개시의 실시형태와 부합하는, 감지 엘리먼트 및 하나 이상의 이득 엘리먼트를 갖는 기판(900)을 예시하는 도 9a 및 도 9b에 대한 참조가 이루어진다. 기판(900)은, 예를 들면, 기판(900)이 기판(700)의 것과는 반대의 전도성의 반도체 영역을 포함한다는 점을 제외하면, 도 7a 내지 도 7c와 관련하여 상기에서 논의되는 기판(700)과 유사할 수도 있다.
기판(900)은 복수의 반도체 또는 상이한 전도성의 다른 영역을 갖는 적층식 구조물을 포함할 수도 있다. 도 9a에서 도시되는 바와 같이, 금속 층(910)은 기판(900)의 상단 표면으로서 제공될 수도 있다. 금속 층(910)은 전자 입사 표면으로서 구성될 수도 있다. 금속 층(910)은 검출기(244)와 같은 검출기의 센서 표면을 형성할 수도 있다. 금속 층(910)은 알루미늄을 포함할 수도 있다.
반도체 영역(920)은 금속 층(910)에 인접하게 제공될 수도 있다. 반도체 영역(920)은 제1 전도성의 영역을 포함할 수도 있다. 제1 전도성은 p 타입 반도체일 수도 있다. 반도체 영역(920)은 기판(900)에서 도펀트 종을 주입하는 것에 의해 형성될 수도 있다. 따라서, 반도체 영역(920)은 p 도핑될 수도 있다. 도핑 농도는 상대적으로 강할 수도 있다. 몇몇 실시형태에서, 반도체 영역(920)은 p++ 반도체를 포함할 수도 있다.
반도체 영역(930)은 반도체 영역(920)에 인접하게 제공될 수도 있다. 반도체 영역(930)은 제2 전도성의 영역을 포함할 수도 있는데, 제2 전도성은 제1 전도성과는 상이하다. 제2 전도성은 n 타입 반도체일 수도 있다. 반도체 영역(930)은 진성 영역일 수도 있다. 반도체 영역(930)은, 약하게 도핑되는 것의 결과로서 높은 저항을 가지도록 설정되는 도핑 농도를 가질 수도 있다. 기판(900)은, 예를 들면, 진성 영역이 n 타입 블랭크 웨이퍼로부터 형성될 수도 있는데, 이 경우, 진성 영역은 n- 반도체를 포함할 수도 있다.
반도체 영역(940)은 반도체 영역(930)에 인접하게 제공될 수도 있다. 반도체 영역(940)은 제2 전도성의 영역을 포함할 수도 있다. 반도체 영역(940)은 n+ 반도체를 포함할 수도 있다.
기판(900)의 감지 엘리먼트는 반도체 영역(920, 930, 및 940)을 포함할 수도 있다. 반도체 영역(920 및 940)은 PIN 다이오드의 단자를 형성할 수도 있다. 동작에서, 감지 엘리먼트는, 검출기에서의 하전 입자 도달 이벤트에 응답하여, 전기 신호를 생성하는 기능을 제공할 수도 있다. 전자와 같은 유입하는 하전 입자는 금속 층(910)을 통과할 수도 있고 반도체 영역(920)에 진입할 수도 있다. 반도체 영역(920) 및 반도체 영역(930)의 거의 전체 두께에 걸쳐 공핍 영역이 형성될 수도 있다. 유입하는 전자는 반도체 영역(920 및 930)의 재료와 상호 작용할 수도 있고 전자-정공 쌍을 생성할 수도 있다. 생성된 전자-정공 쌍의 전자 및 정공은, 전자가 반도체 영역(940)을 향해 이동하도록, 한편 정공이 반대 방향으로 이동될 수도 있도록, 감지 엘리먼트 내의 내부 전기장에 의해 안내될 수도 있다. 한편, 하기에서 논의될 바와 같이, 반도체 영역(940)은 이득 블록의 베이스로서 역할을 할 수도 있으며, 이득 기능을 제공하는 데 도움이 될 수도 있다.
기판(900)의 이득 엘리먼트는, 단자의 극성이 반대로 되는 것을 제외하면, 기판(700)의 이득 엘리먼트와 유사할 수도 있다. 따라서, 출력 신호의 극성은 기판(700)의 예의 반대의 극성일 수도 있다. 기판(900)의 이득 엘리먼트는 반도체 영역(950) 및 반도체 영역(960)과 함께 반도체 영역(940)을 포함할 수도 있다. 이득 엘리먼트는 베이스, 콜렉터 및 에미터 단자를 갖는 BJT를 포함할 수도 있다. 반도체 영역(940)은, 기판(900)의 감지 엘리먼트와 공유될 수도 있는 이득 엘리먼트의 베이스를 형성할 수도 있는데, 여기서 반도체 영역(940)은 PIN 다이오드의 단자로서 역할을 할 수도 있다. 이득 엘리먼트 및 감지 엘리먼트는 통합 구조물을 통해 직접적으로 연결될 수도 있다.
도 9b에서 도시되는 바와 같이, BJT의 어레이는, 도 8a 및 도 8b에서 예시되는 예시적인 실시형태와 유사하게, 기판(900)에서 제공될 수도 있다.
이제, 본 개시의 실시형태와 부합하는, 다수의 검출 셀 또는 감지 엘리먼트를 구비할 수도 있는 기판(1000)을 예시하는 도 10a 및 도 10b에 대한 참조가 이루어진다. 기판(1000)은 각각의 검출 셀에 대응하는 다수의 감지 엘리먼트를 포함할 수도 있다. 도 10a는 기판(1000)의 일부로서 검출 셀(1010)을 도시한다. 기판(1000)은 도 3에서 예시되는 예시적인 실시형태와 같은 다수의 검출 셀의 어레이를 포함할 수도 있다. 더구나, 몇몇 실시형태에서, 기판(1000)은, 도 4에서 예시되는 예시적인 실시형태와 같은 다수의 감지 엘리먼트의 어레이를 포함할 수도 있다. 몇몇 실시형태에서, 검출기(244)는 하나 이상의 검출 셀을 가지도록 구성되는 단일의 기판으로서 제공될 수도 있는데, 각각의 검출 셀은 하나 이상의 감지 엘리먼트를 포함한다. 도 10b는, 어레이의 형태의 다수의 이득 엘리먼트를 포함할 수도 있는 검출 셀(1010)을 갖는 기판(1000)을 도시한다. 하나의 검출 셀에 포함되는 다수의 이득 엘리먼트는 단일의 감지 엘리먼트에 대응할 수도 있다. 도 10a 또는 도 10b에서 도시되는 것과 같은 감지 엘리먼트의 배열은 검출기를 형성하는 기판 전체에 걸쳐 반복될 수도 있다.
몇몇 실시형태에서, 반도체 영역을 포함하는 디바이스 구조물의 사이즈는, 표류 커패시턴스(stray capacitance)와 같은 디바이스 기생에 영향을 끼칠 수도 있다. 예를 들면, 본 개시의 몇몇 실시형태에 따른 BJT는 측면 디바이스(lateral device)의 형태로 실현될 수도 있다. 따라서, 디바이스 사이즈가 축소되는 경우, BJT의 에미터와 콜렉터 사이의 베이스 영역의 두께도 또한 축소된다. 이것은 더 짧은 통과 시간으로 귀결될 수도 있는데, 이것은 디바이스 속도를 향상시키는 데 도움이 될 수도 있다. 접합 커패시턴스와 같은 다른 기생 파라미터는 디바이스 레이아웃에 관련될 수도 있으며 상세한 디바이스 레이아웃을 상응하게 수정하는 것에 의해 조정될 수도 있다. 더구나, 어레이 구조물은 디바이스의 균일성을 향상시키고 디바이스 사이의 성능 차이를 감소시키는 데 도움이 될 수도 있다. 추가적으로, 어레이 구조물은 감지 엘리먼트의 열 발산을 향상시키는 데 도움이 될 수도 있다. 디바이스를 통해 흐르는 전류가 높을 때 핫스팟이 발생할 수도 있는 성질을 BJT가 가질 수도 있기 때문에, 향상된 열 발산은, 특히 BJT에서 중요할 수도 있다. 핫스팟의 생성은 BJT 손상의 하나의 원인일 수도 있다. 따라서, 열 발산을 향상시키는 것은 핫 스팟팅(hot spotting)에 기인하는 BJT 손상을 방지할 수도 있다.
이제, 기판을 형성하는 방법이 도 11a 내지 도 11i를 참조하여 논의될 것이다. 기판을 형성하는 것은, 베이스 재료에 상이한 전도성의 영역을 형성하는 것을 포함할 수도 있다. 프로세스는, 예를 들면, 반도체 도핑을 포함하는 반도체 프로세싱의 단계를 포함할 수도 있다. 도 11a 내지 도 11i는 기판(700)을 형성하는 것과 관련하여 논의될 것이다.
단계(S101)에서, 도 11a에서 도시되는 바와 같이, 기판(700)의 베이스를 형성할 수도 있는 블랭크 웨이퍼가 제공될 수도 있다. 웨이퍼는 p- 반도체 웨이퍼일 수도 있다. 단계(S101)는 반도체 영역(730)을 형성하는 것을 포함할 수도 있다. 반도체 영역(730)은, 고유의 캐리어 농도를 갖는 웨이퍼 덕택에 형성될 수도 있다. 웨이퍼는 아주 약한 도핑을 갖는 실리콘 웨이퍼로부터 형성될 수도 있다.
단계(S102)에서, 도 11b에서 도시되는 바와 같이, 반도체 영역(750)이 기판(700)에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 반도체 영역은 n+ 반도체를 포함할 수도 있다. 단계(S102)는 반도체 도핑을 포함할 수도 있다. 단계(S102)에서, 도펀트 종과 같은 입자는, 예를 들면, 이온 주입에 의해 기판(700)에서 주입될 수도 있다. 단계(S102)는, 도펀트 종이 기판 표면 상에 선택적으로 주입될 수도 있도록, 기판(700)의 표면 상에 마스크를 제공하는 것을 포함할 수도 있다. 주입의 깊이는, 예를 들면, 입사 입자의 에너지 레벨을 조정하는 것에 의해 제어될 수도 있다. 반도체 영역(750)은 이득 엘리먼트의 콜렉터를 형성할 수도 있다.
단계(S103)에서, 도 11c에서 도시되는 바와 같이, 반도체 영역(740)이 기판(700)에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 반도체 영역(740)은 p+ 반도체를 포함할 수도 있다. 단계(S103)는 반도체 도핑을 포함할 수도 있다. 반도체 영역(740)은 반도체 영역(750)의 것보다 더 깊은 깊이까지 반도체 영역(750) 안으로 도펀트를 주입하는 것에 의해 형성될 수도 있다. 반도체 영역(740)은 반도체 영역(740)으로부터 기판(700)의 진성 영역 안으로, 예를 들면, 반도체 영역(730) 안으로 돌출되도록 형성될 수도 있다. 반도체 영역(740)을 형성하는 것의 결과로서, 반도체 영역(750)은 반도체 영역(740)을 둘러쌀 수도 있다. 반도체 영역(740)은 반도체 영역(750)을 통해 돌출될 수도 있다. 반도체 영역(740)은 이득 엘리먼트의 베이스를 형성할 수도 있고 감지 엘리먼트의 단자를 형성할 수도 있다.
반도체 영역(740)의 돌출 부분을 포함하는 기판(700)은 기판(700)에서 감지 엘리먼트를 형성하는 데 유용할 수도 있다. 기판(700)을 포함하는 검출기 상의 입사 하전 입자에 기인하여 생성되는 전하 캐리어는 반도체 영역(730)을 통과하여 반도체 영역(740)으로 안내될 수도 있다. 기판(700)의 공핍 영역에 있는 캐리어가 동작 중에 반도체 영역(740)으로 이동하기 위한 직접적인 경로가 형성될 수도 있다.
단계(S104)에서, 도 11d에서 도시되는 바와 같이, 반도체 영역(760)이 기판(700)에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 반도체 영역(760)은 n+++ 반도체를 포함할 수도 있다. 단계(S104)는 반도체 도핑을 포함할 수도 있다. 반도체 영역(760)은 반도체 영역(740)의 것보다 더 작은 깊이까지 반도체 영역(740) 안으로 도펀트를 주입하는 것에 의해 형성될 수도 있다. 반도체 영역(760)의 깊이는 반도체 영역(750)의 것과 동일할 수도 있다. 반도체 영역(760)은 이득 엘리먼트의 에미터를 형성할 수도 있다.
단계(S105)에서, 도 11e에서 도시되는 바와 같이, 반도체 영역(755)이 기판(700)에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 반도체 영역(755)은 n++ 반도체를 포함할 수도 있다. 단계(S105)는 반도체 도핑을 포함할 수도 있다. 반도체 영역(755)은 반도체 영역(750)보다 더 작은 깊이까지 반도체 영역(750) 안으로 도펀트를 주입하는 것에 의해 형성될 수도 있다. 반도체 영역(755)은 반도체 영역(740)에 인접한 반도체 영역(750)의 한 쪽 상에서 형성될 수도 있다. 반도체 영역(755)은 이득 엘리먼트의 콜렉터에 대한 외부 연결을 위해 금속 층의 패드와의 저항성 콘택을 형성할 수도 있다.
단계(S106)에서, 도 11f에서 도시되는 바와 같이, 반도체 영역(745)이 기판(700)에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 반도체 영역(745)은 p++ 반도체를 포함할 수도 있다. 단계(S106)는 반도체 도핑을 포함할 수도 있다. 반도체 영역(745)은 반도체 영역(740)의 것보다 더 작은 깊이까지 반도체 영역(740) 안으로 도펀트를 주입하는 것에 의해 형성될 수도 있다. 반도체 영역(745)은 반도체 영역(760)에 인접한 반도체 영역(740)의 한 쪽 상에서 형성될 수도 있다. 반도체 영역(745)은 이득 엘리먼트의 베이스에 대한 외부 연결을 위해 금속 층의 패드와의 저항성 콘택을 형성할 수도 있다.
단계(S107)에서, 도 11g에서 도시되는 바와 같이, 배선(770)이 기판(700)의 저부 표면 상에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 배선(770)은 알루미늄을 포함할 수도 있다. 이득 엘리먼트는 단계(S102-S107)에 의해 예시화되는 프로세싱에 의해 기판(700)에서 형성될 수도 있다.
단계(S108)에서, 도 11h에서 도시되는 바와 같이, 반도체 영역(720)이 기판(700)에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 반도체 영역(720)은 n++ 반도체를 포함할 수도 있다. 단계(S108)는 반도체 도핑을 포함할 수도 있다. 반도체 영역(720)은 기판(700) 안으로 도펀트를 주입하는 것에 의해 형성될 수도 있다. 반도체 영역(720)은 감지 엘리먼트의 단자를 형성할 수도 있다.
단계(S108)로부터 시작하여, 기판(700)의 반대쪽 상에서 프로세싱이 진행될 수도 있다. 따라서, 기판(700)의 한 쪽에 대한 프로세싱은, 기판(700)의 다른 쪽에 대한 프로세싱이 시작되기 이전에 완료될 수도 있다. 이것은 프로세싱 관점에서 효율적일 수도 있다. 그러나, 몇몇 실시형태에서, 금속화 이전에 모든 반도체 도핑 단계를 완료하는 것이 유리할 수도 있다. 예를 들면, 단계(S108 및 S107)의 순서는 반대로 될 수도 있다. 몇몇 실시형태에서, 기판은 딥 웰 피쳐(deep-well feature), 추가적인 콘택, 또는 회로 엘리먼트, 등등을 포함할 수도 있다. 따라서, 몇몇 실시형태는 배선 또는 금속 층을 형성하기 이전에 반도체 영역(720)이 형성되는 프로세싱을 사용할 수도 있다.
단계(S109)에서, 도 11i에서 도시되는 바와 같이, 금속 층(710)은 기판(700)의 상단 표면 상에서 형성될 수도 있다. 상기에서 언급되는 바와 같이, 금속 층(710)은 알루미늄을 포함할 수도 있다. 단계(S109)는 금속 퇴적을 포함할 수도 있다. 금속 층(710)은 검출기의 센서 표면일 수도 있는 전자 입사 표면을 형성할 수도 있다. 감지 엘리먼트는 단계(S108 및 S109)에 의해 예시화되는 프로세싱에 의해 기판(700)에서 형성될 수도 있다.
도 11a 내지 도 11i가 기판(700)을 형성하는 것과 관련하여 논의될 수도 있지만, 기판(800, 900, 및 1000)과 같은 다른 기판을 형성하기 위해 유사한 프로세싱이 적용될 수도 있다는 것은 명백하다. 예를 들면, 몇몇 실시형태에서, 복수의 반도체 영역을 동시에 형성하기 위해 마스크가 사용될 수도 있다.
몇몇 실시형태에서, BJT 어레이는 동일한 단계에서 다수의 영역을 형성하는 것에 의해 형성될 수도 있다. 상기에서 논의되는 단계의 추가적인 수정은, 더 넓은 또는 더 깊은 반도체 영역을 적절하게 형성하는 것을 포함할 수도 있다. 예를 들면, 단계(S103)는, 도 8a 및 도 8b에서 도시되는 실시형태에서와 같이, 다수의 반도체 영역(740)이 형성되도록 수정될 수도 있다. 반도체 영역(740)의 폭은, 그들이 반도체 영역(750) 내에서 적합되도록 더 작게 만들어질 수도 있다. 대안적으로, 몇몇 실시형태에서, 반도체 영역(750)이 더 넓어지게 형성되도록 단계(S102)가 수정될 수도 있다.
비교예에서, BJT는, 연속적인 콜렉터, 베이스, 및 에미터 단자가 형성되도록 기판에서 도펀트 종을 후속하여 주입하는 것에 의해 형성될 수도 있다. 각각의 단자는 선행 단자보다 더 작은 깊이까지 도펀트를 주입하는 것에 의해 형성될 수도 있다. 따라서, 베이스 및 에미터 둘 모두를 완전히 둘러싸는 콜렉터가 형성될 수도 있다. 더구나, 베이스는 에미터를 완전히 둘러쌀 수도 있다. 이것은, 베이스로부터 흐르는 전자가 콜렉터 또는 베이스 단자로 이동하는 것 외에 다른 경로를 가지지 않도록 행해질 수도 있다. 그러나, 본 개시의 몇몇 실시형태에서, BJT는 콜렉터 너머로 돌출되는 베이스 단자를 구비할 수도 있다. 따라서, 전자는 베이스와 구조물의 다른 부분 사이에서 이동될 수도 있다. 예를 들면, 도 7a와 관련하여 상기에서 논의되는 것과 같은 몇몇 실시형태에서, 감지 엘리먼트(711)는 반도체 영역(720, 730, 및 740)을 포함할 수도 있다. 이득 엘리먼트(721)는 반도체 영역(740, 750, 및 760)을 포함할 수도 있다. 이득 엘리먼트(721)의 베이스 단자로서 역할을 할 수도 있는 반도체 영역(740)은, 반도체 영역(750)을 넘어 반도체 영역(730) 안으로 돌출될 수도 있다. 따라서, 전하 캐리어가 감지 엘리먼트(711)를 통해 흐를 때, 예를 들면, 검출기 상에서의 2차 전자 도달 이벤트에 응답하여, 캐리어가 반도체 영역(740)으로 흐를 수도 있다.
기판(700)과 같은, 감지 엘리먼트 및 이득 엘리먼트를 갖는 기판은, 도 11a 내지 도 11i와 관련하여 상기에서 논의되는 것과 같은 상대적으로 간단한 프로세싱을 사용하여 제조될 수도 있다. 비교예에서, 낮은 레벨의 입력 신호에서 감지 엘리먼트에 높은 이득을 추가하기 위해, 비표준 반도체 프로세싱을 수행하여 애벌란시 다이오드 또는 다른 구조물과 같은 디바이스 구조물을 형성하는 것이 필요할 수도 있다.
이제, 본 개시의 실시형태와 부합하는, 기판(700)과의 전기적 연결을 형성하는 개략도를 예시하는 도 12에 대한 참조가 이루어질 것이다. 하나 이상의 회로가 기판(700)에 연결될 수도 있고 기판(700)에 전기 신호를 인가하기 위해 사용될 수도 있다. 감지 엘리먼트 및 이득 엘리먼트를 포함하는 기판(700)은 다양한 구성에서 동작될 수도 있다. 몇몇 실시형태에서, 다양한 기능성을 달성하기 위해 바이어스 전압이 기판(700)의 각각의 단자에 인가될 수도 있다. 기판(700)은 유입하는 하전 입자의 빔(1201)을 검출하기 위한 검출기로 사용될 수도 있다.
도 12에서 도시되는 바와 같이, 고전압 소스(VH)가 금속 층(710)에 연결될 수도 있다. 전압 소스(VH)는 기판(700)의 감지 엘리먼트에 역 바이어스를 제공하도록 구성될 수도 있다. 감지 엘리먼트는, 적절한 전압의 인가 시, 역 바이어스 모드에서 동작할 수도 있는 다이오드를 포함할 수도 있다. 전압 소스(VH)에 의한 전압의 인가는 반도체 영역(720 및 730)의 영역에서 기판(700) 내에 두꺼운 공핍 영역을 생성하는 데 기여할 수도 있다. 상기에서 논의되는 바와 같이, 공핍 영역은 포획 영역으로서 기능할 수도 있고 검출기 상에서의 하전 입자 도달 이벤트에 응답하여 추가적인 전하의 생성을 허용할 수도 있다. 이들 전하는 감지 엘리먼트의 검출 신호를 형성할 수도 있다.
이득 엘리먼트를 포함하는 기판(700)은 감지 엘리먼트로부터의 검출 신호에 이득을 추가하도록 구성될 수도 있다. 이득 엘리먼트는 BJT일 수도 있으며 증폭기로서 동작될 수도 있다. 바이어스 전류가 전류 소스(Ib)로부터, BJT의 베이스로서 역할을 할 수도 있는 반도체 영역(740)으로 공급될 수도 있다. BJT는, 명시된 전류 이득을 가지고 선형 증폭 영역에서 동작하도록 구성될 수도 있다. BJT는, 기판(700)의 감지 엘리먼트로부터의 전류가 증폭되도록 전류 소스(Ib)에 의해 바이어싱될 수도 있다.
BJT는 공통 에미터 증폭기 회로로서 동작하도록 구성될 수도 있다. 그러한 증폭기 회로에서, 에미터를 통해 BJT 밖으로 흐르는 전류는 베이스 및 콜렉터를 통해 BJT 안으로 흐르는 전류와 균형을 이룰 수도 있다. 따라서, BJT의 에미터로서 역할을 할 수도 있는 반도체 영역(760) 밖으로 흐르는 전류는, BJT의 베이스로서(그리고 감지 엘리먼트의 애노드로서)로서 역할을 하는 반도체 영역(740) 안으로 흐르는 전류, 및 BJT의 콜렉터로서 역할을 하는 반도체 영역(750) 안으로 흐르는 전류와 균형을 이룰 수도 있다. 공통 에미터 증폭기 구성은 높은 전류 및 전력 이득을 제공하는 관점에서 유리할 수도 있다.
전압 소스(Vcc)는 전압을 부하(RL)로 그리고 BJT로 제공할 수도 있다. 감지 엘리먼트로서 역할을 하는 기판(700)으로부터의 출력 검출 신호는 부하(RL) 양단의 전압으로서 측정될 수도 있다. 따라서, 검출기의 출력 신호는 전류 신호로부터 전압 신호로 변환될 수도 있다.
동작에서, 기판(700)에 인가되는 전압은, 애벌란시 효과에 의해 이득이 추가되는 비교예와 비교하여 상대적으로 낮을 수도 있다. 검출기로부터의 출력 신호는, 외부 증폭기에 공급되기 이전에, 미리 부스팅될 수도 있다. 외부 증폭기로부터의 증폭에 전적으로 의존하는 대신, 감지 엘리먼트로부터의 출력은 내장 이득 엘리먼트에 의해 직접적으로 증폭될 수도 있다.
몇몇 실시형태에서, 검출기 상에서의 2차 하전 입자의 도달 이벤트에 응답하여 생성되는 전류 신호는 검출기 기판의 내부 구조물에서 증폭될 수도 있다. 기판은, 전류 신호가 초기에 생성되는 감지 엘리먼트와 함께 통합되는 이득 엘리먼트를 구비할 수도 있다. 이득 엘리먼트는 전류 신호를 프로세싱하고 검출기에 대한 출력 신호로서 사용되도록 그것을 증폭할 수도 있다. 몇몇 실시형태에서, 출력 신호는 전압으로 변환될 수도 있다. 감지 엘리먼트로부터의 입력 전류 신호의 충분한 부스팅을 달성하고 측정 가능한 출력 신호를 획득하기 위해, 낮은 레벨의 입력 전압은 이득 엘리먼트에 인가될 수도 있다.
몇몇 실시형태에서, 이득 엘리먼트의 이득은 조정 가능할 수도 있다. 이득은 이득 엘리먼트에 인가되는 전압 또는 전류를 조정하는 것에 의해 조정될 수도 있다. 예를 들면, 도 12에서와 같이, 기판(700)에 적용되는 Vcc 및 Ib는 상이한 값으로 조정될 수도 있다. 전압(Vcc) 및 전류(Ib)는, 대응하는 입력 전류 레벨에 적절한 양의 이득이 적용되도록, 따라서 다이나믹 레인지 조정을 가능하게 하도록 조정될 수도 있다. 검출기의 다이나믹 레인지는, 더 넓은 범위의 입력 신호가 프로세싱될 수도 있도록 확장될 수도 있다. 검출기의 이득 엘리먼트의 특성은 예측 가능할 수도 있다. 예를 들면, BJT는 고도의 안정성을 가질 수도 있다. BJT의 거동은 BJT의 단자에 인가되는 전압 또는 전류에 기초하여 결정될 수도 있다. 예를 들면, BJT의 접합 바이어스는 동작 영역을 결정할 수도 있다.
다수의 이득 엘리먼트가 제공되는 실시형태에서, 대응하는 연결이 또한 제공될 수도 있다. 예를 들면, 다수의 전류 소스(Ib)가, 도 8b에서와 같이, 반도체 영역(845-1, 845-2, 845-3, 및 845-5)에 연결될 수도 있다. 배선(870)은 전압 또는 전류 공급부에 대한 적절한 연결을 포함하도록 구성될 수도 있다.
이제, 본 개시의 실시형태와 부합하는, 기판(700)과의 전기적 연결의 다른 개략적인 형성을 예시하는 도 13에 대한 참조가 이루어진다. 본 개시의 실시형태는 검출기의 이득 엘리먼트에 대한 다양한 바이어싱 방법을 포함할 수도 있다. 도 13의 실시형태는 플로팅 베이스(floating base)를 사용할 수도 있다.
도 13의 실시형태는, 전류 소스(Ib) 대신, 반도체 영역(740)이 플러딩 광(flooding light; 1202)에 의해 생성되는 광전류에 의해 바이어싱될 수도 있다는 점을 제외하면, 도 12의 것과 유사할 수도 있다. 기판(700)은, 광자의 입사에 응답하여 전자가 생성될 수도 있도록, 광전 효과에 의해 전류를 생성하도록 구성될 수도 있다. 몇몇 실시형태에서, 기판(700)을 겨냥하는 플러드 라이트(flood light)가 제공될 수도 있다. 플러딩 광(1202)에 의해 제공되는 방사선은, BJT가 선형 증폭 영역에서 동작하도록 기판(700)의 이득 엘리먼트를 바이어싱하기 위해 사용될 수도 있다.
몇몇 실시형태에서, 반도체 영역(740)에 직접적으로 연결되는 바이어스 회로는 생략될 수도 있다. 즉, BJT의 베이스를 바이어싱하기 위해 사용되는 전류를 공급하기 위해 별개의 회로를 제공할 필요성이 제거될 수도 있다. 몇몇 실시형태는 전류 소스를 생략할 수도 있고, 전류 소스를 포함하는 바이어스 회로를 통해 도입될 수도 있는 노이즈를 감소시킬 수도 있다. 더구나, 몇몇 실시형태는 기판(700)의 더 간단한 접지 설계를 가지도록 구성될 수도 있다.
본 개시의 실시형태는, 검출기 상에서의 입사 전자의 에너지가 상대적으로 낮은 애플리케이션에서 특히 효과적일 수도 있다. 그러한 상황은, 심지어 유입하는 전자 에너지가 높을 수도 있는 경우에도 SEM의 1차 전자 빔의 빔 전류가 낮은 경우, 빔 전류가 낮지 않지만 그러나 유입하는 전자 에너지가 낮은 경우, 또는 빔 전류가 낮고 유입하는 전자 에너지가 낮은 경우와 같은 소정의 애플리케이션에서 조우될 수도 있다. 더구나, 몇몇 실시형태에서, 하전 입자 카운팅이 검출기에서 사용될 수도 있다.
전자와 같은 하전 입자를 카운팅하는 것은, 아날로그 신호를 검출하는 것과 비교하여 수많은 이점을 가질 수도 있다. 전자를 카운팅하는 것은, CD SEM, 고해상도 고스루풋 검사, 또는 제조된 반도체 디바이스의 계측과 같은 몇몇 타입의 애플리케이션에서 특히 효과적일 수도 있다. 본원에서 논의되는 몇몇 실시형태에서, 검출 시스템은, 검출기에서 생성되는 신호를 측정하기에 충분한 이득을 제공하면서, 예를 들면, 100 pA 또는 그 이하의 전자 빔에 대한 전자 카운팅을 가능하게 할 수도 있다.
실시형태는 다음의 조항(clause)을 사용하여 추가로 설명될 수도 있다:
1. 하전 입자 빔 장치용 검출기로서, 검출기는:
감지 엘리먼트; 및
이득 엘리먼트를 포함하는데, 여기서
감지 엘리먼트 및 이득 엘리먼트는 제1 방향에서 정렬되고, 그리고
이득 엘리먼트는, 제1 방향에 수직인 제2 방향을 따라, 제1 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되고, 제3 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되는 섹션을 포함하되, 제2 전도성의 영역은 제1 전도성의 영역과 제3 전도성의 영역 사이에서 개재된다.
2. 조항 1의 검출기로서, 감지 엘리먼트는 제4 전도성의 영역을 포함하는 제1 층을 포함한다.
3. 조항 2의 검출기로서, 감지 엘리먼트는, 제1 방향을 따라, 제4 전도성의 영역이 진성 영역에 인접하게 제공되고, 제2 전도성의 영역이 진성 영역에 인접하게 제공되는 섹션을 포함한다.
4. 조항 3의 검출기로서, 제2 전도성의 영역은 제1 전도성의 영역을 넘어 진성 영역 안으로 돌출된다.
5. 이전의 조항 중 임의의 하나의 검출기로서, 제3 전도성의 영역은 제1 전도성과 동일한 전도성 타입을 가지며 제1 전도성의 영역보다 더 많은 전도성이 있다.
6. 이전의 조항 중 임의의 하나의 검출기로서,
제1 전도성의 영역은 n+ 반도체이고,
제2 전도성의 영역은 p+ 반도체이고, 그리고
제3 전도성의 영역은 n+++ 반도체이다.
7. 조항 1-5 중 임의의 하나의 검출기로서,
제1 전도성의 영역은 p+ 반도체이고,
제2 전도성의 영역은 n+ 반도체이고, 그리고
제3 전도성의 영역은 p+++ 반도체이다.
8. 이전의 조항 중 임의의 하나의 검출기로서, 이득 엘리먼트는 바이폴라 접합 트랜지스터이다.
9. 조항 2-4 중 임의의 하나의 검출기로서, 제4 전도성의 영역은 제1 전도성과 동일한 전도성 타입을 가지며 제1 전도성의 영역보다 더 많은 전도성이 있고 제3 전도성의 영역보다 더 적은 전도성이 있다.
10. 조항 2-4항 또는 9 중 임의의 하나의 검출기로서, 제4 전도성의 영역은 n++ 반도체이다.
11. 조항 2-4항 또는 9 중 임의의 하나의 검출기로서, 제4 전도성의 영역은 p++ 반도체이다.
12. 이전의 조항 중 임의의 하나의 검출기로서, 이득 엘리먼트는 검출기에 포함되는 복수의 이득 엘리먼트 중 하나이다.
13. 기판으로서:
제1 전도성의 제1 영역을 포함하는 제1 층;
제2 전도성의 제2 영역을 포함하는 제2 층;
제2 전도성의 제4 영역 사이에서 개재되는 제3 전도성의 제3 영역을 포함하는 제3 층; 및
제3 전도성의 제6 영역 - 제6 영역은 제5 전도성의 제7 영역 사이에서 개재되고, 제7 영역은 제2 전도성의 제8 영역 사이에서 개재됨 - 사이에서 개재되는 제4 전도성 타입의 제5 영역을 포함하는 제4 층을 포함하되,
제1 내지 제4 층은 기판의 두께 방향에서 적층된다.
14. 조항 13의 기판으로서, 제6 영역에서 임베딩되는 제6 전도성의 제9 영역, 및 제7 영역에서 임베딩되는 제7 전도성의 제10 영역을 더 포함한다.
15. 조항 14의 기판으로서,
제1 전도성은 n++ 반도체이고,
제2 전도성은 p- 반도체이고,
제3 전도성은 p+ 반도체이고,
제4 전도성은 n+++ 반도체이고,
제5 전도성은 n+ 반도체이고,
제6 전도성은 p++ 반도체이고, 그리고
제7 전도성은 n++ 반도체이다.
16. 조항 14의 기판으로서,
제1 전도성은 p++ 반도체이고,
제2 전도성은 n- 반도체이고,
제3 전도성은 n+ 반도체이고,
제4 전도성은 p+++ 반도체이고,
제5 전도성은 p+ 반도체이고,
제6 전도성은 n++ 반도체이고,
제7 전도성은 p++ 반도체이다.
17. 조항 13-16 중 임의의 하나의 기판으로서, 제1 층에 인접한 제1 금속 층 및 제4 층에 인접한 제2 금속 층을 더 포함하되, 제1 및 제2 금속 층은 감지 엘리먼트 또는 이득 엘리먼트의 단자를 전기 회로에 연결하기 위한 콘택을 포함한다.
18. 조항 13-17 중 임의의 하나의 기판으로서, 제2 영역은 제4 영역과 연속적이고, 제4 영역은 제8 영역과 연속적이다.
19. 조항 13-18 중 임의의 하나의 기판으로서, 제3 영역은 제6 영역과 연속적이다.
20. 조항 13-19 중 임의의 하나의 기판으로서, 감지 엘리먼트 및 이득 엘리먼트는 기판에서 통합되고 공통 단자를 포함하되, 감지 엘리먼트는 제1 영역, 제2 영역, 제3 영역, 제4 영역, 및 제8 영역을 포함하고, 이득 엘리먼트는 제3 영역, 제5 영역, 제6 영역, 및 제7 영역을 포함한다.
21. 조항 17의 기판으로서, 기판에 연결되는 회로를 더 포함하되, 회로는 제1 금속 층 및 제2 금속 층에 전기적으로 연결된다.
22. 조항 13-21 중 임의의 하나의 기판을 포함하는 검출기로서, 검출기 상에 입사하는 하전 입자는, 시료 또는 산란된 1차 입자와의 1차 입자의 상호 작용으로부터 유래하는 2차 입자이되, 1차 입자는 하전 입자 빔 장치의 소스로부터 생성되고 시료 상으로 집속된다.
23. 방법으로서,
기판에서 감지 엘리먼트를 형성하는 것; 및
기판에서 이득 엘리먼트를 형성하는 것을 포함하는데,
여기서
감지 엘리먼트 및 이득 엘리먼트는 제1 방향에서 정렬되고, 그리고
이득 엘리먼트는, 제1 방향에 수직인 제2 방향을 따라, 제1 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되고, 제3 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되는 섹션을 포함하되, 제2 전도성의 영역은 제1 전도성의 영역과 제3 전도성의 영역 사이에서 개재된다.
24. 조항 23의 방법으로서, 감지 엘리먼트를 형성하는 것 및 이득 엘리먼트를 형성하는 것은 반도체 도핑을 포함한다.
25. 조항 23 또는 조항 24의 방법으로서, 이득 엘리먼트를 형성하는 것은:
제2 전도성의 영역을, 제1 전도성의 영역의 깊이 보다 더 큰 깊이까지 제1 전도성의 영역 안으로 주입하는 것을 포함한다.
26. 조항 23-25 중 임의의 하나의 방법으로서, 감지 엘리먼트는 제4 전도성의 영역을 포함하는 제1 층을 포함한다.
27. 조항 26의 방법으로서, 감지 엘리먼트는, 제1 방향을 따라, 제4 전도성의 영역이 진성 영역에 인접하게 제공되고, 제2 전도성의 영역이 진성 영역에 인접하게 제공되는 섹션을 포함한다.
28. 조항 27의 방법으로서, 제2 전도성의 영역은 제1 전도성의 영역을 넘어 진성 영역 안으로 돌출된다.
29. 조항 23-28 중 임의의 하나의 방법으로서, 제3 전도성의 영역은 제1 전도성과 동일한 전도성 타입을 가지며 제1 전도성의 영역보다 더 많은 전도성이 있다.
30. 조항 23-29 중 임의의 하나의 방법으로서,
제1 전도성의 영역은 n+ 반도체이고,
제2 전도성의 영역은 p+ 반도체이고, 그리고
제3 전도성의 영역은 n+++ 반도체이다.
31. 조항 23-29 중 임의의 하나의 방법으로서,
제1 전도성의 영역은 p+ 반도체이고,
제2 전도성의 영역은 n+ 반도체이고, 그리고
제3 전도성의 영역은 p+++ 반도체이다.
32. 조항 23-31 중 임의의 하나의 방법으로서, 이득 엘리먼트는 바이폴라 접합 트랜지스터이다.
33. 조항 26-28 중 임의의 하나의 방법으로서, 제4 전도성의 영역은 제1 전도성과 동일한 전도성 타입을 가지며 제1 전도성의 영역보다 더 많은 전도성이 있고 제3 전도성의 영역보다 더 적은 전도성이 있다.
34. 조항 26-28 또는 33 중 임의의 하나의 방법으로서, 제4 전도성의 영역은 n++ 반도체이다.
35. 조항 26-28 또는 33 중 임의의 하나의 방법으로서, 제4 전도성의 영역은 p++ 반도체이다.
36. 조항 23-35 중 임의의 하나의 방법으로서, 이득 엘리먼트는 기판에 포함되는 복수의 이득 엘리먼트 중 하나이다.
37. 조항 14의 기판으로서, 감지 엘리먼트 및 이득 엘리먼트는 기판에서 통합되고 공통 단자를 포함하되, 감지 엘리먼트는 제1 영역, 제2 영역, 제3 영역, 제4 영역, 및 제8 영역을 포함하고, 이득 엘리먼트는 제3 영역, 제5 영역, 제6 영역, 및 제7 영역, 제9 영역, 및 제10 영역을 포함한다.
몇몇 실시형태에서, 검출기는 하전 입자 빔 시스템을 제어하는 컨트롤러와 통신할 수도 있다. 컨트롤러는 하전 입자 빔 시스템의 컴포넌트에게, 하전 입자 빔을 생성하도록 하전 입자 소스를 제어하는 것 및 하전 입자 빔을 스캔하도록 편향기를 제어하는 것과 같은 다양한 기능을 수행할 것을 지시할 수도 있다. 컨트롤러는, 검출기의 이득 엘리먼트 또는 감지 엘리먼트의 동작 조건을 조정하는 것과 같은 다양한 다른 기능을 또한 수행할 수도 있다. 컨트롤러는 이득 엘리먼트에 인가되는 바이어스를 조정하도록 구성될 수도 있다. 컨트롤러는 실시간으로 검출기의 다이나믹 레인지를 조정하도록 구성될 수도 있다. 컨트롤러는 하드 디스크, 랜덤 액세스 메모리(RAM), 다른 타입의 컴퓨터 판독 가능 메모리, 및 등등과 같은 저장 매체인 스토리지를 포함할 수도 있다. 스토리지는 검출기로부터의 출력 신호를 저장하기 위해 사용될 수도 있으며 스캐닝된 원시 이미지 데이터를 원본 이미지로서 저장할 수도 있고, 사후 프로세싱된 이미지를 저장할 수도 있다. 하전 입자 빔 검출, 이득 조정, 이미지 프로세싱, 또는 본 개시와 부합하는 다른 기능 및 방법을 실행하기 위해 컨트롤러(109)의 프로세서에 대한 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체가 제공될 수도 있다. 비일시적 매체의 일반적인 형태는, 예를 들면, 플로피 디스크, 플렉시블 디스크, 하드 디스크, 솔리드 스테이트 드라이브, 자기 테이프, 또는 임의의 다른 자기 데이터 저장 매체, CD-ROM, 임의의 다른 광학 데이터 저장 매체, 구멍의 패턴을 갖는 임의의 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM 또는 임의의 다른 플래시 메모리, NVRAM, 캐시, 레지스터, 임의의 다른 메모리 칩 또는 카트리지, 및 이들의 네트워크화된 버전을 포함한다.
본 개시의 실시형태는 상기에서 설명되고 첨부하는 도면에서 예시되는 정확한 구성으로 제한되지는 않으며, 그 범위를 벗어나지 않으면서 다양한 수정 및 변경이 이루어질 수 있다는 것이 인식될 것이다. 예를 들면, 소정의 예시적인 실시형태를 참조하여 PIN 다이오드가 논의되었지만, NIP 다이오드와 같은 다른 타입의 다이오드가 유사하게 적용될 수도 있다. 더구나, 입사 에너지 수신하는 것에 응답하여 측정 가능한 신호를 생성할 수도 있는 다른 타입의 디바이스가 검출기에서 적용될 수도 있다. 본 개시는 전자로 제한되지 않으며, 다른 타입의 방사선을 검출하기 위한 애플리케이션에도 적용 가능할 수도 있다.

Claims (15)

  1. 하전 입자 빔 장치용 검출기로서,
    감지 엘리먼트; 및
    이득 엘리먼트를 포함하되,
    상기 감지 엘리먼트 및 상기 이득 엘리먼트는 제1 방향에서 정렬되고,
    상기 이득 엘리먼트는, 상기 제1 방향에 수직인 제2 방향을 따라, 제1 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되고, 제3 전도성의 영역이 상기 제2 전도성의 영역에 인접하게 제공되는 섹션을 포함하되, 상기 제2 전도성의 영역은 상기 제1 전도성의 영역과 상기 제3 전도성의 영역 사이에서 개재되는, 하전 입자 빔 장치용 검출기.
  2. 제1항에 있어서,
    상기 감지 엘리먼트는 제4 전도성의 영역을 포함하는 제1 층을 포함하는, 하전 입자 빔 장치용 검출기.
  3. 제2항에 있어서,
    상기 감지 엘리먼트는, 상기 제1 방향을 따라, 상기 제4 전도성의 영역이 진성 영역(intrinsic region)에 인접하게 제공되고, 상기 제2 전도성의 영역이 상기 진성 영역에 인접하게 제공되는 섹션을 포함하는, 하전 입자 빔 장치용 검출기.
  4. 제3항에 있어서,
    상기 제2 전도성의 영역은 상기 제1 전도성의 영역을 넘어 상기 진성 영역 안으로 돌출되는, 하전 입자 빔 장치용 검출기.
  5. 제1항에 있어서,
    상기 제3 전도성의 영역은 상기 제1 전도성과 동일한 전도성 타입을 가지며 상기 제1 전도성의 영역보다 더 많은 전도성이 있는, 하전 입자 빔 장치용 검출기.
  6. 제1항에 있어서,
    상기 제1 전도성의 영역은 n+ 반도체이고,
    상기 제2 전도성의 영역은 p+ 반도체이고, 그리고
    상기 제3 전도성의 영역은 n+++ 반도체인, 하전 입자 빔 장치용 검출기.
  7. 제1항에 있어서,
    상기 제1 전도성의 영역은 p+ 반도체이고,
    상기 제2 전도성의 영역은 n+ 반도체이고, 그리고
    상기 제3 전도성의 영역은 p+++ 반도체인, 하전 입자 빔 장치용 검출기.
  8. 제1항에 있어서,
    상기 이득 엘리먼트는 바이폴라 접합 트랜지스터인, 하전 입자 빔 장치용 검출기.
  9. 제2항에 있어서,
    상기 제4 전도성의 영역은 상기 제1 전도성과 동일한 전도성 타입을 가지며 상기 제1 전도성의 영역보다 더 많은 전도성이 있고 상기 제3 전도성의 영역보다 더 적은 전도성이 있는, 하전 입자 빔 장치용 검출기.
  10. 제2항에 있어서,
    상기 제4 전도성의 영역은 n++ 반도체인, 하전 입자 빔 장치용 검출기.
  11. 제2항에 있어서,
    상기 제4 전도성의 영역은 p++ 반도체인, 하전 입자 빔 장치용 검출기.
  12. 제1항에 있어서,
    상기 이득 엘리먼트는 상기 검출기에 포함되는 복수의 이득 엘리먼트 중 하나인, 하전 입자 빔 장치용 검출기.
  13. 방법으로서,
    기판에서 감지 엘리먼트를 형성하는 단계; 및
    상기 기판에서 이득 엘리먼트를 형성하는 단계를 포함하되,
    상기 감지 엘리먼트 및 상기 이득 엘리먼트는 제1 방향에서 정렬되고,
    상기 이득 엘리먼트는, 상기 제1 방향에 수직인 제2 방향을 따라, 제1 전도성의 영역이 제2 전도성의 영역에 인접하게 제공되고, 제3 전도성의 영역이 상기 제2 전도성의 영역에 인접하게 제공되는 섹션을 포함하되, 상기 제2 전도성의 영역은 상기 제1 전도성의 영역과 상기 제3 전도성의 영역 사이에서 개재되는, 방법.
  14. 제13항에 있어서,
    상기 감지 엘리먼트를 형성하는 단계 및 상기 이득 엘리먼트를 형성하는 단계는 반도체 도핑을 포함하는, 방법.
  15. 제13항에 있어서,
    상기 이득 엘리먼트를 형성하는 단계는:
    상기 제2 전도성의 영역을, 상기 제1 전도성의 영역의 깊이보다 더 큰 깊이까지 상기 제1 전도성의 영역 안으로 주입하는 단계를 포함하는, 방법.
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