KR102647098B1 - Semiconductor package structures, methods, devices and electronic products - Google Patents

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Abstract

본 출원은 반도체 패키지 구조, 방법, 소자 및 전자 제품을 제공한다. 상기 반도체 패키지 구조에서, 제1 패키지 소자는 제1 리세스 내에 일대일 대응되어 고정되고, 제2 패키지 소자는 제2 리세스 내에 일대일 대응되어 고정되며, 제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 패키지 상태이면서 외부로 노출되는 제2 전극구조를 구비하며, 기판은 반도체 소재 또는 절연 소재로 형성되고, 기판과 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 재배선층은 웨이퍼 제조 공정으로 형성된다. 상기 반도체 패키지 구조는 비틀림 정도가 작고, 신뢰성이 높으며, 공정이 성숙하고, 상호연결 밀도가 높으며, 면적이 작아, 패키지 소자와 패키지 소자 간의 조립 공정을 줄일 수 있다. This application provides semiconductor package structures, methods, devices, and electronic products. In the semiconductor package structure, the first package element is fixed in a one-to-one correspondence within the first recess, the second package element is fixed in a one-to-one correspondence within the second recess, the first package element is in a bare chip state, and the second package element is fixed in a one-to-one correspondence. The package element has a second electrode structure exposed to the outside while in a package state, the substrate is formed of a semiconductor material or an insulating material, the thermal expansion coefficients of the substrate and the semiconductor material in the first package element are the same or close to it, and the redistribution layer is It is formed through a wafer manufacturing process. The semiconductor package structure has a small degree of distortion, high reliability, a mature process, high interconnection density, and a small area, so that the assembly process between package elements can be reduced.

Description

반도체 패키지 구조, 방법, 소자 및 전자 제품{Semiconductor package structures, methods, devices and electronic products}Semiconductor package structures, methods, devices and electronic products}

본 출원은 반도체 제조기술 분야에 속하며, 구체적으로는 반도체 패키지 구조, 방법, 소자 및 전자 제품에 관한 것이다.This application belongs to the field of semiconductor manufacturing technology, and specifically relates to semiconductor package structures, methods, devices, and electronic products.

종래의 반도체 패키지 제조 공정에서는 패키지 소자(예를 들어 베어 칩, die라고도 칭한다)에 대해 패키징을 수행하여 반도체 소자를 획득하여야 한다. 통상적인 공정은 패키지 소자를 기판(substrate), 리드프레임(leadframe) 또는 인터포저(interposer)에 고정시킨 다음, 상호연결 및 몰딩 등 일련의 공정을 이용하여 패키지 소자에 대한 패키징을 구현함으로써 패키징이 완료된 반도체 소자를 획득하는 방식이다. 패키징이 완료된 반도체 소자는 다시 기타 패키징이 완료된 반도체 소자와 조립된다(즉 둘의 전기적인 연결 및 기계적인 고정을 구현한다).In a conventional semiconductor package manufacturing process, a semiconductor device must be obtained by packaging a package device (for example, a bare chip, also called a die). A typical process involves fixing the package element to a substrate, leadframe, or interposer, and then packaging the package element using a series of processes such as interconnection and molding, thereby completing the packaging. This is a method of acquiring semiconductor devices. The semiconductor device whose packaging has been completed is assembled with other semiconductor devices whose packaging has been completed (that is, the electrical connection and mechanical fixation of the two are implemented).

본 출원의 목적은 반도체 패키지 구조, 방법, 소자 및 전자 제품을 제공하고자 하는데 있다.The purpose of this application is to provide semiconductor package structures, methods, devices, and electronic products.

상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다:In order to solve the above technical challenges, this application adopts the following technical solutions:

반도체 패키지 구조는, 기판, 적어도 하나의 제1 패키지 소자, 적어도 하나의 제2 패키지 소자, 재배선층 및 패시베이션층을 포함하며, 상기 기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스가 개설되어, 상기 제1 패키지 소자가 상기 제1 리세스 내에 일대일 대응되어 고정되고, 상기 제2 패키지 소자는 상기 제2 리세스 내에 일대일 대응되어 고정되며, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며; The semiconductor package structure includes a substrate, at least one first package element, at least one second package element, a redistribution layer, and a passivation layer, and the substrate has at least one first recess and at least one second recess. Outlined, the first package element is fixed in a one-to-one correspondence within the first recess, the second package element is fixed in a one-to-one correspondence within the second recess, and the first package element is in a bare chip state, The second package element has a second electrode structure exposed to the outside while being packaged;

상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지며, 상기 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면 상에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드의 상기 기판을 등지는 표면 및 모든 제2 전극 구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며; The active surface of the first package element faces away from the substrate, the first package element and the first recess in which it is located are separated by an insulating material, and the second package element and the second recess in which it is located are separated by an insulating material. separated by an insulating material, each of the first package elements having a first pad located on an active surface, each of the first pads having a surface facing away from the substrate and all of the second electrode structures having The surface facing away from the substrate is on the same plane;

상기 재배선층은 상기 패키지 소자의 상기 기판을 등지는 측에 위치하고, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되며, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되고, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 제2 전극구조는 나머지 제2패드와 일대일 대응되어 전기적으로 접촉되고, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하며;The redistribution layer is located on a side of the package device that faces away from the substrate, a plurality of second pads are formed on a first side of the redistribution layer, and a plurality of second pads are formed on a second side of the redistribution layer facing the first side. A third pad is formed, the first pad is in electrical contact with some of the second pads in a one-to-one correspondence, the second electrode structure is in electrical contact with the remaining second pads in a one-to-one correspondence, and the redistribution layer is It further includes a trace electrically connecting the second pad and the third pad, and a trace electrically connecting the second pad and the second electrode structure;

상기 패시베이션층은 상기 재배선층의 상기 기판을 등지는 측에 위치하며;the passivation layer is located on a side of the redistribution layer that faces away from the substrate;

여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 상기 재배선층은 웨이퍼 제조 공정으로 형성된다.Here, the substrate is formed of a semiconductor material or an insulating material, the thermal expansion coefficients of the substrate and the semiconductor material in the package element are the same or close to each other, and the redistribution layer is formed through a wafer manufacturing process.

상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다: 반도체 패키징 방법은, In order to solve the above technical problems, this application adopts the following technical solutions: The semiconductor packaging method is,

기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스를 형성하는 단계;forming at least one first recess and at least one second recess in the substrate;

적어도 하나의 제1 패키지 소자를 상기 제1 리세스 내에 일대일 대응시켜 고정하고, 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계, 여기서, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부로 노출되는 제2 전극구조를 구비하며, 상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지고, 상기 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드 및 모든 제2 전극구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며;Fixing at least one first package element in a one-to-one correspondence within the first recess, and fixing at least one second package element in a one-to-one correspondence within the second recess, wherein the first package element is a bare chip. state, the second package element is in a package state and has a second electrode structure exposed to the outside, the active surface of the first package element is turned away from the substrate, and the first package element and the first electrode on which it is located are The recesses are separated by an insulating material, and the second package element and the second recess in which it is located are separated by an insulating material, and each of the first package elements has a first pad located on the active surface. wherein surfaces of all of the first pads and all of the second electrode structures facing away from the substrate are on the same plane;

상기 제1 패드 및 상기 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계;forming a flat surface exposing the first pad and the second electrode structure;

웨이퍼 제조 공정을 이용하여 재배선층을 형성하되, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되고, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 상기 제2 전극구조를 나머지 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스 및, 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하는 단계;A redistribution layer is formed using a wafer manufacturing process, wherein a plurality of second pads are formed on a first side of the redistribution layer, and a plurality of third pads are formed on a second side of the redistribution layer facing the first side. The first pad is in electrical contact with some of the second pads in a one-to-one correspondence, the second electrode structure is in electrical contact with the remaining second pads in a one-to-one correspondence, and the redistribution layer is in electrical contact with the second pad and the third pad. further comprising a trace electrically connecting the pad and a trace electrically connecting the second pad and the second electrode structure;

패시베이션층을 형성하는 단계;를 포함하며,It includes forming a passivation layer,

여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하다.Here, the substrate is formed of a semiconductor material or an insulating material, and the thermal expansion coefficients of the substrate and the semiconductor material in the package element are the same or close to it.

상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다: 반도체 소자에 있어서, 반도체 소자는 전술한 반도체 패키지 구조를 포함한다.In order to solve the above technical problems, this application adopts the following technical solutions: In the semiconductor device, the semiconductor device includes the semiconductor package structure described above.

상기 기술 과제를 해결하기 위하여, 본 출원은 이하 기술방안을 채택한다: In order to solve the above technical challenges, this application adopts the following technical solutions:

전자 제품에 있어서, 상기 전자 제품은 전술한 반도체 소자를 포함한다.In electronic products, the electronic products include the above-described semiconductor devices.

종래 기술과 비교하여, 본 출원의 유익한 효과는 다음과 같다: 제1 패키지 소자 내의 반도체 소재와 기판의 열팽창계수가 같거나 근사하고(예를 들어 둘은 동일한 반도체 소재로 구성된다), 상기 재배선층 내부의 적어도 하나의 절연 소재와 상기 제1 패키지 소자 내부의 절연 소재의 열팽창 계수가 동일하거나 근사하므로, 패키징이 완료된 후, 반도체 패키지 구조는 온도 변화에 따라 발생되는 비틀림이 상대적으로 훨씬 작아, 반도체 소자의 수율 및 전기학적, 기계적 신뢰성을 높이기에 유리하다. 이와 동시에, 일부 실시예에서, 반도체 기판은 종래의 패키지 형식의 몰딩 소재에 비해 방열 성능이 양호하다.Compared with the prior art, the beneficial effects of the present application are as follows: the thermal expansion coefficient of the semiconductor material in the first package element and the substrate are the same or close (e.g., they are made of the same semiconductor material), and the redistribution layer Since the thermal expansion coefficients of at least one insulating material inside and the insulating material inside the first package element are the same or close to it, after packaging is completed, the twisting that occurs in the semiconductor package structure due to temperature changes is relatively much smaller, and the semiconductor device It is advantageous to increase the yield and electrical and mechanical reliability. At the same time, in some embodiments, the semiconductor substrate has better heat dissipation performance compared to molding materials in conventional package formats.

또한, 재배선층은 종래의 반도체 제조공정(FAB 공정, 웨이퍼 제조 공정)을 통해 재배선층을 형성하므로, 제조 공정이 성숙되어 있을 뿐만 아니라, 재배선층 내부의 선폭이 더욱 가늘고 선의 간격은 더욱 작아, 상호연결 밀도를 더욱 높이고, 반도체 패키지 구조의 면적을 더욱 축소시킬 수 있다.In addition, since the redistribution layer is formed through a conventional semiconductor manufacturing process (FAB process, wafer manufacturing process), not only is the manufacturing process mature, but the line width inside the redistribution layer is thinner and the line spacing is smaller, so The connection density can be further increased and the area of the semiconductor package structure can be further reduced.

제 1 패키지 소자는 베어칩 상태이며, 제2 패키지 소자는 패키징이 완료된 상태이다. 본 출원의 반도체 패키지 구조는 제1 패키지 소자의 1차 패키징 및 제 2 패키지 소자의 2차 패키징을 구현하며, 제1 패키지 소자와 제2 패키지 소자 간의 상호연결을 구현한다. 이 또한 두 가지 패키지 소자를 조립하는 공정 단계를 줄인다.The first package element is in a bare chip state, and the second package element is in a state where packaging has been completed. The semiconductor package structure of the present application implements primary packaging of the first package element and secondary packaging of the second package element, and implements interconnection between the first package element and the second package element. This also reduces the process steps of assembling two package elements.

도 1a 내지 도 1b는 각각 본 출원의 실시예에 따른 2종 반도체 패키지 구조의 구조 설명도이다.
도 2는 본 출원의 실시예에 따른 반도체 패키징 방법의 흐름도이다.
도 3a 내지 도 3f는 도 1a에 도시된 반도체 패키지 구조의 각기 다른 패키징 단계에서의 제품 상태 설명도이다.
도 4a 내지 도 4f는 도 1b에 도시된 반도체 패키지 구조의 각기 다른 패키징 단계에서의 제품 상태 설명도이다.1A to 1B are structural diagrams of two types of semiconductor package structures according to an embodiment of the present application, respectively.
Figure 2 is a flowchart of a semiconductor packaging method according to an embodiment of the present application.
FIGS. 3A to 3F are diagrams illustrating product states at different packaging stages of the semiconductor package structure shown in FIG. 1A.
FIGS. 4A to 4F are diagrams illustrating product states at different packaging stages of the semiconductor package structure shown in FIG. 1B.

본 출원에서, "포함하다" 또는 "구비한다" 등과 같은 용어는 본 명세서에 공개된 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 있음을 나타내기 위한 것이나, 하나 또는 복수의 다른 특징, 숫자, 단계, 행위, 부재, 부분 또는 이들의 조합이 있을 가능성을 배제하는 것은 아니다.In this application, terms such as “comprise” or “comprise” are intended to indicate that there are features, numbers, steps, actions, members, parts, or combinations thereof disclosed in this specification, or one or more other It does not exclude the possibility of features, numbers, steps, actions, members, parts or combinations thereof.

또한 더 설명해두어야 할 점은, 충돌이 없는 한, 본 출원 중의 실시예 및 실시예 중의 특징은 상호 조합이 가능하다. 이하 첨부도면을 참고하고 실시예를 결합하여 본 출원에 대해 상세히 설명한다.Additionally, it should be further explained that, as long as there is no conflict, the embodiments in this application and the features in the embodiments can be combined with each other. Hereinafter, the present application will be described in detail with reference to the accompanying drawings and combination of examples.

본 출원의 실시예는 반도체 패키지 구조를 제공하며, 이는 기판, 적어도 하나의 제1 패키지 소자, 적어도 하나의 제2 패키지 소자, 재배선층 및 패시베이션층을 포함하며, 기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스가 개설되어, 제1 패키지 소자가 제1 리세스 내에 일대일 대응되어 고정되고, 제2 패키지 소자는 제2 리세스 내에 일대일 대응되어 고정되며, 제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며; 제1 패키지 소자의 능동 표면은 기판을 등지고, 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되며, 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되고, 각각의 제1 패키지 소자는 모두 능동 표면 상에 위치하는 제1 패드를 구비하며, 모든 제1 패드의 상기 기판을 등지는 표면 및 모든 제2 전극구조의 기판을 등지는 표면은 동일 평면 상에 있으며; 재배선층은 제1 패키지 소자와 제2 패키지 소자의 기판을 등지는 측에 위치하며, 재배선층의 제1면에 복수의 제2 패드가 형성되고, 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 제2 전극구조는 나머지 제2패드와 일대일 대응되어 전기적으로 접촉되며, 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하고; 패시베이션층은 재배선층의 기판을 등지는 측에 위치하며; 여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 재배선층은 웨이퍼 제조 공정으로 형성된다.Embodiments of the present application provide a semiconductor package structure, including a substrate, at least one first package element, at least one second package element, a redistribution layer and a passivation layer, and having at least one first recess and a passivation layer in the substrate. At least one second recess is opened, the first package element is fixed in a one-to-one correspondence within the first recess, the second package element is fixed in a one-to-one correspondence within the second recess, and the first package element is a bare chip. state, and the second package element has a second electrode structure exposed to the outside while being in a package state; The active surface of the first packaged element faces away from the substrate, between the first packaged element and the first recess in which it is located is separated by an insulating material, and between the second packaged element and the second recess in which it is located is separated by an insulating material. and each first package element has a first pad located on an active surface, wherein the substrate-facing surface of all first pads and the substrate-facing surface of all second electrode structures are the same. is on a plane; The redistribution layer is between the first package element and the second package element. It is located on the side facing away from the substrate, a plurality of second pads are formed on the first side of the redistribution layer, a plurality of third pads are formed on the second side of the redistribution layer facing the first side, and the first The pad is in electrical contact with some of the second pads in a one-to-one correspondence, the second electrode structure is in electrical contact with the remaining second pads in a one-to-one correspondence, and the redistribution layer is a trace that electrically connects the second pad and the third pad, and a trace electrically connecting the second pad and the second electrode structure; The passivation layer is located on the side of the redistribution layer facing away from the substrate; Here, the substrate is formed of a semiconductor material or an insulating material, the thermal expansion coefficients of the substrate and the semiconductor material in the first package element are the same or close to each other, and the redistribution layer is formed through a wafer manufacturing process.

예를 들어, 상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일하다.For example, the semiconductor material in the substrate and the semiconductor material in the first package element are the same.

본 출원에서, 두 가지 소재의 열팽창계수가 근사하다 함은, 둘의 차와 둘 중 절대값이 작은 하나의 비율의 절대값이 9 미만인 것을 말한다.In this application, the fact that the thermal expansion coefficients of two materials are close means that the absolute value of the ratio of the difference between the two and the smaller absolute value of the two is less than 9.

예를 들어, 상기 패키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 상기 기판의 소재는 유리 소재이다. 이들의 열팽창계수는 동일한 자릿수이다.For example, the semiconductor material in the package device is silicon, gallium arsenide, gallium nitride, or silicon carbide, and the material of the substrate is glass. Their thermal expansion coefficients are of the same order of magnitude.

이러한 실시예에서, 제1 패키지 소자는 기판에 형성된 제1 리세스 내에 배치되고, 제2 패키지 소자는 기판에 형성된 제2 리세스 내에 배치되며, 제1 패키지 소자와 제2 패키지 소자 상부는 재배선층에 의해 덮인다. 기판, 제1 패키지 소자 내의 기초 소재는 모두 동일한 반도체 소재이다.In this embodiment, the first package element is disposed in a first recess formed in the substrate, the second package element is disposed in the second recess formed in the substrate, and the top of the first package element and the second package element is a redistribution layer. covered by The basic materials in the substrate and the first package element are all the same semiconductor material.

제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 즉 이미 패키징이 완료된 소자이다. 본 출원의 반도체 패키지 구조는 제1 패키지 소자에 대한 1차 패키징 및 제2 패키지 소자에 대한 2차 패키징을 구현하고, 제1 패키지 소자와 제2 패키지 소자 간의 상호연결을 구현한다. 이에 따라 2개의 패키지 소자를 조립하는 단계가 생략되어, 보다 큰 밀도의 상호연결을 구현할 수 있다.The first package device is in a bare chip state, and the second package device is a device whose packaging has already been completed. The semiconductor package structure of the present application implements primary packaging for the first package element and secondary packaging for the second package element, and implements interconnection between the first package element and the second package element. Accordingly, the step of assembling two package elements is omitted, making it possible to implement greater density interconnection.

제2 패키지 소자의 패키지 형식은 예를 들어 표면 실장형 패키지, 세라믹 패키지 등이다. 제2 패키지 소자는 예를 들어 칩 저항, 칩 타입의 적층 세라믹 커패시터 등이고, 기타 이미 패키지 상태인 소자일 수도 있다.The package format of the second package element is, for example, a surface mount package, a ceramic package, etc. The second package element may be, for example, a chip resistor, a chip-type multilayer ceramic capacitor, or other elements that are already in a packaged state.

본 출원은 동일한 제2 패키지 소자의 각각의 제2 전극구조의 형상과 위치에 대해 한정하지 않으며, 이러한 제2 전극구조가 동일 평면 상에 위치한 표면을 가짐으로써 제1 패키지 소자의 제1 패드와 공면성을 구현할 수만 있으면 된다.The present application is not limited to the shape and position of each second electrode structure of the same second package element, and this second electrode structure has a surface located on the same plane, so that it is in common with the first pad of the first package element. All you have to do is be able to implement immunity.

본 출원의 "동일한 반도체 소재"란 이들의 화학 성분이 동일한 것을 말하며, 예를 들어 모두 실리콘 소재로 형성된 것이거나, 또는 비소화갈륨 소재로 형성된 것이다. 단 이러한 반도체 소재의 순도 또는 밀도 또는 결정화 상태 등이 완전히 일치하는 것으로는 한정하지 않는다.The term “same semiconductor material” in this application refers to those whose chemical components are the same, for example, they are all made of silicon material, or they are all made of gallium arsenide material. However, this is not limited to completely matching the purity, density, or crystallization state of these semiconductor materials.

제1 패키지 소자와 기판의 열팽창계수가 동일하거나 근사하므로, 패키징이 완료된 후, 반도체 소자는 온도 변화로 인해 발생되는 비틀림이 상대적으로 훨씬 작아, 반도체 패키지 구조의 수율 및 전기학적, 기계적 신뢰성을 높이기에 유리하다. 이와 동시에, 일부 실시예에서 반도체 기판은 종래의 패키지 형식의 몰딩 소재에 비해 방열 성능이 양호하다.Since the thermal expansion coefficients of the first package element and the substrate are the same or close to it, after packaging is completed, the distortion of the semiconductor element due to temperature changes is relatively much smaller, increasing the yield and electrical and mechanical reliability of the semiconductor package structure. It is advantageous. At the same time, in some embodiments, the semiconductor substrate has better heat dissipation performance compared to molding materials in conventional package formats.

또한, 상기 반도체 패키지 구조는 제2 패키지 소자에 대한 2차 패키징, 및 제1 패키지 소자와 제2 패키지 소자 간의 상호연결을 구현함으로써, 반도체 패키지 결과가 더욱 높은 집적도를 구비함과 동시에, 두 유형의 패키지 소자를 조립하는 단계를 생략할 수 있다.In addition, the semiconductor package structure implements secondary packaging for the second package element and interconnection between the first package element and the second package element, so that the semiconductor package results in a higher degree of integration, and at the same time, two types of The step of assembling package elements can be omitted.

또한, 재배선층은 종래의 반도체 제조공정(FAB 공정, 웨이퍼 제조 공정)을 통해 형성되므로, 재배선층의 제조 공정이 성숙되어 있을 뿐만 아니라, 재배선층 내부의 선폭이 더욱 가늘고 선의 간격은 더욱 작아 상호연결 밀도가 더욱 높으며, 반도체 패키지 구조의 면적이 더욱 작다.In addition, since the redistribution layer is formed through a conventional semiconductor manufacturing process (FAB process, wafer manufacturing process), not only is the manufacturing process of the redistribution layer mature, but the line width inside the redistribution layer is thinner and the line spacing is smaller, allowing for interconnection. The density is higher and the area of the semiconductor package structure is smaller.

예를 들어, 상기 재배선층 내의 배선은 증착, 포토리소그래피, 에칭을 포함하는 웨이퍼 제조 공정을 통해 형성되고, 상기 재배선층 내의 절연 소재는 증착을 포함하는 웨이퍼 제조 공정을 통해 형성된다. For example, the wiring in the redistribution layer is formed through a wafer manufacturing process including deposition, photolithography, and etching, and the insulating material in the redistribution layer is formed through a wafer manufacturing process including deposition.

일부 실시예에서, 상기 제1 패키지 소자 내의 절연 소재 및 상기 재배선층 내의 절연 소재의 열팽창계수는 동일하거나 근사하다.In some embodiments, the thermal expansion coefficients of the insulating material in the first package element and the insulating material in the redistribution layer are the same or close to it.

예를 들어, 상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 졀연 소재는 모두 이산화규소를 포함한다.For example, both the insulating material in the redistribution layer and the bonding material in the first package element include silicon dioxide.

재배선층과 제1 패키지 소자의 열팽창 특성이 더욱 가깝다면, 반도체 패키지 구조의 비틀림을 방지하기에 더 유리하다. If the thermal expansion characteristics of the redistribution layer and the first package element are closer, it is more advantageous to prevent distortion of the semiconductor package structure.

재배선층과 제1 패키지 소자가 모두 동일한 절연 소재를 포함하는 경우, 제1 패키지 소자를 형성하는 공정 현장 역시 재배선층을 형성하는데 사용될 수 있다. 이는 제조 공정의 복잡도를 한 층 더 감소시킨다.If both the redistribution layer and the first package element include the same insulating material, the process site for forming the first package element may also be used to form the redistribution layer. This further reduces the complexity of the manufacturing process.

일부 실시예에서, 제1 패키지 소자의 수량은 복수이면서 두께가 서로 같으며, 각각의 제1 리세스의 심도는 동일하다.In some embodiments, the number of first package elements is plural and the thickness is the same, and the depth of each first recess is the same.

도 1a와 도 3a를 참조하면, 제1 패키지 소자(22a), (23a)의 두께가 같으며, 둘이 위치하는 제1 리세스(H1)의 심도는 동일하다.Referring to FIGS. 1A and 3A , the thickness of the first package elements 22a and 23a is the same, and the depth of the first recess H1 where they are located is the same.

물론, 제1 패키지 소자(22a)와 제1 패키지 소자(23a)는 동일한 모델의 패키지 소자일 수도 있고, 다른 모델의 패키지 소자일 수도 있다. 제1 패키지 소자(23a)와 제1 패키지 소자(22a)의 두께가 같기 때문에, 각각의 제1 리세스(10)는 동일한 리세스 형성(예를 들어 에칭) 공정을 이용하여 형성될 수 있다.Of course, the first package element 22a and the first package element 23a may be of the same model or may be of different models. Since the first package element 23a and the first package element 22a have the same thickness, each first recess 10 may be formed using the same recess formation (eg, etching) process.

이러한 제1 패키지 소자의 최초의 두께가 일치하지 않을 경우, 박화 공정을 통해 이들의 두께를 같아지도록 할 수 있다.If the initial thickness of the first package elements does not match, their thicknesses can be made the same through a thinning process.

물론, 설사 이러한 제1 패키지 소자(22a), (23a)의 최초 두께가 같다 하더라도, 박화 공정을 통해 이들의 두께를 감소시키고 동일해지도록 할 수 있다. 이와 같이, 기판(1)에 개설되는 리세스(10)의 홈 깊이를 감소시킬 수 있다.Of course, even if the initial thickness of the first package elements 22a and 23a is the same, their thickness can be reduced and made the same through a thinning process. In this way, the groove depth of the recess 10 opened in the substrate 1 can be reduced.

제2 패키지 소자가 패키지 상태이기 때문에, 그 외관 크기는 상대적으로 고정되어 있다. 따라서, 제2 리세스의 심도는 상대적으로 고정된 것이며, 조정 가능한 여유가 상대적으로 작다. 따라서, 상대적으로 얇은 제2 패키지 소자를 상기 반도체 패키지 구조에 투입하는 것이 바람직하다. Because the second package element is in a packaged state, its external size is relatively fixed. Therefore, the depth of the second recess is relatively fixed, and the adjustable margin is relatively small. Therefore, it is desirable to insert a relatively thin second package element into the semiconductor package structure.

일부 실시예에서, 제1 패키지 소자의 수량은 복수이고, 또한 적어도 2개의 제1 패키지 소자의 두께는 상이하다. 여기서, 각 패키지 소자의 제1 패드의 상부 표면이 동일 평면 상에 있도록, 적어도 2개의 제1 리세스의 심도는 상이하다.In some embodiments, the number of first package elements is plural, and the at least two first package elements have different thicknesses. Here, the depths of the at least two first recesses are different so that the upper surface of the first pad of each package element is on the same plane.

도 1b와 도 4a를 참조하면, 제1 패키지 소자(22a)와 제1 패키지 소자(23a)의 두께는 서로 다르며, 둘이 위치하는 제1 리세스(H1)의 심도 역시 다르다. 제1 패키지 소자(22a)가 더 두껍고, 이에 상응하게 그것이 위치하는 제1 리세스(H1)의 심도가 더 깊다.Referring to FIGS. 1B and 4A , the thicknesses of the first package element 22a and 23a are different from each other, and the depth of the first recess H1 where they are located is also different. The first package element 22a is thicker, and the depth of the first recess H1 in which it is located is correspondingly deeper.

리세스 형성 공정(예를 들어 단계별 에칭 또는 2회 에칭)의 제어를 통해 심도가 다른 제1 리세스(H1)와 제2 리세스(H2)를 형성할 수 있다.The first recess H1 and the second recess H2 having different depths can be formed by controlling the recess forming process (for example, step-by-step etching or double etching).

일부 실시예에서, 패시베이션층으로 재배선층 상부의 제3 패드를 덮은 후, 상기 반도체 패키지 구조는 독립된 제품으로서 판매될 수 있다.In some embodiments, after covering the third pad on top of the redistribution layer with a passivation layer, the semiconductor package structure may be sold as a stand-alone product.

일부 실시예에서, 도 1a와 도 1b를 참조하면, 반도체 패키지 구조는 패시베이션층(4)의 기판(1)을 등지는 측에 위치하는 제1 전극구조(5)를 더 포함하며, 패시베이션층(4) 상의 제3 전극(32)과 대향하는 영역에 관통 비아가 개설되고, 제1 전극구조(5)는 제3 전극(32)과 일대일 대응되며, 제1 전극구조(5)는 관통 비아를 통해 대응되는 제3 전극(32)과 전기적으로 연결된다.In some embodiments, referring to FIGS. 1A and 1B, the semiconductor package structure further includes a first electrode structure 5 located on the side of the passivation layer 4 facing away from the substrate 1, and the passivation layer ( 4) A through via is opened in the area opposite to the third electrode 32 on the top, the first electrode structure 5 corresponds one to one with the third electrode 32, and the first electrode structure 5 has a through via. It is electrically connected to the corresponding third electrode 32 through.

구체적으로, 제1 전극구조(5)는 예를 들어 제3 패드를 덮는 언더 범프 금속(UBM), 및 언더 범프 금속 상부에 위치하는 솔더볼을 포함한다. 물론, 제1 전극구조는 제3 패드 상부에 형성되는 패드(Pad)일 수도 있다.Specifically, the first electrode structure 5 includes, for example, an under bump metal (UBM) covering the third pad, and a solder ball located on top of the under bump metal. Of course, the first electrode structure may be a pad formed on the third pad.

일부 실시예에서, 제1 패키지 소자와 그것이 위치하는 제1 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리되고, 제2 패키지 소자와 그것이 위치하는 제2 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리된다. 즉 절연 접착층으로 제1 패키지 소자와 제2 패키지 소자를 고정시키고, 제1 패키지 소자와 제1 리세스의 홈 바닥 사이의 절연을 구현하고, 제2 패키지 소자와 제2 리세스 홈 바닥 사이의 절연을 구현한다.In some embodiments, the first package element and the groove bottom of the first recess in which it is located are separated by an insulating adhesive layer, and the second package element and the groove bottom of the second recess in which it is located are separated by an insulating adhesive layer. separated. That is, the first package element and the second package element are fixed with an insulating adhesive layer, insulation is implemented between the first package element and the groove bottom of the first recess, and insulation is implemented between the second package element and the second recess groove bottom. Implement.

일부 실시예에서, 제1 패키지 소자와 그것이 위치하는 제1 리세스의 측면 사이는 경화된 수지소재(예를 들어 에폭시 수지) 또는 무기 절연 소재에 의해 분리되고; 제2 패키지 소자와 그것이 위치하는 제2 리세스의 측면 사이는 경화된 수지 소재(예를 들어 에폭시 수지) 또는 무기 절연 소재에 의해 분리된다. 즉 각 패키지 소자와 그것이 위치하는 리세스 사이의 간극에 수지 소재를 충전하여 경화시키거나, 또는 상기 간극에 무기 절연 소재(예를 들어 이산화규소)를 증착할 수 있다.In some embodiments, the first package element and the side of the first recess where it is located are separated by a cured resin material (eg, epoxy resin) or an inorganic insulating material; The second package element and the side of the second recess where it is located are separated by a cured resin material (eg, epoxy resin) or an inorganic insulating material. That is, the gap between each package element and the recess where it is located can be filled with a resin material and hardened, or an inorganic insulating material (for example, silicon dioxide) can be deposited in the gap.

재배선층 내에 적어도 한 층의 금속 트레이스, 및 상이한 층을 연결하는 금속 트레이스(다층 금속 트레이스가 있는 경우)를 포함하는 관통 비아, 금속 트레이스와 제2 패드를 연결하는 관통 비아, 금속 트레이스와 제3 패드를 연결하는 관통 비아를 포함한다. 재배선층 내의 트레이스는 제2 패드와 제3 패드의 상호연결, 제2 패드와 제2 전극구조의 상호연결을 구현할 수 있으며, 물론 제2 패드와 제2 패드의 상호연결을 구현할 수도 있다.At least one layer of metal traces in the redistribution layer, and through vias including metal traces connecting the different layers (if there are multi-layer metal traces), through vias connecting the metal traces and the second pad, and the metal traces and the third pad. Includes through vias connecting. The traces in the redistribution layer may implement the interconnection of the second pad and the third pad, the interconnection of the second pad and the second electrode structure, and, of course, the interconnection of the second pad and the second pad.

도 2를 참조하면, 본 출원의 실시예는 반도체 패키징 방법을 더 제공한다. 상기 패키징 방법은 전술한 실시예에서 제공하는 반도체 패키지 구조를 구현할 수 있다. 상기 제조방법은 Referring to FIG. 2, an embodiment of the present application further provides a semiconductor packaging method. The packaging method can implement the semiconductor package structure provided in the above-described embodiment. The manufacturing method is

단계 1000: 기판에 적어도 하나의 제1 리세스와 적어도 하나의 제2 리세스를 형성하는 단계;Step 1000: Forming at least one first recess and at least one second recess in the substrate;

단계 1001: 적어도 하나의 제1 패키지 소자를 제1 리세스 내에 일대일 대응시켜 고정하고, 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계, 여기서, 제1 패키지 소자는 베어칩 상태이고, 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며, 제1 패키지 소자의 능동 표면은 기판을 등지고, 제1 패키지 소자와 그것이 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 제2 패키지 소자와 그것이 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 제1 패키지 소자는 모두 능동 표면에 위치하는 제1 패드를 구비하고, 모든 제1 패드 및 모든 제2 전극구조의 기판을 등지는 표면은 동일 평면 상에 있으며;Step 1001: Fixing at least one first package element in a one-to-one correspondence within the first recess, and fixing at least one second package element in a one-to-one correspondence within the second recess, wherein the first package element is bare. It is in a chip state, and the second package element is in a package state and has a second electrode structure exposed to the outside. The active surface of the first package element faces the substrate, and the area between the first package element and the first recess where it is located is separated by an insulating material, and separated by an insulating material between the second package element and the second recess in which it is located, each first package element having a first pad located on an active surface, and each first package element having a first pad located on an active surface, 1 The surfaces facing the substrate of the pad and all of the second electrode structures are on the same plane;

단계 1002: 제1 패드 및 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계;Step 1002: Forming a flat surface exposing the first pad and second electrode structures;

단계 1003: 웨이퍼 제조 공정을 이용하여 재배선층을 형성하되, 재배선층의 제1면에 복수의 제2 패드가 형성되고, 재배선층의 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 제2 전극구조는 나머지 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하는 단계;Step 1003: A redistribution layer is formed using a wafer manufacturing process, wherein a plurality of second pads are formed on the first side of the redistribution layer, and a plurality of third pads are formed on the second side facing the first side of the redistribution layer. The first pad is in electrical contact with some of the second pads in a one-to-one correspondence, the second electrode structure is in electrical contact with the remaining second pads in a one-to-one correspondence, and the redistribution layer is in electrical contact with the second pad and the third pad. further providing a trace connecting a trace and a trace electrically connecting the second pad and the second electrode structure;

단계 1004: 패시베이션층을 형성하는 단계;를 포함하며,Step 1004: forming a passivation layer;

여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 패키지 소자 내의 반도체 소재의 열팽창계수는 같거나 근사하다.Here, the substrate is formed of a semiconductor material or an insulating material, and the thermal expansion coefficients of the substrate and the semiconductor material in the package element are the same or close to it.

예를 들어, 상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일하다.For example, the semiconductor material in the substrate and the semiconductor material in the first package element are the same.

또한 예를 들어, 상기 제1 키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 상기 기판의 소재는 유리 소재이다.Also, for example, the semiconductor material in the first key element is silicon, gallium arsenide, gallium nitride, or silicon carbide, and the material of the substrate is glass.

제1 패키지 소자 내부의 반도체 소재와 기판은 열팽창계수가 동일하거나 또는 근사하므로, 패키징이 완료된 후, 반도체 패키지 구조는 온도 변화에 따라 발생되는 비틀림이 상대적으로 훨씬 작아, 반도체 패키지 구조의 수율 및 전기학적, 기계적 신뢰성을 높이기에 유리하다.Since the semiconductor material and the substrate inside the first package element have the same or close thermal expansion coefficient, after packaging is completed, the twisting that occurs due to temperature changes in the semiconductor package structure is relatively much smaller, improving the yield and electrical stability of the semiconductor package structure. , It is advantageous to increase mechanical reliability.

상대적으로, 반도체 소재 및 엔지니어링 내열유리의 열전도계수는 종래의 몰딩 소재의 열전도계수보다도 더욱 높으므로, 반도체 패키지 구조의 방열성 역시 더욱 양호하다.Comparatively, the heat conductivity coefficient of semiconductor materials and engineering heat-resistant glass is higher than that of conventional molding materials, so the heat dissipation properties of the semiconductor package structure are also better.

또한, 재배선층은 반도체 제조 공정(FAB 공정)을 통해 형성된다. 예를 들어 증착, 포토리소그래피, 에칭 등 공정을 이용하여 재배선층 내의 트레이스와 전극을 형성할 수 있고, 증착 공정을 통해 절연소재층을 형성할 수 있다. 이는 제조 공정이 성숙되어 있을 뿐만 아니라, 재배선층 내의 선폭이 더욱 가늘고 선의 간격이 더욱 작아, 상호연결 밀도를 더욱 높이고, 반도체 패키지 구조의 면적을 더욱 축소시킬 수 있다.Additionally, the redistribution layer is formed through a semiconductor manufacturing process (FAB process). For example, traces and electrodes in the redistribution layer can be formed using processes such as deposition, photolithography, and etching, and an insulating material layer can be formed through a deposition process. Not only is the manufacturing process more mature, but the line width within the redistribution layer is thinner and the line spacing is smaller, which allows the interconnection density to be further increased and the area of the semiconductor package structure to be further reduced.

예를 들어, 증착, 포토리소그래피, 에칭을 포함하는 웨이퍼 제조 공정을 이용하여 상기 재배선층 내의 트레이스를 형성하고, 증착을 포함하는 웨이퍼 제조 공정을 이용하여 상기 재배선층 내의 절연소재를 형성한다.For example, a trace in the redistribution layer is formed using a wafer manufacturing process including deposition, photolithography, and etching, and an insulating material is formed in the redistribution layer using a wafer manufacturing process including deposition.

일부 실시예에서, 상기 제1 패키지 소자 내의 절연 소재 및 상기 재배선층 내의 절연 소재의 열팽창계수는 동일하거나 근사하다.In some embodiments, the thermal expansion coefficients of the insulating material in the first package element and the insulating material in the redistribution layer are the same or close to it.

예를 들어, 상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 절연 소재는 모두 이산화규소를 포함한다.For example, both the insulating material in the redistribution layer and the insulating material in the first package element include silicon dioxide.

재배선층과 제1 패키지 소자는 모두 열팽창계수가 동일하거나 근사한 절연소재를 포함하므로, 재배선층과 제1 패키지 소자의 열팽창 특성이 더욱 가깝다면, 반도체 패키지 구조의 비틀림을 방지하기에 더 유리하다. Since both the redistribution layer and the first package element include an insulating material with the same or close thermal expansion coefficient, if the thermal expansion characteristics of the redistribution layer and the first package element are closer, it is more advantageous to prevent distortion of the semiconductor package structure.

일부 실시예에서, 상기 패키징 방법은 또한, In some embodiments, the packaging method also includes:

단계 1005: 패시베이션층에 제3 패드와 일대일 대응되는 적어도 하나의 관통 비아를 형성하여, 관통 비아로 대응되는 제3 패드를 노출시키는 단계;Step 1005: Forming at least one through via in a one-to-one correspondence with a third pad in the passivation layer, exposing the third pad corresponding to the through via;

단계 1006: 제3 패드에 이와 전기적으로 접촉되는 제1 전극구조를 형성하는 단계를 더 포함한다.Step 1006: It further includes forming a first electrode structure in electrical contact with the third pad.

일부 실시예에서, 제1 패키지 소자의 수량은 복수이고, 그것이 위치하는 제1 리세스의 심도가 동일하고, 상기 패키징 방법은, 적어도 일부 제1 패키지 소자에 대해 박화를 수행하여, 각 제1 패키지 소자의 두께가 같아지도록 하는 단계를 더 포함한다.In some embodiments, the quantity of the first package elements is plural, the depth of the first recess in which they are located is the same, and the packaging method includes performing thinning on at least some of the first package elements, so that each first package A step of ensuring that the thickness of the devices is the same is further included.

일부 실시예에서, 제1 패키지 소자와 제2 패키지 소자 중 적어도 2개의 패키지 소자의 두께가 상이하고, 기판에 제1 리세스와 제2 리세스를 형성 시, 각 제1 패키지 소자의 제1 패드의 상부 표면 및 각 제2 전극구조의 상부 표면이 동일 평면 상에 있도록 적어도 2개의 리세스의 심도는 상이하다.In some embodiments, the thickness of at least two of the first and second package elements is different, and when forming the first recess and the second recess on the substrate, the thickness of the first pad of each first package element is different. The depths of the at least two recesses are different so that the top surface and the top surface of each second electrode structure are on the same plane.

일부 실시예에서, 적어도 하나의 제1 패키지 소자를 제1 리세스 내에 일대일 대응시켜 고정하는 단계는,In some embodiments, fixing at least one first package element in a one-to-one correspondence within the first recess includes:

제1 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;forming an insulating adhesive layer on the groove bottom of the first recess;

제1 패키지 소자를 절연 접착층에 부착하는 단계, 여기서, 제1 패키지 소자와 그것이 위치하는 제1 리세스의 측면 사이에 공극이 남게 되며;Attaching the first packaged element to the insulating adhesive layer, wherein an air gap remains between the first packaged element and the side of the first recess where it is located;

제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계를 포함한다.It includes filling an insulating material between the first package element and the side of the corresponding first recess.

일부 실시예에서, 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계는,In some embodiments, filling the insulating material between the first package element and the side of the corresponding first recess includes:

제1 패키지 소자와 대응되는 제1 리세스 측면 사이에 수지 소재를 충전하고 경화시키거나, 또는 제1 패키지 소자와 대응되는 제1 리세스 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함한다.Comprising filling and curing a resin material between the first package element and the corresponding first recess side, or depositing an inorganic oxide insulating material into the void between the first package element and the corresponding first recess side. do.

일부 실시예에서, 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계는,In some embodiments, fixing at least one second package element in a one-to-one correspondence within the second recess includes:

제2 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;forming an insulating adhesive layer on the groove bottom of the second recess;

제2 패키지 소자를 절연 접착층에 부착하는 단계, 여기서, 제2 패키지 소자와 그것이 위치한 제2 리세스의 측면 사이에 공극이 남게 되고;attaching the second package element to the insulating adhesive layer, wherein an air gap remains between the second package element and the side of the second recess in which it is located;

제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 절연 소재를 충전하는 단계를 포함한다.It includes filling an insulating material between the second package element and the side of the corresponding second recess.

일부 실시예에서, 제2 패키지 소자와 대응되는 제2 리세스 측면 사이로 절연 소재를 충전하는 단계는,In some embodiments, filling an insulating material between the second package element and the corresponding second recess side includes:

제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 수지 소재를 충전하고 경화시키거나, 또는 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함한다.Filling and curing a resin material between the second package element and the corresponding side of the second recess, or depositing an inorganic oxide insulating material into the void between the second package element and the corresponding side of the second recess. Includes.

일부 실시예에서, 제1 패드 및 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계는, 연삭 공정을 통해 제1 패드 및 제2 전극구조보다 높은 절연 소재 및 기판 소재를 제거하고, 이후 표면 처리를 수행하는 단계를 포함한다.In some embodiments, forming a flat surface exposing the first pad and second electrode structures includes removing the insulating material and substrate material higher than the first pad and second electrode structures through a grinding process, followed by surface treatment. It includes steps to perform.

일부 실시예에서, 상기 방법은, 상기 패시베이션층에 상기 제3 패드와 일대일 대응되는 복수의 관통 비아를 형성하여, 상기 관통 비아로 대응되는 제3 패드를 노출시키는 단계; 상기 제3 패드에 이와 전기적으로 접촉되는 제1 전극구조를 형성하는 단계를 더 포함한다.In some embodiments, the method includes forming a plurality of through vias in the passivation layer one-to-one corresponding to the third pad, thereby exposing the corresponding third pad to the through via; It further includes forming a first electrode structure in electrical contact with the third pad.

일부 실시예에서, 기판의 면적이 크면 다량의 제1 리세스와 제2 리세스를 형성할 수 있다. 상기 제조는 또한, 절단 공정을 통해 복수의 반도체 패키지 구조를 획득하는 단계를 더 포함하며, 여기서, 적어도 하나의 반도체 패키지 구조는, 적어도 하나의 제1 패키지 소자, 적어도 하나의 제2 패키지 소자, 포함되는 제1 패키지 소자가 위치하는 제1 리세스, 포함되는 제2 패키지 소자가 위치하는 제2 리세스, 포함되는 제1 패키지 소자 및 포함되는 제2 패키지 소자와 전기적으로 연결되는 재배선층, 및 재배선층 상부의 패시베이션층을 포함한다. In some embodiments, if the area of the substrate is large, a large number of first recesses and second recesses may be formed. The fabrication also includes obtaining a plurality of semiconductor package structures through a cutting process, wherein the at least one semiconductor package structure includes at least one first package element, at least one second package element, A first recess in which the included first package element is located, a second recess in which the included second package element is located, a redistribution layer electrically connected to the included first package element and the included second package element, and a material It includes a passivation layer on top of the wiring layer.

일부 실시예에서, 상기 제2 패키지 소자는 표면 실장형 패키지 또는 세라믹 패키지이다.In some embodiments, the second package element is a surface mount package or a ceramic package.

일부 실시예에서, 도 3a 내지 도 3f 및 도 1a를 참조하면, 반도체 패키징 방법의 구체적인 구현 과정은 다음과 같다.In some embodiments, referring to FIGS. 3A to 3F and 1A, a specific implementation process of the semiconductor packaging method is as follows.

제1단계: 도 3a를 참조하면, 에칭 공정을 이용하여 기판(1)에 제1 리세스(H1) 및 제2 리세스(H2)를 형성하며, 복수의 제1 리세스(H1)의 심도는 같으나 단 제2 리세스(H2)의 심도와는 다르다.Step 1: Referring to FIG. 3A, a first recess (H1) and a second recess (H2) are formed in the substrate 1 using an etching process, and the depth of the plurality of first recesses (H1) is is the same, but is different from the depth of the second recess (H2).

제2단계: 도 3b를 참조하면, 제1 리세스(H1)와 제2 리세스(H2)의 홈 바닥에 절연 접착층(111)을 형성한다.Second step: Referring to FIG. 3B, an insulating adhesive layer 111 is formed at the bottom of the grooves of the first recess H1 and the second recess H2.

제3단계: 도 3b를 참조하면, 제1 패키지 소자(22a), (23a)를 각각 제1 리세스(H1) 내에 배치하고, 제2 패키지 소자(21a)를 제2리세스(H2) 내에 배치하여, 제1 패키지 소자(22a), (23a)와 제2 패키지 소자(21a)를 모두 절연 접착층(111)에 부착한다. 여기서 제1 패키지 소자(22a)의 제1 패드(211a)와 제1 패키지 소자(23a)의 제1 패드(231a)는 위를 향하고, 제1 패키지 소자(22a)와 제1 패키지 소자(23a)의 두께는 같으며, 각각의 제1 패드(221a), (231a) 및 제2 전극구조(211a)의 상부 표면은 동일 평면 상에 있다. 제1 패키지 소자(22a), (23a)와 제2 패키지 소자(21a)는 모두 그것이 위치한 리세스(H1), (H2)의 측벽과의 사이에 간격이 남게 된다.Step 3: Referring to FIG. 3B, the first package elements 22a and 23a are respectively placed in the first recess H1, and the second package element 21a is placed in the second recess H2. By arranging, all of the first package elements 22a, 23a and the second package element 21a are attached to the insulating adhesive layer 111. Here, the first pad 211a of the first package device 22a and the first pad 231a of the first package device 23a face upward, and the first package device 22a and the first package device 23a The thickness is the same, and the upper surfaces of each of the first pads 221a, 231a and the second electrode structure 211a are on the same plane. A gap remains between the first package elements 22a, 23a and the second package elements 21a and the sidewalls of the recesses H1 and H2 in which they are located.

제4단계: 도 3c를 참조하면, 제1 리세스(H1) 및 제2 리세스(H2) 내부에 절연 소재(112)를 충전하고 경화시킨다. 예를 들어 액체상태의 에폭시 수지를 제1 리세스(H1)와 제1 패키지 소자(22a), (23a) 사이의 틈새로 점적 주입하고, 액체상태의 에폭시 수지를 제2 리세스(H2)와 제2 패키지 소자(21a) 사이의 틈새로 점적 주입하여, 가열을 통해 에폭시 수지를 경화시킨다. 또는 제1 리세스(H1)와 제1 패키지 소자(22a), (23a) 사이의 틈새로 무기 절연 소재(예를 들어 이산화규소)를 증착하고, 제2 리세스(H2)와 제2 패키지 소자(21a) 사이의 틈새로 무기 절연 소재를 증착한다.Step 4: Referring to FIG. 3C, the insulating material 112 is filled inside the first recess (H1) and the second recess (H2) and cured. For example, liquid epoxy resin is injected dropwise into the gap between the first recess (H1) and the first package elements (22a, 23a), and liquid epoxy resin is injected into the second recess (H2). The epoxy resin is cured by dropwise injection into the gap between the second package elements 21a and heating. Alternatively, an inorganic insulating material (for example, silicon dioxide) is deposited in the gap between the first recess (H1) and the first package elements (22a) and (23a), and the second recess (H2) and the second package element are deposited. An inorganic insulating material is deposited into the gap between (21a).

제5단계: 도 3d를 참조하면, 연삭을 통해 제1 패드(221a), (231a) 및 제2 전극구조(211a)보다 높은 절연 소재(112) 및 제1 패드(221a), (231a) 및 제2 전극구조(211a) 보다 높은 기판 소재를 제거한 후, 화학적 세척, 연마 등의 표면 처리 공정을 수행하여, 제1 패드(221a), (231a) 및 제2 전극구조(211a)를 노출시키는 평탄한 표면을 획득한다.Step 5: Referring to FIG. 3D, the insulating material 112 and the first pads 221a, 231a and the like are higher than the first pads 221a and 231a and the second electrode structure 211a through grinding. After removing the substrate material higher than the second electrode structure 211a, surface treatment processes such as chemical cleaning and polishing are performed to create a flat surface exposing the first pads 221a, 231a and the second electrode structure 211a. Obtain the surface.

제6단계: 도 3e를 참조하면, 이 평탄한 표면에 재배선층(3)을 형성하여, 재배선층(3)의 제2 전극(31)이 각각 제1 패드(221a), (231a) 및 제2 전극구조(211a)와 전기적인 접촉을 구현하고, 재배선층(3)의 제3 전극(32)은 제2 전극(31)과 상호연결된다.Step 6: Referring to FIG. 3E, a redistribution layer 3 is formed on this flat surface, so that the second electrode 31 of the redistribution layer 3 is the first pad 221a, 231a, and the second pad, respectively. Electrical contact is made with the electrode structure 211a, and the third electrode 32 of the redistribution layer 3 is interconnected with the second electrode 31.

구체적으로, 스퍼터링 또는 전기도금, 및 포토리소그래피, 에칭, 세척 등의 패턴화 공정을 통해 제2 전극(31)의 패턴을 형성한 다음, 증착 등 FAB 공정을 통해 절연소재층(예를 들어 이산화규소층)을 형성하고, 다시 절연소재층에 제2 전극(31)을 노출시키는 관통 비아를 형성한 다음, 스퍼터링 또는 전기도금, 패턴화 공정을 통해 제2 전극(31)을 연결하는 트레이스(33)를 형성한 후, 증착을 통해 타측의 절연소재층을 형성하며; 다시 한 층의 트레이스(33)와 한 층의 절연소재층을 형성하고; 이후 가장 마지막에 획득한 절연소재층에 하층의 트레이스(33)를 노출시키는 관통 비아를 형성하고, 마지막으로 다시 스퍼터링, 전기도금과 패턴화 공정을 통해 제3 전극(32)의 패턴을 획득한다.Specifically, the pattern of the second electrode 31 is formed through a patterning process such as sputtering or electroplating, photolithography, etching, and cleaning, and then an insulating material layer (e.g., silicon dioxide) is formed through a FAB process such as deposition. layer), form a through via that exposes the second electrode 31 to the insulating material layer, and then form a trace 33 connecting the second electrode 31 through sputtering, electroplating, or patterning processes. After forming, an insulating material layer on the other side is formed through deposition; Again, one layer of trace 33 and one layer of insulating material are formed; Afterwards, a through via exposing the lower layer trace 33 is formed in the last insulating material layer obtained, and finally, the pattern of the third electrode 32 is obtained through sputtering, electroplating, and patterning processes.

물론, 먼저 패턴화 공정을 이용하여 제2 전극(31)의 패턴을 형성한 다음, 절연소재층을 형성하고, 다시 절연소재층에 제2 전극(31)을 노출시키는 관통 비아를 형성한 후, 제1층의 트레이스(33)의 패턴을 형성할 수도 있다.Of course, first, a pattern of the second electrode 31 is formed using a patterning process, then an insulating material layer is formed, and then a through via is formed to expose the second electrode 31 to the insulating material layer. A pattern of the traces 33 of the first layer may be formed.

당업자는 종래 기술에 따라 재배선층을 제작할 수 있다.A person skilled in the art can fabricate a redistribution layer according to prior art.

이상의 방식 중, 재배선층의 제작 공정은 베어칩 제작 공정과 동일하다. 상기 재배선층에 복수 층의 트레이스(33)가 구비된다. 재배선층(3) 내의 트레이스의 선폭과 선의 간격은 매우 작게 제작할 수 있다. Among the above methods, the manufacturing process of the redistribution layer is the same as the bare chip manufacturing process. A plurality of layers of traces 33 are provided in the redistribution layer. The line width and line spacing of the traces in the redistribution layer 3 can be manufactured to be very small.

제7단계: 도 3f를 참조하면, 재배선층(3)에 패시베이션층(4)을 형성한다. 패시베이션층(4)의 소재는 예를 들어 실리콘의 질화물 또는 폴리이미드(polyimide) 등 소재일 수 있다. 패시베이션층(4)은 하부 소자를 보호하는 역할을 한다.Step 7: Referring to FIG. 3F, a passivation layer 4 is formed on the redistribution layer 3. The material of the passivation layer 4 may be, for example, silicon nitride or polyimide. The passivation layer 4 serves to protect the underlying device.

제8단계: 도 1a를 참조하면, 패시베이션층(4)에 관통 비아를 에칭하여, 각각의 제3 전극(32)을 노출시키고, 제3 전극(32)에 제1 전극구조(5)를 형성한다. 제1 전극구조(5)는 예를 들어 제3 전극(32) 상부의 언더 범프 금속(UBM) 및 언더 범프 금속 상부의 솔더볼을 포함하며, 물론 제1 전극구조(5)는 패드(Pad)의 형태일 수도 있다.Step 8: Referring to FIG. 1A, etching a through via in the passivation layer 4 to expose each third electrode 32 and forming a first electrode structure 5 on the third electrode 32. do. The first electrode structure 5 includes, for example, an under bump metal (UBM) on the third electrode 32 and a solder ball on the under bump metal, and of course the first electrode structure 5 is a pad of the pad. It could be a shape.

일부 실시예에서, 도 4a 내지 도 4f 및 도 1b를 참조하면, 반도체 패키징 방법의 과정은 다음과 같다.In some embodiments, referring to FIGS. 4A to 4F and 1B, the process of the semiconductor packaging method is as follows.

제1단계: 도 4a를 참조하면, 리세스 형성 공정(예를 들어 단계별 에칭 또는 2회 에칭)을 제어하여 기판(1)에 복수의 제1 리세스(H1) 및 제2 리세스(H2)를 형성하며, 각각의 리세스(10)의 심도는 상이하다.First step: Referring to FIG. 4A, a recess formation process (for example, step-by-step etching or double etching) is controlled to form a plurality of first recesses (H1) and second recesses (H2) on the substrate 1. , and the depth of each recess 10 is different.

제2단계: 도 4b를 참조하면, 제1 리세스(H1) 및 제2 리세스(H2)의 홈 바닥에 절연 접착층(111)을 형성한다.Second step: Referring to FIG. 4B, an insulating adhesive layer 111 is formed at the bottom of the grooves of the first recess H1 and the second recess H2.

제3단계: 도 4b를 참조하면, 제1 패키지 소자(22a)와 제2 패키지 소자(23a)를 각각 하나의 제1 리세스(H1) 내에 배치하고, 제2 패키지 소자(21a)를 제2 리세스(H2) 내에 배치하며, 또한 제1 패키지 소자(22a), (23a) 및 제2 패키지 소자(21a)를 모두 절연 접착층(111)에 부착한다. 여기서, 제1 패키지 소자(22a)의 제1 패드(221a)와 제1 패키지 소자(23a)의 제1 패드(231a)는 위를 향하고, 제1 패드(221a), (231a) 및 제2 전극구조(211a)의 상부 표면은 동일 평면 상에 있으며, 제1 패키지 소자(22a), (23a) 와 제2 패키지 소자(21a)의 두께는 상이하고, 그것이 위치하는 리세스의 심도 역시 상이하다.Step 3: Referring to FIG. 4B, the first package element 22a and the second package element 23a are each disposed in one first recess H1, and the second package element 21a is placed in the second recess H1. It is placed in the recess H2, and the first package elements 22a, 23a, and the second package element 21a are all attached to the insulating adhesive layer 111. Here, the first pad 221a of the first package element 22a and the first pad 231a of the first package element 23a face upward, and the first pads 221a, 231a and the second electrode The upper surface of the structure 211a is on the same plane, the thickness of the first package elements 22a, 23a and the second package element 21a are different, and the depth of the recess in which they are located is also different.

제4단계: 도 4c를 참조하면, 제1 리세스(H1) 및 제2 리세스(H2) 내로 절연 소재를 충전하고 경화시킨다. 예를 들어 액체상태의 에폭시 수지를 제1 리세스(H1)과 제1 패키지 소자(22a), (23a) 사이의 틈새로 점적 주입하고, 제2 리세스(H2)과 제2 패키지 소자(21a) 사이의 틈새로 점적 주입하며, 가열을 통해 에폭시 수지를 경화시킨다.Step 4: Referring to FIG. 4C, the insulating material is filled into the first recess (H1) and the second recess (H2) and cured. For example, epoxy resin in a liquid state is injected dropwise into the gap between the first recess (H1) and the first package elements (22a) and (23a), and the second recess (H2) and the second package element (21a) ) is injected dropwise into the gap, and the epoxy resin is cured through heating.

제5단계: 도 4d를 참조하면, 연삭을 통해 제1 패드(221a), (231a) 및 제2 전극구조(211a)보다 높은 절연 소재 및 제1 패드(221a), (231a) 및 제2 전극구조(211a)보다 높은 기판 소재를 제거하고, 이후 화학적 세척, 연마 등의 표면 처리 공정을 수행하여, 제1 패드(221a), (231a) 및 제2 전극구조(211a)를 노출시키는 평탄한 표면을 획득한다.Step 5: Referring to FIG. 4D, an insulating material higher than the first pads 221a, 231a and the second electrode structure 211a and the first pads 221a, 231a and the second electrode are formed through grinding. The substrate material higher than the structure 211a is removed, and then a surface treatment process such as chemical cleaning and polishing is performed to create a flat surface exposing the first pads 221a, 231a and the second electrode structure 211a. Acquire.

제6단계: 도 4e를 참조하면, 이 평탄한 표면에 재배선층(3)을 형성하고, 재배선층(3)의 제2 전극(31)은 각각 제1 패드(221a), (231a) 및 제2 전극구조(211a)와 전기적 접촉을 구현하고, 재배선층(3)의 제3 전극(32)은 제2 전극(31)과 상호연결된다. 재배선층(3) 내에 적어도 한 층의 트레이스(33) 및 트레이스(33)와 제2 전극(31)을 연결하는 관통 비아, 트레이스(33)와 제3 전극(32)을 연결하는 관통 비아를 포함한다.Step 6: Referring to Figure 4e, a redistribution layer 3 is formed on this flat surface, and the second electrode 31 of the redistribution layer 3 is the first pad 221a, 231a, and the second pad, respectively. Electrical contact is made with the electrode structure 211a, and the third electrode 32 of the redistribution layer 3 is interconnected with the second electrode 31. The redistribution layer 3 includes at least one layer of trace 33, a through via connecting the trace 33 and the second electrode 31, and a through via connecting the trace 33 and the third electrode 32. do.

구체적으로, 스퍼터링 또는 전기도금, 및 포토리소그래피, 에칭, 세척 등의 패턴화 공정을 통해 제2 전극(31)의 패턴을 형성한 다음, 증착 등 FAB 공정을 통해 절연소재층(예를 들어 이산화규소층)을 형성하고, 다시 절연소재층에 제2 전극(31)을 노출시키는 관통 비아를 형성한 다음, 스퍼터링 또는 전기도금, 패턴화 공정을 통해 제2 전극(31)을 연결하는 트레이스(33)를 형성한 후, 다시 증착을 통해 타측의 절연소재층을 형성하며; 이후 가장 마지막에 획득한 절연소재층에 하층의 트레이스(33)를 노출시키는 관통 비아를 형성하며, 마지막으로 다시 스퍼터링, 전기도금과 패턴화 공정을 통해 제3 전극(32)의 패턴을 획득한다.Specifically, the pattern of the second electrode 31 is formed through a patterning process such as sputtering or electroplating, photolithography, etching, and cleaning, and then an insulating material layer (e.g., silicon dioxide) is formed through a FAB process such as deposition. layer), form a through via that exposes the second electrode 31 to the insulating material layer, and then form a trace 33 connecting the second electrode 31 through sputtering, electroplating, or patterning processes. After forming, an insulating material layer on the other side is formed again through deposition; Afterwards, a through via exposing the lower layer trace 33 is formed in the last insulating material layer obtained, and finally, the pattern of the third electrode 32 is obtained through sputtering, electroplating, and patterning processes.

이상의 방식 중, 재배선층의 제작 공정은 베어칩 제작 공정과 동일하다. 상기 재배선층에 적어도 하나의 트레이스(33) 층이 구비된다.Among the above methods, the manufacturing process of the redistribution layer is the same as the bare chip manufacturing process. At least one trace 33 layer is provided in the redistribution layer.

제7단계: 도 4f를 참조하면, 재배선층(3)에 패시베이션층(4)을 형성한다. 패시베이션층(4)의 소재는 예를 들어 실리콘의 질화물 또는 폴리이미드(polyimide) 등 소재일 수 있다. 패시베이션층(4)은 하부 소자를 보호하는 역할을 한다. Step 7: Referring to FIG. 4F, a passivation layer 4 is formed on the redistribution layer 3. The material of the passivation layer 4 may be, for example, silicon nitride or polyimide. The passivation layer 4 serves to protect the underlying device.

제8단계: 도 1b를 참조하면, 패시베이션층(4)에 관통 비아를 에칭하여, 각각의 제3 전극(32)을 노출시키고, 제3 전극(32)에 제1 전극구조(5)를 형성한다. 제1 전극구조(5)는 예를 들어 제3 전극(32) 상부의 언더 범프 금속(UBM) 및 언더 범프 금속 상부의 솔더볼을 포함하며, 제1 전극구조(5)는 패드(Bonding Pad)일 수도 있다.Step 8: Referring to FIG. 1B, etching a through via in the passivation layer 4 to expose each third electrode 32 and forming a first electrode structure 5 on the third electrode 32. do. The first electrode structure 5 includes, for example, an under bump metal (UBM) on the third electrode 32 and a solder ball on the under bump metal, and the first electrode structure 5 is a pad (Bonding Pad). It may be possible.

본 출원의 실시예는 전술한 반도체 패키지 구조를 포함하는 반도체 소자를 더 제공한다. 즉 전술한 반도체 패키지 구조에 대해 추가적인 가공을 실시하여, 예를 들어 기타 반도체 패키지 구조와 조합하여 어셈블리 또는 모듈을 형성할 수 있다.Embodiments of the present application further provide a semiconductor device including the above-described semiconductor package structure. That is, by performing additional processing on the above-described semiconductor package structure, for example, it can be combined with other semiconductor package structures to form an assembly or module.

본 출원의 실시예는 전술한 반도체 소자를 포함하는 전자 제품을 더 제공한다. 전자 제품은 예를 들어 핸드폰, 컴퓨터, 서버, 스마트 워치 등 각종 유형의 전자 제품이다.Embodiments of the present application further provide electronic products including the above-described semiconductor devices. Electronic products include various types of electronic products, such as mobile phones, computers, servers, and smart watches.

상기 반도체 패키지 구조의 안정성이 향상됨으로써, 이러한 반도체 소자, 전자제품의 안정성 역시 상응하게 향상된다.As the stability of the semiconductor package structure is improved, the stability of these semiconductor devices and electronic products is also correspondingly improved.

본 출원의 각 실시예는 모두 점진적인 방식으로 기술하였으며, 각 실시예 간의 동일하거나 유사한 부분은 서로 참조하면 되고, 각 실시예마다 모두 기타 실시예와 다른 부분을 중점적으로 설명하였다.Each embodiment of the present application has been described in a progressive manner, the same or similar parts between each embodiment can be referred to, and each embodiment has been described with emphasis on the parts that are different from other embodiments.

본 출원의 보호범위는 상기 실시예로 한정되지 않으며, 당업자가 본 출원의 구상과 범위를 벗어나지 않고 본 출원의 실시예에 대해 각종 변경 및 변형을 실시할 수 있음은 자명하다. 이러한 변경과 변형이 본 출원의 청구항 및 등가의 기술방안 범위 내에 속한다면, 본 출원의 기재 내용은 이러한 변경 및 변형도 포함한다.The scope of protection of the present application is not limited to the above embodiments, and it is obvious that a person skilled in the art can make various changes and modifications to the embodiments of the present application without departing from the concept and scope of the present application. If such changes and modifications fall within the scope of the claims and equivalent technical solutions of this application, the description of this application also includes such changes and modifications.

1: 기판 3: 재배선층
4: 패시베이션층 5: 전극구조
21a: 제2 패키지 소자 22a, 23a: 제1 패키지 소자
31: 제2 전극 32: 제3 전극
33: 트레이스 111, 112: 절연소재
221a, 231a: 제1 패드 H1: 제1 리세스
H2: 제2 리세스1: Substrate 3: Redistribution layer
4: Passivation layer 5: Electrode structure
21a: second package element 22a, 23a: first package element
31: second electrode 32: third electrode
33: Traces 111, 112: Insulating material
221a, 231a: first pad H1: first recess
H2: second recess

Claims (29)

반도체 패키지 구조에 있어서,
기판, 적어도 하나의 제1 패키지 소자, 상기 적어도 하나의 제1 패키지 소자와 상이한 두께를 갖는 적어도 하나의 제2 패키지 소자, 재배선층 및 패시베이션층을 포함하며, 상기 기판에 적어도 하나의 제1 리세스와 상기 적어도 하나의 제1 리세스와 상이한 심도를 갖는 적어도 하나의 제2 리세스가 개설되어, 상기 제1 패키지 소자가 상기 제1 리세스 내에 일대일 대응되어 고정되고, 상기 제2 패키지 소자는 상기 제2 리세스 내에 일대일 대응되어 고정되며, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부에 노출되는 제2 전극구조를 구비하며;
상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지며, 상기 제1 패키지 소자와 상기 제1 패키지 소자가 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 상기 제2 패키지 소자가 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면 상에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드의 상기 기판을 등지는 표면 및 모든 제2 전극 구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며;
상기 재배선층은 상기 제1 패키지 소자와 제2 패키지 소자의 상기 기판을 등지는 측에 위치하고, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되며, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되고, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 제2 전극구조는 나머지 제2패드와 일대일 대응되어 전기적으로 접촉되고, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스, 및 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하며;
상기 패시베이션층은 상기 재배선층의 상기 기판을 등지는 측에 위치하며;
여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사하며, 상기 재배선층은 웨이퍼 제조 공정으로 형성되는 것을 특징으로 하는, 반도체 패키지 구조.In the semiconductor package structure,
It includes a substrate, at least one first package element, at least one second package element having a different thickness than the at least one first package element, a redistribution layer, and a passivation layer, and at least one first recess in the substrate. At least one second recess having a different depth from the at least one first recess is opened, so that the first package element is fixed in a one-to-one correspondence within the first recess, and the second package element is fixed to the second recess. Fixed in a one-to-one correspondence within the recess, the first package element is in a bare chip state, and the second package element is in a package state and has a second electrode structure exposed to the outside;
The active surface of the first package element faces away from the substrate, the first package element and the first recess where the first package element is located are separated by an insulating material, and the second package element and the first recess are separated from each other by an insulating material. A second recess in which two package elements are located is separated by an insulating material, each of the first package elements has a first pad located on an active surface, and all of the first pads are connected to the substrate. The backing surface and the substrate facing surface of all second electrode structures are on the same plane;
The redistribution layer is located on the side of the first package element and the second package element facing away from the substrate, a plurality of second pads are formed on a first surface of the redistribution layer, and the first surface of the redistribution layer is A plurality of third pads are formed on opposing second surfaces, the first pads are in electrical contact with some of the second pads in a one-to-one correspondence, and the second electrode structure is in electrical contact with the remaining second pads in a one-to-one correspondence. The redistribution layer further includes a trace electrically connecting the second pad and the third pad, and a trace electrically connecting the second pad and the second electrode structure;
the passivation layer is located on a side of the redistribution layer that faces away from the substrate;
Here, the substrate is formed of a semiconductor material or an insulating material, the thermal expansion coefficient of the substrate and the semiconductor material in the first package element is the same or close to the same, and the redistribution layer is formed through a wafer manufacturing process. Package structure. 제1항에 있어서,
상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일한 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
A semiconductor package structure, characterized in that the semiconductor material in the substrate and the semiconductor material in the first package element are the same. 제1항에 있어서,
상기 제1 패키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 또한 상기 기판의 소재는 유리 소재인 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
A semiconductor package structure, wherein the semiconductor material in the first package element is silicon, gallium arsenide, gallium nitride, or silicon carbide, and the material of the substrate is a glass material. 제1항에 있어서,
상기 재배선층 내의 트레이스는 포토리소그래피와 에칭을 포함하는 웨이퍼 제조 공정에 의해 형성되고, 상기 재배선층 내의 절연 소재는 증착을 포함하는 웨이퍼 제조 공정에 의해 형성되는 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
A semiconductor package structure, wherein the traces in the redistribution layer are formed by a wafer manufacturing process including photolithography and etching, and the insulating material in the redistribution layer is formed by a wafer manufacturing process including deposition. 제1항에 있어서,
상기 제1 패키지 소자 내의 절연 소재 및 상기 재배선층 내의 절연 소재의 열팽창계수는 동일하거나 근사한 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
A semiconductor package structure, wherein the thermal expansion coefficients of the insulating material in the first package element and the insulating material in the redistribution layer are the same or close to the same. 제5항에 있어서,
상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 절연 소재는 모두 이산화규소를 포함하는 것을 특징으로 하는, 반도체 패키지 구조.According to clause 5,
A semiconductor package structure, wherein both the insulating material in the redistribution layer and the insulating material in the first package element include silicon dioxide. 제1항에 있어서,
상기 제1 패키지 소자의 수량이 복수이고 두께가 동일하며, 각각의 상기 제1 리세스의 심도는 동일한 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
A semiconductor package structure, wherein the number of first package elements is plural, the thickness is the same, and the depth of each first recess is the same. 제1항에 있어서,
상기 제1 패키지 소자의 수량이 복수이고, 적어도 2개의 제1 패키지 소자의 두께는 상이하며, 여기서, 각각의 상기 제1 패키지 소자의 제1 패드의 상부 표면이 동일 평면 상에 있도록, 적어도 2개의 제1 리세스의 심도는 상이한 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
The quantity of the first package elements is plural, and the thickness of the at least two first package elements is different, wherein the upper surface of the first pad of each of the first package elements is on the same plane. A semiconductor package structure, characterized in that the depth of the first recess is different. 제1항에 있어서,
상기 패시베이션층의 상기 기판을 등지는 측에 위치한 제1 전극구조를 더 포함하고, 상기 패시베이션층 상의 상기 제3 패드와 대향하는 영역에 관통 비아가 개설되며, 상기 제1 전극구조는 상기 제3 패드와 일대일 대응되고, 상기 제1 전극구조는 상기 관통 비아를 통해 대응되는 제3 패드와 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
It further includes a first electrode structure located on a side of the passivation layer facing away from the substrate, wherein a through via is opened in an area facing the third pad on the passivation layer, and the first electrode structure is connected to the third pad. A semiconductor package structure having a one-to-one correspondence with a semiconductor package structure, wherein the first electrode structure is electrically connected to the corresponding third pad through the through via. 제1항에 있어서,
상기 제1 패키지 소자와 상기 제1 패키지 소자가 위치하는 제1 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리되고, 상기 제2 패키지 소자와 상기 제2 패키지 소자가 위치하는 제2 리세스의 홈 바닥 사이는 절연 접착층에 의해 분리되는 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
The first package element and the bottom of the groove of the first recess where the first package element is located are separated by an insulating adhesive layer, and the second package element and the groove of the second recess where the second package element is located. A semiconductor package structure characterized in that the bottom is separated by an insulating adhesive layer. 제1항에 있어서,
상기 제1 패키지 소자와 상기 제1 패키지 소자가 위치하는 제1 리세스의 측면 사이는 경화된 수지 소재 또는 무기 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 상기 제2 패키지 소자가 위치하는 제2 리세스의 측면 사이는 경화된 수지 소재 또는 무기 절연 소재에 의해 분리되는 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
The first package element and the side of the first recess where the first package element is located are separated by a cured resin material or an inorganic insulating material, and the second package element and the second package element are located between the side surfaces of the first recess where the first package element is located. 2 A semiconductor package structure, characterized in that the sides of the recess are separated by a cured resin material or an inorganic insulating material. 제1항에 있어서,
상기 제2 패키지 소자는 표면 실장형 패키지 또는 세라믹 패키지인 것을 특징으로 하는, 반도체 패키지 구조.According to paragraph 1,
A semiconductor package structure, wherein the second package element is a surface-mounted package or a ceramic package. 반도체 패키징 방법에 있어서,
기판에 적어도 하나의 제1 리세스와 상기 적어도 하나의 제1 리세스와 상이한 심도를 갖는 적어도 하나의 제2 리세스를 형성하는 단계;
적어도 하나의 제1 패키지 소자를 상기 제1 리세스 내에 일대일 대응시켜 고정하고, 상기 적어도 하나의 제1 패키지 소자와 상이한 두께를 갖는 적어도 하나의 제2 패키지 소자를 제2 리세스 내에 일대일 대응시켜 고정하는 단계, 여기서, 상기 제1 패키지 소자는 베어칩 상태이고, 상기 제2 패키지 소자는 패키지 상태이면서 외부로 노출되는 제2 전극구조를 구비하며, 상기 제1 패키지 소자의 능동 표면은 상기 기판을 등지고, 상기 제1 패키지 소자와 상기 제1 패키지 소자가 위치하는 제1 리세스 사이는 절연 소재에 의해 분리되고, 상기 제2 패키지 소자와 상기 제2 패키지 소자가 위치하는 제2 리세스 사이는 절연 소재에 의해 분리되며, 각각의 상기 제1 패키지 소자는 모두 능동 표면에 위치하는 제1 패드를 구비하고, 모든 상기 제1 패드 및 모든 제2 전극구조의 상기 기판을 등지는 표면은 동일 평면 상에 있으며;
상기 제1 패드 및 상기 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계;
웨이퍼 제조 공정을 이용하여 재배선층을 형성하되, 상기 재배선층의 제1면에 복수의 제2 패드가 형성되고, 상기 재배선층의 상기 제1면과 마주보는 제2면에 복수의 제3 패드가 형성되며, 상기 제1 패드는 일부 제2 패드와 일대일 대응되어 전기적으로 접촉되고, 상기 제2 전극구조는 나머지 제2 패드와 일대일 대응되어 전기적으로 접촉되며, 상기 재배선층은 제2 패드와 제3 패드를 전기적으로 연결하는 트레이스 및, 제2 패드와 제2 전극구조를 전기적으로 연결하는 트레이스를 더 구비하는 단계;
패시베이션층을 형성하는 단계;를 포함하며,
여기서, 상기 기판은 반도체 소재 또는 절연 소재로 형성되고, 상기 기판과 상기 제1 패키지 소자 내의 반도체 소재의 열팽창계수는 동일하거나 근사한 것을 특징으로 하는, 반도체 패키징 방법.In the semiconductor packaging method,
forming at least one first recess and at least one second recess having a different depth than the at least one first recess in a substrate;
At least one first package element is fixed in a one-to-one correspondence within the first recess, and at least one second package element having a different thickness from the at least one first package element is fixed in a one-to-one correspondence within the second recess. wherein the first package element is in a bare chip state, the second package element is in a package state and has a second electrode structure exposed to the outside, and the active surface of the first package element faces the substrate. , Between the first package element and the first recess where the first package element is located is separated by an insulating material, and between the second package element and the second recess where the second package element is located is an insulating material. wherein each first package element has a first pad located on an active surface, and the substrate-facing surfaces of all of the first pads and all of the second electrode structures are on the same plane. ;
forming a flat surface exposing the first pad and the second electrode structure;
A redistribution layer is formed using a wafer manufacturing process, wherein a plurality of second pads are formed on a first side of the redistribution layer, and a plurality of third pads are formed on a second side of the redistribution layer facing the first side. The first pad is in electrical contact with some of the second pads in a one-to-one correspondence, the second electrode structure is in electrical contact with the remaining second pads in a one-to-one correspondence, and the redistribution layer is in electrical contact with the second pad and the third pad. further comprising a trace electrically connecting the pad and a trace electrically connecting the second pad and the second electrode structure;
It includes forming a passivation layer,
Here, the substrate is formed of a semiconductor material or an insulating material, and the thermal expansion coefficient of the substrate and the semiconductor material in the first package element is the same or close to the semiconductor packaging method. 제13항에 있어서,
상기 기판 내의 반도체 소재와 상기 제1 패키지 소자 내의 반도체 소재는 동일한 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
A semiconductor packaging method, characterized in that the semiconductor material in the substrate and the semiconductor material in the first package element are the same. 제13항에 있어서,
상기 제1 패키지 소자 내의 반도체 소재는 실리콘 또는 비소화갈륨 또는 질화갈륨 또는 탄화규소이고, 또한 상기 기판의 소재는 유리 소재인 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
A semiconductor packaging method, wherein the semiconductor material in the first package element is silicon, gallium arsenide, gallium nitride, or silicon carbide, and the material of the substrate is a glass material. 제13항에 있어서,
상기 재배선층 내의 트레이스는 포토리소그래피와 에칭을 포함하는 웨이퍼 제조 공정에 의해 형성되고, 상기 재배선층 내의 절연 소재는 증착을 포함하는 웨이퍼 제조 공정에 의해 형성되는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
A semiconductor packaging method, wherein the traces in the redistribution layer are formed by a wafer manufacturing process including photolithography and etching, and the insulating material in the redistribution layer is formed by a wafer manufacturing process including deposition. 제13항에 있어서,
상기 재배선층 내의 절연 소재와 상기 제1 패키지 소자 내의 절연 소재는 모두 이산화규소를 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
A semiconductor packaging method, wherein both the insulating material in the redistribution layer and the insulating material in the first package element include silicon dioxide. 제13항에 있어서,
상기 제1 패키지 소자의 수량이 복수이고, 상기 각각의 제1 패키지 소자가 위치하는 제1 리세스의 심도가 동일하고, 상기 방법은, 적어도 일부 제1 패키지 소자에 대해 박화를 수행하여, 상기 각각의 제1 패키지 소자의 두께가 같아지도록 하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
The number of the first package elements is plural, the depth of the first recess in which each of the first package elements is located is the same, and the method performs thinning on at least some of the first package elements, A semiconductor packaging method, characterized in that it further comprises the step of ensuring that the thickness of the first package element is the same. 제13항에 있어서,
상기 제1 패키지 소자와 상기 제2 패키지 소자 중 적어도 2개의 패키지 소자의 두께가 상이하고, 상기 기판에 상기 제1 리세스와 상기 제2 리세스를 형성 시, 각각의 상기 제1 패키지 소자의 제1 패드의 상부 표면 및 각각의 제2 전극구조의 상부 표면이 동일한 평면이 되도록, 적어도 2개의 리세스의 심도는 상이한 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
At least two of the first package element and the second package element have different thicknesses, and when forming the first recess and the second recess on the substrate, the first recess of each of the first package element A semiconductor packaging method, wherein the depths of the at least two recesses are different so that the top surface of the pad and the top surface of each second electrode structure are in the same plane. 제13항에 있어서,
적어도 하나의 제1 패키지 소자를 상기 제1 리세스 내에 일대일 대응시켜 고정하는 단계는,
상기 제1 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;
상기 제1 패키지 소자를 상기 절연 접착층에 부착하는 단계; 여기서 상기 제1 패키지 소자와 상기 제1 패키지 소자가 위치하는 제1 리세스의 측면 사이에 공극이 구비되며;
상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계;를 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
The step of fixing at least one first package element in one-to-one correspondence within the first recess,
forming an insulating adhesive layer on the bottom of the groove of the first recess;
attaching the first package element to the insulating adhesive layer; Here, an air gap is provided between the first package element and a side of the first recess where the first package element is located;
A semiconductor packaging method comprising: filling an insulating material between the first package element and a side of the corresponding first recess. 제20항에 있어서,
상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 절연 소재를 충전하는 단계는,
상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이로 수지 소재를 충전하여 경화시키거나, 또는 상기 제1 패키지 소자와 대응되는 제1 리세스의 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 20,
The step of filling an insulating material between the first package element and the side of the corresponding first recess,
Filling and curing a resin material between the side of the first recess corresponding to the first package element, or depositing an inorganic oxide insulating material into the gap between the side of the first recess corresponding to the first package element. A semiconductor packaging method, comprising the steps: 제13항에 있어서,
적어도 하나의 제2 패키지 소자를 상기 제2 리세스 내에 일대일 대응시켜 고정하는 단계는,
상기 제2 리세스의 홈 바닥에 절연 접착층을 형성하는 단계;
상기 제2 패키지 소자를 상기 절연 접착층에 부착하는 단계; 여기서 상기 제2 패키지 소자와 상기 제2 패키지 소자가 위치하는 제2 리세스의 측면 사이에 공극이 구비되며;
상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 절연 소재를 충전하는 단계;를 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
The step of fixing at least one second package element in one-to-one correspondence within the second recess,
forming an insulating adhesive layer on the bottom of the groove of the second recess;
attaching the second package element to the insulating adhesive layer; Here, an air gap is provided between the second package element and a side of the second recess where the second package element is located;
A semiconductor packaging method comprising: filling an insulating material between the second package element and a side of the corresponding second recess. 제22항에 있어서,
상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 절연 소재를 충전하는 단계는,
상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이로 수지 소재를 충전하여 경화시키거나, 또는 상기 제2 패키지 소자와 대응되는 제2 리세스의 측면 사이의 공극으로 무기 산화물 절연 소재를 증착하는 단계를 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 22,
The step of filling an insulating material between the second package element and the side of the corresponding second recess,
Filling and curing a resin material between the side of the second recess corresponding to the second package element, or depositing an inorganic oxide insulating material into the gap between the side of the second recess corresponding to the second package element. A semiconductor packaging method, comprising the steps: 제13항에 있어서,
상기 제1 패드 및 상기 제2 전극구조를 노출시키는 평탄한 표면을 형성하는 단계는,
연삭 공정을 통해 상기 제1 패드 및 상기 제2 전극구조보다 높은 절연 소재 및 기판 소재를 제거하고, 이후 표면 처리를 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
Forming a flat surface exposing the first pad and the second electrode structure includes:
A semiconductor packaging method comprising removing an insulating material and a substrate material higher than the first pad and the second electrode structure through a grinding process, and then performing surface treatment. 제13항에 있어서,
상기 패시베이션층에 상기 제3 패드와 일대일 대응되는 복수의 관통 비아를 형성하고, 상기 관통 비아로 대응되는 제3 패드를 노출시키는 단계;
상기 제3 패드에 이와 전기적으로 접촉되는 제1 전극구조를 형성하는 단계;를 더 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
forming a plurality of through vias in the passivation layer one-to-one corresponding to the third pad, and exposing the corresponding third pad to the through via;
A semiconductor packaging method further comprising forming a first electrode structure in electrical contact with the third pad. 제13항 또는 제25항에 있어서,
절단 공정을 통해 복수의 반도체 패키지 구조를 획득하는 단계를 더 포함하며, 여기서, 적어도 하나의 반도체 패키지 구조는, 적어도 하나의 상기 제1 패키지 소자, 적어도 하나의 상기 제2 패키지 소자, 포함되는 제1 패키지 소자가 위치하는 제1 리세스, 포함되는 제2 패키지 소자가 위치하는 제2 리세스, 포함되는 제1 패키지 소자 및 포함되는 제2 패키지 소자와 전기적으로 연결되는 재배선층, 및 포함되는 재배선층 상부의 패시베이션층을 포함하는 것을 특징으로 하는, 반도체 패키징 방법.According to claim 13 or 25,
It further includes obtaining a plurality of semiconductor package structures through a cutting process, wherein the at least one semiconductor package structure includes at least one of the first package element, at least one of the second package elements, and a first package structure comprising: A first recess in which the package element is located, a second recess in which the included second package element is located, a redistribution layer electrically connected to the included first package element and the included second package element, and a redistribution layer included. A method of packaging a semiconductor, comprising an upper passivation layer. 제13항에 있어서,
상기 제2 패키지 소자는 표면 실장형 패키지 또는 세라믹 패키지인 것을 특징으로 하는, 반도체 패키징 방법.According to clause 13,
A semiconductor packaging method, wherein the second package element is a surface-mounted package or a ceramic package. 반도체 소자에 있어서,
제1항 내지 제12항 중의 어느 한 항에 따른 반도체 패키지 구조를 포함하는 것을 특징으로 하는, 반도체 소자.In semiconductor devices,
A semiconductor device comprising the semiconductor package structure according to any one of claims 1 to 12. 전자 제품에 있어서,
제28항에 따른 반도체 소자를 포함하는 것을 특징으로 하는, 전자 제품.In electronic products,
An electronic product comprising a semiconductor device according to claim 28.
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