KR102646984B1 - 물리적 및/또는 전기적 변화에 대항한 집적회로 칩 보호 - Google Patents
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Abstract
집적 회로 칩 및 물리적 및/또는 전기적 변질에 대해 집적 회로 칩을 보호하는 방법이 개시된다. 칩은 반도체 부품 및 전도성 트랙을 포함하는 적어도 하나의 반도체 층을 포함하고, 칩의 표면의 전부 또는 일부 위로 연장되는 제1 타입 전도성 트랙 및 적어도 하나의 제2 타입 전도성 트랙의 변질을 검출하도록 구성되는 적어도 하나의 검출 회로와 연결된 적어도 하나의 제2 타입 전도성 트랙에 의해 형성되는 적어도 하나의 층을 포함한다. 칩은 적어도 하나의 제1 타입 전도성 트랙이 적어도 하나의 제2 타입 전도성 트랙 내에서 혼합되고, 적어도 하나의 제2 타입 전도성 트랙의 재료 및 레이아웃은 적어도 하나의 제1 타입 전도성 트랙의 재료 및 레이아웃으로부터 관찰 디바이스에 의해 식별하기 어려운(indiscernible) 것을 특징으로 한다.
Description
본 발명은 스마트카드 또는 보안 모듈 또는 시스템 온 칩에 사용될 수 있는 반도체 집적 회로 칩에 관한 것이다. 특히, 물리적 및/또는 전기적 변질에 대해 보호되는 집적 회로 칩 및 임의의 칩을 보호하는 방법이 개시되어 있다.
집적 회로 칩은 종종 칩의 내부 기능에 대한 지식을 얻고 결과적으로 칩의 동작에 영향을 주기 위해 실제(live) 하드웨어 분석과 같은 물리적 공격을 받을 수가 있다. 이러한 공격 도중에, 기계적 손상에 대해 칩을 보호하는 플라스틱 하우징은 전자 회로를 덮고 있는 패시베이션 층(passivation layer)을 나타내기 위해 그 상단면이 개방될 수 있다. 패시베이션 층은 레이저, 또는 집속 이온 빔(Focused Ion Beam, FIB) 기술을 사용하거나, 신호 배선으로의 액세스를 허용하는 화학적 수단을 사용하는 에칭 방법에 의해 선택적으로 제거될 수 있다. 실제 하드웨어 분석 기술은 집적 회로 칩 작동 중에 집적 회로 칩상에서 수행될 수 있지만, 칩의 동작의 분석 및 재구성을 목표로 하는, 역공학(reverse engineering)과 같은 다른 기술은 일반적으로 칩의 파괴를 야기한다.
집적 회로 칩의 분석은 일반적으로 바람직하지 않다. 실제 하드웨어 분석은, 특히 전자 지갑 기능 등을 포함하는 스마트 카드상의 마이크로프로세서와 같은 보안 회로의 경우, 가능하다면, 방지되어야 한다. 실제로, 이러한 분석을 더욱 어렵게 하는 다양한 방법이 이미 존재한다. 일반적으로, 집적 회로 칩은 반도체 부품 및 트랙의 다수의 적층된 층에 의해 형성된다. 각각의 층은 금속성 평면 또는 주로 전력 공급을 위한 다수의 트랙을 포함할 수 있으며, 물리적 차폐물(shield)로서 작용할 수도 있다. 칩의 상단 표면은 일반적으로 여분의 전력 분배 및/또는 물리적 차폐 제공을 위해 사용되는 패시베이션 층으로 덮여 있다. 공격자는 회로에 결함을 주입하거나 분석용 신호를 포착하기 위해 하나 이상의 이 층들에 개구를 형성할 수 있다.
칩의 전부 또는 일부의 물리적 공격은 예를 들어 컷, 쇼트 회로 또는 용량성 부하 변동을 검출하기 위해 아날로그 무결성 측정을 수행하도록 구성되는 회로에 연결된 금속성 평면 또는 트랙과 같은, 일명 수동 차폐물(passive shields)에 의해 방지될 수 있다. 수동 차폐물은 외부 회로의 트랙을 벗어남으로써 또는 용량성 부하 측정의 경우 유효하지 않은 사전설정된 허용오차 임계값 때문에 무력화(defeated)된다.
따라서, 능동 차폐물(active shields)이 바람직할 수 있다. 능동 차폐물은 칩의 상단에 배열된 다수의 트랙으로 구성될 수 있으며, 여기에서 랜덤 비트 시퀀스가 주입되고 트랙의 일 단부에서 다른 단부로의 일치도(conformity)가 점검된다. 이 능동 차폐물은 트랙의 기능이 알려져 있고 그 기하학적 배치가 관련 트랙에 의해 전달되는 신호를 변경하지 않고도 수정되는 경우 집속 이온 빔(FIB) 장치를 사용하는 방법에 의해 무력화될 수 있다.
문헌 US2008/313746A1은 전자 디바이스의 무결성 모니터링을 위한 보호 회로를 개시한다. 이 보호 회로는, 전자 디바이스에 제1 전위(potential) 기준을 각각 분배하는 제1 세트의 도체 라인 사이에 인터리브된(interleaved) 제1 그리드 체크 라인, 전자 디바이스에 제2 전위 기준을 각각 분배하는 제2 세트의 도체 라인 사이에 인터리브된 제2 그리드 체크 라인, 및 제1 및 제2 그리드 체크 라인에 결합된 그리드 체크 회로를 포함한다. 제1 및 제2 그리드 체크 라인은 전자 디바이스의 무결성을 모니터링하기 위한 그리드 체크 회로에 각각 제1 및 제2 전압 기준을 제공하도록 구성된다. 예시적인 실시예에 따르면, 집적 회로의 상단의 두 개 금속 층이 활용된다. 대부분의 고성능 서브-마이크론 공정은 7-8의 금속 층을 활용하고 상단의 두 층은 일반적으로 전력 분배, 클록 분배 및 조립에 사용된다. 각각의 층에서 전력 그리드까지 평행으로 이어지는 그리드 체크 라인은 상단의 두 개 금속 층내에서 혼합된다. 그리드 체크 라인은 다이 주변의 다양한 장소에 배치된 그리드 체크 회로에 의해 자극되고 감지되도록 구성되며, 바람직하게는 금속 층 적층(overlaying)에 의해 차폐된다. 그리드 체크 회로는 그리드 체크 라인을 자극할 뿐만 아니라 그리드 체크 라인을 감지하도록 구성된다. 이것은 활성 송신/수신 기능을 써서 다이 주변의 다수의 위치로부터 그리드가 검증되도록 한다.
본 발명의 목적은 물리적 및/또는 전기적 변질과 같은 변질에 대해 칩을 보호하기 위한 방법 및 집적 회로 칩을 제공하는 것이다.
일 실시예에 따르면, 물리적 및/또는 전기적 변질과 같은 변질에 대해 칩을 보호하기 위한 청구항 제1항에 따르는 칩과 청구항 제9항에 따르는 방법이 제공된다.
칩은 반도체 부품 및 전도성 트랙을 포함하는 적어도 하나의 반도체 층을 포함한다. 칩은 칩의 표면의 전부 또는 일부 위로 연장되는 제1 타입 전도성 트랙 및 적어도 하나의 제2 타입 전도성 트랙의 변질을 검출하도록 구성되는 적어도 하나의 검출 회로와 연관된 적어도 하나의 제2 타입 전도성 트랙에 의해 형성된 적어도 하나의 층을 추가로 포함한다. 높은 전기 전도성을 나타내는 금속 또는 합금을 포함하는 재료로 제조되는 적어도 하나의 제1 타입 전도성 트랙 및 적어도 하나의 제2 타입 전도성 트랙은 적어도 하나의 층 상에 미리규정된 레이아웃에 따라 배열될 수 있다. 적어도 하나의 제1 타입 전도성 트랙은 적어도 하나의 제2 타입 전도성 트랙 내에서 혼합되고, 적어도 하나의 제2 타입 전도성 트랙의 재료 및 레이아웃은 적어도 하나의 제1 타입 전도성 트랙의 재료 및 레이아웃으로부터 관찰 디바이스에 의해 식별할 수 없다.
관찰 디바이스는 트랙의 재료 및 레이아웃을 시각적으로 관찰하도록 구성되는 전자 현미경, 또는 칩상의 트랙에 의해 형성된 재료, 배열 또는 패턴의 성질, 구조, 및/또는 조성을 결정할 수 있는 임의의 다른 분석기를 포함할 수 있다.
변질에 대항하여 칩을 보호하는 방법은 적어도 하나의 제2 타입 전도성 트랙을 미리규정된 재료로 형성하고 적어도 하나의 제2 타입 전도성 트랙을 미리규정된 레이아웃으로 배열하는 단계, 제1 타입 전도성 트랙내에서 적어도 하나의 제2 타입 전도성 트랙을 혼합하는 단계, 적어도 하나의 제2 타입 전도성 트랙을 적어도 하나의 제2 타입 전도성 트랙의 변질을 검출하도록 구성되는 적어도 하나의 검출 회로에 연결하는 단계를 포함한다. 적어도 하나의 제2 타입 전도성 트랙의 재료 및 레이아웃은 관찰 디바이스에 의해 적어도 하나의 제1 타입 전도성 트랙의 재료 및 레이아웃으로부터 식별할 수 없도록 선택된다.
바람직한 실시예에서, 적어도 하나의 제2 타입 전도성 트랙은 집적 회로 칩의 상단 층을 덮는 제1 타입 전도성 트랙 중에 혼합되도록 배열된다. 이 제1 타입 전도성 트랙은 칩 활동에 의해 생성된 전자기 방사와 외부 전자기 교란에 대해 칩을 차폐하는 역할을 하는 수동 차폐층이라고도 불리는 수동 차폐물을 형성한다. 차폐 효과에 덧붙여, 다수의 전도성 트랙을 포함하는 수동 차폐물은 집적 회로 칩의 상이한 부분에 전력 또는 접지를 분배하는 기능을 가질 수 있다. 수동 차폐물의 제1 타입 전도성 트랙은 일반적으로 "전력 그리드(power grid)"라고 불리는 그리드 구조로 배치될 수 있다.
본 발명의 칩은 전력 그리드를 형성하는 제1 타입 전도성 트랙내에 혼합되는 적어도 하나의 제2 타입 전도성 트랙을 포함한다.
전력 그리드의 재료와 유사한 재료 및 전력 그리드의 트랙의 레이아웃과 유사한 레이아웃 덕분에, 제2 타입 전도성 트랙은 전력 그리드를 형성하는 제1 타입 전도성 트랙으로부터 시각적 관찰로 구별될 수 없다.
일반적으로, 칩은 전력 그리드의 트랙과 결합된 능동 차폐물을 추가로 형성할 수 있 있는 제2 타입 전도성 트랙을 하나 이상 포함한다.
재료와 관련하여, 용어 "식별할 수 없는(indiscernible)"은 시각적인 시점으로부터 적어도 구별할 수 없다는 것을 의미하며, 즉, 광학 또는 전자 현미경을 통해 이뤄지는 관찰은 제1 및 제2 타입 전도성 트랙의 재료 사이의 어떤 차이를 찾을 수 없다. 일 실시예에 따르면, 제1 타입 전도성 트랙을 제조하는데 사용되는 재료는 제2 타입 전도성 트랙을 제조하는데 사용되는 재료와 동일하거나 상응한다.
레이아웃과 관련하여, 용어 "식별할 수 없는(indiscernible)"은 제2 타입 전도성 트랙이 제1 타입 전도성 트랙의 레이아웃에 비교될 수 있다는 것을 의미하며, 즉, 광학 또는 전자 현미경을 통해 이뤄지는 관찰은 트랙에 의해 형성된 트랙의 레이아웃 또는 패턴에 의해 제1 및 제2 타입 전도성 트랙을 구별할 수 없다. 다시 말해서, 제2 타입 전도성 트랙의 레이아웃은 제1 타입 전도성 트랙의 레이아웃을 모방한 것일 수 있다. 제2 타입 트랙에 의해 형성된 패턴은 제2 및 제1 타입 트랙이 칩 안의 상이한 부품 또는 다른 트랙에 링크되었더라도 제1 타입 트랙에 의해 형성된 패턴의 재생일 수 있다.
레이아웃은 칩의 내부 또는 상단 층에서 소정의 크기를 갖는 기하학적으로 실질적으로 편평한 트랙 배열로서 이해된다. 예를 들어, 미리결정된 폭을 갖는 트랙은 연속적인 직선 또는 곡선 또는 직선 및/또는 곡선 부분의 조합에 의해 형성된 구획화된 선을 형성하도록 배열될 수 있다.
능동 차폐물을 형성하는 제2 타입 트랙은 능동 차폐물을 형성하는 하나 이상의 트랙을 절단하는 것과 같은 물리적 및/또는 전기적 변질의 경우 보호조치가 가능하도록 구성된 보호 회로와 관련되어 있다. 능동 차폐물 트랙은 가변 전기 신호를 전달하지만 수동 차폐물 트랙은 CMOS 기술에서 예를 들어 Vdd = 5 Volt 전원 공급장치 또는 접지 Vss = 0 Volt와 같이 일정한 전위에 있을 수 있다.
본 발명의 일 실시예에 따르면, 능동 차폐물 트랙은 일정한 양의 또는 음의 전위에 있을 수 있고 또한 중첩된 가변 신호를 전달할 수 있다.
본 발명은 물리적 및/또는 전기적 변질과 같은 변질에 대해 칩을 보호하기 위한 방법 및 집적 회로 칩을 제공할 수 있다.
도1은 칩의 상단 표면을 완전히 덮는 두 개의 중첩된 전도성 트랙 층의 상면도를 나타내며, 각각의 층은 전력 그리드의 트랙내에서 혼합된 능동 차폐물의 트랙을 포함한다.
도2는 본 발명에 따르는 보호가 제공되는 집적 회로 칩의 단면도를 나타낸다.
도2는 본 발명에 따르는 보호가 제공되는 집적 회로 칩의 단면도를 나타낸다.
보안에 필수적인 집적 회로 칩에서, 일부 보안 보호조치는 작동 중에 회로 하드웨어의 분석을 포함하는 역공학 기술 또는 물리적 및/또는 전기적 변질에 대해 필수적인 정보의 안전성을 제공하도록 구현된다. 인증되지 않은 방식으로 정보를 얻으려는 이러한 변질 중 일부는 집적 회로 칩의 내부 층으로의 물리적 액세스를 필요로 하기 때문에 실제 물리적 공격으로 알려져 있다. 이 공격 기술은 집적 회로 칩의 전도성 트랙에 연결하여 필수적인 정보를 조사하고(probing), 이 외부 연결로부터 전기 신호를 강제함으로써 집적 회로 칩의 고장을 일으키고(faulting), 집속 이온 빔(FIB)을 사용하거나 레이저 공격과 같은 고장 공격(fault attack)을 사용함으로써 내부 전도성 트랙의 연결을 영구적으로 변경하는 것을 포함한다.
예시적인 구성에 따르면, 다수의 금속 트랙을 포함하는 차폐물은 상단 금속 층을 형성함으로써 집적 회로 칩의 전체 표면을 덮을 수 있다. 이 금속 트랙의 전부 또는 일부에는 적어도 하나의 검출 회로의 적어도 하나의 송신기에 의해 생성되고 집적 회로의 특정 위치에 배치된 적어도 하나의 연관된 수신기로 관찰되는 미리규정된 또는 랜덤 아날로그 또는 디지털 검사 신호가 공급될 수도 있다. 수신기에는 또한 금속 트랙상의 검사 신호와 유사한 기준 검사 신호가 내부적으로 공급된다. 수신기는 기준 검사 신호와 검사 신호를 비교함으로써 상단 층 금속 트랙의 무결성을 검증하고, 비교 결과가 기준 검사 신호와 송신기에 의해 생성된 검사 신호 사이의 차이를 나타낼 경우 보호조치를 가능하게 한다.
임의의 물리적 및/또는 전기적 공격은 금속 트랙이 오픈 또는 쇼트 회로가 되게 함으로써 이 금속 트랙들의 무결성을 방해할 것이기 때문에, 수신기는 트랙으로부터 올바른 검사 신호 패턴을 수신하지 않으며, 따라서 물리적 및/또는 전기적 공격을 검출한다.
임의의 물리적 및/또는 전기적 공격을 검출하는데 사용되는 테스트 신호를 공급함으로써 활성화된 차폐물은 여전히 물리적 수정에 취약하다. 활성 차폐물의 상단 층 금속 트랙은 고정된 상호연결을 갖기 때문에, 트랙 사이를 최단거리로 연결하고, 전체 집적 회로 칩 또는 그 일부를 덮는 부분을 제거하여, 능동 수동 트랙과 연관된 검출 회로에 의해 검출되지 않고 실제 공격을 수행하는 것이 가능하다.
이 문제를 극복하기 위해. 효율적인 저비용 해결책은 예를 들어 전력 그리드의 수동 차폐물 트랙 사이에 능동 차폐물 트랙의 소위 난독화(obfuscation)로 사실상 구성된다. 이 방식에서, 특히 두 종류의 트랙이 소정의 패턴을 형성하는 유사한 레이아웃에 따라 배열되거나 서로 구별가능하도록 적어도 충분히 유사한 레이아웃에 따라 배열될 때, 능동 차폐물 트랙은 수동 차폐물 트랙으로부터 구별될 수 없다.
능동 차폐물 트랙, 즉 제2 타입 전도성 트랙은 수동 차폐물 트랙, 즉 제1 타입 전도성 트랙의 재료와 동일한 재료로 제조된다. 예를 들어, 두 종류의 트랙은 예를 들어, 금, 은, 구리, 알루미늄, 또는 임의의 다른 금속 또는 높은 전기 전도성을 나타내는 합금으로 제조될 수 있다. 능동 차폐물 트랙의 재료는 따라서 수동 차폐물 트랙의 재료로부터 관찰 디바이스에 의해 시각적으로 구별할 수 없거나 분별할 수 없다.
일 실시예에 따르면, 제1 타입 및 제2 타입 트랙은 동일한 것으로 보이지만 각각 금, 은, 구리, 알루미늄 등의 상이한 합금으로 서로 시각적으로 구별할 수 있는 상태로 조성될 수 있다.
문헌 US2008/313746A1에 의해 개시된 보호 회로는 그리드 체크 라인, (능동 차폐물 트랙) 및 체크되지 않은 전력 그리드 라인(수동 차폐물 트랙)의 재료 및 레이아웃 유사성에 관한 특징으로 포함하지 않는다. 이 경우, 검사된 라인과 검사되지 않은 라인(능동 및 수동 차폐물 트랙)이 구별될 수 있는 경우, 검사된 라인과 연관된 검출 회로에 의해 검출되지 않고 물리적 공격을 수행하기 위해 검사된 라인 사이에 최단거리 연결(shortcut connection)을 하는 것이 가능할 수도 있다.
도1에 의해 개략적으로 나타낸 전력 그리드는 실질적으로 평면인 칩의 전체 상단 표면을 덮을 수 있거나, 일 실시예에 따르면, 전력 그리드는 보안 목적을 위해 강화된 보호가 필요한 오직 하나 이상의 선택된 구역상에만 연장될 수 있다. 전력 그리드를 형성하는 전도성 트랙, 즉, 금속 트랙은 칩에 집적된 반도체 부품의 구조 및 접점 배열에 따라 상단 표면상에 임의의 방식으로 배열될 수 있다.
도1의 전력 그리드는 칩(CH)의 전체 상단 표면상에 분포되는 일 행의 평행 트랙을 포함하는 층(M4)으로 이뤄진다. 상기 행은 전력 그리드 트랙내에서 혼합되는 표준 전력 그리드 트랙(M4P) 및 능동 차폐물 트랙(M4A)을 포함한다. 또한, 전력 그리드는 각각의 트랙이 소정의 트랙 밀도를 갖는 그리드를 형성하도록 하부 층(M4)의 트랙에 수직인 일 행의 평행한 트랙을 포함하는 추가 층(M5)에 의해 완성될 수 있다. 하부 층(M4)에서처럼, 상기 행은 표준 전력 그리드 트랙(M5P) 및 능동 차폐물 트랙(M5A)을 포함한다.
전력 그리드 트랙(M4P, M5P)과 독립적인 능동 차폐물 트랙(M4A, M5A)은 이 트랙들의 물리적 무결성을 감시하도록(monitor) 구성되는 하나 이상의 검출 회로에 연결된다. 예를 들어, 각각의 능동 차폐물 트랙 또는 이들의 그룹은 특정 검출 회로에 의해 감시되거나, 모든 능동 차폐물 트랙은 동일한 검출 회로에 의해 감시될 수도 있다.
상이한 레벨에 배치된 전력 그리드는, 하나 이상의 트랙이 절단될 때 칩에 전력이 공급된 상태로 유지되도록 중복된 방식으로, 칩에 전력을 공급한다. 능동 차폐물 트랙에만 연결되는 검출 회로는 칩상의 물리적 및/또는 전기적 공경에서 발생하는 이 능동 차폐물 트랙들의 전기적 신호, 전위 또는 전류뿐만 아니라 절단의 변화를 측정할 수 있으며 칩의 기능성의 전부 또는 일부를 재설정(resetting) 또는 비활성화(disabling)하는 것과 같은 보호조치를 가능하게 할 수 있다.
트랙의 그리드 배열은 능동 차폐물 트랙을 절단할 가능성은 그리드의 밀도, 즉 각 방향에서 밀리미터당 트랙의 수 및 수동 차폐물 트랙내에 배열된 능동 차폐물 트랙의 수에 따라 증가하기 때문에 유리한 것으로 보인다.
바람직한 실시예에 따르면, 능동 차폐물 트랙에는 전력 그리드 트랙에 관한 난독화를 개선하기 위해 전력 그리드 트랙 중 하나와 유사한 전위, 즉 실질적으로 동일한 전위가 공급된다.
전압 대비(contrast)를 관찰하기 위한 주사 전자 현미경(Scanning Electron Microscopy) 또는 집속 이온 빔(FIB)과 같은 도구를 사용함으로써 조사(probing) 또는 이미지화함으로써 전기 측정은 전력 그리드 트랙상의 동일한 측정과 유사한 결과를 제공할 것이다. 이 조건에서, 공격자는 종래의 전력 그리드 트랙으로부터 능동 차폐물 트랙을 인식하지 못하여, 검출되지 않고 층(M4, M5)을 바이패스하는 것은 매우 어려워질 수 있다.
예를 들어, 도2의 단면도에 의해 표시된 구성에서, 칩은 반도체 부품(CCP)을 지지하는 기판(S), 예를 들어 실리콘 산화물, 질화물 또는 탄화물로 만들어진 절연 층에 의해 각각 분리된 5개의 연속 층(M1, M2, M3, M4, M5)의 적층에 의해 덮여진 접점(CT)을 포함하는 표면을 포함한다.
각각의 층(M1, M2, M3, M4, M5)은 칩 표면의 전부 또는 일부상에서 연장되는 전도성 트랙(T)을 포함한다. 따라서 하나 이상의 층(M1, M2, M3, M4, M5)에 분포된 전도성 트랙(T)은 서로 및/또는 비아(V) 덕분에 층들을 가로지름으로써 스택의 하단에 배열되는 검출 회로와 같은 회로 또는 부품의 접점(CT)에 추가로 연결될 수도 있다.
각각의 층(M1, M2, M3, M4, M5)은 상이한 전위 또는 신호에 의해 공급된 전도성 트랙(T)을 포함할 수 있거나, 특정한 경우, 동일한 전위 또는 신호가 집적 회로 칩 구조에 따르는 둘 이상의 층들의 트랙에 인가될 수도 있다.
이 층들(M1, M2, M3, M4, M5)에 포함된 일부 트랙(TT)은 바람직하게는 다른 회로 근처의 칩(CH)에 집적된 하나 이상의 검출 회로에 의해 감시되는 능동 차폐물을 구성할 수 있다. 이 능동 차폐물은 따라서 칩의 전부 또는 단지 결정적인 부분뿐만 아니라 보호 회로 자체를 보호하고, 그로 인해 이 검출 회로의 비활성화에 의해 임의의 직접적인 부당 변경(tampering)을 방지한다.
검출 회로가 공격자에 의해 무력화될 수 있는 경우, 능동 차폐물은 그 물리적 변질의 경우 예측된 보호조치를 활성화하지 않고 절단 또는 제거될 수도 있다. 이 문제를 해결하기 위해, 칩은 모조(fake) 및 실제 검출 회로를 포함하는 한 세트의 검출 회로를 포함한다. 추가적인 모조 회로 또는 셀은 실제 검출 회로와 동일하거나 거의 동일한 레이아웃을 가지며, 실제 검출 회로의 위치측정을 어렵게 하기 위해 칩상의 상이한 위치에 위치될 수도 있다. 바람직하게는, 모조 검출 회로는 실제 검출 회로의 레이아웃으로부터 관찰 디바이스에 의해 식별할 수 없는 레이아웃에 따라 배열될 수도 있다. 모조 검출 회로는 실제 검출 회로의 모방일 수도 있다.
능동 차폐물 트랙 및 그들의 관련된 검출 회로는 차폐물 및/또는 전력 그리드로도 사용되는 기존의 금속 층을 사용하기 때문에 칩을 제조하는 동안 줄어든 비용으로 효율적인 방식으로 칩 안에 구현될 수 있다. 능동 차폐물 트랙은 상단 층에 삽입될 뿐만 아니라, 칩의 상이한 중산 반도체 층에도 삽입될 수 있다.
T : 전도성 트랙 V : 비아
CT : 접점 S : 기판
M1, M2, M3, M4, M5 : 층
CT : 접점 S : 기판
M1, M2, M3, M4, M5 : 층
Claims (17)
- 반도체 부품 및 전도성 트랙을 포함하는 적어도 하나의 반도체 층을 포함하는 칩에 있어서,
상기 칩은,
칩의 표면의 전부 또는 일부 위로 연장되는 제1 타입 전도성 트랙 부분에 의해 형성되는 적어도 하나의 층; 및
적어도 하나의 제2 타입 전도성 부분의 변질을 검출하도록 구성되는 적어도 하나의 검출 회로와 연관된 적어도 하나의 제2 타입 전도성 트랙 부분을 포함하고,
전기 전도성을 나타내는 금속 또는 합금을 포함하는 재료로 제조되는 적어도 하나의 제1 타입 전도성 트랙 부분 및 적어도 하나의 제2 타입 전도성 트랙 부분은 적어도 하나의 층상에 미리규정된 레이아웃에 따라 배열되고,
적어도 하나의 제1 타입 전도성 트랙 부분은 적어도 하나의 제2 타입 전도성 트랙 부분 내에서 혼합되고, 적어도 하나의 제2 타입 전도성 트랙 부분의 재료 및 레이아웃은 적어도 하나의 제1 타입 전도성 트랙 부분의 재료 및 레이아웃으로부터 시각적으로 식별할 수 없고(indiscernible),
적어도 하나의 제2 타입 전도성 트랙 부분은 칩의 상단 표면을 덮는 평면인 전력 그리드를 형성하는 제1 타입 전도성 트랙 부분내에 위치하고, 전력 그리드는 미리결정된 전위를 제1 타입 전도성 트랙 부분에 공급하도록 구성되는 것을 특징으로 하는 칩.
- 제1항에 있어서,
적어도 하나의 제2 타입 전도성 트랙 부분은 제1 타입 전도성 트랙 부분의 재료와 동일한 재료로 제조되는 것을 특징으로 하는 칩.
- 제1항에 있어서,
적어도 하나의 검출 회로는 적어도 하나의 제2 타입 전도성 트랙 부분의 물리적 또는 전기적 변질 검출에 응답하여 적어도 하나의 보호조치 적용이 가능하도록 구성되는 것을 특징으로 하는 칩.
- 제3항에 있어서,
적어도 하나의 제2 타입 전도성 트랙 부분은 제1 타입 전도성 트랙 부분의 전위와 동일한 전위가 공급되도록 구성되는 것을 특징으로 하는 칩.
- 제3항에 있어서,
적어도 하나의 보호조치는 칩의 기능성의 전부 또는 일부를 재설정(resetting) 또는 비활성화(disabling)하는 것 중 하나인 것을 특징으로 하는 칩.
- 제5항에 있어서,
적어도 하나의 제2 타입 전도성 트랙 부분은 칩 활동(activity)에 의해 생성되는 전자기 방사 또는 외부 전자기 교란(perturbations)에 대해 차폐하도록 제1 타입 전도성 트랙 부분내에 위치하는 것을 특징으로 하는 칩.
- 삭제
- 제1항에 있어서,
적어도 하나의 검출 회로는
적어도 하나의 제2 타입 전도성 트랙 부분 인가된 검사 신호를 생성하도록 구성되는 적어도 하나의 송신기 및
기준 검사 신호와 검사 신호를 비교함으로써 제2 타입 전도성 트랙 부분의 무결성을 검증(verify)하고, 비교 결과가 기준 검사 신호와 송신기에 의해 생성된 검사 신호 사이의 차이를 나타내는 경우 적어도 하나의 보호조치를 가능하게 하도록 구성되는 상기 송신기에 연관된 적어도 하나의 수신기를 포함하는 것을 특징으로 하는 칩.
- 제1항에 있어서,
칩의 상이한 위치에 위치하는 한 세트의 모조(fake) 및 실제 검출 회로를 추가로 포함하고, 모조 검출 회로는 실제 검출 회로의 레이아웃으로부터 시각적으로 식별할 수 없는 레이아웃에 따라 배열되는 것을 특징으로 하는 칩.
- 칩의 표면의 전부 또는 일부 위로 연장되는 제1 타입 전도성 트랙 부분을 갖는 칩상에 하나의 층을 형성하는 단계;
적어도 하나의 제2 타입 전도성 트랙 부분을 미리규정된 재료로 형성하고 미리규정된 레이아웃에 따라 적어도 하나의 제2 타입 전도성 트랙 부분을 배열하는 단계;
제1 타입 전도성 트랙 부분내에 적어도 하나의 제2 타입 전도성 트랙 부분을 위치시키는 단계; 및
적어도 하나의 제2 타입 전도성 트랙 부분을 적어도 하나의 제2 타입 전도성 트랙 부분의 변질을 검출하도록 구성되는 적어도 하나의 검출 회로에 결합하는 단계를 포함하고,
적어도 하나의 제2 타입 전도성 트랙 부분의 재료 및 레이아웃은 적어도 하나의 제1 타입 전도성 트랙 부분의 재료 및 레이아웃으로부터 시각적으로 식별할 수 없도록 형성되고,
적어도 하나의 제2 타입 전도성 트랙 부분은 칩의 상단 표면을 덮는 편평한 전력 그리드를 형성하는 제1 타입 전도성 트랙 부분내에 위치하고, 전력 그리드는 미리결정된 전위와 동일한 전위를 제1 타입 전도성 트랙 부분에 공급하도록 구성되는 것을 특징으로 하는
칩 준비 공정.
- 제10항에 있어서,
적어도 하나의 검출 회로는 적어도 하나의 제2 타입 전도성 트랙 부분의 물리적 또는 전기적 변질을 포함하는 변질의 검출에 반응하여 적어도 하나의 보호조치의 적용이 가능하도록 구성되는 것을 특징으로 하는
칩 준비 공정.
- 제11항에 있어서,
상기 적어도 하나의 보호조치는 칩의 기능성의 전부 또는 일부를 재설정(resetting) 또는 비활성화(disabling)하는 것 중 하나인 것을 특징으로 하는
칩 준비 공정.
- 삭제
- 제10항에 있어서,
상기 적어도 하나의 제2 타입 전도성 트랙 부분은 제1 타입 전도성 트랙 부분의 전위와 등가의 전위가 공급되도록 구성되는 것을 특징으로 하는
칩 준비 공정.
- 제10항에 있어서,
상기 적어도 하나의 제2 타입 전도성 트랙 부분은 집적 회로 칩 활동(activity)에 의해 생성되는 전자기 방사 또는 외부 전자기 교란(perturbations)에 대해 차폐물을 형성하는 제1 타입 전도성 트랙 부분내에 위치되는 방식으로 배치되는 것을 특징으로 하는
칩 준비 공정.
- 제10항에 있어서,
적어도 하나의 검출 회로는
적어도 하나의 제2 타입 전도성 트랙 부분에 인가하기 위한 검사 신호를 생성하도록 구성되는 적어도 하나의 송신기 및
기준 검사 신호와 검사 신호를 비교함으로써 제2 타입 전도성 트랙 부분의 무결성을 검증(verify)하고, 비교 결과가 기준 검사 신호와 송신기에 의해 생성된 검사 신호 사이의 차이를 나타내는 경우 적어도 하나의 보호조치를 가능하게 하도록 구성되는 송신기에 연관된 적어도 하나의 수신기를 포함하는 것을 특징으로 하는
칩 준비 공정.
- 제10항에 있어서,
칩의 상이한 위치에 위치하는 한 세트의 모조(fake) 및 실제 검출 회로를 추가로 포함하고,
모조 검출 회로는 실제 검출 회로의 레이아웃으로부터 시각적으로 식별할 수 없는 레이아웃에 따라 배열되는 것을 특징으로 하는
칩 준비 공정.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |