KR102644471B1 - Test apparatus for semiconductor package - Google Patents
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Abstract
본 발명에 따른 반도체 패키지의 테스트장치는, 푸셔에 결합되고, 복수의 상부 패키지 단자를 갖는 상부 패키지가 탑재되고 하측에 놓이는 하부 패키지와 접속하는 상부 소켓과, 테스터에 탑재되어 상측에 놓이는 상기 하부 패키지와 접속하는 하부 소켓과, 상기 푸셔에 이동 가능하게 결합되어 상기 하부 패키지를 흡착하고 가압할 수 있는 진공 픽커를 포함하는, 패키지 온 패키지 타입(POP)의 반도체 패키지를 테스트하기 위한 반도체 패키지의 테스트 장치에 있어서, 상기 상부 소켓은, 탄성 절연물질 내에 다수의 도전성 입자가 포함되어 있는 복수의 상부 도전부와, 상기 복수의 상부 도전부를 서로 절연하고 지지하는 비탄성 절연소재로 이루어진 비탄성 절연패드를 포함하여 이루어지고, 상기 비탄성 절연패드의 가장자리에는 상기 푸셔에 부착되고, 상기 상부 패키지를 안내하여 상기 복수의 상부 패키지 단자와 상기 복수의 상부 도전부가 접속되도록 하는 가이드부가 형성되어 있다.A semiconductor package testing device according to the present invention is coupled to a pusher, an upper package having a plurality of upper package terminals is mounted, an upper socket connected to a lower package placed on the lower side, and the lower package mounted on a tester and placed on the upper side. A semiconductor package test device for testing a semiconductor package of a package-on-package type (POP), including a lower socket connected to and a vacuum picker movably coupled to the pusher to adsorb and pressurize the lower package. wherein the upper socket includes a plurality of upper conductive parts containing a plurality of conductive particles in an elastic insulating material, and a non-elastic insulating pad made of a non-elastic insulating material that insulates and supports the plurality of upper conductive parts from each other. A guide part is formed on an edge of the inelastic insulating pad, which is attached to the pusher and guides the upper package to connect the plurality of upper package terminals to the plurality of upper conductive parts.
Description
본 발명은 반도체 패키지의 테스트에 관한 것으로, 더욱 상세하게는 하부 패키지와 상부 패키지가 상하로 적층되는 패키지 온 패키지 타입(POP)의 반도체 패키지의 정상 작동 여부를 검사하기 위한 반도체 패키지의 테스트 장치에 관한 것이다.The present invention relates to the testing of semiconductor packages, and more specifically, to a semiconductor package testing device for checking whether a semiconductor package of the package-on-package type (POP), in which a lower package and an upper package are stacked vertically, operates normally. will be.
반도체 패키지는 미세한 전자회로가 고밀도로 집적되어 형성되어 있으며, 제조공정 중에 각 전자회로의 정상 여부에 대한 테스트 공정을 거치게 된다. 테스트 공정은 반도체 패키지가 정상적으로 동작하는지 여부를 테스트하여 양품과 불량품을 선별하는 공정이다.Semiconductor packages are formed by high-density integration of fine electronic circuits, and during the manufacturing process, each electronic circuit goes through a test process to determine whether it is normal. The test process is a process that tests whether the semiconductor package operates normally and selects good and defective products.
반도체 패키지의 테스트에는 반도체 패키지의 단자와 테스트 신호를 인가하는 테스터를 전기적으로 연결하는 테스트 장치가 이용된다. 테스트 장치는 테스트 대상이 되는 반도체 패키지의 종류에 따라 다양한 구조를 갖는다.To test a semiconductor package, a test device is used to electrically connect a terminal of the semiconductor package to a tester that applies a test signal. Test devices have various structures depending on the type of semiconductor package being tested.
최근, 부품 크기를 최소화하고 신호 전달이 빠르게 이루어질 수 있는 패키지 온 패키지(POP) 형태의 반도체 패키지의 사용이 증가하면서, 이러한 반도체 패키지를 테스트하기 위한 테스트 장치의 수요도 꾸준하게 이어지고 있다.Recently, as the use of semiconductor packages in the form of package-on-package (POP), which minimizes component size and enables fast signal transmission, has increased, demand for test devices to test such semiconductor packages continues to grow.
패키지 온 패키지 방식은 하나의 패키지 위에 다른 기능을 하는 패키지를 차례로 쌓는 방식으로 이루어지므로, 연결 배선의 길이를 최소화할 수 있어 이차원 배열 시 발생하는 신호 지연, 임피던스 부정합 등의 손실을 최소화할 수 있고, 공간적으로 수직 방향을 활용하므로 단위 면적당 실장 면적을 극대화하여 대용량, 초소형 부품을 구현할 수 있다.The package-on-package method consists of stacking packages with different functions on top of one package, so the length of the connection wiring can be minimized, thereby minimizing losses such as signal delay and impedance mismatch that occur during two-dimensional arrangement. By utilizing the spatial vertical direction, the mounting area per unit area can be maximized to implement high-capacity, ultra-small components.
도 1은 종래의 반도체 패키지의 테스트 장치를 개략적으로 나타낸 것이다. 도 1에 나타낸 것과 같이, 패키지 온 패키지 형태의 반도체 패키지를 테스트하기 위한 종래의 테스트 장치(100)는, 상부 패키지(20)가 실장된 상부 회로기판(120)에 전기 신호 전달을 위한 포고핀(Pogo Pin)으로 이루어진 상부 도전부(61)를 갖는 상부 테스트 소켓(60, 이하 간단히 '상부 소켓'이라 한다)과, 테스터(30)에 탑재된 하부 테스트 소켓(40, 이하 간단히 '하부 소켓'이라 한다) 상에 위치한 하부 패키지(10) 및 상부 소켓과 결합되는 푸셔(50)를 포함하여 구성된다. Figure 1 schematically shows a conventional semiconductor package testing device. As shown in FIG. 1, a
종래의 테스트 장치(100)는 푸셔(50)의 동작에 의해 상부 소켓(60)의 상부 도전부(61)가 하부 패키지(10)의 상부 단자를 가압함으로써, 상부 패키지(20), 상부 회로기판(120), 상부 소켓(60), 하부 패키지(10), 하부 소켓(40)과 테스터(30)가 서로 전기적으로 연결되어 반도체 패키지의 테스트가 이루어진다.In the
그런데 종래의 테스트 장치는 어느 정도의 길이가 필요한 포고핀의 특성상 신호 전송로의 길이가 길기 때문에, 상부 패키지(20)와 하부 패키지(10) 사이의 신호 전송로의 길이가 길어지므로, 고속 신호 전송에 있어 신호 왜곡이 발생하기 쉽다. 따라서, 고속 동작을 하는 반도체 패키지의 정밀 검사가 불가능한 문제가 있다.However, in the conventional test device, the length of the signal transmission path is long due to the nature of the pogo pin, which requires a certain length, so the length of the signal transmission path between the
또한, 종래의 테스트 장치는 상부 패키지(20)와 상부 회로기판(120) 사이의 정렬이 필요하고, 또한 상부 회로기판(120)과 상부 소켓(60) 사이도 정렬되어야 하는 등 각 기구물들 사이에 많은 정렬을 필요로 한다. 그런데 각 기구물들의 많은 정렬에는 정렬 오차가 누적하여 발생할 수 있으며, 이러한 누적된 정렬 오차는 미세 피치의 반도체 패키지를 테스트할 때 더욱 크게 작용하여 정밀한 테스트를 어렵게 만드는 문제가 있다.In addition, the conventional test device requires alignment between the
또한, 종래의 테스트 장치는 상부 패키지(20)와 하부 패키지(10)를 전기적으로 연결하기 위한 포고핀의 설치를 위해 상부 소켓(60)에는 다수의 구멍이 형성되므로, 푸셔에 진공압을 제공하여 진공 픽커(70)가 반도체 패키지를 픽업하는 경우, 다수의 구멍을 통해 진공압이 손실될 수 있어 픽업 에러가 발생하기 쉽다.In addition, in the conventional test device, a plurality of holes are formed in the
본 발명은 상술한 바와 같은 점을 감안하여 안출된 것으로, 고속 동작을 하는 패키지 온 패키지 형태의 반도체 패키지를 정밀하게 테스트할 수 있는 반도체 패키지의 테스트 장치를 제공하는 것을 목적으로 한다.The present invention was conceived in consideration of the above-described points, and its purpose is to provide a semiconductor package test device that can precisely test a semiconductor package in the form of a package-on-package that operates at high speed.
또한, 본 발명은 상부 소켓 어셈블리를 구성하는 각 기구물 간의 정렬이 용이하게 이루어질 수 있는 반도체 패키지의 테스트 장치를 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a test device for a semiconductor package that can easily align each device constituting the upper socket assembly.
또한, 본 발명은 반도체 패키지의 픽업 시 픽업 에러를 방지할 수 있는 반도체 패키지의 테스트 장치를 제공하는 것을 목적으로 한다.Additionally, the purpose of the present invention is to provide a semiconductor package test device that can prevent pickup errors when picking up a semiconductor package.
상술한 바와 같은 목적을 해결하기 위한 본 발명에 따른 반도체 패키지의 테스트장치는, 푸셔에 결합되고, 복수의 상부 패키지 단자를 갖는 상부 패키지가 탑재되고 하측에 놓이는 하부 패키지와 접속하는 상부 소켓과, 테스터에 탑재되어 상측에 놓이는 상기 하부 패키지와 접속하는 하부 소켓과, 상기 푸셔에 이동 가능하게 결합되어 상기 하부 패키지를 흡착하고 가압할 수 있는 진공 픽커를 포함하는, 패키지 온 패키지 타입(POP)의 반도체 패키지를 테스트하기 위한 반도체 패키지의 테스트 장치에 있어서, 상기 상부 소켓은, 탄성 절연물질 내에 다수의 도전성 입자가 포함되어 있는 복수의 상부 도전부와, 상기 복수의 상부 도전부를 서로 절연하고 지지하는 비탄성 절연소재로 이루어진 비탄성 절연패드를 포함하여 이루어지고, 상기 비탄성 절연패드의 가장자리에는 상기 푸셔에 부착되고, 상기 상부 패키지를 안내하여 상기 복수의 상부 패키지 단자와 상기 복수의 상부 도전부가 접속되도록 하는 가이드부가 형성되어 있을 수 있다.A test device for a semiconductor package according to the present invention for solving the above-mentioned object is coupled to a pusher, an upper package having a plurality of upper package terminals is mounted, an upper socket connected to a lower package placed below, and a tester. A semiconductor package of the package-on-package type (POP), including a lower socket connected to the lower package placed on the upper side and a vacuum picker movably coupled to the pusher to adsorb and pressurize the lower package. In the test device of a semiconductor package for testing, the upper socket includes a plurality of upper conductive parts containing a plurality of conductive particles in an elastic insulating material, and an inelastic insulating material that insulates and supports the plurality of upper conductive parts from each other. It includes a non-elastic insulating pad made of, and a guide portion is formed on an edge of the inelastic insulating pad, which is attached to the pusher and guides the upper package to connect the plurality of upper package terminals to the plurality of upper conductive parts. There may be.
상기 가이드부는 상기 상부 패키지의 측면과 나란한 담장 형상으로 형성될 수 있다.The guide portion may be formed in a fence shape parallel to the side of the upper package.
상기 가이드부는 상기 상부 패키지의 측면과 나란한 담장 형상의 수용부와, 상기 수용부에서 상기 푸셔 측으로 갈수록 넓어지는 테이퍼 형상의 안내부를 가질 수 있다.The guide portion may have a fence-shaped receiving portion parallel to the side of the upper package, and a tapered guide portion that becomes wider from the receiving portion toward the pusher.
상기 수용부의 두께는 상기 상부 패키지 측면 두께의 0.1배 이상을 수용하는 두께일 수 있다.The thickness of the receiving portion may be 0.1 times or more than the side thickness of the upper package.
상기 비탄성 절연패드와 상기 가이드부는 일체로 형성될 수 있다.The inelastic insulating pad and the guide portion may be formed integrally.
상기 비탄성 절연패드와 상기 가이드부는 폴리이미드로 이루어질 수 있다.The inelastic insulation pad and the guide portion may be made of polyimide.
본 발명에 따른 반도체 패키지의 테스트장치는, 푸셔에 결합되고, 상부 패키지가 실장된 상부 회로기판이 탑재되고, 하측에 놓이는 하부 패키지와 접속하는 상부 소켓과, 테스터에 탑재되어 상측에 놓이는 상기 하부 패키지와 접속하는 하부 소켓과, 상기 푸셔에 이동 가능하게 결합되어 상기 하부 패키지를 흡착하고 가압할 수 있는 진공 픽커를 포함하는, 패키지 온 패키지 타입(POP)의 반도체 패키지를 테스트하기 위한 반도체 패키지의 테스트 장치에 있어서, 상기 상부 소켓은, 탄성 절연물질 내에 다수의 도전성 입자가 포함되어 있는 복수의 상부 도전부와, 상기 복수의 상부 도전부를 서로 절연하고 지지하는 비탄성 절연소재로 이루어진 비탄성 절연패드를 포함하여 이루어지고, 상기 비탄성 절연패드의 가장자리에는 상기 푸셔에 부착되고, 상기 상부 패키지가 장착된 상부 회로기판을 안내하여 상기 상부 회로기판의 비아 홀과 상기 상부 도전부가 접속되도록 하는 가이드부가 형성되어 있을 수 있다.The semiconductor package testing device according to the present invention is coupled to a pusher, has an upper circuit board on which the upper package is mounted, an upper socket connected to a lower package placed on the lower side, and the lower package mounted on the tester and placed on the upper side. A semiconductor package test device for testing a semiconductor package of a package-on-package type (POP), including a lower socket connected to and a vacuum picker movably coupled to the pusher to adsorb and pressurize the lower package. wherein the upper socket includes a plurality of upper conductive parts containing a plurality of conductive particles in an elastic insulating material, and a non-elastic insulating pad made of a non-elastic insulating material that insulates and supports the plurality of upper conductive parts from each other. A guide part may be formed on an edge of the inelastic insulating pad, which is attached to the pusher and guides the upper circuit board on which the upper package is mounted so that the via hole of the upper circuit board is connected to the upper conductive part.
상기 가이드부는 상기 상부 회로기판의 측면과 나란한 담장 형상으로 형성될 수 있다.The guide portion may be formed in a fence shape parallel to the side of the upper circuit board.
상기 가이드부는 상기 상부 회로기판의 측면과 나란한 담장 형상의 수용부와, 상기 수용부에서 상기 푸셔 측으로 갈수록 넓어지는 테이퍼 형상의 안내부를 가질 수 있다.The guide portion may have a fence-shaped receiving portion parallel to the side of the upper circuit board, and a tapered guide portion that becomes wider from the receiving portion toward the pusher.
본 발명에 따른 반도체 패키지의 테스트 장치는 상부 소켓에 구비된 가이드부를 통해 상부 패키지, 또는 상부 패키지가 실장된 상부 회로기판이 자연스럽게 정렬되도록 하고, 상부 소켓이 소켓 하우징의 경사면을 따라 하부 패키지에 정렬되도록 함으로써, 기구물들 간의 결합에서 오는 누적 정렬오차를 최소화하여 정밀한 결합이 가능하고, 미세 피치의 반도체 패키지도 오차 없이 정밀한 테스트가 가능하다.The semiconductor package testing device according to the present invention allows the upper package or the upper circuit board on which the upper package is mounted to be naturally aligned through a guide portion provided in the upper socket, and the upper socket is aligned to the lower package along the inclined surface of the socket housing. By doing so, precise joining is possible by minimizing the cumulative alignment error resulting from joining between devices, and precise testing of fine pitch semiconductor packages is possible without error.
또한, 본 발명에 따른 반도체 패키지의 테스트 장치는 테스트 소켓을 러버 소켓으로 구성하여, 종래의 포고핀 구조의 테스트 장치에 비해 신호 전송로의 길이가 짧게 할 수 있으므로, 고속 신호 전송에 있어 신호 왜곡을 방지할 수 있고, 고속 동작을 하는 반도체 패키지의 정밀 테스트가 가능하다.In addition, the test device for a semiconductor package according to the present invention consists of a test socket with a rubber socket, and the length of the signal transmission path can be shortened compared to a test device with a conventional pogo pin structure, thereby reducing signal distortion in high-speed signal transmission. This allows for precise testing of semiconductor packages that operate at high speeds.
또한, 본 발명에 따른 반도체 패키지의 테스트 장치는 상부 소켓을 러버 소켓으로 구성함으로써, 종래의 미세한 틈새를 가진 포고핀 형태의 테스트 장치에 비해 진공압 손실이 최소화되어 반도체 패키지를 안정적으로 픽업할 수 있다.In addition, the semiconductor package test device according to the present invention has an upper socket made of a rubber socket, so that vacuum pressure loss is minimized compared to a conventional pogo pin-type test device with a fine gap, and the semiconductor package can be picked up stably. .
또한, 상부 소켓을 접착제를 이용하여 푸셔에 결합되도록 하여 상부 패키지의 분리 및 결합이 용이하며, 상부 소켓 어셈블리가 하부 패키지와 접촉 시 발생하는 충격을 접착제가 일부 흡수하여 충격이 완화되는 효과도 발휘한다.In addition, the upper socket is connected to the pusher using adhesive, making it easy to separate and combine the upper package, and the adhesive absorbs some of the shock that occurs when the upper socket assembly contacts the lower package, thereby reducing the impact. .
도 1은 종래의 반도체 패키지의 테스트 장치를 개략적으로 나타낸 것이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치를 개략적으로 나타낸 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치의 작용을 설명하기 위한 것이다.
도 4 및 도 5는 본 발명에 따른 반도체 패키지의 테스트 장치의 다양한 변형예를 나타낸 것이다.
도 6은 도 5에 따른 반도체 패키지의 테스트 장치가 위치 정렬되는 것을 순서적으로 보여주기 위한 것이다.Figure 1 schematically shows a conventional semiconductor package testing device.
Figure 2 schematically shows a test device for a semiconductor package according to an embodiment of the present invention.
Figure 3 is for explaining the operation of a semiconductor package testing device according to an embodiment of the present invention.
4 and 5 show various modifications of the semiconductor package testing device according to the present invention.
FIG. 6 is to sequentially show how the test device for the semiconductor package according to FIG. 5 is aligned.
이하, 본 발명에 따른 반도체 패키지의 테스트 장치를 도면을 참조하여 상세히 설명한다.Hereinafter, a test device for a semiconductor package according to the present invention will be described in detail with reference to the drawings.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치를 개략적으로 나타낸 것이고, 도 3은 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치의 작용을 설명하기 위한 것이다.Figure 2 schematically shows a semiconductor package testing device according to an embodiment of the present invention, and Figure 3 is for explaining the operation of the semiconductor package testing device according to an embodiment of the present invention.
도면에 나타낸 것과 같이, 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치(200)는 푸셔(50)에 결합되고, 상부 패키지(20)가 실장된 상부 회로기판(120)이 탑재되고, 하측에 놓이는 하부 패키지(10)와 접속하는 상부 소켓(60)과, 테스터(30)에 탑재되어 상측에 놓이는 하부 패키지(10)와 접속하는 하부 소켓(40)과, 상기 푸셔(50)에 이동 가능하게 결합되어 하부 패키지(10)를 흡착하고 가압할 수 있는 진공 픽커(70)를 포함하는, 패키지 온 패키지 타입(POP)의 반도체 패키지를 테스트하기 위한 반도체 패키지의 테스트 장치로서, 상부 소켓(60)은, 탄성 절연물질 내에 다수의 도전성 입자가 포함되어 있는 복수의 상부 도전부(61)와, 복수의 상부 도전부(61)를 서로 절연하고 지지하는 비탄성 절연소재로 이루어진 비탄성 절연패드(62)를 포함하여 이루어지고, 비탄성 절연패드(62)의 가장자리에는 푸셔(50)에 부착되고, 상부 패키지(20)가 장착된 상부 회로기판(120)을 안내하여 상부 회로기판의 비아 홀(121)과 상부 도전부(61)가 접속되도록 하는 가이드부(621)를 포함한다. As shown in the drawing, the semiconductor
아래에서는 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치(200)를 구성하는 구성요소를 구체적으로 살펴본다.Below, we will look in detail at the components that make up the semiconductor
하부 소켓(40)은 테스터(30)에 장착되어 테스터(30)와 하부 패키지(10)를 전기적으로 연결한다. 하부 소켓(40)은 소켓 하우징(140) 내에 수용되고, 하부 도전부(41)와 절연부(42)를 포함하여 구성된다.The
하부 도전부(41)는 탄성 절연물질 내에 다수의 도전성 입자가 두께 방향으로 정렬되어 있는 형태로 이루어진다. 하부 도전부(41)는 복수 개가 접속 대상이 되는 하부 패키지(10)의 하부 단자(11)와 대응하도록 절연부(42)의 내측에 이격 배치된다. 하부 도전부(41)의 일단은 테스터(30)에 구비되는 전극(미도시)과 접촉하고, 하부 도전부(41)의 타단은 하부 패키지(10)의 하부 단자(11)와 접촉한다. The lower
절연부(42)는 하부 도전부(41) 사이를 절연하는 것으로, 하부 소켓(40)의 외관을 이루고 하부 도전부(41)가 접촉 하중을 받을 때 지지하는 역할을 한다. 절연부(42)는 하부 도전부(41)를 구성하는 것과 동일한 탄성 절연물질로 형성될 수 있다. 물론 비탄성 절연 소재 또는 그 밖에 하부 도전부(41) 사이를 절연하고 지지할 수 있는 다양한 절연성 소재로 형성될 수도 있다.The insulating
소켓 하우징(140)은 하부 소켓(40)을 수용하는 수용 공간과, 상부에 경사면(141)을 가지고 있다. 소켓 하우징(140)의 경사면(141)은 하부 패키지(10)를 흡착하여 하부 소켓(40) 측으로 하강하는 푸셔(50)를 안내한다. 즉, 푸셔(50)가 일측으로 치우친 상태로 하부 소켓(40) 측으로 이동하는 경우 경사면(141)에 접하게 되므로 푸셔(50)는 경사면(141)을 따라 안내되어 푸셔(50) 내에 위치하는 상부 패키지(20)를 하부 패키지(10) 상의 정위치로 정렬시킬 수 있다.The
상부 소켓 어셈블리(TSA)는 푸셔(50)와, 상부 패키지(20)가 장착된 상부 회로기판(120)과, 상부 회로기판(120)의 하부에 결합된 상부 소켓(60)과, 상부 소켓(60)의 하부에 배치되는 진공 픽커(70)를 포함하여 구성된다.The upper socket assembly (TSA) includes a
상부 소켓 어셈블리(TSA)에 위치하는 푸셔(50)는 구동부(미도시)로부터 이동력을 제공받아 하부 소켓(40) 측으로 접근하거나 하부 소켓(40)으로부터 멀어지도록 움직일 수 있고, 푸셔(50)의 가압부(51)는 상부 패키지(20)를 상부 소켓(60) 측으로 가압하여 상부 패키지(20)가 상부 회로기판(120)을 통해 상부 소켓(60)에 접속되도록 한다. The
상부 회로기판(120)에는 복수의 비아 홀(121)과 기판 홀(123)이 형성된다. 비아 홀(121)은 도전성 소재가 도금되어 상부 회로기판(120)의 상부와 하부를 연결하는 도전로를 구성한다. 상부 회로기판(120)의 비아 홀(121) 상단은 상부 패키지(20)가 접속되고, 비아 홀(121) 하단은 상부 소켓(60)의 상부 도전부(61)와 접속하도록 구성된다. 상부 패키지(20)를 양품으로 미리 선별된 골든 디바이스로 구성하여 하부 패키지(10)를 테스트하는 경우에는 상부 패키지(20)의 상부 패키지 단자(21)를 비아 홀(121)의 상단에 솔더링하여 상부 회로기판(120) 상에 실장되도록 할 수도 있다.A plurality of via
상부 회로기판(120)의 기판 홀(123)은 외부의 진공압 발생장치(미도시)에서 발생되는 진공압이 전달되는 통로로, 상부 패키지(20)와 상부 회로기판(120) 사이의 공간을 통해 기판 홀(123)로 진공압이 전달된다.The
상부 소켓(60)은 푸셔(50)를 밀봉할 수 있도록 푸셔(50)의 하단에 결합된다. 상부 소켓(60)은 상부 패키지(20)가 실장된 상부 회로기판(120)과 전기적으로 연결된다. 상부 소켓(60)은 비탄성 절연패드(62)와, 비탄성 절연패드(62)의 중앙 부분에 배치되고, 비탄성 절연패드(62)에 의해 지지되는 복수의 상부 도전부(61)와, 비탄성 절연패드(62)의 가장자리에 배치되는 가이드부(621)를 포함한다.The
비탄성 절연패드(62)는 상부 소켓(60)이 하부 패키지(10)에 접할 때 하부 패키지(10)를 하부 소켓(40) 측으로 가압하는데 유리하다. 비탄성 절연패드(62)가 하부 패키지(10)를 안정적으로 가압하면 하부 패키지(10)의 하부 단자(11)가 하부 소켓(40)의 하부 도전부(41)에 안정적으로 접속될 수 있다. 비탄성 절연패드(62)는 폴리이미드(PI) 등 비탄성 절연소재로 이루어지는 다양한 합성수지가 이용될 수 있다. The
비탄성 절연패드(62)의 센터에는 절연패드 홀(63)이 구비된다. 절연패드 홀(63)은 상부 회로기판(120)의 기판 홀(123)과 연결된다.An insulating
절연패드 홀(63)에는 진공 픽커(70)가 결합되어 있다. 진공 픽커(70)는 외부의 진공압 발생장치에서 발생하는 진공압을 푸셔(50)의 진공 홀(52), 기판 홀(123), 필름 홀(651)을 통해 전달받아 하부 패키지(10)를 흡착할 수 있다.A
상부 도전부(61)는 비탄성 절연패드(62)의 중앙 부분에 배치되며, 비탄성 절연패드(62)를 두께 방향으로 관통하도록 형성되고, 탄성 절연물질 내에 다수의 도전성 입자가 두께방향으로 정렬되어 있는 형태로 이루어진다. 서로 인접하게 배치되는 상부 도전부(61)는 비탄성 절연패드(62)에 의해 절연되면서 지지되고 있다. The upper
상부 소켓(60)의 상부 도전부(61)의 일단은 상부 회로기판(120)의 비아 홀(121)과 접촉되고, 타단은 하부 패키지(10)의 상부 단자(12)에 접속된다. 상부 도전부(61)가 비탄성 절연패드(62)의 상면으로부터 돌출하는 상부 범프(611)를 포함하도록 구성하면, 상부 도전부(61)의 상부 범프(611)가 상부 회로기판(120)의 비아 홀(121)에 압착되면서 접촉하므로 보다 안정적으로 접촉할 수 있다. 물론 상부 도전부(61)에 비탄성 절연패드(62)의 하면으로부터 돌출하는 하부 범프를 형성할 수도 있다.One end of the upper
상부 도전부(61)가 배치되어 있는 비탄성 절연패드(62)의 상면에는 지지 필름(65)이 부착될 수 있다. 지지 필름(65)은 상부 도전부(61)의 상부 범프(611)를 지지하고, 상부 회로기판(120)과 상부 소켓(60) 사이를 이격시킨다. 지지 필름(65)에는 비탄성 절연패드(62)의 절연패드 홀(63)과 연결되는 필름 홀(651)이 형성되어 있다.A
이상과 같이, 본 발명의 일 실시 예에 따른 반도체 패키지의 테스트 장치(200)에서는 하부 소켓(40)과 상부 소켓(60)이 포고핀을 갖는 포고 소켓 대신에 탄성 절연물질 내에 다수의 도전성 입자가 두께방향으로 정렬되어 있는 형태의 도전부를 갖는 러버 소켓으로 이루어지므로, 포고핀처럼 다수의 구멍이 존재하지도 않고, 포고핀에 비해 현저히 짧은 길이의 도전부를 가지므로, 픽업 에러를 방지하고, 고속 동작을 하는 반도체 패키지의 정밀 검사가 가능한 장점이 있다.As described above, in the semiconductor
도 2 및 도 3에 나타낸 것과 같이, 비탄성 절연패드(62)의 가장자리, 즉 복수의 상부 도전부(61)가 배치되는 부분의 외곽에는 상부 패키지(20)가 실장된 상부 회로기판(120)을 안내하는 가이드부(621)가 형성되어 있다. As shown in FIGS. 2 and 3, an
가이드부(621)는 상부 패키지(20)가 실장된 상부 회로기판(120)을 안내하여 상부 회로기판의 비아 홀(121)과 상부 도전부(61)가 정위치에서 접속되도록 하는 것으로, 상부 회로기판(120)의 측면(122)이 밀접하게 접촉하면서 이동할 수 있도록 상부 회로기판 측면(122)과 나란한 담장 형상으로 형성될 수 있다.The
가이드부(621)의 일단은 비탄성 절연패드(62)의 가장자리와 연결되고, 타단(622)은 푸셔(50)의 하단에 부착된다. 가이드부(621)는 비탄성 절연패드(62)와 일체로 형성될 수도 있고, 비탄성 절연패드(62)와 별개로 부품으로 형성될 수 있으나, 비탄성 절연패드(62)를 제조하는 공정에서 일체로 형성하는 것이 견고성 등의 측면에서 보다 바람직하다. 가이드부(621)가 비탄성 절연패드(62)와 별개의 부재로 형성되는 경우, 가이드부(621)의 일단은 비탄성 절연패드(62)에 접착제로 부착될 수 있으며, 비탄성 절연패드(62)와 같은 재질의 재료가 이용될 수 있다.One end of the
본 발명의 일실시예에 따른 테스트 장치에서는 상부 소켓(60)에 가이드부(621)가 형성됨에 따라 상부 패키지(20)가 실장된 상부 회로기판(120)은 가이드부(621)를 따라 아래로 이동하면서 상부 소켓(60)과 자연스럽게 정렬이 이루어진다. 따라서 각 기구물 간의 정렬이 용이하게 이루어져 정밀한 테스트를 가능하게 한다.In the test device according to an embodiment of the present invention, as the
이와 같이, 가이드부(621)를 통해 상부 패키지(20)가 실장된 상부 회로기판(120)과 상부 소켓(60)이 정렬된 상태에서, 가이드부의 타단(622)을 푸셔(50)의 하부에 접착제에 의해 부착하고, 접착되는 부분을 진공 밀봉 처리하여 가이드부(621)를 갖는 상부 소켓(60)과 푸셔(50) 사이에서 진공압이 손실되지 않도록 한다. In this way, with the
별개의 부재로 형성되는 가이드부(621)와 비탄성 절연패드(62)를 접착하거나, 상부 소켓(60)의 가이드부(621)를 푸셔(50)에 접착하는 접착제로는 양면 테이프, 액체로 된 순간 접착제 등 다양한 것이 사용될 수 있고, 접착제의 접착력은 진공 픽커에 진공압이 전달되더라도 충분히 견딜 수 있는 정도의 것이 바람직하다. Adhesives for adhering the
도 3에 나타낸 것과 같이, 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치(200)는 다음과 같이 작용한다. 상부 소켓(60)이 실장된 상부 회로기판(120)과 상부 패키지(20)가 장착된 상태에서 푸셔(130)가 구동부에 의해 움직여 하부 패키지(10)를 흡착하여 하부 소켓(40) 위로 운반한 다음, 푸셔(50)의 가압부(51)가 상부 패키지(20)를 가압하면, 상부 패키지(20)와 상부 소켓(60)이 전기적으로 연결되면서, 상부 소켓(60)이 하부 패키지(10)를 가압하여 하부 소켓(40)과 테스터(30)가 전기적으로 연결된다. 이 상태에서 테스터(30)에서 발생하는 테스트 신호가 하부 패키지(10) 및 상부 패키지(20)에 전달됨으로써 하부 패키지(10) 및 상부 패키지(20)에 대한 전기적 테스트가 수행된다. 테스트가 완료된 후, 하부 패키지(10)는 푸셔(50)의 움직임에 따라 하부 소켓(40)에서 언로딩될 수 있다.As shown in FIG. 3, the semiconductor
상술한 것과 같이, 본 발명의 일실시예에 따른 반도체 패키지의 테스트 장치(200)는 상부 소켓에 구비된 가이드부를 통해 상부 패키지, 또는 상부 패키지가 실장된 상부 회로기판이 자연스럽게 정렬되도록 하고, 상부 소켓이 소켓 하우징의 경사면을 따라 하부 패키지에 정렬되도록 함으로써, 기구물들 간의 결합에서 오는 누적 정렬오차를 최소화하여 정밀한 결합이 가능하고, 미세 피치의 반도체 패키지도 오차 없이 정밀한 테스트가 가능하다.As described above, the semiconductor
또한, 테스트 소켓을 러버 소켓으로 구성하여, 종래의 포고핀 구조의 테스트 장치에 비해 신호 전송로의 길이가 짧게 할 수 있으므로, 고속 신호 전송에 있어 신호 왜곡을 방지할 수 있고, 고속 동작을 하는 반도체 패키지의 정밀 테스트가 가능하다.In addition, by configuring the test socket with a rubber socket, the length of the signal transmission path can be shortened compared to a conventional pogo pin structure test device, so signal distortion can be prevented during high-speed signal transmission, and semiconductors that operate at high speeds can be used. Precise testing of the package is possible.
또한, 상부 소켓을 러버 소켓으로 구성함으로써, 종래의 미세한 틈새를 가진 포고핀 형태의 테스트 장치에 비해 진공압 손실이 최소화되어 반도체 패키지를 안정적으로 픽업할 수 있다.In addition, by configuring the upper socket as a rubber socket, vacuum pressure loss is minimized compared to a conventional pogo pin-type test device with a fine gap, making it possible to stably pick up a semiconductor package.
또한, 상부 소켓을 접착제를 이용하여 푸셔에 결합되도록 하여 상부 패키지의 분리 및 결합이 용이하며, 상부 소켓 어셈블리가 하부 패키지와 접촉 시 발생하는 충격을 접착제가 일부 흡수하여 충격이 완화되는 효과도 발휘한다.In addition, the upper socket is connected to the pusher using adhesive, making it easy to separate and combine the upper package, and the adhesive absorbs some of the shock that occurs when the upper socket assembly contacts the lower package, thereby reducing the impact. .
도 4 및 도 5는 본 발명에 따른 반도체 패키지의 테스트 장치의 다양한 변형예를 나타낸 것이고, 도 6은 도 5에 따른 반도체 패키지의 테스트 장치가 위치 정렬되는 것을 순서적으로 보여주기 위한 것이다.FIGS. 4 and 5 show various modifications of the semiconductor package test device according to the present invention, and FIG. 6 shows the sequential alignment of the semiconductor package test device according to FIG. 5 .
도 4 및 도 5에 도시된 테스트 장치는 상부 소켓 어셈블리만 발췌하여 도시하고 있는 것으로, 도 1 및 도 2를 참조하여 설명한 테스트 장치(200)와 도 4에 도시된 테스트 장치는 상부 패키지와 상부 소켓이 상부 회로기판 없이 직접 접속된다는 점에서만 차이가 있고, 도 5는 도 4의 테스트 소켓에서 상부 소켓의 가이드부가 변형되었다는 점에서만 차이가 있으므로, 차이점을 위주로 설명한다.The test device shown in FIGS. 4 and 5 illustrates only the upper socket assembly, and the
도 4에 나타낸 테스트 장치의 상부 소켓 어셈블리는 상부 회로기판(120)이 없이 상부 패키지(20)와 상부 소켓(60)이 직접 접속되는 구조를 가진다. 상부 패키지(20)와 상부 소켓(60)이 직접 접속되는 구조에서는 푸셔(50)의 진공 홀(52)과 상부 패키지(20)의 상부 패키지 단자(21)와 상부 소켓(60)의 상부 도전부(61)가 결합된 측면의 공간과 비탄성 절연패드(62)의 필름 홀(651)을 통해 진공 경로가 형성될 수 있다.The upper socket assembly of the test device shown in FIG. 4 has a structure in which the
가이드부(621)는 상부 패키지(20)의 측면(22)이 밀접하게 접촉하면서 이동할 수 있도록 상부 패키지 측면(22)과 나란한 담장 형상으로 형성될 수 있다. 상부 소켓(60)에 가이드부(621)가 형성됨에 따라 상부 패키지(20)는 가이드부(621)를 따라 아래로 이동하면서 상부 소켓(60)과 자연스럽게 정렬이 이루어진다. 따라서 각 기구물 간의 정렬이 용이하게 이루어져 정밀한 테스트를 가능하게 한다.The
도 5에 나타낸 테스트 장치의 상부 소켓 어셈블리는 가이드부(621)의 형상이 변형된 것이다.The upper socket assembly of the test device shown in FIG. 5 has a modified shape of the
가이드부(621)는 상부 패키지(20)의 측면(22)과 나란한 담장 형상의 수용부(6211)와, 수용부(6211)에서 푸셔(50) 측으로 갈수록 넓어지는 테이퍼 형상의 안내부(6212)를 구비한다. 수용부(6211)는 상부 패키지(20)의 측면이 밀접하게 접촉하면서 이동할 수 있도록 상부 패키지 측면(22)과 나란한 담장 형상으로 형성되고, 안내부(6212)는 상부 패키지(20)가 수용부(6211)로 안내되도록 수용부(6211)에서 상측으로 갈수록 넓어지는 테이퍼 형상으로 형성될 수 있다.The
상부 패키지(20)와 상부 소켓(60) 간의 정렬이 이루어질 수 있도록, 수용부(6211)의 두께(s)는 상부 패키지 측면(22) 두께(p)의 적어도 0.1배 이상을 수용하는 두께를 가지는 것이 바람직하고, 상부 패키지 측면(22) 두께(p)의 0.6 내지 0.7배를 수용하는 두께를 가지는 것이 더욱 바람직하다.To ensure alignment between the
도 5에 도시된 바와 같은 가이드부(621)의 변형된 형상은 도 2 및 도 3에 도시된 상부 회로기판(120)을 갖는 테스트 장치에도 그대로 적용될 수 있다. 이 경우에는 상부 패키지(20)가 실장된 상부 회로기판(120)의 측면(122) 두께의 적어도 0.1배 이상이 가이드부(621)의 수용부(6211)에 수용되도록 하는 것이 바람직하다.The modified shape of the
도 6은 도 5의 상부 소켓 어셈블리의 각 구조물들이 서로 결합되는 것을 보여준다. 도 6의 (a)에서처럼 가이드부(621)가 형성된 상부 소켓(60)에 상부 패키지(20)가 삽입되면 상부 패키지(20)는 가이드부(621)의 안내부(6212)를 따라 이동하여, 도 6의 (b)에서처럼 상부 패키지 측면(22)의 일부가 수용부(6211)에 안착되면서 상부 패키지(20)와 상부 소켓(60)이 정렬된다. 이 상태에서 도 6의 (c)에서처럼 상부 소켓(60)의 가이드부(621)를 푸셔(50)에 부착하면, 상부 소켓(60)에 자연스럽게 정렬된 상부 패키지(20)를 갖는 상부 소켓 어셈블리가 구성된다. 따라서 각 기구물 간의 정렬이 용이하게 이루어져 정밀한 테스트를 가능하게 한다.FIG. 6 shows each structure of the upper socket assembly of FIG. 5 being coupled to each other. As shown in (a) of FIG. 6, when the
가이드부(621)는 상부 패키지(20) 또는 상부 패키지(20)가 실장된 상부 회로기판(120)을 상부 소켓(60)에 정위치로 정렬시킬 수 있는 것이라면 이외에도 다양한 형상으로 구성될 수 있다.The
이상, 본 발명을 본 발명의 원리를 예시하기 위한 바람직한 실시예와 관련하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려 첨부된 청구범위의 사상 및 범위를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능함을 통상의 기술자들은 잘 이해할 수 있을 것이다.Although the present invention has been shown and described in connection with preferred embodiments for illustrating the principles of the invention, the invention is not limited to the construction and operation as shown and described. Rather, those skilled in the art will be able to understand that numerous changes and modifications can be made to the present invention without departing from the spirit and scope of the appended claims.
10 : 하부 패키지 11 : 하부 단자
12 : 상부 단자 20 : 상부 패키지
21 : 상부 패키지 단자 22 : 상부 패키지 측면
30 : 테스터 40 : 하부 소켓
41 : 하부 도전부 42 : 절연부
50 : 푸셔 51 : 가압부
52 : 진공 홀 60 : 상부 소켓
61 : 상부 도전부 62 : 비탄성 절연패드
63 : 절연패드 홀 65 : 지지 필름
70 : 진공 픽커
100, 200 : 반도체 패키지의 테스트 장치
120 : 상부 회로기판 121 : 비아 홀
122 : 상부 회로기판 측면 123 : 기판 홀
140 : 소켓 하우징 141 : 경사면
621 : 가이드부 622 : 타단
651 : 필름 홀 6211 : 수용부
6212 : 안내부10: lower package 11: lower terminal
12: upper terminal 20: upper package
21: upper package terminal 22: upper package side
30: tester 40: lower socket
41: lower conductive part 42: insulating part
50: Pusher 51: Pressure part
52: vacuum hole 60: upper socket
61: upper conductive part 62: inelastic insulation pad
63: Insulating pad hole 65: Support film
70: Vacuum picker
100, 200: Test device for semiconductor package
120: upper circuit board 121: via hole
122: Upper circuit board side 123: Board hole
140: socket housing 141: inclined plane
621: Guide part 622: Other end
651: film hole 6211: receiving portion
6212: Information Department
Claims (9)
상기 상부 소켓은, 탄성 절연물질 내에 다수의 도전성 입자가 포함되어 있는 복수의 상부 도전부와, 상기 복수의 상부 도전부를 서로 절연하고 지지하는 비탄성 절연패드와, 상기 비탄성 절연패드의 가장자리에 일단이 연결되는 가이드부를 포함하여 이루어지되, 상기 비탄성 절연패드와 가이드부는 비탄성 절연소재인 폴리이미드로 형성되고,
상기 가이드부는 타단이 상기 푸셔에 부착되어, 상기 상부 패키지를 안내하여 상기 복수의 상부 패키지 단자와 상기 복수의 상부 도전부가 정위치에서 접속되도록 하되,
상기 가이드부는 상기 상부 패키지의 측면과 나란한 담장 형상으로 상기 비탄성 절연패드를 제조하는 공정에서 일체로 형성되는 것을 특징으로 하는 반도체 패키지의 테스트 장치. An upper socket coupled to a pusher and connected to a lower package placed on the lower side on which an upper package having a plurality of upper package terminals is mounted, a lower socket connected to the lower package mounted on a tester and placed on the upper side, and moving to the pusher A semiconductor package test device for testing a package-on-package type (POP) semiconductor package, comprising a vacuum picker capable of being coupled to adsorb and pressurize the lower package, comprising:
The upper socket includes a plurality of upper conductive parts containing a plurality of conductive particles in an elastic insulating material, an inelastic insulating pad that insulates and supports the plurality of upper conductive parts from each other, and one end connected to an edge of the inelastic insulating pad. It includes a guide part, wherein the inelastic insulating pad and the guide part are made of polyimide, a non-elastic insulating material,
The other end of the guide part is attached to the pusher to guide the upper package so that the plurality of upper package terminals and the plurality of upper conductive parts are connected at the correct position,
A test device for a semiconductor package, wherein the guide portion is formed integrally in a process of manufacturing the inelastic insulating pad in a fence shape parallel to the side of the upper package.
상기 가이드부는 상기 상부 패키지의 측면과 나란한 담장 형상의 수용부와, 상기 수용부에서 상기 푸셔 측으로 갈수록 넓어지는 테이퍼 형상의 안내부를 갖는 것을 특징으로 하는 반도체 패키지의 테스트 장치.According to claim 1,
A test device for a semiconductor package, wherein the guide part has a fence-shaped receiving part parallel to the side of the upper package, and a tapered guide part that becomes wider from the receiving part toward the pusher.
상기 수용부의 두께는 상기 상부 패키지 측면 두께의 0.1배 이상을 수용하는 두께인 것을 특징으로 하는 반도체 패키지의 테스트 장치.According to claim 3,
A test device for a semiconductor package, characterized in that the thickness of the receiving portion is 0.1 times or more than the side thickness of the upper package.
상기 상부 소켓은, 탄성 절연물질 내에 다수의 도전성 입자가 포함되어 있는 복수의 상부 도전부와, 상기 복수의 상부 도전부를 서로 절연하고 지지하는 비탄성 절연패드와, 상기 비탄성 절연패드의 가장자리에 일단이 연결되는 가이드부를 포함하여 이루어지되, 상기 비탄성 절연패드와 가이드부는 비탄성 절연소재인 폴리이미드로 형성되고,
상기 가이드부는 타단이 상기 푸셔에 부착되어, 상기 상부 패키지가 장착된 상부 회로기판을 안내하여 상기 상부 회로기판의 비아 홀과 상기 상부 도전부가 정위치에서 접속되도록 하되,
상기 가이드부는 상기 상부 회로기판의 측면과 나란한 담장 형상으로 상기 비탄성 절연패드를 제조하는 공정에서 일체로 형성되는 것을 특징으로 하는 반도체 패키지의 테스트 장치.It is coupled to a pusher, and an upper circuit board on which an upper package is mounted is mounted, an upper socket connected to a lower package placed on the lower side, a lower socket connected to the lower package placed on the upper side and mounted on a tester, and movable by the pusher. A semiconductor package test device for testing a package-on-package type (POP) semiconductor package, comprising a vacuum picker capable of being coupled to adsorb and pressurize the lower package, comprising:
The upper socket includes a plurality of upper conductive parts containing a plurality of conductive particles in an elastic insulating material, an inelastic insulating pad that insulates and supports the plurality of upper conductive parts from each other, and one end connected to an edge of the inelastic insulating pad. It includes a guide part, wherein the inelastic insulating pad and the guide part are made of polyimide, a non-elastic insulating material,
The other end of the guide part is attached to the pusher, and guides the upper circuit board on which the upper package is mounted so that the via hole of the upper circuit board and the upper conductive part are connected at the correct position,
A test device for a semiconductor package, wherein the guide portion is formed integrally in a process of manufacturing the inelastic insulating pad in a fence shape parallel to the side of the upper circuit board.
상기 가이드부는 상기 상부 회로기판의 측면과 나란한 담장 형상의 수용부와, 상기 수용부에서 상기 푸셔 측으로 갈수록 넓어지는 테이퍼 형상의 안내부를 갖는 것을 특징으로 하는 반도체 패키지의 테스트 장치.According to claim 7,
A test device for a semiconductor package, wherein the guide part has a fence-shaped receiving part parallel to the side of the upper circuit board, and a tapered guide part that becomes wider from the receiving part toward the pusher.
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