KR102638158B1 - 코발트 합금을 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

코발트 합금을 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102638158B1
KR102638158B1 KR1020180035967A KR20180035967A KR102638158B1 KR 102638158 B1 KR102638158 B1 KR 102638158B1 KR 1020180035967 A KR1020180035967 A KR 1020180035967A KR 20180035967 A KR20180035967 A KR 20180035967A KR 102638158 B1 KR102638158 B1 KR 102638158B1
Authority
KR
South Korea
Prior art keywords
barrier layer
cobalt
contact
semiconductor device
source
Prior art date
Application number
KR1020180035967A
Other languages
English (en)
Other versions
KR20190063356A (ko
Inventor
준이치 고이케
레자 아르가바니
Original Assignee
고쿠리츠다이가쿠호진 도호쿠다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠다이가쿠호진 도호쿠다이가쿠 filed Critical 고쿠리츠다이가쿠호진 도호쿠다이가쿠
Publication of KR20190063356A publication Critical patent/KR20190063356A/ko
Application granted granted Critical
Publication of KR102638158B1 publication Critical patent/KR102638158B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/0215—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing tantalum, e.g. TaSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02153—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing titanium, e.g. TiSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45157—Cobalt (Co) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치는 기판, 상기 기판에 전기적으로 연결되며 코발트 또는 구리를 포함하는 전도성 배선, 상기 전도성 배선을 이웃한 배선으로부터 전기적으로 분리시키는 절연 물질 및 제 1 코발트 합금을 포함하고 상기 전도성 배선과 상기 절연 물질 사이에 배치되는 제 1 장벽층을 포함한다.

Description

코발트 합금을 포함하는 반도체 장치 및 이의 제조 방법 {SEMICONDUCTOR DEVICES INCLUDING COBALT ALLOYS AND FABRICATION METHODS THEREOF}
본 개시는 일반적으로 반도체 장치 및 이의 제조 방법과 관한 것이며, 특히 코발트 기반 금속 합금을 활용하는 새로운 종류의 장치 및 이의 제조 방법에 관한 것이다.
로직 기술에서, 우수한 3차원(3-D) 삼중 게이트(Tri-Gate) 또는 핀 전계 효과 트랜지스터(FinFET)의 우수한 전기적 성능은 제조 단계에서는 10 nm 노드(node), 개발 단계에서는 7 내지 5 nm 노드 및 연구 개발 단계에서는 3 nm 노드로 로직 기술의 스케일링(scaling)을 가능하게 했다. FinFET 기반 프로세서 및 장치는 22 nm 및 14 nm 노드 기술 모두에서 생산 중이다. 10 nm 노드 기술에서, 보고된 다이 면적(die area)은 트랜지스터의 과감한 스케일링(aggressive scaling)과 상호연결 라인 치수로 인해 대략 7.6 mm2이다. 이러한 과감한 기하학적 스케일링은 노드 기술의 추가의 스케일링에 있어서 두 개의 장애를 생성하였다. (1) 금속화 공정에서 후공정(Back-End-of-Line, BEOL) 및 공정중(Middle-of-Line, MOL) 상호연결 라인과 수직 상호연결 액세스(VIA or via)의 저항이 증가하여, 배선 또는 회로의 저항성-용량성(Resistive-Capacitive, RC) 신호 지연이 증가한 점 및 (2) 트랜지스터에 대한 액세스가 저항력이 있는, 트랜지스터의 외부 저항(Extrinsic Resistance 또는 R-External)이 상당히 증가한 점. 따라서, 과감하게 소형화된 장치에서 저저항 콘택 비아(contact via)의 수요가 존재한다.
위에서 언급한 수요를 만족시키기 위해 다양한 양태가 제공되며, 하기를 포함한다.
제 1 양태는,
기판;
코발트 또는 구리를 포함하고 상기 기판에 전기적으로 연결된 전도성 배선;
상기 전도성 배선을 이웃한 배선으로부터 전기적으로 분리시키는 절연 물질; 및
제 1 코발트 합금을 포함하고 상기 전도성 배선과 상기 절연 물질 사이에 배치되는 제 1 장벽층을 포함하는,
반도체 장치이다.
제 2 양태는, 제 1 양태에 있어서, 상기 전도성 배선이 코발트를 포함하는 것인 반도체 장치이다.
제 3 양태는, 제 2 양태에 있어서, 제 2 코발트 합금을 포함하고 상기 전도성 배선과 상기 기판 사이에 배치되는 제 2 장벽층을 추가로 포함하는 것인 반도체 장치이다.
제 4 양태는, 제 2 양태에 있어서, 상기 코발트 합금이 코발트와, 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함하는 것인 반도체 장치이다.
제 5 양태는, 제 2 양태에 있어서, 상기 제 1 장벽층과 상기 제 2 장벽층 중에서 적어도 하나가 비정질(amorphous) 구조를 포함하는 것인 반도체 장치이다.
제 6 양태는, 제 2 양태에 있어서, 상기 제 1 장벽층과 상기 제 2 장벽층 중에서 적어도 하나가 규소(Si), 탄소(C), 질소(N) 및 산소(O) 중에서 적어도 하나를 추가로 포함하는 것인 반도체 장치이다.
제 7 양태는, 제 2 양태에 있어서, 상기 제 1 장벽층이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나와, 규소(Si), 탄소(C), 질소(N) 및 산소(O) 중에서 적어도 하나를 포함하고,
상기 제 2 장벽층이 코발트와, 규소, SiGe, SiC 및 InGaAs 중에서 적어도 하나를 포함하는 것인,
반도체 장치이다.
제 8 양태는, 제 2 양태에 있어서, 상기 제 1 장벽층이 코발트 실리사이드(cobalt silicide)로 형성되고, 상기 코발트 실리사이드가 결정질 구조를 가지며 상기 기판과 에피택셜 결정학적 관계(epitaxial crystallographic relationship)를 갖는 것인 반도체 장치이다.
제 9 양태는, 제 2 양태에 있어서, 상기 제 1 장벽층의 두께가 1 nm 내지 30 nm 범위 내인 것인 반도체 장치이다.
제 10 양태는, 제 2 양태에 있어서, 상기 제 2 장벽층이 하프늄 산화물, 탄탈륨 산화물 및 티타늄 산화물 중에서 적어도 하나를 포함하고 비정질 구조를 갖는 것인 반도체 장치이다.
제 11 양태는, 제 2 양태에 있어서, 상기 제 2 장벽층의 두께가 0.5 nm 내지 5 nm 범위 내인 것인 반도체 장치이다.
제 12 양태는, 제 2 양태에 있어서, 상기 제 2 장벽층이 탄소 및 질소를 추가로 포함하는 것인 반도체 장치이다.
제 13 양태는, 제 2 양태의 반도체 장치를 포함하고, 소스 콘택 및 드레인 콘택을 포함하며, 상기 소스 콘택 및 상기 드레인 콘택은 각각 상기 반도체 장치의 전도성 배선 및 제 1 장벽층을 포함하는 것인 평면 트랜지스터이다.
제 14 양태는, 제 3 양태의 반도체 장치를 포함하고, 소스 콘택 및 드레인 콘택을 포함하며, 상기 소스 콘택 및 상기 드레인 콘택은 각각 상기 반도체 장치의 전도성 배선 및 제 1 장벽층을 포함하는 것인 FinFET 트랜지스터이다.
제 15 양태는, 제 2 양태의 반도체 장치를 포함하고,
셀렉션 게이트(selection gate);
워드라인 계단 콘택(word line staircase contact) 및
소스라인 콘택(source line contact)을 포함하며,
상기 셀렉션 게이트, 워드라인 계단 콘택 및 소스라인 콘택이 각각 상기 반도체 장치의 전도성 배선 및 제 1 장벽층을 포함하는 것인,
3-D V-NAND 메모리 장치이다.
제 16 양태는,
코발트 함량이 30% 내지 99% 범위 내인 적어도 하나의 코발트 합금을 형성하는 단계;와
국부 상호연결 에칭(Local-Inter-Connect etch) 또는 국부 상호연결 세정(Local-Inter-Connect clean) 후, 상기 적어도 하나의 코발트 합금을 소스 및 드레인 영역 상에, 금속 산화막 반도체 전계효과 트랜지스터(MOSFET)의 상기 소스 및 드레인 영역에 저저항 금속 콘택으로 작용하도록 증착하는 단계;
상기 소스 및 드레인 영역은 Si, Ge, SiGe, SiC 및 III-V족 반도체 중에서 적어도 하나를 포함하고,
Co-Ti 합금 중의 Ti와 상기 소스 및 드레인 영역간의 원자간 상호작용은 금속이 상기 소스 및 드레인 영역으로 후속적으로 침투하는 것을 막기 위한 확산 장벽을 형성하며,
기본적인 금속-반도체 접합 쇼트키 장벽(fundamental Metal-Semiconductor junction Schottky barrier)의 높이를 감소시켜, 상기 MOSFET의 채널로부터 상기 콘택 또는 상기 국부 상호연결(Local-Inter-Connect)로 흐르는 전류에 대한 기본적인 금속-반도체 접합 쇼트키 장벽을 낮춘 것인,
제 2 양태의 반도체 장치를 위한 반도체 금속화 상호연결을 형성하는 방법이다.
제 17 양태는, 제 16 양태에 있어서, 상기 적어도 하나의 코발트 합금이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함하는 것인 방법이다.
제 18 양태는, 3차원 수직구조 낸드(3-D V-NAND) 또는 동적 랜덤 액세스 메모리(DRAM)이며, 제 16 양태의 방법으로 제조된 전공정(Front-End-of-Line, FEOL), 공정중(Middle-of-Line, MOL) 및 후공정(Back-End-of-Line, BEOL) 반도체 금속화 상호연결 중에서 적어도 하나를 포함하는 것인 반도체 장치이다.
제 19 양태는,
NMOS 트랜지스터의 게이트 유전층(gate dielectric layer) 상에 적어도 하나의 코발트 합금을 증착하며, 상기 적어도 하나의 코발트 합금은 상기 NMOS 트랜지스터를 위한 일함수 게이트 전극(work-function gate electrode)으로 작용하는 단계;
PMOS 트랜지스터의 게이트 유전층 상에 적어도 하나의 코발트 합금을 증착하며, 상기 적어도 하나의 코발트 합금은 상기 PMOS 트랜지스터를 위한 일함수 게이트 전극으로 작용하는 단계; 및
코어 공간(core space)을 코발트로 채우고, 상기 코어 공간을 둘러싸기 위해 라이너(liner)로서 적어도 하나의 코발트 합금을 상기 일함수 게이트 전극의 각각에 증착하며, 상기 코발트로 채워진 코어 및 상기 라이너를 포함하는 상기 반도체 금속화 상호연결을 형성하는 단계를 포함하고,
상기 반도체 금속화 상호연결의 일함수는 4.2 eV 내지 5.2 eV 범위의 값을 갖도록 조절되는 것인,
제 2 양태의 반도체 장치를 위한 반도체 금속화 상호연결의 일함수를 조절하는 방법이다.
제 20 양태는, 제 19 양태에 있어서, 상기 코발트 합금이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함하는 것인 방법이다.
상기 발명적 개념의 일부 양태예는 종래 기술의 상기의 단점들을 다른 종류의 반도체 장치에 적합한 상호연결을 위한 코발트 기반의 금속 합금 라이너의 디자인을 제공함으로써 다루고 있다. 일부 양태예에서, 상기 금속 라이너의 형성 후에 코발트 충전(fill)이 이어진다. 일부 양태예에서, 상기 금속 라이너의 형성 후에 구리 충전이 이어진다.
일부 양태예에서, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM), 3차원 수직 낸드(three-dimensional Vertical Not-AND, 3-D V-NAND) 메모리 및 금속산화물 반도체 전계효과 트랜지스터(Metal-Oxide Semiconductor Field-Effect Transistor, MOSFET) 속의 마이크로 전자 공학적 적용을 위한, 속도, 액세스 시간(access time) 및 저전력과 같은 향상된 전기적 특성을 갖는 새로운 장치가 창조된다.
일부 양태예에서, 기판 및 전도성 배선을 포함하는 반도체 장치가 개시된다. 상기 전도성 배선은 코발트를 포함하고, 기판과 전기적으로 연결된다. 절연층은 상기 전도성 배선을 이웃한 배선으로부터 전기적으로 분리시키고, 제 1 코발트 합금을 포함하는 제 1 장벽층은 상기 전도성 배선과 상기 절연층 사이에 배치된다.
일부 양태예에서, 상기 반도체 장치가 제 2 코발트 합금을 포함하는 제 2 장벽층을 추가로 포함한다. 상기 제 2 장벽층은 상기 전도성 배선과 상기 기판 사이에 배치된다.
일부 양태예에서, 상기 코발트 합금이 코발트와 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti)로 구성된 군 중에서 적어도 하나를 포함한다. 일부 양태예에서, 상기 제 1 장벽층 및 상기 제 2 장벽층 중에서 적어도 하나가 비정질(amorphous) 구조를 포함한다. 일부 양태예에서, 상기 제 1 장벽층 및 상기 제 2 장벽층 중에서 적어도 하나가 규소(Si), 탄소(C), 질소(N) 및 산소(O) 중에서 적어도 하나를 추가로 포함한다. 일부 양태예에서, 상기 제 1 장벽층이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti)으로 구성된 군 중에서 적어도 하나 및 규소(Si), 탄소(C), 질소(N) 및 산소(O)로 구성된 군 중에서 적어도 하나를 포함한다. 일부 양태예에서, 상기 제 2 장벽층이 코발트와, 규소, SiGe, SiC 및 InGaAs로 구성된 군 중에서 적어도 하나를 포함한다.
일부 양태예에서, 제 1 장벽층이, 결정질 구조를 가지고 기판과 에피택셜(epitaxial) 결정학적 관계를 갖는, 코발트 실리사이드로 형성된다. 일부 양태예에서, 제 1 장벽층의 두께가 1 nm 내지 30 nm 범위 내이다. 일부 양태예에서, 제 2 장벽층이 하프늄 산화물, 탄탄륨 산화물 및 티타늄 산화물 중에서 적어도 하나를 포함하고, 비정질 구조를 갖는다. 일부 양태예에서, 제 2 장벽층의 두께가 0.5 nm 내지 5 nm 범위 내이다. 일부 양태예에서, 제 2 장벽층이 탄소 및 질소를 추가로 포함한다.
일부 양태예에서, 상기 반도체 장치는 소스 콘택 및 드레인 콘택을 포함하는 평면 트랜지스터이다. 일부 양태예에서, 상기 반도체 장치가 소스 콘택 및 드레인 콘택을 포함하는 FinFET 트랜지스터이다. 일부 양태예에서, 상기 반도체 장치가 셀렉션 게이트, 워드 라인 계단 콘택(word line staircase contact) 및 소스 라인 콘택(source line contact)을 포함하는 3-D V-NAND 메모리 장치이다.
일부 양태예에서, 반도체 장치를 형성하는 방법이 개시된다. 상기 방법은 코발트 조성이 30% 내지 99% 범위 내인 적어도 하나의 코발트 합금을 형성하는 공정 단계 및 국부 상호연결 에칭(Local-Inter-Connect etch) 또는 국부 상호연결 세정(Local-Inter-Connect clean) 후에, 상기 적어도 하나의 코발트 합금을 소스 및 드레인 영역 상에 증착하여, MOSFET의 상기 소스 및 드레인 영역에 저저항 금속 콘택으로 작용하도록 하는 공정 단계를 포함한다. 일부 양태예에서, 상기 소스 및 드레인 영역이 Si, Ge, SiGe, SiC 및 III-V 기반 반도체 중에서 적어도 하나를 포함한다.
일부 양태예에서, 상기 적어도 하나의 코발트 합금이 Co-Ti 합금을 포함한다. Co-Ti 합금 중의 Ti과 상기 소스 및 드레인 영역 간의 원자간 상호작용은 상기 소스 및 드레인 영역으로 금속이 후속적으로 침투하는 것을 방지하기 위한 확산 장벽을 형성한다. 일부 양태예에서, 상기 MOSFET의 채널로부터 상기 콘택 또는 상기 국부 상호연결로 흐르는 전류에 대한 기본적인 금속-반도체 접합 쇼트키 장벽(fundamental Metal-Semiconductor junction Schottky barrier)을 낮추기 위해 기본적인 금속-반도체 접합 쇼트키 장벽의 높이가 감소된다.
일부 양태예에서, 상기 적어도 하나의 코발트 합금이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함한다. 일부 양태예에서, 상기 방법이 FinFET, 3-D V-NAND 또는 DRAM의 전공정(Front-End-of-Line, FEOL), 공정중(Middle-of-Line, MOL) 및 후공정(Back-End-of-Line, BEOL) 반도체 금속화 상호연결(semiconductor metallization interconnect)을 만들기 위해 사용된다.
일부 양태예에서, 반도체 금속화 상호연결의 일함수(work-function)를 조절하기 위한 방법이 개시된다. 상기 방법은 적어도 하나의 코발트 합금을 NMOS 트랜지스터의 게이트 유전층(gate dielectric layer) 상에 증착하는 공정 단계를 포함한다. 상기 적어도 하나의 코발트 합금은 상기 NMOS 트랜지스터를 위한 일함수 게이트 전극으로 작용한다. 상기 방법은 적어도 하나의 코발트 합금을 PMOS 트랜지스터의 게이트 유전층 상에 증착하는 단계를 추가로 포함한다. 상기 적어도 하나의 코발트 합금은 상기 PMOS 트랜지스터를 위한 일함수 게이트 전극으로 작용한다. 상기 방법은, 라이너(liner)로서 적어도 하나의 코발트 합금을 소스 및 드레인 영역의 각각 상에 증착하여 코어 공간(core space)을 둘러싸고, 상기 코어 공간을 코발트로 채워서, 상기 코발트로 채워진 코어 및 상기 라이너를 포함하는 반도체 금속화 상호연결을 형성하는 단계를 추가로 포함한다. 상기 반도체 금속화 상호연결의 일함수는 4.2 eV 내지 5.2 eV 범위의 값을 갖도록 조절된다. 한 양태예에서, 상기 코발트 합금이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함한다. 한 양태예에서, 상기 방법이 FinFET, 3-D NAND 또는 DRAM 금속화 상호연결을 만들기 위해 사용된다.
본 발명의 목적, 특징, 이점은 도면을 참조함과 함께 상기 발명의 다양한 관점에 대한 하기의 상세한 설명으로부터 명확해질 것이다. 하기의 주제는 자세하게 설명되고 하기의 도면에 나타낸, 다양한 구체적인 양태예를 통해 교시된다.
도1은 관련 기술의 MOSFET 단면을 소스-드레인 방향(즉, y축 방향)을 따라 나타낸다.
도2는 일부 양태예에 따른 MOSFET 단면을 소스-드레인 방향(즉, y축 방향)을 따라 따라 나타낸다.
도3은 일부 양태예에 따른 FinFET 구조를 갖는 MOSFET의 단면을 소스-드레인 방향(즉, y축 방향)을 따라 따라 나타낸다.
도4는 관련 기술의 3-D V-NAND 메모리 셀(memory cell)을 나타낸다.
도5는 일부 양태예에 따른 3-D V-NAND 메모리 셀을 나타낸다.
도6은 도5에서 A로 표시된 확대 영역을 나타낸다.
도7은 일부 양태예에 따른, MOSFET을 형성하는 방법을 보여준다.
도8은 반도체 산업에서 사용되는 물질들의 전형적인 저항의 표를 보여준다.
도9는 일부 양태예에 따른, 증착 직후의(상단 이미지), 400℃ 어닐링된(중단 이미지) 및 600 ℃ 어닐링된(하단 이미지) Co/CoTi/SiO2의 미세구조의 투과전자현미경(Transmission Electron Miscroscopy, TEM) 단면 이미지를 보여준다.
도10은 일부 양태예에 따른, 증착 직후의(상단 이미지), 400℃ 어닐링된(중단 이미지) 및 600℃ 어닐링된(하단 이미지) Co(150 nm)/Co-Ti(3 nm)/SiO2 샘플 구조의 코발트 합금 장벽층의 에너지분산형 분광기(Energy Dispersive Spectroscopy, EDS) 강도 프로파일을 보여준다.
도11은 일부 양태예에 따른, 증착 직후의(도13의 범례에서 간단히 "as dep"), 10분간 300℃ 어닐링된, 20분간 300℃ 어닐링된, 30분간 300℃ 어닐링된, 45분간 300℃ 어닐링된 Co/Co-Ti/SiO2 구조의 캐패시턴스-전압(Capacitance-Voltage, C-V) 장치 측정을 보여준다.
도12는 일부 양태예에 따른 상기 규소와 인터페이스된 Co/Co-Ti/Si 장벽층의 TEM 단면 이미지(20 nm 스케일의 좌측 이미지, 5 nm 스케일로 확대된 우측 이미지)를 보여준다.
도13은 일부 양태예에 따른 상기 코발트 합금층의 두께 전체에 걸친 Si, Co 및 Ti의 조성 분포를 보여준다.
도14는 본 개시의 양태예에 따른 Co-Ti의 코발트 합금 상에서 수행된 원형 전송 라인 방법(Circular Transmission Line Method, CTLM)을 이용한 저항 측정에 의해 수집된 실험적 콘택 저항 장치 데이터를 보여준다.
도15(a) 및 도15(b)는 본 개시의 양태예에 따른 Co-Ti의 코발트 합금 상에서 수행된 원형 전송 라인 방법(CTLM)을 이용한 저항 측정에 의해 수집된 실험적 콘택 저항 장치 데이터를 보여준다.
도16(a) 및 도16(b)는 일부 양태예에 따른 (a) 열 응력(thermal strss) 및 (b) 250℃에서 3MV/cm인 바이어스 열 응력(bias thermal stress)이 가해진 후의 Co 및 Co/CoTix 게이트를 갖는 MOS 캐패시터(capacitor)를 위한 플랫 밴드 전압 값(flat band voltage value, Vfb)을 보여준다.
도17(a), 도17(b), 도17(c) 및 도17(d)는 일부 양태예에 따른 도17(a)의 증착 직후의 샘플, 도17(b)의 400℃에서 어닐링된 샘플, 도17(c)의 500℃에서 어닐링된 샘플 및 도17(d)의 600℃에서 어닐링된 샘플 중의 SiO2/CoTix/Cu 구조의 조성 분포를 보여준다.
도18은 일부 양태예에 따른 Co/SiO2/p-Si 및 Co/CoTix/SiO2/Si 구조를 갖는 샘플의 온도에 따른 저항 변화를 보여준다.
본 발명은 새로운 종류의 금속 합금을 반도체 산업 웨이퍼 공정에서 활용하는, 새로운 종류의 장치에 관한 것이다. 하기의 설명은 상기 기술 분야에서의 통상의 기술자가 상기 발명을 만들고 사용할 수 있도록 하기 위해서 및 특정한 적용 상황에서 상기 발명을 결합할 수 있도록 하기 위해서 제시된다. 다른 적용에 다양한 사용뿐만 아니라, 다양한 수정도 상기 기술 분야에서의 기술자에게 쉽게 명백할 것이며, 본원에 정의된 일반적인 원리는 넓은 범위의 양태에 적용될 수 있다. 따라서, 본 발명은 제시된 양태에 한정하려는 의도를 지니지 않으며, 여기에 개시된 원리 및 신규한 특징에 부합하는 가장 넓은 범위를 허용하려는 의도를 지닌다.
향상된 구동 전류, 액세스 시간 및 감소된 전력 소비를 갖는 장치는 그것에 액세스하기 위해 설계된 콘택 및 라인 저항을 낮춤으로써 달성될 수 있다. 예를 들어, 정적 랜덤 액세스 메모리(SRAM)는 휘발성(인가된 전력의 스위치가 꺼지면 데이터가 삭제됨)의, 로직 기술에서“0” 및 “1”로 정의하는 일반적인 데이터 저장 셀이다. 전형적인 SRAM은 국부 상호연결(Local-Inter-Connect, LIC) 금속화부와 함께 연결된 6개의 트랜지스터로 구성된다. 개개의 트랜지스터로의 액세스는 상기 게이트와의 비아 콘택(via contact), 소스와의 콘택, 드레인과의 콘택 및 기판과의 콘택을 통해 존재한다. 트랜지스터와의 액세스 콘택 및 상기 SRAM 회로를 형성하는 국부 상호연결 배선의 저항이 상기 회로의 최종 성능을 직접 결정한다. 일반적으로, 이 저항은 FEOL에서는 트랜지스터로의 액세스 콘택에 의해 결정되며, MOL에서는 국부 상호연결 배선에 의해 결정된다. 상기 FEOL/MOL에서의 전류 금속화 기술은 고저항 티타늄, 티타늄 나이트라이드(Titanium Nitride) 및 이후에 이어지는 저저항 텅스텐 증착(Ti/TiN/W)을 포함한다. 일부 예에서, 최소 피치 BEOL 금속 라인(minimum pitch BEOL metal line)의 저항이 트랜지스터 액세스에 상당히 기여한다. BEOL 최소 피치 금속 라인에서의 전류 금속화 기술은 고저항 탄탈륨 나이트라이드(Tantalum Nitride, TaN), 탄탈륨(Ta) 및 저저항 구리 충전(TaN/Ta/Cu)을 포함한다.
FEOL 및 MOL 14 nm 이하 로직 기술 노드에서, 15 nm 미만의 콘택 임계 치수(CD)를 가지고, 콘택 게이트 피치는 60 nm만큼 작다. 따라서 상기 작은 콘택 홀/트렌치 부피는 상기 W 충전(상기 콘택 홀/트렌치 부피를 더 적게 점유함) 부분이 아닌 고저항 Ti 및 TiN(상기 콘택 홀/트렌치 부피를 더 많이 점유함)을 콘택의 결정적인 최종 저항이 되도록 유도한다. 유사하게, BEOL에서, 비아 및 제 1 금속층이 40 nm만큼 작은 피치와 15 nm 미만의 CD를 가진다. 따라서, 상기 작은 비아/트렌치 금속 홀 부피는 상기 Cu 충전(상기 비아/트렌치 금속 홀 부피를 더 적게 점유함)이 아닌 고저항 TaN 및 Ta(상기 비아/트렌치 금속 홀 부피를 더 많이 점유함)이 금속의 결정적인 최종 저항이 되도록 유도한다.
상기 저항을 감소시키기 위해 최적화할 수 있는 다수의 중요한 요소들은 하기를 포함하지만, 하기로 한정되지 않는다.
계면 저항 - 일반적으로 반도체와의 금속 계면은 쇼트키 장벽(Schottky barrier)이라고 칭해지는 전류 흐름에 대한 장벽을 형성한다. 이 장벽의 높이는 금속 및 반도체의 특성에 의존한다.
금속 라이너 저항 - 마이크로 전자공학적 적용에서 흔하게 사용되는 금속(텅스텐 및 구리)은 접착 및 확산 특성을 위해 라이너 금속이 필요하다. 텅스텐의 경우에는 상기 라이너 금속은 고저항 Ti/TiN이며, 구리의 경우에는 고저항 TaN/Ta이다. 14 nm 이하 노드 로직 기술에서, 상기 금속은 상기 홀/트렌치의 대부분의 부피를 점유하기 때문에, 상기 콘택/비아/라인의 순 저항(net resistance)을 결정한다.
벌크 금속 충전 저항 - 라이너 금속(일반적으로 고저항을 가짐) 뒤의 빈 공간은 저저항 금속으로 충전된다. 상기 지배적인 금속은 FEOL 및 MOL에서 텅스턴이며, BEOL에서 구리이다. 그러나, 과감한 피치 기술에서(예를 들어, 14 nm 이하 노드 로직 노드), 상기 홀/트렌치 부피의 대부분이 고저항 라이너 금속에 의해 점유된다.
도1은 관련 기술의 MOSFET 단면을 소스-드레인 방향(즉, y축 방향)을 따라 나타낸다. 설명 목적을 위해, 평면 트랜지스터가 도시된다. 도1의 평면 트랜지스터는 기판(100), 게이트 유전층(110), 게이트 전극 또는 게이트 금속(120), 소스 및 드레인 영역(130a 및 130b), 측벽 스페이서(140), 제 2 장벽층(150), 제 1 장벽층(160) 및 콘택(170)을 포함한다. 제 2 장벽층(150)은 상기 소스 또는 드레인 영역(130a 또는 130b)과 콘택한다. 제 1 장벽층(160)은 상기 콘택(170)을 상기 게이트 전극(120)으로부터 분리한다. 상기 콘택(170)은 절연 물질층(180)에 의해 서로 전기적으로 분리된다. 제 1 장벽층(160)은 상기 전도성 배선(170)과 상기 절연 물질층(180) 사이에 배치된다. 상기 금속화 공정은 상기 평면 트랜지스터의 소스 영역 또는 드레인 영역 상의 관통 홀(through hole) 안에 Ti/TiN 고저항 금속 라이너를 형성하는 단계를 포함한다. 상기 저항은 100 μΩ-cm까지 높아질 수 있다. 상기 라이너 형성 후에, 상기 평면 트랜지스터의 소스 영역 또는 드레인 영역과 콘택하는 라이너로 둘러싸인 상기 공간을 텅스텐으로 충전하는 과정이 이어진다.
일부 관련 기술에서, 상기 게이트 전극도 마찬가지로 텅스텐으로 형성된다. 상기 텅스텐 저항이 8 μΩ-cm 정도임에도 불구하고, 관통 홀의 대부분의 부피가 라이너 두께 D를 갖는 고저항 Ti/TiN 금속으로 충전되며 상기 콘택(170)의 텅스텐은 상기 관통 홀의 대부분의 부피를 점유하지 않는다. 이는 상기 소스 또는 드레인 영역 상의 콘택 영역의 임계 치수(CD)가 22 nm 이하 로직 기술 노드에서 10 nm 정도로 낮기 때문이다. 상기 라이너(160)는 제 1 장벽층이라고도 불리며, 상기 제 1 장벽층은 누설 전류를 위한 통로를 형성하거나 단순히 오작동을 일으키는 장치를 쇼트(short)하기 위해, 상기 콘택(170)으로부터 상기 절연 물질층(180)으로의 금속의 확산을 방지하는 기능을 한다.
이 금속화 스킴(scheme)은 전체적으로 이상적인 장치 성능을 방해하는 고저항 상호연결을 전달한다. 도1의 상기 평면 트랜지스터의 받아들이기 어려울 정도로 높은 순 저항은 상기 관통 홀의 주요 부피를 지배하는 라이너 금속의 높은 저항으로 인한 것이며, 이는 하기의 식1으로 나타내어진다.
[식1]
Figure 112018036173968-pat00001

R(현재 기술) = MOSFET 소스 및 드레인과의 콘택 홀 또는 트렌치의 대략적인 총 저항
R(계면) = MOSFET의 소스 및 드레인의 과도하게 도핑된 포켓의 저항과 함께 제 1 금속 콘택(이 경우 Ti)으로부터 발생하는 저항. 이 저항은 흔히 쇼트키 장벽이라고 인용된다.
R(장벽 (Ti+TiN)) = 콘택 홀/트렌치의 바닥 및 측벽 라이너에 있는 Ti+TiN의 저항
R(W 충전) = 상기 콘택 홀/트렌치를 충전하는 텅스텐의 저항
관련 기술에서, R(장벽 (Ti+TiN))이 R(W 충전)보다 훨씬 더 크므로, 상기 장벽 저항이 전체 저항을 지배한다.
도2는 일부 양태예에 따른 MOSFET의 단면을 소스-드레인 방향(즉, y축 방향)을 따라 도시된다. 설명 목적을 위해, 평면 트랜지스터가 도시된다. 도2의 평면 트랜지스터는 기판(200), 게이트 유전층(210), 게이트 전극 또는 게이트 금속(220), 소스 및 드레인 영역(230a 및 230b), 측벽 스페이서(240), 제 2 장벽층(250), 제 1 장벽층(260), 및 콘택 또는 전도성 배선(270)을 포함한다. 상기 제 2 장벽층(250)은 상기 기판(200)과 상기 콘택(270) 사이에 배치된다. 일부 양태에서, 제 2 장벽층(250)은 상기 소스 또는 드레인 영역(230a 또는 230b)과 콘택한다. 상기 제 1 장벽층(260)은 상기 콘택(270)을 상기 게이트 전극(220)으로부터 분리한다. 상기 콘택(270)은 절연 물질층(280)에 의해 서로 전기적으로 분리된다.
상기 기판(200)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정성 반도체 물질을 포함할 수 있지만, 상기 물질들에 한정되지 않는다. 일부 양태예에서, 상기 기판(200)이 결정성 규소로 제조된다.
상기 게이트 유전층(210)은 상기 기판(200) 상에 형성되며, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 디옥사이드-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k(high-k) 유전 물질 및/또는 이들의 조합을 포함하는 고-k 유전 물질을 포함한다. 일부 양태예에서, 상기 게이트 유전층(210)은 상기 기판(200)의 채널층과 상기 게이트 유전층(210)의 유전 물질 사이에 형성된 계면층(나타내지 않음)을 포함한다.
상기 게이트 전극(220)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 나이트라이드, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 물질 및/또는 이들의 조합과 같은 전도성 물질 중에서 하나 이상의 층을 포함한다. 상기 게이트 전극(220)은 이온 주입(ion implantation) 또는 인시츄 증착(in-situ deposition) 방법을 사용한 도핑에 의해 상기 소스 또는 드레인 영역(230a 또는 230b)을 형성하는 동안, 마스크(mask)로서 사용된다.
상기 측벽 스페이서(240)는 Si3N4, SiON, SiCN, SiCO, SiOCN 또는 다른 적합한 유전 물질 중에서 하나 이상을 포함한다. 상기 측벽 스페이서(240)의 두께는 약 5 nm 내지 약 20 nm 범위 내이다.
상기 제 2 장벽층(250)은 상기 소스 또는 드레인 영역(230a 또는 230b) 상에 형성된다. 상기 제 2 장벽층(250)은 코발트 합금을 포함하며, 상기 전도성 배선(270)과 상기 기판(200) 사이에 배치된다. 일부 양태예에서, 상기 제 2 장벽층(250)은 선택적이다.
상기 제 1 장벽층 또는 라이너(260)는 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti)으로 구성된 군 중에서 적어도 하나와 규소(Si), 탄소(C), 질소(N) 및 산소(O)로 구성된 군 중에서 적어도 하나를 포함한다. 일부 양태예에서, 상기 제 1 장벽층(260)은 코발트 합금을 포함한다. 일부 양태예에서, 제 1 장벽층(260)은 비정질 구조를 가진다. 관통 홀(나타내지 않음)은 상기 소스 또는 드레인 영역(230a 또는 230b) 상에 형성된다. 제 1 장벽층(260)은 공간을 둘러싸기 위해 상기 관통 홀의 안쪽면 상에 형성된다. 제 1 장벽층(260)은 상기 콘택(270)과 상기 절연 물질층(280) 사이에 배치된다.
일부 양태예에서 제 1 장벽층(260)이 저저항의 라이너로서 아주 얇은(2 nm 미만의 두께) 코발트 합금 층으로 형성되며, 상기 저항은 10 μΩ-cm만큼 낮을 수 있다. 상기 제 1 장벽층(260)의 형성 후에 상기 제 1 장벽층(260)으로 둘러싸인 공간을, 소스 또는 드레인 영역(230a 또는 230b)과의 콘택을 위해 벌크 코발트로 충전하는 단계가 이어진다. 하나의 양태예에서, 상기 게이트 전극(220) 자체도 코발트 기반이다. 콘택(270) 중의 코발트는 8 μΩ-cm 정도의 저항을 가지며, 도1의 관련 기술에서의 콘택(170) 중의 텅스턴과 비교하여, 상기 관통 홀의 부피의 대부분을 점유한다. 이 금속화 스킴은 전체적으로 저저항 상호연결을 전달하며, 상기 장치 성능을 상당히 향상시킨다.
일부 양태예에서, 상기 코발트 합금 라이너 또는 제 1 장벽층(260) 및/또는 상기 콘택(270) 중의 코발트 금속은 물리적 기상 증착법(Physical Vapor Deposition, PVD), 화학적 기상 증착법(Chemical Vapor Deposition, CVD), 유기금속 화학 기상 증착법(Metal-Organic Chemical Vapor Deposition, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 상기 기술들의 조합 및 변형에 의해 증착된다. 그러나, 상기 코발트 라이너 및/또는 상기 코발트 금속을 형성하기 위한 방법의 선택은 상기의 증착 방법에 한정되지 않는다. 상기 코발트 합금 라이너 및 상기 코발트 금속 충전을 위한 어떠한 다른 종류의 박막 증착 방법을 사용하는 것은 상기 발명적 개념의 범위에 속한다.
도2의 양태의 장점은 하기에 유도된 첫번째의 기본적인 계산으로부터 분명하다. 도2의 양태에서의 금속의 순 저항은 도1의 양태의 저항보다 (하기의 식이 암시하는 바와 같이) 상당히 낮으며, 이는 상기 관통 홀의 부피를 지배하는 고저항 라이너 또는 장벽 금속을 제거하였기 때문이다. 식2는 하기와 같다.
[식2]
Figure 112018036173968-pat00002

Figure 112018036173968-pat00003

R(제안된 기술) = MOSFET의 소스 및 드레인과의 콘택 홀 또는 트렌치의 대략적인 총 저항.
R(계면) = MOSFET의 소스 및 드레인 영역의 과도하게 도핑된 포켓의 저항과 함께 제 1 금속 콘택(이 경우 Co-Ti)으로부터 발생하는 저항. 이 저항은 일반적으로 쇼트키 장벽으로 언급된다. 도2의 양태는 전류 흐름에 대한 이러한 쇼트키 장벽을 상당히 감소시킨다. 이 계면 저항은 식3으로 주어진다.
[식3]
Figure 112018036173968-pat00004

R(장벽(Co 합금)) = 콘택 홀/트렌치의 바닥 및 측벽 라이너에서의 Co 합금의 저항.
R(Co 충전) = 상기 콘택 홀/트렌치를 충전하는 코발트의 저항.
이러한 순 저항 향상은 로직 및 메모리 제품 둘 다의 RC 지연 향상으로 직접 변환된다.
상기 파생물을 기반으로, 반도체 장치 중에서, 코발트로 구성된 전도성 배선(270)이 절연 물질층(280)에 의해 이웃하는 배선으로부터 전기적으로 분리되며, 예를 들어 규소(Si), SiGe, SiC 또는 InGaAs로 구성된 상기 반도체 기판(200)에 전기적으로 연결된다. 상기 전도성 배선(270)과 상기 절연 물질층(280) 사이의 제 1 계면 및 상기 전도성 배선(270)과 상기 반도체 기판(200) 사이의 제 2 계면에서, Hf, Ta 및 Ti 중에서 적어도 하나의 원소를 포함하는 Co 합금으로 구성된 장벽층(즉, 제 1 장벽층(260) 및 제 2 장벽층(250))이 존재한다. 상기 제 2 및 제 1 장벽층(250 및 260)은 비정질 구조를 가지며, 규소(Si), 탄소(C), 질소(N) 및 산소(O) 중에서 적어도 하나의 원소로 추가로 구성된다. 일부 양태예에서, 제 1 및 제 2 장벽층(260 및 250)은 동일한 구조와 조성을 가진다. 일부 양태에서, 제 1 및 제 2 장벽층(260 및 250)은 동일한 조성을 가지지 않는다.
일부 양태예에서, 상기 배선과 상기 기판(200) 사이의 상기 제 2 계면에서의 제 2 장벽층(250)은 두 층(나타내지 않음)으로 구성되어 있다. 상기 기판과 콘택되는 제 1 장벽층은 Co 및 반도체(예: SiGe, SiC 또는 InGaAs)를 포함하며, 상기 전도성 배선(270)과의 콘택되는 상기 제 2 층은 Hf, Ta 및 Ti의 첫 번째 군 중에서 적어도 하나의 원소 및 C, N 및 O 중에서 적어도 하나의 원소를 포함한다. 상기 제 1 층은, 결정질 구조를 가지고 상기 반도체 기판(200)과 에피택셜 결정학적 관계를 갖는 코발트 실리사이드이고, 그 두께는 1 nm 내지 30 nm 범위 내이다. 상기 제 2 층은 하프늄 산화물, 탄탈륨 산화물 또는 티타늄 산화물을 포함하고, 0.5 nm 내지 5 nm 범위 내의 두께를 갖는 비정질 구조를 가진다. 상기 제 2 층은 추가로 C 및 N을 포함한다.
코발트로 이루어진 상기 전도성 배선(270) 및 상기 절연 물질층(280)과의 계면에서 상기 전도성 배선(270)을 둘러싼 제 1 장벽층(260)은, 회로의 RC 지연을 감소시키기 위해, MOSFET의 소스/드레인, 전극 및 국부 상호연결 또는 최소 피치 금속 라인에 구현될 수 있다. DRAM 및 3-D V-NAND 둘 다에서, 이 장벽과 금속의 스택(stack)은 상기 장치로의 액세스 시간을 감소시킬 것이므로 그것의 읽고 쓰는 특성을 향상시킬 것이다.
도3은 일부 양태예에 따른 FinFET 구조를 갖는 MOSFET의 단면을 소스-드레인 축(즉, y축 방향)을 따라 나타낸다. 도3의 FinFET은 기판 또는 핀(fin, 300), 게이트 유전층(310), 게이트 전극 또는 게이트 금속(320), 소스 및 드레인 영역(330a 및 330b), 측벽 스페이서(340), 제 2 장벽층(350), 제 1 장벽층(360), 및 콘택 또는 전도성 배선(370)을 포함한다. 제 2 장벽층(350)은 상기 기판 또는 핀(300)과 상기 콘택(370) 사이에 배치된다. 일부 양태에서, 제 2 장벽층(350)은 소스 또는 드레인 영역(330a 또는 330b)와 콘택한다. 상기 제 1 장벽층(360)은 상기 콘택(370)을 상기 게이트 전극(320)으로부터 분리시킨다.
상기 기판 또는 핀(300)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정성 반도체 물질을 포함할 수 있지만, 이에 한정되지 않는다. 일부 양태예에서, 상기 기판 또는 핀(300)은 규소 결정으로 제조된다.
상기 게이트 유전층(310)은 상기 기판 또는 핀(300) 상에 형성되며, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 알루미늄 산화물(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전 물질 및/또는 이들의 조합을 포함하는 고-k 유전 물질을 포함한다. 일부 양태예에서, 상기 게이트 유전층(310)이 상기 기판 또는 핀(300)의 채널층과 상기 게이트 유전층(310)의 유전 물질 사이에 형성된 계면(나타내지 않음)을 포함한다.
상기 게이트 전극(320)은 폴리실리콘, 알루미늄 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 나이트라이드, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 물질 및/또는 이들의 조합과 같은 전도성 물질 중에서 하나 이상의 층을 포함한다. 상기 게이트 전극(320)은 이온 주입 또는 인시츄 증착 방법을 사용한 도핑에 의해 상기 소스 또는 드레인 영역(330a 또는 330b)를 형성하는 동안 마스크로서 사용된다.
상기 측벽 스페이서(340)는 Si3N4, SiON, SiCN, SiCO, SiOCN 또는 다른 적합한 유전 물질 중에서 하나 이상을 포함한다. 상기 측벽 스페이서(340)의 두께는 약 5 nm 내지 약 20 nm 범위 내이다.
상기 제 2 장벽층(350)은 상기 소스 또는 드레인 영역(330a 또는 330b) 상에 형성된다. 상기 제 2 장벽층(350)은 코발트 합금을 포함하며, 상기 전도성 배선(370)과 상기 기판 또는 핀(300) 사이에 배치된다. 일부 양태예에서, 상기 제 2 장벽층(350)은 선택적이다.
상기 제 1 장벽층 또는 라이너(360)는 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti)으로 구성된 군 중에서 적어도 하나와 규소(Si), 탄소(C), 질소(N) 및 산소(O)로 구성된 군 중에서 적어도 하나를 포함한다. 일부 양태예에서, 상기 제 1 장벽층(360)은 코발트 합금을 포함한다. 일부 양태예에서, 제 1 장벽층(360)은 비정질 구조를 가진다. 관통 홀(나타내지 않음)은 상기 소스 또는 드레인 영역(330a 또는 330b) 상에 형성된다. 제 1 장벽층(360)은 공간을 둘러싸기 위해 상기 관통 홀의 안쪽 면 상에 형성된다.
일부 양태예에서, 제 1 장벽층(360)이 저저항의 라이너로서 아주 얇은(2 nm 미만의 두께) 코발트 합금 층으로 형성되며, 상기 저항은 10 μΩ-cm 정도로 낮을 수 있다. 상기 제 1 장벽층(360)의 형성 후에 상기 제 1 장벽층(360)으로 둘러싸인 공간을 소스 또는 드레인 영역(330a 또는 330b)과의 콘택을 위해 벌크(bulk) 코발트로 충전하는 단계가 이어진다. 하나의 양태예에서, 상기 게이트 전극(320) 자체도 코발트 기반이다. 콘택(370) 중의 코발트는 8 μΩ-cm 정도의 저항을 가지고, 도1의 관련 기술에서의 콘택(170) 중의 텅스턴과 비교해서, 상기 관통 홀의 부피의 대부분을 점유한다. 이 금속화 스킴은 전체적으로 저저항 상호연결을 전달하며, 상기 장치 성능을 상당히 향상시킨다.
일부 양태예에서, 상기 코발트 합금 라이너 또는 제 1 장벽층(360) 및/또는 상기 콘택(370) 중의 코발트 금속은 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 유기금속 화학 기상 증착법(MOCVD), 원자층 증착법(ALD) 또는 상기 기술들의 조합 및 변형에 의해 증착된다. 그러나, 상기 코발트 라이너 및/또는 상기 코발트 금속 형성을 위한 방법의 선택은 상기의 증착 방법에 한정되지 않는다. 상기 코발트 합금 라이너 및 상기 코발트 금속 충전을 위한 어떠한 다른 종류의 박막 증착 방법을 사용하는 것은 상기 발명적 개념의 범위에 속한다.
도3의 FinFET의 제 1 장벽층(360) 및 콘택(370)을 포함하는 상기 3차원 구조 및 상기 콘택 구조는 도1의 상기 평면 트랜지스터에 비해 더 나은 성능을 제공한다. 상기 관련 기술은 상기 FinFET 장치의 외부 저항은 감소시키지만 상기 FinFET 또는 상기 FinFET 중의 콘택 구조의 저항은 감소시키지 않음으로써 더 높은 성능을 갖는 FinFET을 제조한다. 도3의 FinFET의 금속화 공정은 라이너 또는 제 1 장벽층(360) 중의 저저항 라이너 금속으로서 아주 얇은(2 nm 미만의 두께) 코발트 합금을 포함한다. 일부 양태예에서, 상기 FinFET 중의 라이너의 저항이 10 μΩ-cm 정도로 낮다. 상기 코발트 금속 공정 후에는 상기 FinFET의 소스 또는 드레인 영역(330a 또는 330b)과의 콘택을 위해 상기 라이너로 둘러싸인 공간을 벌크 형태의 코발트로 충전하는 단계가 이어진다. 일부 양태예에서, 상기 게이트 전극(320) 자체도 코발트 기반일 수 있다. 일부 실시예에서, 상기 코발트 저항은 8 μΩ-cm 정도이며, 22 nm 이하 로직 기술 노드에서 10 nm만큼 낮은 콘택 임계 치수(CD)에서도, 상기 코발트는 상기 소스 또는 드레인 영역(330a 또는 330b) 상 콘택 구조의 관통 홀의 부피 대부분을 충전한다. 이 금속화 스킴은 전체적으로 저저항 상호연결을 전달하므로, 장치 성능을 상당히 향상시킨다.
일부 양태예에서, 상기 코발트 합금 라이너 및/또는 상기 FinFET 중의 코발트 금속은 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 유기금속 화학 기상 증착법(MOCVD), 원자층 증착법(ALD), 또는 상기 기술들의 조합 및 변형에 의해 증착된다. 그러나, 상기 코발트 라이너 및/또는 상기 코발트 금속을 형성하기 위한 방법의 선택은 상기의 증착 방법에 한정되지 않는다. 상기 코발트 합금 라이너 및 상기 코발트 금속 충전을 위한 다른 종류의 박막 증착 방법을 사용하는 것은 상기 발명적 개념의 범위에 속한다.
도4는 관련 기술의 3-D V-NAN 메모리 셀을 나타낸다. 예시 목적을 위해, 5개의 층만이 도시된다. 이는 셀렉션 게이트(403 및 412)를 포함하는 층, 워드라인인 컨트롤 게이트(404 및 411)를 포함하는 층, 워드라인인 컨트롤 게이트(405 및 410)를 포함하는 층, 워드라인인 컨트롤 게이트(406 및 409)를 포함하는 층 및 셀렉션 게이트(407 및 408)를 포함하는 층이다. 상기 5개의 층은 유전층 상에 위치한 채널(401)에 전기적으로 연결된다(예를 들어, 유전물질 스택을 통해서). 상기 채널(401) 및 상기 5개의 층(412, 411, 410, 409 및 408)의 계단 구조의 끝 영역 상에, 라인 콘택들(402, 413, 414, 415, 416, 417 및 418)이 각각 형성된다. 상기 라인 콘택(402)는 비트 라인(bit line)이며, 다른 라인들은 워드 라인 및 소스 라인이다. 30:1 이상부터 80:1 이상까지 가변적인 종횡비를 갖는 계단 콘택 홀(나타내지 않음)은 한 단계로 처리된다.
로직 기술과 유사하게, 상기 금속화 공정은 Ti/TiN을 상기 관통 홀 중의 고저항 라이너 금속으로서 포함한다. 즉, 콘택 라인(402, 413, 414, 415, 416, 417 및 418)의 라이너는 Ti/TiN 층이다. 그런 다음, Ti/TiN 공정 후에는 확산 라인 및 워드 라인과의 콘택을 위해 Ti/TiN으로 이루어진 라인으로 둘러싸인 공간을 벌크 텅스텐으로 충전하는 단계가 이어진다. 콘택 홀의 과도하게 높은 종횡비 때문에, 이 공정은 높은 저항과, 콘택 및 콘택과 콘택 사이의 길이에 따른 저항 변화를 겪는다. 이 금속화 스킴은 전체적으로 이상적인 장치 성능을 방해하는, 고저항 상호연결을 전달한다.
도5는 일부 양태예에 따른 코발트 합금 라이너 및 코발트 금속 충전을 포함하는 3-D V-NAND 메모리 셀을 나타낸다. 예시 목적을 위해, 5개의 층만이 보여진다. 이는 셀렉션 게이트(503 및 512)를 포함하는 층, 워드 라인인 컨트롤 게이트(504 및 511)를 포함하는 층, 워드 라인인 컨트롤 게이트(505 및 510)를 포함하는 층, 워드 라인인 컨트롤 게이트(506 및 509)를 포함하는 층 및 셀렉션 게이트(507 및 508)을 포함하는 층이다. 상기 5개의 층은 유전층 상에 위치한 채널(501)에 전기적으로 연결된다(예를 들어, 유전 물질 스택을 통해). 상기 채널(501) 및 상기 5개의 층(512, 511, 510, 509 및 508)의 계단 구조의 끝 영역 상에, 라인 콘택들(502, 513, 514, 515, 516, 517 및 518)이 각각 형성된다. 상기 라인 콘택(502)은 비트 라인이며, 다른 라인들은 워드 라인 및 소스 라인이다. 30:1 이상부터 80:1 이상까지 가변적인 종횡비를 갖는 계단 콘택 홀(나타내지 않음)은 한 단계로 처리된다.
일부 양태예에서, 상기 금속화 공정이 저저항의 라이너 금속로서 아주 얇은(2 nm 미만의 두께) 코발트 합금층으로 형성된다. 상기 콘택 라인의 저항은 10 μΩ-cm 정도로 낮을 수 있다. 상기 코발트 금속 공정 후에 상기 라이너로 둘러싸인 공간을 확산 라인 및 워드 라인과의 콘택을 위해 벌크 코발트로 충전하는 단계가 이어진다. 상기 코발트 저항은 8 μΩ-cm 정도이며, 상기 코발트는, 상기 라이너 물질 대신에, 이제 관통 홀의 부피 대부분을 충전한다. 이 금속화 스킴은 전체적으로 저저항 상호연결을 전달하며, 따라서, 상기 장치 성능을 상당히 향상시킨다.
일부 양태예에서, 상기 코발트 합금 라이너 및/또는 상기 3-D V-NAND의 코발트 금속은 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 유기금속 화학 기상 증착법(MOCVD), 원자층 증착법(ALD) 또는 상기 기술들의 조합 및 변형에 의해 증착된다. 그러나, 상기 코발트 라이너 및/또는 상기 코발트 금속 형성을 위한 방법의 선택은 상기의 증착 방법에 한정되지 않는다. 상기 코발트 합금 라이너 및 상기 코발트 금속 충전을 위한 다른 종류의 박막 증착 방법을 사용하는 것은 상기 발명적 개념의 범위에 속한다.
도6은 도5에서 A로 표시된 확대 영역을 나타낸다. 상기 확대된 영역 A 중에서, 상기 셀렉션 게이트(508)는 코발트 합금층(610 및 620) 및 코발트층(630)을 가진다. 각각의 라인(517 및 518)은 코발트 합금층(640) 및 코발트 충전(660), 또는 코발트 합금층(650) 및 코발트 충전(670)을 가진다. 이 구조는 상기 라이너 물질층(640 및 650)을 좁히고, Ti/TiN/W 스택보다 낮은 저항을 갖는, 저저항 콘택 금속 코발트가 점유하는 부피를 증가시킨다.
도7은 일부 양태예에서의 MOSFET 상호연결을 형성하는 방법을 나타낸 흐름도를 보여준다. 상기 공정 흐름에서, S701, S702, S703, S704, S705, S706 및 S707 단계는, 본 개시의 한 양태에 따르는, PMOS 트랜지스터를 제조하기 위한 공정 단계다. S708, S709, S710, S711, S712, S713 및 S714 공정 단계는, 본 개시의 한 양태에 따르는, NMOS 트랜지스터를 제조하기 위한 공정 단계다. 일부 양태예에서, 두 단계들의 집합이 동시에 처리될 수 있다. 일부 양태예에서, 그들이 독립적으로 처리될 수 있다. PMOS가 처리될 때, NMOS 영역은 레지스트 및 하드 마스크 물질(hard mask material)을 포함하는 보호층으로 덮힌다. 상기 PMOS 영역 중의 공정 단계가 끝나면, 상기 NMOS 영역을 덮는 보호층은 제거되며, NMOS 트랜지스터를 제조하기 위한 단계(즉, S708, S709, S710, S711, S712, S713 및 S714)가 처리된다. 상기 PMOS 및 NMOS 제조 단계 후, 상기 전체 장치를 제조하는 단계(S715, S716, S717, S718, S719 및 S720 단계)가 처리된다.
먼저, 상기 보호층은 상기 NMOS 영역만을 덮기 위해 형성되며, 상기 PMOS 영역을 덮지 않는다. 포토리소그래피 및 에칭 방법은 S701 및 S702의 단계를 수행하기 위해 처리된다. S701 단계에서, 포토레지스트층이 기판 상에 스핀 또는 증착 방법에 의해 형성된다. 마스크는 상기 기판 상에 위치한다. 일부 양태예에서, UV 포토리소그래피가 수행된다. 상기 마스크는 UV 전자기파가 상기 포토레지스트를 통과하여 상기 포토레지스트를 화학적으로 변화시킬 수 있도록 구멍을 제공한다. 이어서, 현상(development) 공정이 포토레지스트의 패턴을 형성하기 위해 수행된다. 상기 포토레지스트의 패턴을 이용하여, 상기 기판의 에칭이 HCl 또는 다른 적합한 에천트(etchant)를 이용한 습식 에칭 또는 건식 에칭에 의해 처리된다. S703 단계에서, 세정 공정은 상기 기판의 소스 또는 드레인 영역 중의 상기 에칭된 함몰부(etched recessed)를 세정하기 위해 수행된다. S704 단계에서, 돌출된(raised) 에피택셜 SiGe 층이 상기 소스 또는 드레인 영역 중의 에칭된 함몰부 속에 형성되며, SiGe는 인시츄(in-situ) 도핑된다. S705 단계에서, 이온 주입은, 상기 양자 우물(quantum well) 중의 전하 캐리어(charge carrier)의 양을 증가시키기 위하여, 상기 형성된 돌출된 에피택셜 SiGe 층을 도핑하기 위해 수행된다. S708 단계에서, 상기 도펀트(dopant)를 활성화시키고, 이 층에 의해 야기된 변형/응력을 상기 트랜지스터의 채널로 완전히 전달하기 위해, 상기 도핑된 에피택셜 SiGe 층이 레이저에 의해 어닐링(annealing)된다. S707 단계에서, 유전 중간층은 상기 도핑된 소스 또는 드레인 영역을 서로로부터 전기적으로 분리시키기 위해 증착된다. 이어서, 상기 NMOS 영역을 덮는 보호층이 제거되고, 상기 PMOS 영역은 보호층으로 덮힌다.
포토리소그래피 및 에칭 방법은 S708 및 S709의 단계들을 수행하기 위해 처리된다. 상기 S708 단계에서, 포토레지스트 층이 기판 상에 스핀 또는 증착 방법에 의해 형성된다. 마스크는 상기 기판 상에 위치한다. 일부 양태예에서, UV 리소그래피가 수행된다. 상기 마스크는 UV 전자기파가 상기 포토레지스트를 통과하여 상기 포토레지스트를 화학적으로 변화시킬 수 있도록 구멍을 제공한다. 이어서, 현상 공정은 포토레지스트의 패턴을 형성하기 위해 수행된다. 상기 포토레지스트의 패턴을 이용하여, 상기 기판의 에칭은 HCl 또는 다른 적합한 에천트를 이용한 습식 에칭 또는 건식 에칭에 의해 처리된다. S710 단계에서, 세정 공정은 상기 기판의 소스 또는 드레인 영역 중의 에칭된 함몰부를 세정하기 위해 수행된다. S711 단계에서, 돌출된 에피택셜 SiC 층이 상기 소스 또는 드레인 영역 중의 에칭된 함몰부 속에 형성되며, SiC는 인시츄 도핑된다. S712 단계에서, 이온 주입은, 상기 양자 우물 중의 전하 캐리어의 양을 증가시키기 위하여, 상기 형성된 돌출된 에피택셜 SiC층을 도핑하기 위해 수행된다. S713 단계에서, 상기 도펀트를 활성화시키고, 이 층에 의해 야기된 변형/응력을 상기 트랜지스터의 채널로 완전히 전달하기 위해, 상기 도핑된 에피택셜 SiC 층이 레이저에 의해 어닐링된다. S714 단계에서, 유전 중간층은 상기 도핑된 소스/드레인 영역을 서로로부터 전기적으로 분리시키기 위해 증착된다. 이어서, 상기 PMOS 영역을 덮는 보호층이 제거된다.
S715 단계에서, 자기정렬(self-aligned) 또는 비자기정렬(non-self-aligned)된 유전 중간층 콘택을 패턴화하는 공정이 수행된다. S716 단계에서, 콘택 세정이 수행된다. 일부 양태예에서, S717 단계에서, 잠재적인 추가의 NMOS/PMOS 도핑이 수행되지만, 이 단계는 선택적이다. 일부 양태예에서, S718 단계에서, 30% 내지 99% 범위 내인 코발트 조성을 갖는 적어도 하나의 코발트 합금이 형성된다. 상기 S718 단계는 국부 상호연결 에칭(Local-Inter-Connect etch) 또는 국부 상호연결 세정(Local-Inter-Connect clean) 후, 상기 적어도 하나의 코발트 합금을 소스 및 드레인 영역 상에, 상기 MOSFET의 소스 및 드레인 영역에 저저항 금속 콘택으로 작용하도록, 증착하는 단계를 포함한다. 일부 양태예에서, 상기 소스 및 드레인 영역은 Si, Ge, SiGe, SiC 및 III-V 기반 반도체 중에서 적어도 하나를 포함한다. 일부 양태예에서, Co-Ti 합금 중의 Ti와 상기 소스 및 드레인 영역 간의 원자간 상호작용은, 금속이 상기 소스 및 드레인 영역으로 후속적으로 침투하는 것을 막기 위한 확산 장벽층을 형성한다. 일부 양태예에서, 기본적인 금속-반도체 접합 쇼트키 장벽(fundamental Metal-Semiconductor junction Schottky barrier)의 높이를 감소시켜, 상기 MOSFET의 채널로부터 상기 콘택 또는 상기 국부 상호연결(Local-Inter-Connect)로 흐르는 전류에 대한 기본적인 금속-반도체 접합 쇼트키 장벽을 낮춘다. 일부 양태예에서, 상기 적어도 하나의 코발트 합금이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함한다. S719 단계에서, 상기 코발트 합금 라이너로 둘러싸인 코어 공간은, 화학적 기상 증착법(CVD), 스퍼터링(sputtering)과 같은 물리적 기상 증착법 또는 펄스 레이저 증착법(pulsed laser deposition)과 같은 증착 방법에 의해, 코발트로 충전된다. S720 단계에서, 화학적 기계적 연마(chemical and mechanical polishing, CMP)가 상기 표면을 평탄화하기 위해 수행된다.
일부 양태예에서, 함몰된/돌출된 소스/드레인은 Si, SiGe 또는 SiC 기반 물질일 수 있다. 일부 예에서, InGaAs와 같은 좁은 밴드-갭 반도체 물질(small band-gap semiconductor)로 이루어진 얇은 층이 콘택 금속화 전에 증착될 수 있다. 이는 금속화 후에 더 낮은 저항 경로를 추가로 감안한다. 콘택 에칭 및 세정 후, 상기 금속화부는, 코발트 금속 충전이 후에 이어지는 저저항 라이너 금속으로 작용하는, 아주 얇은(2 nm 미만의 두께) 코발트 합금으로 구성된다.
일부 양태예에서, 상기 S718 및 S719 단계도 FinFET, 3-D V-NAND 또는 DRAM의 FEOL, MOL 및 BEOL 반도체 금속화 상호연결을 만들기 위해 사용된다.
일부 양태예에서, 상기 방법이 반도체 금속화 상호연결 중의 금속의 일함수를 조절하기 위해 사용된다. 이는, 상기 방법이 적어도 하나의 코발트 합금을 NMOS 트랜지스터를 위한 일함수 게이트 전극으로 작용하도록 후게이트 유전체(post gate dielectrics) 상으로 증착하는 단계, 적어도 하나의 코발트 합금을 PMOS 트랜지스터를 위한 일함수 게이트 전극으로 작용하도록 후게이트 유전체 상으로 증착하는 단계 및 적어도 하나의 코발트 합금을 후일함수 게이트 전극 상으로 증착하고 상기 게이트 전극 트렌치 속의 나머지 빈 공간을 코발트로 충전하는 단계를 포함한다. 상기 금속의 일함수는 4.2 eV 내지 5.2 eV 범위 내의 값을 갖도록 조절된다. 상기 코발트 합금은 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함한다. 일부 양태예에서, 이 방법은 또한 FinFET, 3-D V-NAND 또는 DRAM 금속화 상호연결을 만들기 위해 사용된다.
일부 양태예에서, W/Ti/TiN 구조를 이용하는 종래 기술과 비교하여, 상기 고저항 Ti/TiN의 이중층 증착은 Co 합금층의 단일층 증착으로 대체되며, 상기 W 핵형성층(nucleation layer)의 증착은 제거된다. 한 양태예에서, 상기 Co 합금층은 비정질층이다. 한 양태예에서, 상기 코발트 합금층의 두께는 약 1 nm이다. 한 양태예에서, 상기 Co 합금은 Co-Ti 이원 합금(binary alloy)이다. 상기 코발트 합금층은 실리사이드 성장을 지연시키고, 상기 콘택 영역 및 또한 상기 고도로 도핑된 에피택셜 영역을 넘은 실리사이드의 측면 성장 또한 막는다.
도8은 반도체 산업에서 사용되는 물질들의 전형적인 벌크 저항값의 표를 나타낸다. 전형적인 10 nm 콘택 임계 치수(CD) 상에서 Ti/TiN/W의 구조는 100 μΩ-cm 에 가까운 저항을 야기한다. 상기 높은 저항은 상기 장치의 성능을 열화시킨다. 이 높은 저항은, 제한된 CD로 인해 콘택 관통 홀의 부피의 좁은 치수의 경우, 상기 관통 홀의 부피 대부분이 W 콘택 금속(도8에서의 약 5.28 μΩ-cm의 저항)이 아닌 Ti/TiN 라이너(도8에서의 54 μΩ-cm 또는 13 μΩ-cm 내지 130 μΩ-cm의 저항)로 충전된다는 사실 때문이다.
실시예
실시예 1
절연 물질로서 사용된 SiO2 기판 상에 또는 반도체 기판으로서 사용된 Si 기판 상에, 0.5 nm 내지 5 nm의 두께를 갖는 Co 합금으로 이루어진 계면층은 Co로 이루어진 순금속 타겟과 합금하는 원소 금속을 동시 스퍼터링(co-sputtering)하여 증착되었다. 이후에 전도성 배선으로서 사용된 Co 층의 스퍼터 증착(sputter deposition)이 150 nm 두께를 가질 때까지 이어졌다. 일부 샘플은 높은 온도에서 진공 중 열적 어닐링(thermal annealing)을 받았다. 하기에 있는 실험적 결과의 서술은 계면층으로 사용된 Co-25원자%Ti(25 원자퍼센트) 합금의 예이다. 10 내지 80 원자%의 범위 내인 Ti, 3 내지 25 원자% 범위 내인 Ta 및 2 내지 25 원자% 범위 내인 Hf의 농도를 갖는, Ti, Ta 및 Hf을 합금화 원소로서 갖는 다른 이원 Co 합금에서 같은 경향이 수득되었는 것이 주목된다. SiO2 및 Si 상에의 상기 Co 층의 접착은 테이프 테스트에 의해 조사되었다. 상기 테스트는 상기 Co 표면을 면도기 커터를 이용하여 1 mm 간격을 갖는 10 X 10 정사각형으로 절단하는 단계, 상기 Co 층 상에 스카치 테이프를 붙이는 단계, 손가락으로 상기 테이프 표면을 활발하게 문지르는 단계, 상기 Co 층으로부터 상기 테이프를 떼어내는 단계 및 상기 Co 층의 남은 정사각형의 수를 세는 단계를 통해 수행된다. Co와 SiO2 사이의 계면층의 확산 장벽 특성은 Co/Co 합금/SiO2/p-타입 Si/알루미늄의 층 스택 구조를 사용하여 조사되었다. 상기 Si 기판의 후면상의 알루미늄(Al) 전극 필름은 양호한 저저항(ohmic) 콘택을 수득하기 위해 10분 동안 350℃에서의 진공 중 스퍼터링 및 어닐링에 의해 증착되었다. 캐패시턴스-전압 곡선은 다양한 지속시간에 대하여 3 MV/cm의 전계 강도 및 300℃의 온도에서의 바이어스 열적 어닐링(Bias Thermal Annealing, BTA) 전후에 수득되었다. 플랫-밴드 시프트(flat-band shift)의 크기는 금속 양이온의 SiO2로의 확산의 정량적 척도로서 사용되었다. Si 상의 코발트의 전기적 콘택 특성은 원형 전송 라인 방법(CTLM)을 이용하여 콘택 저항을 측정함으로써 조사되었다. 샘플은 상기 Co/Co 합금층을 포토리소그래피 방법을 이용하여 원형의 패턴으로 패턴화함으로써 준비하였다. 사용된 Si 기판은 상기 Si 기판으로부터 30 nm 깊이 내에 1021 /cm3의 표면 인 밀도를 갖는 p-타입 Si (001) 배향 단결정 웨이퍼였다. 단면 샘플은 집속이온빔 현미경에 의해 준비되었다. 상기 증착 직후의 샘플 및 어닐링된 샘플의 미세구조는 고해상도 투과 전자 현미경(High-Resolution Transmission Electron Microscopy, HR-TEM)에 의해 관찰되었다. 화학적 조성 프로파일은 엑스선 에너지 분산형 분석기(Energy Dispersive Spectroscopy, EDS)에 의해 측정되었다.
실시예 2
Co-Ti 합금 필름의 다양한 조성은 열적 SiO2/Si 기판 상의 동시 스퍼터링에 의해 증착되었다. 비정질 상(amorphous phase)의 실험적 조성 범위는 투과전자현미경 및 전자 회절에 의해 Co-(22 내지 80)원자%Ti인 것으로 밝혀졌다. 상기 증착 직후의 필름의 전기적 저항은 4탐침법에 의해 측정되었다. Co-25원자%-Ti는 다른 실험을 위해 사용되었다. 상기 비정질 상의 구조 및 조성 프로파일은 TEM-EDS로 조사되었다. 캐패시턴스-전압 곡선은 10분간 다양한 온도에서의 열적 어닐링(thermal annealing, TA) 및 3 MV/cm 하에서의 바이어스 열적 어닐링(bias thermal anneal, BTA) 전후에 포토리소그래피 방법을 이용하여 상기 SiO2/p-Si/Al 상에 패턴화된 상부 전극을 갖는 MOS 샘플을 이용하여 수득되었다. 플랫-밴드 전압은 1/C2 대 V를 플로팅하여 추론하였다. 콘택 특성 연구를 위해, Co (200 nm)/Co-25Ti (1, 2, 3 nm)/p+ -Si 또는 n+ -Si 샘플이 형성되고 1분간 400℃까지 어닐링되었다. 상기 두께가 모두 명목 값이라는 것이 주목된다. p+ -Si 및 n+ -Si의 도펀트 농도는 각각 3 내지 5X1018 cm-3 및 1021 cm-3이었다. 일부 샘플은 30분간 어닐링되었다. 원형 TLM 방법은 콘택 저항을 얻기 위해 사용되었다. 어닐링 전후의 미세구조 및 조성 프로파일도 마찬가지로 조사되었다.
실시예 3
기판은 40 nm 두께의 열적으로 성장된 SiO2 필름으로 코팅된 p-타입 Si 웨이퍼였다. 상기 필름은 상기 기판 상에, 6X10-1 Pa인 동작 압력(working pressure) 및 15 sccm에서 99.99% 순도인 Ar 가스의 유량 수준으로 150 nm 두께의 Cu 필름이 스퍼터링된 후에, Co 및 Ti 타겟의 동시 스퍼터링에 의해 증착되었다. 상기 스퍼터 체임버(chamber)의 기저 압력(base pressure)은 10-5 Pa 이하로 유지되었다. 상기 Cu(150 nm)/CoTix(3 nm) 스택의 구조 및 형태는 에너지 분산형 X선(energy dispersive X-ray, EDX) 분석기가 구비된 HRTEM으로 특성화되었다.
실시예 4
Co 필름(150 nm) 및 CoTix 얇은 필름(3 nm)은 6X10-1 Pa인 동작 압력 및 15 sccm에서 99.9999% 순도인 Ar 가스의 유량 수준으로 2개의 순금속 타켓의 동시 스퍼터링에 의해 SiO2/p-타입 Si 웨이퍼 상에 증착되었다. 필름 저항은 4점 탐침법에 의해 측정되었다.
상기 다양한 실시예들의 결과는 하기에 설명된다.
도9는 본 개시의 양태예에 따르는, 증착 직후의(상단 이미지), 400℃ 어닐링된(중단 이미지), 600℃ 어닐링된(하단 이미지) Co/CoTi/SiO2의 미세구조의 투과전자현미경(Transmission Electron Miscroscopy, TEM) 단면 이미지를 나타낸다. 도9의 상단 이미지는 대략 150 nm 두께의 Co층을 갖는 증착 직후의 샘플을 나타낸다. 어닐링 전에, 도9의 상단 이미지는 상기 대략 3 nm 두께의 CoTix 층이 무질서한 원자적 배열을 갖는 비정질의 구조를 가진다는 것을 나타낸다. 도9의 중단 및 하단 이미지는 각각 10분간 400℃ 및 600℃에서 어닐링된 Co/CoTi/SiO2 샘플을 나타낸다. 400℃에서 어닐링 후(도9의 중단 이미지), 상기 CoTix 층은 연속적인 층 구조와 함께 비정질로 유지된다. 상기 증착 직후의 샘플 및 상기 400℃ 어닐링된 샘플(도10의 상단 및 중단 이미지)의 조성 프로파일은 양쪽 모두 Co 및 Ti가 상기 계면층에 위치한다는 것을 나타낸다. 600℃에서의 추가적인 어닐링은 비정질 영역으로부터 결정질 영역의 생성(도9 및 도10의 하단 이미지)과 함께 Co-Ti 층의 두께 감소를 야기한다.
도10은 본 개시의 양태예에 따르는, 증착 직후의(상단 이미지), 400℃ 어닐링된(중단 이미지) 및 600℃ 어닐링된(하단 이미지) Co(150 nm)/Co-Ti(3 nm)/SiO2 샘플 구조의 코발트 합금 장벽층의 에너지 분산형 분광기(Energy Dispersive Spectroscopy, EDS) 강도 프로파일을 나타낸다. 상기 Ti 분포는, SiO2로부터 O의 분리를 수반하는, SiO2 쪽으로 이동한다. 상기 계면층은 소량의 규소 및 산소와 함께 주로 코발트 및 티타늄으로 구성된다. 상기 Co 프로파일은 어닐링 전에 초기에는 넓은데, 이는 상기 CoTix 층 중의 Co와 상기 상부 Co 필름과의 겹치는 분포 때문이다. 어닐링 온도가 높아짐에 따라, 상기 Co 강도는 상기 계면으로부터 상기 상부 Co 필름으로의 가파른 증가를 보이는데, 이는 상기 CoTix층으로부터의 Co의 분리 및 상부 Co 필름과의 통합을 나타낸다. 600℃ 어닐링 후, 상기 계면층은 더 이상 분명히 확인할 수 없게 된다. EDS 결과에 기반하여 볼 때, 코발트는 상기 계면층으로부터 분리되고, 상기 코발트 위층과의 결합된다. 상기 결과는 상기 비정질 구조 및 상기 코발트 합금 계면층의 화학적 조성이 600℃ 이상에서 불안정해진다는 것을 나타낸다.
도11은 열적 어닐링 전후의 캐패시턴스-전압(C-V) 장치 곡선을 나타낸다. 상기 증착 직후의 샘플의 플랫 밴드 전압은 10분간의 열적 어닐링 후에 약간 양성 쪽으로 이동한다. 그러나, 20분 또는 45분으로 열적 어닐링 시간을 증가시켜도 더 이상의 이동은 관찰되지 않는다. 상기 초기의 이동은 산화물(SiO2) 중의 결함 전하 때문일 것이다. 열적 어닐링 후 더 이상의 이동이 없다는 것은 코발트 또는 합금 원소의 금속 이온이 SiO2로 확산하지 않았음을 나타낸다. 이는 상기 코발트 합금 계면층의 우수한 확산 방지 특성을 나타낸다.
도12는 저배율 및 고배율에서의(각각 좌측 및 우측 도면) Co와 Si 사이의 계면 영역의 단면 도면을 보여준다. 상기 샘플은 200℃에서 10분간 어닐링되었다. 도12의 좌측 도면의 저배율 단면도에서의 밝은 콘스라스트의 밴드는 티타늄 산화물의 형성과 대응한다. 상기 확대된 이미지(도12의 우측 도면)는 상기 코발트 측 상의 티타늄 산화물 및 상기 Si 측 상의 코발트 실리사이드의 이층 구조를 나타낸다.
도13은 상기 코발트 합금층의 두께에 걸쳐 Si, Co 및 Ti의 조성 분포를 나타내며, 상기 Si 영역이 Co를 전혀 포함하지 않기 때문에 Co가 상기 규소층으로 침투하지 않는다는 것을 나타낸다. 이는 상기 코발트 합금이 상기 코발트의 상기 규소층으로의 침투를 방지하는 장벽층이라는 것을 나타낸다.
도14, 도15(a) 및 도15(b)는 원형 전송 라인 방법에 의해 수집된 실험적 콘택 저항 장치 데이터를 나타낸다. 이는 상기 Co-(25at.%Ti) 합금층이 있거나 없는 Co/Si의 측정된 콘택 저항을 나타낸다. 증착 직후 상태에서의 Co 및 Co-Ti 합금의 두께는 각각 150 nm 및 2 nm였다. 200℃에서의 어닐링 후, 콘택 저항은 2.4 X 10-9 μΩ-cm2로 측정되었다. 300℃ 및 추가로 400℃로 어닐링 온도를 높임에 따라, 콘택 저항은 서서히 증가한다. 이 증가는 규소의 n+ 영역으로부터 상기 실리사이드 영역으로의 인 도펀트의 재분배 때문일 것이다. 상기 Co-Ti 합금 계면층의 상기 초기의 두께 및 조성에 따라, 티타늄 산화물 두께, Co 실리사이드 두께 및 콘택 저항에 대해 다른 값이 수득되었다. 그럼에도 불구하고, 상기 티타늄 산화물층의 두께가 0.5 nm 내지 5 nm 범위 내였고 상기 코발트 실리사이드 두께가 1 nm 내지 10 nm 범위 내였을 때에는 10-9 μΩ-cm2 정도의 낮은 콘택 저항을 수득할 수 있었다.
도16(a) 및 도16(b)는 (a) 열 응력(thermal stress) 및 (b) 250℃ 및 3 MV/cm에서 바이어스 열 응력(bias thermal stress)이 가해진 후의 Co 및 Co/CoTix 게이트를 갖는 MOS 캐패시터를 위한 플랫 밴드 전압 값(Vfb)을 나타낸다. 도16(a) 및 도16(b)는, 모든 온도에서, CoTix의 장벽층이 없는 Co/SiO2/Si의 구조가 플랫 밴드 전압의 음이동을 보이는 반면에, CoTix의 장벽층을 갖는 Co/CoTix/SiO2/Si의 구조가 플랫밴드 전압의 양성 이동을 보인다는 것을 보여준다. 이는 CoTix의 장벽층을 갖는 Co/CoTix/SiO2/Si의 구조가 상기 SiO2 층으로의 Co 금속 침투가 없는 향상된 계면 때문에 상기 장치의 향상된 제어를 가능하게 한다는 것을 뒷받침한다.
도17(a), 도17(b), 도17(c) 및 도17(d)는 도17(a)의 증착 직후의 샘플, 도17(b)의 400℃ 어닐링된 샘플, 도17(c)의 500℃ 어닐링된 샘플 및 도17(d)의 600℃ 어닐링된 샘플에서의 SiO2/CoTix/Cu의 구조의 조성 분포를 나타낸다. 통상적인 콘택 금속으로서 구리와 함께 상기 CoTix 합금층을 사용할 때, 도17(a), 도17(b), 도17(c) 및 도17(d)는, 모든 온도에서(즉, 증착 직후, 400℃ 어닐링, 500℃ 어닐링 및 600℃ 어닐링), 구리(Cu)가 상기 규소층을 열화시키기 위해 상기 CoTix 층을 통해 상기 규소 산화물 층으로 침투하지 않음을 보여준다.
도18은 Co/SiO2/p-Si 및 Co/CoTix/SiO2/Si의 구조를 갖는 샘플들의 온도에 따른 저항의 변화를 나타낸다. CoTix 층을 갖는 샘플은 일반적으로 상기 Co 금속과 상기 SiO2층 사이의 상호 침투를 막기 위한 장벽층으로서의 CoTix 층을 갖지 않는 Co/SiO2/p-Si의 구조보다 낮은 저항을 가진다. 이는 CoTix 장벽층이 상기 Co 금속과 상기 SiO2 층 사이, 특히 상기 게이트 스페이서 영역과 상호연결 영역 사이의 상호 침투를 막음으로써 상기 구조에 이익이 된다는 것을 뒷받침한다. 또한, 700 내지 800℃의 높은 온도 영역에서, 상기 CoTix 층을 갖지 않는 Co/SiO2/p-Si 구조의 저항은 극적으로 증가하며, 이는 높은 온도에서 상기 Co 금속과 상기 SiO2 층 사이의 상호 침투를 뒷받침한다. 700 내지 800℃의 높은 온도 영역에서, CoTix 층을 갖는 Co/CoTix/SiO2/Si의 저항은 어떠한 저항의 증가도 없이 낮게 유지되고, 이는 CoTix 층의 기능이 상호 침투에 의한 상기 Co 및 SiO2 층의 열화를 유리하게 막을 수 있다는 것을 뒷받침한다.
상기 구체적인 실시예는 단지 설명을 위해 언급된 것이지 제한을 위한 것이 아니다. 따라서, 이 설명에서, 상기 코발트 합금 라이너 및/또는 금속 코발트는 상호연결을 갖는 임의의 유형의 장치에도 구현된다는 것이 이해될 것이다. 상기 코발트 합금 라이너의 조합과 함께 금속 구리 또는 금속 텅스텐을 사용하는 것도 상기 발명적 개념의 범위 내이다.
FEOL 10 nm 기술 노드에서, 핀 피치(Fin pitch)는 약 34 nm이고, 핀 높이는 약 53 nm인 것으로 예상된다. 기생적 외부 저항(Parastic Extrinsic Resistance, Parasitic External Resistance 또는 R-External)은, 상기 트랜지스터 채널의 증가하는 전하 이동성이 상기 MOSFET의 증가된 구동 전류로 변환되는 것인, 상기 산업이 달성한 이익을 막는다. 이 이동성 증가는 상기 트랜지스터에 얼마나 빠르게 스위치가 켜지고 꺼지는지를 결정한다. 다르게 말하면, 외부 저항은 변형 공학(strain engineering)과 같은 혁신을 무효로 만들고, 상기 산업은 상기 채널 전하 이동성을 향상시키는 것을 달성했다. 콘택 및 실리사이드 금속화부는 외부 저항의 60% 이상을 점유한다. FEOL 금속화부는 콘택 및 국부 상호연결을 위한 Ti/TiN/W을 포함한다. 티타늄(Ti) 및 티타늄 나이트라이드(TiN) 라이너의 확산 및 접착 특성은 콘택 및 국부 상호연결의 텅스텐(W) 충전을 허용한다. PMOS와의 콘택을 위한 티타늄 실리사이드(TiSi), 티타늄 게르마늄 실리사이드(TiGeSi), 및 NMOS와의 콘택을 위한 티타늄 실리사이드(TiSi), 티타늄 카본 실리사이드(TiSiC)는 마이크로 전자 공학 산업에서 전형적인 금속 실리사이드이다. 그들은, 반도체 소스 및 드레인과 콘택할 때, 전하의 흐름에 대한 높은 장벽 특성을 생성한다. 본 개시는 이 금속 시스템을 전하의 흐름에 대한 장벽을 낮추기 위한, 이후에 코발트 충전이 이어지는, 코발트 금속 합금 라이너로 대체한다.
FEOL 10 nm 기술 노드에서, 상기 게이트 피치는 약 54 nm로 예상된다. 금속 게이트는 TaN, TiAlN, TiN 및 W의 복잡한 스택을 갖는 것으로 예상된다. 이 금속 시스템은 PMOS 및 NMOS 트랜지스터를 위한 금속의 일함수를 조절한다. 본 개시는 이 금속 시스템을, 이후에 코발트 충전이 이어지는, 코발트 금속 합금 라이너로 대체한다.
MOL 10 nm 기술 노드에서, 콘택 게이트 피치는 54 nm로 보고된다. 상기 콘택 및 국부 상호연결(LIC) 임계 치수(Critical Dimension, CD)는 15 nm 미만으로 추정된다. 상기 MOL 금속화부는 콘택 및 국부 상호연결을 위한 Ti/TiN/W를 포함한다. 고저항 티타늄(Ti) 및 티타늄 나이트라이드 라이너의 확산 및 접착 특성이 콘택 및 국부 상호연결의 텅스텐(W) 충전을 허용한다. 본 개시는 이 금속 시스템을, 이후에 코발트 충전이 이어지는, 저저항 코발트 금속 합금 라이너로 대체시킨다. 이는 따라서 상당히 향상된 성능을 갖는 새로운 장치를 생성한다.
BEOL 10 nm 기술 노드에서, 최소 금속 피치는 36 nm로 보고된다. 고저항 탄탈륨 나이트라이드(TaN) 및 탄탈륨(Ta) 라이너는 후속적인 구리 씨드(seed) 및 구리 충전이 상기 인접한 낮은 유전 상수를 갖는 중간층 유전체(Inter-Layer-Dielectric)로 확산되는 것을 막기 위해 증착된다. 이중 다마신 공정(Dual-Damascene process)은 금속 라인을 위한 비아 및 트렌치 둘 다를 한 단계 공정 내에서 에칭, 세정 및 금속으로 충전하기 위해 구현된다. 10 nm 노드 기술에서 최소 피치 금속 라인의 임계 치수는 20 nm 미만이다. 이와 같이, 비아 및 트렌치의 대부분 부피는 저저항 구리 금속과 대조적으로 고저항 TaN 및 Ta 금속으로 충전된다. 이는 라인 저항의 상당한 증가를 야기하여, 배선 또는 회로의 RC 신호 지연을 증가시킨다. 본 개시는 이 금속 시스템을 코발트 합금 라이너로 대체하여(2 단계 코발트 합금/코발트 콘택), 상기 라인 저항을 상당히 감소시킨다. 그 결과로, 이것은 또한 전통적인 구리/장벽-씨드 공정의 배선 또는 회로의 RC(Resistive-Capacitive) 신호 지연도 감소시킨다.
메모리 기술에서, 3-D V-NAND는 64-스택 워드 라인(WL) 컨트롤 게이트(CG)와 함께 512 Gb 플래시 메모리를 특징으로 한다. 128.5 mm2의 다이 사이즈(die size)는 제조 단계에 있고, 128-스택 WL 및 CG는 개발 단계에 있다. 개별 셀이 평면 상에 서로 옆에 있는 2-D NAND와 대조적으로, 상기 3-D NAND는 더 작은 풋프린트 및 높은 밀도를 허용한다. 이것은 또한 2-D NAND의 두 주요한 장애, 즉 셀간 간섭과 패턴화의 제한도 제거한다. 3-D V-NAND의 전형적인 공정은 상기 스택화된 쌍(제조 단계의 64-스택 쌍 및 개발 단계의 128-스택 쌍)의 블랭킷 필름 증착으로 시작된다. 높은 종횡비 채널, 계단 및 슬릿 에칭이 그후로 이어진다. 전형적인 채널 피치는 200 nm 미만이고, 직경은 50 nm 미만이다. 상기 구조의 종횡비는 에칭 계류 중인 방향이 30:1 및 60:1보다 크다. 비슷한 치수를 갖지만 30:1 이상부터 80:1 이상까지 가변적인 종횡비를 갖는 계단 콘택 홀은 한 단계로 처리된다. 계단 에칭은 또한 콘택 공정을 위한 복잡한 추가적인 리소그래피 단계를 피하면서, 높은 종횡비 콘택 랜딩을 위한 패드도 정의한다. 상기 워드 라인(WL) 컨트롤 게이트(CG) 콘택은 일반적으로 전형적인 로직 텅스텐 공정(Ti/TiN/W)을 사용한다. 콘택 홀의 극도로 높은 종횡비 때문에, 이 공정은 높은 저항 및 상기 콘택 및 콘택 간 길이에 걸친 저항 변화를 겪는다. 본 개시는 이 금속 시스템을 코발트 충전 또는 구리 충전이 이어지는 코발트 금속 합금 라이너로 대체한다.
본 발명의 양태는 반도체 산업 웨이퍼 공정에서 새로운 종류의 금속 합금을 사용하는 새로운 종류의 장치를 창조하는 것에 관한 것이다. 코발트 금속 합금 시스템은 더 높은 성능을 갖는 장치를 창조하기 위한 FEOL, MOL 및 BEOL 반도체 금속화 상호연결 공정에서의 적용을 위해 개발된 것이다. FEOL 공정에서, 정확하게 조정된 합금 조성 및 2 nm 미만 두께를 갖는 코발트 합금층은 소스, 드레인 및 게이트로의 높은 순 저항 Ti/TiN/W 콘택을 더 낮은 순 저항 코발트 합금/코발트 콘택으로 대체할 수 있도록 한다. 이는 추가로 상기 반도체 장치의 함몰된/돌출된 소스/드레인과 상기 금속 콘택 사이의 계면 저항을 감소시킨다. MOL에서, 이는 고저항 Ti/TiN/W 국부 상호연결을 더 낮은 저항 코발트 합금/코발트로 대체할 수 있도록 한다. 이 조합은 상기 장치의 외부 저항(R-External)을 상당히 감소시키고, 장치 속도를 향상시키며, 새로운 종류의 저전력 장치의 창조를 허용한다. BEOL 공정에서, 이는 확장이 불가능한 TaN/Ta/구리 시드/구리 충전 공정의 대체를 허용한다. 그러나, 2 단계 코발트 합금/코발트는 상기 라인 저항을 낮추어, 그 결과로 전통적인 구리/장벽-씨드 공정의 배선 또는 회로의 RC(Resistve-Capacitive) 신호 지연도 낮춘다. 본 개시는 상당히 낮아진 액세스 저항을 갖는 새로운 세대의 3-D V-NAND 및 DRAM의 창조를 허용한다.
본원에 명시된 예시 방법의 단계는 필수적으로 상기 설명된 순서에 따라 수행될 필요가 없다는 것을 이해해야 하고, 그러한 방법의 단계의 순서는 단지 예시라는 것을 이해해야 한다. 이처럼, 부가적인 단계는 그러한 방법에 포함될 수 있고, 특정 단계는 다양한 양태에 부합한 방법에서 생략되거나 결합될 수 있다.
상기 설명된 양태는 상호간에 배타적이지 않고, 일 양태예와 연결하여 설명된 요소, 부품, 물질 또는 단계는 희망하는 설계 목적을 달성하기 위해 적합한 방법으로 다른 양태와 결합되거나, 다른 양태로부터 생략될 수 있다.
“일 양태예”로 본원에 언급한 것은 상기 양태와 연결하여 설명된 특정 특징, 구조 또는 특성이 적어도 하나의 양태에 포함될 수 있음을 의미한다. 상기 명세서의 다양한 위치에서의 “한 양태예에서”라는 어구의 출현은 반드시 동일한 양태를 반드시 인용하는 것이 아니며, 별개의 또는 대안적인 양태는 다른 양태와 상호간에 반드시 배타적이지는 않다. 동일한 것이 “구현”이라는 용어 및 이 용어의 변형에 적용된다.
이 적용에 사용된 것과 같이, “예”라는 단어는 본원에서 실시예(example), 사례(instance) 또는 도해(illustration)로서 기능함을 의미한다. “예” 또는 “예시적”과 같이 본원에 설명된 어떠한 측면 또는 설계도 필수적으로 다른 측면 또는 설계보다 선호되거나 유리하다고 해석되지 않는다. 그보다는, 상기 단어의 사용은 개념을 구체적인 방식으로 보여주기 위한 것이다.
또한, “또는”이라는 용어는 독점적인 “또는”보다는 포괄적인 “또는”을 의미하기 위한 것이다. 즉, 다르게 명시되거나 문맥 상 명확하지 않은 한, “X는 A 또는 B를 사용한다”는 임의의 자연적인 포괄적 순열을 의미하기 위한 것이다. 즉, 만약 X가 A를 사용하거나, X가 B를 사용하거나, X가 A 및 B를 모두 사용한다면, “X는 A 또는 B를 사용한다”는 앞서 말한 사례 모두에서 충족된다. 또한, 본 출원 및 첨부된 청구 범위에서 사용된 “일” 또는 “하나”이라는 문구는 다르게 명시되거나 단수 형태로 지시되는 것이 문맥상 명확하지 않은 한 일반적으로 “하나 이상”을 의미하는 것으로 해석되어야 한다.
임의의 이어지는 방법 청구항의 요소가 특정 순서로 나열되지만, 상기 청구항 나열이 상기 요소의 일부 또는 전부를 구현하기 위한 특정 순서를 다르게 의미하지 않는 한, 상기 요소들은 상기 특정 순서로 구현되는 것으로 한정하기 위한 것은 아니다.
본원의 청구항 요소는 상기 요소가 “~를 위한 수단” 또는 “~를 위한 단계”라는 어구를 사용하여 명시적으로 나열되지 않는 한 35 U.S.C. § 112(f)의 조항에 의거하여 해석되지 않아야 한다.
설명된 양태의 본질을 설명하기 위해 설명되고 나타낸 세부 사항, 물질 및 배열의 다양한 변화가 해당 기술 분야의 통상의 기술자에 의해 이어지는 청구범위에서 표현된 범위에서 벗어나지 않고 이루어질 수 있다는 것을 추가로 이해해야 한다.

Claims (21)

  1. 기판;
    코발트 또는 구리를 포함하고 상기 기판에 전기적으로 연결된 전도성 배선;
    상기 전도성 배선을 이웃한 배선으로부터 전기적으로 분리시키는 절연 물질;
    제 1 코발트 합금을 포함하고 상기 전도성 배선과 상기 절연 물질 사이에 배치되는 제 1 장벽층; 및
    제 2 코발트 합금을 포함하고 상기 전도성 배선과 상기 기판 내 소스 또는 드레인 영역 사이에 배치되는 제 2 장벽층을 포함하고;
    상기 제 1 장벽층은 상기 전도성 배선을 게이트 전극으로부터 분리하고;
    상기 제 1 장벽층 및 제 2 장벽층 모두는 상기 전도성 배선과 콘택하는,
    반도체 장치.
  2. 제 1 항에 있어서, 상기 전도성 배선이 코발트를 포함하는 것인,
    반도체 장치.
  3. 삭제
  4. 제 2 항에 있어서, 상기 제 1 코발트 합금 또는 상기 제 2 코발트 합금이 코발트와, 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함하는 것인,
    반도체 장치.
  5. 제 1 항에 있어서, 상기 제 1 장벽층과 상기 제 2 장벽층 중에서 적어도 하나가 비정질(amorphous) 구조를 포함하는 것인,
    반도체 장치.
  6. 제 1 항에 있어서, 상기 제 1 장벽층과 상기 제 2 장벽층 중에서 적어도 하나가 규소(Si), 탄소(C), 질소(N) 및 산소(O) 중에서 적어도 하나를 추가로 포함하는 것인,
    반도체 장치.
  7. 제 1 항에 있어서, 상기 제 1 장벽층이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나와, 규소(Si), 탄소(C), 질소(N) 및 산소(O) 중에서 적어도 하나를 포함하고,
    상기 제 2 장벽층이 코발트와, 규소, SiGe, SiC 및 InGaAs 중에서 적어도 하나를 포함하는 것인,
    반도체 장치.
  8. 제 2 항에 있어서, 상기 제 1 장벽층이 코발트 실리사이드(cobalt silicide)로 형성되고,
    상기 코발트 실리사이드가 결정질 구조를 가지며 상기 기판과 에피택셜 결정학적 관계(epitaxial crystallographic relationship)를 갖는 것인,
    반도체 장치.
  9. 제 2 항에 있어서, 상기 제 1 장벽층의 두께가 1 nm 내지 30 nm 범위 내인 것인,
    반도체 장치.
  10. 제 1 항에 있어서, 상기 제 2 장벽층이 하프늄 산화물, 탄탈륨 산화물 및 티타늄 산화물 중에서 적어도 하나를 포함하고 비정질 구조를 갖는 것인,
    반도체 장치.
  11. 제 1 항에 있어서, 상기 제 2 장벽층의 두께가 0.5 nm 내지 5 nm 범위 내인 것인,
    반도체 장치.
  12. 제 1 항에 있어서, 상기 제 2 장벽층이 탄소 및 질소를 추가로 포함하는 것인,
    반도체 장치.
  13. 제 2 항의 반도체 장치를 포함하고, 소스 콘택(source contact) 및 드레인 콘택(drain contact)을 포함하며,
    상기 소스 콘택 및 상기 드레인 콘택은 각각 상기 반도체 장치의 전도성 배선 및 제 1 장벽층을 포함하는 것인,
    평면 트랜지스터.
  14. 제 1 항의 반도체 장치를 포함하고, 소스 콘택 및 드레인 콘택을 포함하며,
    상기 소스 콘택 및 상기 드레인 콘택은 각각 상기 반도체 장치의 전도성 배선과 제 1 장벽층을 포함하는 것인,
    FinFET 트랜지스터.
  15. 제 2 항의 반도체 장치를 포함하고,
    셀렉션 게이트(selection gate);
    워드라인 계단 콘택(word line staircase contact) 및
    소스라인 콘택(source line contact)을 포함하며,
    상기 셀렉션 게이트, 워드라인 계단 콘택 및 소스라인 콘택이 각각 상기 반도체 장치의 전도성 배선 및 제 1 장벽층을 포함하는 것인,
    3-D V-NAND 메모리 장치.
  16. 제 2 항의 반도체 장치를 위한 반도체 금속화 상호연결을 형성하는 방법으로서,
    코발트 함량이 30% 내지 99% 범위 내인 Co-Ti 합금을 형성하는 단계; 및
    국부 상호연결 에칭(Local-Inter-Connect etch) 또는 국부 상호연결 세정(Local-Inter-Connect clean) 후, 상기 Co-Ti 합금을 상기 기판 내 소스 및 드레인 영역 상에, 금속 산화막 반도체 전계효과 트랜지스터(MOSFET)의 상기 소스 및 드레인 영역에 대한 저저항 금속 콘택으로 작용하는 상기 제 2 장벽층의 상기 제 2 코발트 합금으로서 증착하는 단계를 포함하고;
    상기 소스 및 드레인 영역은 Si, Ge, SiGe, SiC 및 III-V족 반도체 중에서 적어도 하나를 포함하고,
    Co-Ti 합금 중의 Ti와 상기 소스 및 드레인 영역간의 원자간 상호작용은 금속이 상기 소스 및 드레인 영역으로 후속적으로 침투하는 것을 막기 위한 확산 장벽을 형성하며,
    기본적인 금속-반도체 접합 쇼트키 장벽(fundamental Metal-Semiconductor junction Schottky barrier)의 높이를 감소시켜, 상기 MOSFET의 채널로부터 상기 콘택 또는 상기 국부 상호연결(Local-Inter-Connect)로 흐르는 전류에 대한 기본적인 금속-반도체 접합 쇼트키 장벽을 낮춘 것인,
    방법.
  17. 제 16 항에 있어서, 상기 Co-Ti 합금이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함하는 것인,
    방법.
  18. 제 16 항의 방법으로 제조된 전공정(Front-End-of-Line, FEOL), 공정중(Middle-of-Line, MOL) 및 후공정(Back-End-of-Line, BEOL) 반도체 금속화 상호연결 중에서 적어도 하나를 포함하고, 3차원 수직구조 낸드(3-D V-NAND)인,
    반도체 장치.
  19. 제 16 항의 방법으로 제조된 전공정(Front-End-of-Line, FEOL), 공정중(Middle-of-Line, MOL) 및 후공정(Back-End-of-Line, BEOL) 반도체 금속화 상호연결 중에서 적어도 하나를 포함하고, 동적 랜덤 액세스 메모리(DRAM)인,
    반도체 장치.
  20. 제 2 항의 반도체 장치를 위한 반도체 금속화 상호연결의 일함수를 조절하는 방법으로서,
    NMOS 트랜지스터의 게이트 유전층(gate dielectric layer) 상에 적어도 하나의 코발트 합금을 증착하며, 상기 적어도 하나의 코발트 합금은 상기 NMOS 트랜지스터의 일함수 게이트 전극(work-function gate electrode)으로 작용하는 단계;
    PMOS 트랜지스터의 게이트 유전층 상에 적어도 하나의 코발트 합금을 증착하며, 상기 적어도 하나의 코발트 합금은 상기 PMOS 트랜지스터의 일함수 게이트 전극으로 작용하는 단계; 및
    라이너(liner)로서의 적어도 하나의 코발트 합금을 상기 기판 내 소스 및 드레인 영역의 각각 상에 상기 제 1 장벽층 및 제 2 장벽층으로서 증착하여 코어 공간(core space)을 둘러싸고, 상기 코어 공간을 코발트로 채워서, 상기 코발트를 포함하는 전도성 배선 및 상기 라이너를 포함하는 반도체 금속화 상호연결을 형성하는 단계를 포함하고,
    상기 반도체 금속화 상호연결의 일함수는 4.2 eV 내지 5.2 eV 범위의 값을 갖도록 조절되는 것인,
    방법.
  21. 제 20 항에 있어서, 상기 라이너로서의 코발트 합금이 하프늄(Hf), 탄탈륨(Ta) 및 티타늄(Ti) 중에서 적어도 하나를 포함하는 것인,
    방법.
KR1020180035967A 2017-11-29 2018-03-28 코발트 합금을 포함하는 반도체 장치 및 이의 제조 방법 KR102638158B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/825,833 2017-11-29
US15/825,833 US10796995B2 (en) 2017-11-29 2017-11-29 Semiconductor devices including a first cobalt alloy in a first barrier layer and a second cobalt alloy in a second barrier layer

Publications (2)

Publication Number Publication Date
KR20190063356A KR20190063356A (ko) 2019-06-07
KR102638158B1 true KR102638158B1 (ko) 2024-02-19

Family

ID=66632701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180035967A KR102638158B1 (ko) 2017-11-29 2018-03-28 코발트 합금을 포함하는 반도체 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (2) US10796995B2 (ko)
KR (1) KR102638158B1 (ko)
TW (1) TWI761466B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796995B2 (en) 2017-11-29 2020-10-06 Tohoku University Semiconductor devices including a first cobalt alloy in a first barrier layer and a second cobalt alloy in a second barrier layer
US10177038B1 (en) * 2017-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of contact bottom void in semiconductor fabrication
CN112652607B (zh) * 2020-12-09 2023-08-18 中国科学院微电子研究所 金属互连结构、半导体器件及提高扩散阻挡层性能的方法
EP4199110A4 (en) 2021-01-14 2024-04-10 Changxin Memory Tech Inc MANUFACTURING METHOD FOR ONE SEMICONDUCTOR STRUCTURE AND TWO SEMICONDUCTOR STRUCTURES
CN112864240B (zh) * 2021-01-14 2022-05-31 长鑫存储技术有限公司 半导体结构的制造方法及两种半导体结构
US20230187553A1 (en) * 2021-12-09 2023-06-15 Intel Corporation Metal carbon barrier region for nmos device contacts
TWI801222B (zh) * 2022-04-26 2023-05-01 國立成功大學 多元合金材料層、其製造方法及半導體裝置的電容結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130193577A1 (en) * 2012-02-01 2013-08-01 I-Ming Tseng Structure of electrical contact and fabrication method thereof

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6610564B2 (en) * 2000-03-03 2003-08-26 Shinichi Fukada Method of fabricating semiconductor device
JP3199015B2 (ja) * 1998-02-04 2001-08-13 日本電気株式会社 半導体装置及びその製造方法
US6271122B1 (en) * 1999-07-12 2001-08-07 Advanced Micro Devices, Inc. Method of compensating for material loss in a metal silicone layer in contacts of integrated circuit devices
US7897514B2 (en) * 2008-01-24 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor contact barrier
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US8349724B2 (en) * 2008-12-31 2013-01-08 Applied Materials, Inc. Method for improving electromigration lifetime of copper interconnection by extended post anneal
US20110127673A1 (en) * 2009-12-01 2011-06-02 International Business Machines Corporation Wiring structure and method
TWI518783B (zh) * 2012-02-01 2016-01-21 聯華電子股份有限公司 接觸結構及其製作方法
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
TWI574413B (zh) * 2013-01-08 2017-03-11 聯華電子股份有限公司 半導體元件及其製作方法
US9076759B2 (en) * 2013-01-10 2015-07-07 United Microelectronics Corp. Semiconductor device and manufacturing method of the same
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10032712B2 (en) * 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
US9633835B2 (en) * 2013-09-06 2017-04-25 Intel Corporation Transistor fabrication technique including sacrificial protective layer for source/drain at contact location
KR102236555B1 (ko) * 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104681630B (zh) * 2015-03-24 2018-04-03 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示面板
JP6411279B2 (ja) * 2015-05-11 2018-10-24 東京エレクトロン株式会社 めっき処理方法および記憶媒体
WO2017171840A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Techniques for forming logic including integrated spin-transfer torque magnetoresistive random-access memory
US9923140B2 (en) * 2016-04-20 2018-03-20 Sandisk Technologies Llc Low power barrier modulated cell for storage class memory
US9812400B1 (en) * 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
US9768077B1 (en) * 2016-06-02 2017-09-19 International Business Machines Corporation Low resistance dual liner contacts for Fin Field-Effect Transistors (FinFETs)
US10157792B2 (en) * 2016-10-27 2018-12-18 Nxp Usa, Inc. Through substrate via (TSV) and method therefor
US10340181B2 (en) * 2016-11-17 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure including air gap
US10157785B2 (en) * 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN108962754B (zh) * 2017-05-19 2021-11-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10304735B2 (en) * 2017-06-22 2019-05-28 Globalfoundries Inc. Mechanically stable cobalt contacts
US10319695B2 (en) * 2017-06-29 2019-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and bump formation process
KR102344320B1 (ko) * 2017-08-11 2021-12-28 삼성전자주식회사 더미 콘택을 갖는 반도체 소자
US10553481B2 (en) * 2017-08-31 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US10283372B2 (en) * 2017-09-15 2019-05-07 Globalfoundries Inc. Interconnects formed by a metal replacement process
US10840205B2 (en) * 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US10796995B2 (en) 2017-11-29 2020-10-06 Tohoku University Semiconductor devices including a first cobalt alloy in a first barrier layer and a second cobalt alloy in a second barrier layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130193577A1 (en) * 2012-02-01 2013-08-01 I-Ming Tseng Structure of electrical contact and fabrication method thereof

Also Published As

Publication number Publication date
TWI761466B (zh) 2022-04-21
TW201926620A (zh) 2019-07-01
US10796995B2 (en) 2020-10-06
KR20190063356A (ko) 2019-06-07
US11380619B2 (en) 2022-07-05
US20190164896A1 (en) 2019-05-30
US20200365192A1 (en) 2020-11-19

Similar Documents

Publication Publication Date Title
KR102638158B1 (ko) 코발트 합금을 포함하는 반도체 장치 및 이의 제조 방법
US10903337B2 (en) Air gap spacer with wrap-around etch stop layer under gate spacer
US11682668B2 (en) Stacked transistor device
US11024746B2 (en) Gate all-around device
US10249724B2 (en) Low resistance contact structures for trench structures
US10446491B2 (en) Hybrid interconnects and method of forming the same
US11037834B2 (en) Simple contact over gate on active area
US20170117181A1 (en) Low resistance contact structures including a copper fill for trench structures
US20220359388A1 (en) Semiconductor Device Structure Having a Multi-Layer Conductive Feature and Method Making the Same
US20230061475A1 (en) Memory array, integrated circuit including the same, and manufacturing method thereof
US20240154009A1 (en) Semiconductor structure having a backside contact with backside sidewall spacers
US11765889B2 (en) Method to scale dram with self aligned bit line process
US11521894B2 (en) Partial wrap around top contact
US20240072050A1 (en) Field-effect transistors with isolation pillars
US20240128318A1 (en) Semiconductor structure with fully wrapped-around backside contact
US20240128334A1 (en) Semiconductor structure with wrapped-around backside contact
WO2024041049A1 (en) Back side phase change memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant