KR102633632B1 - 양방향 기반 전기 정보 저장, 처리 및 통신을 위한 시스템 및 방법 - Google Patents
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Abstract
양방향 기반 전기 정보 저장, 처리 및 통신을 위한 시스템 및 방법이다. 양방향 메모리(tristate)는 셀당 단일 "비트"(Shannon) 정보를 저장할 수 있는 기존 메모리가 아닌, 작동을 위해 동적 랜덤 액세스 메모리(DRAM), 읽기 전용 메모리(ROM) 및 통신 회로와 같은 구조에 대해 메모리 셀당 다중 비트(Shannon's) 정보를 저장 및 해석하는 기능을 제공한다. 두 가지 가능한 상태(이진법 숫자)와 단일 정의된 비트(I Shannon)가 가능한 기존 메모리 셀 대신, 양방향 메모리는 세 가지 상태(tristate)가 가능하다. 여기서 상태를 나타내는 세 번째 정보는 구체적으로 각 개별 셀에 대한 다중 비트(다중 Shannon's)를 나타낼 수 있는 상태일 수 있고, 특정 비트의 시퀀스(Shannon의 시퀀스)를 나타내도록 정의될 수 있다. 또한, 3상태 양방향 메모리 셀의 세번째 정보 상태는 일정한 가변성(중첩) 상태로 표현될 수 있으며, 여기서 최종 결정된 상태는 확률적 결과 또는 확률 제어에 기초할 수 있다. 개시된 시스템 및 방법은 정보 저장, 압축, 처리, 통신, 및 저장되거나 통신된 정보의 보다 안전한 암호화를 위해 보다 복잡한 시스템을 허용한다.
Description
본 발명은 일반적으로 반도체 메모리 저장에 관한 것으로, 보다 구체적으로 이중 극성 메모리 시스템 및 삼상태(tristate) 해석 가능한 정보를 저장, 검색 및 처리하기 위한 방법에 관한 것이다.
정보 처리 및 현대 컴퓨터 조작(computing)의 기초는 정보를 관찰, 저장 및 변경할 수 있는 능력이었다. 전자 시스템에서 이 정보를 저장하는 시스템을 메모리라고한다. 메모리는 나중에 사용하고 회수할 수 있도록 라우팅, 제어, 변경 및 저장할 수 있는 전자 신호(주로 아날로그)를 생성하는 물리적 시스템의 능력을 나타낸다. 메모리의 일반적인 개념, 전자 계산(computation) 및 통신의 언어는 이진법(binary)으로, 이는 물리적 메모리 시스템의 충전 상태 및/또는 스위치 위치에 따라 1과 0을 사용하는 언어를 의미한다.
정보는 물리적 시스템에 저장된 다음, 추가 시스템에서 사용하기 위해 메모리에서 처리된다. 당사 정보 처리 시스템의 설계는 단방향(unidirectional)이며, 이는 전류가 단일 선형 경로로 이동함을 의미한다. 이 설계에는 물리적 메모리 시스템에 대한 정보를 사용하고 저장하는 방식, 즉 단일 순방향 바이어스(forward bias)로 메모리 셀을 충전하거나 이진법 프레임워크(binary framework)에서 작동할 때 스위치를 켜거나 끄는 방식이 포함된다. 정보 저장의 전제는 트랜지스터 및/또는 트랜지스터 커패시터 쌍을 사용하여 충전 또는 활성 상태를 나타내는 1 또는 충전되지 않음 또는 비활성 상태를 나타내는 0으로 정보를 저장하는 것이다. 이 단일 상태 변경은 대부분의 컴퓨터 작업의 기초이며 정보의 비트(bit)라고 하며, 이진법은 컴퓨터가 특정 비트 패턴을 단어, 명령문, 논리 함수(logical functions), 연산(operations) 및 프로그램으로 해석할 수 있도록 설계 가능한 프레임워크를 만드는 언어의 이름이다.
이 설계의 성공과 운영 언어 프레임워크는 정보 처리뿐만 아니라 컴퓨터 조작의 대규모 채택과 성공을 가능하게 했다. 이는 지속적인 고액 가치 투자로 이어지며 이러한 시스템의 지속적인 발전과 복잡성을 가능하게 하여 더 많은 전자 부품을 점점 더 작은 시스템에 맞출 수 있는 능력을 갖게 되었으며, 이는 널리 받아들여진 무어의 법칙(Moore's law)을 따랐습니다.
이진법의 상업적 성공을 본 적이 없는 경쟁적인 정보 처리 방법, 특히 삼진법(ternary) 및 사진법(quaternary)이 존재했다. 이러한 경쟁 시스템은 많은 이점을 제공했지만 이진법의 간단한 사용 및 작동으로 인해 이 정보 처리 프레임워크가 대량으로 채택되어 경쟁 기술이 역사책과 어둠속으로 사라지게 되었다.
기술적 문제
기술적인 문제는 단일 메모리 셀에 대해 정의된 2-상태 비트 위치 제약(constraint) 및 단일 비트(섀넌) 저장 작동에 의해 부과되는 제한이며, 특히 본 개시 DRAM "동적 랜덤 액세스 메모리(dynamic random-access memory)" 에 대해 전통적인 메모리 시스템을 작동하는 동안 컴퓨터의 조작 능력을 인턴으로 수행한다.
DRAM 구조와 그 기능을 작동하려면 다음을 포함하는 표준 "프레임워크"가 필요하다: 감지 증폭기, 리피터, DRAM의 내용을 새로 고치기 위한 논리, 비트 라인 및 워드 라인 선택기, 블록 선택기 및 추가 시스템, 그 중 일부는 본 발명을 추가로 설명하기 위해 설명에 포함되고 다른 일부는 단순화를 위해 생략한다.
계산은 두 가지 값 상태, 즉 2Nth 비트 중 하나에 있는 단일 비트 정보 인코딩의 엄격한 프레임워크인 기존 정보 처리 및 메모리 저장을 기반으로 한다. 제시된 문제는 정보가 두 값 중 하나로 메모리 시스템 내에 저장된다는 사실 때문이다. 첫 번째 값은 0 또는 꺼짐 상태이고, 두 번째 값은 충전이 있음을 의미하며, 켜짐 상태입니다. 결과적으로 메모리 저장 및 계산은 셀당 저장되는 실제 정보의 단일 비트(단일 섀넌)가 있는 메모리 셀을 기반으로 한다. 이진법(binary) 프레임워크는 기술적인 문제를 해결하려고 할 때, 예를 들어 지수가 표시될 때 계산에 필요한 변수의 급격한 증가와 작업을 완료하는 데 필요한 메모리 저장 공간을 초래한다. 필요한 메모리의 기하급수적인 증가는 현재 우리의 최첨단 메모리 시스템과 처리 능력을 능가한다. 지수(exponentials)의 복합적인 특성으로 인해 현재 기술, 특히 이러한 큰 액수를 계산하는 능력이 매우 빠르게 한계에 도달하여 많은 질문에 답할 수 없고 작업을 완료할 수 없다.
또한 물리적 시스템에 메모리를 적용하려면 저장된 정보가 두 가지 가능한 상태 중 하나로만 표현될 수 있어야 하며 주어진 시간에 항상 이 두 가지 상태 중 하나에 있어야 한다. 켜짐 또는 꺼짐으로 0 또는 1을 나타내며 검색 가능한 정보의 한 부분을 나타낸다.
이것은 모든 메모리 시스템에서 이러한 상태 중 하나가 활성화되어야 함을 의미하는 이 필수 정보 인코딩 요구 사항을 제시하는 현재 메모리 시스템의 구성된 프레임워크이다. 물리적 메모리의 한 조각은 항상 이 두 가지 정보 상태 중 하나를 유지해야 하며 동시에 이 한 조각의 정보만 보유할 수 있다. 여기에는 시스템이 꺼져 있는 경우(전원이 없는 경우)와 전원이 없는 경우에도 시스템이 모든 상태를 0으로 유지하며 특히 동적 또는 단기 기억을 사용한다.
이 두 가지 상태 중 하나가 항상 하나의 단일 정보를 나타내도록 해야 하는 문제는 실제로 사용 가능한 문장 및/또는 의미 있고 사용 가능한 정보를 형성하기 위해 여러 개의 단일 정보(비트)가 필요하다는 것이다. 초기 8비트(8개의 메모리 셀)가 "단어"로 알려진 단일 문자를 형성한다. 비트 0/1 켜짐/꺼짐당 이 단일 정보 조각을 유지한다는 것은 복잡한 변수를 형성하는 능력이 각각 단일 정보 조각을 보유하는 대량의 물리적 메모리 시스템을 필요로 한다는 것을 의미한다. 이는 물리적 메모리에 비트로 저장할 수 있는 것보다 긴 일련의 숫자를 포함하는 결정이 필요할 때 복잡한 문제를 해결할 때 문제를 야기한다. 우리는 이러한 비트의 수조(trillions)로 시스템을 구축할 수 있지만 여전히 많은 문제를 해결할 수 없도록 만드는 프레임워크를 사용한다.
또한 대체 정보 처리 및 메모리 시스템, 특히 삼진법(ternary)을 조사할 때 이 정보 처리 방법을 사용하는 것과 관련된 문제가 극복되지 않았으므로 이 처리 프레임워크가 현재까지 실행 가능한 상업적 존재를 형성할 수 없었다. 삼진법 계산을 이해하려면 이러한 유형의 정보 처리가 정보를 해석하고 저장하는 완전히 별개의 방법이라는 것을 이해하는 것이 중요하다.
삼진법은 기본 곱셈과 3, 3Nth 비트의 계승(factorial)을 기반으로 하는 언어이다. 정보가 두 가지 상태(0, 1) 중 하나로 저장되는 이진법과 달리 삼진법 식은 세 가지 상태 중 하나로 저장되며 몇 가지 다른 방법으로 추가로 표시될 수 있다. 예를 들어, 한 가지 방법이 불균형이고 세 가지 상태가 (0, 1, 2)일 수도 있는 (1, 2, 3)으로 표시된다. 다음 방법은 균형이 잡히고 세 가지 상태는 (1, 0, -1) 또는 (10, 00, 01)로 표시되며 극성 기호(+, 0, -)로만 표시될 수도 있다. 작동하고 사용할수 있는 컴퓨터가 1958년 소련에 의해 "Setun"으로 개발되었지만 중단된 시스템의 상업적 판매와 특히 해당 구성 및 운영과 관련된 정보는 쉽게 입수할 수 없으며 분류된 상태로 남아 있을 수 있다.
Setun은 메모리 저장을 위해 회전 드럼을 사용하는 삼진법 기반 컴퓨터였으며, 이 드럼은 양방향 기반 메모리 충전인 개시된 시스템 및 방법과 유사한 방식으로 작동될 수 있다. 장치의 작동은 동적 랜덤 액세스 메모리로 사용되는 드럼의 작동 및 물리적 크기로 인해 더 제한적이었지만 각 메모리 셀에 대해 더 많은 정보를 저장할 수 있었다(레퍼런스 참조). 이 양방향 메모리 설계는 Setun 설계를 기반으로 하는 컴퓨터 구성이 이진범 구성 설계보다 저렴하고 추가로 더 강력하다는 것을 당시에 보여주었다. 이 디자인은 정보 지시와 삼진법 또는 삼진법 연산자로 알려진 운영 언어를 허용하였다.
삼진법을 채택하지 않고 이진법이 지배적인 운영 언어가 된 이유는 불분명하다. 내 믿음은 당시 이진법의 기본 단순성으로 인해 훨씬 더 많은 개발자가 이진법의 기본 전제와 작동을 배우고 이해할 수 있었다고 생각한다. 이로 인해 소프트웨어와 하드웨어 모두에 대해 이진 및 삼진법 컴퓨터 간에 운영 체제 언어, 설계 및 구성 매개변수의 근본적인 충돌이 발생하였다. 그리고 일반적으로 더 많은 사람들이 이해하는 더 간단한 시스템은 시스템과 기술의 더 빠른 성장과 발전을 야기할 것이기 때문에 이진법이 더 이해하기 쉬워지면 개발자는 사용과 개발에 끌리게 된다. 이처럼 명백한 승자는 이진법이었고, 세툰과 그 결과 삼진법 연산자 체계는 무너져 역사책에 기록된 정보가 되었다.
삼진법을 정보 처리 프레임워크로 사용할 때 장점과 단점이 있다. 하나는 메모리 셀당 세 가지 가능한 정보 상태로 인해 다른 가능한 정보 상태 배열이 기하급수적으로 증가한다는 것이다. 이 3-상태 시스템은 이진법 시스템이 사용하는 동일한 양의 메모리 셀에 대해 이러한 3가지 상태의 더 많은 조합, 더 많은 기호 조합을 허용한다. 반대로 이진법 아키텍처(셀당 2개 상태)에서 8개 메모리 셀과 동일한 양의 조합을 삼진법 표현(셀당 3개 상태)을 사용하는 최소 6개 메모리 셀로 표현할 수도 있다. 이진법의 기초는 각 8개의 메모리 셀에 대해 256개의 가능한 O와 1의 배열입니다. 여기서 각각의 다른 배열은 "단어" 라고 하는 특정 문자를 지정한다. 여기서 처음 256개의 배열은 표준이 ASCII 표인 범례로 볼 수 있다.
반면에 삼진법은 해석을 위해 위에서 참조한 세 가지 정보 "상태"를 활용하고 처음 6개의 메모리 셀에서 총 729개의 다른 구성, 또는 다른 패턴, 또는 3Nth 비트를 허용한다. 그리고 패턴에 추가 문자가 포함되어 있기 때문에 두 언어는 근본적으로 다르기 때문에 두 개의 다른 방언처럼 번역될 수 있지만 개별 패턴은 보편적으로 상호 교환할 수 없다. 예를 들어 Setun은 메모리에서 이러한 세 가지 상태 각각을 저장하고 검색하기 위해 극성이 다른 자기 드럼을 사용했다. 이진법 시스템에 이점을 제공하기 위해 삼진법 프레임워크를 통합하려는 시도의 문제는 이것이 정보 해석 및 처리 시스템을 위한 두 개의 별도 언어이며 구조적으로 다르다는 것이다.
한 프레임워크에서 다른 프레임워크로 정보를 전달하는 유일한 방법은 특허 번호 US 5,432,735에서 참조된 한 체계가 시도한 것처럼 정보를 앞뒤로 "변환" 하는 것이다.
삼진법 시스템에 대한 주요 오해는 트리트(trit)라고 하는 물리적 메모리 정보 셀당 더 많은 정보가 저장된다는 것이다. 이것은 실제로 이 시스템이 작동하는 방식이 아니다. 단일 메모리 셀은 1비트(1섀넌)의 단일 정보만 보유한다. 시스템이 3가지 가능한 정보 상태의 조합을 사용하여 이점을 얻는 경우, 이는 8개가 아닌 6개의 메모리 셀에 표시되는 동일한 이진법 단어 모두의 범례를 허용한다. 삼진법 프레임워크의 이점을 얻으려면 정보 처리에 삼진법 문자 범례를 활용해야 한다.
이것이 제시하는 단점은 이 두 시스템의 정보 처리가 근본적으로 다르다는 것이다. 더 나은 비유가 없기 때문에 두 "언어" 사이를 앞뒤로 해석할 수 있지만 삼진법 언어를 사용하지 않고는 근본적으로 통합할 수 없다. 프레임워크 및 하드웨어 운영 체제에서는 3Nth 비트 정보의 이점을 얻지 못한다. 이는 기존의 기존 이진법 및 삼진법 메모리 셀이 모두 이진법으로 두 가지 정보 상태를 나타내거나 삼진법으로 세 가지 정보 상태를 나타내지만 정보의 단일 조각 "비트(새넌)" 만 저장하기 때문이다.
기술적인 문제에 대한 해결책
기술적 문제에 대한 해결책은 양방향 기반 메모리 시스템을 활용하는 것으로, 추가로 구성되고 3차원적으로 상호 연결될 수 있다. 이것은 보다 유연한 정보 처리 프레임워크를 기반으로 더 넓은 범위의 계산을 허용하고 메모리 시스템의 구성 요소 "셀" 당 정보의 단일 조각 "비트" 를 차례로 더 많이 저장할 수 있다. 양방향 메모리는 두 가지 가능한 상태가 아니라 셀당, 구성요소당 더 많은 정보를 저장할 수 있는 기능과 물리적 메모리 셀당 단일 비트 정보를 제공한다. 이점은 삼진법 컴퓨터 또는 삼진법 언어 프레임워크에 독점적으로 바인딩되어야 한다고 가정하지 않는 경우 이진법 프레임워크 및 언어에서 추가로 실현할 수 있다.
개시된 시스템 및 방법에는 여러 가지 이점이 있으며 여기에는 다음이 포함된다: 물리적 메모리 시스템당 더 많은 정보를 저장할 수 있는 이진법 및/또는 삼진법 프레임워크 내의 능력. 각 추가 정보 설명에 대해 고유한 의미를 설정하는 능력. 시스템(셀)당 여러 정보에 액세스할 수 있는 능력. 각 메모리 조각이 일정한 가변성(중첩) 상태로 표현되도록 하는 능력. 정보 저장, 압축 및 처리를 위해 보다 복잡한 시스템을 구성할 수 있는 능력. 단일 메모리 시스템(셀) 또는 복수에서 얻은 각 정보 조각에 대해 더 많은 가능한 결과를 제거하기 위해 계산 문제를 해결할 때의 능력.
메모리 시스템(셀)당 더 많은 정보를 저장할 수 있는 기능은 기존 시스템에 비해 크게 개선되었다. 더 많은 양의 정보를 보유할 때 기존 메모리 시스템과 비교하면 컴퓨터 시스템 및 정보 프로세서의 작동을 포함하여 계산을 수행하고 정보를 저장하기 위해 훨씬 적은 양의 물리적 메모리를 활용할 수 있다.
발명의 요약
컴퓨터의 동작은 비트/바이트로 저장된 정보를 형성하기 위해 작동하는 전기 신호로 구성되며, 이러한 비트와 바이트가 확장되면 명령문, 문제 및 사전 형성 작업을 형성하는 데 사용할 수 있는 시퀀스를 형성한다. 이진법 프레임워크와 언어는 0 또는 1의 두 가지 가능한 상태 중 하나로 단일 비트의 정보를 저장하는 메모리 기능을 기반으로 한다. 그러나 이 언어는 저장된 정보의 단일 비트를 기반으로 작동하도록 적용되었지만 이러한 시스템의 방대한 그룹에도 적용될 수 있으며 기가헤르츠에서 작동할 수 있는 처리 속도와 관련하여 복잡한 작업을 수행할 수 있다. 이것은 명령문을 순차적으로 실행하는 것인데, 이는 더 복잡한 수학적 연산을 허용하기 위해 고속으로 연속적으로 조합하고 계산할 수 있는 능력으로 인해 발생한다.
정보 처리에 이진법 언어를 사용할 때 기본 문자 진술 "단어"는 1바이트 정보에서 개발할 수 있다. 1바이트는 8비트의 그룹화이며, 각 비트는 0으로 유지되어야 하기 때문에 또는 하나의 상태는 256개의 서로 다른 0/1 조합의 가능성을 허용한다. 이것은 메모리 시스템에 추가된 각 비트에 대한 가능한 조합의 기하급수적 증가를 통해 달성된다. 즉, 2개의 가능한 값이 있는 비트 1, 2개의 가능한 값이 있는 비트 2, 비트 1에 비트 2를 곱하면 4개의 가능한 값이 된다. 세 번째 비트를 추가하면 처음 2비트 가능한 값을 곱하여 4개의 가능한 값을 제공하고 2개의 가능한 순차 값(3번째 비트)을 곱하여 총 8개의 가능한 값을 얻는다. 이 기하급수적인 성장은 계속되어 8개의 순차 비트로 256개의 가능한 값 조합을 얻을 수 있다.
이 프레임워크의 문제는 가능한 값이 기하급수적으로 증가하더라도 메모리 셀당 저장된 정보는 여전히 단일 비트에 불과하다는 것이다. 가능한 패턴 구성의 이러한 기하급수적인 성장을 계속 활용하는 것은 관리할 수 없으며, 가능한 패턴의 두 배를 메모리 셀 시퀀스에 추가하는 추가 비트는 "단어"를 설명하는 모든 가능한 표현이 소진될 때까지 이론적으로 계속될 수 있다. 이것은 이 시스템을 사용하는 것을 잘못 복잡하게 만들고 따라서 실질적으로 사용할 수 없게 만들 것이다. 대신 패턴 구성이 기하급수적으로 증가하는 이점은 처음 8비트에서만 사용되어 256개의 다른 문자 "단어"(지역적으로는 일반적으로 최대 12비트까지 다를 수 있음)를 형성하여 범례를 형성한다. 그런 다음 이러한 개별 단어를 순차적으로 배치하여 실제 읽기 및 해석 가능한 단어, 명령문, 작업 등을 형성한다. 이 설계는 명령문을 형성하기 위해 긴 메모리 시퀀스를 필요로 한다. 예를 들어 이진법으로 "지수"라고 말하면 "01100101 01111000 01110000 01101111 01101110 01100101 01101110 01110100 01101001 01100001 01101100"와 같은 정보의 11바이트 및 88비트가 필요하다. 기발한 압축과 메모리 감소를 허용하는 복잡한 요인 프레임워크(정보 트리)가 많이 존재하지만 이 작업 및 저장이 일반적인 전제이며 이 공개에 대해 충분할 것이다.
이 프레임워크는 정보 처리 및 컴퓨터 조작의 가장 큰 단점이며 문제가 기하급수적으로 증가하거나 시스템에서 사용 가능한 물리적 메모리 주소(셀)의 양을 초과하는 경우 문제를 해결할 수 없게 만든다. 이러한 기하급수적 성장 문제는 양자(Quantum) 컴퓨터의 고유한 능력으로 인해 양자 컴퓨터에 대한 관심과 투자로 이어진 주요 문제 중 하나이다. 양자 컴퓨터는 양자 컴퓨터에서 정보가 비트라고 불리는 대신 비트로 저장되는 기존 컴퓨터와 다른 메모리 프레임워크에서 작동하도록 설계되었다. 일반적으로 양자 컴퓨터는 전자의 스핀과 같은 요소의 스핀을 활용한다. 이러한 컴퓨터 중 일부에서는 냉각 챔버를 사용하여 요소를 절대 영도에 가깝게 냉각시켜 일반적으로 초전도성을 달성하려고 시도하는 일반적으로 전도성 요소를 거의 매달린 상태로 매우 비활성 상태로 만든다. 그런 다음 자연 원소 스핀이 0을 나타내는 스핀다운이라고 가정하면 에너지가 1을 나타내는 스핀의 교번을 일으키는 데 사용되는 자기장이 적용되는 경우 다음 과정을 시작할 수 있다. 정보를 저장하고 수학적 계산을 위해 이러한 장치를 사용한다. 양자 컴퓨터 개발자가 추구하는 이점은 스핀 업과 스핀 다운 사이의 스핀 상태를 활용하여 계산을 수행할 수 있다는 것이다. 스핀 업과 스핀 다운 사이의 다양한 스핀 상태는 큐비트가 동시에 상태 중 하나 또는 가능한 변형에 있을 수 있다는 해석을 허용한다. 이를 중첩이라고 하며, 이 정의는 측정될 때까지 현재 스핀 상태의 확률 비율만 존재한다는 것을 나타내는 것으로 해석된다.
이 중첩 개념은 컴퓨터 처리의 큰 성과이며 상태의 이중성과 가능한 값의 기하급수적 증가를 허용한다. 그리고 그것이 2*2Nth 비트와 같이 임의의 수의 스핀에 대한 해석을 허용하지만 정보 처리에서 실제로는 0 - 1 또는 1/0인 trit의 세 가지 가능한 상태만을 나타낼 수 있다고 주장한다. 양자 컴퓨팅의 계산 성장은 세 가지 가능한 정보 상태 3Nth 비트의 복합 지수이다.
중첩 외에도 양자 컴퓨터는 얽힘(entanglement)이라는 현상을 일으키는 프로세스와 큐비트(qubits)의 속성을 활용할 수 있다. 얽힘은 큐비트의 정확한 스핀을 공동 싱크(동기화)하는 과정이다. 이 동기화를 통해 두 개의 얽힌 큐비트가 동일한 상태를 공유하므로 동일한 정보를 보유하고 있다는 새로운 특성을 분리 및 관찰할 수 있다. 실제 혜택을 받는 이 질문은 큐비트 얽힌 스핀을 유지하는 데 있어 물류 및 운영상의 문제로 인해 특히 관련이 있으며 이 정보의 전송은 여전히 빛의 제한 속도에 의해 결정된다. 관찰되지는 않았지만 얽힌 큐비트가 분리되기 전에 알려져 있다.
또한 양자 컴퓨터 작동의 또 다른 한계는 작동 잡음, 다른 작동 시스템으로 인한 이러한 장치의 실제 작동으로 인한 명백한 설계 결함 및 큐비트의 스핀이다. 여기에서 큐비트의 양에 대한 제한은 작동 잡음의 증가로 인해 고유할 것이고 따라서 이러한 장치의 크기와 능력을 제한할 것이라고 제안되었다.
본 개시 내용 내에서 참조되는 양자 컴퓨터에 대한 설명은 개시된 시스템 및 방법의 몇 가지 이점에 대한 통찰력 및 컨텍스트를 제공하기 위한 것이다. 양방향으로 작동 가능한 메모리를 사용하면 논의할 기존 컴퓨팅 시스템에 대한 추가 작동 능력을 포함하여 양자 컴퓨터의 속성과 유사한 속성을 허용한다. 양자 컴퓨터와 양방향 메모리 간의 작동 유사성을 설명하려면 먼저 기존 비트 및 이진법 컴퓨터 언어와 정보 처리 프레임워크의 맥락에서 작동 유사성부터 시작해야 한다.
양방향 메모리는 이름에서 알 수 있듯이 양방향으로 작동할 수 있는 메모리이다. 즉, 물리적 시스템인 아날로그 메모리 셀이 전류 흐름과 저장된 전하 작동을 순방향/양극성 이진법 또는 역방향/음극성 이진법으로 수행할 수 있음을 의미한다. 충전 이진법을 교체하는 이러한 기능은 저장 장치를 통해 이동하는 전류 방향의 변경을 허용하는 구성 요소 시스템으로 수행된다. 상호연결되지 않은 단일 메모리 셀의 일 실시예는 1개의 트랜지스터와 1개의 커패시터이며, 트랜지스터의 리드는 커패시터의 각 리드에 연결되고 트랜지스터를 활성화하고 커패시터의 반대쪽에서 전압 상태를 변경함으로써 커패시터를 통한 전류 흐름을 결정한다.
커패시터는 정전기장의 형태로 전하를 저장하며 많은 커패시터가 분극되도록 설계되었지만 이 기능은 요구 사항이 아니다. 또한, 일반적인 메모리 시스템의 매우 낮은 전압으로 인해 극성 커패시터를 역으로 충전하더라도 손상 또는 고장의 가능성이 상대적으로 낮으며, 무극 커패시터가 선호되지만 이러한 위험을 더 줄이도록 설계될 수 있다.
커패시터의 이러한 특성으로 인해 순방향 이진법, 역방향 이진법 또는 전하를 유지하지 않고 충전할 수 있기 때문에 이 메모리 셀은 3가지 정보의 기존 프레임워크, 3개의 정보 및/또는 상태, 3Nth 비트의 삼진법 또는 트리트 보다 더 많은 정보를 포함할 수 있다. 앞서 논의한 바와 같이 기존의 정보 저장 장치는 단일 메모리 셀이 두 가지 가능한 상태 중 하나에 있게 하고 2Nth 비트의 단일 정보(비트)를 보유할 수 있다. 양자 컴퓨터를 사용하면 메모리 셀(큐비트)이 3Nth 큐비트 정보의 단일 비트만 보유하면서 세 가지 가능한 상태 중 하나를 작동할 수 있다. 개시된 시스템 및 방법의 일 실시예가 양자 컴퓨터 및 프레임워크에서 활용될 수 있지만, 중첩 상태가 단일 또는 무한량의 상태를 나타내는지 여부에 대한 논쟁에 들어가지 않는다. 양방향 메모리는 또한 3개의 식별된 가능한 상태를 갖지만 작동 프레임워크로 인해 물리적 메모리 셀당 단일 비트 정보보다 더 큰 검색 가능한 정보를 저장할 수 있다.
정보 처리는 이 개념 및 값과 기호를 할당하는 데 사용할 수 있는 고유하게 식별 가능한 상태를 구별하는 기능을 기반으로 하여 논리적 계산이 발생하도록 한다. 메모리 시스템에서 이것은 전통적으로 1/0을 나타내는 메모리 셀의 단순한 온-오프 상태였으며 이 정보는 장치 내의 추가 시스템에 의해 검색 및 저장된다.
이진법 프레임워크 내에서 정보가 처리되는 방식을 살펴보기로 선택하면 계산 아키텍처 내에서 이진법 프레임워크가 수행하는 두 가지 해석과 역할이 있음을 알 수 있다. 이러한 역할은 별개이지만 해당 작업은 동일한 전체 이진법 프레임워크를 포함하는 것으로 보인다. 이것은 이러한 역할을 명확하게 분리되고 추상적인 운영 개념으로 분리하는 것을 더 어렵게 만드는 위장 수준을 제공한다. 내가 말하는 역할은 정보 처리와 수학적 계산 작업으로, 하나는 단어 기반 정보 처리이고 다른 하나는 수학적 계산이다. 이러한 작업은 한 작업이 다른 작업에서 필요한 작업을 유발할 수 있음에도 불구하고 장치의 전체 활동 내에서 동일한 유형의 작업으로 보일 수 있지만 실제로는 매우 별개의 작업이다. 예를 들어, 언어 연산은 수학 계산을 지시하는 데 사용되며 계산 결과는 이해할 수 있는 언어로 표시될 수 있다.
이것은 특히 텍스트를 사용하기 위해 각 문자 또는 "단어"가 O와 1로 구성되어야 한다는 점을 고려하면 혼란스럽고 직관적이지 않을 수 있다. 그러나 현실은 텍스트가 이진법 프레임워크에서 0과 1의 특정 패턴일 뿐이며 단순히 8자리 숫자로 구성된 그림이다.
컴퓨터에 수학적 계산을 수행하도록 지시할 때 "2와 2를 더하십시오"라고 말하면 컴퓨터는 정보를 간단히 메모리에 중계한다. 이 정보는 이 작업의 경우 캐시일 수 있다. 그런 다음 산술 논리 장치에 기능을 수행하고 정보를 다시 메모리에 저장하고 "답변=4" 결과를 표시하도록 지시한다. 이 작업이 하나의 끊김 없는 작업처럼 보이지만 실제로 프로세스는 여러 개별 작업으로 나뉘며 텍스트가 작업을 시작하고 작업과 지침을 제공하지만 텍스트는 실제 수학적 작업을 수행하지 않는다. 대신 이진법 수(number) 구조로 변환된 다음 이진법 구조의 일부가 이진법 숫자(digits) 증가와 같은 기능을 수행한다.
컴퓨터 내에서 언어와 수학이 수행하는 별도의 역할에 대한 명확한 구분과 이해를 제공하려면 언어는 컴퓨터와 통신하는 데 사용하는 해석 도구일 뿐이며 수학 연산은 이진법 계산을 기반으로 수행된다는 점을 이해하는 것이 중요하다. 이진법 언어는 차례로 언어 기반 해석에 사용되는 수학 및 상징주의의 표현이다. 이중(dual) 역할은 컴퓨터가 내부적으로 사용하는 것과 동일한 운영 체제이며, 이는 아날로그 메모리 셀을 켜고 끄거나 충전하거나 충전하지 않는 간단한 프로세스를 기반으로 한다. 여기서 각 셀의 정보는 이 아날로그 신호를 기반으로 O 또는 1로 표시되므로 해석일 뿐이다. 본질적으로 작업은 복잡한 스크래치 보드에 불과하며 이러한 아날로그 신호를 시각적이고 처리 가능한 정보로 표시하고 해석하는 방법은 우리의 재량에 달려 있다.
이러한 유연성은 삼진법이 세 가지 아날로그 상태(양극성, 음극성, 무전하)를 기반으로 각 아날로그 메모리 셀의 3개 상태(3Nth 비트)를 해석하기 위한 여러 옵션과 구조를 갖는 이유이다.
공개된 시스템 및 방법에서와 같이 우리가 수신하고 메모리 구조 내에서 저장하는 아날로그 신호를 시각화하고 인식하는 방식을 변경하는 이 속성을 이용하기로 선택한 경우, 우리는 이 정보를 조작하여 새롭고 혁신적인 방식으로 사용할 수 있다.
예를 들어, 개시된 시스템 및 방법에서 양방향 동적 랜덤 액세스 메모리 셀 구조를 도입하고 있으며, 이는 양극성, 음극성 또는 전하가 없는 셀을 충전하는 것을 허용한다. 이러한 유형의 메모리는 전통적으로 삼진법이라고 했으며, 따라서 삼진법과 이진법 간의 변환 없이는 이진 프레임워크 내에서 이점을 제공하지 않았으며 결과적으로 이진 언어 및 프레임워크 내에서 악용되지 않았다. 그 이유는 삼진법과 이진법이 별도의 언어이기 때문에 아날로그 신호를 다른 그래픽 기호와 표현으로 해석할 뿐만 아니라 작동에 필요한 내부 하드웨어도 다르기 때문이다.
개시된 시스템 및 방법은 이진법 프레임워크 내에서 뿐만 아니라 일부 실시예에서 삼진법 프레임워크 내에서 사용되는 추가적인 개별적으로 식별 가능한 신호인 음극성 신호를 허용한다.
이것은 우리가 나타내기 위해 이 추가 아날로그 신호를 선택하는 대표 기호를 선택하여 수행된다. 그런 다음 정보를 각 메모리 셀 안팎으로 이동하는 데 필요한 추가 하드웨어를 통합하여 CPU "중앙 처리 장치"와 하위 시스템이 이 다른 정보 상태를 해석, 구별 및 처리할 수 있도록 한다.
개시된 시스템 및 방법의 추가 이점은 정보가 메모리 안팎으로 이동하는 방식을 수정할 수 있지만, 이것은 컴퓨터나 사용자에 의한 삼항 언어 또는 프레임워크의 변환, 해석 또는 이해를 필요로 하지 않는다.
이것은 이진법 프레임워크에서 네거티브 아날로그 신호를 무엇이라고 부르고 무엇을 나타내는지를 선택하여 수행된다. 단순화를 위해 기호 "1"을 사용하여 "knot 1"이라고 부르는 신호에 대한 용어를 만들었다.
이 추가 기호 및 이름을 지정하는 이유는 이진법 프레임워크 내에서 기호가 이해되고 작동하는 방식을 명확하게 이해하고 구분할 수 있도록 하기 위함이다. 이것은 삼진법 상징주의가 예를 들어 부정 기호(-) 또는 음수 1(-1)와 같이 사용되었다면 번거롭고 지속적인 것으로 판명되었을 수 있는 삼진법 언어 및 프레임워크와의 관계뿐만 아니라 일반적인 오해, 해석에서 작동을 명확하고 시각적으로 벗어나기 위한 것이다. 이진법 프레임워크 내에서 1 기호는 메모리 저장 상태를 구분하기 위해 커패시터의 음전하를 나타내도록 설계되었다. 이 기호가 나타내는 정보는 사용자에게 달려 있으며 특정 기본 설정에 따라 사용자 정의할 수 있다. 예를 들어, 계산을 위해 knot 1 기호는 물리적 메모리 셀에 저장될 때 0과 1을 모두 나타낼 수 있다. 본 개시의 앞부분에서 논의된 바와 같이, 사용자 또는 제조자에 의해 설치되고 지정되는 특정 제어 하드웨어에 기초하여 메모리에서 호출될 때 0 또는 1 또는 0/1 조합을 표시하도록 조작될 수 있다. 이것은 메모리 상태가 1과 0을 동시에 나타낼 수 있는 양자 컴퓨터와 같이 중첩을 사용하는 더 큰 계산에 매우 유용할 수 있다. 이렇게 하면 선택된 특정 결과의 가능성 백분율에 따라 1 또는 0으로 표시된 최종 결과의 결과를 수정할 수 있다는 추가 이점이 있다. 이것은 가능성이 더 높은 상태가 선택되는 비교기의 전압 트리거 포인트를 변경하여 제어할 수 있으므로 결과가 가장 가능성이 높은 예측 결과를 더 정확하게 반영할 수 있으며 다음 그림 설명에 명확하게 설명되어 있다.
또한 knot 1 기호는 O와 1의 잠재적인 조합을 나타낼 수도 있다. knot 1 기호가 나타내는 숫자의 양(정보의 양)에 따라 통합 컴퓨터 하드웨어의 설계가 복잡해진다.
메모리에서 저장한 다음 읽는 프로세스는 다양한 방식으로 수행될 수 있다. 예를 들어 각 메모리 셀이 저장하는 정보의 양을 최대화하기 위한 가장 유익한 조합은 사용되는 가장 가능성 있는 문자, 뿐만 아니라 각 셀이 포함하고 검색할 수 있는 정보(비트)의 양은 정보를 포함하는 데 필요한 물리적 메모리 셀의 양, 즉 메모리에 "단어"를 저장하는 데 필요한 양을 줄인다.
예를 들어, 추가 표현 및 실시예의 범위를 제한하지 않지만, knot 1 기호의 선호되는 표현은 "011"입니다. 이 선택의 이유는 "011"이 이진 표준 ASC II에서 알파벳 전체에 걸쳐 특히 소문자 부분에서 여러 번 나타나기 때문이다. 소문자는 컴퓨터 상호 작용 및 통신을 위한 이진법 범례에서 읽을 수 있는 단어를 구성할 때 알파벳에서 가장 많이 사용되는 부분이다. knot 1로 나타낼 3자리를 선택하는 것은 두 가지 이유 때문이다. 하나는 1개의 메모리 셀을 사용하여 3개의 실제 비트 정보를 포함하기 때문에 두 개의 다른 개별 메모리 셀이 필요하지 않는다. 두 번째는 이 패턴을 통해 정보를 저장소로 축소하여 물리적 메모리 셀의 최소량을 차지할 수 있다는 것입니다. (((01, 10, 00, 11)), 000,101, 110, 111), 0001, 0010, 0100, 0110, 0111, 1000, 1,001, 101010, 1110, 1111 등) 물리적 메모리 셀에 그리고 그 안에 저장된 정보의 크기를 축소하는 이 능력에 대해, 이러한 가능성 또는 다양한 다른 가능성 중 임의의 것이 대안적으로 사용될 수 있고 가능한 실시예로서 여기에서 참조된다.
knot 1 기호가 "011"을 나타내는 경우 1개의 메모리 셀 비용이 드는 커패시터에 음의 극성으로 저장되지만, 예를 들어 윈도우 비교기 및 다중 게이트를 통해 메모리에서 읽을 때 이러한 하드웨어 시스템을 사용하여 저장된 정보를 레지스터나 다른 단기 기억 시스템에 0, 1, 및 1의 개별 비트로 저장한다.
하드웨어는 예를 들어 반전 및 비반전 게이트를 사용하여 음의 극성을 판독하여 발생하는 특정 동작이 레지스터에서 숫자 1-1-0(오른쪽에서 왼쪽으로)의 전파를 일으키는 범용 게이트로 설계될 수 있다. 이 실시예에서 컴퓨터의 물리적 시스템의 구성은 음의 전압이 판독될 때마다 이러한 특정 비트를 출력하도록 설계되어야 한다. 적절한 하드웨어 설계를 통해 이와 같은 개별 사용자 정의를 통해 knot "1" 기호의 표현을 위한 다양한 조합 중에서 선택할 수 있다. 또한 정보 처리 및 통신의 기본 백본은 통신한 다음 정보를 저장하는 기능입니다. 이 세 번째 정보 상태로 포함된 정보를 통신할 수 있으므로 손실 없는 압축, 전송 및 통신을 위한 광범위한 응용 프로그램이 허용되며, 이는 정보를 수신한 후 고유하게 정의할 수 있는 별도의 상태로 정보를 물리적으로 저장할 수 있는 능력에 의해 뒷받침된다.
또한, 다른 일 실시예는 예를 들어 메모리의 물리적 주소가 가상 주소와 반드시 일치하지 않는 가상 메모리와 같이 knot 1 기호가 나타내는 정보를 디지털 방식으로 조작하여 메모리 리소스의 잠재력을 최대화할 수 있다. 이 동일한 작업을 통해 knot 1 기호의 표현이 기록 및 판독 동작 동안 메모리 저장소의 여러 다른 섹션에서 변경될 수 있다.
디지털 "대장(ledger)"은 커패시터에 저장된 정보로 할당되고, 음의 아날로그 전압이 저장되며, 그리고 knot 1 기호로 해석되는 코드 및/또는 정보의 각 섹션 내에서 특정 비트 조합의 가장 큰 양으로 인해 필요한 메모리 공간의 감소, 메모리 축소를 최대화하도록 설계될 수 있다.
다른 실시예는 knot 1이 이진법 숫자(binary digits)의 특정, 큰 블록 및/또는 작은 블록을 나타내는 것을 허용할 수 있다. 여기서 블록은 knot 1 기호로 순서대로 표현되지만 실제 정보는 물리적 메모리에 저장되어 knot 1: 판독할 때 참조되고 트리거될 수 있다. 이것은 knot 1 기호가 전체 코드에서 여러 번 이진법 숫자 블록을 대신할 수 있기 때문에 특정 코드에 필요한 메모리 공간을 크게 줄일 수 있다. 이것은 대장이 가상 메모리 쿼리로 회수된 정보를 포함하는 가상 메모리와 유사하게 작동할 수 있으며, 비트 조합 대장은 일반적으로 사용되는 특정 수의 비트, 단어 또는 명령문을 포함할 수 있다. 여기서 knot 1: 기호가 감지되면 대장에 저장된 정보가 호출되어 계산에 실행된다. 이는, 예를 들어 클라우드 인프라 및 Google 및 DropBox와 같은 회사에서 사용하는 서버 뱅크와 같이 오늘날 필요한 메모리 시스템의 물리적 양을 줄이는 데 크게 도움이 될 수 있다. 저장된 정보를 직접 압축할 수 있으면 하드웨어 요구 사항은 물론 운영 에너지 및 물리적 공간을 줄여 비용을 절감할 수 있다.
추가적인 실시예는 디코딩을 위한 특정 시퀀스를 따르는 압축의 다중 계층을 허용하는 정보를 수신하면 메모리로 실행할 수 있는 프로그램으로 설계될 수 있다. 예를 들어, 프로그램은 음전하가 관찰될 때마다 "knot 1 기호"를 지정하는 코드를 실행하여 다른 매듭 1 기호를 포함할 수 있는 0, 1, 1과 같은 추가 문자 집합을 메모리에 쓰기 위해 메모리에 0, 1, 1, 1로 기록된다. 프로그램은 각 knot 1 기호를 식별하고 이전에 설명된 시퀀스를 메모리에 쓰는 전체 코드 시퀀스를 실행하도록 지시할 수 있다. 그런 다음 일부 실시예에서는 코드의 섹션일 수 있는 전체 코드가 완료되면 프로세스를 처음부터 다시 시작한다. 여기서 knot 1 기호는 식별될 때마다 동일하거나 다른 이진법 숫자 시퀀스를 메모리에 기록하기 위해 식별된다.
추가적으로, 통신 및 정보 전송은 전송되고 있는 데이터가 요구하는 시퀀스 데이터의 양을 감소시킴으로써 개시된 시스템 및 방법을 활용할 수 있다. 예를 들어, 전송되는 3상태 데이터는 3개의 개별적으로 식별 가능한 상태로 정보의 기본 이진 코딩을 압축할 수 있으며, 위에서 언급한 바와 같이 양방향 메모리 셀의 음의 극성으로 표시되는 세 번째 상태이다. 이것은 전송 크기와 지속 시간을 줄이면 혼잡을 완화하고 대역폭을 확보하여 인터넷, 전화, 텔레비전 및 기타 통신 네트워크 제공업체 및 운영자의 비용을 줄이는 데 크게 도움이 될 수 있다. 이 실시예는 기존 기반구조, 예를 들어 변조기-복조기로 달리 알려진 "모뎀"의 비제한적인 예와 함께 직접적인 방식으로 구현될 수 있다. 현재 물리적 시스템에서 정보를 전달하는 주된 방법은 기존의 전도선, 예를 들어 널리 사용되는 "연선" 구리선 및 추가로 최근의 광섬유 케이블링을 포함한다. 통신에 세 번째 정보 문자를 도입하는 것과 관련하여 이는 주어진 기간 동안 현재 메시지의 진폭과 주파수를 기반으로 메시지를 디코딩하는 기존 주파수 변조 프레임워크 내에서 수행할 수 있다. 더 높은 주파수 상태를 추가하거나 반대로 일부 통신 프로토콜에서 더 높은 진폭 상태를 이 동일한 주어진 기간 내에 추가하면 디코딩을 통해 즉시 활용하거나 무선 통신 "Wi-Fi"에 적용되는 이후 디코딩을 위한 양방향 메모리 셀로 직접 저장할 수 있는 세 가지 상태의 명확한 분리가 가능하다. 광섬유와 관련하여 이 세 번째 정보 상태를 정의하기 위한 많은 방법이 가능하며, 여기에는 빛의 강도, 주파수, 색상, 이동 또는 위상이 포함되지만 이에 국한되지는 않는다.
하드웨어 시스템에서 많은 장치가 정보를 메모리로 전송하거나 메모리로부터 정보를 전송하는 데 사용될 수 있으므로 가역 시스템이 knot 1 기호로 표시되는 정보의 여러 비트를 저장할 수 있다. 예를 들어, 오늘날 저장되는 대부분의 정보는 디스크 표면에 있는 자화 재료의 자화에 기반한 정보를 저장하는 회전하는 기계 디스크인 하드 드라이브에 저장되어 있다. 정보는 일반적으로 링으로 디스크 주위를 배향하는 책자로 알려진 부분에 대한 디스크 개별 섹션에 기록된다. 디스크에 정보를 저장하기 위해 전류는 일반적으로 ON 상태를 나타내는 전류 흐름, 또는 1, 또는 OFF 상태를 나타내는 전류 흐름에 추가로 수직인 전류 흐름에 평행하게 정렬되도록 자화 재료의 도메인을 배향하는 자화 재료를 통과한다. 거대 자기 저항 및 터널링 자기 저항의 발견에 의한 디스크 드라이브 저장 밀도에 대한 최근의 발전으로 인해 이러한 장치의 물리적 크기에 대해 훨씬 더 많은 양의 저장 데이터가 허용되었다. 본질적으로 디스크 드라이브는 이러한 장치의 자화 특성을 활용하여 드라이브를 통해 전류를 통과시켜 자화 가능한 재료의 자기장을 조작한다. 앞에서 설명한 것처럼 "Setun"은 회전하는 기계 드럼을 사용하여 정보를 저장했으며, 세 가지 상태로 정보를 저장했다. "Setun"이 사용하는 드럼은 디스크 드라이브의 기초로서, 디스크 드라이브는 양극과 음극을 모두 허용하도록 자화 가능한 물질의 영역을 배향하여 정보를 저장하는 동일한 능력을 갖는다. 이러한 드라이브에 세 가지 상태로 정보를 저장하는 기능이 입증되었으므로, 원래 회전 드럼을 사용하여, 장치의 한 실시예가 개시된 시스템 및 방법의 유익한 작동을 용이하게 하기 위한 저장 매체로서 디스크 드라이브 또는 고체 상태 드라이브를 사용할 수 있다. 또한, 거대 자기저항 및 터널링 자기저항의 이러한 특성은 3상태 양방향 자화 저장 매체 내에서 활용되어 자화의 현재 상태를 감지하고 분석하는 데 도움이 될 수 있다. 예를 들어, 비제한적인 예로서, 자화 가능한 물질의 도메인을 통해 어느 방향으로든 흐르는 전류에 대한 전기 저항을 측정하거나, 및/또는 이중 극을 가진 자석으로 생각할 수 있는 자화의 북쪽 또는 남쪽 방향의 극성에 따라 도체 내에서 발생하는 변위 전류를 측정하는 단계를 포함한다. 분극 검출을 위해 이러한 변위 전류를 활용하는 일부 실시예에서, 예를 들어 정류 다이오드 또는 재료를 사용한 간단한 정류 방식은 전류 방향의 분석을 허용하고 따라서 작동을 위한 개시 시스템 및 방법 논리 회로로의 간단한 통합을 허용할 것이다.
예를 들어, 래치(감지 증폭기)는 각 메모리 셀의 상태를 검색하고 래치(상태 유지)를 설정하는 데 사용될 수 있으며, 여기서 래치는 흐르는 전류 또는 흐르지 않는 전류 또는 음의 극성 전류를 강화한다. 이 래치는 레지스터 또는 게이트에 의해 액세스되어 이 메모리의 검색 및 처리를 장치의 계산 처리 하드웨어, 예를 들어 CPU 내의 대수 논리 장치(중앙 처리 장치), 제어 장치로 추가로 허용하고 CPU의 캐시에 간략하게 저장될 수 있다.
CPU를 구성하면 식별된 정보 비트 수를 기반으로 처리할 수 있다. 예를 들어 64비트 프로세서는 64개의 순차 비트, 8옥텟 크기의 명령을 받아들이고 작동할 수 있다. 연산 정보 문자열의 이 크기는 연산 속도와 함께 많은 양의 정보를 처리하는 능력을 허용하지만 일반적으로 프로세서의 비트 수는 개별 작업을 수행하기 위해 할당된다. 예를 들어 직접적으로 사용되지 않는 메모리 주소의 경우 정보 처리 그 자체이며 계산을 거치는 정보의 특정 비트에 액세스하는 데 대신 사용된다.
컴퓨터의 작동 속도는 장치 클럭(clock) 속도(내부 클럭)와 사용 가능한 처리 비트에 의해 결정되며, 클럭은 처리 중에 다음 명령, 동작, 시퀀스로 이동하는 데 사용된다. 클럭은 물리적 설정/리셋 전류를 생성하여 CPU에 현재 정보에 대한 작업을 수행하도록 지시한다. 예를 들어 가산기 또는 반가산기 회로를 활용할 수 있는 증분 추가 작업(incremental add operation)을 적용한 다음, 명령 및/또는 시퀀스의 다음 단계를 시작한다. 클럭킹(clocking)은 정보를 매우 빠르게 처리할 수 있는 기능을 제공한다. 예를 들어 기가헤르츠는 초당 1,000,000,000번 변경되는 주파수이다.
이 처리 설계, 순차 시퀀스 처리를 통해 현재 64비트 프로세서(64비트)는 264개의 서로 다른 값과 264 엑사바이트의 바이트 주소 지정 가능 메모리에 액세스할 수 있다. 이 방대한 연산 능력으로 인해 현재의 메모리 저장 시스템은 처리 능력을 충분히 활용할 수 있을 만큼 많은 양의 정보를 실제로 저장할 수 없다. 64비트 프로세서를 기반으로 하는 처리 기능의 가장 일반적인 두 가지 표현은 부호 없는 이진수로 표현하기 위해 0에서 18,446,744,073,709,551,615(264-1) 범위, 그리고 2의 보수 표현을 위한 -9,223,372,036,854,775,808 부터 9,223,372,036,854,775,807(263-1)까지, 이것은 일반적으로 메모리 주소 할당을 위해 해석된다.
당사의 처리 능력을 보다 충분히 활용하는 능력은 공개된 시스템 및 방법이 해결하는 개선 사항 중 하나이다.
메모리 셀(비트)당 더 많은 정보를 저장할 수 있는 기능으로, 저장 및 호출할 수 있는 메모리 정보의 가능한 변형이 기하급수적으로 증가하여 위에서 언급한 프로세서 설계와 같이 시스템의 처리 기능을 더욱 충분히 활용할 수 있다. 64비트는 0에서 18,446,744,073,709,551,615(264-1)까지 메모리 정보 증가 범위를 허용합니다. 여기서 램의 기존 테라바이트는 240 또는 1,099,511,627,776바이트, -8,796,093,022,208 비트로 표시된다. 유사한 양의 컴포넌트를 갖는 양방향 메모리의 개시된 시스템 및 방법은 3Nth 비트의 가능한 상태를 갖는 트리트로서 정보를 저장하는 메모리만을 고려할 때, 고전적으로 트리트로 지칭되는 340 또는 12,157,665,459,056,928,801비트로 표현될 수 있다.
정보를 트리트 대 비트로 표현하는 것은 삼진법 연산과 언어에 대한 이해와 연산에 대한 혼란의 주된 이유이며, 이로 인해 삼진법 및 이진법 프레임워크는 앞뒤로 변환하는 것 외에는 조합 연산이 불가능하다.
단순히 처리 언어가 다르고, 동일한 정보를 전달하기 위해 다른 기호를 사용하고, 계산을 수행하기 위해 약간 다른 하드웨어를 사용한다.
이전에 설명된 바와 같이, 개시된 양방향 메모리는 정보의 트리트 및/또는 다중 비트를 저장할 수 있지만, 이는 개시된 시스템 및 방법의 또 다른 이점인 삼진법 연산자 언어 또는 삼진법 컴퓨터의 설계를 강제로 사용해야 하는 제한을 초래하지 않는다.
양방향 메모리의 설계는 "삼진법 숫자" 의미가 무시될 수 있는 기존의 이진 설계된 프레임워크로의 통합을 허용하고 정보가 또한 무시될 수 있는 knot 1 기호로 저장된 정보를 허용한다(일부 작업 중에는 사용하지 않음). 이전의 모든 소프트웨어 및 하드웨어 설계가 올바르게 작동하는 경우 작업을 재설계한다(이전 버전과 호환됨).
이것은 공개된 시스템 및 방법의 주요 이점입니다. 이는 지난 100년 동안 이진법에서 이루어진 모든 개발 및 투자가 활용될 수 있고 대다수의 프로그램 및 시스템에 대해 재설계 또는 재개발이 필요하지 않음을 의미하기 때문이다. 또한, 개시된 시스템 및 방법의 작동은 기존 이진법 프레임워크 위에 구축될 수 있는 추가 작동 이점을 허용한다.
예를 들어, 양방향 메모리의 전하 분극은 논의될 여러 가지 방법으로 달성될 수 있다. 바람직한 실시예는 DRAM(동적 랜덤 액세스 메모리)의 비교 가능한 기존 주소 프레임워크를 활용하는 것이며, 일부 실시예에서는 구성 설계가 기존 DRAM 레이아웃에서 변경될 수 있지만 작동은 매우 유사하고 주요 반복은 단일 메모리 셀에 액세스하려면 단일 주소에 대해 2개의 비트 라인과 1개의 워드 라인이 활성화되어야 하는데, 이는 기존의 주소당 1비트 라인과 1워드 라인과 1개의 접지 연결 라인인 것과 같다. 양방향 메모리의 상기 2비트 라인의 동작 동안 접지 또는 더 낮은 전위로 작용할 수 있고, 접지 역할을 하는 비트 라인이 전하 분극 바이어스에 따라 비트 라인 사이에서 교대할 수 있다는 명백한 차이가 있음을 주목해야 한다.
개시된 시스템 및 방법의 일부 실시예에서, 양방향 메모리 셀로부터 정보를 판독하고 해석하기 위해 복수의 래치(감지 증폭기), 버퍼 공간, 및/또는 게이트를 이용할 수 있다. 두 개의 래치(감지 증폭기)가 페이징된 메모리 셀을 판독하여 첨부된 그림에서 비제한적인 방식으로 설명된 바와 같이 전하가 존재하는지 확인하고, 전하가 존재하는 경우 분극을 결정하는 경우를 의미한다. 정보는 마치 정보가 단일 메모리 셀 또는 복수의 메모리 셀에서 시작된 것처럼 판독, 관리, 해석될 수 있다. 또한, 상호 연결된 구조에서 단일 동작으로 복수의 순차 메모리 셀로부터 정보를 저장하고 검색하는 것이 가능하다. 설계 구조를 포함하는 다양한 인자에 의존하는 경우, 메모리 셀은 WRITE(기록) 및 READ(판독) 동작 동안 후속 메모리 셀의 정보 상태에 영향을 미칠 수 있으며, 이는 개시된 시스템 및 방법의 또 다른 이점이다.
양방향 메모리의 이 프레임워크는 트랜지스터와 커패시터의 상호 연결된 시스템을 생성한다. 트랜지스터 사이에 전류가 흐르기 위해서는 복잡한 전기 경로를 생성할 수 있기 때문에 한 번의 동작으로 동일한 정보를 가진 여러 커패시터를 작성할 수 있다. 이 다중 기록(multi-writing) 기능은 나중에 검색하기 위해 복잡한 패턴으로 저장할 수 있는 많은 양의 정보를 저장할 수 있고 계산 속도를 높일 수 있으므로 정보 처리에 매우 유용할 수 있다.
개시된 시스템 및 방법의 또 다른 이점은 양방향 메모리의 추가 3차 상태를 임의의 정보 값 및/또는 변수로 설정할 수 있다는 것을 이해하는 것이다.
이 추가 정보 저장 위치는 이전에 논의된 단일 이진법 조각(piece) 정보보다 더 많은 정보를 전달할 수 있으며, 비교적 간단한 작업을 통해 정보 처리가 이 세 번째 메모리 위치(역 바이어스 전하 또는 knot one knot 1 기호)를 구체적으로 정의 가능한 정보 변수로 인식하도록 할 수 있다. 많은 계산에서 이것은 훨씬 적은 메모리 시퀀스에서 정보 처리를 허용할 수 있다. 모든 메모리 셀에 대해 정의 가능한 정보 설명(statement)을 설정하는 기능은 정보 처리를 사용자 정의할 수 있게 하여 일반적으로 코드(소프트웨어 시스템) 및/또는 하드웨어 시스템(게이트 및 감지 증폭기) 구성을 통해 비교적 간단한 변환을 허용하고, 자신의 처리 요구 사항을 개별적으로 조정하여 장치의 계산 능력, 처리 속도 및 작동 특성을 개선한다.
또한, 특정 의미에 추가 메모리 위치를 구체적으로 할당하는 기능을 통해 전체 운영 시스템 및 프로그램을 사용자 정의할 수 있다. 즉, 이러한 메모리 위치에 특정 의미를 할당함으로써 정보 컴퓨팅 프로세스가 필요한 특정 정보 파라미터에 맞게 각각 작동하도록 설계할 수 있다.
예를 들어, 이 정보 상태는 특정 정보 범주를 설정하는 데 사용될 수 있고, 후속 비트 정보는 작업 내의 각 단계에 대해 긴 명령 코드가 필요 없이 할당된 카테고리 내에 항목 정보를 제공할 수 있으므로, 이는 3rd 정보 상태의 해석을 변경함으로써 언제든지 추가로 수정할 수 있는 특정한 정규 작업을 수행하는 장치에 매우 유리할 수 있다.
이것은 이진법 시퀀싱에 기반을 둔 아키텍처(architecture)를 가정하여 추가로 설명할 수 있다. 이를 통해 시스템은 기존의 모든 아키텍처 및 생성된 소프트웨어와 통신할 수 있을 뿐만 아니라 각 시스템에 대해 정보의 단일 조각이 아닌 시퀀스를 공식화하고 통신할 수 있다는 점에서 더 높은 수준의 계산(computation)도 가능하다. 이 시퀀싱은 구성을 통해 액세스 가능한 정보를 증폭하는 기능을 허용한다.
특정 순차 게이트 및/또는 스위치를 설계 및 구성함으로써 복수의 비트를 포함하는 이진법 프레임워크에서 knot one 기호 "1"로 정의될 수 있는, 예를 들어 AND, NANO, OR, NOR, EX-OR, EX-NOR, NOT 게이트 및 트랜지스터를 사용하는 단일 비트로 정보를 전송할 수 있다. 여기서, 복수의 이진법 비트로부터 통신된 정보에 기초하여, 특정 시퀀스에서, 단일 양방향 메모리 셀은 추후 액세스 및 사용을 위해 이 정보를 저장 및 보유할 수 있다. 메모리 셀에 음전하로 저장된 정보는 복수의 이진법 비트 중 상기 특정 시퀀스를 나타낸다. 메모리 셀에서 음전하로 저장된 이진법 비트의 특정 시퀀스를 구별하고 검색하는 방법은 도면 및 첨부된 참조 개시를 참조하여 더 자세히 설명한다.
일 실시예에서 3rd 정보 상태의 프레임워크는 상수 변수로 인식되고 사용될 수 있으며, 지수를 포함한 복잡한 계산을 형성하고 허용하기 위해 단일 또는 다중 메모리 시스템의 상태를 변경하여 상수 변수임을 반영하거나 중첩 상태에 있음을 설명할 수 있다. 상수 변수 구는 중첩을 설명하고 개념화하는 또 다른 방법으로, 상기 음의 바이어스 전하가 정보 및/또는 명령 집합 자체 내에서 기록된 변수를 허용하는 모든 변수를 나타낼 수 있고, 이것은 예를 들어 1과 0을 동시에 나타낼 수 있는 잘 알려진 메모리 시스템 내에서 장기간 동안 상기 전하를 유지할 수 있는 안정적인 동작을 제공한다.
이 동작은 계산 정보의 가치가 시스템의 물리적 능력을 벗어난 수준으로 증가할 때 사용될 수 있으며 매우 유용할 것이다. 이를 통해 시스템은 이 "가용(free)" 메모리가 제공하는 더 많은 공간에 액세스할 수 있다. 즉, 분해될 수 있는 섹션, 블록 시퀀스, 본질적으로 시스템에 의해 잊혀질 수 있는 변수로서 정보를 시스템이 나머지/증가하는 시퀀스를 해결할 수 있도록 한다. 그런 다음 상수 변수로 저장된 정보를 다시 공식화하고 실제 값을 할당하여 방정식을 풀고 본질적으로 부동 설정점을 생성한다. 이 연산에서 상수 변수는 중첩 상태에서 고려되며, 양자 컴퓨팅에 대해 논의하는 섹션에서 참조하는 것처럼 1 또는 0, 또는 1과 0, 또는 할당되거나 제한된 값이다.
이 연산은 부동 설정점, 저에너지 상태 또는 다중 계산 경로로 가장 잘 설명될 수 있는 복수의 상수 변수 메모리 셀을 허용하도록 확장되어 시스템이 본질적으로 시퀀스를 풀 수 있는 섹션으로 분리하거나 여러 경로를 동시에 분리하는 시퀀스의 섹션을 통해 처리하고 해결할 수 있도록 한다. 결정된 모든 섹션에서 논리적 결론이 충족되면 "깨진 시퀀스" 메모리가 논리적 시퀀스에 재할당되고 상수 가변 메모리 셀과 재결합되어 방정식을 완전히 풀 수 있다. 특정 상황에서 영구 상수 변수인 메모리 상태는 계산 길이에 따라 가능하고 가능성이 있다.
중첩을 효과적으로 사용하려면 결과 확률을 사용하여 판독 기능의 결과를 결정할 수 있다. 이는 정규 판독 출력을 위한 창을 음의 전압 영역으로 이동하거나 원하는/더 가능성 있는 결과의 전압 범위로 이동하도록 비교기 내의 저항을 조정함으로써 추가 실시예에서 장치의 다른 구성 요소의 저항을 제어하기 위해 디지털 전위차계를 사용할 수 있다.
예를 들어, 메모리는 0과 1을 동시에 나타내는 메모리 셀의 음의 전압 상태인 중첩 상태에 정보를 저장하고 knot 1 기호로 메모리에 저장한다. 이 정보는 중첩된 메모리 주소의 가장 가능성 있는 상태를 결정하기에 충분한 정보가 수집되면, 계산이 발생하는 동안 이 지점에 머물 수 있다. 윈도우 비교기 저항은 입력 전압을 기반으로 입력 전압 트리거 포인트를 이동하여 특정 전압 범위를 이동/확장하기 위해 변경(수정된 저항)할 수 있으며, 가장 가능성 있는 예측을 기반으로 출력을 시작하기 위해 전압 레퍼런스와 비교할 수 있다. 비교기가 플립/플롭 동작을 시작하는 지점을 변경함으로써 메모리에서 판독한 출력 상태를 제어할 수 있고, 따라서 중첩된 메모리 셀에서 판독한 정보에 영향을 줄 수 있는 능력을 얻을 수 있다.
이를 통해 셀이 실제로 특정 1 또는 0 정보 상태에 있을 가능성을 반영하고 보다 정확하게 기반으로 하는 결과를 허용한다. 이것은 정보가 중첩된 각 비트에 대해 해당 상태에 있을 실제 가능성의 백분율로 더 가능성이 높은 상태를 기반으로 하기 때문에 계산 결과가 결과의 확률을 보다 정확하게 반영하도록 하고, 두 상태 중 하나에 있을 가능성이 동일한 많은 양자 게이트의 경우와 같이, 동일한 백분율 및/또는 임의의 결과 또는 선택의 결과가 아니다.
저항 값을 변경하면 비교기의 특성을 여러 가지 방법으로 달성할 수 있다. 예를 들어, 트랜지스터를 사용하여 비교기 내에서 저항으로 작동하고 베이스/게이트에 인가되는 전압을 수정하여 특정 트랜지스터를 사용하여 출력 특성을 제어할 수 있고, 따라서 비교기 내의 전압 분배기를 제어할 수 있다. 또한 트랜지스터-저항 조합으로 저항 어레이를 생성할 수 있으며 다른 값의 저항을 통해 전류를 제어하는 설정된 수의 트랜지스터를 활성화하여 전압 분배기의 저항을 변경할 수 있고, 많은 경우 저항 어레이는 2개의 서로 다른 저항-트랜지스터 세트로 작동할 수 있다. 이것은 많은 실시예에서 트리거 포인트를 위 또는 아래로 당기기에 충분하므로 비교기를 반전 출력 상태로 또는 밖으로 이동시키고, 이는 계산을 위해 전달된다.
또한, 각 메모리 셀의 추가 상태는 지수(exponent), 및/또는 인수(factor), 및/또는 정수(integer), 및/또는 다항식(polynomial)을 식별하고 식별하는 데 사용될 수 있다. 그러면 물리적 메모리 처리에 대한 제한이 제거될 수 있으며, 기본적으로 시퀀스의 연속적인 굴곡(확장 및 축소)이 허용된다. 예를 들어 시퀀스가 나눌 수 있고 상수 변수를 X와 같은 다항식으로 활용하는 경우, X는 분할된 상태에 대해 참일 수 있는 임의의 숫자일 수 있으며 시퀀스가 x로 나눌 수 있는 경우 정보 시퀀스의 크기가 상당히 축소될 수 있다.
본 발명은 바람직한 실시예의 상세한 설명 및 도면을 참조하여 설명될 것이다:
도 1은 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 바람직한 회로 구성(circuit configuration)의 단일 셀을 도시하는 도면이다.
도 2는 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 대안적인 회로 구성의 단일 셀을 도시하는 도면이다.
도 3은 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 대안적인 회로 구성의 단일 셀을 도시하는 도면이다.
도 4는 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 대안적인 회로 구성의 단일 셀을 도시하는 도면이다.
도 5는 기능 블록 도면으로 간주될 수 있고 바람직한 회로 구성인 다중 양방향 상호 연결된 메모리 셀을 보여주는 도면이다.
도 6은 양방향 메모리 셀을 위한 별도의 추가 비트 라인을 사용하는 장치의 실시예를 나타내는 도면이다.
도 7은 양방향 메모리의 동작이 메모리 셀당 2개의 트랜지스터와 1개의 커패시터의 조합을 이용하여 설계된 디바이스의 예시적인 실시예를 나타내는 도면이다.
도 8은 양방향 메모리 셀을 위한 개별 비트 라인을 사용하는 장치의 실시예를 나타내는 도면이다.
도 9는 EEPROM "읽기 전용 메모리" 애플리케이션용 장치에 대한 예시적인 실시예로 구성된 도면이다.
도 10은 양방향 메모리의 판독 동작에 필요한 논리 회로의 예시적인 실시예를 나타내는 도면이다.
도 11은 양방향 메모리의 판독 동작에 필요한 논리 회로의 바람직한 실시예를 나타내는 도면이다.
도 12는 이중 감지 증폭기의 기준 전압을 나타내는 전압 개략도이다.
도 13은 정보가 음의 역 바이어스 전압에 저장되거나 변환될 수 있는 장치의 회로를 나타내는 도면이다.
도 14는 양방향 메모리 셀(들)의 판독 상태에 영향을 미치는 정의 가능한 변환 회로 능력의 4가지 가능한 구성을 나타내는 도면이다.
도 15는 양방향 메모리 셀에 저장된 음의 역 바이어스 전압이 중첩이라고도 하는 0 및 1 상태에 동시에 있는 것으로 정보를 나타내는 도면이다.
도 16은 중첩 상태에서 상태 양방향 메모리 셀(들)에 영향을 미치는 정의 가능한 변환 회로 능력의 가능한 구성을 나타내는 도면이다.
도 1은 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 바람직한 회로 구성(circuit configuration)의 단일 셀을 도시하는 도면이다.
도 2는 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 대안적인 회로 구성의 단일 셀을 도시하는 도면이다.
도 3은 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 대안적인 회로 구성의 단일 셀을 도시하는 도면이다.
도 4는 개선된 양방향 DRAM(동적 랜덤 액세스 메모리)에 대한 대안적인 회로 구성의 단일 셀을 도시하는 도면이다.
도 5는 기능 블록 도면으로 간주될 수 있고 바람직한 회로 구성인 다중 양방향 상호 연결된 메모리 셀을 보여주는 도면이다.
도 6은 양방향 메모리 셀을 위한 별도의 추가 비트 라인을 사용하는 장치의 실시예를 나타내는 도면이다.
도 7은 양방향 메모리의 동작이 메모리 셀당 2개의 트랜지스터와 1개의 커패시터의 조합을 이용하여 설계된 디바이스의 예시적인 실시예를 나타내는 도면이다.
도 8은 양방향 메모리 셀을 위한 개별 비트 라인을 사용하는 장치의 실시예를 나타내는 도면이다.
도 9는 EEPROM "읽기 전용 메모리" 애플리케이션용 장치에 대한 예시적인 실시예로 구성된 도면이다.
도 10은 양방향 메모리의 판독 동작에 필요한 논리 회로의 예시적인 실시예를 나타내는 도면이다.
도 11은 양방향 메모리의 판독 동작에 필요한 논리 회로의 바람직한 실시예를 나타내는 도면이다.
도 12는 이중 감지 증폭기의 기준 전압을 나타내는 전압 개략도이다.
도 13은 정보가 음의 역 바이어스 전압에 저장되거나 변환될 수 있는 장치의 회로를 나타내는 도면이다.
도 14는 양방향 메모리 셀(들)의 판독 상태에 영향을 미치는 정의 가능한 변환 회로 능력의 4가지 가능한 구성을 나타내는 도면이다.
도 15는 양방향 메모리 셀에 저장된 음의 역 바이어스 전압이 중첩이라고도 하는 0 및 1 상태에 동시에 있는 것으로 정보를 나타내는 도면이다.
도 16은 중첩 상태에서 상태 양방향 메모리 셀(들)에 영향을 미치는 정의 가능한 변환 회로 능력의 가능한 구성을 나타내는 도면이다.
도 1은 개선된 양방향 DRAM(Dynamic Random-Access Memory, 동적 랜덤 액세스 메모리)에 대한 선호되는 회로 구성의 단일 셀을 나타내는 도면이다. 메모리 셀의 작동은 정보를 저장하기 위해 초기에 커패시터(C1)을 충전해야 하며, 이는 기존의 DRAM 메모리 셀(미도시)과 유사한 작동을 통해 달성된다. 커패시터 C1의 충전 동작은 메모리 트랜지스터(MT1), 비트 라인 1(BL1) 및 비트 라인 2(BL2)를 사용하여 양극 또는 음극의 두 가지 극성 중 하나로 달성될 수 있다. 비트 라인 1(BL1) 및 비트 라인 2(BL2) 개별 전압 상태는 C1의 원하는 충전 바이어스에 의존하고, 워드 라인 1(WL1)을 사용하며, 인접하는 복수의 양방향 메모리 셀(미도시)은 예를 들어 워드 라인 2(WL2)와 같은 추가 워드 라인을 사용한다.
바람직한 실시예의 작동은 기존의 DRAM 및 SRAM(static random-access memory, 정적 랜덤 액세스 메모리) 메모리 시스템과 유사한 프레임워크를 허용하지만, 차별화된 회로 토폴로지(topology)를 갖는다. 특히, 동작 및 회로 레이아웃 유사성에는 회로 및 그 동작에 대한 일반적인 비제한적 비교로서 조직 주소 레이아웃, 비트 라인 드라이버 일반 동작 원리 및 기능, 워드 라인 드라이버 동작, 감지 증폭기(래치) 일반 작업, 후속 시스템 및 프로세서(예: 중앙 처리 장치 CPU)와의 일반 상호 연결이 포함된다. 여기에는 개별 셀 주소 식별 레이아웃 스타일, 충전(WRITING), READING(페이징) 및 저장된 정보를 보장하고 유지하기 위해 REFRESHING이라는 정기적인 재충전을 유지하는 것과, 전통적인 DRAM과 비교할 때 작동을 위해 추가 비트 라인(BL2)가 추가되는 것과 같은 유사성이 포함된다. 추가 비트 라인(BL2)은 양방향 메모리 시스템에서 비트 라인(BL1, BL2) 사이의 전압 전위의 교번(alternation) 및 커패시터(C1)의 역 바이어스 충전(WRITE 동작)을 허용하기 위해 사용된다. 여기서 전통적인 DRAM 메모리 셀의 접지 라인(미도시) 대신에 비트 라인 1 보다 높은 전압 전위로 비트 라인 2(BL2)를 충전함으로써 커패시터(C1)에 음의 극성이 적용될 수 있다. 비트 라인 1은 역 바이어스에서 커패시터(C1)을 통해 충전 전류가 흐르도록 하는 더 낮은 전압 전위 또는 접지 역할을 한다. 이 역 바이어스는 또한 후속 REFRESH 동작을 위해 사용될 수 있고, READ 동작을 위해 추가로 사용될 수 있지만, 비트 라인 2(BL2)는 READ 동작을 위한 일부 추가 실시예에 필요하지 않을 수 있다.
도 1의 양방향 메모리의 동작은 단일 셀 및 단일 트랜지스터(MT1)를 사용하는 조직적 구현의 바람직한 실시예이고, 도 2는 유사한 동작을 갖는 2개의 트랜지스터(MT1, MT2)를 사용하는 예시적인 실시예이다. 이 실시예에서의 동작은 먼저 비트 라인 1(BL1)을 양(positive) 전압 공급 장치에 연결하고 비트 라인 2(BL2)를 음(negative) 또는 더 낮은 전압 공급 또는 상태에 연결함으로써 수행된다. 그런 다음 도 1과 같이 워드 라인 1(WL1)을 켜서 트랜지스터(MT1)을 켜거나 도 2와 같이 워드 라인 1(WL1)을 켜서 트랜지스터(MT1/MT2)를 켜서 순방향 양의 바이어스에서 커패시터(C1)을 충전할 수 있다. 또는 비트 라인 2(BL2)에 대한 양의 전압 공급 및 비트 라인 1(BL1)에 대한 음 또는 더 낮은 전압 공급을 번갈아 함으로써 역 또는 음의 바이어스에서 커패시터(C1)을 충전할 수 있다. 동작은 또한 캐패시터(C1)을 충전하지 않거나 전하가 없는 WRITE 동작을 통해 전하를 제거하거나 비트 라인 1 및/또는 2(BL1/BL2)에 존재하는 역방향/역전하(reverse/inverse charge)를 제거함으로써 무충전 상태를 포함할 수 있다.
커패시터(C1)에 저장된 정보를 판독하기 위한 다수의 상이한 방법 및 별도의 실시예가 존재하며, 일부 비제한적인 예가 논의될 것이며, 추가 도면 설명에서 더욱 상세하게 설명될 것이다.
이 실시예에서 양방향 메모리의 설계는 더 큰 어레이를 설계할 때(이후 도면에서 더 자세히 논의됨) 회로 설계가 단순하고 직접적인 설계 아키텍처를 허용한다는 점에서 또한 유리하다. 이것은 READ 및 WRITE 동작이 양 전압 공급으로서 비트 라인 1(BL1)을, 음 또는 더 낮은 전위 전압으로서 비트 라인 2(BL2)를 교대로 동작시키기 때문에 달성되며, 여기서 추가적인 실시예는 비트 라인 구성 및/또는 극성을 규칙적으로 교번할 수 있다. 이것은 단일 워드 라인(WL1)을 활성화함으로써 순방향 양극성 또는 역방향 음극성에서 커패시터(C1)의 쓰기 동작을 허용한다. 이를 통해 각 커패시터 C1의 추가 역충전 기능을 고려한 메모리 주소 지정과 그에 따른 추가 주소 지정을 고려한 메모리 주소 지정뿐만 아니라 필요한 추가 비트 라인(BL2)인 일반적인 DRAM에 대한 주요 변경 사항을 사용하여 매우 간단하게 작동할 수 있다. 주소 지정이 2차 충전 상태를 고려하도록 함으로써, 양방향 메모리의 이점을 활용하기 위해 메모리 어레이(미도시)가 작동될 수 있으며, 이에 대해서는 후속 도면에서 더 자세히 논의될 것이다.
또한, 다중 트랜지스터가 양방향 메모리의 동작을 수행하는 데 사용될 수 있으며, 몇 가지 비제한적인 예는 도 3 및 도 4를 참조한다. 도 3 및 도 4에서 4개의 트랜지스터(MT1, MT2, MT3, MT4)의 사용하고, 도 3에서는 2-비트 라인, 비트 라인 1(BL1), 비트 라인 2(BL2) 뿐만 아니라 워드 라인 1(WL1) 및 워드 라인 2(WL2)을 사용한다. 도 3에서 워드 라인 1(WL1) 또는 워드 라인 2(WL2)를 사용하여 커패시터(C1)의 충전을 교대로 수행할 수 있고, 여기서 비트 라인 1(BL1)은 양 또는 더 높은 전압 전위로 유지될 수 있고, 비트 라인 2(BL2)는 낮은 전압 전위 또는 접지로 유지될 수 있으며, 이 실시예에서 비트 라인 1(BL1)과 비트 라인 2(BL2)의 전압 전위의 교번은 필요하지 않을 수 있다. 일부 실시예에서 메모리 어레이의 설계 및 크기에 의존하지만, 비트 라인 1(BL1)과 비트 라인 2(BL2) 사이의 전압 전위의 교번이 유리할 수 있고 따라서 여기에서 참조된다.
또한, 도 4에서 트랜지스터(MT1, MT2, MT3, MT4)는 드라이브 디렉토리, 원장(ledger), 가상 메모리 시스템 또는 중앙 처리 장치, 메모리 관리 장치 및/또는 추가 드라이브 시스템에서 직접 구동될 수 있다. 그리고 여기서 비트 라인 1(BL1) 및 비트 라인 2(BL2)는 WRITE, READ, 및/또는 REFRESH 동작 동안 이들의 극성을 동작 및/또는 교대하기 위해 이용될 수 있다.
전통적인 DRAM 메모리 구성(미도시)에서 커패시터(미도시)는 전하 축적 및 저장을 통해 전적으로 정보 저장 매체로 사용되었다. 스위치(미도시)에 의해 제어되는 상기 커패시터에 저장된 에너지는 장치 전체에서 활용되거나 정보 저장의 주요 목적 외에 전원 시스템에 사용되지 않는다. 상기 커패시터는 또한 에너지 저장 자산이며, 개시된 시스템 및 방법에서 정보 및 에너지 저장을 위한 이중성(duality)으로 작동할 수 있다.
또한, DRAM을 충전하고 새로 고치는 과정은 엄청나게 낭비이다. 손실을 줄이기 위해 메모리에 공급되는 전압이 조정되고 감소되는 일반적인 RC 회로로 작동한다. 이 충전 과정 자체는 공급된 에너지의 50%를 낭비하고 나머지 50%는 정보 저장에만 사용된 다음, 일반적으로 지상으로 방전되고 더 이상 활용되지 않는다. 정보 처리의 특성과 고속 정보 저장 및 새로 고침에 대한 필요성으로 인해 스위치 모드 전원 공급 장치와 같은 상기 커패시터를 충전하기 위한 보다 효율적인 대체 시스템은 실용적이지 않다. 이러한 유형의 충전 시스템의 통합은 상기 커패시터의 저장 효율을 개선하는 데 필요한 충전 시간이 상기 커패시터 메모리 시스템에 정보를 저장하는 고속 작동을 방해하여 장치의 작동을 느리게 하기 때문에 실용적이지 않을 것이다.
이로 인해 이러한 유형의 메모리 시스템은 충전 및 리프레시 중에 에너지를 낭비하지 않도록 작동 전압을 낮출 뿐만 아니라, 커패시턴스를 만들고, 커패시터의 저장 능력을 낮추어 효율성에 중점을 두도록 설계 및 작동하게 되었다.
특정 애플리케이션에 따라, 동작은 저장 장치 충전을 제어하기 위해 관리 시스템(미도시)에 의해 제어될 수 있고, 예측 가능하거나 특정 동작을 위한 회로의 양방향 메모리 셀 C1, 및/또는 특정 충전 상태/전압으로 제어될 수 있다. 이것은 동시에 또는 실시간으로 순차적으로 상기 커패시터(C1)의 다중 조합을 포함할 수 있다. 여기에는 라이브 시간 및/또는 미리 결정된 상태에서의 사용자 상호 작용이 포함될 수 있다.
여기에 언급된 일부 실시예에서 관리 시스템(미도시)으로부터 직접 제어되는 일관된 연속 작동은 저장 장치(C1)에 대한 READ 및/또는 WRITE 작업에 대한 명령을 제공하여 지정된 작동 요건 및 정보 상태를 정확하게 충족할 수 있고, 예를 들어, 메모리 쓰기 및 후속 리프레시 같은 특정 애플리케이션에 대해 미리 결정된 전압 범위를 포함할 수 있다.
추가적으로, 이 동작 및 구성은 복수의 양방향 메모리 셀 (커패시터) C1, 및/또는 양방향 메모리 어레이를 동작시키기 위해 일부 실시예에서 사용될 수 있다. 예를 들어, 일 실시예는 수십억 개의 개별 또는 상호 연결된 양방향 메모리 셀로 구성될 수 있는 스마트 폰, 컴퓨터, 태블릿, 웨어러블, 서버, 변환기, 인버터, 컴퓨터, 프로세서, 전자 장치와 같은 전자 장치에서 관리 시스템(미도시)을 활용할 수 있다.
연산 장치의 작동은 장치의 동작과 기능을 계산하기 위해 많은 양의 메모리를 필요로 한다. 이 시스템 및 방법을 활용하면 정보 저장 외에도 에너지원으로 동시에 활용되면서 메모리 충방전을 수행할 수 있으므로 작동 중 에너지 비용을 절감할 수 있다. 이 실시예에서 관리 시스템(미도시)은 다수의 양방향 메모리 셀 커패시터(C1), 및 독립적으로 또는 동시에 작동하는 충전 시스템(미도시) 또는 "편향 변환기"(미도시)를 제어하는 데 사용될 수 있으며, 여기서 주파수, 용량, 전압 작동 범위, 전류 및 추가 결정 요인은 각 시스템 간에 크게 다를 수 있으며, 이는 작동 중에 단일 또는 복수의 커패시터(C1) 다중 양방향 메모리 셀의 다른 시점을 활용할 수 있다.
개시된 시스템 및 방법을 이용하는 스마트폰과 같은 전자 제품의 경우, 전력 소비의 상당한 감소 및 메모리 구성요소 크기화가 얻어질 수 있으며, 이는 더 많은 양의 정보 저장 및 개선된 컴퓨팅 능력을 포함한다. 이는 커패시터 C1(메모리 셀) 및 커패시터의 추가 애플리케이션이 장치 전체에서 광범위하게 사용되기 때문이다(예: 대형 메모리 어레이 및 기타 수많은 작업 및 시스템). 이러한 시스템의 대부분은 매우 비효율적인 RC(resistor-capacitor, 저항-커패시터) 회로를 사용하며, 여기서 개시된 시스템 및 방법은 이러한 장치에서 낭비되는 에너지를 크게 줄일 수 있고, 양방향 메모리 셀의 추가 정보 저장 속성으로 인해 더 많은 양의 정보가 저장되거나 메모리 어레이의 크기가 줄어들어 비용이 절감될 수 있다.
시스템 및 방법은 매우 많은 수의 복수를 포함할 수 있는 복수의 메모리 셀을 활용할 수 있다. 예를 들어, 메모리 뱅크의 경우, 장치는 예를 들어 수십억 개의 트랜지스터(MT1)를 포함할 수 있으며, 여러 시스템에서 실행 가능한 충전, 방전, 기록, 판독 및/또는 새로 고침 명령을 포함하는 작업을 위해 예를 들어 수십억 개의 커패시터(C1)을 제어할 수 있다.
개시된 시스템 및 방법의 많은 실시예에서, 편향 변환(deflection conversion)과 같은 충전 시스템의 포함은 매우 유익할 것이고 가능한 실시예로서 참조된다.
도 3 및 4는 전자 메모리 시스템에 사용되는 양방향 메모리 장치의 실시예를 나타내는 도면이다. 장치의 도면 및 디자인은 양방향 충전, 새로 고침, 검색 및 정보 처리를 허용하기 위한 것이다.
이러한 회로 설계는 이 동작을 위해 양의 바이어스에서 커패시터 C1을 기록(충전)하는 이 예의 비제한적인 예 MT1, MT3에서 조합을 위해 4개의 개별 트랜지스터를 선택할 수 있다. 상기 바이어스는 충전, 리프레시 및/또는 커패시터(C1)로부터 정보를 검색하는 것을 포함한다. 상기 바이어스는 이 비제한적인 예에 대해 이 실시예에서 비트 라인 1(BL1)이 양의 전압 공급 장치에 연결되고 비트 라인 2(BL2)가 음의 전압 공급 장치에 연결되기 때문이다.
충전 동작, WRITE 동작을 위해 트랜지스터 MT2, MT4를 선택할 때, 따라서 충전, 리프레시 및/또는 커패시터(C1)로부터 정보 검색을 위해 음의 바이어스에 있다. 상기 바이어스는 이 비제한적인 예에서 사용되는 역방향 비트 라인 1(BL1)이 음의 전압 공급 장치에 연결되고 비트 라인 2(BL2)가 양의 전압 공급 및/또는 전압 차동에 연결되기 때문이다. 이는 추가적인 실시예에서 커패시터(C1)를 충전하기 위해 이들 구성요소의 상이한 조합 배열, 및/또는 비트 라인 분극을 이용하고, 설명된 동작 배열 예와 반대로 동작할 수 있다. 이것은 추가로 비트 라인 1 및 2(BL1, BL2)를 포함 및/또는 요구하여 규칙적으로 방향을 변경하거나 READ 라인으로서 동작할 수 있으며, 이는 또한 READ 동작 전(before) 및/또는 동작 중(during)에 비트 라인(BL1, BL2)의 사전 충전을 포함할 수 있다.
공개된 도면의 장치는 여러 관리 시스템(미도시) 및 기술에 의해 연결 및 제어될 수 있고, 시스템 컨트롤러(미도시) 및/또는 마이크로컨트롤러(미도시) 및/또는 중앙 처리 장치 "CPU"(미도시)를 포함할 수 있다. 장치는 컴퓨터 코드나 스크립트, 임베디드 시스템 또는 인공 지능에 의해 수동, 자동으로 제어될 수 있으며, 장치의 명령을 제어하고, 회로에 연결되며, MT1, MT2, MT3, MT4 뿐만 아니라 복수 또는 다수의 다른 스위칭 장치 및/또는 트랜지스터를 사용할 수 있고, 인터페이스, 전류 및 극성 제어 장치를 포함할 수 있으며, 다른 스위칭 장치 및/또는 커패시터 C1/정전 저장 장치 배열을 포함할 수 있다. 여기서 하나의 바람직한 실시예는 개선된 동적 랜덤 액세스 메모리(DRAM) 구성으로, 컴퓨터, 정보 프로세서, 및 전기 장치로의 장치의 통합 및 유익한 동작을 허용하도록 구성된다. 회로는 단일 회로에서 사용 가능한 전력을 활용하거나 별도의 절연 전원(미도시)에서 작동할 수 있다.
각 정전 저장 장치(C1)의 입출력은 별도의 출력 스위치(MT1, MT2, MT3, MT4) 또는 단일 스위치, 및/또는 릴레이(미도시) 여부 및/또는 트랜지스터(MT1, MT2, MT3, MT4) 여부에 연결될 수 있으며, 전체 또는 일부 스위치는 CPU(미도시)에 의해 제어되거나 기존 CPU(미도시)와 쌍을 이루며, 임베디드 및/또는 플러그인 시스템, 및/또는 슬레이브 시스템, 장치 및/또는 회로의 비제한적인 예에서 전자적으로 제어되는 스위칭 및/또는 전류 제어 장치를 위한 다양한 유형 또는 스타일이 될 수 있는 다중 릴레이 폴을 포함할 수 있다.
CPU(미도시)는 시스템 컨트롤러(미도시)에 신호를 릴레이(미도시) 및/또는 트랜지스터(MT1, MT2, MT3, MT4) 및/또는 스위치로 보내도록 지시하는 관리 시스템(미도시), 컴퓨터 코드 또는 스크립트, 임베디드 시스템 또는 인공 지능에 의해 제어될 수 있으며, 전원 제어 장치 및/또는 관리 시스템(미도시)에 연결될 수 있다.
장치는 전력 변환기 회로 및/또는 시스템(미도시), 전하 부스터/변환기, 및/또는 승산기(multiplier) 및/또는 벅 변환기(buck converter), 및/또는 플라이백(flyback) 변환기, 및/또는 공진(resonance) 변환기, 및/또는 스위치 모드 전원 공급 장치 및/또는 제어 회로에 연결될 수 있으며, 이는 DRAM 메모리 회로의 일반적인 작동인 직접 접지 대신에 사용 가능한 작업을 생성하기 위해 부하(미도시) 및/또는 다른 저장 장치(미도시)에 전류를 제공하거나 제공하지 않을 수 있다.
추가 실시예에서, 컨버터(미도시) 이후의 전류는 회로로 루프백되어 피드백 회로 및 시스템을 생성하며, 이는 컨버터 회로(미도시) 이후에 연결될 수 있고, 전하를 얻고 있는 저장 장치(C1)의 전원 공급 장치에 연결될 수 있으며, 전류 소모를 보장하기 위해 더 높은 전압 상태로 변환될 수 있다. 커패시터(C1)는 양극 및/또는 음극 구성으로 연결될 수 있으며, 이것은 또한 추가의 복수의 저장 장치(C1), 전력 변환기, 및/또는 인버터 또는 둘 다, 및/또는 전류 제어 장치를 포함할 수 있다.
일부 실시예에서 캐패시터(C1)가 충전되기 전에 양의 전력선으로의 양의 피드백은 컨버터를 필요로 할 수 있는 예시적인 실시예이며, 여기서 컨버터(미도시)의 전압 상태는 연속적인 전류 소모를 보장하기 위한 전력선 전압 이상이다.
추가로 일부 실시예의 장치는 다양한 기능을 제어할 수 있는 장치의 구성요소로서 관리 시스템(미도시)을 활용할 수 있으며, 그 중 일부는 다음의 비제한적인 예 중 하나 이상으로 구성될 수 있다; 트랜지스터(MT1, MT2, MT3, MT4)와 함께 전자적으로 작동되는 구성 요소의 전부 또는 일부의 작동, 정전 저장 장치(C1)의 개별 또는 조합 배열의 충전 및/또는 연결 및/또는 연결 해제. 여기에는 저장 장치 접점, 접점 및/또는 연결, 전원을 조절하기 위한 전원 조절 수단이 포함될 수 있다; 검색을 시작하기 위한 검색 시작 수단인 메모리 섹션; 자기장 데이터 및/또는 전력 데이터를 획득하기 위한 측정 데이터 획득 수단, 에너지 소스 및/또는 자기장의 측정된 값인 자기장 데이터, 및/또는 커패시터/정전 저장 장치(C1) 데이터, 및/또는 양방향 메모리 셀 데이터를 포함하지만, 이에 한정되는 것은 아니다; 현재 충전 상태, 분극, 바이어스, 전압 레벨, 주소, 위치, 방향, 새로 고침 시퀀스 및/또는 속도.
전력 데이터는 에너지원, 및/또는 정전 저장 장치(C1), 및/또는 저장 장치(C1) 메모리 셀, 구조 및/또는 격자에서 출력되는 전력과 관련된 정보를 나타낸다. 전력 변환기(미도시)는 관리 시스템(미도시)에 의해 사용되거나 정전 저장 장치(C1) 및/또는 다른 회로 전력선 및/또는 소스(sources)에 에너지를 저장하는데 사용되는 작동이 필요하다.
기능은 또한 전압 및 전류 출력, 및/또는 양방향 메모리 저장 장치(C1) 전압 전위 상태 및/또는 피드백 전압 상태를 포함하는 목표 값을 유지하기 위해 자기장 데이터와 전력 데이터 사이를 유지하는 관계식을 유도하기 위한 유도 수단을 포함할 수 있다. 비정상(abnormal) 상태 결정을 위한 모니터링 기능은 에너지원, 저장 장치 C1 또는 임의의 스위칭 장치(MT1, MT2, MT3, MT4), 에너지 변형(transforming) 및/또는 변환(converting), 및/또는 관리 회로가 비정상 상태에 있는지 여부를 결정하기 위한 수단을 포함할 수 있다.
검색 기능 및 검색 절차, 선택 수단 및 결정 결과에 따른 선택. 비정상 상태 판단 수단, 비정상 에너지원, 자기장, 축적 장치, 커패시터 및/또는 양방향 메모리 셀(C1) 및/또는 저장 장치, 스위칭 장치(MT1, MT2, MT3, MT4), 관리 회로, 변환기 및/또는 인버터(미도시)를 관리하기 위한 절차.
일부 실시예에서, 관리 시스템(미도시)은 전류 관리를 용이하게 한 다음, 트랜지스터(MT1, MT2, MT3, MT4) 및 정전기 저장 장치 및/또는 양방향 메모리 셀(C1) 중 하나 또는 조합을 전류 스트림 및/또는 연결 전원으로 전환하는데 필요하다. 그런 다음 수집된 전하를 정전 저장 장치 및/또는 양방향 메모리 셀(C1)에 저장하는 동시에 출력 전력을 변환 및 조절, 및/또는 전류를 전원 공급 장치로 다시 공급하여 정전 저장 장치 및/또는 양방향 메모리 셀(C1)로 흐르게한 다음, 수집 장치(C1)을 회로 방향으로 전환하고, 현재 작업 및/또는 작동 상태를 변경하고, 또는 스위치 및/또는 스위치(MT1, MT2, MT3, MT4)를 사용하여 회로에서 분리한다. 그러면 저장 장치 및/또는 양방향 메모리 셀(C1)은 수집된 전하를 방전하거나 방전하지 않을 수 있으며, 이는 전체 또는 부분 방전일 수 있으며, 그것은 추가적으로 동작이 주기적 리프레시를 필요로 하는 전형적인 DRAM 메모리 셀로서 동작할 수 있으며, 여기서 정보는 프로세서에 저장되고 이용가능하게 된다.
전류 및/또는 전압 측정/유지 장치(미도시)는 연산 증폭기, 비교기, 래치(감지 증폭기), 버퍼, 레지스터, 디코더, 코더, 캐쉬 메모리 및/또는 메모리 버스, 스위치(MT1, MT2, MT3, MT4), 축전지 및/또는 전기 저장 장치의 비제한적인 예를 포함하거나, 및/또는 선호되는 커패시터 및/또는 양방향 메모리 셀(C1)을 포함하여 회로의 일부로 사용될 수 있다. 일부 실시예는 예를 들어 펄스 폭 변조 "PWM"을 사용하는 비제한적인 예와 같이 회로 제어기(미도시)를 사용할 수 있다. 일부 실시예에서 단순화된 관리 시스템(미도시)이 유리할 수 있다. 일부 실시예에서 트랜지스터(MT1, MT2, MT3, MT4), 및 커패시터(C1)의 스위치(ing)를 제어하기 위하여 전류 발진기(oscillators) 및/또는 타이머(미도시), 클록(ing), 비교기(미도시), 연산 증폭기(미도시), 디케이드 카운터(미도시)를 사용하는 대신 관리 시스템을 사용하지 않는다.
최적의 시스템 성능, 정확성, 양방향 메모리 동작 및 효율성을 보장하기 위해 대부분의 실시예에서 관리 시스템(미도시)이 선호된다. 명령 할당, 메모리 주소 지정, 저장, 리콜(페이징) 및 정보 처리를 위해 정보가 전달되고 해석되기 위해서는 작동 특성 및 미리 결정된 목표 값 범위를 포함한다. 이것은 또한 출력 특성, 조합 배치 출력 전력 데이터, 클러스터 및 모듈 조합 데이터, 루핑 회로 및/또는 피드백 값, 및 듀티 사이클 최적화 방정식을 포함하는 방전 관계 정보를 포함한다.
관리 시스템(미도시)은 학습 효과 또는 인공 지능을 통합할 수도 있고, 해석은 중앙 처리 장치 CPU(미도시)에 의해 해석될 수 있으며, 이는 시스템 컨트롤러(미도시)에 명령을 보낼 수 있고, 스위칭 트랜지스터(MT1, MT2, MT3, MT4) 및 제어 시스템 및 구성 요소를 활성화하기 위하여, 저장 장치 및/또는 양방향 메모리 셀(C1)의 미리 결정되거나 지시된 동작 목표 값, 재충전/리프레시 특성, 출력 특성, 피드백 특성, 변환기 듀티 사이클/스위칭 주파수, 메모리 선택 및/또는 동작, 워드 라인 선택 및/또는 동작, 비트 라인 선택 및/또는 작동 회로 선택 및/또는 다양한 하위 시스템, 및 장치 기능을 포함한 시스템 동작을 제어하기 위하여 명령 신호를 보낼 수 있다.
도 5는 기능 블록도로 간주될 수 있는 다중 양방향 상호 연결된 메모리 셀을 보여주는 다이어그램으로, 회로 및 구성요소는 일반적인 기능을 위해 또는 특정 블록의 동작을 부여하는 데 사용될 수 있는 장치에 대해 시스템의 블록으로 간주될 수 있으며, 상기 블록은 본 발명의 의도된 범위 내에서 작동을 용이하게 하기 위해 장치의 작동 가능한 구성 내에서 생략, 결합 또는 대체될 수 있고, 여기서 도 5는 선호되는 회로 배열 및 실시예로 구성된다. 이 실시예에서 다중 양방향 상호 연결된 메모리 셀의 사용은 트랜지스터(MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9)을 사용하는 커패시터(C1, C2, C3, C4, C5, C6, C7, C8, C9)의 작동을 허용하고, 워드 라인(WL1, WL2, WL3) 및 비트 라인(BL1, BL2, BL3, BL4)으로 추가로 작동 가능한 상호 연결된 매트릭스를 생성한다.
이 비제한적인 바람직한 예에서, 회로의 레이아웃은 상호 연결된 프레임워크에서 독립적으로 동작하지만, 복수의 상호 연결된 메모리 셀로 동작하는 메모리 DRAM 주소 도식으로 설계된다. 이를 통해 각 독립 시스템의 특정 요구 사항을 충족하도록 작동 특성을 정밀하게 조정할 수 있다. 이것은 전압이 다른 전위에서 작동할 수 있는 경우에 특히 유용하며, 이는 필요한 작동 전압이 다를 수 있거나 각각의 개별 독립 시스템 및/또는 메모리 어레이와 다른 상태에 있을 수 있음을 의미한다. 예를 들어, 양방향 DRAM은 개별 메모리 셀을 충전할 때 2 볼트에서 작동할 수 있으며, 추가로 다중 메모리 셀 및/또는 커패시터(C1, C2, C3, C4, C5, C6, C7, C8, C9)를 동시에 충전하기 위해 작동할 수 있다. 직렬 배열로 양방향 메모리 셀을 충전할 때 이 작동 충전(WRITING) 전압을 증가시켜야 할 수 있다. 예를 들어, 상기 커패시터 중 임의의 3개를 동시에 충전하는 경우 6볼트로, 따라서 상기 커패시터 각각은 2볼트 전하를 유지한다. 여기서 특정 실시예는 다중 커패시터 및/또는 양방향 메모리 셀을 동시에 충전할 때 밸런싱 회로를 필요로 할 수 있다.
이 작동은 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, 또는 복수로부터 선택된 다른 트랜지스터 조합을 사용하여 단일 작업에서 다중 커패시터, 예를 들어 임의의 커패시터 그룹(C1, C2, C3, C4, C5, C6, C7, C8, C9)을 충전할 수 있다. 이 실시예에서 상기 트랜지스터의 임의의 특정 조합을 켜는 것은 매우 유익하며, 이 작업을 활용하면 단일 WRITE 작업으로 다중 WRITE 작업을 수행할 수 있기 때문에 처리 속도가 증가할 수 있으므로 새로 고침 시간 할당 및 이에 따른 대기 시간이 감소한다.
예를 들어, 장치의 일반 작동 중에 프로세서는 64-비트 프로세서를 사용하여 7 바이트 정보 처리를 허용할 수 있으며, 1 바이트는 명령 할당을 위해 예약되어 있다. 이는 예를 들어 기가헤르츠와 같이 매우 높은 클록 주파수에서 작동되지만 현재 클록 속도는 약 5GHz로 제한되지만 사이클당 56 비트를 처리할 수 있음을 의미한다. 이 작업에서 물리적 메모리는 메모리 시스템을 보다 완벽하게 활용하기 위해 가상 메모리와 사용 및 결합될 수 있으므로, 이 작업의 목적을 위해 CPU는 반드시 여러 개의 물리적 주소를 인식할 필요가 없는 대신 단일 물리적 메모리 주소 또는 복수 개의 물리적 주소를 인식한다. 그러나 이것은 직렬로 연결된 임의의 복수의 양방향 메모리 셀로 구성될 수 있다.
이 불분명한 계층은 양방향 메모리의 개시된 시스템 및 방법을 사용하여 가상 메모리(비제한적인 예로서)를 활용하여 다수의 상호 연결된 메모리 셀을 동시에 인코딩하는 능력을 허용한다. 56 비트를 처리하는 프로세서의 예에서, 다중 주소를 처리하고 지정한 다음 개별 셀을 WRITING 또는 READING 한다. 가상 주소가 메모리 배열에서 다중 상호 연결된 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9의 임의의 조합 또는 임의의 복수를 반영하도록 설계된 경우, 메모리 배열에서 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, 또는 임의의 복수로부터 특정 트랜지스터를 지정함으로써, 직렬 충전 구성에서 이를 허용하고 적절한 전압이 공급되도록 하려면 단일 기록 및/또는 새로 고침 작업으로 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9 또는 복수의 그룹을 충전할 수 있다.
이것은 예를 들어 정보가 컴퓨터(미도시) 사이에서 공유되는 정보의 전송 및 보급을 증가시키기 위해 추가적인 실시예에서 사용될 수 있다. 제1 컴퓨터(미도시)는 메모리 WRITING 프로그램을 포함하는 정보 세트를 제공한다.
이 프로그램은 직렬 순차 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9 또는 복수를 사용하여 원하는 정보를 메모리에 기록(WRITE)하기 위한 명령이 포함되어 있으며, 양방향 메모리 프레임워크에서 충전하여 정보를 빠른 속도로 메모리에 저장할 수 있다. 그런 다음 프로세서가 물리적 및/또는 가상 주소에서 정보를 판독(READS)할 때, 상호 연결된 아키텍처를 통해 다중 비트가 메모리에 동시에 기록되었음을 인식하지 못한다. 이 작업은 직렬 및/또는 교차 결합 주소 활용하여 단일 2개의 트랜지스터 배열 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9 또는 복수로 몇 개의 순차 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9 또는 여러 개를 기록(WRITE)하는데 사용할 수 있다.
예시된 3차원 구조 구성, 및/또는 평면 적층 구조로 참조되는 장치 내에서 독립적으로 작동하고 상호 연결된 많은 양방향 메모리 시스템 및 회로의 적용 및 작동은 본 개시의 바람직한 실시예이다. 이러한 통합 및 작동 방법은 양방향 메모리 기술이 전자 장치를 포함하는 많은 시스템 및 작동 회로에서 활용될 수 있도록 한다. 장치 작동에 부정적인 영향을 미치지 않고 장치에 향상된 정보 저장을 제공하는 기능은 실제로 구현 가능하고 매우 유용하다. 부가적으로, 워드 라인(WL1, WL2, WL3)에는 라인 및 컬럼 선택기, 블록 선택기를 포함하는 워드 라인 드라이버 및/또는 드라이버 회로가 연결된다. 그리고 비트 라인(BL1, BL2, BL3, BL4)에 연결되어 비트 라인 극성과 전압 전위의 교대를 허용하는 비트 라인 드라이버, 감지 증폭기, 미분기, 논리 회로, 변환 회로, 정의 가능한 변환 회로, 제한된 변환 회로, 후속 조합으로 정의할 수 있는 변환 회로, 및 라인 및 열 선택기, 블록 선택기, 버퍼, 메모리 캐시, 중앙 처리 장치 "CPU"를 포함하는 일반 프로세서 및 컴퓨터 회로를 포함한 다양한 회로를 포함한다. 여기서 양방향 메모리의 실시예는 데이터를 저장하기 위해 WRITE 액세스되고 저장된 데이터를 검색하기 위해 READ 액세스될 수 있는 양방향 메모리 셀 어레이를 포함한다.
양방향 메모리 어레이의 작동을 위해 뱅크(bank), 행(row) 및 열(column)을 선택하여 READ 작동 또는 WRITE 작동 중에 양방향 셀이 선택된다. 선택되는 뱅크, 행, 열은 바이너리 코드에 의해 결정된다. 비제한적인 예로서, 주소는 WRITE 및 READ 동작을 제어하기 위한 16-비트 바이너리 코드를 포함할 수 있다. 보다 구체적으로, 16-비트 바이너리는 2개의 개별 8-비트 바이너리 코드를 포함할 수 있으며, 하나는 행을 선택하고 다른 하나는 열을 선택하며, 이는 행 디코더, 열 디코더 및 호스트 버스에 더 연결될 수 있다. 각 8-비트 코드에 대한 응답으로 행 디코더는 최대 256개의 서로 다른 주소 패턴을 허용하는 2개의 출력을 생성할 수 있다. 또한, 열 디코더는 256개의 행과 256개의 열로부터 선택 가능한 메모리 셀의 결합된 매트릭스를 허용하는 또 다른 2개의 출력을 생성할 수 있다.
양방향 메모리 셀 주소는 다수의 가능한 방식을 통해 정의되거나 할당될 수 있다. 하나의 가능한 비제한적인 예는 기존 DRAM 메모리 구조의 구조와 일관성을 유지하며, 양전하 및 음전하 상태 모두에 대해 인접한 메모리 셀, 및/또는 개별 주소, 및/또는 순차 메모리 셀 주소 식별 체계 및 구성을 순차적으로 식별하는 것이다. 또 다른 비제한적인 예는 기존 주소 프레임워크 내에서 메모리 셀을 지정하는 것을 포함할 수 있다. 여기서 양방향 메모리 셀의 음전하를 식별하는 것은 역 또는 음의 주소(-)로 지정되므로 기존 주소 지정 프레임워크로 정확한 주소 지정을 허용하고, 주소 지정의 바람직한 실시예인 극성 기호에 의한 셀 극성은 기존 코드 주소 지정 가능 아키텍처를 유지하면서 행 및 열 디코더를 활용하는 간단한 직선 동작을 허용할 수 있다. 가능한 주소 체계가 가능하고 개시된 방법의 범위 및 의도에서 벗어나지 않지만 참조되고 따라서 여기 실시예의 가능한 특성 및/또는 특징으로 주장된다.
이 회로는 메모리 시스템 및/또는 9개의 상호 연결된 셀로 구성된 어레이의 기본 설계를 배치한다. 어레이는 추가로 3차원으로 구성되거나 평면 구조으로 구성될 수 있으며, 각 어레이는 평면의 하나 또는 일부를 포함한다. 추가로 상호연결된 어레이는 적층되거나 순차적으로 적층되고, 각 어레이는 임의의 복수의 층 또는 스택 또는 어레이를 갖는 임의의 수의 상호연결된 셀을 포함한다.
또한 DRAM에 대한 이전의 선행 기술 방식과 마찬가지로 양방향 메모리 셀을 판독하는 동작은 파괴적이며 READ 동작 동안 커패시터는 일반적으로 재충전 동작을 필요로 할 수 있다. 단순화를 위해 이 회로 배열은 도면에서 생략되었다. 개시된 시스템 및 방법에서 이 동작은 2개의 비트 라인으로 달성되며, 비제한적인 예는 비트 라인 1(BL1) 및 비트 라인 2(BL2)이며, 여기서 각 비트 라인(BL1, BL2)의 극성은 커패시터(C1) 재충전 동작 뿐만 아니라 워드 라인 1(WL1)의 바이어스에 의존한다. 트랜지스터 및 커패시터, 예를 들어 트랜지스터 MT1 및 커패시터 C1의 비제한적 예를 활성화한다.
도 6은 양방향 메모리 셀에 대해 별도의 추가 비트 라인(BL1, BL2, BL3, BL4, BL5, BL6)을 사용하는 장치의 실시예이다. 별도의 비트 라인은 기생 커패시턴스가 다중 양방향 메모리 셀(커패시터) C1, C2, C3, C4, C5, C6, C7, C8, C9 또는 복수의 작동을 방해할 수 있고, 병렬 또는 순차적으로 동작할 수 있는 특정 실시예에서 매우 유리할 수 있으며, 여기서 셀 사이에서 개별 비트 라인의 사용은 메모리 어레이의 개별 셀의 독립성을 허용한다. 예를 들어 여러 프로세서가 메모리 셀 정보에 동시에 액세스하고, 도 5에 참조된 접합 라인을 사용하면 충돌이 발생할 수 있다(예: 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, 또는 복수). 동일한 비트 라인을 따라 역편극(inverse polarizations)으로 메모리 셀을 충전하기 위해, 워드 라인(WL1, WL2, WL3)으로 액세스되는 물리적 메모리 주소에 따라 특정 수직 또는 수평 메모리 행 또는 열을 동시에 작동할 수 없도록 할 수 있다. 따라서, 추가 비트 라인 BL4, BL5, BL6 또는 복수를 통합함으로써 개별 양방향 메모리 셀을 분리하는 것이 바람직할 수 있다.
또한, 많은 실시예는 드라이브 디렉터리나 디렉터리를 사용할 수 있고 가상 디렉터리로 존재할 수 있다는 점에 유의해야 한다. 즉, 특정 디렉터리는 원장(ledger)이며 물리적인 별도의 회로나 시스템이 아니다. 이것은 원장이 가상 메모리 시스템과 유사하게 작동하는 경우 나중에 참조 및 사용하기 위해 정보가 기록되고 저장되므로 프로그램에서 참조 및 기록된 물리적 스토리지를 할당할 수 있다는 점에서 사용 및 작동의 용이성이 매우 유리할 수 있다. 가상 디렉토리의 작업에 대한 이 참조는 예시로 포함되며 가능한 메모리 관리 작업의 범위를 제한하기 위한 것이 아니고, 가상 디렉터리는 여러 가능한 구현, 운영 체제 및 실시예에 대한 것이다.
또한 복잡한 READ 및 WRITE 주소 설계, 개별 또는 다중 어레이 전반에 걸친 다중 충전 작업을 제어하는 다중 트랜지스터 작동을 포함할 수 있다. 이것은 예를 들어 여러 양방향 메모리 셀에 동시에 다중 커패시터를 기록하여 단일 또는 감소된 양의 WRITE 작업에서 일반적으로 많은 개별 시퀀스를 취하는 WRITE 작업을 수행하는 것과 같이, 신속한 속도로 정보를 인코딩하는 데 매우 유용할 수 있다.
도 7은 양방향 메모리의 동작이 양방향 메모리 셀의 상호 연결된 매트릭스와 함께 메모리 셀 동작당 하나의 커패시터와 2개의 트랜지스터의 조합을 이용하여 설계된 장치의 예시적인 실시예이다. 이 실시예에서, 메모리 셀 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18, 또는 복수 개당 2개의 트랜지스터의 사용은 다중 양방향 메모리 셀, 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9 또는 복수의 더 복잡한 충전(WRITE) 작동을 허용하기 위한 것입니다. 특정 실시예에서 이 회로 설계는 트랜지스터 MT2, MT4, MT6, MT8, MT10, MT12, MT14, MT16, MT18, 또는 복수의 트랜지스터를 풀업 트랜지스터로 사용할 수 있고, 트랜지스터 MT1, MT3, MT5, MT7, MT9, MT11 , MT13, MT15, MT17, 또는 복수 또는 복수의 풀다운 트랜지스터로 사용할 수 있으나, 그러나 상기 트랜지스터 세트는 직렬 및 병렬 조합 모두에서 커패시터의 교차 충전을 허용하는 데 사용될 수 있는 추가 실시예에서 교대 또는 이중 방향일 수 있다. 이것은 비트 라인 BL1, BL2, BL3, BL4, 또는 복수의 전압 전위를 정의하고 워드 라인 WL1, WL2, WL3, 또는 복수를 충전하여 셀을 선택함으로써 달성된다. 도 5에서 논의된 바와 같이 이는 단일 작업으로 다중 WRITE 작업을 수행하는 데 매우 유용할 뿐만 아니라 메모리에 정보를 기록하는 프로세스가 덜 순차적 작업을 필요로 하는 메모리 기록 명령을 제공하여 정보를 더 빠르게 전송할 수 있다.
도 8은 양방향 메모리 셀에 대해 별도의 비트 라인을 사용하는 장치의 실시예이고, 메모리 셀당 2개의 트랜지스터와 하나의 커패시터, 및 추가의 개별 비트 라인을 사용하도록 설계되었다. 별도의 비트 라인은 기생 커패시턴스가 병렬로 또는 순차적으로 동작하는 다중 양방향 메모리 셀의 동작을 간섭할 수 있는 특정 실시예에서 매우 유리할 수 있으며, 여기서 셀 사이의 개별 비트 라인의 사용은 메모리 어레이의 개별 셀의 독립성을 허용한다. 예를 들어 다중 프로세서가 메모리 셀 정보에 동시에 액세스하는 경우, 이 실시예에서 메모리 셀 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18, 또는 복수당 두 개의 트랜지스터 사용은 다중 양방향 메모리 셀, 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9, 또는 복수의 더 복잡한 충전 (WRITE) 작업을 허용한다. 이 회로 설계는 트랜지스터 MT2, MT4, MT6, MT8, MT10, MT12, MT14, MT16, MT18, 또는 복수의 트랜지스터를 풀업 트랜지스터로 사용하고 트랜지스터 MT1, MT3, MT5, MT7, MT9, MT11, MT13, MT15, MT17, 또는 복수 또는 복수의 트랜지스터를 풀다운 트랜지스터로 사용하지만, 상기 트랜지스터 세트는 특정 전류 경로를 제어하고 임의의 특정 또는 복수의 상기 커패시터, 또는 복수에 걸친 전도를 제한함으로써 직렬 및 병렬 조합 모두에서 커패시터의 교차 충전을 허용하는 데 사용될 수 있는 추가 실시예에서 교대 또는 이중 방향일 수 있다. 이것은 비트 라인 BL1, BL2, BL3, BL4, BL5, BL6, 또는 복수의 전압 전위를 정의하고 워드 라인 WL1, WL2, WL3, 또는 복수를 충전하여 셀을 선택함으로써 달성된다. 도 5에서 논의된 바와 같이 이는 단일 작업으로 다중 WRITE 작업을 수행하는 데 매우 유용할 뿐만 아니라 메모리에 정보를 기록하는 프로세스가 덜 순차적 작업을 필요로 하는 메모리 기록 명령을 제공하여 정보를 더 빠르게 전송할 수 있다.
READ 동작을 위한 한 가지 방법은 두 비트 라인을 특정 및/또는 동일한 전압으로 사전 충전한 다음, 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18의 다른 배열을 켜는(turning)것을 포함한다. 이는 단일 또는 다수의 상기 트랜지스터를 동시에 포함할 수 있고, 워드 라인 WL1, WL2, WL3에 인가되는 역 전압 극성을 요구할 수 있으며, 비트 라인 BL1, BL2, BL3, BL4, BL5, BL6의 세트에 전압이 증가하거나 감소하는 경우 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9의 전하 상태를 결정할 수 있다. 추가적으로, 이것은 워드 라인 WL1, WL2, WL3에 인가되는 역전하를 요구할 수 있는 임의의 개별 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9를 활성화하고, 기준 전압에 대해 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9로부터 전하 READ를 비교함으로써 달성될 수 있다. 여기서, 개별 판독 동작은 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18의 전부 또는 일부로 순차적으로 수행될 수 있고, 충전 상태 및 극성을 결정한다.
또한, 이 바람직한 실시예에서 설명된 양방향 메모리의 설계는 더 큰 어레이를 설계할 때(이후 도면에서 더 자세히 논의됨) 회로 설계가 단순하고 직접적인 설계 아키텍처를 허용한다는 점에서 유리하다. 이것은 단일 워드 라인 WL1, WL2, WL3 및 비트 라인 BL1, BL2, BL3, BL4, BL5, BL6 세트를 활성화함으로써, 순방향 양극성 또는 역방향 음극성에서 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9의 WRITE 동작을 허용한다. 이를 통해 기존 SRAM WRITE 작업과 매우 유사한 매우 간단한 작업이 가능하며, 주요 변경 사항은 수직 일반 작업에 필요한 추가 워드 라인(미도시)과 각 커패시터 C1, C2, C3, C4, C5, C6, C7, C8, C9의 추가 역충전 기능을 고려한 주소 지정이다. 주소 지정이 2차 충전 상태와 워드 라인 주소 지정을 고려하도록 함으로써 메모리 어레이는 후속 도면에서 더 논의될 양방향 메모리의 이점을 활용하도록 작동될 수 있다.
도 9는 기능 블록도로 간주될 수 있는 다중 양방향 상호 연결된 메모리 셀을 보여주는 도면이며, 여기서 회로 및 구성요소는 일반적인 기능을 위해 또는 특정 블록의 동작을 부여하는 데 사용될 수 있는 장치에 대해 시스템의 블록으로 간주될 수 있다. 이러한 블록은 본 개시의 의도된 범위 내에서 작동을 용이하게 하기 위해 장치의 작동 가능한 구성 내에서 생략, 결합 또는 대체될 수 있으며, 도 9는 EEPROM 용 "판독 전용 메모리" 어플리케이션 장치에 대한 예시적인 실시예로 구성된다. 이 실시예에서 다중 양방향 상호 연결된 메모리 셀의 사용은 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18에 의한 작동을 허용하고, 워드 라인 WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9 및 비트 라인 BL1, BL2, BL3, BL4와 추가로 작동 가능한 상호 연결된 매트릭스를 생성한다.
장치의 작동은 재기록 가능 ROM 또는 재기록 불가능 ROM으로 작동 및/또는 구성될 수 있고, 마스크 ROM(Mask ROM), 프로그램 가능 ROM(Programmable ROMs, PROMS), 지울 수 있는 프로그램 가능한 ROM(Erasable Programable ROMs, EPROM), 전기적으로 지울 수 있는 프로그램 가능한 ROM(Electrically Erasable Programmable ROMs, EEPROM), 전기적으로 변경 가능한 프로그램 가능한 ROM(Electrically Alterable Programmable ROMs, EAPROM) 및 플래시 전기적으로 지울 수 있는 프로그램 가능한 ROM(Flash Electrically Erasable Programmable ROM's memory, EEPROM)을 비롯한 다수의 일반적인 ROM 유형을 포함할 수 있으며, 몇 가지 비제한적인 예로서 본 명세서에서 가능한 실시예로서 참조된다.
이 레이아웃 설계에서 초기 충전 프로세스는 여러 가지 방법으로 달성될 수 있으며, 이 비제한적인 예에서 비트 라인 BL1, BL2, BL3, BL4는 특정 전압으로 활성화되고, 워드 라인 WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9는 특정 전압으로 활성화된다. 충전 세계 라인 WL2, WL3, WL5, WL6, WL8, WL9는 일반적으로 장치를 고정된 온/오프 상태로 영구적으로 또는 비영구적으로 인코딩하기 위해 더 높은 전압을 갖는다. 이것은 이 비제한적인 예에서 2개의 트랜지스터로 구성된 양방향 메모리 셀 내에 저장된 정보를 결정하는 동작을 허용한다.
각 트랜지스터는 1-비트 라인과 2-워드 라인, 및 접지 연결과 낮은 전위 또는 전압 소스와 높은 전위에 연결된다. 이 설계에서는 워드 라인 1(WL1) 및 비트 라인(BL1)을 통해 트랜지스터(MT1)을 켜서(turning on) 명확하게 정의할 수 있는 첫 번째 상태를 허용하는 READ 작업 동안 비트 라인(BL1)의 전압을 풀다운하기 위해 트랜지스터의 접지 연결을 사용할 수 있다. 뿐만 아니라 이 설계에서 더 높은 전압 전위 또는 소스에 연결된 워드 라인 1(WL1) 및 비트 라인(BL1)을 통해 트랜지스터(MT2)를 활용하여 명확하게 정의할 수 있는 두 번째 상태를 허용하는 READ 작업 동안 비트 라인 1(BL1)의 전위를 풀업하거나 증가시킬 수 있다. 마지막으로, 트랜지스터 MT1 또는 MT2를 사용하지 않고, 초기화 또는 인코딩하지 않고, 워드 라인 1(WL1) 및 비트 라인 1(BL1)을 통해 READ 작업 동안 비트 라인 1(BL1)의 전압을 유지함으로써 READ 작업 동안 명확하게 식별할 수 있는 세 번째 상태를 허용할 수 있다. 여기서 바람직한 실시예에서 READ 동작 동안 비트 라인 1(BL1) 상의 전압 전위 상태는 트랜지스터 MT2의 입력 소스의 전압 전위의 50% 이다.
양방향 메모리 셀의 예시적인 실시예의 동작은 정보를 저장하기 위해 트랜지스터를 인코딩하는 것을 필요로 하며, 이것은 의도된 분극 또는 전류 흐름 바이어스에 따라 특정 트랜지스터 MT1 또는 MT2 또는 복수를 인코딩(WRITE)하기 위해 고전압을 활용함으로써 달성된다. WRITE 워드 라인 WL2 또는 WL3을 사용하는 것은 의도된 분극 또는 전류 흐름 바이어스에 따라 트랜지스터 MT1 또는 MT2를 인코딩할 것이며, 여기서 정류 다이오드(rectifying diode, 30)는 워드 라인 1 WL1(MT1, MT2, MT7, MT8, MT13, MT14)을 따라 다른 트랜지스터를 인코딩하는 더 높은 전압을 차단한다. 이 특정 양방향 메모리 셀에 대한 READ 동작은 트랜지스터 MT1 및 MT2에 전류를 게이트 전극에 제공하기 위해 워드 라인 1(WL1)을 사용하여 달성되며, 여기서 비트 라인 1(BL1)은 트랜지스터 MT1의 저전압 전위 및 트랜지스터 MT2의 고전압 전위 사이의 공칭 전압으로 충전되고, 비트 라인 BL1이 READ 동작 동안 3가지 상태 중 하나를 가정하게 할 것이다. 비트 라인 1(BL1) 전압이 풀업되어 양의 바이어스 또는 극성을 나타내는 첫 번째 상태, 중성 극성 또는 전하가 없음을 나타내는 비트 라인(BL1)의 전압에 변화를 제공하지 않는 두 번째 상태, 마지막으로 음의 바이어스 또는 편광(polarization)을 나타내는 비트 라인(BL1)의 전압이 풀다운되는 세 번째 상태이다.
바람직한 실시예의 동작은 기존의 ROM 메모리 시스템과 유사한 프레임워크를 허용하지만, 차별화된 회로 토폴로지를 갖는다. 특히, 동작 및 회로 레이아웃 유사점에는 회로 및 그 동작에 대한 일반적인 비제한적 비교로서, 조직 주소 레이아웃, 비트 라인 드라이버 일반 동작 원리 및 기능, 워드 라인 드라이버 일반 동작 원리 및 기능, 감지 증폭기 일반 동작, 후속 시스템 및 버퍼, 캐시, 레지스터, 프로세서(예: 중앙 처리 장치 CPU)와의 일반적인 상호 연결을 포함한다. 이것은 개별 셀 주소 식별 레이아웃 스타일과의 유사성을 포함하며, 충전 워드 라인 WL2, WL3, WL5, WL6, WL8, WL9로 상기 트랜지스터 충전 상태를 인코딩하기 위한 추가 세계 라인을 추가하며, 여기서 이 비제한적인 예에서 정류 다이오드(30)은 특정 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18를 인코딩(WRITING)하는 동안 전류를 제어하는 데 사용된다.
양방향 메모리 셀에 저장된 정보를 판독하기 위하여 다수의 상이한 방법 및 별도의 실시예가 있으며, 일부 비제한적인 예가 논의될 것이며, 추가 도면 설명에서 더욱 상세하게 설명될 것이다.
이 실시예에서 양방향 메모리의 설계는 더 큰 어레이를 설계할 때(이후 도면에서 더 자세히 논의됨) 회로 설계가 단순하고 직접적인 설계 아키텍처를 허용한다는 점에서 또한 유리하다.
This allows a very straight forward operation with the main change to typical ROM being the required additional initializing word lines WL2, WL3, WL5, WL6, WL8, WL9, and diode 30, for encoding, WRITE operations.
이것은 인코딩, WRITE 작업을 위해 필요한 추가 초기화 워드 라인 WL2, WL3, WL5, WL6, WL8, WL9 및 다이오드(30)인 일반적인 ROM에 대한 주요 변경으로 매우 간단한 작업을 허용한다. 버퍼에 추가로 필요한 비트 공간을 고려하는 각 메모리 주소 지정뿐 아니라 메모리 셀이 다중 비트의 정보를 나타내어 인코딩된 음의 극성에 있는 것으로 판독될 때, 캐시 및 레지스터도 고려해야 할 수 있으며, 따라서 추가 주소 지정 또는 버퍼에 할당된 공간이 필요하다. 주소 지정이 2차 충전 상태를 고려하도록 함으로써, 메모리 어레이(미도시)는 ROM 양방향 메모리의 이점을 활용하도록 작동될 수 있으며, 이에 대해서는 다음 도면에서 더 자세히 설명된다.
또한, 양방향 메모리 셀은 드라이브 디렉토리, 원장, 가상 메모리 시스템, 또는 중앙 처리 장치, 메모리 관리 장치 및/또는 추가 드라이브 시스템에서 직접 구동될 수 있다. 특정 애플리케이션에 따라 동작은 저장 장치 충전을 제어하기 위해 관리 시스템(미도시)에 의해 제어될 수 있으며, 예측 가능하거나 특정 동작을 위한 회로의 양방향 메모리 셀, 및/또는 특정 충전 상태/전압으로 제어될 수 있다. 이것은 동시에 또는 실시간으로 순차적으로 상기 양방향 메모리 셀의 다중 조합을 포함할 수 있다. 여기에는 라이브 시간 및/또는 미리 결정된 상태에서의 사용자 상호 작용이 포함될 수 있다.
본 명세서에 언급된 일부 실시예에서 관리 시스템(미도시)으로부터 직접 제어되는 일관된 연속 동작은 양방향 메모리 셀에 대한 READ 및/또는 WRITE 동작에 대한 명령을 제공하여 지정된 동작 요건 및 정보 상태를 정확하게 충족할 수 있고, 특정적으로 초기화된 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18, 또는 추가 복수의 미리 결정된 배열로, 논리적으로 판독할 수 있는 코드 또는 스크립트, 프로그램, 명령 등을 형성하는 것을 포함할 수 있다. ROM 양방향 메모리 셀을 판독하는 동작은 판독 동작 동안 비파괴적이라는 점에 유의해야 한다.
추가적으로, 이 동작 및 구성은 복수의 양방향 메모리 셀, 및/또는 양방향 메모리 어레이를 동작시키기 위해 일부 실시예에서 사용될 수 있다. 예를 들어 일 실시예는 수십억 각각으로 또는 배열된 양방향 메모리 셀로 구성될 수 있는 스마트 폰, 컴퓨터, 태블릿, 웨어러블, 서버, 변환기, 인버터, 컴퓨터, 프로세서, 전자 장치와 같은 전자 장치에서 관리 시스템(미도시)을 활용할 수 있다. 이 비-제한적인 바람직한 예에서, 회로의 레이아웃은 상호 연결된 프레임워크에서 독립적으로 동작하지만 복수의 상호 연결된 메모리 셀로 동작하는 메모리 ROM 주소 도식으로 설계된다. 이를 통해 각 독립 시스템의 특정 요구 사항을 충족하도록 작동 특성을 정밀하게 조정할 수 있다.
본 발명의 바람직한 실시예는 예시된 3차원 구조 구성 및/또는 평면 적층 구조로 참조되는 장치 내에서 독립적으로 작동하고 상호 연결된 많은 양방향 메모리 시스템 및 회로의 응용 및 작동이다.
이 통합 및 작동 방법은 전자 장치에 포함된 많은 시스템 및 작동 회로에서 사용되는 양방향 메모리 기술을 허용한다. 장치 작동에 부정적인 영향을 미치지 않고 장치에 향상된 정보 저장을 제공하는 기능은 실제로 구현 가능하고 매우 유용하다.
또한, 워드 라인 WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9에 연결되어 라인 및 열 선택기를 포함하는 워드 라인 드라이버 및/또는 드라이버 회로이고, 트랜지스터 MT1, MT2, MT3, MT4, MT5, MT6, MT7, MT8, MT9, MT10, MT11, MT12, MT13, MT14, MT15, MT16, MT17, MT18 및 양방향 메모리 셀을 제어 및 또는 초기화 할 수 있는 블록 선택기이다. 비트 라인 BL1, BL2, BL3, BL4에 연결되며, 비트 라인 드라이버, 감지 증폭기, 미분기, 논리 회로, 변환 회로, 정의 가능한 변환 회로, 제한된 변환 회로, 후속 조합 정의 가능한 변환 회로, 및 일반 프로세서 및 라인 및 열 선택기, 블록 선택기, 버퍼, 메모리 캐시, 및 중앙 처리 장치 "CPU"를 포함하는 컴퓨터 전기 회로망을 포함하는 다양한 회로를 포함한다. 여기서 양방향 메모리의 실시예는 데이터를 저장하기 위해 WRITE 액세스하고, 저장된 데이터를 검색하기 위해 READ 액세스할 수 있는 양방향 메모리 셀 어레이를 포함한다.
양방향 메모리 어레이의 작동을 위해 뱅크, 행 및 열을 선택하여 READ 작동 또는 WRITE 작동 중에 양방향 셀이 선택된다. 선택되는 뱅크, 행, 열은 바이너리 코드에 의해 결정된다. 비제한적인 예로서, 주소는 WRITE 및 READ 동작을 제어하기 위한 16-비트 바이너리 코드를 포함할 수 있다. 보다 구체적으로, 16-비트 바이너리는 2개의 개별 8-비트 바이너리 코드를 포함할 수 있으며, 하나는 행을 선택하고 다른 하나는 열을 선택하며, 이는 행 디코더, 열 디코더 및 호스트 버스에 더 연결될 수 있다. 각 8-비트 코드에 대한 응답으로 행 디코더는 최대 256개의 서로 다른 주소 패턴을 허용하는 2개의 출력을 생성할 수 있다. 또한, 열 디코더는 256 행 및 256 열에서 선택 가능한 메모리 셀의 결합된 매트릭스를 허용하는 또 다른 2개의 출력을 생성할 수 있으며, WRITE 애플리케이션 및/또는 양방향 메모리 셀이 각각의 다중 비트의 정보로 인코딩되는 READ 동작을 위한 추가 주소 지정을 활용할 수도 있다.
양방향 메모리 셀 주소는 다수의 가능한 방식을 통해 정의되거나 할당될 수 있으며, 하나의 가능한 비제한적인 예는 기존 ROM 메모리 구조의 구조 및 일관성을 유지하며, 양전하 및 음전하 상태 모두에 대해 인접하는 메모리 셀, 및/또는 개별 주소, 및/또는 순차 메모리 셀 주소 식별 방식 및 구성을 순차적으로 식별한다. 또 다른 비제한적인 예는 기존 주소 프레임워크 내에서 메모리 셀을 지정하는 것을 포함할 수 있다. 여기서 양방향 메모리 셀의 음전하를 식별하는 것은 역 또는 음의 주소(-)로 지정되므로, 기존 주소 지정 프레임워크로 정확한 주소 지정을 허용하고, 주소 지정의 바람직한 실시예인 극성 기호를 통해 셀 극성을 참조하면서 행 및 열 디코더를 활용하는 간단한 단순 작업을 허용할 수 있다. 기존 코드 주소 지정 가능한 아키텍처를 유지하면서 버퍼에 추가 정보 비트를 추가로 할당하는 동시에 음전하로 유지되는 각 추가 비트 각각의 특정 추가 비트 시퀀스를 설명한다. 많은 가능한 주소 방식이 가능하고 개시된 방법의 범위 및 의도에서 벗어나지 않지만 참조되고 따라서 본 명세서의 실시예의 가능한 특징(characters) 및/또는 특성(features)으로서 청구된다.
이 회로는 메모리 시스템 및/또는 9개의 상호 연결된 셀로 구성된 어레이의 기본 설계를 레이아웃한다. 이 셀은 추가로 3차원으로 구성되거나 일부 실시예에서는 평면의 하나 또는 일부를 포함하는 상호 연결된 각 어레이가 있는 평면 구조로 구성될 수 있다. 어레이는 적층되거나 순차적으로 적층되고, 각각의 어레이는 임의의 복수의 층 또는 스택 또는 어레이를 갖는 임의의 수의 상호 연결된 셀을 포함한다. 양방향 메모리 셀의 READ 및 WRITE 동작 모두를 위한 추가 워드 라인(미도시) 및/또는 비트 라인(미도시)을 추가로 포함할 수 있고, 각 셀을 제어하거나 각 셀 내에 정보를 저장하기 위한 각 양방향 메모리 셀에 대한 추가 트랜지스터(미도시)를 추가로 포함할 수 있으며, 개시된 시스템 및 방법의 범위 및 의도된 결과를 벗어나지 않으면서 여전히 좁은 등가 설계 및 작동 프로세스를 유지하고, 가능한 추가 실시예로서 여기에서 참조된다.
도 10은 기능적 블록도로 간주될 수 있는 양방향 메모리의 READ 동작에 필요한 논리 회로의 예시적인 실시예의 도면이며, 여기서 회로 및 구성요소는 일반적인 기능을 위한 시스템의 블록으로 간주될 수 있거나, 특정 블록의 동작을 부여하는 데 사용될 수 있는 장치의 경우 순방향 바이어스(양), 역방향 바이어스(음) 및 무전하 상태로 참조되는 양방향 메모리의 세 가지 다른 상태(tri-state)를 검색하고 해석하는 데 필요한 회로를 포함하여 본 개시의 의도된 범위 내에서 작동을 용이하게 하기 위해 장치의 작동 가능한 구성 내에서 이러한 블록이 생략, 결합 또는 대체될 수 있다. 이 실시예에서 음의 바이어스에 저장된 전하는 다중 비트의 정보를 보유하는 것으로 논리 회로에 의해 판독된다. 이 실시예에서 음전하는 판독되고 "011"을 나타내는 것으로 해석되지만, 추가적인 실시예에서는 이진법 논리를 나타내는 O('s) 및/또는 1('s)은 의 임의의 조합은 저장 및/또는 판독(READ) 및/또는 논리 회로, 버퍼, 캐시, 레지스터로 해석될 수 있고, CPU(미도시), 프로세서(미도시), 컴퓨터(미도시) 또는 다른 전자 시스템 또는 장치에 의해 사용될 수 있다.
바이너리 프레임워크에서 활용되는 기존의 메모리 시스템과 동작은 다중 비트의 정보를 저장할 목적으로 양방향 메모리 시스템을 활용하기 위해 완전히 활용되지 않았다. 이진법 시스템에서 각 메모리 셀은 이진법 숫자의 단일 비트 정보인 1 또는 0을 저장하고, 개시된 시스템 및 방법을 활용하여 단일 메모리 셀이 나타낼 수 있으므로 단일 비트 이상의 정보를 저장할 수 있다. 이것은 매우 유익하며 삼진법 언어 또는 운영 체제와 혼동되어서는 안된다.
정보 시퀀스와 같은 다중 조각의 정보를 저장하는 이점은 이진법 프레임워크 내에서 또 다른 추상화 계층을 허용한다. 단일 비트 이상의 정보를 저장할 수 있는 능력은 새롭고 혁신적인 처리 시스템의 개발을 가능하게 하며, 또한 예를 들어 도 9 ROM 메모리의 참조와 같이 물리적 메모리 시스템의 크기를 줄일 수 있다. 이것은 특정 코드, 시퀀스, 프로그램 및/또는 수학적 시퀀스에 필요한 물리적 메모리 셀의 필요한 양을 크게 줄이는 추가 압축 기술과 함께 사용할 수 있는 이진법 코드 압축을 허용한다.
논리 회로를 구체적으로 설계하기 위한 이러한 작업은 일부 실시예에서 인공 설계, 또는 가장 유익한 설계에 기초한 컴퓨터 분석, 또는 특정 코드 시퀀스에 기초한 논리 설계, 및/또는 시뮬레이션 또는 모델링 기반 설계에 의해 달성될 수 있으며, 본 개시내용의 범위 및 후속 실시예를 벗어나지 않고 여기에서 참조된다. 특정 회로 설계, 또는 스위치 또는 트랜지스터의 사용하는 경우(예: 복수의 특정 논리 게이트), 정보 시퀀스, 코드, 수학적 시퀀스, 프로그램 또는 통신의 전부 또는 일부를 사용하거나 추가적인 복수를 사용할 수 있다.
양방향 메모리 프레임워크에서 음의 편극으로 저장되거나 변환될 수 있는 다양한 정보 시퀀스를 활용하는 이점은 많은 이점을 제공한다. 정보의 압축이 주요 이점인 이 압축 이점은 코드의 특정 섹션을 분석하여 저장 및 변환할 가장 유익한 시퀀스를 결정한 다음, 코드의 해당 특정 섹션에 대한 논리 회로를 설계함으로써 추가 실시예에서 더 활용될 수 있다. 이것은 코드의 다중 섹션이 상이한 정보 시퀀스를 저장할 수 있게 하고 그에 따라 저장 및/또는 변환된 코드 섹션을 디코딩하기 위해 상이한 논리 회로를 필요로 하고, 이에 의해 필드 프로그래밍 가능한 게이트 어레이 및/또는 CPU를 활용할 수 있는 개시된 시스템 및 방법을 최대화할 수 있다. 또한 이러한 별도의 정보 시퀀스 및 후속 논리 회로는 원장 또는 범례에 저장될 수 있으므로 각 정보 또는 코드 시퀀스 또는 섹션에 대한 적절한 논리 회로를 사용하여 변환되거나 저장된 코드를 판독하고 디코딩함으로써 정보의 명확한 통신 및 해석을 허용한다.
삼진법 시스템조차도 개별 메모리 셀이 단일 비트 이상의 정보를 보유할 수 있도록 하기 위해 메모리를 활용하도록 설계되지 않았다. 삼진법 시스템의 유익한 설계는 균형 잡힌 삼진법 시스템의 자연스러운 수학적 연산이거나 삼진법 언어 인코딩 시스템 및 범례로 인한 정보 처리에 필요한 비트의 감소이다. 따라서, 다른 실시예는 삼진법 연산 및/또는 프레임워크에서 활용되는 각각의 메모리 셀에 대한 단일 비트 이상의 정보를 저장하기 위해 개시된 시스템 및 방법을 활용하는 것이다.
양자 컴퓨터조차도 개별 메모리 셀(큐비트)이 단일 비트 이상의 정보를 보유할 수 있도록 메모리를 활용하도록 설계되지 않았다. 양자 컴퓨터 시스템의 유익한 설계는 다음을 포함하여 작동을 위해 활용되는 양자 기능이다; 몇 가지 예로서 중첩, 얽힘, 간섭 상태. 따라서, 다른 실시예는 양자 연산 및/또는 양자 컴퓨터 프레임워크에서 이용되는 각각의 메모리 셀에 대한 단일 비트 이상의 정보를 저장하기 위해 개시된 시스템 및 방법을 활용하는 것이다.
개시된 시스템 및 방법의 일 실시예에서, 양방향 ROM 메모리 셀에 저장된 정보의 표현을 디코딩하는 데 사용되는 특정 논리 회로 설계에 대해 다양한 설계를 활용할 수 있다.
양방향 메모리 셀의 충전 상태를 구별하고 달성하는 데 필요한 판독 회로의 비제한적인 한 예의 동작은 다음과 같다: 판독 동작 동안 비트 라인, 이 경우 비트 라인 1(BL1)은 사전 충전될 수 있으며, 이 비제한적인 예에서 소스 전압의 50%까지 사전 충전되지만 추가로 VDD 레벨 또는 하위 레벨일 수 있다. 비반전인 감지 증폭기(40A)는 비트 라인 1(BL1)로부터 전압을 판독하고 이를 설정된 기준 전압(임계값)과 비교하며, 여기서 기준 전압 VRef 트립 포인트, 임계값은 하이 상태 트립 포인트이다. 이것은 비트 라인 1(BL1)의 전압 READ가 VThresh-VRef 포인트를 가로질러 포화시켜 상태 변화를 0에서 1로 시작하는 경우, 1의 출력 또는 ON 상태를 허용한다. 그런 다음 감지 증폭기(40A)의 ON 출력은 D형 플립-플롭(55A)으로 보내지며, 여기서 감지 클럭은 래치가 발생하도록 하는 상태 변경을 시작하여 충전 상태를 강화하고 플립플롭(55A)의 반전 보상 출력 Q는 OFF를 출력하거나 상태를 다시 ON 상태로 되돌리는 NOT 게이트(인버터)(90)로 라우팅되는 0 상태를 출력한 다음, 감지 증폭기(40A)로부터의 전압 상태의 출력 통신을 위해 OR 게이트(80)로 전송되며, 여기서 플립 플롭(55A) 비 반전 출력 Q는 AND 게이트(70)으로 라우팅된다.
추가로, 감지 증폭기(40B)는 비트 라인 1(BL1)로부터의 전압을 판독하도록 연결되고 반전되도록 구성되며, 여기서 비트 라인 1(BL1)이 VThresh 아래로 교차하는 전압 상태가 존재하면 해당 전압 기준(VRef) 또는 저점 기준, 양방향 메모리 셀의 음전하 상태를 나타내는 ON 상태 또는 1을 시작한다. 이 ON 상태는 D형 플립플롭(55B)로 보내지며, 이 ON 상태의 비반전 출력 Q를 AND 게이트(70)으로 출력하고, 반전 보상 출력 Q 신호를 NOT 게이트(인버터)(90)으로 출력하여 반전 상태를 다시 ON 상태로 반전시킨다. 신호를 메모리 관리 유닛(230)으로 보내고, 트랜지스터(20), 또는 복수의 트랜지스터를 제어하여, 정의 가능한 변환 회로 내에서 단수 또는 복수의 논리 게이트(80, 70, 70) 또는 제어 구성요소를 제어하여 음으로 충전된 양방향 메모리 셀의 출력 정보 상태를 제어 및/또는 해석한다.
제어 트랜지스터(20)는 메모리 관리 유닛(230)에 신호를 출력하여, 메모리 관리 유닛(230)이 양방향 메모리 셀로부터의 음의 전압 전하 READ를 해석하도록 한다.
특정 실시예에서 할당될 버퍼 또는 레지스터 내의 추가적인 순차적 정보 슬롯을 허용할 것이다. 또한, 다른 실시예, 특히 가상 메모리를 활용하는 실시예는 정의 가능한 변환 회로에서 요구되는 정의된 수의 스팟으로부터 주소 지정에 기초하여 추가 요구되는 메모리 슬롯을 이미 설명했을 수 있다. 추가로, 감지 증폭기(40B) 및 플립플롭(55B)으로부터의 ON 상태는 정의 가능한 변환 회로의 제어 트랜지스터(20)로 이동하여 추가 제어 구성요소 및/또는 논리 게이트의 출력 상태를 개시하고, 이 비제한적인 예에서 2개의 AND 게이트(70, 70)는 이 비제한적인 예 OR 게이트(80)에서 제한된 변환 회로와 함께 버퍼 및 레지스터로 들어간다.
감지 증폭기(40B)가 양방향 메모리 셀 상의 전압이 기준 전압(VRef)보다 높다는 것을 판독하면 OFF 또는 0 상태를 개시할 것이다. 여기서 D형 플립플롭(55B)는 AND 게이트(70)에 0 또는 OFF를 출력하고 반전된 상태를 다시 OFF 상태로 반전시키는 NOT 게이트(90)(인버터)에 대한 반전 보상 출력 Q 신호를 출력한다. 메모리 관리 유닛(230)에 신호를 보내고, 정의 가능한 변환 회로 내에서 단수 또는 복수의 논리 게이트(80, 70, 70) 또는 제어 구성요소를 제어하는 트랜지스터(20) 또는 복수의 트랜지스터를 제어하고, 양방향 메모리 셀의 출력 정보 상태를 제어 또는 해석하도록 한다. 이는 래치가 발생하여 전하를 강화하는 상태 변경을 시작할 수 있는 감지 클록 S_CLK 신호로 수행된다.
따라서 플립플롭(55A)으로부터 1 또는 ON 상태를 수신하고 플립플롭(55B)으로부터 0 또는 OFF 상태를 수신하는 AND 게이트(70)는 이 비제한적인 예에서 D형 플립플롭인 0의 출력을 유지한다. 다양한 유형의 플립 플롭이 대체될 수 있지만, 상기 결과를 달성하기 위해 다른 회로를 대체하는 것은 여기에서 참조된다.
양방향 메모리 셀에 전하가 존재하지 않는 경우, 감지 증폭기(40A 및 40B)는 각각 기준 전압(VRef), 높은 상태 기준(40A) 및 낮은 상태 기준(40B) 위 또는 아래로 전이하지 않으므로, 둘 다 D형 플립플롭 55A 및 55B에 0 또는 OFF 상태를 출력한다. 감지 클록 S_CLK와 제어 및/또는 동기화될 수 있는 플립플롭(55A 및 55B)은 AND 게이트(70)에 O 또는 OFF 상태를 출력한다. 두 개의 O 또는 OFF 신호를 수신하는 AND 게이트(70)는 OR 게이트(80)에 0 또는 OFF를 출력한다. 여기서 AND 게이트(70)의 논리는 1 또는 ON 상태로 출력하기 위해 두 개의 ON 상태를 필요로 하며, 이는 둘 다 1 또는 ON 상태를 출력하기 위해 플립플롭(55A 및 55B) 모두를 필요로 하고, 이것은 양방향 메모리 셀이 양의 바이어스와 음의 바이어스 모두에 동시에 있음을 나타내는 감지 증폭기(40A 및 40B)가 각각의 고점 및 저점 임계값 VThresh를 통과해야 한다는 사실 때문에 논리적으로 불가능하다. AND 게이트(70)은 OFF 또는 0인 상태를 OR 게이트(80)에 출력한다. 여기에서 NOT GATE(90)이 반전 보상 출력 Q 신호에서 반전된 신호를 반전하기 때문에 OR 게이트(80)은 버퍼 및/또는 레지스터에 0 또는 OFF를 출력한다. 판독 논리 회로 내의 특정 구성 요소의 설계는 개시된 시스템 및 방법, 변경, 변화 및/또는 수정의 범위 및 의도를 벗어나지 않고 변경되거나 수정될 수 있으며, 여기서 작동 및 결과는 의도된 결과를 달성하고 개시된 시스템 및 방법의 범위 내에 있으므로 여기에서 참조된다.
개시된 READ 로직 회로의 동작은 양방향 메모리 셀이 양전하 상태에 있든, 음전하 상태에 있든 또는 전하를 포함하지 않든 간에 양방향 메모리 셀의 판독을 허용하는 것이다. 이 비제한적인 실시예에서 전하 상태는 양의 바이어스에 대해 높은 임계값 이상으로 트리거하고 음의 바이어스에 대해 낮은 임계값 아래에서 트리거하도록 설계되어 임의의 3상태에서 양방향 메모리 셀의 판독을 허용한다. 개시된 시스템 및 방법의 이점은 유사한 회로 동작 설계를 포함할 수 있는 시스템 및 방법을 이용함으로써 양방향 메모리 셀로 변환되고 판독되는 정보의 제어를 허용한다는 점이다. 특히, 해석 및 후속 변환은 정의 가능한 변환 회로를 통해 프로세서, 정보, 비트 시퀀스, 양방향 메모리 셀의 음전하 상태를 포함하는 추가 시스템을 나타내도록 설계되었다. 이것은 양방향 메모리 셀에 저장된 정보의 해석이 다양한 가능한 정보 상태 및 따라서 번호 시퀀스를 포함하도록 허용하며, 특정 실시예에서 복수의 교환 가능한 제어 회로 및 논리 게이트 FPGA(미도시), 및/또는 회로는 양방향 메모리 셀 및/또는 어레이에 음의 극성으로 저장된 해석된 정보에 대한 고정 및/또는 제어 가능한 출력을 허용하는 데 사용될 수 있다.
이는 전통적으로 물리적 메모리 셀이 이진법 숫자의 두 가지 가능한 상태 중 하나만 저장할 수 있다는 점에서, 또는 특히 단일 비트의 정보를 저장할 수 있다는 점에서 매우 유리하다. 정의 가능한 변환 회로를 사용하면 가능한 모든 숫자 시퀀스가 단일 양방향 메모리 셀 및/또는 복수에 음전하로 저장될 수 있으며, 올바른 출력 회로 설계가 구현되면 음극성 전하로 저장된 정보가 전달될 수 있다. 따라서 정보가 알려져 있지 않으며, 따라서 정보가 전달되고 메모리로부터의 판독이 해석 및/또는 명령 할당을 위해 디코딩될 수 있음을 의미한다.
여기서 일부 실시예에서 상호 교환 가능, 연속적, 제어 가능, 병렬 또는 정의된 다중 다른 변환 회로 설계를 갖는 것이 유리할 수 있으며, 양방향 메모리 셀 및/또는 복수에 대한 판독 및 해석 및 상태 및 극성화의 동작을 위한 추상화의 또 다른 계층을 허용한다. 예를 들어, 추가 실시예는 특정 블록 시퀀스에 대한 병렬 설계 프레임에서 정의 가능한 다른 변환 회로를 활용할 수 있으며, 따라서 후속 양방향 메모리 셀로부터의 각각의 후속 음전하 상태 READ가 다른 숫자 시퀀스로 해석될 수 있도록 하여, 보다 정교하고 따라서 어려운 인코딩 방식을 사용하여 번호 시퀀스 및 정보를 보다 안전하게 전달할 수 있다.
이 설계에서 출력 상태는 두 개의 변환 회로로 나뉩니다. 여기서 OR 게이트(80)는 제한된 변환 상태에 있는 것으로 가정되고, 음의 전압 상태는 작동 분극에 있지만 정의 가능한 변환 회로를 통해 해석된다. 따라서, 회로 설계는 개시된 시스템 및 방법의 범위 및 맥락에서 벗어나지 않고 반전될 수 있으며, 맥락을 제공하기 위해 참조되고, 장치의 범위를 제한하려는 것은 아니다. 또한, 일부 실시예는 추가의 후속 조합 정의 가능한 변환 회로를 활용할 수 있으며, 여기서 제한된 변환 회로 및 정의 가능한 변환 회로는 따라서 출력 번호 시퀀스 및 정보 상태에 대해 제어 및 재정의될 수 있으며, 이것은 특정 번호 시퀀스를 제어하는 것이 바람직하고 제한된 변환 회로에 의해 제한되는 경우에 유리할 수 있다.
도 11은 기능적 블록도로 간주될 수 있는 양방향 메모리의 판독 동작에 필요한 논리 회로의 바람직한 실시예의 도면이며, 여기서 회로 및 구성요소는 일반적인 기능을 위해 시스템의 블록으로 간주될 수 있거나, 특정 블록의 동작을 부여하는 데 사용될 수 있는 장치의 경우 순방향 바이어스(양), 역방향 바이어스(음) 및 무전하 상태로 참조되는 양방향 메모리의 세 가지 다른 상태(tri-state)를 검색하고 해석하는 데 필요한 회로를 포함하여 본 개시의 의도된 범위 내에서 작동을 용이하게 하기 위해 장치의 작동 가능한 구성 내에서 이러한 블록이 생략, 결합 또는 대체될 수 있다. 이 실시예에서 음의 바이어스에 저장된 전하는 다중 비트의 정보를 보유하는 것으로 논리 회로에 의해 판독된다. 이 실시예에서 음전하는 판독되고 "011"을 나타내는 것으로 해석되지만, 추가적인 실시예에서는 이진법 논리를 나타내는 O('s) 및/또는 1('s)은 의 임의의 조합은 저장 및/또는 판독(READ) 및/또는 논리 회로로 해석될 수 있고, CPU(미도시), 프로세서(미도시), 컴퓨터(미도시) 또는 다른 전자 시스템 또는 장치에 의해 사용될 수 있다.
이진법 프레임워크에서 활용되는 기존의 메모리 시스템과 동작은 다중 비트의 정보를 저장할 목적으로 양방향 메모리 시스템을 활용하기 위해 완전히 활용되지 않았다. 이진법 시스템에서 각 메모리 셀은 1 또는 0, 이진법 숫자(Shannon)의 단일 비트 정보를 저장하고, 개시된 시스템 및 방법을 활용하여 단일 메모리 셀이 나타낼 수 있으므로 단일 비트 이상의 정보를 저장할 수 있다. 이것은 매우 유익하며 삼진법 언어 또는 운영 체제와 혼동되어서는 안된다.
정보 시퀀스와 같은 다중 조각의 정보를 저장하는 이점은 이진법 프레임워크 내에서 또 다른 추상화 계층을 허용한다. 단일 비트 이상의 정보를 저장할 수 있는 능력은 새롭고 혁신적인 처리 시스템의 개발을 가능하게 하며, 또한 새로운 보안 시스템 및 방법론을 개발할 수 있습니다. 예를 들어 정보를 압축하는 아키텍처가 이미 존재한다. 예를 들어 코드 블록에서 중복된 문자열을 식별하는 포인터 기반 압축이 있다. 그런 다음 포인터와 홉 시스템을 활용하여 이전 문자열을 참조하여 코드 길이를 크게 줄일 수 있다. 이 동작은 워드 레벨의 추상화를 기반으로 하며, 개시된 시스템 및 방법이 초기 전기 신호 표현 내에서 동작하는 경우 기본 이진법 구조 추상화 내에서 통신된다. 이것은 특정 코드, 시퀀스, 프로그램 및/또는 수학적 시퀀스에 필요한 물리적 메모리 셀의 필요한 양을 크게 줄이는 추가 압축 기술과 함께 사용할 수 있는 이진법 코드 압축을 허용한다.
개시된 시스템 및 방법은 또한 통신의 보안을 더욱 향상시키기 위해 사용될 수 있다. 예를 들어, RSA 암호화는 수학적 시스템을 사용하며 두 개의 큰 소수의 곱을 인수분해하는 실제적인 어려움을 기반으로 한다. 이러한 유형의 암호화 방법을 해결하거나 중단하는 것은 실질적으로 어렵지만 가능하다. 보다 강력한 슈퍼컴퓨터, 양자 컴퓨터 및 인공 지능의 출현으로 가까운 장래에 이러한 유형의 암호화를 지속적으로 깨는 능력이 가능해졌다.
개시된 시스템 및 방법의 일 실시예에서, 양방향 메모리 셀에 저장된 정보의 표현을 디코딩하는 데 사용되는 특정 논리 회로 설계에 대해 다양한 설계를 활용할 수 있다. 논리 회로의 특정 구성, 예를 들어 특정 이진법 시퀀스를 출력하도록 설계된 비제한적인 예(미도시) 및/또는 스위치, 트랜지스터로서 게이트의 단일 및/또는 복수 조합은 음의 극성이 READ인 경우 암호화된 메시지에서 특정 문자 시퀀스를 저장하기 위해 사용될 수 있다. 그리고 특정 논리 및/또는 게이트 설계가 암호화된 메시지의 수신자에게 개인적으로 전달된 경우, 먼저 압축된 코드를 배포한 다음 암호화된 메시지를 배포하는 것이 가능하고 유익할 것이다.
이 실시예는 암호화에 대한 보안 수준을 강화하고 수학 기반 암호화의 해결을 사실상 불가능하게 만든다. 이는 RSA 암호화의 예에서 특정 단어 기반 이진법 숫자 시퀀스의 전체 소수 계승을 풀기 위해 무차별 대입 수학적 계산으로 수학적 솔루션이 가능하기 때문이다. 암호화 후 코드가 비제한적인 예 OR 게이트(80), AND 게이트(70), AND 게이트(70)에서 특정 읽기 논리 회로 설계와 양방향 기반 정보 구조로 변환되거나 저장되는 경우, 이는 비밀로 유지되고 암호화된 메시지의 수신자에게 전달된다. 이는 먼저 변환된 이진법 시퀀스를 읽고 암호화 결과를 디코딩하여 보다 안전한 통신을 수행하기 위한 논리 회로의 구성을 허용한다. 이는 암호화된 코드에 숫자 시퀀스 그룹이 효과적으로 누락되어 있기 때문에 양방향 프레임워크로 변환된 특정 정보 시퀀스를 먼저 알지 못하면 암호화된 코드를 수학적으로 해결할 수 없다. 암호화를 해제하려면 먼저 인수분해되고 읽을 수 없는 원본 코드를 기반으로 하는 양방향 변환을 풀어야 한다. 이는 변환된 코드 시퀀스 또는 암호화된 코드 메시지의 논리적 분해 및 재구성을 사실상 불가능하게 만든다.
논리 회로를 구체적으로 설계하는 이러한 작업은 인공 설계, 또는 가장 유익한 설계에 기초한 컴퓨터 분석, 또는 특정 코드 시퀀스에 기초한 논리 설계, 및/또는 시뮬레이션 또는 모델링 기반 설계에 의해 달성될 수 있으며, 본 개시내용의 범위 및 후속 실시예를 벗어나지 않고 여기에서 참조된다. 특정 회로 설계, 스위치 또는 트랜지스터, 예를 들어 복수의 특정 논리 게이트 시퀀스를 사용하는 경우, 정보 시퀀스, 코드, 수학적 시퀀스, 프로그램 또는 통신의 전체 또는 일부를 사용하거나 추가로 복수를 사용할 수 있다.
양방향 메모리 프레임워크에서 음의 편극으로 저장되거나 변환될 수 있는 다양한 정보 시퀀스를 활용하는 이점은 많은 이점을 제공한다. 정보의 압축이 주요 이점인 이 압축 이점은 코드의 특정 섹션을 분석하여 저장 및 변환할 가장 유익한 시퀀스를 결정한 다음, FPGA(미도시)를 활용할 수 있는 코드의 해당 특정 섹션에 대한 논리 회로를 설계함으로써 추가 실시예에서 더 활용될 수 있다. 이것은 코드의 다중 섹션이 상이한 정보 시퀀스를 저장할 수 있게 하고 그에 따라 저장 및/또는 변환된 코드 섹션을 디코딩하기 위해 상이한 논리 회로를 필요로 함으로써 개시된 시스템 및 방법을 최대화할 수 있다. 또한 이러한 별도의 정보 시퀀스 및 후속 논리 회로는 원장 또는 범례에 저장될 수 있으므로 각 정보 또는 코드 시퀀스 또는 섹션에 대한 적절한 논리 회로를 사용하여 변환되거나 저장된 코드를 판독하고 디코딩함으로써 정보의 명확한 통신 및 해석을 허용한다.
삼진법 시스템조차도 개별 메모리 셀이 단일 비트 이상의 정보를 보유할 수 있도록 하기 위해 메모리를 활용하도록 설계되지 않았다. 삼진법 시스템의 유익한 설계는 균형 잡힌 삼진법 시스템의 자연스러운 수학적 연산이거나 삼진법 언어 인코딩 시스템 및 범례로 인한 정보 처리에 필요한 비트의 감소이다. 따라서, 다른 실시예는 삼진법 연산 및/또는 프레임워크에서 활용되는 각각의 메모리 셀에 대한 단일 비트 이상의 정보를 저장하기 위해 개시된 시스템 및 방법을 활용하는 것이다.
양자 컴퓨터조차도 개별 메모리 셀(큐비트)이 단일 비트 이상의 정보를 보유할 수 있도록 메모리를 활용하도록 설계되지 않았다. 양자 컴퓨터 시스템의 유익한 설계는 다음을 포함하여 작동을 위해 활용되는 양자 기능이다; 몇 가지 예로서 중첩, 얽힘, 간섭 상태. 따라서, 다른 실시예는 양자 연산 및/또는 양자 컴퓨터 프레임워크에서 이용되는 각각의 메모리 셀에 대한 단일 비트 이상의 정보를 저장하기 위해 개시된 시스템 및 방법을 활용하는 것이다.
양방향 메모리 셀의 충전 상태를 구별하고 달성하는 데 필요한 판독 회로의 비제한적인 한 예의 동작은 다음과 같다: 판독 동작 동안 비트 라인, 이 경우 비트 라인 1 및 2(BL1 및 BL2)는 사전 충전될 수 있으며, 이 비제한적인 예에서 소스 전압의 50% 또는 양방향 메모리 셀에 대한 비트 라인(BL1 및 BL2) 충전 전압까지 사전 충전되고, 추가로 VDD 레벨 또는 하위 레벨일 수 있다. 감지 증폭기(40A)는 비트 라인 1(BL1)로부터 전압을 판독하고 이를 설정된 기준 전압(임계값)과 비교하며, 여기서 기준 전압 VRef 트립 포인트, 임계값은 하이 상태 트립 포인트이다. 이것은 비트 라인 1(BL1)의 전압 READ가 VThresh-VRef 포인트를 가로질러 포화시켜 상태 변화를 0에서 1로 시작하는 경우, 1의 출력 또는 ON 상태를 허용한다. 그런 다음 감지 증폭기(40A)의 ON 출력은 D형 플립-플롭(55A)으로 보내지며, 여기서 감지 클럭은 래치가 발생하도록 하는 상태 변경을 시작하여 충전 상태를 강화하고 플립플롭(55A)의 반전 보상 출력 Q는 OFF를 출력하거나 상태를 다시 ON 상태로 되돌리는 NOT 게이트(인버터)(90)로 라우팅되는 0 상태를 출력한 다음, 감지 증폭기(40A)로부터의 전압 상태의 출력 통신을 위해 OR 게이트(80)로 전송되며, 여기서 플립 플롭(55A) 비 반전 출력 Q는 AND 게이트(70)으로 라우팅된다.
추가로, 감지 증폭기(40B)는 비트 라인 2(BL2)로부터의 전압을 판독하도록 연결되며, 여기서 비트 라인 2(BL2)가 VThresh 보다 높은 전압 상태가 존재하면 해당 전압 기준(VRef) 또는 고점 기준, 양방향 메모리 셀의 음전하 상태를 나타내는 ON 상태 또는 1을 시작한다. 이 ON 상태는 D형 플립플롭(55B)로 보내지며, 이 ON 상태의 비반전 출력 Q를 AND 게이트(70)으로 출력하고, 반전 보상 출력 Q 신호를 NOT 게이트(인버터)(90)으로 출력하여 반전 상태를 다시 ON 상태로 반전시킨다. 신호를 메모리 관리 유닛(230)으로 보내고, 트랜지스터(20), 또는 복수의 트랜지스터를 제어하여, 정의 가능한 변환 회로 내에서 단수 또는 복수의 논리 게이트(80, 70, 70) 또는 제어 구성요소를 제어하여 음으로 충전된 양방향 메모리 셀의 출력 정보 상태를 제어 및/또는 해석한다.
감지 증폭기(40B)가 양방향 메모리 셀 상의 전압이 기준 전압(VRef)보다 낮다는 것을 판독하면 OFF 또는 0 상태를 개시할 것이다. 여기서 D형 플립플롭(55B)는 AND 게이트(70)에 0 또는 OFF를 출력하고 반전된 상태를 다시 OFF 상태로 반전시키는 NOT 게이트(90)(인버터)에 대한 반전 보상 출력 Q 신호를 출력한다. 메모리 관리 유닛(230)에 신호를 보내고, 정의 가능한 변환 회로 내에서 단수 또는 복수의 논리 게이트(80, 70, 70) 또는 제어 구성요소를 제어하는 트랜지스터(20) 또는 복수의 트랜지스터를 제어하고, 양방향 메모리 셀의 출력 정보 상태를 제어 또는 해석하도록 한다. 이는 래치가 발생하여 전하를 강화하는 상태 변경을 시작할 수 있는 감지 클록 신호로 수행된다.
따라서 플립플롭(55A)으로부터 1 또는 ON 상태를 수신하고 플립플롭(55B)으로부터 0 또는 OFF 상태를 수신하는 AND 게이트(70)는 이 비제한적인 예에서 D형 플립플롭인 0의 출력을 유지한다. 다양한 유형의 플립 플롭이 대체될 수 있지만, 상기 결과를 달성하기 위해 다른 회로를 대체하는 것은 여기에서 참조된다. 제어 트랜지스터(20)는 메모리 관리 유닛(230)에 신호를 출력하여, 메모리 관리 유닛(230)이 양방향 메모리 셀로부터의 음의 전압 전하(READ)를 해석하도록 한다. 특정 실시예에서 버퍼 또는 레지스터 내의 추가적인 순차 정보 슬롯이 할당되도록 허용할 것이다. 또한, 다른 실시예, 특히 가상 메모리를 활용하는 실시예는 정의 가능한 변환 회로에서 요구되는 정의된 수의 스팟으로부터 주소 지정에 기초하여 추가 요구되는 메모리 슬롯을 이미 설명했을 수 있다. 추가로, 감지 증폭기(40B) 및 플립플롭(55B)의 ON 상태는 정의 가능한 변환 회로의 제어 트랜지스터(20)로 이동하여, 추가 제어 구성요소 및/또는 교체 가능한 논리 게이트의 출력 상태를 초기화하거나, 이 비제한적인 예에서는 두 개의 AND 게이트(70, 70)를 버퍼 및/또는 레지스터로, 이 비제한적 예에서는 OR 게이트(80)를 제한된 변환 회로와 함께 사용한다.
양방향 메모리 셀에 전하가 존재하지 않는 경우, 감지 증폭기(40A 및 40B)는 각각 기준 전압(VRef), 높은 상태 기준(40A) 이상으로 전이하지 않으므로, 둘 다 D형 플립플롭 55A 및 55B에 0 또는 OFF 상태를 출력한다. 감지 클록 S_CLK와 제어 및/또는 동기화될 수 있는 플립플롭(55A 및 55B)은 AND 게이트(70)에 O 또는 OFF 상태를 출력한다. 두 개의 O 또는 OFF 신호를 수신하는 AND 게이트(70)는 OR 게이트(80)에 0 또는 OFF를 출력한다. 여기서 AND 게이트(70)의 논리는 1 또는 ON 상태로 출력하기 위해 두 개의 ON 상태를 필요로 하며, 이는 둘 다 1 또는 ON 상태를 출력하기 위해 플립플롭(55A 및 55B) 모두를 필요로 하고, 이것은 두 감지 증폭기(40A, 40B)가 각각의 고점 임계값 VThresh를 통과해야 한다는 사실 때문에 논리적으로 불가능하며, 이는 커패시터(미도시)가 양의 바이어스와 음의 바이어스 모두에서 동시에 충전되었음을 의미한다. AND 게이트(70)은 OFF 또는 0인 상태를 OR 게이트(80)에 출력한다. 여기에서 NOT GATE(90)이 반전 보상 출력 Q 신호에서 반전된 신호를 반전하기 때문에 OR 게이트(80)은 버퍼, 캐시, 및/또는 레지스터에 0 또는 OFF를 출력한다. 판독 논리 회로 내의 특정 구성 요소의 설계는 개시된 시스템 및 방법, 변경, 변화 및/또는 수정의 범위 및 의도를 벗어나지 않고 변경되거나 수정될 수 있으며, 여기서 작동 및 결과는 의도된 결과를 달성하고 개시된 시스템 및 방법의 범위 내에 있으므로 여기에서 참조된다.
개시된 READ 로직 회로의 동작은 양방향 메모리 셀이 양전하 상태에 있든, 음전하 상태에 있든 또는 전하를 포함하지 않든 간에 양방향 메모리 셀의 판독을 허용하는 것이다. 이 비제한적인 실시예에서 전하 상태는 높은 임계값 이상으로 트리거하도록 설계되어 임의의 3상태에서 양방향 메모리 셀의 판독을 허용한다. 개시된 시스템 및 방법의 이점은 유사한 회로 동작 설계를 포함할 수 있는 시스템 및 방법을 이용함으로써 양방향 메모리 셀로 변환되고 판독되는 정보의 제어를 허용한다는 점이다. 특히, 해석 및 후속 변환은 정의 가능한 변환 회로를 통해 프로세서, 정보, 비트 시퀀스, 양방향 메모리 셀의 음전하 상태를 포함하는 추가 시스템을 나타내도록 설계되었다. 이것은 양방향 메모리 셀에 저장된 정보의 해석이 다양한 가능한 정보 상태 및 따라서 번호 시퀀스를 포함하도록 허용하며, 특정 실시예에서 복수의 교환 가능한 제어 회로 및 논리 게이트(80, 70, 70) 및/또는 회로는 양방향 메모리 셀 및/또는 어레이에 음의 극성으로 저장된 해석된 정보에 대한 고정 및/또는 제어 가능한 출력을 허용하는 데 사용될 수 있다.
이는 전통적으로 물리적 메모리 셀이 이진법 숫자의 두 가지 가능한 상태 중 하나만 저장할 수 있다는 점에서, 또는 특히 단일 비트(Shannon)의 정보를 저장할 수 있다는 점에서 매우 유리하다. 정의 가능한 변환 회로를 사용하면 가능한 모든 숫자 시퀀스가 단일 양방향 메모리 셀 및/또는 복수에 음전하로 저장될 수 있으며, 올바른 출력 회로 설계가 구현되면 음극성 전하로 저장된 정보가 전달될 수 있다. 따라서 정보가 알려져 있지 않으며, 따라서 정보가 전달되고 메모리로부터의 판독이 해석 및/또는 명령 할당을 위해 디코딩될 수 있음을 의미한다.
여기서 일부 실시예에서 상호 교환 가능, 연속적, 제어 가능(FPGA), 병렬 또는 정의된 다중 다른 변환 회로 설계를 갖는 것이 유리할 수 있으며, 양방향 메모리 셀 및/또는 복수에 대한 판독 및 음극성 상태를 해석하는 동작을 위한 추상화의 또 다른 계층을 허용한다. 예를 들어, 추가 실시예는 특정 블록 시퀀스에 대한 병렬 설계 프레임에서 정의 가능한 다른 변환 회로를 활용할 수 있으며, 따라서 후속 양방향 메모리 셀로부터의 각각의 후속 음전하 상태 READ가 다른 숫자 시퀀스로 해석될 수 있도록 하여, 보다 정교하고 따라서 어려운 인코딩 방식을 사용하여 번호 시퀀스 및 정보를 보다 안전하게 전달할 수 있다.
이 설계에서 출력 상태는 두 개의 변환 회로로 나뉩니다. 여기서 OR 게이트(80)는 제한된 변환 상태에 있는 것으로 가정되고, 음의 전압 상태는 작동 분극에 있지만 정의 가능한 변환 회로를 통해 해석된다. 따라서, 회로 설계는 개시된 시스템 및 방법의 범위 및 맥락에서 벗어나지 않고 반전될 수 있다. 또한, 일부 실시예는 추가의 후속 조합 정의 가능한 변환 회로를 활용할 수 있으며, 여기서 제한된 변환 회로 및 정의 가능한 변환 회로는 따라서 출력 번호 시퀀스 및 정보 상태에 대해 제어 및 재정의될 수 있으며, 이것은 특정 번호 시퀀스를 제어하는 것이 바람직하고 제한된 변환 회로에 의해 제한되는 경우에 유리할 수 있다.
도 12는 두 감지 증폭기(미도시)의 기준 전압을 보여주는 전압 개략도로, 전압이 1 또는 ON 상태를 출력하는 하이 상태 기준 VRef를 초과할 경우 상기 감지 증폭기 중 하나가 양방향 메모리 셀에 저장된 전하를 ON으로 판독하고, 또한 제2 감지 증폭기는 양방향 메모리 셀에 저장된 양전하로서 이러한 방식으로 음전하를 판독한다. 이 전하가 고점 전압 기준 위로 유사하게 교차하는 경우 VRef는 상기 제2 감지 증폭기에서 ON 상태 또는 1 출력을 개시하고, 따라서 상기 제1 감지 증폭기에서 OFF 상태 또는 0을 개시할 것이다. 이 설계는 커패시터가 양극 또는 음극으로 충전된 경우에만 감지 증폭기가 출력 ON 위치를 활성화하여 논리 회로가 충전 상태와 특정 양방향 메모리 셀의 극성을 결정할 수 있도록 하기 위한 것이다. 추가적인 실시예에서 이러한 설계는 비트 라인(미도시)으로부터 동작을 반전시키는 감지 증폭기(미도시)로 VREF를 참조하는 로우 포인트 트리거를 허용하도록 반전될 수 있다.
도 13은 이 실시예에서 정보가 메모리 셀에 저장된 정보를 동시에 0 및 1 상태로 나타내는(중첩이라고도 함) 양방향 메모리 셀에 음의 역 바이어스 전압에 저장되거나 그로부터 변환될 수 있는 장치의 동작을 보여주는 도면이다.
컴퓨팅에서 중첩의 사용은 양자 기반 컴퓨터 알고리즘이 계산 중에 메모리 셀의 고정 이진법 단일 비트 상태를 기반으로 하는 기존 계산보다 더 효율적으로 작동할 수 있다는 점에서 매우 유리하다. Quantum Speed up이라고 하는 것을 허용하는 양자 컴퓨터용으로 설계된 특정 알고리즘이 있다. 여기서 팩토리얼 계산과 같은 기능을 기존 컴퓨터에서 실행하려면 확장된 시간이 필요하고 경우에 따라 불합리한 시간 기간이 필요하다. 양자 알고리즘을 기반으로 한 양자 속도 향상을 통해 동일한 팩토리얼 문제를 획기적으로 단축된 기간에 해결할 수 있다.
이 도면에서 양방향 메모리의 중첩 상태를 활용하는 예시적인 실시예가 여기에서 참조된다. 이 회로 및 장치의 작동에서 중첩된 메모리 셀(미도시)의 현재 상태 확률의 결정으로부터 결과 답변은 상기 결과 답변의 확률을 제어하고 고려하는 데 활용될 수 있다. 이것은 가능한 중첩 상태를 결정한 다음 오류 수정을 위해 추가로 사용될 수 있는 상기 가능한 결과를 선호하도록 회로를 제어함으로써 수행된다.
이것은 메모리 관리 유닛(230)으로부터의 스위치(20)와 함께 다중 출력 전압 및/또는 논리 레벨에 연결된 감지 증폭기(40C)를 실시예의 한 변형으로서 활용함으로써 달성될 수 있다. 이 실시예에서 메모리 관리 유닛(230)은 양방향 메모리 셀의 상태가 음전하 상태에 있다는 신호 또는 감지 증폭기(40B)로부터 바이어스를 수신한다. 이 시점에서 메모리 관리 유닛(230)은 어떤 출력 전압 레벨 또는 논리 레벨이 상기 감지 증폭기(40C)로 재전송되는지를 결정하는 추가 양방향 메모리 셀에 결합된 사용자 개입, 알고리즘, 인공 지능 또는 계산 기반 영향을 가질 수 있다. 그런 다음 중첩된 양방향 메모리 셀에서 READ 작업의 결과에 영향을 준다. 감지 증폭기(40C)가 메모리 관리 유닛(230)으로부터 전압 레벨을 수신할 때 감지 증폭기(40C)에 대한 결정된 기준 전압(VRef)은 메모리 관리 유닛(230)으로부터의 입력 전압에 기초하여 0 또는 1의 출력 상태를 결정한다. 후속 READ 작업에 사용되는 OR 게이트(80)에 연결된 감지 증폭기(40C)의 전압 레벨, 논리 레벨 또는 기준 전압을 제어하여 출력이 0 또는 1일 가능성을 제어할 수 있음을 의미한다.
이 설계는 이러한 물리적 시스템을 사용하여 이 중첩 상태가 가능한 양방향 메모리 셀(미도시)의 대규모 네트워크(복수)를 구축할 수 있다는 점에서 매우 유용하다. 이는 0 또는 1의 자체 최종 측정 상태에 영향을 미치거나 간섭하기 위해 이러한 결합된 메모리 셀의 영향을 활용할 수 있는 추가 양방향 메모리 셀에 결합될 수 있다. 이것은 추가 양자 비트가 추가됨에 따라 작동으로 인한 신호 노이즈를 비롯한 여러 요인으로 인해 제한된 양자 컴퓨터에 비해 크게 유리하다. 개시 시스템 및 방법으로 중첩 상태에서 양방향 메모리 셀(미도시)의 안정적인 기하급수적으로 확장 가능한 수는 가능하고 실질적으로 구현 가능하며, 이는 개시된 시스템 및 방법의 또 다른 이점이다. 이를 통해 저비용으로 확장 가능한 양자 계산 기반 컴퓨터 아키텍처를 일반 대중과 대량 채택할 수 있다. 이것은 현재 대체 양자 계산에 사용할 수 있는 값비싼 에너지 소비 대체 기술과 비교된다. 추가 실시예는 또한 기존 DRAM 메모리, 회로, 및/또는 시스템에서 양방향 가능 시스템으로의 변환에 의해 큰 이점을 얻을 수 있다. 예를 들어, 두 번째 비트 라인(미도시)을 위해 기존 DRAM에 존재하는 접지 라인을 활용하며, 여기서 특징, 측면, 회로 및/또는 시스템의 통합은 개시된 시스템 및 방법의 작동 및 이점을 허용하고 가능한 실시예로서 여기에서 참조된다.
출력 상태의 확률을 제어할 수 있다는 이점은 양자 계산에 매우 유용하다. 상태 출력 가능성을 제어하면 이 시스템과 방법을 활용하여 프로그램과 알고리즘을 생성하여 컴퓨터가 양자 속도 향상을 촉진하고 사용할 수 있도록 할 수 있다. 이 실시예에서 추가 감지 증폭기(40C)가 메모리 관리 유닛(230)으로부터 수신된 다음 AND 게이트(70)로 전송된 전압에 기초하여 출력 상태를 결정하지만, 일부 실시예에서는 이것이 필요하지 않을 수 있다. 메모리 관리 유닛(230) 자체는 중첩된 양방향 메모리 셀(미도시)의 출력 상태를 결정할 수 있다. 추가의 실시예에서, 추가 제어 시스템 및 회로는 개시 시스템 및 방법의 일반적인 전제 및 범위를 벗어나지 않고 중첩된 양방향 메모리 셀(미도시)의 출력 상태를 제어하기 위해 사용될 수 있다.
도 13에서 양방향 메모리 셀(미도시)의 동작은 READ 또는 양방향 메모리 셀(미도시)에 대한 연결 및 하이 포인트 트리거인 기준 전압을 갖는 2개의 감지 증폭기(40A, 40B)를 사용하여 메모리로부터 해석된다. 추가적인 실시예에서 다양한 상이한 트리거 포인트, 기준 전압(VRef), 및/또는 연결 방식이 본 개시의 범위를 벗어나지 않고 사용될 수 있다. 2개의 감지 증폭기(40A, 40B)에 대한 기준 전압은 위치 트리거 포인트(VThresh) 및/또는 기준 전압(VRef)을 변경하기 위해 레지스터(3S)을 사용하여 조정될 수 있으며, 여기서 전원 연결(Vdd) 및 접지(15) 연결은 특정 기준으로 사용될 수 있습니다. 예를 들어 제너 다이오드를 사용하여 비부동 소수점에 대한 기준을 묶지만, 추가적인 실시예에서는 부동 소수점 기준이 유리할 수 있고 여기에서 가능한 실시예로 참조된다.
감지 증폭기(40A)는 신호를 플립플롭(55A)에 전송한다. 감지 증폭기(40A)의 현재 상태에 기초하여 플립플롭(55A)의 출력 중 어느 것이 ON 또는 OFF, 0 또는 1을 출력하는지 결정한다. 감지 증폭기(40A)가 비트 라인 1(BL1)의 전압이 기준 전압(VRef)을 넘지 않는다고 결정하면 0 상태로 출력하고, 플립플롭(55A)은 비반전 출력 Q를 통해 AND 게이트(70)로 0 또는 OFF 상태를 출력하며, ON 상태 또는 1은 반전 보상 출력 Q를 통해 NOT 게이트(90)로 신호를 OR 게이트(80)로 보내는 OFF 상태로 반전된 상태를 다시 반전시킨다.
감지 증폭기(40B)는 양방향 메모리 셀(미도시)의 상태를 결정하고 플립플롭(55B)에 신호를 전송하는데 사용된다. 양방향 메모리 셀(미도시)의 현재 상태에 기초하여 감지 증폭기(40B)는 양방향 메모리 셀이 충전되었는지 여부를 결정하고, 또한 각 출력 ON 또는 OFF, 0 또는 1의 플립플롭(55B) 출력 지정을 결정한다. 감지 증폭기(40B)가 비트 라인 2(BL2)의 전압이 임계값 VThresh 기준 전압(VRef)을 넘지 않는다고 결정하면 감지 증폭기(40B)는 0 또는 OFF 상태로 출력하며, 이는 플립플롭(55B)이 OFF 또는 0을 AND GATE(70)로 출력함을 의미한다. 반전 보상 출력 Q 신호는 반전 상태를 다시 OFF 상태로 반전시키는 NOT 게이트(90)(인버터)에 출력된다.
두 개의 O 또는 OFF 신호를 수신하는 AND 게이트(70)는 OR 게이트(80)에 0 또는 OFF를 출력한다. 여기서 AND 게이트(70)의 논리는 1 또는 ON 상태로 출력하기 위해 두 개의 ON 상태가 필요하며 이것이 1 또는 ON 상태를 출력하기 위해 플립 플롭(55A 및 55B) 모두를 필요로 한다는 사실은 감지 증폭기(40A 및 40B)가 이는 커패시터(미도시)가 양의 바이어스와 음의 바이어스 모두에서 동시에 충전되었음을 나타내는 개별 임계값 VThresh를 통과해야 한다는 사실 때문에 논리적으로 불가능하다. OR 게이트(80)는 두 개의 0 전압 또는 거짓 진술을 수신할 때 0을 출력한다. NOT Gate(90)에서 true 상태를 수신하고 AND Gate(70)에서 false 상태를 수신한 경우, 정의 가능한 변환 회로의 영향을 받을 수 있는 1 또는 ON 상태를 출력한다. 여기서 ON 상태에서 또는 1은 AND 게이트(70)에서 OR 게이트(80)으로 전송되지만, NOT 게이트(90) 및 AND 게이트(70)에서 두 개의 OFF 상태 또는 O를 수신하더라도 상태를 ON 또는 1로 변경한다.
감지 증폭기(40A)가 비트 라인 1(BL1) 전압이 기준 전압보다 높다고 결정하면 플립플롭(55A)에 1 또는 true 상태를 출력한다. 그것은 1 또는 ON 상태를 출력하는 OR 게이트(80)에 신호를 보내는 ON 상태로 반전된 상태를 다시 반전시키는 NOT Gate(90)(인버터)에 대한 반전 보상 출력 Q 신호를 통해 OFF 상태 또는 0을 전송한다.
감지 증폭기(40B)는 양방향 메모리 셀(미도시)의 전압을 측정함으로써 양방향 메모리 셀(미도시)의 충전 상태를 결정하며, 여기서 음의 전압, 음의 바이어스 전압 충전 상태는 감지 증폭기(40B)에 의해 양의 전압으로 해석된다. 이것은 비트 라인 2(BL2)의 리드 및/또는 연결을 반전시켜 특정 커패시터(미도시)의 연결 지점의 방향을 회전시켜 감지 증폭기(40B)에 연결함으로써 달성되며, 여기서 음의 전압은 양으로 판독하고, 양의 전압은 음으로 판독한다. 충전된 커패시터를 판독할 때, 커패시터 리드의 방향을 변경하면 결과적인 충전 극성 설명이 변경된다. 이 실시예에서, 이 동작 방법은 감지 증폭기(40A) 감지 증폭기(40B)에 의해 해석되는 양방향 메모리 셀(미도시)에 저장된 정보의 정확한 해석을 보장하기 위해 활용된다.
양방향 메모리 셀(미도시)에서 커패시터의 상태를 판독할 때의 문제는 한쪽 극성에 저장된 전하가 다른 쪽 극성과 정확히 반대라는 것이다. 이것은 충전 상태뿐만 아니라 분극을 결정하려고 할 때 문제를 야기한다.
예를 들어, 충전된 메모리 셀(미도시)의 극성을 결정하려고 시도하고 결정하려는 경우, 감지 증폭기 A(미도시)가 비반전으로 구성된다. 전압이 기준 전압 VRef 트리거 포인트 VThresh 이상으로 교차하면 상태가 켜진다. 그리고 전압이 기준 전압 트리거 포인트 아래로 교차할 때, 상태 변경을 시작하도록 반전 구성으로 구성된 추가 감지 증폭기 B(미도시)는 도 13에 설명된 회로 레이아웃으로 분극을 효과적으로 결정하도록 작동하지 않는다. 이는 커패시터(미도시)가 양의 분극 감지 증폭기 A(미도시)에서 충전된 경우 이것이 기준 전압을 통과한 것으로 간주하고 비트 라인 1(미도시)에 연결되기 때문에 on 상태로 시작된 것으로 간주하기 때문이고, 감지 증폭기 B(미도시)는 또한 이것이 음의 전압을 통과한 것으로 간주하고 비트 라인 2(미도시)에 연결되어 동일한 전하를 역으로 읽기 때문에 on 상태로 시작된 것으로 간주하기 때문이다.
양방향 메모리 셀(미도시)이 음의 극성으로 충전된 경우에도 동일한 문제가 발생한다. 하나의 반전하는 하나의 비반전 감지 증폭기(미도시) 또는 비교기(미도시) 의 이러한 동작은 커패시터(미도시)의 포지티브 리드가 두 비트 라인(미도시) 또는 감지 증폭기 A 및 B(미도시)에 개별적으로 또는 연결되는 경우, 추가 실시예에서 효과적으로 작동할 것이다. 전압이 감지 증폭기 A(미도시)의 기준을 초과하거나, 기준 감지 증폭기 B(미도시) 아래에서 교차하는 경우 분극이 결정될 수 있으며, 여기서 전압이 상위 기준 위 또는 아래 기준 아래에서 교차하지 않음 상태는 OFF 또는 전하가 존재하지 않음 또는 창 비교기 설계와 유사하게 거짓으로 결정될 수 있다. 추가적인 실시예에서 단일 비트 라인 판독으로부터의 전압 스윙은 윈도우 비교기와 함께 사용될 수 있다면 양방향 메모리 셀 커패시터가 양으로 충전되었는지, 음으로 충전되었는지, 또는 충전이 존재하지 않는 상태인지를 결정한다.
감지 증폭기(40B)가 비트 라인 2(BL2) 전압이 기준 전압(VRef)보다 높다고 결정하면 셀의 음전하를 나타내는 ON 상태 또는 1을 출력하여 반전 보상을 통해 플립플롭(55B)으로 출력 Q 신호가 NOT Gate(90)(인버터)로 전송된다. 반전된 상태를 다시 ON 상태로 반전시켜 메모리 관리 유닛(230)에 신호를 전송한다. 메모리 관리 유닛(230)은 다양한 전압 레벨 및/또는 논리 레벨을 직접 전송하거나, 상이한 전압 레벨에서 전원을 제어하는 트랜지스터(20, 20, 20)를 직접 구동하는 데 사용될 수 있으며, 이는 감지 증폭기(40C)에 직접 또는 트랜지스터(20)를 통해 또는 트랜지스터(20)는 0 또는 1 위치 상태 중 하나에 있을 가능성을 포함하는 다수의 인자에 기초하여 중첩된 양방향 메모리 셀(미도시)의 결과의 변경을 허용한다. 이것은 이 실시예에서 감지 증폭기(40C)에 전송된 전압 상태를 변경함으로써 달성되며, 여기서 전압 상태의 제어는 전압이 감지 증폭기(40C)의 기준 전압(VRef)을 통과하여 1 또는 ON 상태를 출력할 수 있는지 여부를 결정하거나, 전압이 기준 전압 아래로 떨어지고 0 또는 OFF 상태를 출력한다.
추가적인 실시예에서, 메모리 관리 유닛(230)은 또한 어떤 회로, 시스템, 게이트, 구성요소가 자신의 저장된 정보를 버퍼에 저장한 다음 개별적으로, 결합되고, 개별적으로, 및/또는 등록(미도시)되는 것을 제어 및 결정하는 데 사용될 수 있다. 여기서, 이 실시예에서, 정의 가능한 변환 회로에 의해 영향을 받는 중첩된 양방향 메모리 셀로부터의 단일 출력이 증착 및/또는 참조용으로 이용 가능하다.
개시된 시스템 및 방법의 이점은 임의의 복수 및/또는 어레이를 포함할 수 있는 양방향 메모리 셀을 활용하는 것이며, 여기서 이 특정 구현은 중첩 상태에서 작동하는 양방향 메모리 셀의 양을 비교적 간단한 구성 및 작동으로 방대한 양의 셀로 확장할 수 있는 기능을 허용한다. 이것은 양자 컴퓨터에서 큐비트를 확장하는 것이 극도로 어렵고 비용이 많이 들고 시간이 많이 소요되고 큐비트의 양에 대한 이론적 제한이 제안된 경우 "전형적인" 양자 컴퓨팅 기술에 비해 크게 유리하다. 따라서, 본 발명의 또 다른 목적은 중첩 상태에서 복수의 양방향 메모리 셀을 작동시키는 것이며, 여기서 복수는 수십억 및/또는 수조 개의 연결된 독립적인 양방향 메모리 셀 및/또는 어레이의 비제한적인 예를 포함하는 방대한 양을 포함할 수 있으며, 가능한 실시예로서 여기에서 참조된다.
또한, 별도의 실시예는 양방향 메모리 셀 논리 회로 사이의 교차 결합을 활용할 수도 있으며, 여기서 논리 회로는 단일 또는 복수의 후속 양방향 메모리 셀 논리 회로 및/또는 양방향 메모리 셀에 영향을 미치거나 영향을 받을 수 있다. 일부 실시예에서 3상태 양방향 메모리 셀 시스템 내의 논리 회로 사이의 상태 변경을 개시하기 위해 클록 사이클을 활용함으로써 제어된다. 예를 들어, 양방향 메모리 셀의 결합은 인접한 양방향 메모리 셀 논리 회로에 연결함으로써 달성될 수 있으며, 예를 들어 비제한적인 예는 반 가산기, 전 가산기, 반 감산기, 전 감산기, 캐리 예측 가산기, 리플 캐리 가산기, 이진 승수, 이진 분할기, 캐리 저장 가산기, 가산기 감산기, 압축기, 탱크 회로를 포함한 가산기 및 감산기 논리 회로를 포함할 수 있고, 양방향 메모리 셀의 상태는 특정 진폭으로 결정될 수 있으며 위에 나열된 아날로그 논리 회로를 사용하여 양방향 메모리 셀의 진폭을 변경하고 논리 연산 및 결합을 통해 인접한 양방향 메모리 셀에 영향을 미치거나 간섭할 수 있으며, 여기서 개별 단계는 클록 사이클 단계의 비제한적인 예에 의해 제어되는 특정 작업으로 나뉜다. 그런 다음 개별 양방향 메모리 셀의 진폭을 활용하여 정의 가능한 변환 회로에 영향을 미치고, 트리거 포인트 VRef/VThresh 및/또는 전압 진폭을 변경하여 0 또는 1의 가장 가능성 있는 최종 READ 상태를 반영하도록 중첩된 양방향 메모리 셀의 확률을 변경할 수 있다. 따라서 상호 연결되고 연결된 모든 양방향 메모리 셀의 가장 가능성 있는 상태를 기반으로 계산 작업의 최종 결과를 결정한다. 위에서 설명된 계산을 용이하게 하기 위한 상이한 구성 및 동작은 가능한 실시예로서 여기에서 참조된다. 정의 가능한 변환 회로 및 구성 요소를 포함하는 논리 회로는 중첩에서 양방향 메모리 셀의 가능성을 의미하는 양방향 메모리 셀의 가능한 상태에 대한 임의의 확률을 허용하도록 초기화될 수 있고(사전 설정 및 사전 설계됨), 임의의 값, 또는 1 또는 0 상태에 있을 가능성이 있는 확률로 초기화되는 것으로 가정될 수 있으며, 가능한 실시예로서 여기에서 참조된다.
추가적으로, 별도의 실시예는 초저온 환경 (극저온) 장치 또는 용기에서 양방향 메모리를 위한 개시된 시스템 및 방법의 동작을 활용할 수 있다. 작동을 위한 이러한 초저온은 수 밀리켈빈(millikelvin)에서 수 켈빈(kelvin)인 양자 컴퓨터에 전형적인 범위에서 작동할 수 있으며, 많은 경우에 이 저온은 작동 요소 및 회로의 초전도성을 허용하기 위한 것이다. 특정 온도 범위에 대한 이러한 참조는 가능한 실시예를 설명하는 데 사용되었지만, 실제 실시예는 컴퓨터 처리 및 회로 작동에 정상적인 거의 모든 온도 범위에서 작동할 수 있다는 점에 유의해야 하며, 이 참조는 개시된 시스템 및 방법에 대한 특정 추가 실시예를 설명하기 위한 것이다.
추가적으로, 상이한 실시예에서 단일 또는 복수의 인덕터와 함께 개시 시스템 및 방법을 활용하는 것이 유리할 수 있다. 이러한 실시예에서 인덕터의 사용은 다양한 방식으로 사용될 수 있으며, 몇 가지 특정 비제한적인 참조는 중첩 상태에서 양방향 메모리 셀로 장치를 작동하는 동안 인덕터를 사용하는 것을 포함할 수 있다. 예를 들어, 일반적으로 사용되는 탱크 회로 및/또는 공진 회로를 형성하는 양방향 메모리 셀과 쌍을 이루는 인덕터를 활용한다. 이러한 유형의 회로는 널리 알려져 있으며 방대한 양의 시스템 및 장치에 걸쳐 사용되므로 작동에 대한 간략한 언급만 포함될 것이다. 실시예는 양방향 메모리 셀 및/또는 조셉슨 접합을 제어하기 위해 다중 트랜지스터를 사용할 수 있다. 특히, 인덕터를 통해 커패시터를 충전 및 방전하는 교류 전류 흐름을 생성하는 능력은 일부 실시예에서 양방향 메모리 셀 및/또는 조셉슨 접합을 제어하기 위해 다중 트랜지스터를 사용할 수 있다. 인덕터를 사용하는 이 양방향 메모리 셀은 복수의 추가 양방향 메모리 셀 및/또는 인덕터에 결합될 수 있다는 점에 유의해야 한다. 강자성 코어 결합 I 조인트, U 조인트, C 조인트, H 조인트, 밀폐된 H 조인트의 비제한적인 예를 포함하는 여러 가지 방법으로 달성할 수 있으며, 여기서 인덕터는 상호 연결, 얽혀 있고, 근접 연결, 유도 기반 연결 및/또는 트랜지스터 또는 논리 게이트 및/또는 직접 회로 연결과 같은 스위치 또는 스위치들을 통해 통해 연결될 수 있다. 인덕터를 활용하는 이 양방향 메모리 셀은 위에서 설명된 초저온을 포함하여 작동 가능한 회로 온도에 공통인 거의 모든 온도에서 작동될 수 있다는 점에 유의해야 한다. 이는 출력 상태 가능성 확률에 영향을 미치도록 의도된 단일 또는 복수의 후속 양방향 메모리 셀에 영향을 미치거나 간섭하는 데 추가로 사용될 수 있다.
도 14는 중첩 상태에서 단수 또는 복수의 양방향 메모리 셀의 판독 상태에 영향을 미치는 정의 가능한 변환 회로 능력의 4가지 가능한 구성을 나타내는 도면이다. 서로 다른 상한 및 하한 전압 기준점 VRef Upper, VRef Lower 및/또는 논리 레벨을 포함한 다른 전압을 활용하면 READ 작업 동안 중첩된 양방향 메모리 셀 최종 상태의 확률에 영향을 미칠 수 있다. 예를 들어, 메모리 관리 장치의 비제한적인 예에서 제한된 변환 회로의 상태가 더 낮은 전압 기준 VRef Lower를 생성하고 더 높은 전압 상태 출력을 활용하여 출력 0, 또는 OFF 로 유지되는 경우, 감지 증폭기의 비제한적인 예가 그것의 상태 및 1 또는 ON 상태의 출력을 변경하도록 할 수 있으며, 이는 특정 양방향 메모리 셀 개별 진폭을 결정하는 작업의 결과일 수 있다. 이 비제한적인 예에서 AND 게이트에서 OR 게이트로 전송하여 출력 상태를 ON 또는 1 상태로 변경하여 중첩된 메모리 셀의 출력 상태에 영향을 준다.
여기서 이 동작의 반대가 발생할 수 있는 경우, 더 낮은 기준 전압 VRef Lower를 사용하는 대신 메모리 관리 장치에서 출력되는 더 낮은 전압으로 더 높은 트리거 포인트 VRef Upper에서 전압 기준을 설정하면 감지 증폭기가 그대로 유지된다. 따라서 트리거 포인트 VRef Upper 아래에서 연속적인 OFF 또는 0 출력 상태를 보장하고 AND 게이트로 보내지면, 0 또는 OFF 출력 상태를 유지하고, 0 또는 OFF 출력 상태를 유지하는 OR 게이트로 전송된다.
이는 비제한적인 몇 가지 예일 뿐이며, 이들은 양방향 메모리 셀 및/또는 판독 논리 회로의 출력 상태에 영향을 미치기 위해 회로 및/또는 시스템을 설계하기 위해 개시된 시스템 및 방법을 활용하는 것은 다음을 포함하지만 이에 제한되지 않는다; 커패시터, 양방향 메모리 셀이 마지막으로 리프레시된 이후의 시간에 기초하여 다른 상태의 확률을 조정함으로써 커패시터 전압 상태의 강하 및 상기 양방향 메모리 셀의 출력 상태의 확률의 변화를 야기하는 단계, 다음과 같은 다양한 영향 기술을 활용하여 양방향 메모리 셀의 출력 상태에 영향을 주는 능력; 전압, 비교기, 감지 증폭기, 윈도우 비교기, 전압 임계값, 트리거 포인트, 커패시터 전압 상태, 결정된 진폭, 진폭 및 임의의 조합 또는 복수를 활용하여 양방향 메모리 셀의 출력 상태에 영향을 미치려는 의도를 달성하기 위하여 중첩 상태인지 아닌지, 그리고 중첩 상태에 있거나 중첩 상태가 아닌 상기 양방향 메모리 셀의 영향을 위해 이용되는 임의의 가능한 실시예는 가능한 실시예로서 여기에서 참조된다.
도 15는 이 실시예에서 정보가 양방향 메모리 셀에 음의 역 바이어스 전압에 저장되거나 그로부터 변환될 수 있는 장치의 동작을 보여주는 도면이고, 메모리 셀에 저장된 정보가 동시에 0 및 1 상태에 있는 것을 나타내며, 중첩이라고도 한다.
이 도면에서 양방향 메모리의 중첩 상태를 활용하는 예시적인 실시예가 여기에서 참조된다. 이 회로 및 장치의 작동에서 중첩된 메모리 셀(미도시)의 현재 상태 확률의 결정으로부터 결과 답변은 상기 결과 답변의 확률을 제어하고 고려하는 데 활용될 수 있다. 이것은 복수의 양방향 메모리 셀로부터의 영향 및/또는 간섭을 이용할 수 있는 가능한 중첩 상태를 결정한 다음, 상기 가능성 있는 결과를 선호하도록 회로를 제어 및/또는 오류 정정을 위해 추가로 사용될 수 있음으로써 수행된다.
이것은 메모리 관리 유닛(230)으로부터의 스위치(20)와 함께 다중 출력 전압 및/또는 논리 레벨에 추가로 연결할 수 있는 감지 증폭기(45, 50)로 구성된 윈도우 비교기를 실시예의 한 변형으로서 활용함으로써 달성될 수 있다. 이 실시예에서 메모리 관리 유닛(230)은 양방향 메모리 셀의 상태가 음전하 상태에 있다는 신호 또는 감지 증폭기(40B), 플립플롭(55B) 및 NOT 게이트(90)로부터 바이어스를 수신한다. 이 시점에서 메모리 관리 유닛(230)은 사용자 개입, 알고리즘, 인공 지능 또는 계산 기반 영향(간섭)을 가질 수 있고, 및/또는 추가 양방향 메모리 셀에 결합될 수 있으며, 어떤 출력 전압 레벨 또는 논리 레벨이 상기 감지 증폭기(45, 50)로 구성된 상기 윈도우 비교기로 재전송되는지를 결정하는 것은 중첩된 양방향 메모리 셀에서 READ 작업의 결과에 영향(일반적으로 양자 간섭이라고 함)을 준다. 감지 증폭기(45, 50)가 메모리 관리 유닛(230)으로부터 전압 레벨을 수신할 때 결정된 기준 전압(VRef Upper, VRef Lower)은 메모리 관리 유닛(230)으로부터의 입력되는 전압 및 레지스터(35)를 제어하여 선택된 윈도우 작동에 기초하여 0 또는 1의 출력 상태를 결정한다. 후속 READ 작업에 사용되는 OR 게이트(80)에 연결된 감지 증폭기(45, 50)의 전압 레벨, 논리 레벨 또는 기준 전압을 제어하여 출력이 0 또는 1일 가능성을 제어할 수 있음을 의미한다. 이 실시예에서 감지 증폭기(45, 50)는 반전 및 비반전 감지 증폭기, 및 윈도우 작동, 출력 상태 또는 ON 상태를 포함한다는 점에 유의해야 하고, 2개의 기준 전압(VRef Upper 및 VRef Lower) 사이에서 동작 및/또는 2개의 기준 전압(VRef Upper 및 VRef Lower) 외부에서 동작하도록 설계될 수 있다.
이 설계는 이러한 물리적 시스템을 사용하여 이 중첩 상태를 모두 사용할 수 있는 양방향 메모리 셀(미도시)의 대규모 네트워크(복수)를 구축할 수 있다는 점에서 매우 유용하다. 이는 0 또는 1의 자체 최종 측정 상태에 영향을 미치거나 간섭하기 위해 이러한 결합된 메모리 셀의 영향을 활용할 수 있는 추가 양방향 메모리 셀에 결합될 수 있다. 이것은 추가 양자 비트(큐비트)가 추가됨에 따라 작동으로 인한 신호 노이즈를 비롯한 여러 요인으로 인해 제한된 양자 컴퓨터에 비해 크게 유리하다. 개시 시스템 및 방법으로 중첩 상태에서 또는 그렇지 않은 상태에서 양방향 메모리 셀(미도시)의 안정적인 기하급수적으로 확장 가능한 수는 가능하고 실질적으로 구현 가능하며, 이는 개시된 시스템 및 방법의 또 다른 이점이다.
이를 통해 저비용으로 확장 가능한 양자 계산 기반 컴퓨터 아키텍처를 일반 대중과 대량 채택할 수 있다. 이것은 현재 대체 양자 계산에 사용할 수 있는 값비싼 에너지 소비 대체 기술과 비교된다. 추가 실시예는 또한 기존 DRAM 메모리, 회로, 및/또는 시스템에서 양방향 가능 시스템으로의 변환에 의해 큰 이점을 얻을 수 있다. 예를 들어, 두 번째 비트 라인(미도시)을 위해 기존 DRAM에 존재하는 접지 라인을 활용하며, 여기서 특징, 측면, 회로 및/또는 시스템의 통합은 개시된 시스템 및 방법의 작동 및 이점을 허용하고 가능한 실시예로서 여기에서 참조된다.
또한, 일부 실시예는 양방향 DRAM과 유사한 작동을 위해 SRAM(정적 랜덤 액세스 메모리, static random-access memory)(미도시)의 작동을 활용할 수 있다. 예를 들어 역전류 흐름 구성에서 원래의 6개 트랜지스터를 미러링하는 등의 일반적인 6개 트랜지스터 SRAM 설계에 추가 트랜지스터를 통합한다. 또한, SRAM WRITE 작업 동안 사용되는 비트 라인의 전압 전위를 단순히 반전시키고 양방향 트랜지스터를 활용하여 전류가 기존 SRAM 메모리 셀 전류 흐름과 반대 방향으로 SRAM 셀로 흐르게 함으로써 유사한 작업을 수행할 수 있다. 그렇게 함으로써 공개된 시스템과 방법을 이용하고 이익을 얻을 수 있다. 감지 증폭기, READ 논리 회로, 변환 회로, 커플링, 영향/간섭과 같은 추가의 비제한적인 예와 함께 반대 극성(역전류 흐름)을 결정하기 위해 개시된 시스템 및 방법을 활용함으로써, 여기에서 설명된 이점을 활용하기 위해 SRAM 메모리 셀을 작동할 수 있고, 가능한 실시예가 여기에서 참조된다. SRAM의 이러한 작동은 SRAM 메모리 셀의 대기 시간이 기존 DRAM에 비해 크게 감소된다는 점에서 매우 유익한 것으로 판명될 수 있고, 여기서 SRAM 메모리 셀은 작동 속도로 인해 일반적으로 고속 작동이 필요한 회로 시스템, 예를 들어 CPU의 캐시 메모리에서 작동한다. 그리고 개시된 시스템 및 방법 및 참조된 SRAM 실시예를 이용함으로써, 수학적 계산을 포함하는 양자 기반 계산이 컴퓨터의 중요한 시스템 내에서 신속한 속도로 발생할 수 있고, 일부 실시예에서 개시된 양방향 DRAM 메모리와 함께 작동할 수 있다. 이러한 유형의 통합이 직접 통신에 추가로 도움이 될 수 있는 경우, 개선된 SRAM 메모리의 작동으로 인해 정보를 직접 수신하고, 극성, 특정 전류 흐름을 인식하고, 전류 흐름 및 후속 양방향 메모리 셀의 3상태를 기반으로 실시간으로 정보를 계산할 수 있다.
출력 상태의 확률을 제어할 수 있다는 이점은 양자 계산에 매우 유용하다. 상태 출력 가능성을 제어하면 이 시스템과 방법을 활용하여 프로그램과 알고리즘을 생성하여 컴퓨터가 양자 속도 향상을 촉진하고 사용할 수 있도록 할 수 있다. 이 실시예에서 추가 감지 증폭기(45, 50)가 메모리 관리 유닛(230)으로부터 수신된 다음 AND 게이트(70)로 전송된 전압에 기초하여 출력 상태를 결정하지만, 일부 실시예에서는 이것이 필요하지 않을 수 있다. 메모리 관리 유닛(230) 자체는 중첩된 양방향 메모리 셀(미도시)의 출력 상태를 결정할 수 있다. 추가의 실시예에서, 추가 제어 시스템 및 회로는 개시 시스템 및 방법의 일반적인 전제 및 범위를 벗어나지 않고 중첩된 양방향 메모리 셀(미도시)의 출력 상태를 제어하기 위해 사용될 수 있으며, 평면 또는 3차원일 수 있고 결과 확률 및/또는 진폭에 영향을 미치기 위해 영향과 간섭을 이용한다.
도 15에서 양방향 메모리 셀(미도시)의 동작은 READ 또는 양방향 메모리 셀(미도시)에 대한 연결 및 하이 포인트 트리거인 기준 전압을 갖는 2개의 감지 증폭기(40A, 40B)를 사용하여 메모리로부터 해석된다. 추가적인 실시예에서 다양한 상이한 트리거 포인트, 기준 전압(VRef), 및/또는 연결 방식이 본 개시의 범위를 벗어나지 않고 사용될 수 있다. 2개의 감지 증폭기(40A, 40B)에 대한 기준 전압은 레지스터(3S) 및/또는 디지털 저항 및/또는 전류 제어, 예를 들어 디지털 전위차계의 비제한적인 예를 사용하여 위치 트리거 포인트 및/또는 기준 전압(VRef)을 변경하기 위해 레지스터(3S)을 사용하여 조정될 수 있으며, 여기서 전원 연결(VDD) 및 접지(15) 연결은 제너 다이오드의 비제한적인 예를 사용하여 비부동 소수점에 대한 기준을 묶기위해 특정 기준에 사용될 수 있지만, 추가 실시예에서 부동 소수점 기준이 유리할 수 있고 여기에서 가능한 실시예로 참조된다.
감지 증폭기(40A)는 신호를 플립플롭(55A)에 전송한다. 감지 증폭기(40A)의 현재 상태에 기초하여 플립플롭(55A) 출력의 출력 상태를 결정한다. 감지 증폭기(40A)가 비트 라인 1(BL1)의 전압이 기준 전압(VRef)을 넘지 않는다고 결정하면 0 상태로 출력하고, 플립플롭(55A)이 AND 게이트(70)에 0 또는 OFF 를 출력함을 의미하며, 그것의 반전 보완 출력 Q는 ON 신호를 NOT 게이트(90)(인버터)로 전송하여, 반전 상태를 다시 OFF 상태로 반전시켜 신호를 OR 게이트(80)로 보낸다.
감지 증폭기(40B)는 양방향 메모리 셀(미도시)의 상태를 결정하고 플립플롭(55B)에 신호를 전송하는데 사용된다. 양방향 메모리 셀(미도시)의 현재 상태에 기초하여 감지 증폭기(40B)는 플립플롭(55B) 출력의 출력 상태를 결정한다. 감지 증폭기(40B)가 비트 라인 2(BL2)의 전압이 기준 전압(VRef)을 넘지 않는다고 결정하면 감지 증폭기(40B)는 0 OFF 상태로 출력하고, 플립플롭 출력이 비반전 Q 출력으로부터 AND GATE(70)까지 0 또는 OFF임을 의미하고, 그것의 반전 보완 출력 Q는 ON 신호를 NOT 게이트(90)(인버터)로 전송하여, 반전 상태를 다시 OFF 상태로 반전시켜 신호를 OR 게이트(80)로 보낸다.
두 개의 O 또는 OFF 신호를 수신하는 AND 게이트(70)는 OR 게이트(80)에 0 또는 OFF를 출력한다. 여기서 AND 게이트(70)의 논리는 1 또는 ON 상태로 출력하기 위해 두 개의 ON 상태가 필요하며 이것이 1 또는 ON 상태를 출력하기 위해 두 개의 ON 상태가 필요하다. 플립 플롭(55A 및 55B)가 모두 1 또는 ON 상태를 출력하기 위해 필요로 한다는 사실은 감지 증폭기(40A 및 40B)는 커패시터(미도시)가 양의 바이어스와 음의 바이어스 모두에서 동시에 충전되었음을 나타내는 개별 임계값 VThresh를 통과해야 한다는 사실 때문에 논리적으로 불가능하다. OR 게이트(80)는 두 개의 0 전압 또는 거짓 진술을 수신할 때 0을 출력한다. NOT Gate(90)에서 true 또는 ON 상태를 수신하고 AND Gate(70)에서 false 또는 OFF 상태를 수신한 경우, 정의 가능한 변환 회로의 영향을 받을 수 있는 1 또는 ON 상태를 출력한다. 여기서 ON 상태에서 또는 1은 AND 게이트(70)에서 OR 게이트(80)으로 전송되고, NOT 게이트(90) 및 AND 게이트(70)에서 두 개의 OFF 상태 또는 O를 수신하더라도 상태를 ON 또는 1로 변경한다.
감지 증폭기(40A)가 비트 라인 1(BL1) 전압이 기준 전압보다 높다고 결정하면 1을 출력하고, 플립플롭(55A)에 1 또는 ON 상태를 비반전 출력 Q를 통해 AND 게이트(70)에 전송한다. 반전 보상 출력 Q 신호는 OFF 신호를 NOT Gate(90)(인버터)에 보내고, 신호를 OR 게이트(80)로 보내는 ON 상태로 반전된 상태를 다시 반전시킨다.
감지 증폭기(40B)는 양방향 메모리 셀(미도시)의 전압을 측정함으로써 양방향 메모리 셀(미도시)의 충전 상태를 결정하며, 여기서 음의 전압, 음의 바이어스 전압 충전 상태는 감지 증폭기(40B)에 의해 양의 전압으로 해석된다. 이것은 비트 라인 2(BL2)의 리드 및/또는 연결을 감지 증폭기(40B)에 반전시켜 특정 커패시터(미도시)의 연결 지점의 방향을 정의함으로써 달성되며, 여기서 음의 전압은 양으로 판독하고, 양의 전압은 음으로 판독한다. 충전된 커패시터를 판독할 때, 커패시터 리드의 방향을 변경하면 결과적인 충전 극성 설명이 변경된다. 이 실시예에서, 이 동작 방법은 감지 증폭기(40A) 감지 증폭기(40B)에 의해 해석되는 양방향 메모리 셀(미도시)에 저장된 정보의 정확한 해석을 보장하기 위해 활용된다.
양방향 메모리 셀(미도시)에서 커패시터의 상태를 판독할 때의 문제는 한쪽 극성에 저장된 전하가 다른 쪽 극성과 정확히 반대라는 것이다. 이것은 충전 상태뿐만 아니라 분극을 결정하려고 할 때 문제를 야기한다.
예를 들어, 충전된 메모리 셀(미도시)의 극성을 결정하려고 시도하고 결정하려는 경우, 감지 증폭기 A(미도시)가 비반전으로 구성된다. 전압이 기준 전압 트리거 포인트(VThresh) 이상으로 교차하면 상태가 ON 으로 바뀐다. 그리고 전압이 기준 전압 트리거 포인트(Vthresh) 아래로 교차할 때, 상태 변경을 시작하도록 반전 구성으로 구성된 추가 감지 증폭기 B(미도시)는 도 15에 설명된 회로 레이아웃으로 분극을 효과적으로 결정하도록 작동하지 않는다. 이는 커패시터(미도시)가 양의 분극 감지 증폭기 A(미도시)에서 충전된 경우 이것이 기준 전압을 통과한 것으로 간주하고 비트 라인 1(미도시)에 연결되기 때문에 on 상태로 시작된 것으로 간주하기 때문이고, 감지 증폭기 B(미도시)는 또한 이것이 음의 전압을 통과한 것으로 간주하고 비트 라인 2(미도시)에 연결되어 동일한 전하를 역으로 읽기 때문에 on 상태로 시작된 것으로 간주하기 때문이다.
양방향 메모리 셀(미도시)이 음의 극성으로 충전된 경우에도 동일한 문제가 발생한다. 하나의 반전하는 하나의 비반전 감지 증폭기(미도시) 또는 비교기(미도시) 의 이러한 동작은 커패시터(미도시)의 포지티브 리드가 READ 동작을 위해 두 비트 라인(미도시) 또는 감지 증폭기 A 및 B(미도시)에 개별적으로 또는 연결되는 경우, 추가 실시예에서 효과적으로 작동할 것이다. 여기서 극성이 감지 증폭기 A(미도시)의 기준을 초과하거나, 기준 감지 증폭기 B(미도시) 아래에서 교차하는 경우 결정될 수 있으며, 여기서 전압이 상위 기준 위 또는 아래 기준 아래에서 교차하지 않는 경우, 상태는 OFF 또는 전하가 존재하지 않는 0 또는 false으로 결정될 수 있다. 추가적인 실시예에서 단일 비트 라인 판독으로부터의 전압 스윙이 양방향 메모리 셀 커패시터가 양으로 충전되었는지, 음으로 충전되었는지 또는 충전이 존재하지 않는 상태인지를 결정하기 위한 윈도우 비교기와 함께 사용될 수 있다. 여기서 더 높은 전압 스윙은 후속 비트 라인에서 판독할 경우 음의 극성을 나타낸다. 현재 특정 방법은 더 낮은 전압 스윙을 사용하여 기존 DRAM 메모리에 전하가 있는지 여부를 결정한다.
감지 증폭기(40B)가 비트 라인 2(BL2) 전압이 전압 임계값 VThresh(셀의 음전하를 나타냄)보다 높다고 판단하면 ON 상태 또는 1을 출력하고, 신호가 클록 신호의 감지 클록에서 수신되면 래치를 시작하거나 상태 변경 여부를 시작하도록 플립플롭(55B)으로 전송된 ON 상태 또는 1을 출력한다. 출력이 1 또는 ON 상태인 플립플롭(55B)은 비반전 출력 Q를 통해 AND 게이트(70)에 그것의 반전 보완 출력 Q는 반전된 상태를 메모리 관리 장치(230)에 신호를 보내는 ON 상태로 다시 반전시키는 NOT 게이트(90)(인버터)에 OFF 신호를 보낸다. 메모리 관리 유닛(230)은 다양한 전압 레벨 및/또는 논리 레벨을 직접 전송하거나, 상이한 전압 레벨에서 전원을 제어하는 트랜지스터(20, 20, 20)를 직접 구동하는 데 사용될 수 있으며, 이는 감지 증폭기(45, 50)에 직접 또는 트랜지스터(20)를 통해 또는 트랜지스터(20)는 0 또는 1 위치 상태 중 하나에 있을 가능성을 포함하는 다수의 인자에 기초하여 중첩된 양방향 메모리 셀(미도시)의 결과의 변경을 허용한다. 이것은 이 실시예에서 감지 증폭기(45, 50)에 전송된 전압 상태를 변경함으로써 달성되며, 여기서 전압 상태의 제어는 전압이 감지 증폭기(45, 50)의 전압 임계값 사이 또는 외부에 있는지를 결정하여 상한 및 하한 임계값 내에 있는 경우 1 또는 ON 상태를 출력하거나, 전압이 전압 입계값 이하 또는 이상으로 떨어지면 0 또는 OFF 상태를 출력한다. 추가 설계에서는 증폭기(45,50)를 반전시키도록 작동하며, 임계값은 1 또는 ON 상태를 출력하거나 전압이 상한 및 하한 임계값을 벗어나거나 전압이 전압 임계값 내에 있는 경우 0 또는 OFF 상태를 출력한다.
추가적인 실시예에서, 메모리 관리 유닛(230)은 또한 어떤 회로, 시스템, 게이트, 구성요소가 자신의 저장된 정보를 버퍼(미도시), 캐시(미도시), 레지스터(미도시)에 저장한 다음 개별적으로, 결합되고, 개별적으로, 및/또는 등록(미도시)되는 것을 제어 및 결정하는 데 사용될 수 있다. 여기서, 이 실시예에서, 정의 가능한 변환 회로에 의해 영향을 받는 중첩된 양방향 메모리 셀로부터의 단일 출력 및/또는 복수 출력이 증착 및/또는 참조용으로 이용 가능하다.
개시된 시스템 및 방법의 이점은 임의의 복수 및/또는 어레이를 포함할 수 있는 양방향 메모리 셀을 활용하는 것이며, 여기서 이 특정 구현은 중첩 상태에서 작동하는 양방향 메모리 셀의 양을 비교적 간단한 구성 및 작동으로 방대한 양의 셀로 확장할 수 있는 기능을 허용한다. 이것은 양자 컴퓨터에서 큐비트를 확장하는 것이 극도로 어렵고 비용이 많이 들고 시간이 많이 소요되고 큐비트의 양에 대한 이론적 제한이 제안된 경우 "전형적인" 양자 컴퓨팅 기술에 비해 크게 유리하다. 따라서, 본 발명의 또 다른 목적은 중첩 상태에서 복수의 양방향 메모리 셀을 작동시키는 것이며, 여기서 복수는 수십, 수백, 수천, 수백만, 수십억 및/또는 수조 개의 연결된 독립적인 양방향 메모리 셀 및/또는 어레이의 비제한적인 예를 포함하는 방대한 양을 포함할 수 있으며, 가능한 실시예로서 여기에서 참조된다.
또한, 별도의 실시예는 양방향 메모리 셀 논리 회로 사이의 교차 결합을 활용할 수도 있으며, 여기서 논리 회로는 단일 또는 복수의 후속 양방향 메모리 셀 논리 회로 및/또는 양방향 메모리 셀에 영향을 미치거나 영향을 받을 수 있으며, 가능한 실시예로서 여기에서 참조된다.
도 16은 중첩 상태에서 단일 또는 복수의 양방향 메모리 셀(들)의 상태에 영향을 미치는 정의 가능한 변환 회로의 능력을 입증하는 가능한 구성을 보여주는 도면이다. 서로 다른 상한 및 하한 전압 기준점 또는 임계값, VRef 상한, VRef 하한 및/또는 논리 레벨을 포함한 다른 전압을 활용하여 READ 작업 동안 중첩된 양방향 메모리 셀의 최종 상태 가능성에 영향을 줄 수 있다. 예를 들어, 제한된 변환 회로의 상태가 출력 0으로 유지되거나 더 낮은 전압 임계값 Vthresh Lower를 생성하고 더 높은 전압 상태 출력을 활용하여 OFF로 유지되는 경우, 메모리 관리 장치의 비제한적인 예에서 감지 증폭기의 상태 및 출력을 1 또는 ON 상태로 변경하는 비제한적인 예를 유발할 수 있다. 이 비제한적인 예에서 AND 게이트에서 OR 게이트로 보내져 출력 상태를 ON 또는 1 상태로 변경하여 중첩된 메모리 셀의 출력 상태에 영향을 줍니다. 여기서 이 동작의 반대가 발생할 수 있는 경우, 더 낮은 기준 전압 VRef Lower를 사용하는 대신 메모리 관리 장치에서 출력되는 더 낮은 전압으로 더 높은 트리거 포인트 VRef Upper에서 전압 기준을 설정하면 감지 증폭기가 그대로 유지됩니다. 따라서, 트리거 지점 VThresh 아래에서 연속적인 OFF 또는 0 출력 상태를 보장하고 AND 게이트로 보내지면 0 또는 OFF 출력 상태를 유지한 다음, 0 또는 OFF 출력 상태를 유지하는 OR 게이트로 보내진다.
이 참조 다이어그램은 중첩의 임의의 한 상태에 있는 양방향 메모리 셀(미도시)의 확률이 어떻게 변경되어 가장 가능성이 높은 확률 또는 역으로 가장 가능성이 낮은 확률이 상기 양방향 메모리 셀에 저장된 정보로 전달될 수 있는지를 보여준다. 양방향 메모리 셀(미도시)에 저장된 정보가 하나의 결과 또는 또 다른 결과일 가능성을 변경함으로써 중첩의 개념 상태를 활용하여 결과의 가능성을 보다 정확하게 반영할 수 있다. 계산의 가능한 결과를 보다 정확하게 반영하는 이 기능은 정확도를 향상시키고 고전적 양자 컴퓨터 계산의 무작위화를 낮추는 데 사용할 수 있다. 이를 통해 양자 알고리즘은 각 메모리 셀이 동시에 0과 1의 상태에 있는 것처럼 정보를 처리할 수 있으며, 동시에 물리적 시스템을 통해 단일 메모리 셀(미도시) 정보 상태의 가능성을 제어할 수 있고, 따라서 계산 프로세스에서 보다 정확한 결과를 얻을 수 있다.
이는 비 제한적인 몇 가지 예로, 이들은 양방향 메모리 셀 및/또는 READ 논리 회로의 출력 상태에 영향을 미치는 회로 및/또는 시스템을 설계하기 위해 개시된 시스템 및 방법을 활용하는 것이 다음과 같은 다양한 영향 기술을 활용함으로써 유도될 수 있지만, 이에 국한되지 않는다; 커패시터, 양방향 메모리 셀이 마지막으로 리프레시된 이후의 시간에 기초하여 다른 논리 상태의 확률을 조정함으로써, 중첩 상태이든 아니든 양방향 메모리 셀의 출력 상태에 영향을 미치려는 의도를 달성하기 위해 전압, 비교기, 감지 증폭기, 윈도우 비교기, 전압 임계값, 트리거 포인트, 커패시터 전압 상태, 정의된 진폭, 진폭, 결합, 영향, 간섭 및 임의의 조합 또는 복수를 활용하여 커패시터 전압 상태의 강하 및 상기 양방향 메모리 셀의 출력 상태 확률의 변화를 야기한다. 이 원하는 상태와 그에 따른 가능한 결과, 출력 정보는 확률, 가능성, 개연성, 가능성, 특정 상태, 역 특정 상태를 기반으로 할 수 있으며, 수동 상호 작용, 알고리즘, 컴퓨터 코드, 인공 지능, 수학적 진술 및/또는 자동 상호 작용을 통해 제어할 수 있다. 정보가 전압 기준 및 전압 입력 제어에 기반한 것이 거의 확실하지만, 최종 정보 상태는 버퍼(미도시), 캐시(미도시), 레지스터(미도시), 프로세서(미도시) 또는 CPU(미도시)에 전달될 때까지 알려지지 않거나 확실하지 않다. 여기에서, 본 발명의 실제 의미 및 범위 내에서, 중첩 상태에 있거나 중첩 상태가 아닌 상기 양방향 메모리 셀의 영향을 위해 이용되는 임의의 가능한 실시예는 가능한 실시예로서 여기에서 참조된다.
또한, 집적 회로 또는 "IC"는 일반적으로 단일 패키지 또는 그룹으로 통합된 전자 구성 요소의 배열이며, 그 디자인과 기능은 크게 다를 수 있으며 수십만 디자인으로 나열된다. 개시된 시스템 및 방법에서 IC는 양방향 메모리 셀 또는 (커패시터)를 제어하는 작업을 수행하는 데 사용할 수 있고, 이들의 작동은 충전, 및/또는 방전, 및/또는 연결, 및/또는 차단, 및 스위치에 의한 전력 제어를 포함하는 동작을 수행하는 데 사용될 수 있으며, 다양한 시스템, 회로 및 전원 시스템, 피드백, 루프 회로, 전류 제어, 전압 제어, 부하 및/또는 전자 부하를 포함하는 시뮬레이션 또는 가상 부하 및/또는 더미 부하 및 저항, 초크, 스너버, 신호, 전류 흐름 및 측정을 포함하는 작동을 제어할 수 있다. IC의 광범위한 조합 배열 및 구성 요소 혼합 및 지속적인 개발 및 재패키징은 특정 IC에 대한 특정 포함 및 참조, 예시적인 시스템 및 작동 이외의 개시된 시스템 및 방법에서의 사용 및 적용을 무효화한다. 따라서 특정 IC 또는 장치에 대한 참조는 IC가 수행하거나 수행하도록 의도된 기능의 기능 또는 변형이 다수의 조합 배열 및 설계로 달성될 수 있다는 주장과 함께 이루어진다. 그 결과 기능은 실제로 발명 및 개시이며, 기능을 수행하거나 수행하도록 의도된 특정 IC 또는 기능의 변형은 임의적이며, 동작 및/또는 작동을 촉진하고 개시된 시스템 및 방법의 의도된 결과를 생성하는 구성 요소 및/또는 IC의 모든 변형 및/또는 조합은 지금까지 본 개시의 일부로서 통합되고 가능한 실시예로서 여기에서 참조된다.
본 개시의 시스템 및 방법을 구현하는 장치가 상당 부분, 당업자에게 공지된 전자 부품 및 회로로 구성된다는 사실 때문에, 회로 구성 및 동작은 본 개시의 교시로부터 난독화 및/또는 산만하지 않도록 개시의 기본 개념을 이해하고 감상하는 데 필요한 것으로 간주되는 추가 정도로 정교하지 않을 것이다.
관리 시스템은 에너지, 축적, 저장, 스위치, 피드백, 전력 변환 및 제어, 방전 시스템을 관리하기 위한 시스템을 사용하며 이하 "관리 시스템"으로 정의된다; 작동 중이거나 사용 중인 장치 및 장치의 기능, 프로세스, 작업, 작업, 활동, 시스템 및 주어진 또는 지시된 지침, 충전 및 방전 회로의 입력 및 출력 특성, 피드백, 루프 회로, 회로, 에너지원 및/또는 전기 공급, 구동 동작, 모터, 자기장, 진동 주기, 메모리, 제어 및 구성 요소를 처리, 지시, 통제 또는 제어하는 것.
장치는 임의의 수의 관리 시스템 및 작동 기술에 의해 연결 및 제어될 수 있으며 가능한 실시예 및 가능한 실시예의 기능은 다음을 포함하는 다음의 비제한적인 실시예 중 하나 이상을 포함할 수 있다; 마스터 및 슬레이브 구성의 비제한적인 예에서 시스템 컨트롤러 또는 마이크로컨트롤러, 임베디드 마이크로프로세서, 통합 컨트롤러, 파생 컨트롤러, 시스템 온 칩, 디지털 신호 프로세서, 트랜지스터 발진 회로, 반도체 발진 회로, 비교기, 차동 감지 증폭기, 감지 증폭기, 연산 증폭기, 디케이드 카운터, 실리콘 제어된 정류기, 트라이액, 현장 가능한 게이트 어레기, 또는 기존 CPU와 쌍을 이룬다. 컨트롤러는 컴퓨터 코드 또는 스크립트, 프로그램, 시스템, 수동 제어, 임베디드 시스템 또는 인공 지능에 의해 제어될 수 있으며, 회로에 연결된 컨트롤러의 명령을 제어하고 복수의 서로 다른 스위칭 장치와 전류 및 극성 제어 장치를 사용할 수 있으며, 다른 스위칭 장치 및/또는 커패시터/정전기 저장 장치 배열을 포함할 수 있다.
각 커패시터 및/또는 양방향 전기 저장 장치의 입력 및 출력은 장치, 회로, 개별 출력 스위치 또는 단일 스위치 또는 릴레이에 영구적으로 연결되거나 영구적이지 않을 수 있으며 릴레이 극을 포함할 수 있다. 마스터 및 슬레이브 구성의 비제한적인 예에서 릴레이 또는 트랜지스터, 사이리스터 또는 전자 제어 스위칭을 위한 적층형 반도체 재료, CPU 또는 마이크로컨트롤러로 제어된 릴레이, 임베디드 마이크로프로세서, 통합 컨트롤러, 파생 컨트롤러, 시스템 온 칩, 디지털 신호 프로세서, 트랜지스터 발진 회로, 반도체 발진 회로, 실리콘 제어 정류기, 트라이악, 현장 프로그래밍 가능 게이트 어레이, 또는 기존 CPU와 쌍을 이운다. CPU는 충전 작업을 제어하기 위한 릴레이 및/또는 스위치에 신호를 보내기 위하여 시스템 컨트롤러에 지시하는 컴퓨터 코드 또는 스크립트, 프로그램, 수동 인터페이스, 임베디드 시스템 또는 인공 지능에 의해 제어될 수 있다. 이것은 전하 부스터 또는 증배기 회로 및/또는 전력 변환기에 연결될 수 있고, 전류 제한 장치, 시스템, 회로, 부하 및/또는 다른 저장 장치를 통해 방전될 수 있는 회로 및/또는 사용 가능한 작업을 생성하는 별도의 전기 회로로 피드백될 수 있다.
추가로 일부 실시예는 관리 시스템을 장치의 구성요소로 활용할 수 있으며, 이 구성요소의 일부 또는 전부는 다음으로 구성될 수 있는 다양한 기능을 제어할 수 있다. 모든 전자적으로 작동되는 구성 요소의 작동; 양방향 메모리 셀의 충전 및 방전 및 조합 배열; 전력을 조절하기 위한 전력 조절 수단; 메모리 섹션, 양방향 메모리 섹션; 검색을 시작하기 위한 검색 시작 수단; 측정 데이터, 자기장 데이터 및 전력 데이터를 획득하기 위한 측정 데이터 획득 수단으로서, 자기장 데이터는 에너지원 및/또는 메모리 시스템의 측정값이다. 양방향 메모리 셀 충전 및 방전을 포함하지만 이에 국한되지 않는 충전 작업을 위해 관리 시스템에서 사용하고 작동에 관련되고 필요한 정보를 나타내는 전력 데이터이다. 함수는 또한 전압 및 전류 상태를 포함하는 목표 값을 유지하기 위해 자기장 데이터와 전력 데이터 사이를 유지하는 관계식을 유도하기 위한 유도 수단을 포함할 수 있다.
비정상 상태 결정을 위한 모니터링 기능은 에너지 소스, 수집 장치, 양방향 메모리 셀, 또는 임의의 에너지 스위칭, 에너지 변환, 피드백 시스템 또는 관리 회로가 비정상 상태에 있는지 여부를 결정하기 위한 수단을 포함할 수 있다. 검색 기능 및 검색 절차, 선택 수단을 선택하고, 비상태 판단 수단의 판단 결과에 따라 이상 에너지원, 자기장, 축적 장치, 커패시터/전위 저장 장치, 양방향 메모리 셀, 에너지 스위칭 장치, 변환 장치, 피드백 및/또는 루프 회로, 관리 회로를 관리하는 절차를 고안한다.
일부 실시예에서, 관리 시스템은 전류 관리를 용이하게 한 다음 수집된 전하를 예를 들어 양방향 메모리 셀에 저장 및/또는 수집 장치(양방향 메모리 셀)를 회로 방향으로 전환 및/또는 수집된 전하를 방전 및/또는 출력 전압을 변환 및/또는 전류를 회로로 다시 루프링한 다음, 축전지 및/또는 전기 저장 장치를 제어 가능한 속도로 전환하고, 복제 및 제어될 수 있는 극도로 많은 수의 복수 및/또는 하나 이상의 장치 내의 충전 회로, 하나 이상의 정전기 저장 장치(양방향 메모리 셀)를 동시에, 교대로, 합동으로 또는 그렇지 않게 충전한다. 에너지원 및/또는 축전지 및/또는 전기 저장 장치의 에너지를 최대화하려면 전류 및 전압 측정 장치, 스위치, 축전지 및/또는 전기 저장 장치 및/또는 축전기, de-de 충전 부스터 또는 증배기, 변압기 및/또는 양방향 메모리 셀의 순차 및/또는 병렬 및/또는 직렬 배열을 포함하여 달성될 수 있다. 그리고 일부 실시예에서 단순화된 관리 시스템은 나열된 기능 또는 다른 기능의 일부 및 또는 다른 배열을 활용하는 것이 유리할 수 있으며, 일부 실시예에서는 전류 발진기, 비교기, 연산 증폭기, 디케이드 카운터를 사용하는 대신 관리 시스템을 사용하지 않는 것이 좋다. 여기서 이 단순화된 시스템이 유리할 수 있다.
각 회로 및 모듈은 전기적으로 연결된 구성 요소 시스템이며, 다음과 같은 추가 장치 및 시스템을 포함할 수 있는 관리 시스템에 의해 관리될 수 있다; 정상 DC 전류 및/또는 교류, 회로, 디스플레이, 직류 전력 조절기, 전류 출력 인터페이스, 전력 변환기, 가상 부하, 피드백 회로, 자기장 센서, 자기장 센서 인터페이스, 전압계, 전압계 인터페이스, 전류계, 전류계 인터페이스, 측정 장치, 측정 장치 인터페이스, 인버터, 인버터 인터페이스, 시스템 컨트롤러, 시스템 컨트롤러 인터페이스, 전원 제어 수단, 전원 시스템 인터페이스, 목표값 설정 가능 장치, 목표값 설정 가능 장치 인터페이스, 입력 장치, 목표값 인터페이스, 변압기, 중앙 처리 장치 "CPU", 프로세서, 추정 수단, 컴퓨팅 수단, 네트워크 인터페이스, 부하, 검색 제어 수단, 상대 관계식 방정식, 비정상 측정 메모리, 시계열 데이터 메모리, 측정 데이터 메모리, 정확도 데이터 메모리, 작동 추정 데이터, 목표값 메모리, 정격값 데이터베이스, 양방향 DRAM 데이터베이스, 양방향 SRAM 데이터베이스 및/또는 캐시, 양방향 ROM 데이터베이스, 코드 또는 스크립트.
제어 섹션은 관리 시스템, 회로, 모듈의 다양한 구성 요소의 전반적인 제어 및 작동을 제어하는 역할을 하고, 메모리 섹션은 정보를 저장하는 역할을 합니다. 제어 섹션은 측정 데이터 획득 섹션(측정 데이터 획득 수단), 전류/전압의 양(전류/전압 획득 수단), 연산 섹션(연산 수단), 목표 값 설정 섹션(목표 값 설정 수단), 검색 제어 섹션(검색 시작 수단), 전력 시스템 섹션(전력 시스템 제어 수단) 및 추정 섹션(추정 수단)을 포함하도록 구성된다. 또한, 메모리 섹션은 목표 값 메모리 섹션, 메모리 섹션, 및 상대 관계식 방정식 섹션, 양방향 DRAM 및/또는 ROM 데이터베이스를 포함하는 정격 값 데이터베이스를 포함하도록 구성되며 양방향 SRAM 데이터베이스 및/또는 캐시를 포함할 수 있다.
양방향 메모리 섹션은 전하 상태로 정보를 저장하고 관리 시스템이 작동하는 동안 얻은 정보 데이터 및 수학 데이터를 양의 극성, 음의 극성 또는 전하가 존재하지 않는 양방향으로 가능한 메모리 저장 시스템을 이용하여 메모리에 저장된다.
검색 제어 섹션은 측정값이 한 번만 측정되고 저장된 경우 측정 특성을 계산할 수 있고, 학습 효과 또는 인공 지능을 통합할 수 있는 목표 값 설정 섹션과 특성을 비교할 수 있으며, 해석은 중앙 처리 장치 CPU에서 해석될 수 있다. 시스템 컨트롤러에 명령을 보낼 수 있는 시스템 컨트롤러는 활성 스위칭 및 제어 시스템과 구성 요소에 명령 신호를 보내 미리 결정되거나 지시된 작동 목표 값과 기능을 제어할 수 있다.
측정 데이터 수집 섹션은 측정 데이터 메모리 저장 섹션에서 측정 값을 수집 및 비교하고 비정상적인 운영 시스템 측정을 해석하여 오류를 판별하는 역할도 한다. 비정상 측정은 메모리 저장 섹션에 저장되고, 추가로 디스플레이로 전송되어 관리 시스템의 사용자에게 비정상 측정을 표시하거나 제어 섹션 및 목표 값 메모리 섹션으로 전송되어 다음과 같은 작업을 수행할 수 있다. 비정상적으로 작동하는 회로, 모듈, 시스템 또는 구성요소, 저장 장치, 피드백 회로를 우회 및/또는 결함이 있는 시스템을 구획화하고 미리 결정된 목표 작동 조건, 작동 특성, 및 작동 및 기능을 유지한다.
측정값은 관리시스템 도입 시 각 기기를 한 번 또는 여러 번 측정하여 측정을 수행하여 계산할 수도 있고, 사용자가 관리시스템을 운영하여 수동으로 검색하여 계산할 수도 있으며, 또는 자동으로 수행될 수 있다(예를 들어, 정기적으로). 특히 측정은 미리 결정된 간격으로 또는 때때로 수행될 수 있다. 전자기장, 정전기장 및 전기화학적장, 전력 회로 상태, 변환 및/또는 피드백 시스템 및 장치 관리 하에 있는 회로의 정확한 제어는 개시된 발명의 주요 주요 관심사이며, 스위칭 소비는 비효율적인 수준에 도달하지 않기 위한 관심사지만, 에너지 소비의 특정 절충이 발생한다.
저장 장치
이 시스템 및 방법은 전기 및/또는 커패시터(정전 저장 장치) 및 이러한 유형의 전기 구성요소의 자연스러운 전기적 경향과 물리적 상호 작용을 이용하므로, 다음의 비-제한적인 예를 포함하는 개시된 발명의 가능한 실시예로서 참조되는, 이 시스템 및 방법의 신규성 및 유용성을 달성하기 위해 광범위한 가능한 대안이 사용될 수 있습니다; 축전지, 정전 축전지 및/또는 저장 장치, 커패시터, 배터리 및/또는 하이브리드를 포함한 전기화학적 저장 장치, 인덕터, 코일 또는 전기 저장 장치와 같은 자기장 저장 장치는 개시된 발명과 함께 대체되거나 사용될 수 있고 이에 의해 본 개시에서 청구된다.
양방향 회로는 다음의 개시된 발명의 가능한 실시예로서 참조되는 이 시스템 및 방법에서 설명된 바와 같이 전하(정보)를 저장 및/또는 저장된 전하를 스위칭하기 위해 복수 및 다수의 상이한 저장 장치 및/또는 스위치(트랜지스터)를 사용할 수 있다; 커패시터, 축전지는 다양한 저장 장치 배열을 포함할 수 있으며, 회로는 안전을 위해 무극성 커패시터/콘덴서로 가장 잘 작동하지만 저항을 줄이기 위해 극성화된 커패시터/정전 저장 장치로 작동할 수 있으며 커패시터 밸런싱 또는 밸런싱 IC를 포함할 수 있다; 다층 또는 다중 셀 구성, 다중 저장 장치 및/또는 복수, 자기장 저장 장치, 콘덴서, 및/또는 커패시터 비제한적인 예로는 세라믹, 상유전성, 강유전성, 혼합 산화물, 클래스 1, 클래스 2, 이중층, 다층, 파워 필름 및 또는 호일, 나노 구조 결정성 박막, 복합 잉크/페이스트, 가교 겔 전해질, 전해질, 금속화, 플라스틱, 폴리프로필렌, 폴리에스테르, 폴리페닐렌 설파이드, 폴리에틸렌 나프탈레이트, 폴리테트라플루오로에틸렌, RFI, EMI, 전해질, 알루미늄, 탄탈륨, 니오븀, 비 -고체, 고체 산화망간, 고체 전도성 고분자, 양극성, 축방향, SMD, 칩, 방사형, 하이브리드 커패시터, 이중층, 유사 커패시터, 하이브리드 커패시터, 전기화학 커패시터, 이중층 리튬 이온, 클래스 X, 클래스 Y, 탄소 커패시터, 그래핀 커패시터, 흑연 커패시터, 집적 커패시터, 나노스케일 커패시터, 유리 커패시터, 인쇄회로기판 커패시터, 도선 커패시터, 운모 커패시터, 에어 갭 커패시터, 가변 커패시터, 트리머 커패시터, 단일 기판 커패시터, 다중 기판 커패시터, 초유전체 커패시터, 고에너지 밀도 커패시터.
DRAM 종류 및 특성
본 개시의 실시예는 DRAM 동적 랜덤 액세스 메모리 셀의 유사한 설계를 활용하지만, 전류 제조 및 동작 방법론에 기초하여 많은 상이한 변형 및 실시예가 가능하고, 상이한 구성 스타일 및 설계의 그러한 변형 또는 조합이 가능하고 다음을 포함하는 몇 가지 비-제한적인 예와 함께 여기에서 참조된다. SDRAM, DDRAM, DDR2 RAM, RDRAM, FPM DRAM, EDO DRAM, BEDO DRAM, AMBUS RDRAM 히든 리프레시 DRAM, 페이지 모드 DRAM, 다이렉트 램버스 DRAM, (DRDRAM), 감소된 지연시간 DRAM(RLDRAM), 비디오 DRAM(VRAM), Window DRAM(WRAM), 멀티뱅크 DRAM(MDRAM), 동기 그래픽 RAM(SGRAM), 그래픽 이중 데이터 속도 SDRAM(GDDR SDRAM), Pseudostatic RAM(PSRAM, Resistive RAM, 1T DRAM "커패시터 없는" 비트 셀 설계, 2-트랜지스터 1 커패시터 DRAM, 3-트랜지스터 1-커패시터 DRAM, 4-트랜지스터 1-커패시터. Dual-in-line, OIL 패키지, SMT 표면 실장을 포함한 다양한 패키지 디자인 포함한다. 비동기식 DRAM, 동기식 DRAM, RAS 전용 리프레시 ROR, RAS 리프레시 전 CAS는, 단일 기판 또는 다중 기판에 구성된 집적 회로, 독립 메모리 모듈일 수 있다. READ 및 WRITE 작업을 위해 선행 및 하강 에지를 모두 활용하는 고속 기술을 포함한 현재 운영 기술을 활용할 수 있다. 또한 다양한 모듈 형식, 칩 유형, 클록 속도, 클록당 사이클, 버스 속도, 버스 너비 및 전송 속도가 있다.
스위칭 장치
많은 유형의 트랜지스터 및/또는 스위치가 개시된 시스템 및 방법에 활용될 수 있으며 몇 가지 주목할만한 비제한적인 예가 여기에 참조되며 다음을 포함한다; CMOS, n형 금속 산화물 반도체(NMOS) 트랜지스터, p형 금속 산화물 반도체(PMOS) 트랜지스터, PFET 트랜지스터, NFET 트랜지스터, IGBT 절연 게이트 바이폴라 접합 트랜지스터, NPN 트랜지스터, PNP 트랜지스터, FET 트랜지스터 "전계 효과 트랜지스터", JFET 트랜지스터 "접합 전계 효과 트랜지스터", N 채널 JFET 트랜지스터, P 채널 JFET 트랜지스터, MOSFET, N 채널 MOSFET, P 채널 MOSFET, SOI(silicon on insulator) 트랜지스터, 기능 기반 트랜지스터, 소신호 트랜지스터, 소형 스위칭 트랜지스터.
본 발명은 제공된 실시예의 설명에 제한되지 않고 특허청구범위의 범위 내에서 당업자에 의해 변경될 수 있다. 상이한 실시예에서 개시되는 기술적 수단의 적절한 조합에 기초한 실시예는 본 발명의 기술적 범위에 포함된다.
필요하거나 적용 가능한 다른 실시예는 다양한 다른 처리 시스템 및/또는 장치를 사용하여 구성, 작동, 구현될 수 있다. 예를 들어, 도 1 내지 도 18 및 그에 대한 설명은 장치의 예시적인 실시예를 설명하지만, 이러한 예시적인 설명은 본 개시의 상이한 양태를 논의하기 위한 유용한 참조용으로만 제공된다. 장치의 아키텍처에 대한 설명은 설명 및 논의를 위해 본 개시의 목적을 위해 단순화되었으며, 본 개시에 따라 적절할 수 있는 많은 가능한 상이한 유형의 아키텍처 중 하나이다. 당업자는 논리 블록 및/또는 상기 논리 블록의 경계가 예시적이며 대안적인 실시예가 논리 블록 또는 회로 구성 요소 또는 요소를 결합하거나 비교적 유사한 것을 사용할 수 있으며 다양한 논리 블록, 구성 요소 및/또는 회로 요소에 대한 장치 기능의 대안적인 분해를 구현할 수 있다. 따라서, 여기에서의 묘사 및 아키텍처는 단지 예시적이며, 사실은 여전히 동일하거나 비교적 유사한 기능을 달성할 수 있는 많은 대안 아키텍처가 구현될 수 있다는 것이 명백해야 한다.
블록 또는 특히 논리 회로 및/또는 관리 시스템 각각의 제어 섹션은 설명된 바와 같이 CPU를 사용하여 하드웨어 논리를 통해 또는 소프트웨어를 통해 달성될 수 있다.
즉, 각 관리 시스템 및 회로는 다음 블록 중 하나 이상을 포함할 수 있으며 하나 이상의 블록 추가 또는 생략은 시스템의 작동 및 효과적인 사용에 영향을 미치지 않을 수 있으므로 가능한 개별적인 실시예로 포함되며, 해당 기능을 달성하기 위해 프로그램의 명령을 실행하는 CPU(중앙 처리 장치); 프로그램이 저장된 ROM 읽기 전용 메모리(양방향 여부) 프로그램이 로딩된 양방향 랜덤 액세스 메모리(향상된 DRAM 메모리 셀); 프로그램의 각종 데이터가 저장되는 메모리와 같은 메모리 장치 기록 매체; 등등.
또한, 본 발명의 동작은 상기 기능을 달성하기 위한 형태 프로그램, 중간 코드 프로그램, 소프트웨어의 소스 프로그램을 실행하기 위한 프로그램 코드를 판독 가능하게 포함하는 기록 매체 컴퓨터를 회로 또는 모듈 또는 장치 각각에 탑재함으로써 달성될 수 있다. 컴퓨터 CPU 또는 MPU 메모리 처리 장치가 시스템 컨트롤러의 비제한적인 예를 통해 기록 매체에 기록될 수 있는 프로그램 코드에서 비롯될 수 있는 양방향 충전 작업을 검색하고 실행하기 위한 것이다.
기록 매체의 예는: 자기 테이프 및 카세트 테이프와 같은 테이프; 디스크에는 플로피 디스크 및 하드 디스크와 같은 자기, 및 CD-ROM's, MO's, MDs, BBs, DVDs, 및 CD -Rs과 같은 옵션 데스크를 포함하는 디스크; 메모리 카드 및 광학 카드를 포함하는 아이스 카드와 같은 카드; 및 마스크 ROM, EEPROM, EEPROM 및 플래시 ROM, DRAM, SRAM, 메모리로서의 트랜지스터와 같은 반도체 메모리.
또한 장치를 통신 네트워크에 연결할 수 있으므로, 통신 네트워크를 통해 프로그램 코드를 제공할 수 있다. 통신 네트워크의 예로는 인터넷, 및 인트라넷, 및 엑스트라넷, LAN, ISDN, VAN, CATV 통신 네트워크 등을 들 수 있으나, 특별히 한정되지 않는다. 예를 들어, IEEE1394와 같은 케이블, USB, 전력선, 케이블 TV선, 전화선, ADSL선 등을 전송매체로 사용할 수 있다. 대안적으로, inlrDA 및 리모콘과 같은 적외선과 같은 무선 시스템, 블루투스, 802.11 무선, HOR, 휴대폰 네트워크, 위성 회선, 지상파 디지털 네트워크 등의 무선 시스템을 전송 매체로 사용할 수 있다. 프로그램 코드를 수신하는 것은 프로그램 코드의 전자 전송에 의해 실현되고 반송파에 내장된 컴퓨터 데이터 신호의 형태로 달성될 수 있다는 점에 유의해야 한다.
추상적이지만 명확한 의미로 남아 있으면 동일한 기능을 달성하는 구성 요소의 다양한 배열이 효과적으로 "서로가 원하는 기능을 달성하는 방식으로 연관"된다. 따라서, 특정 기능을 달성하기 위해 설계되거나 결합된 임의의 두 구성 요소는 "아키텍처 또는 중간 구성 요소에 관계없이 서로 연관되어 원하는 기능을 달성하는 것"으로 볼 수 있다. 추가로, 임의의 2개의 관련 구성요소는 "작동적으로 연결" 또는 "원하는 기능을 달성하기 위해 서로 작동적으로 결합된" 것으로 볼 수 있다.
또한, 본 발명은 다음과 같이 표현될 수 있다: 본 발명에 따른 회로는 전기 처리 장치의 동작 능력을 향상시키기 위한 것이며, 새로운 전자 회로 및 방법을 이용하여 장치의 동작 전압 및 전류를 관리하기 위한 관리 시스템은 향상된 처리 및 정보 저장을 위해 양방향으로 활성화된 메모리 저장을 허용하며, 관리 시스템은 다음을 포함하도록 구성된다: 간헐적이거나 간헐적이지 않을 수 있는 시스템, 회로, 일정한 전류 및/또는 에너지원의 다양한 구성 요소의 전반적인 제어 및 작동을 제어하는 제어 수단, 전위 바이어스를 스위칭하기 위한 스위칭 수단, 메모리 셀 및/또는 커패시터와 같은 전기 저장 장치의 전하 방향, 3개의 고유 상태로 양방향으로 정의할 수 있는 메모리에 정보를 저장하는 메모리 저장 수단; 전류값 및/또는 전압값을 획득하기 위한 전류/전압 획득 수단, 정보 및 명령을 계산하기 위한 연산부 연산 수단, 목표값을 설정하기 위한 목표값 설정 수단, 검색을 제어하기 위한 검색 시작 수단, 전력 시스템 기능을 제어하기 위한 전력 시스템 제어 수단, 추정을 수행하기 위한 추정 수단, 관계식 방정식을 유도하기 위하여 메모리 유도 수단을 검색하기 위한 검색 수단.
또한, 양방향 메모리 시스템의 동작을 관리하기 위한 본 발명에 따른 방법은 전류로부터 회로 및/또는 전기 저장 장치 및/또는 양방향 메모리 시스템의 동작 전압 및 전류를 관리하고 제어하기 위한 제어 방법이다. 전기 장치 및/또는 커패시터 및/또는 양방향 메모리 셀의 작동을 제어하기 위해 전자 회로를 활용, 충전 상태 및 분극 및 입력 및 출력 특성, 회로 및 조합 배열에서의 방향, 충전 특성, 방전 특성, 정보 특성, 양방향 메모리 셀 해석, 양방향 메모리 셀 출력 정보 지정, 프로세서 동작, 및 장치 피드백 시스템 및 회로, 방법은 다음을 포함한다,
양방향 메모리 셀 주소 지정 단계, 양방향 메모리 셀의 비충전 상태뿐만 아니라 양극 및 음극 전하 상태에 수치적 표현을 할당하는 단계, 양방향 메모리 셀에 할당된 수치 표현과 직접적으로 상관되도록 양방향 메모리 셀의 판독 논리 회로를 설계하는 단계, 설계된 READ 논리 회로를 일반적인 프로세서 및/또는 컴퓨터의 구성에 통합하는 단계, 또는 반대로 정의 가능한 변환 회로를 일반 프로세서 및/또는 컴퓨터의 구성에 통합하는 단계, 메모리에 기록될 정보를 정의하는 단계, 양방향 메모리 WRITING에 대한 주소 지정을 선택하는 단계, 선택된 주소에 양방향으로 정보를 메모리에 기록하는 단계, 양방향 메모리 셀을 정기적으로 리프레쉬하는 단계, 또는 대안적으로/연속적으로 선택된 주소에서 양방향 메모리 셀을 페이징하는 단계, 편파 미분기 논리 회로로 양방향 메모리를 READING하는 단계, 전하 상태 및 분극을 결정하는 단계, 메모리로부터 판독된 정보의 상태에 영향을 미치는지 여부를 결정하는 단계, 양방향 메모리 셀의 양극성 또는 음극성 또는 충전되지 않은 상태의 할당된 수치 표현으로서 검색된 정보를 변환하는 단계, 검색된 정보를 버퍼 및/또는 레지스터에 저장하는 단계, 영향을 받는지 여부, 검색된 정보를 처리하는 단계, 설명된 동작을 반복하는 단계.
전술한 내용은 단지 본 발명의 일부 측면의 광범위한 요약으로서 의도되었다. 본 발명의 한계 또는 요건을 정의하기 위한 것이 아니다. 본 발명의 다른 측면은 바람직한 실시예의 상세한 설명 및 청구범위를 참조하여 당업자에게 이해될 것이다. 이러한 모든 추가 시스템, 방법, 양태 및 이점은 본 설명에 포함되고 본 개시내용의 범위 내에 포함되고 첨부된 청구범위에 의해 보호되도록 의도된다.
추가적으로, 일 실시예에서 회로를 포함하는 시스템을 예시하기 위한 요소는 장치 내의 단일 집적 회로에 위치된다. 대안적인 실시예는 시스템이 서로 상호 연결된 임의의 수의 개별 집적 회로 및/또는 개별 장치로 구성될 수 있다. 예는 동일한 집적 회로 및/또는 별도의 집적 회로에 위치한 양방향 메모리로 개시된 시스템의 다른 요소와 신중하게 분리된 임의의 서브시스템 또는 장치 및/또는 슬레이브 유닛에 위치할 수 있다. 추가적으로, 회로 및/또는 모듈은 별도의 장치 및/또는 집적 회로에 위치할 수 있다.
또한, 여기에 설명된 시스템 및/또는 그 일부는 물리적 시스템 및/또는 회로로 변환된 논리적 표현일 수 있다. 단일 작업의 기능은 여러 작업으로 분리되거나, 그 반대로 여러 작업의 기능이 단일 작업으로 결합될 수 있다. 추가 실시예는 특정 개시된 작업의 순서가 변경되었을 수 있는 특정 작업의 다중 데모를 포함할 수 있다. 특정 동작 또는 실시예와 관련하여 본 명세서에 기술된 최신 기술에 대한 기술된 이점 및 장점은 임의의 및/또는 모든 청구항의 중요, 필수 또는 필수 특징 또는 요소로 간주되도록 의도되지 않는다.
본 명세서에서 사용된 용어는 본 발명을 한정하기 위한 것이 아니라 실시예를 설명하기 위한 것이다. 단수형의 용어는 특별한 언급이 없는 한 복수형을 포함할 수 있다. 또한, "포함하다", "함유하다", "포함하는" 또는 "함유하는"의 의미는 속성, 영역, 고정 숫자, 단계, 프로세스, 요소 및/또는 구성 요소를 지정하지만, 기타 속성, 영역, 고정 숫자, 단계, 프로세스, 요소 및/또는 구성 요소를 제외하지 않는다. 설명의 순서에 따라 표시되는 참조 번호는 순서에 제한되지 않는다.
또한 "상단" "하단" "전면" "후면" "위" "아래" "상단" "하단" "트리거 포인트" 등의 용어는 설명 및/또는 청구범위가 있는 경우 이를 포함하는 본 개시 내용에서 설명 문구로 사용되며 영구적인 상대 위치를 설명하는 데 반드시 필요한 것은 아니다. 사용된 용어는 본 명세서에 기재된 개시내용의 실시예가 본 명세서에 기재된 또는 달리 예시된 것과 다른 방향으로 동작할 수 있는 예를 위한 것이라는 점에서 적절한 상황에 대해 상호교환 가능하다는 것이 명백하고 이해된다.
또한, 본 개시의 일부 실시예는 이 기술과 관련하여 이미 발행된 특허 또는 공개 공보를 포함할 수 있으며, 이 시스템 또는 방법과 함께 사용되는 경우 이러한 이전 방식은 상당한 양의 개시 내용을 이점으로 활용할 수 있다.
설명된 시스템 및 방법을 사용함으로써 이러한 계획 및 발명 중 많은 부분이 보다 효과적인 상업적으로 실행 가능한 방식으로 작동할 수 있으며, 이러한 발명 또는 계획을 이 개시된 시스템 또는 방법과 결합할 때 언급할 때 이러한 장치는 새로운 장치로 간주되어야 한다. 본 발명의 개선 및 본 개시 또는 특허의 보호를 부여하는 경우, 이는 본 개시의 범위를 제한하지 않고 대신 본 발명의 일부 실시양태가 기술 분야에 적합할 수 있는 경우를 참조한다.
Claims (84)
- 기록 동작(write operation) 동안 양방향으로 데이터를 저장하고, 판독 동작(read operation) 동안 양방향 셀에서 데이터를 판독하기 위한 복수의 3상태(tristate) 양방향 메모리 셀을 포함하는 3상태 양방향 메모리 장치로,
상기 3상태 양방향 메모리 셀은
(a) 신호를 수신하도록 작동 가능한 게이트 전극, 및 게이트 전극에 의해 전도 경로(conduction path)가 제어되는 2개의 단자(terminals)를 갖는 트랜지스터;
(b) 2개의 전극으로 구성된 정전(electrostatic) 저장 장치 또는 커패시터;
(c) 상기 트랜지스터의 단자 중 하나가 상기 정전 저장 장치 또는 커패시터의 전극 중 하나에 연결되고;
(d) 상기 정전 저장 장치 또는 커패시터의 두번째 전극은 2개의 비트 라인 중 하나에 연결되며;
(e) 상기 트랜지스터의 게이트 전극은 워드 라인(word line)에 연결되고;
(f) 상기 2개의 비트 라인 중 두번째 라인은 상기 트랜지스터의 두번째 단자에 연결되며; 및
(g) 특정 양(positive) 또는 음(negative)의 신호를 상기 워드 라인에 인가하고, 특정 바이어스(bias) 및 극성(polarity)으로 상기 트랜지스터를 통해 상기 3상태 양방향 메모리 셀을 충전하기 위하여 상기 2개의 비트 라인 사이에 특정 상호 교환 가능한(interchangeable) 전압 차를 인가함으로써, 상기 3상태 양방향 메모리 셀에 정보를 양방향으로 기록하는 수단으로,
상기 3상태 양방향 메모리 셀이 양의 극성 또는 순방향 바이어스로 충전될 때, 제1 정보 표시 상태,
상기 3상태 양방향 메모리 셀이 전하를 유지하지 않을 때, 제2 정보 표시 상태, 및
상기 3상태 양방향 메모리 셀이 음의 극성 또는 역방향 바이어스로 충전될 때, 제3 정보 표시 상태를 취하게 하는 수단을 포함하고,
상기 장치는 단일 또는 복수의 정의 가능한 변환 회로를 포함하고, 상기 단일 또는 복수의 정의 가능한 변환 회로는 3상태 양방향 메모리 셀의 출력 정보 및 상기 단일 또는 복수의 셀로부터 판독될 때 중첩된 3상태 양방향 메모리 셀이 1 또는 0 상태일 확률 중 적어도 하나를 수정 및 제어할 수 있는 것을 특징으로 하는
3상태 양방향 메모리 장치.
- 제1항에 있어서,
(h) 상기 비트 라인에 인가된 상기 2개의 비트 라인 사이의 상호 교환 가능한 전압 차이는 상기 트랜지스터를 전도성으로 만드는 데 필요한 상기 워드 라인에 인가되는 상기 신호가 없는 경우 상기 정전 저장 장치 또는 커패시터의 전하 상태에 의해 표시되는 정보를 변경하는 데 효과적이지 않고;
(i) 상기 트랜지스터에 의해 상기 2개의 비트 라인에 상기 정전 저장 장치 또는 커패시터를 방전시키는 신호를 상기 워드 라인에 인가함으로써 양방향 3상태 메모리 셀에 저장된 정보를 판독하는 수단; 및
(j) 전압 비교, 극성 비교 및 논리 회로 중 적어도 하나를 통해 상기 비트 라인 중 하나 또는 둘 다를 사용하여 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 해석하는 수단
을 추가로 포함하는 장치.
- 기록 동작 동안 양방향으로 데이터를 저장하고, 판독 동작 동안 양방향 셀에서 데이터를 판독하기 위한 복수의 3상태 양방향 메모리 셀을 포함하는 3상태 양방향 메모리 장치로,
상기 3상태 양방향 메모리 셀은
(a) 순방향 바이어스 또는 양의 극성인 제1 전류 흐름 상태, 바이어스가 없거나 중성 극성인 제2 전류 흐름 상태, 역방향 바이어스 또는 음의 극성인 제3 전류 흐름 상태인 3가지 전하 상태를 통해 정보를 저장할 수 있는 트랜지스터 구성으로, 추가적으로 3상태 양방향 메모리 셀로서 식별 가능한 트랜지스터 구성;
(b) 비트 라인 및 비트 라인 드라이버;
(c) 워드 라인 및 워드 라인 드라이버;
(d) 인코딩 라인 및 인코딩 라인 드라이버;
(e) 하나 이상의 트랜지스터를 인코딩하기 위해 상기 3상태 양방향 메모리 셀의 인코딩 라인에 특정 신호를 인가함으로써, 상기 하나 이상의 트랜지스터를 첫번째 특정한 바이어스 및 극성으로 인코딩함으로써 높은 전압 전위에서 낮은 전압 전위로 흐르는 전류 신호를 허용하는 양 극성 또는 순방향 바이어스로 충전되었을 때 상태를 나타내는 첫번째 정보를 가정하거나, 상기 3상태 양방향 메모리 셀에 전하를 유지하지 않는 것은 상기 3상태 양방향 메모리 셀이 상태를 나타내는 두번째 정보를 가정하고, 또는 상기 하나 이상의 트랜지스터의 인코딩 라인에 특정 전기적 신호를 인가함으로써, 세번째 특정한 바이어스 및 극성으로 상기 하나 이상의 트랜지스터를 충전함으로써 전류 신호가 더 낮은 전압 전위로 흐르게 하여 상기 전류를 역전시켜 상기 3상태 양방향 메모리 셀이 음 극성 또는 역방향 바이어스일 때 상태를 나타내는 세번째 정보를 가정하는, 상기 3상태 양방향 메모리 저장 셀에 양방향으로 정보를 기록하는 수단;
(f) 전압 비교, 저항 비교, 극성 비교 및 논리 회로 중 적어도 하나를 이용하여 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 판독하고 해석하는 수단; 및
(g) 상기 워드 라인에 신호를 인가하고 상기 비트 라인 상의 전압 상태 또는 전압 상태 변화를 해석함으로써 상기 셀에 저장된 정보를 판독하기 위한 수단을 갖는 양방향 3상태 메모리 셀을 포함하고,
상기 장치는 단일 또는 복수의 정의 가능한 변환 회로를 포함하고, 상기 단일 또는 복수의 정의 가능한 변환 회로는 3상태 양방향 메모리 셀의 출력 정보 및 상기 단일 또는 복수의 셀로부터 판독될 때 중첩된 3상태 양방향 메모리 셀이 1 또는 0 상태일 확률 중 적어도 하나를 수정 및 제어할 수 있는 것을 특징으로 하는,
3상태 양방향 메모리 장치.
- 제3항에 있어서,
(h) 상기 비트 라인 및 상기 워드 라인으로부터의 전압 신호는 상기 트랜지스터 또는 트랜지스터 전도성으로 만들기 위해 요구되는 상기 인코딩 라인으로부터 인가된 상기 신호가 없을 때 상기 3상태 양방향 메모리 셀 상의 전하 상태에 의해 표현되는 정보를 변경하는 데 효과적이지 않은 경우;
(i) 비교 회로에 의한 전압 비교, 전류 비교 및 극성 비교 중 적어도 하나를 통해, 상기 비트 라인을 이용하여 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 해석하기 위한 수단을 갖는 비교 회로; 및
(j) 단일 비트의 정보 또는 다중 비트의 정보를 처리할 수 있도록 하기 위해 상기 논리 회로가 상기 3상태 양방향 메모리 셀 상의 상기 전하 상태를 해석하는 수단
을 추가로 포함하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 주소(address)를 디코딩(decoding)함으로써 워드 라인을 활성화하도록 구성된 워드 라인 드라이버를 더 포함하는 장치.
- 제1항 또는 제2항에 있어서, 비트 라인을 활성화하고 주소를 디코딩함으로써 비트 라인의 전압 상태를 할당하도록 구성된 비트 라인용 드라이버를 더 포함하는 장치.
- 제1항 또는 제2항에 있어서,
주소를 수신하고; 상기 주소를 디코딩하며; 및 상기 디코딩된 주소에 기초하여 워드 라인 드라이버에 의해 워드 라인을 활성화하고, 각각의 비트 라인 특정 전압 상태에 대한 전압 할당을 포함하는 디코딩된 주소를 기반으로 비트 라인 드라이버에 의해 2개의 비트 라인을 활성화함으로써 상기 3상태 양방향 메모리 셀로부터 정보의 판독을 제어하는 수단으로,
상기 장치는 양이라고 하는 순방향 바이어스로 기록되거나, 전하 없이 기록되거나, 음이라고 하는 역방향 바이어스로 기록되는 경우, 단일 또는 복수의 3상태 양방향 메모리 셀로부터 정보를 판독 및 디코딩하도록 작동 가능한 것을 특징으로 하는 장치.
- 제1항 또는 제2항에 있어서, 상기 3상태 양방향 메모리 셀을 위한 상기 저장 장치는 캐패시터, 캐패시턴스를 나타내는 다른 트랜지스터, 및 캐패시턴스를 나타내는 저장 소자 중 적어도 하나인 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 역방향 바이어스 전류 및 음의 극성 중 적어도 하나로 기록된 단일 3상태 양방향 메모리 셀은 단일 비트의 정보, 다중 비트의 정보, 또는 중첩 상태를 나타내는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 3상태 양방향 메모리 셀은 결합(coupled)되어 있거나 상호 연결(interconnected)되는 것 중 적어도 하나이고, 복수의 상기 셀은 평면 디자인으로 구성되거나, 3-차원 격자 구조로 구성되거나, 또는 그의 변형으로 구성되는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 3상태 양방향 메모리 저장 요소는 베이스 3 수학적 연산(base 3 mathematical operation) 프레임워크로서 작동되고, 정보 처리 및 연산은 하나 이상의 삼진법 시스템의 변형 및 삼진법 동작 언어인 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 단일 또는 복수의 3상태 양방향 메모리 셀에 저장된 음전하 해석의 동작 및 수정을 허용하기 위하여, 복수의 상호 교환 가능한 논리 게이트(interchangeable logic gates) 및 출력 논리 회로(output logic circuits) 중 적어도 하나를 포함하는 것을 특징으로 하는 장치.
- 제1항 또는 제2항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 상기 트랜지스터 및 상기 커패시터만을 포함하고, 각각의 상기 3상태 양방향 메모리 셀은 상기 3상태 양방향 메모리 셀의 단 하나의 워드 라인 및 2개의 비트 라인에 연결되는 것을 특징으로 하는 장치.
- 제1항 또는 제2항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 2개의 트랜지스터 및 상기 커패시터를 포함하고, 각각의 상기 3상태 양방향 메모리 셀은 상기 3상태 양방향 메모리 셀의 단 하나의 워드 라인 및 2개의 비트 라인에 연결되는 것을 특징으로 하는 장치.
- 제1항 또는 제2항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 4개의 트랜지스터 및 상기 커패시터를 포함하고, 각각의 상기 3상태 양방향 메모리 셀은 상기 3상태 양방향 메모리 셀의 1개 또는 2개의 워드 라인, 및 1개 또는 2개의 비트 라인에 연결되는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 2개의 비트 라인에 연결되고, 3상태 양방향 메모리 셀의 각 열은 독립적인 비트 라인을 갖는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 2개의 비트 라인에 연결되고, 3상태 양방향 메모리 셀의 인접한 열은 비트 라인을 상호 공유하여 연결되는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기록 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 인코더는 단일 또는 복수의 3상태 양방향 메모리 셀에 연결되고, 상기 단일 비트 또는 다중 비트의 정보를 3상태 양방향 메모리 셀에 인코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀은 각각을 나타내므로 각각의 셀은 단일 비트 또는 다중 비트의 정보를 포함하는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 단일 또는 복수의 양방향 메모리 셀로부터 상기 판독 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 디코더는 단일 또는 복수의 감지 증폭기와 단일 또는 복수의 게이트 중 적어도 하나에 연결된 다음, 상기 3상태 양방향 메모리 셀로부터 상기 단일 비트 또는 다중 비트의 정보를 디코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀 각각은 단일 비트 또는 다중 비트의 정보를 포함하고 통신하는 것을 특징으로 하는 장치.
- 제1항 또는 제2항에 있어서, 상기 3상태 양방향 메모리 셀은 동적 랜덤 액세스 메모리(dynamic random-access memory), 양자 랜덤 액세스 메모리(quantum random-access memory), 및 이들의 변형 중 적어도 하나를 포함하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단일 또는 복수의 3상태 양방향 메모리 셀은 정보가 0과 1 모두를 동시에 나타내도록 음의 극성 또는 바이어스의 정보로 인코딩되도록 동작 가능하고, 상기 정보는 중첩되어(superimposed) 있는 것과 중첩 상태(superposition state)에 있는 것 중 적어도 하나인 것으로 해석되는 것을 특징으로 하는 장치.
- 삭제
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 정의 가능한 변환 회로는 단일 또는 복수의 감지 증폭기와 단일 또는 복수의 게이트 중 적어도 하나로 구성되고, 기준 전압 및 임계값 트리거 중 적어도 하나는 제어 및 수정 중 적어도 하나가 되도록 작동 가능하며, 판독 논리 회로에서 전송된 신호의 전압 상태 또는 진폭을 제어하거나 수정할 수 있는 단일 또는 복수의 스위치를 추가로 포함하도록 작동 가능하며, 상기 제어 및 수정은 지시(instruction), 제어(control), 명령(command) 중 적어도 하나 및/또는 음의 극성 또는 바이어스로 충전된 단일 또는 복수 또는 3상태 양방향 메모리 셀로부터 수신되고, 단수 또는 복수, 또는 시스템 1 또는 ON 상태 또는 0 또는 OFF 상태 중 어느 하나의 3상태 양방향 메모리 셀의 확률의 자연스러운 진행을 반영하여 중첩 상태에 있다고 해석되는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 장치는 단일 또는 복수의 제한된 변환 회로로 구성되고, 상기 단일 또는 복수의 제한된 변환 회로는 상기 단일 또는 복수의 셀로부터 판독될 때 1 또는 0 상태인 3상태의 양방향 메모리 셀의 상태를 수정하고 제어하는 것 중 적어도 하나의 동작 가능한 논리 게이트를 포함하는 것을 특징으로 하는 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 단일 또는 복수의 상호 교환 가능한 고전적(classical) 논리 게이트, 단일 또는 복수의 교환 가능한 양자(quantum) 논리 게이트, 판독 회로, 논리 회로, 정의 가능한 변환 회로, 제한된 변환 회로, 플립-플롭(flip-flops), 및 단일 또는 복수의 3상태 양방향 메모리 셀에 저장된 정보의 작동, 수정 및 해석 중 적어도 하나를 허용하는 작동 가능하게 유사한 구성 요소 중 적어도 하나를 포함하는 것을 특징으로 하는 장치.
- 제3항 또는 제4항에 있어서, 상기 3상태 양방향 메모리 셀은 ROM(read only memory, 판독 전용 메모리)이고, 마스크 ROM, PROM(프로그램 가능한 ROM), EPROM(지울 수 있는 프로그램 가능한 ROM), EEPROM(전기적으로 지울 수 있는 프로그램 가능한 ROM), EAPROM(전기적으로 변경 가능한 프로그램 가능한 ROM) 및 FEEPROM(플래시 전기적으로 지울 수 있는 프로그램 가능한 ROM)을 포함하는 다수의 전형적인 ROM 유형을 포함하도록 재기록 가능한 ROM 또는 재기록 불가능한 ROM인 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 정보는 주파수 변조, 주파수 복조, 진폭 변조, 및 진폭 복조 중 적어도 하나에 대해 다양한 방식을 이용하도록 작동 가능한 변조기 복조기 수단에 의해 통신되기에 적합하고, 상기 정보는 단일 또는 복수의 3상태 양방향 메모리 셀로부터 수신되거나 저장되는 단일 비트 또는 다중 비트의 정보와 연관된 3상태 아날로그 데이터를 나타낼 수 있는 것을 특징으로 하는 장치.
- 삭제
- 기록 동작 동안 양방향으로 데이터를 저장하고, 판독 동작 동안 양방향 셀로부터 데이터를 판독하기 위한 복수의 3상태 양방향 메모리 셀을 포함하는 3상태 양방향 메모리 장치로,
(a) 식별 가능한 셀을 추가로 허용하는 전자기(electromagnetic) 재료로 구성된 전자기 저장 장치 또는 매체(medium);
(b) 상기 전자기 저장 장치 또는 매체에 연결된 정보 기록 및 판독 회로;
(c) 상기 전자기 저장 장치 또는 매체에 특정한 양 또는 음의 신호를 인가함으로써, 상기 3상태 양방향 메모리 저장 장치 또는 매체에 양방향으로 정보를 기록하는 수단으로,
자화 가능한(magnetizable) 재료 표면의 위와 아래 사이의 특정한 상호 교환 가능한 전압 차를 인가함으로써, 제1 특정 바이어스 및 극성에서 상기 자화 가능한 재료를 통해 상기 3상태 양방향 메모리 셀을 충전하고, 더 높은 전압 전위에서 더 낮은 전압 전위로 흐르는 전류 신호를 인가함으로써, 상기 3상태 양방향 메모리 셀이 양의 극성 또는 순방향 바이어스로 충전될 때 상태를 나타내는 제1 정보를 취하게 하거나, 또는
상기 3상태 양방향 메모리 셀에 전하를 유지하지 않고 상기 3상태 양방향 메모리 셀이 상태를 나타내는 제2 정보를 취하게 하거나, 또는
상기 전류 신호를 반대로 교환하여 신호가 대체의 바이어스 및 극성으로 상기 자화 가능한 재료를 통해 더 높은 전압 전위에서 더 낮은 전압 전위로 흐르도록 전류를 적용함으로써, 상기 3상태 양방향 메모리 셀을 충전하며, 상기 교환된 더 높은 전압 전위와 더 낮은 전압 전위로 흐르도록 전류를 인가함으로써, 상기 3상태 양방향 메모리 셀이 음의 극성 또는 역방향 바이어스로 충전될 때 상태를 나타내는 제3 정보를 취하는 것을 특징으로 하는 수단;
(d) 전기 저항 및 전류 변위 중 적어도 하나를 측정함으로써 양방향 3상태 셀에 저장된 정보를 판독하는 수단; 및
(e) 전압 비교, 저항 비교, 극성 비교 및 논리 회로 중 적어도 하나를 이용함으로써 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 해석하는 수단을 포함하고,
상기 장치는 단일 또는 복수의 정의 가능한 변환 회로를 포함하고, 상기 단일 또는 복수의 정의 가능한 변환 회로는 3상태 양방향 메모리 셀의 출력 정보 및 상기 단일 또는 복수의 셀로부터 판독될 때 중첩된 3상태 양방향 메모리 셀이 1 또는 0 상태일 확률 중 적어도 하나를 수정 및 제어할 수 있는 것을 특징으로 하는,
3상태 양방향 메모리 장치.
- 제29항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 자화 가능한 재료, 디스크, 유닛의 영역으로 구성되는 장치.
- 제29항에 있어서, 주소를 수신하고; 상기 주소를 디코딩하며; 상기 특정한 3상태 양방향 메모리 셀의 디코딩된 주소에 기초하여 트랙 라인 디코더에 의해 트랙 라인을 활성화하고, 상태를 나타내는 각각의 3상태 양방향 메모리 셀 특정 정보에 대한 특정 극성 할당을 포함하는 특정 디코딩된 주소에 기초하여 트랙 라인 인코더에 의해 트랙 라인을 활성화시킴으로써 상기 3상태 양방향 메모리 셀에 대한 정보의 판독 및 기록을 제어하는 수단으로, 상기 정보는 양이라고 하는 순방향 바이어스로 기록되거나, 전하 없이 기록되거나, 음이라고 하는 역방향 바이어스로 기록되는 경우, 단일 또는 복수의 3상태 양방향 메모리 셀로부터 판독 및 디코딩하기 접합한 것을 특징으로 하는 장치.
- 제29항에 있어서, 상기 기록 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 인코더는 단일 또는 복수의 3상태 양방향 메모리 셀에 연결되고, 상기 단일 비트 또는 다중 비트의 정보를 3상태 양방향 메모리 셀에 인코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀은 각각을 나타내므로 각각의 셀은 단일 비트 또는 다중 비트의 정보를 포함하는 것을 특징으로 하는 장치.
- 제29항에 있어서, 단일 또는 복수의 양방향 메모리 셀로부터 상기 판독 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 디코더는 단일 또는 복수의 감지 증폭기와 단일 또는 복수의 게이트 중 적어도 하나에 연결된 다음, 상기 3상태 양방향 메모리 셀로부터 상기 단일 비트 또는 다중 비트의 정보를 디코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀 각각은 단일 비트 또는 다중 비트의 정보를 포함하고 통신하는 것을 특징으로 하는 장치.
- 제29항에 있어서, 역방향 바이어스 및 음의 극성 중 적어도 하나에 의해 정보가 기록된 단일 3상태 양방향 메모리 셀은 단일 비트의 정보, 또는 다중 비트의 정보, 또는 중첩 상태를 나타내는 것을 특징으로 하는 장치.
- 제29항에 있어서, 상기 단일 또는 복수의 3상태 양방향 메모리 셀은 정보가 0과 1 모두를 동시에 나타나도록 음의 극성 또는 바이어스의 정보로 인코딩 되도록 동작 가능하고, 상기 장치에 의한 해석은 상기 정보가 중첩되어(superimposed) 있는 것 및 중첩 상태(superposition state)에 있는 것 중 적어도 하나인 것을 특징으로 하는 장치.
- 삭제
- 제29항에 있어서, 상기 정의 가능한 변환 회로는 단일 또는 복수의 감지 증폭기와 단일 또는 복수의 게이트 중 적어도 하나로 구성되고, 기준 전압 및 임계값 트리거 중 적어도 하나는 제어 및 수정 중 적어도 하나가 되도록 작동 가능하며, 판독 논리 회로에서 전송된 신호의 전압 상태 또는 진폭을 제어하거나 수정할 수 있는 단일 또는 복수의 스위치를 추가로 포함하도록 작동 가능하며, 상기 제어 및 수정은 지시(instruction), 제어(control), 명령(command) 중 적어도 하나 및/또는 음의 극성 또는 바이어스로 충전된 단일 또는 복수 또는 3상태 양방향 메모리 셀로부터 수신되고, 단수 또는 복수, 또는 시스템 1 또는 ON 상태 또는 0 또는 OFF 상태 중 어느 하나의 3상태 양방향 메모리 셀의 확률의 자연스러운 진행을 반영하여 중첩 상태에 있다고 해석되는 것을 특징으로 하는 장치.
- 제29항에 있어서, 상기 장치는 단일 또는 복수의 제한된 변환 회로로 구성되고, 상기 단일 또는 복수의 제한된 변환 회로는 상기 단일 또는 복수의 셀로부터 판독될 때 1 또는 0 상태인 3상태의 양방향 메모리 셀의 상태를 수정하고 제어하는 것 중 적어도 하나의 동작 가능한 논리 게이트를 포함하는 것을 특징으로 하는 장치.
- 제29항에 있어서, 단일 또는 복수의 상호 교환 가능한 고전적(classical) 논리 게이트, 교환 가능한 양자(quantum) 논리 게이트, 판독 회로, 논리 회로, 정의 가능한 변환 회로, 제한된 변환 회로, 플립-플롭(flip-flops) 및 단일 또는 복수의 3상태 양방향 메모리 셀에 저장된 정보의 작동, 수정 및 해석 중 적어도 하나를 허용하는 작동 가능하게 유사한 구성 요소 중 적어도 하나를 포함하는 것을 특징으로 하는 장치.
- 제29항에 있어서, 상기 3상태 양방향 메모리 셀은 RAM, DRAM, ROM(read only memory, 판독 전용 메모리), 재기록 가능한 ROM, 재기록 불가능한 ROM, 마스크 ROM, PROM(프로그램 가능한 ROM), EPROM(지울 수 있는 프로그램 가능한 ROM), EEPROM(전기적으로 지울 수 있는 프로그램 가능한 ROM), EAPROM(전기적으로 변경 가능한 프로그램 가능한 ROM) 및 FEEPROM(플래시 전기적으로 지울 수 있는 프로그램 가능한 ROM) 중 적어도 하나인 장치.
- 제29항에 있어서, 상기 정보는 주파수 변조, 주파수 복조, 진폭 변조, 및 진폭 복조 중 적어도 하나에 대해 다양한 방식을 이용하도록 작동 가능한 변조기 복조기 수단에 의해 통신되기에 적합하고, 상기 정보는 단일 또는 복수의 3상태 양방향 메모리 셀로부터 수신되거나 저장되는 단일 비트 또는 다중 비트의 정보와 연관된 3상태 아날로그 데이터를 나타낼 수 있는 것을 특징으로 하는 장치.
- 제29항에 있어서, 3상태 양방향 메모리 저장 요소는 베이스 3 수학적 연산(base 3 mathematical operation) 프레임워크로서 작동되고, 정보 처리 및 연산은 하나 이상의 삼진법 시스템의 변형 및 삼진법 동작 언어인 장치.
- 기록 동작 동안 양방향으로 데이터를 저장하고, 판독 동작 동안 양방향 셀에서 데이터를 판독하기 위한 복수의 3상태 양방향 메모리 셀을 포함하는 3상태 양방향 메모리 장치용 시스템으로,
상기 3상태 양방향 메모리 셀은
(a) 신호를 수신하도록 작동 가능한 게이트 전극, 및 상기 게이트 전극에 의해 전도 경로가 제어되는 2개의 단자를 갖는 트랜지스터;
(b) 2개의 전극으로 구성된 정전 저장 장치 또는 커패시터;
(c) 상기 트랜지스터의 단자 중 하나가 상기 정전 저장 장치 또는 커패시터의 전극 중 하나에 연결되는 정전 저장 장치 또는 커패시터;
(d) 3상태 양방향 메모리 셀의 2개의 비트 라인 중 하나에 연결되는 정전 저장 장치 또는 커패시터의 두번째 전극;
(e) 상기 트랜지스터의 게이트 전극에 연결된 워드 라인;
(f) 상기 2개의 비트 라인 중 두번째 라인에 연결된 트랜지스터의 두번째 단자;
(g) 특정 양(positive) 또는 음(negative)의 신호를 상기 워드 라인에 인가하고, 특정 바이어스(bias) 및 극성(polarity)으로 상기 트랜지스터를 통해 상기 3상태 양방향 메모리 셀을 충전하기 위하여 상기 2개의 비트 라인 사이에 특정 상호 교환 가능한(interchangeable) 전압 차를 인가함으로써, 상기 3상태 양방향 메모리 셀에 정보를 양방향으로 기록하는 수단을 갖는 3상태 양방향 메모리 셀로,
상기 3상태 양방향 메모리 셀이 양의 극성 또는 순방향 바이어스로 충전될 때, 제1 정보 표시 상태,
상기 3상태 양방향 메모리 셀이 전하를 유지하지 않을 때, 제2 정보 표시 상태, 및
상기 3상태 양방향 메모리 셀이 음의 극성 또는 역방향 바이어스로 충전될 때, 제3 정보 표시 상태를 취하게 하는 메모리 셀을 포함하고,
상기 장치는 단일 또는 복수의 정의 가능한 변환 회로를 포함하고, 상기 단일 또는 복수의 정의 가능한 변환 회로는 3상태 양방향 메모리 셀의 출력 정보 및 상기 단일 또는 복수의 셀로부터 판독될 때 중첩된 3상태 양방향 메모리 셀이 1 또는 0 상태일 확률 중 적어도 하나를 수정 및 제어할 수 있는 것을 특징으로 하는,
3상태 양방향 메모리 장치용 시스템.
- 제43항에 있어서,
(h) 상기 비트 라인에 인가된 상기 2개의 비트 라인 사이의 상호 교환 가능한 전압 차이는 상기 트랜지스터를 전도성으로 만드는 데 필요한 상기 워드 라인에 인가되는 상기 신호가 없는 경우 상기 정전 저장 장치 또는 커패시터의 전하 상태에 의해 표시되는 정보를 변경하는 데 효과적이지 않고;
(i) 상기 트랜지스터에 의해 상기 2개의 비트 라인에 상기 정전 저장 장치 또는 커패시터를 방전시키는 신호를 상기 워드 라인에 인가함으로써 상기 3상태 양방향 메모리 셀에 저장된 정보를 판독하는 수단이 구비된 양방향 3상태 메모리 셀; 및
(j) 논리 회로에 의한 전압 비교 및 극성 비교 중 적어도 하나를 통해 상기 비트 라인 중 하나 또는 둘 다를 사용하여 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 해석하기 위한 논리 회로 및 수단
을 추가로 포함하는 시스템.
- 기록 동작 동안 양방향으로 데이터를 저장하고, 판독 동작 동안 양방향 셀에서 데이터를 판독하기 위한 복수의 3상태 양방향 메모리 셀을 포함하는 3상태 양방향 메모리 장치용 시스템으로,
상기 3상태 양방향 메모리 셀은
(a) 순방향 바이어스 또는 양의 극성인 제1 상태, 역방향 바이어스 또는 음의 극성인 제2 상태, 바이어스가 없거나 중성 극성인 제3 상태인 3가지 전하 상태를 통해 정보를 저장할 수 있는 트랜지스터 구성으로, 추가적으로 3상태 양방향 메모리 셀로서 식별 가능한 트랜지스터 구성;
(b) 비트 라인 및 비트 라인 드라이버;
(c) 워드 라인 및 워드 라인 드라이버;
(d) 인코딩 라인 및 인코딩 라인 드라이버;
(e) 하나 이상의 트랜지스터를 인코딩하기 위해 상기 3상태 양방향 메모리 셀의 인코딩 라인에 특정 신호를 인가함으로써, 상기 하나 이상의 트랜지스터를 첫번째 특정한 바이어스 및 극성으로 인코딩함으로써 높은 전압 전위에서 낮은 전압 전위로 흐르는 전류 신호를 허용하는 양 극성 또는 순방향 바이어스로 충전되었을 때 상태를 나타내는 첫번째 정보를 가정하거나, 상기 3상태 양방향 메모리 셀에 전하를 유지하지 않는 것은 상기 3상태 양방향 메모리 셀이 상태를 나타내는 두번째 정보를 가정하고, 또는 상기 하나 이상의 트랜지스터의 인코딩 라인에 특정 전기적 신호를 인가함으로써, 세번째 특정한 바이어스 및 극성으로 상기 하나 이상의 트랜지스터를 충전함으로써 전류 신호가 더 낮은 전압 전위로 흐르게 하여 상기 전류를 역전시켜 상기 3상태 양방향 메모리 셀이 음 극성 또는 역방향 바이어스일 때 상태를 나타내는 세번째 정보를 가정하는, 정보를 양방향으로 기록하는 수단을 갖는 3상태 양방향 메모리 저장소;
(f) 전압 비교, 저항 비교, 및 극성 비교 중 적어도 하나를 이용하여 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 판독하고 해석하는 논리 회로 및 수단;
(g) 상기 트랜지스터 또는 트랜지스터들을 전도성으로 만들기 위해 요구되는 상기 인코딩 라인으로부터 인가된 상기 신호가 없을 때, 상기 3상태 양방향 메모리 셀 상의 전하 상태에 의해 표현되는 정보를 변경하는 데 효과적이지 않는 상기 비트 라인 및 상기 워드 라인 전압 신호;
(h) 상기 워드 라인에 신호를 인가하고 상기 비트 라인 상의 전압 상태 또는 전압 상태 변화를 해석함으로써 상기 셀에 저장된 정보를 판독하기 위한 수단을 갖는 양방향 3상태 메모리 셀;
(i) 전압 비교 및 극성 비교 중 적어도 하나를 통해, 상기 비트 라인을 이용하여 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 해석하기 위한 수단을 갖는 논리 회로; 및
(j) 단일 비트의 정보 또는 다중 비트의 정보를 처리할 수 있도록 하기 위해 상기 3상태 양방향 메모리 셀 상의 상기 전하 상태를 해석하는 수단을 갖는 상기 논리 회로를 포함하고,
상기 장치는 단일 또는 복수의 정의 가능한 변환 회로를 포함하고, 상기 단일 또는 복수의 정의 가능한 변환 회로는 3상태 양방향 메모리 셀의 출력 정보 및 상기 단일 또는 복수의 셀로부터 판독될 때 중첩된 3상태 양방향 메모리 셀이 1 또는 0 상태일 확률 중 적어도 하나를 수정 및 제어할 수 있는 것을 특징으로 하는,
3상태 양방향 메모리 장치용 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 주소를 디코딩함으로써 워드 라인을 활성화하도록 구성된 워드 라인 드라이버를 더 포함하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 비트 라인을 활성화하고 주소를 디코딩함으로써 비트 라인의 전압 상태를 할당하도록 구성된 비트 라인용 드라이버를 더 포함하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서,
주소를 수신하고; 상기 주소를 디코딩하며; 및 상기 디코딩된 주소에 기초하여 워드 라인 드라이버에 의해 워드 라인을 활성화하고, 각각의 비트 라인 특정 전압 상태에 대한 전압 상태 할당을 포함하는 디코딩된 주소를 기반으로 비트 라인 드라이버에 의해 2개의 비트 라인을 활성화함으로써 상기 3상태 양방향 메모리 셀로부터 정보의 판독을 제어하는 수단으로,
상기 정보는 양이라고 하는 순방향 바이어스로 기록되거나, 전하 없이 기록되거나, 음이라고 하는 역방향 바이어스로 기록되는 경우, 단일 또는 복수의 3상태 양방향 메모리 셀로부터 정보를 판독 및 디코딩하기에 적합한 것을 특징으로 하는 시스템.
- 제43항 또는 제44항에 있어서, 상기 3상태 양방향 메모리 셀을 위한 상기 저장 장치는 커패시터, 커패시턴스를 나타내는 다른 트랜지스터, 및 커패시턴스를 나타내는 저장 소자 중 적어도 하나인 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 역방향 바이어스 및 음의 극성 중 적어도 하나로 기록된 단일 3상태 양방향 메모리 셀은 단일 비트의 정보, 다중 비트의 정보, 또는 중첩 상태를 나타내는 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 상기 3상태 양방향 메모리 셀은 결합(coupled)되어 있거나 상호 연결(interconnected)되는 것 중 적어도 하나로 작동 가능하고, 복수의 상기 셀은 평면 디자인으로 구성되거나, 3-차원 격자 구조로 구성되거나, 또는 그의 변형으로 구성되어 작동 가능한 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 3상태 양방향 메모리 저장 요소는 베이스 3 수학적 연산(base 3 mathematical operation) 프레임워크로서 작동되고, 정보 처리 및 연산은 하나 이상의 삼진법 시스템의 변형 및 삼진법 동작 언어인 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 단일 또는 복수의 3상태 양방향 메모리 셀에 저장된 음전하 해석의 동작 및 수정을 허용하기 위하여, 복수의 상호 교환 가능한 논리 게이트(interchangeable logic gates) 및 복수의 출력 논리 회로(output logic circuits) 중 적어도 하나를 포함하는 것을 특징으로 하는 시스템.
- 제43항 또는 제44항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 상기 트랜지스터 및 상기 커패시터만을 포함하고, 각각의 상기 3상태 양방향 메모리 셀은 상기 3상태 양방향 메모리 셀의 단 하나의 워드 라인 및 2개의 비트 라인에 연결되는 것을 특징으로 하는 시스템.
- 제43항 또는 제44항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 2개의 트랜지스터 및 상기 커패시터를 포함하고, 각각의 상기 3상태 양방향 메모리 셀은 상기 3상태 양방향 메모리 셀의 단 하나의 워드 라인 및 2개의 비트 라인에 연결되는 것을 특징으로 하는 시스템.
- 제43항 또는 제44항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 4개의 트랜지스터 및 상기 커패시터를 포함하고, 각각의 상기 3상태 양방향 메모리 셀은 상기 3상태 양방향 메모리 셀의 1개 또는 2개의 워드 라인, 및 1개 또는 2개의 비트 라인에 연결되는 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 2개의 비트 라인에 연결되고, 3상태 양방향 메모리 셀의 각 열은 독립적인 비트 라인을 갖는 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 2개의 비트 라인에 연결되고, 3상태 양방향 메모리 셀의 인접한 열은 비트 라인을 상호 공유하여 연결되는 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 상기 기록 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 인코더는 단일 또는 복수의 3상태 양방향 메모리 셀에 연결되고, 상기 단일 비트 또는 다중 비트의 정보를 3상태 양방향 메모리 셀에 인코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀은 각각을 나타내므로 각각의 셀은 단일 비트 또는 다중 비트의 정보를 포함하는 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 단일 또는 복수의 양방향 메모리 셀로부터 상기 판독 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 디코더는 단일 또는 복수의 감지 증폭기와 단일 또는 복수의 게이트 중 적어도 하나에 연결된 다음, 상기 3상태 양방향 메모리 셀로부터 상기 단일 비트 또는 다중 비트의 정보를 디코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀 각각은 단일 비트 또는 다중 비트의 정보를 포함하고 통신하는 것을 특징으로 하는 시스템.
- 제43항 또는 제44항에 있어서, 상기 3상태 양방향 메모리 셀은 동적 랜덤 액세스 메모리(dynamic random-access memory), 양자 랜덤 액세스 메모리(quantum random-access memory), 및 이들의 변형 중 적어도 하나를 포함하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 상기 단일 또는 복수의 3상태 양방향 메모리 셀은 정보가 0과 1 모두를 동시에 나타내도록 음의 극성 또는 바이어스의 정보로 인코딩되도록 동작 가능하고, 상기 시스템에 의한 해석은 단일 또는 복수의 3상태 양방향 메모리 셀의 정보가 중첩되어(superimposed) 있는 것과 중첩 상태(superposition state)에 있는 것 중 적어도 하나인 특징으로 하는 시스템.
- 삭제
- 제43항 내지 제45항 중 어느 한 항에 있어서, 상기 정의 가능한 변환 회로는 단일 또는 복수의 감지 증폭기와 단일 또는 복수의 비교기 중 적어도 하나로 구성되고, 기준 전압 및 임계값 트리거 중 적어도 하나는 제어 및 수정 중 적어도 하나가 되도록 작동 가능하며, 판독 논리 회로에서 전송된 신호의 전압 상태 또는 진폭을 제어하거나 수정할 수 있는 단일 또는 복수의 스위치를 추가로 포함하도록 작동 가능하며, 상기 제어 및 수정은 지시(instruction), 제어(control), 명령(command) 중 적어도 하나 및/또는 음의 극성 또는 바이어스로 충전된 단일 또는 복수 또는 3상태 양방향 메모리 셀로부터 수신되고, 단수 또는 복수, 또는 시스템 1 또는 ON 상태 또는 0 또는 OFF 상태 중 어느 하나의 3상태 양방향 메모리 셀의 확률의 자연스러운 진행을 반영하여 중첩 상태에 있다고 해석되는 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 상기 장치는 단일 또는 복수의 제한된 변환 회로로 구성되고, 상기 단일 또는 복수의 제한된 변환 회로는 상기 단일 또는 복수의 셀로부터 판독될 때 1 또는 0 상태인 3상태의 양방향 메모리 셀의 상태를 수정하고 제어하는 것 중 적어도 하나의 동작 가능한 논리 게이트를 포함하는 것을 특징으로 하는 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 상호 교환 가능한 고전적(classical) 논리 게이트, 교환 가능한 양자(quantum) 논리 게이트, 판독 회로, 논리 회로, 정의 가능한 변환 회로, 제한된 변환 회로, 플립-플롭(flip-flops), 및 단일 또는 복수의 3상태 양방향 메모리 셀에 저장된 정보의 작동, 수정 및 해석 중 적어도 하나를 허용하는 작동 가능하게 유사한 구성 요소 중 적어도 하나를 허용하는 단일 또는 복수의 구성 요소를 포함하는 것을 특징으로 하는 시스템.
- 제45항에 있어서, 상기 3상태 양방향 메모리 셀은 ROM(read only memory, 판독 전용 메모리)이고, 마스크 ROM, PROM(프로그램 가능한 ROM), EPROM(지울 수 있는 프로그램 가능한 ROM), EEPROM(전기적으로 지울 수 있는 프로그램 가능한 ROM), EAPROM(전기적으로 변경 가능한 프로그램 가능한 ROM) 및 FEEPROM(플래시 전기적으로 지울 수 있는 프로그램 가능한 ROM)을 포함하는 다수의 전형적인 ROM 유형을 포함하도록 재기록 가능한 ROM 또는 재기록 불가능한 ROM인 시스템.
- 제43항 내지 제45항 중 어느 한 항에 있어서, 상기 정보는 주파수 변조, 주파수 복조, 진폭 변조, 및 진폭 복조 중 적어도 하나에 대해 다양한 방식을 이용하도록 작동 가능한 변조기 복조기 수단에 의해 통신되기에 적합하고, 상기 정보는 단일 또는 복수의 3상태 양방향 메모리 셀로부터 수신되거나 저장되는 단일 비트 또는 다중 비트의 정보와 연관된 3상태 아날로그 데이터를 나타낼 수 있는 것을 특징으로 하는 시스템.
- 삭제
- 기록 동작 동안 양방향으로 데이터를 저장하고, 판독 동작 동안 양방향 셀로부터 데이터를 판독하기 위한 복수의 3상태 양방향 메모리 셀을 포함하는 3상태 양방향 메모리 장치용 시스템으로,
(a) 식별 가능한 셀에 전자기(electromagnetic) 재료로 구성된 전자기 저장 장치 또는 매체(medium);
(b) 상기 전자기 저장 장치 또는 매체에 연결된 정보 기록 및 판독 회로;
(c) 상기 전자기 저장 장치 또는 매체에 특정한 양 또는 음의 신호를 인가함으로써, 상기 3상태 양방향 메모리 저장 장치 또는 매체에 양방향으로 정보를 기록하는 수단으로,
자화 가능한(magnetizable) 재료 표면의 위와 아래 사이의 특정한 상호 교환 가능한 전압 차를 인가함으로써, 제1 특정 바이어스 및 극성에서 상기 자화 가능한 재료를 통해 상기 3상태 양방향 메모리 셀을 충전하고, 더 높은 전압 전위에서 더 낮은 전압 전위로 흐르는 전류 신호를 인가함으로써, 상기 3상태 양방향 메모리 셀이 양의 극성 또는 순방향 바이어스로 충전될 때 상태를 나타내는 제1 정보를 취하게 하고,
상기 3상태 양방향 메모리 셀에 전하를 유지하지 않고 상기 3상태 양방향 메모리 셀이 상태를 나타내는 제2 정보를 취하게 하며, 및
상기 전류 신호를 반대로 교환하여 신호가 제2 특정 바이어스 및 극성으로 상기 자화 가능한 재료를 통해 더 높은 전압 전위에서 더 낮은 전압 전위로 흐르도록 전류를 적용함으로써, 상기 3상태 양방향 메모리 셀을 충전하며, 상기 교환된 더 높은 전압 전위와 더 낮은 전압 전위로 흐르도록 전류를 인가함으로써, 상기 3상태 양방향 메모리 셀이 음의 극성 또는 역방향 바이어스로 충전될 때 상태를 나타내는 제3 정보를 취하는 것을 특징으로 하는 수단;
(d) 전기 저항 및 전류 변위 중 적어도 하나를 측정함으로써 양방향 3상태 셀에 저장된 정보를 판독하는 수단; 및
(e) 전압 비교, 저항 비교, 극성 비교 및 논리 회로 중 적어도 하나를 이용함으로써 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 해석하는 수단을 포함하고,
상기 장치는 단일 또는 복수의 정의 가능한 변환 회로를 포함하고, 상기 단일 또는 복수의 정의 가능한 변환 회로는 3상태 양방향 메모리 셀의 출력 정보 및 상기 단일 또는 복수의 셀로부터 판독될 때 중첩된 3상태 양방향 메모리 셀이 1 또는 0 상태일 확률 중 적어도 하나를 수정 및 제어할 수 있는 것을 특징으로 하는,
3상태 양방향 메모리 장치용 시스템.
- 제70항에 있어서, 각각의 상기 3상태 양방향 메모리 셀은 자화 가능한 재료, 디스크, 유닛의 영역으로 구성되는 시스템.
- 제70항에 있어서, 주소를 수신하고; 상기 주소를 디코딩하며; 상기 특정한 3상태 양방향 메모리 셀의 디코딩된 주소에 기초하여 트랙 라인 디코더에 의해 트랙 라인을 활성화하고, 상태를 나타내는 각각의 3상태 양방향 메모리 셀 특정 정보에 대한 특정 극성 할당을 포함하는 특정 디코딩된 주소에 기초하여 트랙 라인 인코더에 의해 트랙 라인을 활성화시킴으로써 상기 3상태 양방향 메모리 셀에 대한 정보의 판독 및 기록을 제어하는 수단으로, 상기 정보는 양이라고 하는 순방향 바이어스로 기록되거나, 전하 없이 기록되거나, 음이라고 하는 역방향 바이어스로 기록되는 경우, 단일 또는 복수의 3상태 양방향 메모리 셀로부터 판독 및 디코딩하기 접합한 것을 특징으로 하는 시스템.
- 제70항에 있어서, 상기 기록 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 인코더는 단일 또는 복수의 3상태 양방향 메모리 셀에 연결되고, 상기 단일 비트 또는 다중 비트의 정보를 3상태 양방향 메모리 셀에 인코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀은 각각을 나타내므로 각각의 셀은 단일 비트 또는 다중 비트의 정보를 포함하는 것을 특징으로 하는 시스템.
- 제70항에 있어서, 단일 또는 복수의 양방향 메모리 셀로부터 상기 판독 동작 동안 단일 비트 또는 다중 비트의 정보를 수신하는 3상태 양방향 메모리 디코더는 감지 증폭기 및 게이트 중 적어도 하나의 단수 또는 복수에 연결된 다음, 상기 3상태 양방향 메모리 셀로부터 상기 단일 비트 또는 다중 비트의 정보를 디코딩함으로써, 단일 또는 복수의 3상태 양방향 메모리 셀 각각은 단일 비트 또는 다중 비트의 정보를 포함하고 통신하는 것을 특징으로 하는 시스템.
- 제70항에 있어서, 역방향 바이어스 및 음의 극성 중 적어도 하나에 의해 정보가 기록된 단일 3상태 양방향 메모리 셀은 단일 비트의 정보, 또는 다중 비트의 정보, 또는 중첩 상태를 나타내는 것을 특징으로 하는 시스템.
- 제70항에 있어서, 상기 단일 또는 복수의 3상태 양방향 메모리 셀은 정보가 0과 1 모두를 동시에 나타나도록 음의 극성 또는 바이어스의 정보로 인코딩 되도록 동작 가능하고, 상기 시스템에 의한 해석은 상기 정보가 중첩되어(superimposed) 있는 것 및 중첩 상태(superposition state)에 있는 것 중 적어도 하나인 것을 특징으로 하는 시스템.
- 삭제
- 제70항에 있어서, 상기 정의 가능한 변환 회로는 단일 또는 복수의 감지 증폭기와 단일 또는 복수의 게이트 중 적어도 하나로 구성되고, 기준 전압 및 임계값 트리거 중 적어도 하나는 제어 및 수정 중 적어도 하나가 되도록 작동 가능하며, 판독 논리 회로에서 전송된 신호의 전압 상태 또는 진폭을 제어하거나 수정할 수 있는 단일 또는 복수의 스위치를 추가로 포함하도록 작동 가능하며, 상기 제어 및 수정은 지시(instruction), 제어(control), 명령(command) 중 적어도 하나 및/또는 음의 극성 또는 바이어스로 충전된 단일 또는 복수 또는 3상태 양방향 메모리 셀로부터 수신되고, 단수 또는 복수, 또는 시스템 1 또는 ON 상태 또는 0 또는 OFF 상태 중 어느 하나의 3상태 양방향 메모리 셀의 확률의 자연스러운 진행을 반영하여 중첩 상태에 있다고 해석되는 것을 특징으로 하는 시스템.
- 제70항에 있어서, 상기 장치는 단일 또는 복수의 제한된 변환 회로로 구성되고, 상기 단일 또는 복수의 제한된 변환 회로는 상기 단일 또는 복수의 셀로부터 판독될 때 1 또는 0 상태인 3상태의 양방향 메모리 셀의 상태를 수정하고 제어하는 것 중 적어도 하나의 동작 가능한 논리 게이트를 포함하는 것을 특징으로 하는 시스템.
- 제70항에 있어서, 단일 또는 복수의 상호 교환 가능한 고전적(classical) 논리 게이트, 교환 가능한 양자(quantum) 논리 게이트, 판독 회로, 논리 회로, 정의 가능한 변환 회로, 제한된 변환 회로, 플립-플롭(flip-flops) 및 단일 또는 복수의 3상태 양방향 메모리 셀에 저장된 정보의 작동, 수정 및 해석 중 적어도 하나를 허용하는 작동 가능하게 유사한 구성 요소 중 적어도 하나를 포함하는 것을 특징으로 하는 시스템.
- 제70항에 있어서, 상기 3상태 양방향 메모리 셀은 ROM(read only memory, 판독 전용 메모리)이고, 마스크 ROM, PROM(프로그램 가능한 ROM), EPROM(지울 수 있는 프로그램 가능한 ROM), EEPROM(전기적으로 지울 수 있는 프로그램 가능한 ROM), EAPROM(전기적으로 변경 가능한 프로그램 가능한 ROM) 및 FEEPROM(플래시 전기적으로 지울 수 있는 프로그램 가능한 ROM)을 포함하는 다수의 전형적인 ROM 유형을 포함하도록 재기록 가능한 ROM 또는 재기록 불가능한 ROM인 시스템.
- 제70항에 있어서, 상기 정보는 주파수 변조, 주파수 복조, 진폭 변조, 및 진폭 복조 중 적어도 하나에 대해 다양한 방식을 이용하도록 작동 가능한 변조기 복조기 수단에 의해 통신되기에 적합하고, 상기 정보는 단일 또는 복수의 3상태 양방향 메모리 셀로부터 수신되거나 저장되는 단일 비트 또는 다중 비트의 정보와 연관된 3상태 아날로그 데이터를 나타낼 수 있는 것을 특징으로 하는 시스템.
- 제70항에 있어서, 3상태 양방향 메모리 저장 요소는 베이스 3 수학적 연산(base 3 mathematical operation) 프레임워크로서 작동되고, 정보 처리 및 연산은 하나 이상의 삼진법 시스템의 변형 및 삼진법 동작 언어인 시스템.
- 기록 동작 동안 양방향으로 데이터를 저장하고, 판독 동작 동안 양방향 셀에서 데이터를 판독하기 위한 복수의 3상태 양방향 메모리 셀을 포함하는 3상태 양방향 메모리 장치용 시스템으로,
(a) 3상태 양방향 메모리 셀을 제공하기 위한 수단;
(b) 3상태 양방향 메모리 셀을 제어하는 수단;
(c) 정보를 전기적으로 저장하는 수단;
(d) 하나 이상의 워드 라인에 신호를 인가하고, 상기 3상태 양방향 메모리 셀의 2개의 비트 라인 사이에 전압 차를 인가함으로써, 상기 3상태 양방향 메모리 셀에 정보를 양방향으로 기록하는 수단으로,
상기 3상태 양방향 메모리 셀이 양의 극성 또는 순방향 바이어스로 충전될 때 제1 정보 표시 상태,
전하를 유지하지 않을 때 제2 정보 표시 상태, 및
음의 극성 또는 역방향 바이어스로 충전될 때 제3 정보 표시 상태를 취하게 하는 수단;
(e) 상기 3상태 양방향 메모리 셀에 저장된 정보를 판독하기 위한 수단;
(f) 상기 3상태 양방향 메모리 셀의 전하 상태 및 극성을 해석하기 위한 수단; 및
(g) 상기 3상태 양방향 메모리 셀에 저장된 정보를 통신하기 위한 수단을 포함하고,
상기 장치는 단일 또는 복수의 정의 가능한 변환 회로를 포함하고, 상기 단일 또는 복수의 정의 가능한 변환 회로는 3상태 양방향 메모리 셀의 출력 정보 및 상기 단일 또는 복수의 셀로부터 판독될 때 중첩된 3상태 양방향 메모리 셀이 1 또는 0 상태일 확률 중 적어도 하나를 수정 및 제어할 수 있는 것을 특징으로 하는,
3상태 양방향 메모리 장치용 시스템.
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