KR102613007B1 - method for fabricating the nitride semiconductor - Google Patents
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Abstract
본 발명은 제1 전극, 상기 제1 전극 상에 적층되는 질화물 기판, 상기 질화물 기판 상에 적층되는 제n형 질화물 층, 상기 제1형 질화물 층 상에 적층되는 제1 p형 질화물 층, 상기 제1 p형 질화물 층 상에 적층되는 제2 p형 질화물 층, 상기 제2 p형 질화물 층 상에 배치되는 제2 전극, 및 상기 제1 p형 질화물 층 및 상기 제2 p형 질화물 층 내부에 제공되는 이온주입영역을 포함하되,
상기 제1 p형 질화물 층의 정공 농도는 제2 p형 질화물 층의 정공 농도보다 낮고, 상기 이온주입영역은 상기 제2 전극과 이격되어 있으며, 상기 제2 전극에서 멀어질수록 깊이가 깊어지는 트랜치 형상을 포함하는 반도체 소자를 제공한다.The present invention relates to a first electrode, a nitride substrate stacked on the first electrode, an n-type nitride layer stacked on the nitride substrate, a first p-type nitride layer stacked on the first type nitride layer, and the first p-type nitride layer. A second p-type nitride layer stacked on a p-type nitride layer, a second electrode disposed on the second p-type nitride layer, and provided inside the first p-type nitride layer and the second p-type nitride layer. Including the ion injection area,
The hole concentration of the first p-type nitride layer is lower than that of the second p-type nitride layer, the ion implantation region is spaced apart from the second electrode, and has a trench shape whose depth becomes deeper as it moves away from the second electrode. Provides a semiconductor device including a.
Description
본 발명은 수직형 질화물 반도체 다이오드에 관한 것으로, 낮은 누설전류와 높은 항복전압구현을 위한 전력용 PIN 다이오드 소자 구조 및 공정기술에 관한 것이다.The present invention relates to a vertical nitride semiconductor diode, and to a power PIN diode device structure and process technology for realizing low leakage current and high breakdown voltage.
수직형 질화물 반도체는 질화물 반도체 소재 가지는 높은 전계 강도와 높은 전자 이동도로 인해 차세대 전력용 반도체물질로서 주목을 받고 있다. 기존 질화물 반도체의 경우는 Si, SiC, 혹은 Al2O3 기판 상에 GaN 에피를 성장시키는 이종에피증착방법을 사용해왔지만, 최근 질화물 GaN 기판이 개발이 되면서 질화물 반도체 기판 상에 질화물 에피를 성장시키는 동종에피증착방법을 사용한 소자가 개발되고 있다. Vertical nitride semiconductors are attracting attention as next-generation power semiconductor materials due to the high electric field strength and high electron mobility of nitride semiconductor materials. In the case of existing nitride semiconductors, a heterogeneous epitaxial deposition method of growing a GaN epitaxial layer on a Si, SiC, or Al2O3 substrate has been used, but with the recent development of nitride GaN substrates, a homogeneous epitaxial deposition method of growing a nitride epitaxial layer on a nitride semiconductor substrate has been used. Devices using are being developed.
전력용 반도체의 중요한 요소중의 하나는 항복 전압(breakdown voltage)이다. 반도체 소자의 항복 전압은 반도체 소자의 접합(junction)이 무한하게 형성되어 있지 않기 때문에, 활성영역(active region)이 끝나는 종단 영역에 전계가 집중되어 애벌런치 항복(avalanche breakdown)이 일어나 형성된다. 즉, 활성 영역 종단부에 높은 전계 (high electric field) 피크가 발생이 되어 이에 대한 최적화가 필요하다. 반도체 소자의 항복 전압을 향상 시키기 위해서는 활성영역 종단부에 접합 마감(Junction Termination) 영역을 형성해서 전계의 집중을 줄여야 한다. One of the important elements of power semiconductors is breakdown voltage. Since the junction of the semiconductor device is not infinitely formed, the breakdown voltage of the semiconductor device is formed by concentrating the electric field in the terminal region where the active region ends, causing avalanche breakdown. In other words, a high electric field peak occurs at the end of the active area, so optimization for this is necessary. In order to improve the breakdown voltage of a semiconductor device, a junction termination area must be formed at the end of the active area to reduce the concentration of the electric field.
접합마감(Junction Termination)을 최적화 하기 위해서는 P-N접합을 물리적으로 식각을 하는 MESA 에칭 방법이 일반적으로 사용된다. 접합부분 종단부의 피크 전계를 감소 시킬 수 있는 방법으로는 복수 트랜치 에칭 기술을 이용하여 단계적으로 피크 전계를 낮추어 반도체 소자의 항복전압을 높이는 방법이 고려된다. 하지만, 물리적인 식각을 통해 이루어지는 MESA 에칭 방식은 에칭이 된 측벽 부분에 결함(defect)이 생겨서 소자 동작 시 표면의 누설전류(surface leakage current)가 발생이 되는 단점을 가지게 된다.To optimize junction termination, the MESA etching method, which physically etches the P-N junction, is generally used. A method of reducing the peak electric field at the end of the junction is considered to increase the breakdown voltage of the semiconductor device by gradually lowering the peak electric field using multiple trench etching technology. However, the MESA etching method, which is performed through physical etching, has the disadvantage that defects occur in the etched sidewall portion, resulting in surface leakage current during device operation.
본 발명은 수직형 질화물 다이오드 소자 제조과정에서 종래의 접합에지기술보다 피크 전계를 감소시킬 수 있는 다단계 트랜치 이온주입 방식을 이용하여 높은 항복전압을 갖는 수직형 질화물 반도체 소자를 얻는 것을 목적으로 한다. 본 발명에 따른 제조 방법에 의해 제조된 수직형 질화물 반도체 소자의 경우 높은 항복전압을 가지면서 동시에 결함이 적고, 표면의 누설전류가 감소되는 효과를 가진다.The purpose of the present invention is to obtain a vertical nitride semiconductor device with a high breakdown voltage by using a multi-step trench ion implantation method that can reduce the peak electric field compared to the conventional junction edge technology during the manufacturing process of the vertical nitride diode device. The vertical nitride semiconductor device manufactured by the manufacturing method according to the present invention has a high breakdown voltage, has fewer defects, and has the effect of reducing surface leakage current.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned can be clearly understood by those skilled in the art from the description below.
본 발명의 개념에 따른 질화물 반도체 소자는 제1 전극, 상기 제1 전극 상에 적층되는 질화물 기판, 상기 질화물 기판 상에 적층되는 제n형 질화물 층, 상기 제1형 질화물 층 상에 적층되는 제1 p형 질화물 층, 상기 제1 p형 질화물 층 상에 적층되는 제2 p형 질화물 층, 상기 제2 p형 질화물 층 상에 배치되는 제2 전극, 및 상기 제1 p형 질화물 층 및 상기 제2 p형 질화물 층 내부에 제공되는 이온주입영역을 포함하되, 상기 제1 p형 질화물 층의 정공 농도는 제2 p형 질화물 층의 정공 농도보다 낮고, 상기 이온주입영역은 상기 제2 전극과 이격되어 있으며, 상기 제2 전극에서 멀어질수록 깊이가 깊어지는 트랜치 형상을 포함할 수 있다.A nitride semiconductor device according to the concept of the present invention includes a first electrode, a nitride substrate stacked on the first electrode, an n-type nitride layer stacked on the nitride substrate, and a first electrode stacked on the first type nitride layer. A p-type nitride layer, a second p-type nitride layer stacked on the first p-type nitride layer, a second electrode disposed on the second p-type nitride layer, and the first p-type nitride layer and the second p-type nitride layer. It includes an ion implantation area provided inside a p-type nitride layer, wherein the hole concentration of the first p-type nitride layer is lower than the hole concentration of the second p-type nitride layer, and the ion implantation area is spaced apart from the second electrode. and may include a trench shape whose depth becomes deeper as the distance from the second electrode increases.
본 발명에 따른 질화물 반도체 소자의 제조방법의 일 실시예로 질화물 기판의 상면에 n형 질화물 층, 제1 p형 질화물 층, 제2 p형 질화물 층을 순차적으로 적층하여, 질화물 반도체 스택을 형성하는 단계, 상기 질화물 기판의 하면에 제1 전극을 형성하는 단계, 상기 제2 p형 질화물 층의 상면에 제2 전극을 형성하는 단계, 상기 제2 전극이 형성된 상기 제2 p형 질화물 층의 상면 상에 마스크 층을 형성하는 단계, 상기 마스크 층은 제1 영역, 제2 영역 및 제3 영역을 포함하며, 상기 제1 영역은 상기 마스크 층의 가장자리에 위치하고, 상기 제3 영역은 상기 제2 전극에 인접하며, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 위치하고, 제1 식각 공정을 수행하여, 상기 마스크 층의 상기 제1 영역을 선택적으로 식각하는 단계, 제2 식각 공정을 수행하여, 상기 마스크 층의 상기 제1 영역 및 상기 제2 영역을 선택적으로 식각하는 단계, 제3 식각 공정을 수행하여, 상기 마스크 층의 제1 영역, 제2 영역 및 상기 제3 영역을 선택적으로 식각하는 단계 및 상기 마스크 층 상에 이온주입 공정을 수행하여, 상기 질화물 반도체 스택 내에 이온주입영역을 형성하는 단계를 포함하는 반도체 소자의 공정방법을 포함할 수 있다.In one embodiment of the method for manufacturing a nitride semiconductor device according to the present invention, a nitride semiconductor stack is formed by sequentially stacking an n-type nitride layer, a first p-type nitride layer, and a second p-type nitride layer on the upper surface of a nitride substrate. Step, forming a first electrode on the lower surface of the nitride substrate, forming a second electrode on the upper surface of the second p-type nitride layer, on the upper surface of the second p-type nitride layer on which the second electrode is formed forming a mask layer, wherein the mask layer includes a first region, a second region and a third region, the first region is located at an edge of the mask layer, and the third region is located on the second electrode. adjacent, the second region is located between the first region and the third region, performing a first etching process to selectively etch the first region of the mask layer, performing a second etching process Thus, selectively etching the first region and the second region of the mask layer, performing a third etching process to selectively etch the first region, the second region, and the third region of the mask layer. and performing an ion implantation process on the mask layer to form an ion implantation region within the nitride semiconductor stack.
본 발명의 개념에 따른 수직형 질화물 반도체 소자는 물리적으로 에칭된 단면이 없기 때문에 메사 에칭을 사용한 소자에 비해 표면 누설 전류의 값을 낮출 수 있다.Since the vertical nitride semiconductor device according to the concept of the present invention does not have a physically etched cross section, the value of surface leakage current can be lowered compared to a device using mesa etching.
또한, 본 발명의 개념에 따른 수직형 질화물 반도체 소자는 다단계 이온주입 트랜치 접합구조를 포함할 수 있고, 이에 따라 피크 전계값을 억제할 수 있어, 소자의 항복 전압이 향상될 수 있다.Additionally, the vertical nitride semiconductor device according to the concept of the present invention may include a multi-level ion implantation trench junction structure, thereby suppressing the peak electric field value and improving the breakdown voltage of the device.
본 발명의 개념에 따른 반도체 소자의 제조 방법은 다단계 트렌치형의 이온주입 마스크를 사용하여 공정의 횟수를 감소할 수 있어, 공정시 소요되는 비용 및 공정시 발생하는 결함을 줄일 수 있다.The method of manufacturing a semiconductor device according to the concept of the present invention can reduce the number of processes by using a multi-stage trench-type ion implantation mask, thereby reducing process costs and defects occurring during the process.
도 1은 본 발명의 일 실시예에 따른 소자 구조의 단면도이다.
도 2a 내지 2i는 본 발명의 일 실시예에 따른 수직형 질화물 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 3b는 일 비교예에서 메사 구조와 본원 발명에서의 이온접합마감 구조를 나타낸 단면도들이다.
도 4a 및 4b는 일 비교예와 본원 발명에서의 트랜치 구조 소자의 전계 분포를 나타낸 그래프이다.1 is a cross-sectional view of a device structure according to an embodiment of the present invention.
2A to 2I are cross-sectional views for explaining a method of manufacturing a vertical nitride semiconductor device according to an embodiment of the present invention.
3A to 3B are cross-sectional views showing the mesa structure in a comparative example and the ion bonded finish structure in the present invention.
4A and 4B are graphs showing the electric field distribution of a trench structure device in a comparative example and the present invention.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 수정 및 변경을 가할 수 있다. 단지, 본 실시예의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.The present invention is not limited to the embodiments disclosed below, but can be implemented in various forms and various modifications and changes can be made. However, the description of this embodiment is provided to ensure that the disclosure of the present invention is complete and to fully inform those skilled in the art of the present invention of the scope of the invention. In the attached drawings, the components are shown enlarged in size for convenience of explanation, and the proportions of each component may be exaggerated or reduced.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. In this specification, when an element is referred to as being on another element, it means that it may be formed directly on the other element or that a third element may be interposed between them. Additionally, in the drawings, the thickness of components is exaggerated for effective explanation of technical content. Parts indicated with the same reference numerals throughout the specification indicate the same elements.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 도면들에 있어서, 층 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.Embodiments described herein will be explained with reference to cross-sectional views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of layers and regions are exaggerated for effective explanation of technical content. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of the region of the device and are not intended to limit the scope of the invention. In various embodiments of the present specification, terms such as first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are merely used to distinguish one component from another. Embodiments described and illustrated herein also include complementary embodiments thereof.
또한, 층, 영역 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 영역 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다Additionally, when a part of a layer, area, etc. is said to be “on” another part, this includes not only cases where it is “directly above” another part, but also cases where there is another part in between. Conversely, when a part of a layer, area, etc. is said to be “beneath” another part, this includes not only cases where it is “directly below” another part, but also cases where there is another part in between.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한 본 명세서에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.The terms used in this specification are for describing embodiments and are not intended to limit the invention. Additionally, unless otherwise defined, the terms used in this specification may be interpreted as meanings commonly known to those skilled in the art.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used in the specification, 'comprises' and/or 'comprising' refers to the presence of one or more other components, steps, operations and/or elements. or does not rule out addition.
이하, 도 1 내지 도 4b를 참조하여 본 발명에 따른 질화물 반도체 소자 및 이의 제조방법의 실시예들에 대하여 상세히 설명한다.Hereinafter, embodiments of the nitride semiconductor device and its manufacturing method according to the present invention will be described in detail with reference to FIGS. 1 to 4B.
도 1은 본 발명의 실시예에 따른 질화물 반도체 소자의 단면을 나타낸 단면도이다. 도 2a 내지 도 2i는 본 발명의 실시예에 따른 질화물 반도체 소자의 제조방법을 나타낸 단계별 단면도들이다.1 is a cross-sectional view showing a cross-section of a nitride semiconductor device according to an embodiment of the present invention. 2A to 2I are step-by-step cross-sectional views showing a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명에 따른 질화물 반도체 소자의 일 실시예에는 제1 전극(101), 제2 전극(102), 복수개의 질화물 층들 및 이온주입영역(200)을 포함하는 반도체 스택(SS)이 포함될 수 있다. 제1 전극(101) 상에 질화물 기판(110)이 적층될 수 있다. 질화물 기판(110) 상에 n형 질화물 층(120)이 적층될 수 있다. n형 질화물 층(120) 상에 제1 p형 질화물 층(130)이 적층될 수 있다. 제1 p형 질화물 층(130) 상에 제2 p형 질화물 층(140)이 적층될 수 있다. 제2 p형 질화물 층(140) 상에 제2 전극(102)이 제공될 수 있다. Referring to FIG. 1, an embodiment of the nitride semiconductor device according to the present invention includes a semiconductor stack (SS) including a
예를 들어, 질화물 기판(110)은 n+형을 갖고, n형 질화물 층(120)은 n-형을 가지며, 제1 p형 질화물 층(130)은 p-형을 갖고, 제2 p형 질화물 층(140)은 p+형을 가질 수 있다.For example, the
제1 p형 질화물 층(130) 및 제2 p형 질화물 층(140) 내부에 이온주입영역(200)이 제공될 수 있다. 이온주입영역(200)은 제2 전극(102) 아래에는 제공되지 않을 수 있다. 즉, 제2 전극(102)과 이격되어 배치될 수 있다. 이온주입영역(200)은 깊이가 서로 다른 복수개의 영역을 포함할 수 있다. 예를 들어, 이온주입영역(200)은 제1 내지 제3 주입영역(230)을 포함할 수 있다. 제1 주입영역(210)은 복수개의 영역들 중 제2 전극(102)과 가장 멀리 위치될 수 있고, 제3 주입영역(230)은 복수개의 영역들 중 제2 전극(102)과 가장 가깝게 위치될 수 있다. 제2 주입영역(220)은 제1 주입영역(210)과 제3 주입영역(230) 사이에 위치할 수 있다. 다시 말해, 이온주입영역(200)은 제2 전극(102)으로부터 멀어질수록 깊이가 깊어지는 형상을 포함할 수 있다. An
일 예로, 이온주입영역(200)의 제1 영역(301)은 제2 p형 질화물 층(140)을 완전히 관통하여 제1 p형 질화물 층(130) 내부까지 연결될 수 있다. 더 나아가, 제1 영역(301)은 제2 p형 질화물 층(140)도 완전히 관통할 수 있고, n형 질화물 층(120)의 내부까지 연결될 수 있다. 이온주입영역(200)의 제3 영역(303)은 제2 p형 질화물 층(140) 일부에 제공될 수 있다. 즉, 제3 영역(303)의 깊이는 제2 p형 질화물 층(140)의 두께보다 작을 수 있다. 제2 영역(302)의 깊이는 제1 영역(301)의 깊이보다 작고, 제3 영역(303)의 깊이보다 클 수 있다. 다시 말하면, 이온주입영역(200)은 제2 전극(102)에서 멀어질수록 깊이가 단계적으로 깊어지는 형상인 다단계 트렌치 형상을 포함할 수 있다.For example, the
이온주입영역(200)은 제1 및 제2 p형 질화물 층(140)의 가장자리에 위치할 수 있다. 즉, 제1, 제2 p형 질화물 층(140) 및 n형 질화물 층(120)의 말단부에 계단형 이온주입 접합마감이 형성될 수 있다. 계단형 이온주입 접합마감으로 인하여 반도체 스택의 말단부에 형성되는 피크 전계를 감소시킬 수 있다. 즉, 수직형 질화물 반도체 소자의 항복전압이 증가할 수 있다. 또한, 질화물 층간의 접합부분이 공기중에 노출되지 않아 누설 전류를 감소시킬 수 있다.The
본 발명에 따른 실시예에서 사용되는 질화물 층들(120, 130, 140) 및 질화물 기판(110) 각각은 질화물 반도체(예를 들어 GaN)를 포함할 수 있다.Each of the nitride layers 120, 130, and 140 and the
질화물 기판(110)은 n형 반도체 층을 포함할 수 있다. 질화물 기판(110)의 전자 농도는 n형 질화물 층(120)의 전자 농도보다 작을 수 있다. 제1 p형 질화물 층(130)의 정공 농도는 제2 p형 질화물 층(140)의 정공 농도보다 작을 수 있다.The
제1 전극(101)은 음극(cathode)일 수 있다. 제1 전극(101)이 음극인 경우 제2 전극(102)은 양극(anode)일 수 있다. 제1 전극(101)은 Ti, Al, Ni, Au 등의 금속을 포함할 수 있다. 제2 전극(102)은 Ni, Au, Pt, Pd 등의 금속을 포함할 수 있다.The
도 2a 내지 2i를 참조하여, 본 발명의 일 실시예에 따른 질화물 반도체 소자의 공정방법을 설명한다.2A to 2I, a processing method for a nitride semiconductor device according to an embodiment of the present invention will be described.
도 2a 내지 2i는 본 발명에 따른 일 실시예에서 공정 단계를 순차적으로 나타내는 단면도들이다.2A to 2I are cross-sectional views sequentially showing process steps in one embodiment according to the present invention.
도 2a는 질화물 기판 상면에 n형 질화물 층(120), 제1 p형 질화물 층(130), 제2 p형 질화물 층(140)이 순차적으로 적층된 반도체 스택의 단면을 나타낸 단면도이다. Figure 2a is a cross-sectional view showing a cross section of a semiconductor stack in which an n-
도 2b를 참조하면, 상기 반도체 스택의 하면, 즉, 질화물 기판(110) 하면에 제1 전극(101)을 형성하는 단계가 포함될 수 있다. 제1 전극(101)은 스퍼터링(sputtering) 장비 또는 증발기(evaporator) 장비를 통해 증착할 수 있다. 제1 전극(101)은 열처리 공정을 통해 형성할 수 있다. 열처리 장비는 RTA 또는 furnace 일 수 있고, 이때 열처리 과정에서 온도범위는 700~900 °C에서 진행할 수 있다.Referring to FIG. 2B, forming a
도 2c를 참조하면, 상기 반도체 스택의 상면, 즉, 제2 p형 질화물 층(140)의 상면 상에 제2 전극(102)이 부착되는 단계가 포함될 수 있다. 제2 전극(102)은 Lift-off 공정을 이용하여 형성할 수 있다. 또한, 제1 전극(101)에서와 마찬가지로 서술한 열처리 공정을 통해 형성할 수 있다. 제2 전극(102)의 열처리 공정에서 온도범위는 500°C 내외에서 진행할 수 있다.Referring to FIG. 2C, a step of attaching the
도 2d를 참조하면, 제2 전극(102)이 형성된 반도체 스택의 상면, 즉, 제2 p형 질화물 층(140)의 상면 상에 마스크 레이어(300)가 형성되는 단계가 포함될 수 있다. 마스크 레이어는 SiO2, SiN, Al2O3와 같은 유전체 층을 포함할 수 있다. 마스크 레이어는 Ni, Cr 등과 같은 금속 층을 포함할 수 있다. 마스크 레이어는 Sputter, PECVD, ALD, Evaporation 등을 이용하여 증착할 수 있다. 마스크 레이어가 금속을 포함하는 경우 제2 전극(102)에 포함된 금속 과 다른 금속을 사용할 수 있다. 이에 따라, 제2 전극(102)과 마스크 레이어(300)는 선택적으로 제거가 가능할 수 있다. 마스크 레이어(300)의 두께는 제2 전극(102)보다 더 두꺼울 수 있다. 마스크 레이어(300) 내부에 제2 전극(102)이 제공될 수 있다.Referring to FIG. 2D , a step of forming a
도 2e 내지 2g를 참조하면, 마스크 레이어(300)는 제1, 제2 및 제3 영역(303)을 포함할 수 있다. 제1 영역(301)은 마스크 레이어(300)의 가장자리에 위치할 수 있다. 제1 영역(301)은 제1 내지 제3 영역(301, 301, 303)들 중 제2 전극(102)으로부터 가장 멀리 떨어져있을 수 있다. 제3 영역(303)은 제1 내지 제3 영역(301, 302, 303)들 중 제2 전극(102)으로부터 가장 가깝게 위치할 수 있다. 제3 영역(303)은 제2 전극(102)와 이격되어 있을 수 있다. 제2 영역(302)은 제1 영역(301)과 제3 영역(303) 사이에 위치할 수 있다. Referring to FIGS. 2E to 2G, the
본 발명에 따른 일 실시예에는 마스크 레이어(300)의 제1 영역(301)을 식각 공정하는 단계를 포함할 수 있다. 상기 공정은 제1 포토마스크층을 마스크 레이어(300) 상면에 형성한 뒤, 제1 영역(301)을 선택적으로 식각하는 단계를 포함할 수 있다. 제1 포토마스크층은 마스크 레이어(300)의 제1 영역(301)만을 선택적으로 노출하도록 형성될 수 있다. 제1 영역(301)의 식각 공정을 통해, 마스크 레이어(300)의 제1 영역(301)은 제1 식각 깊이로 리세스될 수 있다. 이후, 제1 포토마스크층을 제거할 수 있다.One embodiment according to the present invention may include etching the
이후, 마스크 레이어(300)의 제1 영역(301) 및 제2 영역(302)을 식각 공정하는 단계를 더 포함할 수 있다. 마찬가지로, 상기 공정은 제2 포토마스크층을 마스크 레이어(300) 상면에 형성한 뒤, 제1 영역(301) 및 제2 영역(302)을 선택적으로 식각하는 단계를 포함할 수 있다. 제2 포토마스크층은 마스크 레이어(300)의 제1 영역 및 제2 영역을 선택적으로 노출하도록 형성될 수 있다. 상기 식각 공정 이후, 마스크 레이어(300)의 제2 영역(302)은 제2 식각 깊이로 리세스될 수 있다. 제1 영역(301)의 경우 제1 식각 깊이와 제2 식각 깊이의 합만큼 리세스될 수 있다. 이후 제2 포토마스크층을 제외할 수 있다.Thereafter, etching the
이후, 마스크 레이어(300)의 제1 영역(301), 제2 영역(302) 및 제3 영역(303)을 식각하는 단계를 더 포함할 수 있다. 마찬가지로, 상기 공정은 제3 포토마스크층을 마스크 레이어(300) 상면에 형성한 뒤, 제1 영역(301), 제2 영역(302) 및 제3 영역(303)을 선택적으로 식각하는 단계를 포함할 수 있다. 제3 포토마스크층은 마스크 레이어(300)의 제1 내지 제3 영역들(301, 302, 303)을 선택적으로 노출하도록 형성될 수 있다. 상기 식각 공정 이후, 제3 영역(303)은 제3 식각 깊이로 리세스 될 수 있다. 제2 영역(302)의 경우 제3 식각 깊이와 제2 식각 깊이의 합만큼 리세스될 수 있다. 제1 영역(301)의 경우 제1 식각 깊이, 제2 식각 깊이, 제3 식각 깊이의 합만큼 리세스될 수 있다. 이후 제3 포토마스크층을 제외할 수 있다.Thereafter, a step of etching the
도면에 도시하지 않았으나, 마스크 레이어의 식각은 이후에도 추가적으로 시행될 수 있으며, 식각 되는 범위도 제1 내지 제3 영역들에 제한되지 않는다.Although not shown in the drawing, etching of the mask layer may be additionally performed later, and the etching range is not limited to the first to third regions.
제1 내지 제3 영역들(301, 302, 303)의 식각이 완료된 이후, 마스크 레이어(300)에 이온주입 공정을 진행하여 이온주입영역(200)을 형성하는 단계를 포함할 수 있다. 상기 이온주입 공정에는 O, N 등의 물질이 사용될 수 있다. 이온주입 공정시, 이온주입 에너지를 제어하여 이온주입영역(200)의 깊이를 조절할 수 있다. 이온주입 에너지는 수 백 keV의 에너지를 이용할 수 있다. 이온주입 공정이 완료되면 이온주입 마스크 레이어를 제거할 수 있다. After the etching of the first to
상기 과정에 따라 제2 전극(102)에서 멀어질수록 단계적으로 깊어지는 형상, 즉, 다단계 트렌치형 이온주입영역(200)이 반도체 스택에 포함될 수 있다. According to the above process, a multi-level trench-type
도면에 도시하지 않았으나, 기존 비교예의 경우, 다단계 트렌치형의 이온주입 공정을 만들기 위해서는 에너지 레벨이 다른 복수의 이온주입 공정이 필요하지만, 본 발명에 따른 일 실시예에서 마스크 레이어 및 포토마스크층들을 사용하여 이온주입 공정의 횟수를 감소할 수 있다. 이온주입 공정 횟수의 감소는 제조 공정 비용의 감소뿐만 아니라 소재 자체의 결함을 줄일 수 있는 효과를 갖는다.Although not shown in the drawing, in the case of the existing comparative example, a plurality of ion implantation processes with different energy levels are required to create a multi-stage trench-type ion implantation process, but in one embodiment according to the present invention, mask layers and photomask layers are used. Thus, the number of ion implantation processes can be reduced. Reducing the number of ion implantation processes not only reduces manufacturing process costs, but also reduces defects in the material itself.
도 3a는 일 비교예에서 p-n 접합층을 물리적으로 식각하여 메사(mesa) 에칭 구조의 말단부가 공기중에 노출된 경우의 누설전류를 나타낸 도면이다. 도 4a는 도 3a의 경우 접합의 말단부에 생성된 피크 전계를 나타낸 그래프이다. FIG. 3A is a diagram showing leakage current when the p-n bonding layer is physically etched and the end portion of the mesa etched structure is exposed to the air in a comparative example. FIG. 4A is a graph showing the peak electric field generated at the distal end of the junction in the case of FIG. 3A.
도 3b는 본 발명에 따른 실시예에서 이온주입영역을 형성한 경우 공기중으로 p-n 접합층의 말단부가 직접 노출되지 않는 경우를 나타낸 도면이다. 도 4b는 도 3b의 경우 단계적으로 생성된 피크 전계를 나타낸 그래프이다.Figure 3b is a diagram showing a case where the end portion of the p-n bonding layer is not directly exposed to the air when the ion implantation region is formed in an embodiment according to the present invention. Figure 4b is a graph showing the peak electric field generated step by step in the case of Figure 3b.
도 3a, 3b, 4a, 4b를 참조하면, 일 비교예에서는 n형 반도체 층(11) 상에 p형 반도체 층(12), 전극(13)이 순차적으로 적층될 수 있다. 일 비교예에서 p-n 접합부를 물리적으로 식각하는 경우, 식각된 부분이 공기중으로 노출될 수 있다. 이 경우, 식각된 측벽 부분에 결함(defect)이 생겨서 소자 동작 시 표면의 누설전류(surface leakage current, 40)가 발생되는 문제점을 갖는다(도 3a). 이에 반해, 본 발명의 경우 이온주입영역으로 접합마감을 형성할 수 있다(도 3b). 즉, p-n 접합부가 공기중으로 노출되지 않을 수 있다. 이에 따라, 소자 동작시 발생하는 표면의 누설전류를 줄일 수 있다는 효과를 갖는다.Referring to FIGS. 3A, 3B, 4A, and 4B, in a comparative example, a p-
도 4a와 도 4b를 참조하면, 일 비교예에서 p-n접합 말단부를 물리적으로 식각하는 접합에지기술의 경우, 단일 피크가 발생하며 피크 전계(P1)가 매우 높게 발생한다. 이에 반해, 본 발명에 따른 실시예의 경우, 단계적으로 깊이가 깊어지는 형상을 포함하고, 단계마다 피크 전계들(P2, P3, P4)이 발생하며, 피크 전계들 중 가장 큰 피크 전계(P2)의 값은 비교예의 피크 전계(P1)보다 낮다. 즉, 단계적 계단 형상인 트렌치형 이온주입영역의 형성으로 인하여 피크 전계를 감소시킬 수 있고, 이에 따라 소자의 항복 전압이 증가할 수 있다.Referring to FIGS. 4A and 4B, in the case of a junction edge technology that physically etches the end portion of the p-n junction in a comparative example, a single peak occurs and the peak electric field (P1) is very high. On the other hand, in the case of the embodiment according to the present invention, it includes a shape where the depth increases in stages, peak electric fields (P2, P3, P4) occur at each stage, and the value of the peak electric field (P2) is the largest among the peak electric fields. is lower than the peak electric field (P1) of the comparative example. That is, the peak electric field can be reduced due to the formation of a trench-type ion implantation region with a step-like shape, and thus the breakdown voltage of the device can be increased.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will understand that it exists. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.
101: 제1 전극
102: 제2 전극
200: 이온주입영역 101: first electrode
102: second electrode
200: Ion injection area
Claims (10)
상기 질화물 기판의 하면에 제1 전극을 형성하는 단계;
상기 제2 p형 질화물 층의 상면에 제2 전극을 형성하는 단계;
상기 제2 전극이 형성된 상기 제2 p형 질화물 층의 상면 상에 마스크 층을 형성하는 단계, 상기 마스크 층은 제1 영역, 제2 영역 및 제3 영역을 포함하며, 상기 제1 영역은 상기 마스크 층의 가장자리에 위치하고, 상기 제3 영역은 상기 제2 전극에 인접하며, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 위치하고;
제1 식각 공정을 수행하여, 상기 마스크 층의 상기 제1 영역을 선택적으로 식각하는 단계;
제2 식각 공정을 수행하여, 상기 마스크 층의 상기 제1 영역 및 상기 제2 영역을 선택적으로 식각하는 단계;
제3 식각 공정을 수행하여, 상기 마스크 층의 제1 영역, 제2 영역 및 상기 제3 영역을 선택적으로 식각하는 단계; 및
상기 마스크 층 상에 이온주입 공정을 수행하여, 상기 질화물 반도체 스택 내에 이온주입영역을 형성하는 단계를 포함하고,
상기 이온주입영역은 제1 내지 제3 주입영역을 포함할 수 있고,
상기 제1 주입영역은 상기 제2 전극과 가장 멀리 위치될 수 있고,
상기 제3 주입영역은 복수개의 상기 제2 전극과 가장 가깝게 위치될 수 있으며,
상기 제2 주입영역은 상기 제1 주입영역과 상기 제2 주입영역 사이에 위치하며,
상기 제2 전극에서 멀어질수록 상기 이온주입영역의 깊이가 깊어지며,
상기 제1 주입영역은 상기 제2 p형 질화물 층을 완전히 관통하고,
상기 제3 주입영역은 상기 제2 p형 질화물 층의 일부에 제공되는 질화물 반도체 소자의 제조방법. Forming a nitride semiconductor stack by sequentially stacking an n-type nitride layer, a first p-type nitride layer, and a second p-type nitride layer on the upper surface of a nitride substrate;
forming a first electrode on the lower surface of the nitride substrate;
forming a second electrode on the upper surface of the second p-type nitride layer;
forming a mask layer on the upper surface of the second p-type nitride layer on which the second electrode is formed, the mask layer including a first region, a second region, and a third region, the first region being the mask Located at the edge of the layer, the third region is adjacent to the second electrode, and the second region is located between the first region and the third region;
performing a first etching process to selectively etch the first region of the mask layer;
performing a second etching process to selectively etch the first region and the second region of the mask layer;
performing a third etching process to selectively etch the first region, second region, and third region of the mask layer; and
Performing an ion implantation process on the mask layer to form an ion implantation area within the nitride semiconductor stack,
The ion implantation region may include first to third implantation regions,
The first injection area may be located furthest from the second electrode,
The third injection region may be located closest to the plurality of second electrodes,
The second injection area is located between the first injection area and the second injection area,
As the distance from the second electrode increases, the depth of the ion implantation area increases.
The first implantation region completely penetrates the second p-type nitride layer,
The third injection region is provided in a portion of the second p-type nitride layer.
상기 제1 p형 질화물 층은 p-형을 갖고, 상기 제2 p형 질화물 층은 p+형을 갖는 질화물 반도체 소자의 제조방법.According to claim 1,
The first p-type nitride layer has a p-type, and the second p-type nitride layer has a p+ type.
상기 제2 주입영역의 깊이는 상기 제1 주입영역의 깊이보다 작고, 상기 제3 주입영역의 깊이보다 큰 질화물 반도체 소자의 제조방법.According to claim 1,
A method of manufacturing a nitride semiconductor device in which the depth of the second implantation region is smaller than the depth of the first implantation region and is greater than the depth of the third implantation region.
상기 이온주입영역은 다단계 트렌치 형상을 포함하는 질화물 반도체 소자의 제조방법.According to claim 1,
A method of manufacturing a nitride semiconductor device wherein the ion implantation area includes a multi-level trench shape.
상기 마스크 층은 상기 제2 전극과 다른 금속을 포함하는 질화물 반도체 소자의 제조방법.According to claim 1,
The mask layer includes a metal different from the second electrode.
상기 제3 영역은 상기 제2 전극과 이격되는 질화물 반도체 소자의 제조방법.According to claim 1,
A method of manufacturing a nitride semiconductor device in which the third region is spaced apart from the second electrode.
상기 제1 식각 공정에 의해 제1 식각 깊이로 리세스되며,
상기 제2 식각 공정에 의해 제2 식각 깊이로 리세스되고,
상기 제3 식각 공정에 의해 제3 식각 깊이로 리세스되며,
상기 제1 내지 제3 식각 공정들에 의하여 상기 제1 영역은 상기 제1 내지 제3 식각 깊이들의 합만큼 리세스되고, 상기 제2 영역은 상기 제2 및 제3 식각 깊이들의 합만큼 리세스되며, 상기 제3 영역은 상기 제3 식각 깊이로 리세스되는 질화물 반도체 소자의 제조방법.According to claim 1,
Recessed to a first etching depth by the first etching process,
Recessed to a second etching depth by the second etching process,
Recessed to a third etching depth by the third etching process,
By the first to third etching processes, the first region is recessed by the sum of the first to third etch depths, and the second region is recessed by the sum of the second and third etch depths, , The third region is recessed to the third etch depth.
상기 이온주입 공정은 O, N중 어느 하나를 주입하는 것을 포함하는 질화물 반도체 소자의 제조방법.According to claim 1,
The ion implantation process is a method of manufacturing a nitride semiconductor device including implanting any one of O and N.
상기 이온주입 공정을 수행한 뒤 상기 마스크 층을 제거하는 단계를 더 포함하는 질화물 반도체 소자의 제조방법.According to claim 1,
A method of manufacturing a nitride semiconductor device further comprising removing the mask layer after performing the ion implantation process.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |