KR102612928B1 - 반응형 드룹 리미터 - Google Patents

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스테판 펠릭스
다니엘 존 펠햄 월킨스
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그래프코어 리미티드
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Abstract

프로세서의 정상 동작 중에는 전압 드룹이 발생하기 쉬우므로 이러한 드룹을 신속하게 처리하여 회로 타이밍 장애의 가능성을 줄이는 기술이 필요하다. 이 문제는 드룹을 검출하고 드룹을 완화하도록 반응하도록 구성된 장치를 제공함으로써 해결된다. 장치는 클럭 신호 발생기(예를 들어, 위상 고정 루프)의 출력을 수신하고, 클럭 신호 발생기의 출력에서 기정의된 비율의 클럭 펄스가 출력 신호로부터 제거된 출력 신호를 생성하도록 구성된 주파수 분할기를 포함한다. 이러한 방식으로, 클럭 신호의 주파수를 감소시킴으로써 VDD가 증가하여 전압 드룹이 완화된다. 이 기술은 프로세서 전체에서 과도한 VDD 드룹을 방지하는 빠른 조절 메커니즘을 제공한다.

Description

반응형 드룹 리미터
본 개시는 전압 드룹(droop)을 반응적으로 제한하기 위한 방법 및 장치에 관한 것이다.
동작 중에, 프로세서에 공급 전압이 인가되어 프로세서 내 논리 회로의 작동에 전력을 공급한다. 프로세서에 공급되는 전압을 VDD라고 한다. 프로세서에서 하나 이상의 애플리케이션을 실행하는 경우 동작 중에 프로세서가 끌어오는 전압에 영향을 줄 수 있는 다양한 변수가 있다. 이러한 요인에는 프로세서의 유효 스위치 (switched) 커패시턴스 및 프로세서가 클럭되는 주파수가 포함된다. 특히, 프로세서의 임피던스(Z)는 다음과 같이 유효 스위칭 커패시턴스(Cs)와 프로세서 클럭 주파수(f)와 관련이 있음을 이해해야 한다.
[방정식 1]
전원 공급 장치와 프로세서를 포함하는 회로에서 프로세서는 임피던스의 유일한 소스는 아니다. 프로세서는 또한 예를 들어 전원 공급 장치의 내부 저항으로 인한 임피던스와 같은 다른 임피던스 소스와 직렬이다. 따라서 프로세서는 프로세서의 임피던스에 따라 프로세서의 전압(VDD)이 증가하는 전압 분배기의 일부이다.
따라서 방정식 1에서 VDD는 프로세서의 유효 스위칭 커패시턴스와 클럭 주파수의 변화에 따라 상승하거나 하강한다는 것을 알 수 있다. 이러한 변수는 일반적으로 프로세서 동작 동안 일정하게 유지되지 않는다. 따라서, 전원 공급 장치 전압을 보상하기 위해 조정되지 않는 한 VDD는 프로세서의 동작에 따라 달라진다. Cs 및 f에 대한 변화가 천천히 일어나는 경우 VDD를 필요한 최소 레벨 이상으로 유지하기 위해 전원 공급 장치의 출력을 조정할 수 있다. 그러나, CS 또는 f가 갑자기 증가하면 VDD가 갑자기 저하될 수 있다. 이러한 전압 드룹은 프로세서 작동에 치명적일 수 있는 프로세서의 타이밍 오류를 유발할 수 있다.
프로세서 클럭 주파수의 급격한 증가는 예를 들어 느린 위상 고정 루프(PLL)의 사용에서 빠른 위상 고정 루프(PLL)의 사용으로의 스위칭으로 인해 발생할 수 있다. 이러한 스위칭은 예를 들어 애플리케이션을 더 빠르게 실행하고 출력을 더 빠르게 전달하기 위해 수행될 수 있다. 그러나, VDD와 클럭 주파수간의 역 관계로 인해 클럭 주파수가 갑자기 증가하면 VDD가 갑자기 드룹될 수 있다.
유효 스위칭 커패시턴스의 급격한 증가는 애플리케이션 동작의 변화로 인해 발생할 수 있다. 이것은 특히 다수의 실행 유닛을 갖는 프로세서에서 볼 수 있으며, 다른 유닛과 관련된 메모리간의 데이터 동기화와 같은 프로세서의 특정 이벤트는 유닛에 의해 실행되는 계산 집약적 코드를 발생할 수 있다. 실행 코드의 계산 강도가 증가하면 클럭 사이클마다 스위칭되는 프로세서의 스위칭 엘리먼트의 수가 증가한다. 이러한 스위칭 양의 증가는 유효 스위칭 커패시턴스를 증가시켜 VDD를 감소시킨다.
위에서 확인된 이유로 인해 프로세서의 정상 동작 중에 전압 드룹이 발생할 수 있다. 드룹의 영향으로 회로 타이밍 오류가 발생할 수 있다. 더욱이, 일부 경우, 드룹은 회로 타이밍 오류를 방지하기 위해 VDD를 높이도록 요구함으로써 전력 효율성(따라서 성능)을 감소시킬 수 있다.
전압의 총 드룹은 300ns 동안 발생할 수 있다. 이 시간 동안, 전압을 공급하는 전원 컨트롤러는 드룹을 완화하기 위해 자신의 출력 전압을 증가시킴으로써 드룹에 대응할 수 있다. 전력 컨트롤러는 VDD를 증가시켜 드룹에 대응할 수 있는 시간에 제한이 있기 때문에, 나머지 대부분의 드룹(약 70%)은 전원 컨트롤러가 대응할 수 있기 전인 처음 15ns에서 일어날 수 있다. 이러한 조기 드룹을 신속하게 해결하는 해결책이 필요하다.
제1 양태에 따르면, 프로세서에 대한 클럭 신호의 주파수를 제어하는 방법이 제공되며, 이 방법은 클럭 생성기로부터, 프로세서에 공급하기 위한 제1 프로세서 클럭 신호를 수신하는 단계와, 상기 제1 프로세서 클럭 신호는 제1 주파수이고; 프로세서에 공급되는 전압의 전압 드룹(droop)의 표시를 수신하는 단계와; 전압 드룹의 표시에 응답하여, 제2 주파수의 제2 프로세서 클럭 신호를 생성하기 위해 제1 프로세서 클럭 신호로부터 일정 비율(proportion)의 클럭 펄스를 제거하는 단계, 상기 제2 주파수는 제1 주파수보다 낮고; 그리고 제2 프로세서 클럭 신호를 프로세서에 제공하는 단계를 포함한다.
실시예들은 드룹을 검출하고 드룹을 완화하기 위해 반응하도록 구성된 장치를 제공함으로써 이 문제를 해결한다. 장치는 클럭 신호 생성기(예를 들어, 위상 고정 루프)의 출력을 수신하고 클럭 신호 생성기의 출력에서 기정의된 비율의 클럭 펄스가 출력 신호로부터 제거된 출력 신호를 생성하도록 구성된 주파수 분할기를 포함한다. 이러한 방식으로 클럭 신호의 주파수를 감소시킴으로써 VDD가 증가하여 전압 드룹이 완화된다. 이 기술은 프로세서에 걸쳐 과도한 VDD 드룹을 방지하는 빠른 조절 메커니즘을 제공한다.
일부 실시예에서, 공급 전압에서 전압 드룹을 검출하는 단계는 탭 샘플링된 지연 라인에서 클록 신호의 클록 에지 위치의 변화를 측정하기 위해 탭 샘플링된 지연 라인을 사용하는 단계를 포함하고, 탭 샘플링된 지연 라인은 프로세서에 전압을 공급하는 동일한 전원 공급 장치에 의해 전원이 공급된다. 이것은 전압 드룹을 검출하기 위한 저비용 기술을 제공한다.
일부 실시예에서, 전압 드룹의 표시에 응답하여, 일정 비율의 클록 펄스를 제거하는 단계는 전압 드룹의 표시로부터 전압 드룹이 기정의된 임계값을 초과하는지 결정하는 단계; 및 기정의된 임계값을 초과하는 전압 강하에 응답하여, 일정 비율의 클록 펄스를 제거하는 단계를 포함한다.
일부 실시예에서, 방법은 제1 프로세서 클럭 신호로부터 일정 비율의 클럭 펄스를 제거하는 단계 이후에, 제2 주파수를 증가시키도록 제2 프로세서 클럭 신호를 조정하는 단계를 포함하고, 제2 프로세서 클럭 신호를 조정하는 단계는 제1 프로세서 클럭 신호로부터 제거되는 클럭 펄스의 비율을 감소시키는 단계를 포함한다.
일부 실시예에서, 클럭 펄스의 비율은 프로세서에 공급되는 전압의 전압 드룹의 표시에 포함된 전압 드룹의 크기에 따라 달라진다.
일부 실시예에서, 방법은 전압 드룹의 표시에 응답하여, 일정 비율의 클럭 펄스를 제거하는 단계 이전에, 제1 프로세서 클럭 신호의 기정의된 수의 클럭 펄스 동안 제1 프로세서 클럭 신호가 프로세서에 공급되는 것을 차단하는 단계를 포함한다.
일부 실시예에서, 방법은 전압 드룹의 표시를 생성하기 위해 공급 전압을 측정하는 단계를 포함한다.
일부 실시예에서, 공급 전압을 측정하는 단계는 공급 전압을 측정하기 위해 아날로그-디지털 변환기를 사용하는 단계를 포함한다.
일부 실시예에서, 방법은 탭 샘플링된 지연 라인에서 제1 클럭 신호의 클럭 에지 위치의 변화를 측정하기 위해 탭 샘플링된 지연 라인을 사용하여 공급 전압의 전압 드룹을 검출함으로써 전압 드룹의 표시를 생성하는 단계를 포함하고, 상기 탭 샘플링된 지연 라인은 프로세서에 전압을 공급하는 동일한 전원 공급 장치에 의해 전원이 공급된다.
일부 실시예에서, 탭 샘플링된 지연 라인의 제1 클럭 신호는 제1 프로세서 클럭 신호와 동일하다.
일부 실시예에서, 전압 드룹을 검출하는 단계는 탭 샘플링된 지연 라인의 2개의 상이한 경로를 따라 제1 클럭 신호를 분할하는 단계와; 그리고 2개의 상이한 경로 각각을 따라, 샘플 클럭 신호의 에지 수신 시, 개별 경로의 탭 세트 각각에서 제1 클럭 신호를 샘플링함으로써 제1 클럭 신호의 샘플 세트를 생성하는 단계와, 상기 개별 경로의 탭 각각은 샘플 세트가 샘플 사이의 제1 클럭 신호의 반전 지연없이 단일 인버터 지연에 의해 각각 분리된 제1 클럭 신호의 샘플 값을 나타내도록 적어도 2개의 인버터 지연에 의해 분리되고; 그리고 샘플 세트로부터 제1 클럭 신호의 클럭 에지 위치의 변화를 측정함으로써 전압 드룹의 크기를 결정하는 단계를 포함하고, 상기 샘플 클럭 신호는 제1 클럭 신호와 동일한 주파수를 갖는다.
일부 실시예에서, 제1 클럭 신호와 샘플 클럭 신호는 동일한 클럭 소스로부터 파생된다.
일부 실시예에서, 제1 클럭 신호는 샘플 클럭 신호의 지연된 버전이다.
일부 실시예에서, 탭 샘플링된 지연 라인에서 수신된 제1 클럭 신호는 추가 지연 라인으로부터 수신되고, 추가 지연 라인은 탭 샘플링된 지연 라인보다 더 거친(coarser) 지연 단계(stage)를 갖는다.
일부 실시예에서, 탭 샘플링된 지연 라인은 2개의 상이한 경로 사이에서 제1 클럭 신호의 드리프트를 제한하기 위해 2개의 상이한 경로 사이의 복수의 연결을 포함하고, 이 연결 각각은 적어도 하나의 인버터를 포함한다.
일부 실시예에서, 탭 세트 각각은 한 쌍의 플립플롭을 포함하고, 플립플롭 쌍 각각은 샘플 클럭 신호의 에지의 수신에 응답하여 값을 래치하기 위해 제1 클럭 신호를 샘플링하기 위한 제1 플립플롭; 및 샘플 클럭 신호의 후속 에지의 수신에 응답하여 제1 플립플롭의 출력으로서 값을 샘플링하기 위한 제2 플립플롭을 포함한다.
일부 실시예에서, 각각의 플립플롭은 초저 문턱 전압 트랜지스터를 포함한다.
일부 실시예에서, 전압 드룹을 검출하는 단계는 탭 샘플링된 지연 라인의 제1 클럭 신호에 대한 평균 클럭 에지 위치를 결정하는 단계; 및 평균 클럭 에지 위치로부터 클럭 에지 위치의 편차를 결정하는 단계를 포함한다. 일부 실시예에서, 방법은 프로세서에서 제2 프로세서 클럭 신호를 수신하는 단계와; 프로세서의 하나 이상의 구성 요소를 클럭킹하기 위해 프로세서의 구리 와이어를 따라 제2 프로세서 클럭 신호를 전파하는 단계를 포함한다.
일부 실시예에서, 구리 와이어는 0.2 마이크로미터보다 큰 두께를 갖는다.
일부 실시예에서, 프로세서의 하나 이상의 구성 요소는 복수의 처리 유닛을 포함한다.
제2 양태에 따르면, 드룹 완화 회로를 포함하는 컴퓨터 시스템으로서, 컨트롤러 회로 및 클럭 신호 수정 회로를 포함하고, 클럭 신호 수정 회로는 클럭 발생기로부터 프로세서에 공급하기 위한 제1 프로세서 클럭 신호를 수신하도록 구성되며, 제1 프로세서 클럭 신호는 제1 주파수이고, 컨트롤러 회로는 프로세서에 공급되는 전압에서 전압 드룹의 표시를 수신하도록 구성되며, 클럭 신호 수정 회로는 컨트롤러 회로에서 수신된 전압 드룹의 표시에 응답하여, 제2 주파수의 제2 프로세서 클럭 신호를 생성하기 위해 제1 프로세서 클럭 신호로부터 일정 비율의 클럭 펄스를 제거하고, 제2 주파수는 제1 주파수보다 낮고; 그리고 제2 프로세서 클럭 신호를 프로세서에 제공하도록 구성된다.
일부 실시예에서, 컨트롤러 회로는 전압 드룹의 표시로부터 상기 전압 드룹이 기정의된 임계값을 초과하는지 결정하고; 그리고 임계값이 초과되었다는 결정에 응답하여, 임계값이 초과되었다는 표시를 클럭 신호 수정 회로에 제공하도록 구성되고, 상기 컨트롤러 회로에서 수신된 전압 드룹의 표시에 응답하여, 일정 비율의 클럭 펄스를 제거하는 것은 임계값이 초과되었다는 수신된 표시에 응답하여 클럭 신호 수정 회로가 일정 비율의 클럭 펄스를 제거하는 것을 포함한다.
일부 실시예에서, 임계값이 초과되었다는 표시는 클럭 펄스의 비율의 표시를 포함한다.
일부 실시예에서, 컴퓨터 시스템은 전압 드룹의 표시를 생성하기 위해 공급 전압을 측정하도록 구성된 드룹 검출기를 포함한다.
일부 실시예에서, 드룹 검출기는 공급 전압 드룹을 측정하도록 구성된 하나 이상의 아날로그-디지털 변환기를 포함한다.
일부 실시예에서, 드룹 검출기는 탭 샘플링된 지연 라인에서 제1 클럭 신호의 클럭 에지 위치의 변화를 측정함으로써 전압 드룹을 측정하도록 구성된 탭 샘플링된 지연 라인을 포함하고, 상기 탭 샘플링 지연 라인은 프로세서에 전압을 공급하는 동일한 전원 공급 장치에 의해 전원이 공급된다.
일부 실시예에서, 탭 샘플링 지연 라인은 탭 샘플링된 지연 라인에서 제1 클럭 신호를 수신하기 위한 입력과; 각각이 제1 클럭 신호를 전파하도록 구성된 2개의 상이한 클럭 경로와; 탭 샘플링된 지연 라인에서 2개의 상이한 경로 각각을 따라 배열된 복수의 탭과, 상기 복수의 탭은 샘플 클럭 신호의 에지 수신시 각각의 탭에서 제1 클럭 신호를 샘플링함으로써 클럭 신호의 샘플 세트를 생성하도록 구성되고, 상기 상이한 경로 각각에서, 개별 경로에 있는 탭 각각은 샘플 세트가 제1 클럭 신호의 샘플 값을 나타내도록 적어도 2개의 인버터 지연에 의해 분리되고, 상기 탭 각각은 탭들사이의 클럭 신호의 반전 없이 단일 인버터 지연에 의해 분리되고; 그리고 샘플 세트로부터 제1 클럭 신호의 클럭 에지 위치의 변화를 측정함으로써 전압 드룹의 크기를 결정하도록 구성된 회로를 포함하고, 샘플 클럭 신호는 제1 클럭 신호와 동일한 주파수를 갖는다.
일부 실시예에서, 컴퓨터 시스템은 제2 프로세서 클럭 신호를 수신하고; 그리고 프로세서의 하나 이상의 구성 요소를 클럭킹하기 위해 프로세서의 구리 와이어를 따라 제2 프로세서 클럭 신호를 전파하도록 구성된 프로세서를 포함한다.
일부 실시예에서, 드룹 완화 회로는 프로세서에 대한 제2 프로세서 클럭 신호의 진입 지점에 위치된다.
본 발명의 보다 나은 이해를 위해 그리고 이것이 어떻게 실행될 수 있는지를 보여주기 위해 이제 첨부 도면을 참조할 것이다.
도 1은 드룹을 완화하기 위한 클럭 제어 시스템을 구비한 프로세서의 개략도를 제공한다.
도 2는 클럭 신호 에지의 위치 변화를 측정하여 드룹을 검출하는 드룹 검출 및 완화 회로의 개략도를 제공한다.
도 3은 전압을 직접 측정하여 드룹을 검출하는 드룹 검출 및 완화 회로의 개략도를 제공한다.
도 4는 주파수를 줄이기 위해 클럭 신호를 수정한 예를 도시한다.
도 5는 클럭 신호 에지의 위치 변화를 측정하여 드룹을 검출하는 드룹 검출기의 예를 도시한다.
도 6은 클럭 신호 에지의 위치를 검출하기 위한 정밀한 탭 샘플링된 지연 라인의 단순화된 예를 도시한다.
도 7은 클럭 신호 에지의 위치를 검출하기 위한 정밀한 탭 샘플링된 지연 라인의 예를 도시한다.
도 8은 본 출원의 실시예에 따른 방법의 예를 도시한다.
전압 드룹(강하)을 해결하기 위한 제안은 예방 및 대응의 두 가지 범주로 나눌 수 있다. 예방 방법에는 프로세서가 너무 빨리 고전력 상태로 진입하는 것을 방지하려는 시도가 포함된다. 한 가지 예방 제안은 멀티코어 칩상의 코어들이 칩의 중앙 컨트롤러에 다양한 더 높은 전력 상태로 진인하라는 요청을 보내도록 요구하는 것이다. 그런 다음 중앙 컨트롤러는 결과적인 현재 단계(step)의 돌발성을 제한하기 위해 시간 시차 방식으로 해당 상태에 진입할 수 있는 권한을 그들에게 승인(grant)할 수 있다. 현재 단계가 덜 갑작스럽기 때문에 전원 관리자는 발생하는 전압 드룹을 제한하기 위해 변화하는 조건에 적응하도록 공급 전압을 높일 시간을 가진다. 그러나, 코어들이 미래의 전력 소비를 정확하고 안정적으로 예측하고 컨트롤러에 대한 저-레이턴시 상호 연결을 구축하는 것도 중요하다.
대응 방법에는 부하 단계가 발생하도록 허용한 다음 전압 드룹을 검출하고 줄이는 것이 포함된다. 이것은 임의의 부하 예측 메커니즘이 필요하지 않다는 장점이 있으며 드룹을 줄이기 위해 필요할 때만 호출될 수 있다. 문제는 드룹이 발생할 때 드룹에 매우 신속하게 대응하는 방법이다. 드룹의 많은 부분이 매우 짧은 시간 프레임(예를 들어, 15ns)에 걸쳐 발생하므로 가능한 한 빨리 드룹을 줄이는 것이 바람직하다.
실시예들은 전압 드룹을 빠르게 줄이기 위한 반응적(대응) 방법을 제공한다
도 1은 예를 들어 다중 처리 유닛(타일)(3)을 포함하는 단일 칩 프로세서일 수 있는 프로세서(2)를 포함하는 컴퓨터 시스템의 개략적인 블록도이다. 프로세서(2)는 호스트(8)에 의해 할당된 워크로드(작업부하)를 처리하는데 사용되는 가속기일 수 있다. 호스트(8)는 인터페이스(10)를 통해 프로세서(2)에 워크로드 데이터를 공급할 수 있다. 거기에는 단일 프로세서(2)가 있거나, 한 카드에 연결된 다중 프로세서 및 랙내의 다중 카드가 있을 수 있다. 프로세서(2)는 인공 지능 또는 머신 러닝 분야의 워크로드를 처리하도록 설계된 지능 프로세서 유닛(IPU)으로 알려진 유형일 수 있다.
이 예에서, 타일들(3)은 열로 정렬되어 표시된다. 타일(3) 각각은 타일(3) 각각에 클럭 신호를 제공하는 구리 와이어(12)에 연결된다. 구리 와이어(12)는 프로세서(2)를 위한 클럭 트리를 제공한다. 구리 와이어(12)는 두께가 0.2 마이크로미터와 2 마이크로미터 사이가 되도록 선택된다. 구리 와이어(12)는 예를 들어 1 마이크로미터 두께일 수 있다. 구리 와이어(12)는 폭이 0.5 마이크로미터일 수 있다. 구리 와이어(12)의 두꺼운 두께는 클럭 신호의 삽입 지연을 감소시키고, 클럭 신호가 타일(3) 각각으로 매우 빠르게 전파되도록 한다. 낮은 삽입 지연을 갖는 것은 드룹을 완화하기 위해 클럭 신호를 수정할 때 유리한데, 이는 낮은 삽입 지연은 클럭 신호의 주파수에 대한 수정 사항이 수신 타일들(3)에서 적용되기까지의 시간을 줄여주기 때문이다. 이러한 프로세서(2)에 대한 삽입 지연은 대략 3나노초일 수 있다.
게다가, 구리 와이어(12)의 두께는 구리 와이어가 프로세서(2)에 대한 구조적 지지를 제공하는 추가 기능을 제공할 수 있게 한다. 따라서, 두꺼운 구리 와이어(12)는 클럭 신호를 전파하고 구조적 지지를 제공하는 이중 기능을 갖는다.
프로세서(2)가 다중-타일 프로세서로 도시되어 있지만, 다른 실시예에서, 프로세서(2)는 상이한 형태를 취할 수 있다. 프로세서(2)에 도시된 타일들(3)은 개별 처리 유닛 대신에 클럭 신호에 의해 클럭킹되는 다른 유형의 구성 요소일 수 있다.
프로세서(2)에 대한 클럭 신호는 제1 주파수의 클럭 신호를 프로세서(2)에 제공하는 클럭 소스(4)에 의해 제공된다. 이 클럭 신호를 '제1 프로세서 클럭 신호'라고 한다. 클럭 소스(4)는 제1 프로세서 클럭 신호를 제공하는 하나 이상의 위상 고정 루프(PLL)를 포함한다. 하나 이상의 위상 고정 루프는 복수 예를 들어 2개의 PLL을 포함할 수 있다. 클럭 소스(4)는 제1 프로세서 클럭 신호로서, (더 높은 클럭 속도의 클럭 신호를 제공하는) 제1 PLL의 출력과 (더 낮은 클럭 속도의 클럭 신호를 제공하는) 제2 PLL의 출력을 제공하는 것 사이에서 교번하도록 구성될 수 있다. 프로세서(2)에 제공되는 제1 프로세서 클럭 신호는 프로세서(2)뿐만 아니라 추가 프로세서에도 제공될 수 있다. 카드 커넥터 등을 통해 공급되는 클럭의 대안으로 온-보드 클럭 소스가 있을 수 있다. 즉, 클럭(4)은 프로세서(2) 내에서 구현될 수 있다.
클럭 소스(4)는 제1 프로세서 클럭 신호를 드룹 완화 회로(11)에 제공한다. 정상 동작에 있을 때, 드룹 완화 회로(11)는 주파수를 수정하지 않고 프로세서(2)로 제1 프로세서 클럭 신호를 전달한다. 드룹이 발생할 때, 드룹 완화 회로(11)는 제1 프로세서 클럭 신호를 수정하여 상이한 주파수를 갖는 제2 프로세서 클럭 신호를 생성한다. 제1 프로세서 클럭 신호는 제2 프로세서 클럭 신호를 생성하기 위해 클럭 펄스의 비율(예를 들어, 1/3)을 제거함으로써 수정된다. 즉, 드룹 완화 회로(11)는 제2 프로세서 클럭 신호를 생성하기 위해 제1 프로세서 클럭 신호의 클럭 펄스의 비율을 '파괴하는(eats)' 것이다.
드룹 완화 회로(11)는 드룹 검출기(13)로부터 전압 드룹의 표시를 수신하도록 구성된다. 드룹 완화 회로(11)는 제2 프로세서 클럭 신호를 생성하기 위해 제1 프로세서 클럭 신호를 수정함으로써 전압 드룹의 이러한 표시에 응답한다. 드룹 검출기(13)가 드룹을 검출하기 위해 동작하는 방식에 대해 다른 가능성이 존재한다. 드룹 검출기(13)는 전원 전압을 직접 측정함으로써 동작할 수 있다. 대안적으로, 드룹 검출기(13)는 검출하는 장치에서 클럭 신호(제1 프로세서 클럭 신호일 수 있음)의 에지의 위치 변화를 측정함으로써 동작할 수 있다. 에지의 위치 변화는 전압 드룹으로 인해 발생하며 따라서 전압 드룹의 표시를 제공한다.
전력 관리 집적 회로(PMIC)(7)는 공급 레일을 통해 프로세서(2)에 전원을 제공한다. 프로세서(2)에서 제공되는 공급 전압은 VDD로 표시된다. PMIC(7)는 또한 VDD의 드룹을 PMIC(7)에 나타내는 입력을 드룹 검출기(13)로부터 수신할 수 있다. 일부 경우, PMIC(7)가 VDD를 증가시키기 위해 출력 전압을 높임으로써 이 표시에 응답한다. 이는 드룹 완화 회로(11)에 의해 수행되는 클럭 펄스 제거 프로세스보다 느리게 드룹을 완화하고, 더 나아가 전력 효율을 감소시킬 수 있다. 그러나, PMIC(7)가 출력 전압을 증가시키면, 이것은 VDD를 허용 가능한 레벨 이상으로 유지하면서 클록 신호의 주파수가 프로세서의 실행 속도를 증가시키기 위해 다시 증가되도록 할 수 있다.
드룹 완화 회로(11) 및 드룹 검출기(13)를 보다 상세히 도시하는 도 2를 참조한다. 이 예에서, 드룹 검출기(13)는 제1 클럭 신호의 클럭 에지 위치의 변화를 측정함으로써 드룹을 검출하기 위해 클럭 신호(이하 "제1 클럭 신호"로 지칭됨)를 사용한다. 도 2에 표시된 예에서, 클럭 에지 위치가 측정되는 제1 클럭 신호는 프로세서(2)를 클럭킹하는데 사용되는 제1 프로세서 클럭 신호와 동일하다. 그러나, 다른 실시예에서, 상이한 클럭 신호가 이러한 목적을 위해 사용될 수 있다.
드룹 완화 회로(11)는 정지(stop) 및 램프 로직(20)과 회로(21)를 포함한다. 회로(21)는 클럭 펄스의 일부가 제1 프로세서 클럭 신호로부터 제거되는 비율 분할 기능, 및 제1 프로세서 클럭 신호가 기정의된 수의 클럭 펄스 동안 차단되는 클럭 게이팅(clockgating) 기능을 제공한다. 정지 및 램프 로직(20)은 '컨트롤러'로 지칭될 수도 있다. 회로(21)는 '클럭 신호 수정 회로'로 지칭될 수 있다.
정상 동작 동안, 임계 레벨 이상으로 상승하는 드룹의 검출 이전에, 제1 프로세서 클럭 신호는 회로(21)를 통과하고 회로(21)에 의한 수정 없이 프로세서(2)에 제공된다. 따라서, 정상 동작에서 제2 프로세서 클럭 신호는 제1 프로세서 클럭 신호와 동일한 주파수를 갖는다.
드룹 검출기(13)는 정지 및 램프 로직(20)에 드룹의 표시를 발행한다. 정지 및 램프 로직(20)은 이 드룹이 임계값을 초과했는지 여부를 결정한다. 정지 및 램프 로직(20)이 그 검출된 드룹의 레벨이 임계값을 초과한다고 결정하면, 완화 액션을 수행함으로써 응답하는 회로(21)에 신호를 보낸다.
첫 번째 선택적인 완화 단계(step)로서, 정지 및 램프 로직(20)은 회로(21)에 정지 신호를 발행한다. 회로(21)는 정지 신호에 응답하여, 제1 프로세서 클럭 신호가 프로세서(2)로 전송되는 것을 차단한다. 제1 프로세서 클럭 신호는 기정의된 수의 클럭 펄스에 대해 차단된다. 기정의된 수의 클럭 펄스는 프로세서(2)의 삽입 지연에 따라 다르다. 회로(21)는 프로세서(2)의 삽입 지연과 대략적으로 매칭하는 시간의 양 동안 제1 프로세서 클럭 신호를 차단한다. 이러한 방식으로 프로세서(2)의 삽입 지연을 매칭시키면 일단 클럭을 중지함으로써 제공된 드룹 완화가 적용되기 시작하면 클럭을 다시 시작할 수 있다. 클럭을 중지하면 프로세서(2)의 임피던스를 증가시켜 프로세서(2)에 걸친 전위차(VDD)를 증가시킴으로써 드룹을 완화한다. 클럭이 기정의된 수의 펄스 동안 차단된 후, 정지 및 램프 로직(20)은 정지 신호를 철회하고, 회로(21)는 이에 응답하여 제1 프로세서 클럭 신호의 차단을 해제하여, 클럭 펄스가 프로세서(2)에 다시 제공되도록 한다.
정지 및 램프 로직(20)은 제2 프로세서 클럭 신호를 생성하기 위해 제1 프로세서 클럭 신호로부터 제거되어야 하는 클럭 펄스의 비율의 표시를 회로(21)에 제공한다. 제거되어야 하는 클럭 신호의 비율의 표시에 응답하여 회로(21)는 제1 신호로부터 일정 비율의 클럭 펄스를 제거하여 더 낮은 주파수의 제2 프로세서 클럭 신호를 생성한다. 따라서, 제1 단계에 따라 제1 프로세서 클럭 신호가 차단 해제될 때, 차단 해제된 클럭 신호는 더 낮은 주파수에서 제공된다.
제1 프로세서 클럭 신호로부터 제거될 클럭 신호의 비율의 표시는 도 2에서 N(8)로 도시된 8비트 숫자로 구성된다. 이 숫자(N)는 일정 비율의 클럭 신호가 다음과 같이 제거됨을 나타낸다.
[방정식 2]
여기서 Fout은 제2 프로세서 클럭 신호의 주파수이고, Fin은 제1 프로세서 클럭 신호의 주파수이다. 제거될 클럭 펄스의 비율의 표시는 예를 들어 3개의 클럭 펄스마다 1개가 회로(21)에 의해 제거되도록 한다.
제2 프로세서 클럭 신호가 제1 프로세서 클럭 신호와 관련될 수 있는 방법을 도시하는 도 4를 참조한다. 도 4에 도시된 바와 같이, 회로(21)에 의한 수정 후에, 제2 프로세서 클럭 신호는 제1 프로세서 클럭 신호의 매 3개의 클럭 펄스 중 하나가 제거되어 생성된다. 도면에서 알 수 있는 바와같이, 클럭 펄스를 제거한다는 것은 클럭 펄스가 제거된 시점에서 신호가 로우(즉, 0)로 유지됨을 의미한다.
드룹 검출기(13)에 의해 제공되는 드룹의 표시는 드룹의 크기의 표시를 포함한다. 드룹의 크기에 대한 이러한 표시는 정지 및 램프 로직(20)으로 제공된다. 정지 및 램프 로직(20)은 드룹의 크기 표시를 수신하고, 드룹의 크기에 따라 제1 프로세서 클럭 신호로부터 제거될 클럭 펄스의 비율을 결정한다. 제거될 클럭 펄스의 비율은 검출된 드룹의 크기에 비례하도록 선택된다.
제1 프로세서 클럭 신호로부터 일정 비율의 클럭 펄스를 제거하도록 회로(21)를 설정한 후, 드룹 완화 회로(11)는 제1 프로세서 클럭 신호로부터 제거되는 클럭 펄스의 비율을 감소시키기 시작한다. 즉, 제2 프로세서 클럭 신호의 주파수는 점진적으로 증가한다. 이것은 회로(21)가 제1 프로세서 클럭 신호로부터 더 작은 비율의 클럭 신호를 점진적으로 제거하도록 회로(21)에 시그널링되는 N의 값을 점진적으로 증가시키는 정지 및 램프 로직(20)에 의해 수행된다. 이러한 방식으로 프로세서(2)에서 실행되는 애플리케이션이 더 빠르게 실행되도록 하려면 주파수를 높이는 것이 바람직하다.
주파수의 상승은 드룹의 크기에 대해 드룹 검출기(13)에 의해 수행된 업데이트된 측정에 응답하여 수행될 수 있다. 드룹의 크기 표시는 드룹 검출기(13)에 의해 정지 및 램프 로직20)으로 주기적으로 제공될 수 있다.
회로(21)가 드룹의 검출 이후에 제2 프로세서 클럭 신호의 주파수를 초기에 감소시킬 때, 제2 프로세서 클럭 신호의 주파수는 드룹 검출기(13)가 정지 및 램프 로직(20)에 의해 정의된 임계값을 초과하지 않는 드룹의 크기를 나타낼 때까지 이 더 낮은 레벨에서 유지될 수 있다. 드룹이 임계값을 초과하지 않는다는 결정에 응답하여, 정지 및 램프 로직(20)은 제1 프로세서 클럭 신호로부터 제거된 클럭 펄스의 비율을 감소시키기 시작한다. 정지 및 램프 로직(20)은 드룹의 크기가 임계값 이상으로 유지되는 한 제1 프로세서 클럭 신호로부터 제거된 클럭 펄스의 비율을 계속해서 감소시킨다. 따라서, 드룹이 임계값 레벨 아래로 유지되는 한 주파수는 점차 더 높은 레벨로 증가한다. 정지 및 램프 로직(20)은 변수(N)의 업데이트된 값을 회로(21)로 전송함으로써 제1 프로세서 클럭 신호로부터 제거된 클럭 펄스의 비율을 감소시킨다. 회로(21)는 제1 프로세서 클럭 신호로부터 더 작은 비율의 클럭 펄스를 제거함으로써 응답한다. 결국, 드룹이 임계값 이상으로 유지되면 제2 프로세서 클럭 신호의 주파수는 제1 프로세서 클럭 신호의 주파수와 동일할 것이다.
드룹을 제어하는 동작에 영향을 미치는 정지 및 램프 로직(20)에 저장된 상이한 변수가 있다. 이러한 변수는 필요에 따라 조정할 수 있다. 그러한 변수 중 하나는 드룹 임계값이다. 드룹이 이 임계값을 초과하면 드룹 완화 액션(조치)이 수행된다. 드룹이 이 임계값 아래로 떨어지면, 드룹이 임계값 아래로 유지되는 한 제거된 클럭 펄스의 비율이 감소한다. 변수 중 다른 하나는 위에서 논의한 제1 완화 액션을 취할 때 차단될 클럭 펄스의 수이다. 또 다른 변수는 완화 액션에 따라 클럭 주파수가 증가하는(즉, 제거된 클럭 펄스 수를 줄임으로써) 속도(rate)이다.
드룹 검출기(13)와 드룹 완화 회로(11)는 클럭 신호를 수신하는 프로세서(2)의 진입 지점(25)에 위치된다. 검출기(13)와 회로(11)를 진입 지점(25)에 위치시킴으로써, 수정된 클럭 신호가 프로세서(2)의 모든 구성 요소에 적용되는 것이 보장되는 동시에 수정되는 신호와 프로세서 구성 요소에 도달하는 그 수정된 신호 사이의 시간도 최소화된다.
상이한 유형의 드룹 검출기(13)를 사용하는 드룹 완화 장치를 도시하는 도 3을 참조한다. 이 예에서, 드룹 검출기(13)는 프로세서(2)에 제공되는 전압을 직접 측정한다. 이 드룹 검출기(13)는 전압의 측정값을 생성하고 이러한 측정값을 정지 및 램프 로직(20)에 보고하는 하나 이상의 아날로그-디지털 변환기를 포함한다. 탭 샘플링된 지연 라인과 같은 아날로그-디지털 변환기는 드룹을 빠르게 검출한다. 그러나, 탭 샘플링된 지연 라인은 드룹을 검출하기 위한 더 저렴한 대안이다. 도 3에 도시된 나머지 엘리먼트는 도 2와 관련하여 위에서 설명한 것과 동일한 방식으로 작동할 것이다.
전압 드룹을 검출하기 위한 지연 라인들을 포함하는 드룹 검출기(13)의 예를 도시하는 도 5를 참조한다. 이 드룹 검출기(13)는 탭 샘플링된 지연 라인(52)에서 클럭 펄스의 에지의 위치 변화를 측정함으로써 드룹을 측정한다. 검출기(13)는 정밀(fine) 탭 샘플링된 지연 라인(52)에 더하여 비정밀(coarse) 지연 라인(51)을 포함한다. 이들 지연 라인(51, 52)은 함께 동작하여 본 명세서에서 "제1 클럭 신호"로 지칭되는 클럭 신호의 에지의 위치를 측정한다. 비정밀 지연 라인(51)과 정밀 탭 샘플링된 지연 라인(52)은 모두 프로세서(2)에 인가되는 동일한 전압 공급을 사용하여 전원이 공급된다. 따라서, 프로세서(2)에서의 VDD의 변화는 비정밀 지연 라인(51) 및 정밀 탭 샘플링된 지연 라인(52)에 인가되는 전압의 변화와 일치할 것이다. 지연 라인(51, 52)은 신호가 각 스테이지를 통해 전파되는데 걸리는 시간(즉, 각 스테이지와 관련된 지연)이 이들에 공급되는 전압에 의존하도록 되어 있다. 지연 라인(51, 52)에 공급되는 전압이 낮을수록 지연 라인(51, 52)의 각 스테이지와 관련된 지연이 길어진다. 따라서, 각 스테이지와 관련된 지연은 공급된 전압에 따라 달라지므로 제1 클럭 신호의 에지는 전압의 변화에 따라 움직일 것이다. 제1 클럭 신호의 에지의 위치를 측정하고 이를 평균 위치와 비교함으로써, 제1 클럭 신호의 에지의 위치 변화가 검출될 수 있다. 제1 클럭 신호의 에지의 위치 변화는 VDD의 변화를 나타낸다.
비정밀 지연 라인(51)은 제1 클럭 신호에 특정 양만큼 지연을 도입하도록 구성된다. 비정밀 지연 라인(51)은 복수의 스테이지를 포함하며, 이들 각각은 신호에 지연을 적용하기 위해 활성화되거나 신호에 이러한 지연을 적용하지 않도록 활성화되지 않을 수 있다. 예를 들어, 비정밀 지연 라인은 32개의 스테이지를 포함할 수 있는데, 이들 각각은 대략 40피코초의 제1 클럭 신호에 지연을 도입할 수 있다. 그러나, 정확한 지연량은 비정밀 지연 라인(51)에 공급되는 전압에 따라 달라진다. 지연을 도입하기 위해 각 스테이지가 활성화 또는 비활성화되었는지 여부는 교정 컨트롤러(53)에 의해 제어되며, 교정 컨트롤러(53)는 신호에 지연을 도입하기 위해 활성화되어야 하는 비정밀 지연 라인(51)의 스테이지 수의 표시를 출력한다. 이 표시는 도면에서 5비트 값 'RDL_Coarse[4:0]'으로 표시된다.
정밀 탭 샘플링된 지연 라인(52)은 복수의 스테이지를 포함하고, 이들 각각은 제1 클럭 신호에 지연을 도입한다. 제1 클럭 신호는 제1 클럭 신호의 상이한 위상에서 제1 클럭 신호의 상이한 샘플이 추출되도록 각 스테이지에서 정밀 탭 샘플링된 지연 라인(52)으로부터 추출된다. 클럭 에지 위치의 변화를 측정하는데 사용될 수 있는 탭 샘플링된 지연 라인(52)의 단순화된 예시인 도 6을 참조한다. 탭 샘플링된 지연 라인(52)은 일련의 스테이지(61)를 포함하고, 이들 각각은 제1 클럭 신호에 기정의된 크기의 지연을 도입한다. 스테이지(61) 각각은 제1 클럭 신호를 수신하고, 수신 시 제1 클럭 신호의 값을 일시적으로 유지하고, 수신 후 기정의된 지연으로 제1 클럭 신호를 출력하도록 구성된 하나 이상의 플립플롭 형태의 탭을 포함할 수 있다. 샘플 신호는 지연 라인(52)의 탭들 각각이 개별 스테이지(61)에서 제1 클럭 신호의 값을 래치하게 하여 신호의 상이한 지점에서 제1 클럭 신호의 샘플이 생성되도록 하는데 사용된다.
제1 클럭 신호를 샘플링하는데 사용되는 샘플 신호는 샘플링된 제1 클럭 신호와 동일하지만 비정밀 지연 라인(51) 및 정밀 탭 샘플링 지연 라인(52)에 의해 도입된 지연이 없다. 즉, 제1 클럭 신호는 동일한 클럭 소스에서 파생된 샘플 클럭 신호의 지연된 형태를 나타낸다. 제1 클럭 신호와 샘플 클럭 신호는 동일한 주파수를 갖지만, 샘플 클럭 신호가 제1 클럭 신호의 상승 에지의 위치를 샘플링하는데 사용될 수 있도록 지연 라인들에 의해 서로 위상이 충분히 오프셋되어 있다. 비정밀 지연 라인(51)은 샘플 클럭 신호의 상승 에지가 정밀 탭 샘플링된 지연 라인(52)에 도달하여 그 정밀 탭 샘플링된 지연 라인(52)이 각 탭에서 샘플링되도록 할 때, 동일한 클럭 신호의 이전 상승 에지는 정밀 탭 샘플링된 지연 라인(52)에 위치하도록 제1 클럭 신호를 일정량만큼 지연시키기 위해 사용된다. 이런 식으로, 샘플링이 수행될 때 상승 클럭 에지의 위치가 검출될 수 있고 전압이 변화함에 따라 그의 위치의 변화가 측정될 수 있다.
비정밀 지연 라인(51)은 정밀 탭 샘플 지연 라인(52)이 더 짧고 및/또는 더 정밀하게 만들어지도록 하는데 유용하다. 일부 실시예에서, 비정밀 지연 라인(51)은 드룹 검출기(13)로부터 생략될 수 있고, 클록 신호의 이전 상승 에지를 검출하는데 필요한 모든 지연은 정밀 탭 샘플링된 지연 라인(52)에 의해 도입된다. 그러나, 이것은 클럭 신호의 더 이른 상승 에지가 후속 상승 에지가 수신될 때 정밀 탭 샘플링된 지연 라인(52)에 존재하도록 정밀 탭 샘플링된 지연 라인(52)이 요구되는 지연을 도입하기에 충분히 길고 및/또는 비정밀하게 만들어질 것을 요구한다. 정밀 탭 샘플링된 지연 라인(52)이 동작할 수 있는 방법에 대한 예를 더 상세히 도시하는 도 7을 참조한다. 도시된 바와 같이, 정밀 탭 샘플링된 지연 라인(52)은 제1 클럭 신호를 지연시키기 위해 사용되는 복수의 인버터를 포함한다. 이러한 인버터 중 하나는 도 7에서 인버터(71)로 라벨링된다. 이러한 각각의 인버터는 제1 클럭 신호에 대략 10ps의 지연을 도입할 수 있다. 제1 클럭 신호를 지연시키기 위해 사용되는 인버터들에 더하여, 정밀 탭 샘플링된 지연 라인(52)은 제1 클럭 신호를 샘플링하는데 사용되는 복수의 플립플롭을 포함한다. 이러한 플립플롭 중 하나는 도 7에서 플립플롭(72)으로 라벨링된다. 각 플립플롭은 제1 클럭 신호 및 샘플 클럭 신호를 수신하도록 구성된다. 플립플롭은 샘플 클럭 신호의 상승 에지 수신에 응답하여 제1 클럭 신호의 값을 래치할 것이다. 도시된 바와 같이, 제1 클럭 신호가 샘플링되는 각 지점에는 두 개의 플립플롭이 있다. 나중에 더 자세히 논의되는 바와같이, 2개의 플립플롭의 존재는 클럭 에지 위치의 빈번한 측정을 가능하게 하는 것돠 동시에 준안정성(metastability)을 해결할 수 있다.
시간 지연을 도입하는 것 외에도, 각 인버터는 제1 클럭 신호의 발생한다. 단일 인버터 체인을 사용하는 경우, 각 인버터 다음에 샘플을 채취하면 샘플들의 절반은 상승 에지에 대해 샘플링되고 절반은 하강 에지에 대해 샘플링된다. 샘플 탭 지연은 플립플롭들 간의 샘플링 차이를 설명하기 위해 추가 회로로 구현될 수 있지만, 이 배열은 샘플링 타이밍에 영향을 미칠 수 있고 클럭 에지가 검출될 수 정밀도를 감소시킬 수 있다.
실시예에서, 정밀 탭 샘플링된 지연 라인(52)에서, 제1 클럭 신호는 2개의 상이한 경로를 따라 분할된다. 제1 경로는 해당 경로에서 제1 클럭 신호의 제1 인스턴스를 샘플링하기 위한 제1 플립플롭 세트와 관련되는 반면, 제2 경로는 해당 경로에서 제1 클럭 신호의 제2 인스턴스를 샘플링하기 위한 제2 플립플롭 세트와 관련된다. 제1 경로의 클럭 신호는 제2 경로의 클럭 신호에 비해 반전된다. 제1 경로를 따라, 그 경로를 따라 샘플이 2개의 인버터마다 취해진다. 제2 경로를 따라, 그 경로를 따라 심플이 2개의 인버터마다 취해진다. 그 결과는 정밀 탭 샘플링된 지연 라인(52)에서 취해진 각 샘플이 단일 인버터 지연만큼 떨어져 있는 반면, 동시에 각 탭은 양의 에지를 샘플링한다는 것이다.
도 7에 도시된 바와 같이, 예들에서 논의된 바와 같이 비정밀 지연 라인(51)으로부터 수신되는 제1 클럭 신호는 정밀 탭 샘플링된 지연 라인(52)의 분할(splitter) 스테이지에서 수신된다. 이 단계에서, 클럭 신호는 두 개의 차동 경로를 따라 분할된다. 이들 경로 중 제1 경로는 분할 스테이지의 일부로서 3개의 인버터를 포함하고 제2 경로는 분할 스테이지의 일부로서 2개의 인버터를 포함한다. 그 결과, 제1 경로의 제1 클럭 신호의 인스턴스는 제2 경로의 제1 클럭 신호의 인스턴스에 대해 반전된다.
제1 지연 스테이지에서, 제2 경로를 따라 클럭 신호는 제2 경로에 연결된 입력들을 갖는 한 쌍의 플립플롭(73b) 중 하나에 의해 샘플링된다. 마찬가지로, 제1 경로를 따라 클럭 신호는 제1 경로에 연결된 입력들을 갖는 한 쌍의 플립플롭(73a) 중 하나에 의해 샘플링된다. 도시된 다음 스테이지에서, 제1 경로를 따라 클럭 신호는 한 쌍의 플립플롭(73c) 중 하나에 의해 샘플링된다. 또한, 이 스테이지에서, 제2 경로를 따라 클럭 신호는 한 쌍의 플립플롭(73d) 중 하나에 의해 샘플링된다. 한 쌍의 플립플롭(73c)은 두 개의 인버터 지연(delay)만큼 플립플롭(73a) 쌍으로부터 분리된다. 마찬가지로, 한 쌍의 플립플롭(73d)은 두 개의 인버터 지연만큼 플립플롭(73b) 쌍으로부터 분리된다. 따라서, 각 라인을 따라, 두 개의 인버터 지연은 수신되는 샘플 클럭 신호의 상승 에지에서 측정이 수행되는 각각의 탭(즉, 플립플롭 쌍)을 분리한다. 그러나, 두 라인을 따라 차동 클럭 신호를 측정하는 조합을 통해 샘플 세트가 제공될 수 있으며 여기서 각 샘플은 단일 인버터 지연으로만 분리된다.
도 7에 도시된 바와 같이, 제1 클럭 경로와 제2 클럭 경로는 한 쌍의 인버터에 의해 반복되는 지점에서 연결된다. 이들 인버터는 백투백으로 배치되며 제1 클럭 경로에서 전파되는 신호를 제2 클럭 경로의 신호와 매칭하도록 변환하는데 사용되며 그 반대로 마찬가지다. 이것은 2개의 클럭 경로를 따라 전파되는 클럭 신호를 차동으로 유지하여 2개의 클럭 경로상의 2개의 신호가 떨어져 표류하는 것을 방지한다.
이미 논의된 바와 같이, 정밀 탭 샘플링된 지연 라인(52)의 각 탭에서, 단일 플립플롭이 아니라 한 쌍의 플립플롭이 제공된다. 이것은 준안정성(metastability) 이 검출기(13)의 샘플링 레이트를 감소시키지 않고 해결될 수 있게 한다. 준안전성은 해당 플립플롭이 클럭 에지에서 제1 클럭 신호를 샘플링하는 경우 플립플롭에서 일어날 수 있다. 이 경우, 제1 클럭 신호는 샘플링될 때 높거나 낮지 않고 둘 사이의 중간 레벨을 갖는다. 플립플롭은 쌍안정, 즉 높은 값이나 낮은 값을 저장할 때 안정적으로 구성되어 있으므로, 플립플롭은 중간 레벨을 나타내는 값을 무기한 저장할 수 없다. 따라서, 제1 클럭 신호가 클럭 에지에서 샘플링되는 경우, 플립플롭은 일시적으로 준안정 상태에 들어간다. 준안정 상태에서 플립플롭을 판독되면, 그것이 판독되는 로직은 혼란스럽거나 상충되는 결과를 생성할 수 있다.
일정 시간이 지나면 플립플롭은 2개의 안정(적인) 상태 중 하나로 떨어진다. 정밀 탭 샘플링된 지연 라인(51)으로부터 판독된 결과가 아직 2개의 안정 상태 중 하나로 해결되지 않은 준안정 플립플롭에서 판독될 확률을 줄이기 위해, 제2 플립플롭 세트는 샘플 클럭 사이클의 다음 상승 에지에서 제1 플립플롭 세트에 래치된 값을 샘플링하는데 사용된다. 이 절차를 따르면, 제2 플립플롭 세트가 판독될 때까지 충분한 시간이 경과하여 제2 세트의 모든 플립플롭이 2개의 안정 상태 중 하나에 있을 것이다.
예를 들어, 플립플롭(72a, 72b)을 고려한다. 플립플롭(72a)에서 샘플 클럭 신호의 상승 에지가 수신되는 경우, 플립플롭(72a)은 연결된 클럭 경로 상의 지점에서 제1 클럭 신호의 입력 값을 래치한다. 샘플링이 발생할 때 제1 클럭 신호가 플립플롭(72a)에 대한 입력에서 상승 에지를 갖는다면, 플립플롭(72a)은 준안정 상태에 들어갈 수 있다. 샘플 클럭 신호의 다음 상승 에지가 플립플롭(72b)에서 수신될 때, 플립플롭(72a)의 출력은 플립플롭(72b)에 래치된다. 한편, 플립플롭(72a)은 제1 클럭 신호의 다음 샘플 값을 래치한다. 이전에 샘플링된 제1 클럭 신호와 플립플롭(72b)에 래치되는 해당 개별 샘플 값 사이에 하나의 클럭 사이클이 경과하기 때문에, 준안정성을 해결하기 위해 추가 클럭 사이클이 제공된다. 플립플롭(72b)이 지연 라인(52)으로부터 출력된 샘플들 중 하나를 제공하기 위해 판독될 때, 플립플롭(72b)의 출력이 2개의 안정 상태(즉, 하이 또는 로우) 중 하나가 되어 준안정성이 해결되었을 가능성이 있다.
플립플롭(72a, 72b)과 관련하여 설명된 준안정성을 해결하기 위한 동일한 기술이 정밀 탭 샘플링 지연 라인(52)의 나머지 플립플롭 쌍에 적용된다.
플립플롭의 포지티브 피드백을 증가시켜 플립플롭이 준안정 상태에서 2개의 안정 상태 중 하나로 해결되는 속도를 증가시키기 위해 각 플립플롭은 초저(ultra-low) VT(문턱 전압) 트랜지스터를 포함한다. 이러한 트랜지스터들로 플리플롭을 구성하면 트랜지스터의 포지티브 피드백이 증가하여 플립플롭이 안정 상태에 도달하는데 걸리는 시간이 줄어든다.
다시 도 5를 참조하면, 정밀 탭 샘플링된 지연 라인(52)의 탭들로부터의 샘플 출력은 정밀 탭 샘플링된 지연 라인(52)의 출력에 기초하여 클럭 에지의 위치를 결정하도록 구성된 인코더(54)에 제공된다. 클럭 에지의 위치는 신호에서 하이(즉, 1)와 로우(즉, 0) 사이의 전환이 두 샘플 중 어느 쪽에서 발생하는지 결정하기 위해 샘플을 검사함으로써 정밀 탭 샘플링된 지연 라인(52)의 출력으로부터 결정된다. 그런 다음 클럭 에지는 이 두 지점 사이로 결정된다. 인코더(54)의 출력(RDL_FINE[5:0]으로 도시됨)은 클럭 에지의 위치를 나타낸다. 정밀 탭 샘플링된 지연 라인(52)은 64개의 샘플을 출력하기 때문에 출력에는 6개의 비트가 포함되며, 이들 비트는 두 샘플 사이의 갭(gap)에서 클럭 에지가 발생했음을 나타낸다.
클럭 에지의 위치를 나타내는 출력은 정밀 평균 필터(55)에 제공된다. 정밀 평균 필터(55)는 인코더(54)로부터 상이한 출력 값을 수신하고 이들 값을 시간 경과에 따라 평균화하여 클럭 에지의 검출된 위치에 대한 평균 값(RDL_FINE_AVG[5:0]으로 표시됨)을 생성한다. 필터에 의해 출력된 평균값은 인코더(54)에 의해 새로운 클럭 에지 위치 값이 출력될 때마다 업데이트된다. 필터(55)에 의해 출력된 평균값은 클럭 에지 위치와 평균 클럭 에지 위치 사이의 차이를 결정하는 차이 계산 회로(56)로 제공된다. 이 차이는 드룹의 크기로 인한 클럭 에지의 시프트를 나타낸다. 차이는 드룹의 크기를 나타낸다.
이 드룹 표시는 도 2에 도시된 바와 같이 드룹 검출기에 의해 정지 및 램프 로직(20)으로 제공된다.
예시적인 실시예에 따른 방법(800)을 예시하는 도 8을 참조한다.
S810에서, 드룹 완화 회로는 클럭 신호 생성기로부터 제1 프로세서 클럭 신호를 수신한다.
S820에서, 드룹 검출기는 탭 샘플링된 지연 라인에서 제1 클럭 신호의 클럭 에지 위치의 변화를 측정하기 위해 탭 샘플링된 지연 라인을 이용하여 전압 드룹을 검출한다.
S830에서, 드룹 완화 회로는 드룹 검출기로부터 VDD의 전압 드룹의 표시(indication)를 수신한다.
S840에서, 전압 드룹의 표시에 응답하여, 드룹 완화 회로는 전압 드룹의 표시에 응답하여, 제1 프로세서 클럭 신호의 기정의된 수의 클럭 펄스 동안 제1 프로세서 클럭 신호가 프로세서에 공급되는 것을 차단한다.
S850에서, 전압 드룹의 표시에 응답하여, 드룹 완화 회로는 제2 프로세서 클럭 신호를 생성하기 위해 제1 프로세서 클럭 신호로부터 일정 비율의 클럭 펄스를 제거한다.
S860에서, 드룹 완화 회로는 프로세서에 제2 프로세서 클럭 신호를 제공한다.
특정 실시예가 설명되었지만, 개시된 기술의 다른 적용 및 변형은 일단 본 명세서에 개시가 주어지면 당업자에게 명백해질 수 있다.

Claims (28)

  1. 프로세서에 대한 클럭 신호의 주파수를 제어하는 방법으로서, 상기 방법은,
    클럭 생성기로부터, 프로세서에 공급하기 위한 제1 프로세서 클럭 신호를 수신하는 단계와, 상기 제1 프로세서 클럭 신호는 제1 주파수이고;
    프로세서에 공급되는 전압의 전압 드룹(droop)의 표시를 수신하는 단계와;
    전압 드룹의 표시에 응답하여, 제1 프로세서 클록 신호의 기정의된 수의 클록 펄스 동안 제1 프로세서 클록 신호가 프로세서에 공급되는 것을 차단하는 단계와;
    후속하여, 전압 드룹의 표시에 응답하여, 제2 주파수의 제2 프로세서 클럭 신호를 생성하도록 제1 프로세서 클럭 신호로부터 일정 비율(proportion)의 클럭 펄스를 제거하는 단계와, 상기 일정 비율의 클럭 펄스는 프로세서에 공급되는 전압의 전압 드룹의 표시에 포함된 전압 드룹의 크기에 따라 달라지며, 상기 제2 주파수는 제1 주파수보다 낮고; 그리고
    제2 프로세서 클럭 신호를 프로세서에 제공하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  2. 제1항에 있어서,
    상기 전압 드룹의 표시에 응답하여, 일정 비율의 클럭 펄스를 제거하는 단계는,
    전압 드룹의 표시로부터 전압 드룹이 기정의된 임계값을 초과하는지를 결정하는 단계; 및
    전압 드룹이 기정의된 임계값을 초과하는 것에 응답하여, 일정 비율의 클럭 펄스 제거를 수행하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  3. 제1항에 있어서,
    상기 방법은,
    제1 프로세서 클럭 신호로부터 일정 비율의 클럭 펄스를 제거하는 단계 이후에, 제2 주파수를 증가시키도록 제2 프로세서 클럭 신호를 조정하는 단계를 포함하고, 상기 제2 프로세서 클럭 신호를 조정하는 단계는 제1 프로세서 클럭 신호로부터 제거되는 클럭 펄스의 비율을 감소시키는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 방법은,
    전압 드룹의 표시를 생성하기 위해 공급 전압을 측정하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  7. 제6항에 있어서,
    상기 공급 전압을 측정하는 단계는 공급 전압을 측정하기 위해 아날로그-디지털 변환기를 사용하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  8. 제1항에 있어서,
    상기 방법은,
    탭 샘플링된 지연 라인에서 제1 클럭 신호의 클럭 에지 위치의 변화를 측정하기 위해 탭 샘플링된 지연 라인을 사용하여 공급 전압의 전압 드룹을 검출함으로써 전압 드룹의 표시를 생성하는 단계를 포함하고, 상기 탭 샘플링된 지연 라인은 프로세서에 전압을 공급하는 동일한 전원 공급 장치에 의해 전원이 공급되는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  9. 제8항에 있어서,
    상기 탭 샘플링된 지연 라인의 제1 클럭 신호는 제1 프로세서 클럭 신호와 동일한 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  10. 제8항에 있어서,
    상기 전압 드룹을 검출하는 것은,
    탭 샘플링된 지연 라인에서 2개의 상이한 경로를 따라 제1 클럭 신호를 분할하는 것과;
    2개의 상이한 경로 각각을 따라, 샘플 클럭 신호의 에지 수신 시, 개별 경로의 탭 세트 각각에서 제1 클럭 신호를 샘플링함으로써 제1 클럭 신호의 샘플 세트를 생성하는 것과, 상기 개별 경로의 탭 각각은 샘플 세트가 샘플 사이의 제1 클럭 신호의 반전 없이 단일 인버터 지연에 의해 각각 분리된 제1 클럭 신호의 샘플 값을 나타내도록 적어도 2개의 인버터 지연에 의해 분리되고; 그리고
    샘플 세트로부터 제1 클럭 신호의 클럭 에지 위치의 변화를 측정함으로써 전압 드룹의 크기를 결정하는 것을 포함하고,
    상기 샘플 클럭 신호는 제1 클럭 신호와 동일한 주파수를 갖는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  11. 제8항에 있어서,
    상기 제1 클럭 신호는 샘플 클럭 신호의 지연된 버전인 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  12. 제11항에 있어서,
    상기 탭 샘플링된 지연 라인에서 수신된 제1 클럭 신호는 추가 지연 라인으로부터 수신되고, 추가 지연 라인은 탭 샘플링된 지연 라인보다 더 거친(coarser) 지연 단계(stage)를 갖는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  13. 제8항에 있어서,
    상기 탭 샘플링된 지연 라인은 2개의 상이한 경로 사이에서 제1 클럭 신호의 드리프트(drift)를 제한하기 위해 2개의 상이한 경로 사이의 복수의 연결을 포함하고, 각각의 연결은 적어도 하나의 인버터를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  14. 제10항에 있어서,
    상기 탭 세트 각각은 한 쌍의 플립플롭을 포함하고, 플립플롭 쌍 각각은,
    샘플 클럭 신호의 에지의 수신에 응답하여 값을 래치하기 위해 제1 클럭 신호를 샘플링하기 위한 제1 플립플롭; 및
    샘플 클럭 신호의 후속 에지의 수신에 응답하여 제1 플립플롭의 출력으로서 값을 샘플링하기 위한 제2 플립플롭을 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  15. 제14항에 있어서,
    상기 각각의 플립플롭은 초저(ultra-low) 문턱 전압 트랜지스터를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  16. 제8항에 있어서,
    상기 전압 드룹을 검출하는 것은,
    탭 샘플링된 지연 라인에서 제1 클럭 신호에 대한 평균 클럭 에지 위치를 결정하는 것과; 그리고
    평균 클럭 에지 위치로부터 클럭 에지 위치의 편차를 결정하는 것을 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  17. 제1항에 있어서,
    프로세서에서 제2 프로세서 클럭 신호를 수신하는 단계;
    프로세서의 하나 이상의 구성 요소를 클럭킹하기 위해 프로세서의 구리 와이어를 따라 제2 프로세서 클럭 신호를 전파하는 단계를 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  18. 제17항에 있어서,
    상기 구리 와이어는 0.2 마이크로미터보다 큰 두께를 갖는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  19. 제17항에 있어서,
    상기 프로세서의 하나 이상의 구성 요소는 복수의 처리 유닛을 포함하는 것을 특징으로 하는 클럭 신호의 주파수를 제어하는 방법.
  20. 드룹 완화 회로를 포함하는 컴퓨터 시스템으로서,
    컨트롤러 회로 및 클럭 신호 수정 회로를 포함하고,
    상기 클럭 신호 수정 회로는 클럭 발생기로부터 프로세서에 공급하기 위한 제1 프로세서 클럭 신호를 수신하도록 구성되며, 상기 제1 프로세서 클럭 신호는 제1 주파수이고,
    상기 컨트롤러 회로는 프로세서에 공급되는 전압의 전압 드룹의 표시를 수신하도록 구성되고,
    상기 클럭 신호 수정 회로는:
    컨트롤러 회로에서 수신된 전압 드룹의 표시에 응답하여, 제1 클록 신호의 기정의된 수의 클록 펄스 동안 제1 클록 신호가 프로세서에 공급되는 것을 차단하고; 후속하여, 컨트롤러 회로에 수신된 전압 드룹의 표시에 응답하여, 제2 주파수의 제2 프로세서 클럭 신호를 생성하도록 제1 프로세서 클럭 신호로부터 일정 비율의 클럭 펄스를 제거하고, 상기 일정 비율의 클럭 펄스는 프로세서에 공급되는 전압의 전압 드룹의 표시에 포함된 전압 드룹의 크기에 따라 달라지며, 상기 제2 주파수는 제1 주파수보다 낮고; 그리고
    제2 프로세서 클럭 신호를 프로세서에 제공하도록 구성되는 것을 특징으로 하는 컴퓨터 시스템.
  21. 제20항에 있어서,
    상기 컨트롤러 회로는,
    전압 드룹의 표시로부터 전압 드룹이 기정의된 임계값을 초과하는지 결정하고; 그리고
    임계값이 초과되었다는 결정에 응답하여, 임계값이 초과되었다는 표시를 클럭 신호 수정 회로에 제공하도록 구성되고,
    상기 컨트롤러 회로에 수신된 전압 드룹의 표시에 응답하여, 클럭 펄스의 일부를 제거하는 것은 임계값이 초과되었다는 상기 수신된 표시에 응답하여 클럭 신호 수정 회로가 클럭 펄스의 일부를 제거하는 것을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  22. 제21항에 있어서,
    상기 임계값이 초과되었다는 표시는 클럭 펄스의 비율의 표시를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  23. 제20항에 있어서,
    상기 컴퓨터 시스템은 전압 드룹의 표시를 생성하기 위해 공급 전압을 측정하도록 구성된 드룹 검출기를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  24. 제23항에 있어서,
    상기 드룹 검출기는 공급 전압 드룹을 측정하도록 구성된 하나 이상의 아날로그-디지털 변환기를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  25. 제23항에 있어서,
    상기 드룹 검출기는 탭 샘플링된 지연 라인에서 제1 클럭 신호의 클럭 에지 위치의 변화를 측정함으로써 전압 드룹을 측정하도록 구성된 탭 샘플링된 지연 라인을 포함하고, 탭 샘플링 지연 라인은 프로세서에 전압을 공급하는 동일한 전원 공급 장치에 의해 전원이 공급되는 것을 특징으로 하는 드룹 완화 회로를 포함하는 컴퓨터 시스템.
  26. 제25항에 있어서,
    상기 탭 샘플링 지연 라인은,
    탭 샘플링된 지연 라인에서 제1 클럭 신호를 수신하기 위한 입력과;
    각각이 제1 클럭 신호를 전파하도록 구성된 2개의 상이한 클럭 경로와;
    탭 샘플링된 지연 라인에서 2개의 상이한 경로 각각을 따라 배열된 복수의 탭과, 상기 복수의 탭은 샘플 클럭 신호의 에지 수신시 각각의 탭에서 제1 클럭 신호를 샘플링함으로써 클럭 신호의 샘플 세트를 생성하도록 구성되고, 상기 상이한 경로 각각에서, 개별 경로에 있는 탭 각각은 샘플 세트가 제1 클럭 신호의 샘플 값을 나타내도록 적어도 2개의 인버터 지연에 의해 분리되고, 상기 탭 각각은 탭사이의 클럭 신호의 반전 없이 단일 인버터 지연에 의해 분리되고; 그리고
    샘플 세트로부터 제1 클럭 신호의 클럭 에지 위치의 변화를 측정함으로써 전압 드룹의 크기를 결정하도록 구성된 회로를 포함하고,
    상기 샘플 클럭 신호는 제1 클럭 신호와 동일한 주파수를 갖는 것을 특징으로 하는 컴퓨터 시스템.
  27. 제20항에 있어서,
    상기 프로세서는,
    제2 프로세서 클럭 신호를 수신하고; 그리고
    프로세서의 하나 이상의 구성 요소를 클럭킹하기 위해 프로세서의 구리 와이어를 따라 제2 프로세서 클럭 신호를 전파하도록 구성되는 것을 특징으로 하는 컴퓨터 시스템.
  28. 제20항에 있어서,
    상기 드룹 완화 회로는 프로세서에 대한 제2 프로세서 클럭 신호의 진입 지점에 위치하는 것을 특징으로 하는 드룹 완화 회로를 포함하는 컴퓨터 시스템.
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