CN114008924B - 反应性下垂限制器 - Google Patents

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Abstract

在处理器的正常操作期间，很可能会发生电压下垂，因此需要一种快速解决这种下垂的技术以降低电路定时故障的概率。这个问题是通过提供一种被配置为检测下垂并作出反应以减轻下垂的装置来解决的。该装置包括分频器，该分频器被配置为接收时钟信号发生器(例如，锁相环)的输出并产生输出信号，其中时钟信号发生器的输出中的时钟脉冲的预定部分从输出信号中被移除。通过以这种方式降低时钟信号的频率，增加了VDD，从而减轻了电压下垂。这种技术提供了防止跨处理器的过度VDD下垂的快速节流机构。

Description

反应性下垂限制器
技术领域
本公开涉及用于反应性地限制电压下垂的方法和装置。
背景技术
在操作期间，供电电压被施加到处理器以给处理器内的逻辑电路的操作供电。跨处理器供应的电压被称为VDD。当在处理器上执行一个或多个应用时，存在会影响处理器在操作期间吸收的电压的不同变量。此类因素包括处理器的有效开关电容，以及处理器的时钟频率。具体而言，可以理解的是，跨处理器的阻抗Z通过下式与有效开关电容Cs和处理器时钟频率f相关
Figure BDA0003422077300000011
在包括电源和处理器的电路中，处理器并不是唯一的阻抗源。处理器还与其它阻抗源(诸如例如由电源的内阻产生的阻抗)串联。因此，处理器是分压器的一部分，其中跨处理器的电压VDD随处理器的阻抗而增加。
因此，从等式1中可以理解，VDD将随着有效开关电容和处理器的时钟频率的变化而上升或下降。这些变量通常不会在处理器操作期间保持恒定。因此，除非调整电源电压以进行补偿，否则VDD将随着处理器的操作而变化。当Cs和f的变化缓慢发生时，有可能调整电源的输出以将VDD保持在所需的最低水平以上。但是，Cs或f的突然增加会使VDD突然下垂。这种电压下垂可以导致处理器中的定时故障，这对于处理器的操作可能是致命的。
处理器时钟频率的突然增加可以是由例如从使用慢速锁相环(PLL)切换到使用快速锁相环(PLL)造成的。例如，可以执行这种切换以更快地执行应用并使其能够更快地递送其输出。但是，由于VDD与时钟频率之间的反比关系，时钟频率的突然增加会造成VDD突然下垂。
有效开关电容的突然增加可以是由应用行为的变化造成的。这尤其可以在具有大量执行单元的处理器中看到，其中处理器中的某些事件(诸如与不同单元相关联的存储器之间的数据的同步)会导致这些单元执行计算密集型代码。执行代码的计算强度的增加导致处理器中每个时钟周期被开关的开关元件的数量增加。这种开关量的增加会增加有效开关电容，从而导致VDD降低。
发明内容
出于上述原因，在处理器的正常操作期间，很可能出现电压下降。下垂的影响会造成电路定时故障。此外，在一些情况下，由于要求升高VDD以防止电路定时故障，因此下垂会降低电源效率(并因此降低性能)。
电压的总下垂可以发生在300ns的过程中。在这个时间期间，供应电压的电源控制器可以通过增加其输出电压来响应下垂以减轻下垂。由于电源控制器受限于它可以通过升高VDD响应下垂的时间，因此剩余的大部分下垂(近似70％)可以发生在前15ns中，这在电源控制器能够响应之前。需要快速解决这种早期下垂的解决方案。
根据第一方面，提供了一种控制用于处理器的时钟信号的频率的方法，该方法包括：从时钟发生器接收用于供应给处理器的第一处理器时钟信号，第一处理器时钟信号具有第一频率；接收供应给处理器的电压中的电压下垂的指示；响应于电压下垂的指示，从第一处理器时钟信号中移除部分的时钟脉冲以生成第二频率的第二处理器时钟信号，其中第二频率低于第一频率；并且向处理器提供第二处理器时钟信号。
实施例通过提供一种装置来解决这个问题，该装置被配置为检测下垂并作出反应以减轻下垂。该装置包括分频器，该分频器被配置为接收时钟信号发生器(例如，锁相环)的输出并产生输出信号，其中时钟信号发生器的输出中时钟脉冲的预定部分从输出信号中被移除。通过以这种方式降低时钟信号的频率，增加了VDD，从而减轻了电压下垂。这种技术提供了防止跨处理器的过度VDD下垂的快速节流机构。
在一些实施例中，检测供电电压中的电压下垂的步骤包括使用抽头采样的延迟线来测量抽头采样的延迟线中时钟信号的时钟边沿位置的变化，其中抽头采样的延迟线由为处理器供应电压的同一电源供电。这提供了用于检测电压下垂的低成本技术。
在一些实施例中，响应于电压下垂的指示而移除部分的时钟脉冲的步骤包括：根据电压下垂的指示确定电压下垂超过预定阈值；并且响应于电压下垂超过预定阈值，执行移除该部分的时钟脉冲。
在一些实施例中，该方法包括，在从第一处理器时钟信号中移除该部分的时钟脉冲的步骤之后，调整第二处理器时钟信号以增加第二频率，调整第二处理器时钟信号包括减小从第一处理器时钟信号中移除的时钟脉冲的部分。
在一些实施例中，时钟脉冲的该部分取决于供应给处理器的电压中电压下垂的指示中包含的电压下垂的幅度。
在一些实施例中，该方法包括响应于电压下垂的指示并且在移除该部分的时钟脉冲的步骤之前在第一处理器时钟信号的预定数量的时钟脉冲内阻止第一处理器时钟信号被供应给处理器。
在一些实施例中，该方法包括测量供电电压以产生电压下垂的指示。
在一些实施例中，测量供电电压的步骤包括使用模数转换器来测量供电电压。
在一些实施例中，该方法包括通过使用抽头采样的延迟线检测供电电压中的电压下垂以测量抽头采样的延迟线中第一时钟信号的时钟边沿位置的变化来产生电压下垂的指示，其中抽头采样的延迟线由为处理器供应电压的同一电源供电。
在一些实施例中，抽头采样的延迟线中的第一时钟信号与处理器时钟信号相同。
在一些实施例中，检测电压下垂的步骤包括：沿着抽头采样的延迟线中的两条不同路径拆分第一时钟信号；并且通过沿着两条不同路径中的每条路径在接收到样本时钟信号的边沿后在相应路径中的抽头集合中的每个抽头处采样第一时钟信号来产生第一时钟信号的样本集合，其中相应路径中的每个抽头被至少两个反相器延迟隔开，使得样本集合表示第一时钟信号的样本值，每个样本值被单个反相器延迟隔开，而样本之间没有第一时钟信号的反相；并且通过从样本集合中测量第一时钟信号的时钟边沿位置的变化来确定电压下垂的幅度，其中样本时钟信号具有与第一时钟信号相同的频率。
在一些实施例中，第一时钟信号和样本时钟信号得自相同的时钟源。
在一些实施例中，第一时钟信号是样本时钟信号的延迟版本。
在一些实施例中，在抽头采样的延迟线处接收到的第一时钟信号是从另一条延迟线接收的，其中该另一条延迟线具有比抽头采样的延迟线更粗略的延迟级。
在一些实施例中，抽头采样的延迟线包括两条不同路径之间的多个连接，用于限制第一时钟信号在两条不同路径之间的漂移，其中每个连接包括至少一个反相器。
在一些实施例中，抽头集合中的每个抽头包括一对触发器，其中每对触发器包括：第一触发器，用于响应于样本时钟信号的边沿的接收而对第一时钟信号进行采样以锁存值；以及第二触发器，用于响应于样本时钟信号的后续边沿的接收而对该值进行采样作为第一触发器的输出。
在一些实施例中，每个触发器包括超低电压阈值晶体管。
在一些实施例中，检测电压下垂的步骤包括：确定抽头采样的延迟线中用于第一时钟信号的平均时钟边沿位置；以及确定时钟边沿位置与平均时钟边沿位置的偏差。
在一些实施例中，该方法包括在处理器处接收第二处理器时钟信号；沿着处理器的铜线传播第二处理器时钟信号以便为处理器的一个或多个组件计时。
在一些实施例中，铜线具有大于0.2微米的厚度。
在一些实施例中，处理器的一个或多个组件包括多个处理单元。
根据第二方面，提供了一种计算机系统，包括下垂减轻电路：包括控制器电路和时钟信号改变电路，时钟信号改变电路被配置为从时钟发生器接收用于供应给处理器的第一处理器时钟信号，第一处理器时钟信号具有第一频率，其中控制器电路被配置为接收供应给处理器的电压中的电压下垂的指示，其中时钟信号改变电路被配置为：响应于电压下垂的指示，从第一处理器时钟信号中移除部分的时钟脉冲以生成第二频率的第二处理器时钟信号，其中第二频率低于第一频率；并且向处理器提供第二处理器时钟信号。
在一些实施例中，控制器电路被配置为：根据电压下垂的指示确定电压下垂超过预定阈值；并且响应于超过阈值的确定，向时钟信号改变电路提供超过阈值的指示，其中响应于在控制器电路处接收到的电压下垂的指示而移除该部分的时钟脉冲的步骤包括时钟信号改变电路响应于接收到的超过阈值的指示而移除该部分的时钟脉冲。
在一些实施例中，超过阈值的指示包括时钟脉冲的该部分的指示。
在一些实施例中，计算机系统包括下垂检测器，该下垂检测器被配置为测量供电电压以产生电压下垂的指示。
在一些实施例中，下垂检测器包括一个或多个模数转换器，模数转换器被配置为测量供电电压下垂。
在一些实施例中，下垂检测器包括抽头采样的延迟线，该延迟线被配置为通过测量抽头采样的延迟线中第一时钟信号的时钟边沿位置的变化来测量电压下垂，其中抽头采样的延迟线由为处理器提供电压的同一电源供电。
在一些实施例中，抽头采样的延迟线包括：用于在抽头采样的延迟线处接收第一时钟信号的输入端；两条不同的时钟路径，每条路径被配置为传播第一时钟信号；沿着抽头采样的延迟线中的两条不同路径中的每条路径布置的多个抽头，所述多个抽头被配置为通过在接收到样本时钟信号的边沿后对每个抽头处的第一时钟信号进行采样来产生时钟信号的样本的集合，其中在每条不同路径中，相应路径中的每个抽头被至少两个反相器延迟隔开，使得样本的集合表示第一时钟信号的样本值，每个抽头被单个反相器延迟隔开，而抽头之间的时钟信号没有反相；以及被配置为通过从样本的集合中测量第一时钟信号的时钟边沿位置的变化来确定电压下垂的幅度的电路，其中样本时钟信号具有与第一时钟信号相同的频率。
在一些实施例中，计算机系统包括处理器，该处理器被配置为：接收第二处理器时钟信号；并且沿着处理器的铜线传播第二处理器时钟信号以便为处理器的一个或多个组件计时。
在一些实施例中，下垂减轻电路位于到处理器的第二处理器时钟信号的入口点处。
附图说明
为了更好地理解本发明并示出可以如何实现本发明，现在将参考附图，其中：
图1提供了具有用于减轻下垂的时钟控制系统的处理器的示意图；
图2提供了下垂检测和减轻电路的示意图，其中通过测量时钟信号边沿的位置变化来检测下垂；
图3提供了下垂检测和减轻电路的示意图，其中通过直接测量电压来检测下垂；
图4示出了对时钟信号进行的示例改变以降低频率；
图5示出了通过测量时钟信号边沿的位置变化来检测下垂的下垂检测器的示例；
图6图示了用于检测时钟信号边沿的位置的精细抽头采样的延迟线的简化示例；
图7图示了用于检测时钟信号边沿的位置的精细抽头采样的延迟线的示例；以及
图8图示了根据本申请的实施例的方法的示例。
具体实施方式
用于解决电压下垂的提议可以划分为两类：预防性和反应性。预防性方法涉及尝试防止处理器过快进入高功率状态。一种预防性提议是要求多核芯片上的核心向芯片的中央控制器发送进入各种更高功率状态的请求。中央控制器然后可以准许他们以时间交错的方式进入这些状态以便限制所产生的电流阶跃的突然性。由于电流阶跃不那么突然，因此电源管理器有时间升高其供电电压以适应不断变化的条件来限制发生的电压下垂。但是，核心准确可靠地预测其未来的功耗并非易事，并且构建与控制器的低时延互连也并非易事。
反应性方法涉及允许负载阶跃发生，然后检测和减少电压下垂。这具有不要求任何负载预测机构的优点，并且可以仅在有必要减少下垂时被调用。面临的挑战是，如何在发生下垂时非常迅速地做出反应。由于大部分的下垂发生在非常短的时间范围内(例如，15ns)，因此期望尽可能快地减少下垂。
实施例提供了用于快速减少电压下垂的反应性方法。
图1是计算机系统的示意性框图，其包括处理器2，该处理器2例如可以是包括多个处理单元(片(tile))3的单芯片处理器。处理器2可以是被用于处理由主机8分配给它的工作负载的加速器。主机8可以经由接口10向处理器2供应工作负载数据。可以有单个处理器2，或多个处理器连接在一个卡上并且多个卡在机架中。处理器2可以是被称为智能处理器单元(IPU)的类型，其被设计用于处理人工智能或机器学习领域中的工作负载。
在示例中，片3被示为按列布置。每个片3连接到铜线12，铜线12向每个片3计时信号。铜线12为处理器2计时树。铜线12的厚度被选择为在0.2微米至2微米之间。例如，铜线12可以是1微米厚。铜线12可以是0.5微米宽。铜线12的高厚度减少了时钟信号的插入延迟，并且允许时钟信号非常迅速地传播到每个片3。当改变时钟信号以减轻下垂时具有低插入延迟是有利的，因为低插入延迟减少了在对时钟信号的频率所做的改变将在接收片3处生效之前的时间量。用于这种处理器2的插入延迟可以是大致3纳秒。
此外，铜线12的厚度允许它们提供为处理器2提供结构支撑的附加功能。因此，粗铜线12具有传播时钟信号和提供结构支撑的双重功能。
虽然处理器2被示为多片处理器，但是在其它实施例中，处理器2可以采用不同的形式。处理器2中所示的片3可以是由时钟信号计时的其它类型的组件，而不是单独的处理单元。
用于处理器2的时钟信号由时钟源4提供，时钟源4向处理器2提供处于第一频率的时钟信号。这个时钟信号被称为“第一处理器时钟信号”。时钟源4包括提供第一处理器时钟信号的一个或多个锁相环(PLL)。一个或多个锁相环可以包括多个(例如，两个)PLL。时钟源4可以被配置为在提供第一PLL的输出(其提供较高时钟速度的时钟信号)和第二PLL的输出(其提供较低时钟速度的时钟信号)作为第一处理器时钟信号之间交替。提供给处理器2的第一处理器时钟信号可以提供给附加处理器以及处理器2。作为经由卡连接器或类似设备供应的时钟的替代方案，可以有板载时钟源。即，时钟4可以在处理器2内实现。
时钟源4向下垂减轻电路11提供第一处理器时钟信号。当在正常操作中时，下垂减轻电路11将第一处理器时钟信号传递到处理器2而不改变频率。当下垂发生时，下垂减轻电路11改变第一处理器时钟信号以产生具有不同频率的第二处理器时钟信号。第一处理器时钟信号通过移除部分的时钟脉冲(例如，1/3)被改变以产生第二处理器时钟信号。即，下垂减轻电路11“吃掉”第一处理器时钟信号的部分的时钟脉冲以产生第二处理器时钟信号。
下垂减轻电路11被配置为从下垂检测器13接收电压下垂的指示。下垂减轻电路11通过改变第一处理器时钟信号以产生第二处理器时钟信号来响应电压下垂的这个指示。关于下垂检测器13如何操作以检测下垂存在不同的可能性。下垂检测器13可以通过直接测量电源电压来操作。可替代地，下垂检测器13可以通过测量检测装置中时钟信号(其可以是第一处理器时钟信号)的边沿位置的变化来操作。边沿位置的变化由于电压下垂而产生，因此提供电压下垂的指示。
电源管理集成电路(PMIC)7通过电源轨向处理器2提供电力。在处理器2处提供的供电电压被标记为VDD。PMIC 7还可以从下垂检测器13接收输入，该输入向PMIC 7指示VDD的下垂。在一些情况下，PMIC 7通过升高其输出电压以增加VDD来响应这个指示。这比由下垂减轻电路11执行的时钟脉冲移除处理更慢地减轻下垂，并且此外还会降低功率效率。但是，如果PMIC7增加其输出电压，那么这可以允许再次升高时钟信号的频率以增加处理器的执行速度，同时仍将VDD保持在可接受的水平之上。
参考图2，其更详细地图示了下垂减轻电路11和下垂检测器13。在这个示例中，下垂检测器13通过测量第一时钟信号的时钟边沿位置的变化来使用时钟信号(本文称为“第一时钟信号”)来检测下垂。在图2所示的示例中，为其测量时钟边沿位置的第一时钟信号与用于为处理器2计时的第一处理器时钟信号相同。但是，在其它实施例中，不同的时钟信号可以用于这些目的。
下垂减轻电路11包括停止和斜坡逻辑20以及电路21。电路21提供分数除法功能，其中从第一处理器时钟信号中移除时钟脉冲的部分，以及时钟门控功能，其中第一处理器时钟信号被阻塞预定数量的时钟脉冲。停止和斜坡逻辑20也可以被称为“控制器”。电路21可以被称为“时钟信号改变电路”。
在正常操作期间，在检测到下垂升至高于阈值水平之前，第一处理器时钟信号通过电路21并在没有由电路21改变的情况下提供给处理器2。因此，在正常操作中，第二处理器时钟信号具有与第一处理器时钟信号相同的频率。
下垂检测器13向停止和斜坡逻辑20发出下垂的指示。停止和斜坡逻辑20确定这个下垂是否超过阈值。如果停止和斜坡逻辑20确定检测到的下垂水平超过阈值，那么它向电路21发信号，电路21通过执行减轻动作来响应。
作为第一可选的减轻步骤，停止和斜坡逻辑20向电路21发出停止信号。响应于停止信号，电路21阻止第一处理器时钟信号被发送到处理器2。第一处理器时钟信号被阻塞预定数量的时钟脉冲。时钟脉冲的预定数量取决于处理器2的插入延迟。电路21在与处理器2的插入延迟大致匹配的时间量内阻塞第一处理器时钟信号。以这种方式匹配处理器2的插入延迟允许一旦通过停止时钟提供的下垂减轻开始生效就重启时钟。停止时钟通过使处理器2的阻抗升高来减轻下垂，从而增加跨处理器2的电位差VDD。在时钟已经被阻塞预定数量的脉冲之后，停止和斜坡逻辑20撤回停止信号，并且电路21作为响应解除对第一处理器时钟信号的阻塞，使得时钟脉冲被再次提供给处理器2。
停止和斜坡逻辑20向电路21提供应当从第一处理器时钟信号中移除以产生第二处理器时钟信号的时钟脉冲的部分的指示。电路21响应于应当被移除的时钟信号的部分的指示而移除第一信号中该部分的时钟脉冲以产生较低频率的第二处理器时钟信号。因此，当第一处理器时钟信号在第一步之后被解除阻塞时，解除阻塞的时钟信号以较低的频率被提供。
要从第一处理器时钟信号中移除的时钟信号的部分的指示包括图2中示为N(8)的8位数字。这个数字N指示要移除部分的时钟信号，使得：
Figure BDA0003422077300000091
其中Fout是第二处理器时钟信号的频率，并且Fin是第一处理器时钟信号的频率。要被移除的时钟脉冲的部分的指示可以例如使得每3个时钟脉冲中的1个被电路21移除。
参考图4，其图示了第二处理器时钟信号可以如何与第一处理器时钟信号相关。如图4中所示，在被电路21改变之后，产生第二处理器时钟信号，而第一处理器时钟信号的每三个时钟脉冲中的一个被移除。如从图中可以理解的，时钟脉冲的移除意味着在被移除的时钟脉冲时信号保持低电平(即，0)。
由下垂检测器13提供的下垂的指示包括下垂幅度的指示。下垂幅度的这种指示被提供给停止和斜坡逻辑20。停止和斜坡逻辑20接收下垂幅度的指示，并且根据下垂幅度确定要从第一处理器时钟信号中移除的时钟脉冲的部分。要移除的时钟脉冲的部分被选择为与检测到的下垂的幅度成比例。
在将电路21设置为从第一处理器时钟信号中移除时钟脉冲的部分之后，下垂减轻电路11开始减小从第一处理器时钟信号中移除的时钟脉冲的部分。换句话说，第二处理器时钟信号的频率逐渐增加。这是通过停止和斜坡逻辑20逐渐增加发信号通知给电路21的N值来执行的，使得电路21逐渐从第一处理器时钟信号中移除较小部分的时钟信号。以这种方式升高频率是期望的，以便允许在处理器2上执行的应用执行得更快。
可以响应于由下垂检测器13执行的关于下垂幅度的更新后的测量而执行频率的升高。下垂幅度的指示可以由下垂检测器13周期性地提供给停止和斜坡逻辑20。
当电路21在检测到下垂之后最初降低第二处理器时钟信号的频率时，第二处理器时钟信号的频率可以保持在这个较低水平，直到下垂检测器13指示下垂幅度不超过由停止和斜坡逻辑20定义的阈值。响应于下垂没有超过阈值的确定，停止和斜坡逻辑20然后开始减小从第一处理器时钟信号移除的时钟脉冲的部分。只要下垂的幅度保持在阈值以上，停止和斜坡逻辑20就继续减小从第一处理器时钟信号中移除的时钟脉冲的部分。因此，只要下垂保持在阈值水平以下，频率就会逐渐增加到更高的水平。停止和斜坡逻辑20通过将变量N的更新后的值发送到电路21来减小从第一处理器时钟信号中移除的时钟脉冲的部分。电路21通过从第一处理器时钟信号中移除较小部分的时钟脉冲来响应。最终，如果下垂保持在阈值之上，那么第二处理器时钟信号的频率将等于第一处理器时钟信号的频率。
在停止和斜坡逻辑20中存储了影响其控制下垂的操作的不同变量。这些变量可根据需要进行调整。一个这样的变量是下垂阈值。如果下垂升高到这个阈值以上，那么将执行下垂减轻动作。如果下垂降至低于这个阈值，那么只要下垂保持在该阈值以下，被移除的时钟脉冲的部分就会减小。另一个变量是在采取上面讨论的第一减轻动作时要阻塞的时钟脉冲的数量。另一个变量是在减轻动作之后时钟频率增加的速率(即，通过减少被移除的时钟脉冲的数量)。
下垂检测器13和下垂减轻电路11定位在接收时钟信号的处理器2的入口点25处。通过将检测器13和电路11定位在入口点25，确保改变后的时钟信号被应用于处理器2的所有组件，同时还最小化信号被改变与改变后的信号到达处理器组件之间的时间。
参考图3，其图示了使用不同类型下垂检测器13的下垂减轻装置。在这个示例中，下垂检测器13直接测量提供给处理器2的电压。这个下垂检测器13包括一个或多个模数转换器，其产生电压的测量并将这些测量报告给停止和斜坡逻辑20。模数转换器与抽头采样的延迟线一样提供下垂的快速检测。但是，抽头采样的延迟线是用于检测下垂的更便宜的替代方案。图3中所示的其余元件将以与上面关于图2描述的相同方式操作。
参考图5，其图示了包括用于检测电压下垂的延迟线的下垂检测器13的示例。这个下垂检测器13通过测量抽头采样的延迟线52中时钟脉冲的边沿的位置变化来测量下垂。除了精细抽头采样的延迟线52之外，检测器13还包括粗略延迟线51。这些延迟线51、52一起操作以测量时钟信号(本文称为“第一时钟信号”)的边沿的位置。粗略延迟线51和精细抽头采样的延迟线52都使用施加到处理器2的相同电压源供电。因此，处理器2处的VDD的变化将与施加到粗略延迟线51和精细抽头采样的延迟线52上的电压的变化一致。延迟线51、52使得信号通过每一级传播所花费的时间(即，与每一级相关联的延迟)取决于供应给它们的电压。供应给延迟线51、52的电压越低，与延迟线51、52的每一级相关联的延迟越长。因此，由于与每一级相关联的延迟取决于所供应的电压，因此第一时钟信号的边沿将响应电压的变化而移动。通过测量第一时钟信号的边沿的位置并将其与平均位置进行比较，可以检测第一时钟信号的边沿的位置变化。第一时钟信号的边沿的位置变化指示VDD的变化。
粗略延迟线51被配置为在第一时钟信号中引入一定量的延迟。粗略延迟线51包括多个级，每一级可以或者被激活以对信号施加延迟，或者不被激活以便不对信号施加这种延迟。例如，粗略延迟线可以包括32个级，每一级可以将近似40皮秒的延迟引入到第一时钟信号中。但是，延迟的精确量取决于供应给粗略延迟线51的电压。每一级是被启用还是被禁用以引入其延迟由校准控制器53控制，校准控制器53输出粗略延迟线51中将被处于活动状态以将延迟引入信号中的级数的指示。这个指示在图中被示为5位值“RDL_Coarse[4:0]”。
精细抽头采样的延迟线52包括多个级，每一级将延迟引入第一时钟信号。在每一级从精细抽头采样的延迟线52中提取第一时钟信号，使得在第一时钟信号的不同相位处提取第一时钟信号的不同样本。参考图6，其是可以被用于测量时钟边沿位置的变化的抽头采样的延迟线52的简化图示。抽头采样的延迟线52包括一系列级61，每一级将预定量的延迟引入到第一时钟信号中。每个级61可以包括一个或多个触发器形式的抽头，其被配置为接收第一时钟信号，在接收时临时保持第一时钟信号的值，并接收到之后以预定延迟输出第一时钟信号。样本信号被用于使延迟线52中的每个抽头在它们相应的级61处锁存第一时钟信号的值，使得在信号中的不同点处产生第一时钟信号的样本。
用于对第一时钟信号进行采样的样本信号与被采样的第一时钟信号相同，但是没有由粗略延迟线51和精细抽头采样的延迟线52引入的延迟。换句话说，第一时钟信号表示得自相同时钟源的样本时钟信号的延迟形式。第一时钟信号和样本时钟信号具有相同的频率，但是通过延迟线在相位上彼此充分偏移以使得能够使用样本时钟信号对第一时钟信号的上升沿的位置进行采样。粗略延迟线51被用于将第一时钟信号延迟一个量，使得当样本时钟信号的上升沿到达精细抽头采样的延迟线52时，使精细抽头采样的延迟线52在每个抽头处被采样，同一时钟信号的前一个上升沿位于精细抽头采样的延迟线52中。以这种方式，当执行采样时，可以检测时钟上升沿的位置并且其测得的位置的变化随着电压而变化。
粗略延迟线51对于允许将精细抽头采样的延迟线52做得更短和/或更细是有用的。在一些实施例中，粗略延迟线51可以从下垂检测器13中省略，检测时钟信号的先前上升沿所需的所有延迟都是由精细抽头采样的延迟线52引入的。但是，这要求精细抽头采样的延迟线52制作得足够长和/或足够粗以引入所需的延迟，使得在接收到后续上升沿时在精细抽头采样的延迟线52中存在时钟信号的较早上升沿。
参考图7，其更详细地图示了关于精细抽头采样的延迟线52可以如何操作的示例。如图所示，精细抽头采样的延迟线52包括多个反相器，其被用于延迟第一时钟信号。一个这样的反相器在图7中被标记为反相器71。每个这样的反相器可以将近似10ps的延迟引入到第一时钟信号中。除了用于延迟第一时钟信号的反相器之外，精细抽头采样的延迟线52还包括多个用于对第一时钟信号进行采样的触发器。一个这样的触发器在图7中被标记为触发器72。每个触发器被配置为接收第一时钟信号和样本时钟信号。触发器将响应于样本时钟信号的上升沿的接收而锁存第一时钟信号的值。如图所示，在采样第一个时钟信号的每个点，有两个触发器。如稍后将更详细讨论的那样，两个触发器的存在允许在能够进行时钟边沿位置的频繁测量的同时解决亚稳态。
除了引入时间延迟外，每个反相器还会引起第一时钟信号的反相。如果使用单个反相器链，在每个反相器之后取得样本，那么一半的样本将对上升沿采样，一半对下降沿采样。虽然样本抽头延迟可以用附加电路来实现以解决触发器之间采样的差异，但这种布置可以对采样的定时产生影响并且会降低可以检测时钟边沿的精度。
在实施例中，在精细抽头采样的延迟线52中，第一时钟信号沿着两条不同路径被拆分。第一路径与第一触发器集合相关联，用于在那条路径中对第一时钟信号的第一实例进行采样，而第二路径与第二触发器集合相关联，用于在那条路径中对第一时钟信号的第二实例进行采样。与第二路径中的时钟信号相比，第一路径中的时钟信号被反相。沿着第一条路径，沿着该路径每两个反相器取得样本。沿着第二条路径，沿着该路径也每两个反相器取得样本。结果是在精细抽头采样的延迟线52中取得的每个样本隔开单个反相器延迟，而同时每个抽头对正边沿采样。
如图7中所示，在精细抽头采样的延迟线52的拆分器级处接收第一时钟信号，其在示例中是从所讨论的粗略延迟线51接收的。在这一级，时钟信号沿着两条差分路径被拆分。这些路径中的第一条包括三个反相器作为拆分器级的一部分，而第二条路径包括两个反相器作为拆分器级的一部分。因此，第一路径中第一时钟信号的实例相对于第二路径中第一时钟信号的实例被反相。
在第一延迟级，沿着第二路径的时钟信号由具有连接到第二路径的输入的一对触发器73b中的一个采样。同样，沿着第一路径的时钟信号由具有连接到第一路径的输入的一对触发器73a中的一个采样。在所示的下一级，沿着第一路径的时钟信号由一对触发器73c中的一个采样。而且，在这个阶段，沿着第二路径的时钟信号由一对触发器73d中的一个采样。触发器对73c与触发器对73a隔开两个反相器延迟。同样，触发器对73d与触发器对73b隔开两个反相器延迟。因此，沿着每条线，两个反相器延迟将每个抽头(即，触发器对)隔开，在接收到样本时钟信号的上升沿处在该抽头处进行测量。但是，沿着两条线进行差分时钟信号的测量的组合允许提供样本的集合，其中每个样本仅份额开单个反相器延迟。
如图7中所示，第一时钟路径和第二时钟路径通过一对反相器在重复点处连接。这些反相器背对背定位并且被用于转换在第一时钟路径上传播的信号以匹配第二时钟路径上的信号，反之亦然。这使沿着两条时钟路径传播的时钟信号保持有差别，从而防止两条时钟路径上的两个信号发生漂移。
如已经讨论的，在精细抽头采样的延迟线52中的每个抽头处，提供一对触发器，而不是单个触发器。这允许在不降低检测器13的采样率的情况下解决亚稳态问题。如果触发器在时钟边沿上对第一个时钟信号进行采样，那么触发器中会发生亚稳态。在这种情况下，第一时钟信号在被采样时不是高电平也不是低电平，而是具有介于两者之间的中间电平。由于触发器被配置为是双稳定的，即，在存储或者高值或者低值时稳定，因此触发器不能无限期地存储表示中间电平的值。因此，当第一时钟信号在时钟边沿被采样时，触发器暂时进入亚稳态。如果触发器在处于亚稳态时被读取，那么读取它的逻辑会产生混淆或冲突的结果。
在一段时间之后，触发器将进入其两个稳定状态之一。为了降低从精细抽头采样的延迟线51读取的结果将从尚未解析为其两个稳定状态之一的亚稳态触发器读取的可能性，使用第二触发器集合在样本时钟周期的下一个上升沿上对锁存在第一触发器集合中的值进行采样。通过遵循这个过程，到第二触发器集合被读取时将经过了足够的时间，使得第二集合的所有触发器将处于它们的两个稳定状态之一。
例如，考虑触发器72a、72b。当在触发器72a处接收到样本时钟信号的上升沿时，触发器72a在时钟路径上其连接到的点处锁存第一时钟信号的输入值。如果在采样发生时第一时钟信号在对触发器72a的输入处具有上升沿，那么触发器72a会进入亚稳态。当在触发器72b处接收到样本时钟信号的下一个上升沿时，触发器72a的输出被锁存在触发器72b中。触发器72a同时锁存第一时钟信号的下一个样本值。由于在第一时钟信号先前被采样与相应样本值被锁存到触发器72b中之间经过了一个时钟周期，因此提供了额外的时钟周期来解决亚稳定性。当读取触发器72b以提供从延迟线52输出的样本之一时，亚稳定性可能已经解决，触发器72b的输出是两个稳定状态之一(即，高或低)。
将关于触发器72a、72b描述的用于解决亚稳定性的相同技术应用于精细抽头采样的延迟线52中的其余触发器对。
为了增加触发器中的正反馈，从而增加触发器从亚稳态分解成两个稳定状态之一的速度，每个触发器包括超低VT(电压阈值)晶体管。通过用这样的晶体管构造触发器，晶体管的正反馈增加，从而减少了触发器达到稳定状态所需的时间。
再次参考图5，从精细抽头采样的延迟线52中的抽头输出的样本被提供给编码器54，编码器54被配置为基于精细抽头采样的延迟线52的输出来确定时钟边沿的位置。通过检查样本以确定信号中在两个样本中的哪个样本之间发生高(即，1)和低(即，0)之间的过渡，从精细抽头采样的延迟线52的输出确定时钟边沿的位置。然后确定时钟边沿在这两个点之间。编码器54的输出(示为RDL_FINE[5:0])指示时钟边沿的位置。由于精细抽头采样的延迟线52输出64个样本，因此输出包含6位，这些位指示在两个样本之间的哪个间隙中出现时钟边沿。
指示时钟边沿的位置的输出被提供给精细平均滤波器55。精细平均滤波器55从编码器54接收不同的输出值并且随时间平均这些值以产生用于时钟边沿的检测到的位置的平均值(示为RDL_FINE_AVG[5:0])。每次当编码器54输出新的时钟边沿位置值时，滤波器输出的平均值就会被更新。由滤波器55输出的平均值被提供给差异计算电路56，该电路56确定时钟边沿位置与平均时钟边沿位置之间的差异。这个差异表示由下垂的幅度造成的时钟边沿的移位。差异指示下垂的幅度。
这个下垂指示由下垂检测器提供给停止和斜坡逻辑20，如图2中所示。
参考图8，其图示了根据示例实施例的方法800。
在S810处，下垂减轻电路从时钟信号发生器接收第一处理器时钟信号。
在S820处，下垂检测器通过使用抽头采样的延迟线测量在抽头采样的延迟线中的第一时钟信号的时钟边沿位置的变化来检测电压下垂。
在S830处，下垂减轻电路从下垂检测器接收VDD中的电压下垂的指示。
在S840处，响应于电压下垂的指示，下垂减轻电路响应于电压下垂的指示而在第一处理器时钟信号的预定数量的时钟脉冲内阻止将第一处理器时钟信号供应给处理器。
在S850处，响应于电压下垂的指示，下垂减轻电路从第一处理器时钟信号中移除部分的时钟脉冲以生成第二处理器时钟信号。
在S860处，下垂减轻电路向处理器提供第二处理器时钟信号。
虽然已经描述了特定实施例，但是一旦给出本文的公开，所公开技术的其它应用和变体对于本领域技术人员来说就将变得显而易见。

Claims (19)

1.一种控制用于处理器的时钟信号的频率的方法，所述方法包括：
从时钟发生器接收用于供应给处理器的第一处理器时钟信号，所述第一处理器时钟信号具有第一频率；
接收供应给处理器的电压中的电压下垂的指示；
响应于所述电压下垂的指示，在第一处理器时钟信号的预定数量的时钟脉冲内阻止将第一处理器时钟信号供应给处理器；
随后，响应于电压下垂的指示，从第一处理器时钟信号中移除部分的时钟脉冲以生成第二频率的第二处理器时钟信号，其中所述第二频率低于所述第一频率，其中时钟脉冲的所述部分取决于供应给所述处理器的电压中电压下垂的指示中包含的电压下垂的幅度；以及
向处理器提供所述第二处理器时钟信号。
2.如权利要求1所述的方法，其中响应于电压下垂的指示而移除部分的时钟脉冲的步骤包括：
根据电压下垂的指示确定电压下垂超过预定阈值；以及
响应于电压下垂超过预定阈值，执行移除所述部分的时钟脉冲。
3.如权利要求1或权利要求2所述的方法，其中所述方法包括，在从第一处理器时钟信号中移除所述部分的时钟脉冲的步骤之后，调整第二处理器时钟信号以增加第二频率，调整第二处理器时钟信号包括减小从第一处理器时钟信号中移除的时钟脉冲的部分。
4.如权利要求1或权利要求2所述的方法，其中所述第二频率Fout通过下式与所述第一频率Fin相关：
Figure FDA0003866792830000011
其中N为整数。
5.如权利要求1或权利要求2所述的方法，其中所述方法包括测量供电电压以产生电压下垂的指示。
6.如权利要求5所述的方法，其中测量供电电压的步骤包括使用模数转换器来测量供电电压。
7.如权利要求1或权利要求2所述的方法，其中检测供电电压中的电压下垂的步骤包括使用抽头采样的延迟线以测量在抽头采样的延迟线中第一时钟信号的时钟边沿位置的变化，其中抽头采样的延迟线由为处理器供应电压的同一电源供电。
8.如权利要求7所述的方法，其中检测供电电压中的电压下垂的步骤包括：
使用另一条延迟线延迟第一时钟信号以产生延迟时钟信号，其中所述另一条延迟线由向所述处理器提供电压的相同的电源供电；以及
使用所述延迟时钟信号以确定何时在所述抽头采样的延迟线对所述第一时钟信号进行采样，以进行所述时钟边沿位置的测量。
9.如权利要求1或权利要求2所述的方法，包括在所述处理器处接收第二处理器时钟信号：
沿着处理器的铜线传播第二处理器时钟信号以用于为处理器的一个或多个组件计时。
10.如权利要求9所述的方法，其中铜线具有大于0.2微米的厚度。
11.如权利要求9所述的方法，其中处理器的所述一个或多个组件包括多个处理单元。
12.一种计算机系统，包括下垂减轻电路：包括控制器电路和时钟信号改变电路，
时钟信号改变电路被配置为从时钟发生器接收用于供应给处理器的第一处理器时钟信号，所述第一处理器时钟信号具有第一频率，
其中控制器电路被配置为接收供应给处理器的电压中的电压下垂的指示，
其中时钟信号改变电路被配置为：
响应于所述电压下垂的指示，在第一处理器时钟信号的预定数量的时钟脉冲内阻止将第一处理器时钟信号供应给处理器；
随后响应于在控制器电路处接收到的电压下垂的指示，从第一处理器时钟信号中移除部分的时钟脉冲以生成第二频率的第二处理器时钟信号，其中所述第二频率低于所述第一频率，其中时钟脉冲的所述部分取决于供应给所述处理器的电压中电压下垂的指示中包含的电压下垂的幅度；以及
向处理器提供所述第二处理器时钟信号。
13.如权利要求12所述的计算机系统，其中控制器电路被配置为：
根据电压下垂的指示确定电压下垂超过预定阈值；以及
响应于超过阈值的确定，向时钟信号改变电路提供超过阈值的指示，
其中响应于在控制器电路处接收到的所述电压下垂的指示而移除所述部分的时钟脉冲的步骤包括时钟信号改变电路响应于接收到的超过阈值的指示而移除所述部分的时钟脉冲。
14.如权利要求13所述的计算机系统，其中超过阈值的指示包括时钟脉冲的所述部分的指示。
15.如权利要求12至14中的任一项所述的计算机系统，其中计算机系统包括下垂检测器，所述下垂检测器被配置为测量供电电压以产生电压下垂的指示。
16.如权利要求15所述的计算机系统，其中下垂检测器包括一个或多个模数转换器，模数转换器被配置为测量供电电压下垂。
17.如权利要求15所述的计算机系统，其中下垂检测器包括抽头采样的延迟线，所述抽头采样的延迟线被配置为通过测量抽头采样的延迟线中第一时钟信号的时钟边沿位置的变化来测量电压下垂，其中抽头采样的延迟线由为处理器提供电压的同一电源供电。
18.如权利要求12至14中的任一项所述的计算机系统，包括所述处理器被配置为：
接收第二处理器时钟信号；以及
沿着处理器的铜线传播第二处理器时钟信号用于为处理器的一个或多个组件计时。
19.如权利要求18所述的计算机系统，其中下垂减轻电路位于第二处理器时钟信号的到处理器的入口点处。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11640834B2 (en) * 2020-10-24 2023-05-02 Mediatek Singapore Pte. Ltd. Voltage droop reduction with a secondary power supply
CN114706449B (zh) * 2022-03-28 2024-04-26 杭州中天微系统有限公司 基于自适应时钟的频率控制方法、电路及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103516210A (zh) * 2012-06-28 2014-01-15 英特赛尔美国有限公司 具有下垂控制的电压调节器的快速动态电压响应
US9503068B1 (en) * 2016-03-11 2016-11-22 Apple Inc. Supply voltage envelope detection
CN109154853A (zh) * 2016-05-16 2019-01-04 高通股份有限公司 用于减少或避免电源电压下垂的电源电压下垂管理电路
CN109478157A (zh) * 2016-07-12 2019-03-15 超威半导体公司 电压下垂的时钟调整

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4344036A (en) * 1980-01-24 1982-08-10 Burroughs Corporation Skip count clock generator
JP2000200114A (ja) * 1999-01-07 2000-07-18 Nec Corp クロック分配回路
US6586971B1 (en) * 2001-12-18 2003-07-01 Hewlett-Packard Development Company, L.P. Adapting VLSI clocking to short term voltage transients
US6882238B2 (en) * 2003-03-21 2005-04-19 Intel Corporation Method and apparatus for detecting on-die voltage variations
JP2005242570A (ja) * 2004-02-25 2005-09-08 Matsushita Electric Ind Co Ltd 半導体集積回路
US9483098B2 (en) * 2010-04-01 2016-11-01 Qualcomm Incorporated Circuits, systems and methods to detect and accommodate power supply voltage droop
US9411360B2 (en) * 2014-01-13 2016-08-09 Apple Inc. Method to manage current during clock frequency changes
WO2015126790A1 (en) * 2014-02-21 2015-08-27 Mediatek Singapore Pte. Ltd. Fast and autonomous mechanism for cpu oc protection
GB2525864B (en) * 2014-05-06 2021-04-07 Advanced Risc Mach Ltd Clock frequency reduction for an electronic device
US9582027B2 (en) * 2014-06-09 2017-02-28 Qualcomm Incorporated Clock swallowing device for reducing voltage noise
US9772375B2 (en) * 2014-08-01 2017-09-26 Oracle International Corporation High sensitivity digital voltage droop monitor for integrated circuits
US9658634B2 (en) * 2015-03-30 2017-05-23 Apple Inc. Under voltage detection and performance throttling
US9798376B2 (en) * 2015-08-03 2017-10-24 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation
US9778676B2 (en) * 2015-08-03 2017-10-03 Qualcomm Incorporated Power distribution network (PDN) droop/overshoot mitigation in dynamic frequency scaling
JP6533135B2 (ja) * 2015-09-16 2019-06-19 ルネサスエレクトロニクス株式会社 半導体装置
US10145868B2 (en) * 2016-03-14 2018-12-04 Ampere Computing Llc Self-referenced on-die voltage droop detector
KR102512819B1 (ko) * 2016-04-19 2023-03-23 삼성전자주식회사 딜레이 코드를 발생하는 전압 모니터
US10635159B2 (en) * 2016-05-27 2020-04-28 Qualcomm Incorporated Adaptive voltage modulation circuits for adjusting supply voltage to reduce supply voltage droops and minimize power consumption
US10037400B2 (en) * 2016-06-02 2018-07-31 Marvell World Trade Ltd. Integrated circuit manufacturing process for aligning threshold voltages of transistors
US10348281B1 (en) * 2016-09-06 2019-07-09 Ampere Computing Llc Clock control based on voltage associated with a microprocessor
US10148258B2 (en) * 2016-09-28 2018-12-04 Mellanox Technologies, Ltd. Power supply voltage monitoring and high-resolution adaptive clock stretching circuit
US10281965B2 (en) 2017-02-13 2019-05-07 Apple Inc. Reduced power operation using stored capacitor energy
US10303200B2 (en) * 2017-02-24 2019-05-28 Advanced Micro Devices, Inc. Clock divider device and methods thereof
US11520370B2 (en) * 2018-03-09 2022-12-06 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Delay element, delay element chain and fast all-digital clock frequency adaptation circuit for voltage droop tolerance
US10587250B2 (en) * 2018-07-18 2020-03-10 Qualcomm Incorporated Current-starving in tunable-length delay (TLD) circuits employable in adaptive clock distribution (ACD) systems for compensating supply voltage droops in integrated circuits (ICs)
US11531385B2 (en) * 2018-09-17 2022-12-20 Samsung Electronics Co., Ltd. Voltage droop monitoring circuits, system-on chips and methods of operating the system-on chips
US10587253B1 (en) * 2018-11-29 2020-03-10 Qualcomm Incorporated Ring oscillator-based programmable delay line

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103516210A (zh) * 2012-06-28 2014-01-15 英特赛尔美国有限公司 具有下垂控制的电压调节器的快速动态电压响应
US9503068B1 (en) * 2016-03-11 2016-11-22 Apple Inc. Supply voltage envelope detection
CN109154853A (zh) * 2016-05-16 2019-01-04 高通股份有限公司 用于减少或避免电源电压下垂的电源电压下垂管理电路
CN109478157A (zh) * 2016-07-12 2019-03-15 超威半导体公司 电压下垂的时钟调整

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