CN107872207B - 电源电压监测和高分辨率自适应时钟延长电路 - Google Patents

电源电压监测和高分辨率自适应时钟延长电路 Download PDF

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Abstract

描述了使用电源电压监测电路和高分辨率自适应时钟延长电路来补偿集成电路上的电压下降的集成电路和方法。在一些示例性实施方式中，该方法包括监测集成电路上的电源电压，检测集成电路中如电源的动态损耗的电压下降，以及根据检测到的电压下降来延长当前时钟周期，以在下一个时钟周期之前为集成电路上的逻辑提供更多的时间来完成。

Description

电源电压监测和高分辨率自适应时钟延长电路
技术领域
本发明的实施方式通常涉及集成电路，更具体地涉及能够响应电压下降而监视电源和时钟延长的集成电路。
背景技术
本发明涉及集成电路，特别涉及在集成电路上处理电压下降。集成密度的提高有助于现代集成电路中更高的功率密度，同时，芯片内的电阻率也有所增加。由于这些进展，静态和动态损耗都可能在集成电路的电网中发生，这些损耗对电路在完成其运行时的性能产生不利地影响。
发明概述
本发明的实施方式通过在电路运行期间动态调整集成电路的时钟频率来补偿电压下降。该电路检测到电源的下降可能导致定时故障，并通过延长时钟的波形进行响应，使集成电路上的逻辑闸在该周期内有更多的时间完成。此外，本发明的实施方式实现了一种滤波器和相位发生器，以允许比其它常规方法更高的分辨率控制。
在这方面，本发明包括用于处理电压下降的集成电路和方法。在一个示例实施方式中，集成电路包括延迟链系统，其包括多个延迟链，其中每个延迟链包括延迟链路径，并且每个延迟链路径包括不同的长度。该实施方式的集成电路还包括一组可控的捕获浮点运算器，其配置为每个时钟周期对每个延迟链路径进行采样，以确定延迟链路径中的逻辑是否在每个时钟周期期间完成；以及加法器，其配置为对确定已经通过每个时钟周期的延迟链路径数目进行求和。该实施方式的集成电路还包括滤波器，其配置为过滤确定已经通过每个时钟周期的延迟链路径的数量之和，时钟相位发生器和验证器，配置为生成多个独立时钟相位并被配置为确定多个有效的时钟相位，以及时钟相位多路转换器，其配置为从当前时钟相位切换到从多个有效时钟相位中选择的下一个时钟相位。
另外，在一些情况下，集成电路的延迟链系统可以包括同步器，其配置为在将通过的路径数目求和之前使来自延迟链路径的采样值同步。
在一些实施例中，集成电路的滤波器配置为过滤确定已经经过每个时钟周期的延迟链路径的数量之和，其配置为卡尔曼滤波器。
在另一示例性实施方式中，一种用于处理集成电路上的电压下降的方法包括：监视集成电路中的电源电压，检测集成电路中包括电源动态损耗的电压下降，以及根据检测到的电压下降，延长当前时钟周期，为在下一个时钟周期之前在集成电路上的逻辑提供更多的时间来完成。
在某些情况下，监测集成电路上的电源电压还可以包括在集成电路中运行多个延迟链，其中多个延迟链包括单独的延迟链路径，每个延迟链路径包括不同长度，每个时钟周期内对多个延迟链路径的每个延迟链路径采样，其中每个延迟链路径在当前时钟周期内从一组可控的捕获浮点运算器进行采样，以确定延迟链路径中的逻辑在当前周期内是否完成，并且将有效延迟链路径的数目求和以获得可变输出和，其中有效延迟链路径包括其逻辑在当前周期中完成的延迟链路径，并且其中可变输出和是在每个时钟周期期间的电源电压电平的表示。
另外，在一些实施例中，监测集成电路中的电源电压还可以包括在对有效的延迟链路径求和以获得可变输出和之前，同步多个延迟链路径中的每一个的输出以防止由于延迟链路径中的亚稳态的可变输出和的错误。
在一些实施例中，检测集成电路中的电压下降可以包括对可变输出和进行过滤以减小表示电源电压电平的输出和与集成电路上经历的实际电源电压电平之间的差异，其中该差异是由电路噪声引起的，并且从过滤的可变输出和集成电路上的电压下降来确定。
另外，在一些情况下，过滤可变输出和包括利用卡尔曼滤波器。
在一些实施例中，用于处理集成电路上的电压下降的方法可以包括延长当前时钟周期，通过以下方式：产生多个独立时钟相位，其中多个时钟相位中的每一个包括上升沿，并且其中多个独立时钟相位一起形成时钟相位的分布，其中分布中的多个时钟相位的上升沿被均匀的时间间隔补偿，确定有效时钟相位的数量，其中有效时钟相位包括时钟相位，其包括发生在当前时钟相位的上升沿之前的上升沿，基于检测到的电压下降从多个有效时钟相位中确定下一个时钟相位，其中下一个时钟相位包括下一个时钟频率，其将允许集成电路在下一个时钟频率周期内完成所有电路，并从当前时钟相位转移到下一个时钟相位。
在一些实施例中，确定下一个时钟相位包括从有效时钟相位确定多个时钟相位，从当前时钟相位延迟不大于半个时钟周期的多个时钟相位，以及从所确定的多个时钟相位重确定下一个时钟相位。
在一些实施例中，用于处理集成电路上的电压下降的方法还可以包括在检测到的电压下降期间监测集成电路中的电源电压，在检测到的电压下降期间检测电源电压的恢复，以及根据恢复的电源电压，动态调整时钟频率，以提高时钟频率。
附图说明
已经以常见的术语描述了本发明的实施方式，现在将参考附图，附图不一定按比例绘制，并且其中：
图1示出了根据本发明的一些示例性实施例在集成电路上的延迟链的框图；
图2示出了根据本发明的一些示例性实施例在集成电路上实施的滤波器的框图；
图3示出了根据本发明的一些示例性实施例在集成电路上实施的时钟相位发生器和验证器的框图；
图4示出了根据本发明的一些示例性实施例所生成的时钟相位的时序图；
图5是根据本发明的一些示例性实施例被配置为选择下一个时钟相位的时钟相位多路转换器的示例组件的示例框图；
图6是示出根据本发明的一些示例性实施例用于电源电压监测和高分辨率自适应时钟延长的示例性方法的流程图；和
图7是根据本发明的一些示例性实施例集成电路的部件的示例性框图。
发明详述
静态损耗或IR降低在集成电路中表现为芯片上的晶体管与提供给芯片的稳压电源之间的直流电压差。该电压差通常小于10mV每个电路。动态损耗有时称为di/dt或电压下降)是瞬态事件，峰值差异在电压下降事件期间可以在集成电路上达到100mV每个电路。
通常，电压下降可以由各种事件引起。例如，当从半空闲状态进入处理大工作量时，集成电路可能突然需要增加功率。在这种转换期间，集成电路需要大量的功率，但由于物理限制，输入功率可能无法立即提供所需的功率。集成电路将继续执行其操作，并且如果不提供所需的功率，则集成电路将从集成电路中所有晶体管中的大的备用电容开始运行。当备用电容耗尽时，集成电路然后在当前时钟频率的时钟周期内开始不能完成其操作。
在集成电路中不能完成操作可能是由于在电压下降期间逻辑阀比设计的操作慢。这种较慢的操作需要较慢的时钟频率或较高的电源余量以避免逻辑阀的启动故障。历史上，供电功率余量以恒定的方式应用，无论是在芯片的设计中还是在表征时频率与电压点的融合中。这种方法在功率方面是昂贵的，需要较大的，高泄漏阀或对给定频率增加电压(有效功率为～V2)。
目前，在集成电路中处理电压下降的最简单和最常见的方法是通过降低给定电压下的频率或者通过增加特定频率的电压来施加恒定的电源余量。最近，已经研究了恢复一些这种余量的电路技术。用于处理电压下降的一些示例性方法包括将逻辑电压反馈到锁相环中，作为改善时钟频率和定时路径延迟之间的相关性的尝试。用于处理电压下降的其他解决方案包括当电压下降超过一定阈值时将时钟延长一定量的数字系统。延长量和下降阈值通过实验确定，以便在较小的下降过程中平衡延长过长，从而降低总体平均频率，并且可能导致在较大的下降期间不能延长时钟足够长，这需要更恒定的频率/电压余量。这些解决方案中的每一个需要提供比所需要的更大的电源或具有比所需的更慢的时钟频率。此外，这些解决方案不能以高分辨率和动态方式适应电压下降。
根据本发明的一个实施方式，使用高分辨率电压监测和时钟延长来优化集成电路的性能与集成电路在电压下降时使用的功率。集成电路通过延长时钟来响应电压下降，在下一个时钟周期之前允许下降影响逻辑有更多时间完成。这是通过使用电压下降监测器和滤波器来检测集成电路上的电压下降来实现的。电压下降监测器和滤波器被构造为对电磁噪声具有恢复力并且对变化的环境进行动态响应。此外，通过产生独立的时钟相位，验证所生成的时钟相位，并且在经过验证的时钟相位和输入时钟之间进行多路转换以选择下一个时钟相位，已经在集成电路上实现了时钟延长电路，这将延长时钟并允许电路上的逻辑阀在电压下降事件期间完成操作。在一些实施方式中，本发明的集成电路是高度可配置的以在宽范围的时钟频率(例如，300MHz-2GHz)上提供高分辨率(例如1-3mV，3％时钟频率)监测和时钟延长。
现在将参考附图更全面地描述示例性实施方式，其中示出了一些实施方式但不是全部的实施方式。实际上，实施方式可以采用许多不同的形式，并且不应被解释为限于本文所阐述的实施方式；而是提供这些实施方式使本公开满足适用的法律要求。相同的附图标记始终表示相同的元件。根据一些示例性实施方式，术语“数据”，“内容”，“信息”和类似术语可以互换使用，以指代能够被发送，接收，操作和/或存储的数据。此外，本文中使用的术语“示例性”不提供用于表达任何定性评估，而仅仅是表达示例的说明。因此，任何这样的术语的使用不应认为限制本发明的实施方式的精神和范围。
图1是集成电路上的示例性延迟链系统100的组件的示例性框图。在一些实施方式中，延迟链系统包括均衡的时钟树109。均衡的时钟树109被配置为接收输入时钟信号，例如参考时钟输入参考时钟170。在一些示例中，均衡的时钟树109进一步包括用于控制包括逻辑块102、103、104、105和106的时钟树的逻辑。在一些示例中，均衡的时钟树109在延迟链系统100的延迟链开始时控制启动浮点运算器110、111和112的定时。
在一些实施例中，延迟链系统100包括延迟链，例如延迟链0 120，延迟链130和延迟链127 150。每个延迟链包括形成延迟链路径的逻辑阀。例如，延迟链130包括经由逻辑块131、132、133、134、135、136、137、138、139、140、141、142、143、144、145和146形成延迟链路径的逻辑阀。
在一些示例性实施方式中，延迟链系统100包括诸如捕获浮点运算器161、163和165的捕获浮点运算器以及同步器162、164和166。捕获浮点运算器和同步器可用于对延迟链的输出进行采样。例如，捕获浮点运算器163在每个时钟周期内对延迟链130的输出进行采样。在一些实施例中，捕获浮点运算器由均衡的时钟树160控制，时钟树160在结构和实现上可以与均衡的时钟树109类似。
在一些示例性实施方式中，延迟链系统100包括均匀分布长度的128个延迟链。在一些实施例中，这包括延迟链0 120和延迟链127 150以及延迟链0 120和延迟链127 150之间的均匀分布长度的多个延迟链，例如延迟链130。
在一些示例性实施方式中，在时钟周期开始时，在每个延迟路径的开始处，从专用的启动浮点运算器发射数据。在一些实施例中，专用浮点运算器包括启动浮点运算器110、111、112。例如，启动浮点运算器111在每个时钟周期开始时发射用于延迟链130的数据。在一些实施例中，发送到延迟链中的数据在每个时钟周期是交替的。在一些实施例中，数据也从链到链交替，使得相邻链在相反方向上转换。
在进一步实施例中，从延迟链0 120到延迟链127 150之间的每个延迟链与其相邻的链的不同在于标称延迟差。在一些实施例中，标称延迟差可以选择为小于或大于常规的逻辑阀延迟。在一些实施例中，保持陡沿速率以避免较长延迟链中的非线性增长延迟，例如延迟链127 150。在一些实施例中，每个延迟链的输出是XNOR的具有来自其启动浮点运算器的数据(没有延迟)，使得每个链的最终值在指定的延迟之后变为强信号(1'b1)。例如，在延迟链130中，逻辑块145处的延迟链逻辑的输出是XNOR的具有来自启动浮点运算器111的输出。由于数据每个周期都改变，所以一些实施例包括额外的逻辑以确保平均电压电平的最终测量不受前一周期中没有清除的延迟链的影响。
在一些实施例中，延迟链系统被配置为测量平均电压电平，其中一组精细控制的捕获浮点运算器在每个时钟周期同时采样每个延迟链。在一些实施例中，精细控制的捕获浮点运算器包括捕获浮点运算器161、163和165。例如，延迟链130由捕获浮点运算器161进行采样。在一些实施例中，确定链中采样是否高(完成)或低(失败)的定时在延迟链的发射端和延迟链的捕获端包括时钟树。在一些实施例中，选择逻辑107和频率选择(freq_sel)108用于确定延迟链采样高或低的定时。在一些实施例中，时钟树是均衡的时钟树，例如均衡的时钟树109和均衡的时钟树160。
在一些实施例中，时钟周期的定时被校准，使得目标时钟周期对于通过一些延迟链但不是全部延迟链是足够的。在电压下降事件期间，延迟链减慢，但是时钟不会，导致更少的链通过。例如，在电压下降事件期间捕获浮点运算器163可以从延迟链130采样一个低值，表明延迟链130在时钟周期内未能完成。在一些实施例中，延迟链和校准定时的分布引起了亚稳态的高风险，因为在采样捕获浮点运算器的启动/保持窗口可能存在多个延迟链完成它们各自的逻辑。在一些实施例中，为了解决亚稳态的风险，每个延迟链的输出通过同步器。
在延迟链系统100的一些实施方式中，变化和电磁噪声可能导致将延迟链处理成通过总和(passing_sum)169的误差。此外，噪声和变化可能发生在单晶体管设备的延迟链中，例如延迟链130。一些实施例中，延迟链的长度和陡沿速率将降低可变性。然而，在一些实施例中，每个延迟链的延迟将比其标称设计点百分比上更大或更小一些。例如，延迟链可能比其较短的相邻链更快，表示延迟链的逻辑阀在较短相邻延迟链的逻辑阀之前已经完成。在一些实施例中，为了降低对延迟链的变化的灵敏度，将链的输出求和为7位变量。例如，链的输出可以在加法器167处相加到寄存器168和通过通过总和169求和。在延迟分布的均匀程度上，即使出现故障，输出通过总和将是线性的在集成电路上发生的真实电压引起的延迟。对多个延迟链输出进行求和可以减少延迟链变化引起的潜在误差的数量，但不能解决在延迟中发现的电磁噪声，这可能会随周期而变化，并且可能在各个链之间相互关联。为了解决噪声，可以将滤波器应用于如图2所述的输出总和。
图2是被配置为过滤延迟链的通过总和169的集成电路上的示例性滤波器200的组件的示例性框图。在一些实施例中，延迟链系统100的高分辨率测量可以进一步要求最小化电磁噪声，使得电路对电压下降的响应不会导致电路对电压下降过度反应或变得不稳定。在一些实施例中，电路中的噪声可能来自电源。例如，除了本发明的集成电路测量的芯片范围的电压下降之外，电源可能由于局部电路操作而引起噪声。在一些实施例中，可能存在影响电源或通过延迟链的传播的其他的电磁噪声。
在一些实施例中，其他问题包括存在于由延迟链系统100中的集成电路执行的电源电压的测量中的电磁噪声。该噪声可能源自用于采样电源电压的时间间隔的跳动、在各个链中传播1和0的差异、在短时间范围内来自同步器和/或其他来源的任何亚稳态。在一些实施例中，在较长的时间范围内也可能存在温度变化，或者在准静态时间范围内也可能存在过程变化/老化。信号上的噪声可能导致集成电路响应于电压下降的时钟延长过度反应，并可能导致系统不稳定。示例性滤波器200可以被配置为仅过滤不真正代表由芯片上的逻辑看到的电压下降的噪声。
在一些实施例中，集成电路上的杂散噪声可能导致来自延迟路径的信号的误差。例如，在电压下降期间，通过总和169可以表明90个延迟路径在第一周期内通过。在下一个周期中，通过总和169可以表明由于集成电路上的噪声而导致100个延迟路径通过。未经滤波的通过总和169表明通过100个延迟路径将表明电压下降结束，即使这是由集成电路上的噪声引起的错误指示。在滤波器200中过滤通过总和169可以确保状态输出(state_out)232或控制信号仅响应实际发生在集成电路上的电压下降。例如，在表示电压下降事件正在继续的通过总和169的序列中，100个延迟路径通过的指示将被过滤掉。
在一些实施例中，滤波器200包括卡尔曼滤波器的简单实施以估计潜在噪声环境中的电源电压。可以使用以下等式对电源电压进行建模：
Xk＝Xk-1+W(k-1) (1)
Zk＝Xk+Vk (2)
在等式1和2中，k是时间指数，x是系统的状态(在这种情况下是电源电压)，Z是状态的测量(通过延迟路径的总和或通过总和169)，且v～N(0，R)和w～N(0，Q)是高斯噪声。
在一些实施例中，滤波器200利用两组等式来估算在每个时间步长系统的状态X和方差P。第一组等式描述了系统如何自行传播：
(X’)k＝X^(k-1) (3)
P’k＝P(k-1)+Q (4)
在等式3和4中，(X′)k是时间k处X的最佳估值。在一些实施例中，这些等式可以用文字表征，表示具有噪声注入的大致恒定的电压。第二组等式使用来自测量的信息：
Kk＝(P′k)/(P′k+R) (5)
(X)k＝(X’)k+Kk(zk-(X’)k) (6)
Pk＝(1-Kk)＊P’k (7)
在这些等式中，K表示卡尔曼增益。当系统中的噪声R较小时，等式5为滤波器提供更多的增益。等式6通过将增益应用于最新测量和先前估值之间的误差来更新估值。等式7描述了状态估值的方差。例如，当增益K较高时，方差较小，反之亦然。
在一些实施例中，可以在集成电路上进行近似以加速这些等式的计算。例如，可能不必以高精度计算K值；例如，6位计算值可以提供足够的精度。在一些实施例中，滤波器200被设计为利用例如在逻辑块238处的形式A/(A+B)的划分基于每个最高有效位的位置来写入特定的近似状态表。
在一些实施例中，为了估算噪声R，如等式8所示，该电路计算passing_sum 169的二阶导数S。
dR/dt+D/L＊R 1/L＊((d2S)/(dt2))2 (8)
在该等式中，D＜＝L-1，且D和L也是可配置参数。在一些实施例中，滤波器l(filter_l)276是等于log2L的输入。此外，在一些实施例中，滤波器r衰减率(filter_r_decay_rate)272等于log2D。在一些实施例中，该选择将L和D的可能值限制为2次幂，但是滤波器的实现不一定需要如此约束，或者必须使用等式9。在一些实施例中，如果存在二阶导数的稳定的大小，该微分方程的解等于对具有增益1/D和时间常数L/D的值的指数衰减。在一些实施例中，噪声R的估值通过第一近似dS/dt来实现，差值为在随后两个时间点的S的即dSn/dt＝Sn-Sn-1。该值也与之前的时间点的对应值(即d2Sn/dt2＝dSn/dt-dSn-1/dt)进行比较。二次导数然后平方。通过将L和D的log2移位来计算加权差，如等式9所示：
R(n+1)＝[LRn-DRn+(d2S/dt2)2]/L (9)
在图2的逻辑块中示出了这些方程和确定状态输出232的逻辑步骤。
在一些实施例中，滤波器可能需要多个时钟周期来确定状态输出232。在一些情况下，更长的时钟周期可以减少对确定状态输出232所需的周期数的需要。实际上，随着时钟周期变长，保持相同数量时钟周期通过滤波器可能变得越来越昂贵和不必要。在一些实施例中，通过流水线化滤波器200的逻辑来减少由多个时钟周期引起的延迟。例如，滤波器200可能需要四个时钟周期来完成逻辑以确定状态输出232。当指示更长的时钟周期时，当提供流水线旁路信号时，滤波器200中示出的一些逻辑块可能被绕过。例如，逻辑块206、222、240等根据旁路信号可能被绕过。在一些实施例中，这些逻辑块的旁路允许滤波器根据旁路信号在1,2或4个周期内完成。在一些实施例中，旁路信号是静态配置输入。这些信号在滤波器中实现为选择输入到浮点运算器输出上的多路转换器，使得根据信号，数据被存储在浮点运算器中直到下一个时钟周期，或者数据绕过浮点运算器来允许额外的逻辑运算以在相同的时钟周期内完成。例如，如果信号流水线旁路(pipeline_bypass)[0]是逻辑1，则来自逻辑块224的输出数据绕过逻辑块226并在同一周期中逻辑块228中继续。在一些实施例中，流水线旁路信号等效于频率选择输入108。
滤波器200的输出是状态输出232，其可以被转换成用于控制时钟延长的控制信号。例如，在滤波器200中，通过具有确定的阈值的简单比较器可以将状态输出232转换为4位控制信号频率控制(freq_ctl)，以将状态输出转换成控制信号。
图3是示例性时钟相位发生器和验证器的组件的示例性框图。在检测到电压下降并将输出和滤波成状态输出之后，本发明的集成电路通过延长时钟来响应电压下降，从而允许在下一个时钟周期之前完成下降影响逻辑的更多时间。可以通过从独立时钟相位的分布中选择一个来实现时钟延长。每个时钟相位可以从上一个相位延迟标称均匀的间隔tphase。如图4和图5所示一组时钟阀和OR功能可以实现下一相位的选择。在每个时钟周期之后，选择可以通过从过滤器的状态输出信号确定的频率控制前进，相位为时钟周期增加tphase*频率控制时间。
在一些实施例中，生成多个时钟相位。然后可以验证多个时钟相位，其中有效的时钟相位是可以在延长时钟周期之后被选择的相位。时钟验证标准在图4和5中有更详细的描述。
在一些实施例中，时钟相位发生器和验证器分别包括时钟相位发生器和验证器300。在一些实施例中，时钟相位发生器和验证器300产生多个时钟相位，诸如时钟相位350、360、370和360。在一些实施例中，时钟相位发生器300产生标称均匀间隔延迟的64个独立时钟，例如tphase。
在一些实施例中，诸如时钟相位350的时钟相位通过使用参考时钟输入参考时钟170，选择逻辑320，逻辑块302、304、306、308、310、312、314、316、318、322、324、326、328、330、332、340以及类似于列出的逻辑块的逻辑块产生，但未示出。产生多个时钟相位，在一些实施例中包括可以从在时钟相位输出392中的时钟相位发生器和验证器300输出的时钟相位350、360、370和380。
在一些实施例中，如时钟相位350的时钟相位通过使用如时钟输出(clk_out)394的当前时钟输入，如参考时钟170的参考时钟输入和逻辑块318、334、336、338、342、344和346来验证。被确定为有效的多个时钟相位，在一些实施例中包括可以从在有效时钟相位输出392中的时钟相位发生器和验证器300输出的时钟相位350、360、370和380。
在一些实施例中，有效的时钟相位的数量可以随时改变。为了验证时钟相位，时钟相位发生器和验证器可以包括每隔一个周期在整个时钟周期传播高信号的复制路径。可以使用由精细控制的时钟树(例如均衡的时钟树362)分布的相位[0]时钟生成的每个相位对信号的值进行采样，以确保每个时钟相位(例如时钟相位350)被同时采样。然后可以针对当前的延长时钟(例如时钟输出364)对该数据进行采样，以便与多路转换电路和滤波器同步。采样可进一步配置为仅在有效数据不传播的周期内发生。在一些实施例中，有效输出将以温度计编码：每个有效相位为1'b1(高)，并且在时钟周期单调地切换到1'b0(低)。在一些实施例中，相位产生和采样逻辑被精细地定位在集成电路上以最小化相位之间的变化。然而，存在一种风险，由于采样期间的亚稳态或路径延迟的变化无法消除，有效数据可能不会是单调的。特别地，这将发生在有效相位和无效相位之间的边界附近。为了减轻这种风险，有效相位的数量可能会减少直到从相位[0]开始计数的第一次1'b0。
在一些实施例中，确定有效相位的数量对于循环回到时钟相位发生器的开始是特别重要的。例如，如果产生无限相位串，则延长的时钟可以无限期行进；然而，在某些情况下，所选择的时钟相位必须循环回到初始相位。在一些实施例中，时钟相位必须重新循环的循环点接近但小于时钟周期。
在一些实施例中，有效相位和无效相位之间的边界确定了循环点。例如，如果最后一个有效相位大于时钟周期而小于理想循环点(恰好一个参考时钟周期)，则早期时钟相位周围的时钟周期将通过该差值接收额外的延长。然而，如果最后一个有效相位在理想循环点之后，则可能导致潜在致命的短时钟周期。
图4是由时钟相位和验证器(例如时钟相位发生器和验证器300)产生的时钟相位的示例性时序图。如结合图3所讨论的，所生成的多个时钟相位也可以被验证，其中有效的时钟相位是可以选择为下一个时钟相位以延长时钟周期而不会导致集成电路中的错误的相位。例如，只有上升沿出现在相位0的下一个上升沿(当前相位)之前，相位可能是有效的，如等式10所示：
有效
Figure BDA0001419491780000141
在该等式中，T是参考时钟的周期，例如参考时钟170，如波形402所示。
在一些实施例中，所生成的时钟相位的选择可以由波形402、404、406、408、410、412、414、416和418表示。在一些实施例中，当前时间可以由时间450表示，其在该实施例中在参考时钟波形402和相位[0]波形404的上升沿。
图5是示例性时钟相位多路转换器500的组件的示例性框图，其被配置为选择下一个时钟相位并将当前时钟相位切换到下一个时钟相位。
在一些实施例中，如时钟相位多路转换器500的时钟相位多路转换器从接收的输入(如时钟相位输出392和有效时钟相位输出390)确定下一个时钟相位信号，例如时钟输出508。在一些实施例中，时钟相位多路转换器通过利用如逻辑块502、504、506、510、512、514、518、520、522和524的逻辑阀确定下一个时钟相位信号时钟输出508。
在一些实施例中，对时钟相位的选择的其他限制可能在于下一个所选择的相位不超过从当前相位延迟的时钟周期的一半以避免短脉冲。例如，如时钟相位多路转换器500的时钟相位多路转换器可以处于当前相位[0]，如波形404所示。此外，相位发生器和验证器300可能已经产生54个有效相位。此外，控制信号选择频率控制516可以指示在前的32个相位。在该实施例中，在由时间450指示的时钟输出(相位0)的上升沿处，编码信号时钟使能(clk_enable)524改变，从而选择相位[32]波形412。如波形412所示，相位[32]较高，并且在时间450处完成多于半个周期。由于相位[32]较高，例如，从相位[0]偏移一半以上的周期，时钟阀中的锁存器如由逻辑块502和504形成的时钟阀将不会立即打开，而是最后打开。如图4所示，对于由波形404、406、408和410表示的相位[0]-[24]，阀将较早地打开，并将具有相位0的较高部分的OR相位的较高部分有效地延长了这个时钟周期的较高部分。然而，在相位[32]在上升沿454上升之前，相位[0]在下降边缘452处变低。当相位[32]上升时，可能仅仅是参考时钟周期之后的一小部分，其为新的时钟输出的上升沿，可以大大缩短时钟周期，创建一个短脉冲。
在一些实施例中，多路转换器被配置为仅选择有效的时钟相位，其也小于从当前相位延迟的半个时钟周期。在一些实施例中，频率控制516是4位值，这意味着至少有30个相位必须始终有效，以避免短脉冲。例如，可以有一系列时钟相位使电路运行，例如30*tphase-64*tphase。在一些实施例中，集成电路可以工作的范围较窄，因为tphase是过程、电压和温度的函数。因此，当频率控制处于其最大值时，电压下降可以增加最小工作周期。
在一些实施例中，集成电路用不同的时钟相位产生路径实现，类似于由频率选择控制的延迟链系统100。图4所示的相位之间的延迟单元可以由宽缓存器产生，以使变化最小化并保持陡沿。在时钟相位多路转换器500的一些实施例中，如逻辑块所示的时钟阀被小心地放置以确保从发生器到多路转换器的类似的距离路径。在一些实施例中，将时钟相位降低到一个输出时钟(例如逻辑块506)的OR阀可以由两个输入NAND和NOR阀构成，以使从其输入引脚到其输出的延迟差最小化。在一些实施例中，这些阀被排序使得没有相位经历引脚输入(A2-A1)延迟(～1-2ps)到相邻相位的两倍以上。
图6是示出用于处理集成电路中的电压下降的示例性方法的流程图。在框602，监测集成电路电源。在一些实施例中，延迟链系统100在每个时钟周期期间通过确定通过延迟链的数目(例如通过总和169)来监测集成电路的电源。例如，在具有1GHz的时钟频率和1伏电源的集成电路中，通过总和169可以指示100个延迟链通过，从而指示没有电压下降。
在框604处，集成电路配置为检测集成电路中的电压下降，例如动态损耗。在一些实施例中，检测电压下降包括测量通过总和169中较少数量的延迟链通过。例如，在具有1GHz的初始时钟频率和1伏电源的集成电路的电压下降期间，通过总和169可以指示90个延迟链通过一个时钟周期，其可以指示电压下降。在一些情况下，电源电压可能会下降到.99伏。
在一些实施例中，由于集成电路上的电磁噪声的电势，90个延迟链的通过总和169也被滤波，例如在滤波器200中。例如，在随后的时钟周期中，延迟链系统100可以表示后续通过总和为102、98和100，这表明没有电压下降。因此，只有90的通过总和169将被滤除，并且集成电路不会采取任何行动来适应电压下降。在一些实施例中，在随后的时钟周期中，延迟链系统100可以指示随后的通过总和是88、91和80，其在被滤波器200滤波后指示电压下降的早期阶段的检测。在一些实施例中，该检测到的指示从状态输出232中的滤波器输出。
在框606处，根据检测到的电压下降来延长当前时钟周期，以便在下一个时钟周期之前为集成电路上的逻辑提供更多的时间来完成。在一些实施例中，检测到的电压下降(例如状态输出232)在比较器中被处理成控制信号频率控制。在一些实施例中，时钟相位发生器和验证器300和时钟相位多路转换器500配置为接收如频率控制516的控制信号，并且选择有效的时钟相位使得时钟周期被延长。例如，频率控制516可以指示需要990MHz而不是1GHz的时钟频率。然后，多路转换器500可以选择有效的时钟相位，这将提供较慢的时钟频率。
在一些实施例中，即使在990MHz的较慢的时钟频率下，延迟链系统100和滤波器200也可以检测额外的电压下降。例如，通过总和169可以指示80个通过路径。然后，滤波器200可以在多个后续的较低通过总和169之后检测到进一步的下降。作为响应，频率控制516现在可以指示需要980MHz的时钟频率，并且时钟相位多路转换器500可以选择有效的时钟相位以提供较慢的时钟频率。时钟延迟系统100和滤波器200可以提供恒定的监测器，使得在电压下降的延长时钟期间，可以完成检测时钟的进一步的电压下降和随后的时钟延长。
在一些实施例中，随着时间的推移，输入电源将由于增加的运行负载而开始向集成电路提供所需的电流。随后，集成电路中的电压电平可能开始恢复。例如，电压电平可以从.90伏开始恢复到.91伏，然后到.92伏。随着电压电平的恢复，通过任何给定时钟周期的延迟路径的数量将开始增加。例如，通过总和169可以指示85个通过路径，然后87个通过路径，然后90个通过路径和随后增加的通过路径数，表示集成电路的恢复。然后，滤波器200可以在多个随后的较高通过总和169之后检测电压下降的放缓。作为响应，频率控制516现在可以指示从时钟频率980MHz需要更快的990MHz的时钟频率，并且时钟相位多路转换器500可以选择有效的时钟相位以提供更快的时钟频率。在一些实施例中，电源可能恢复，从而结束电压下降。在一些实施例中，延迟链系统和滤波器可以检测到时钟不再需要被延长。例如，具有1GHz的时钟频率和1伏电源的集成电路，通过总和169可以指示100个延迟链通过，并且一旦被滤波，可以指示电压下降事件已经结束。
图7是示例性集成电路的组件的示例框图。在一些实施例中，集成电路可以包括集成电路700。在一些实施例中，集成电路700可以包括延迟链系统，例如延迟链系统710。延迟链系统710可以包括多个延迟链，其中每个延迟链包括延迟链路径，并且每个延迟链路径可以包括不同的长度。延迟链系统710还可以包括一组可控的捕获浮点运算器，其被配置为每个时钟周期对每个延迟链路径进行采样，以确定延迟链路径中的逻辑是否在每个时钟周期期间完成，以及加法器，其被配置为对确定已经通过每个时钟周期的延迟链路径数目进行求和。在一些情况下，延迟链系统还可以包括同步器，其被配置为在将路径通过的数目相加之前使来自延迟链路径的采样值同步。在一些实施例中，延迟链系统710可以包括如上所述的图1的延迟链系统100。
在一些实施例中，集成电路700可以包括滤波器，例如滤波器720。在一些情况下，滤波器720可以包括滤波器，其被配置为过滤确定已经经过每个时钟周期的延迟链路径的数量之和。例如，滤波器720可以包括关于图2描述的滤波器200。在一些情况下，例如，滤波器720可以如上所述被配置为卡尔曼滤波器。
在一些实施例中，集成电路700可以包括时钟相位发生器和验证器，例如时钟相位发生器和验证器730。例如，时钟相位发生器和验证器730可以包括如上所述被配置为产生多个独立的时钟相位，并且被配置为确定多个有效时钟相位的时钟相位发生器和验证器。在一些情况下，时钟相位发生器和验证器730可以包括上面关于图3描述的时钟相位发生器和验证器300。
集成电路700可以包括如时钟相位多路转换器740的时钟相位多路转换器。在一些实施例中，时钟相位发生器多路转换器740可以包括时钟相位多路转换器，其被配置为从当前时钟相位切换到从多个有效时钟相位中选择的下一个时钟相位。例如，在一些实施例中，时钟相位发生器多路转换器740可以包括如上面关于图5所述的时钟相位多路转换器500。
本领域技术人员能想到的本发明所提及的许多修改和其他实施方式，具有上述描述和相关附图中呈现的教导的益处。因此，应当理解的是，本发明不限于所公开的具体实施方式，并且修改和其它实施方式旨在包括在所附权利要求的范围内。此外，虽然上述描述和相关附图描述了上下文中的元件和/或功能的某些示例性组合的示例性实施方式，但是应当理解，可以通过替代实施方式提供元件和/或功能的不同组合而不脱离所附权利要求的范围。在这方面，例如，除了上面明确描述的元件和/或功能之外，元件和/或功能的不同组合也被设想为可以在所附权利要求中提出。尽管这里采用了特定术语，但它们仅在通用和描述性意义上使用，而不是为了限制的目的。

Claims (10)

1.一种用于处理电压下降的集成电路，所述集成电路包括：
延迟链系统，配置成监测集成电路上的电源电压，所述延迟链系统包括：
多个延迟链，其中所述多个延迟链中的每一个包括延迟链路径，并且每个延迟链路径包括不同的长度；
一组可控的捕获浮点运算器，配置为每个时钟周期对每个延迟链路径进行采样以确定延迟链路径中的逻辑是否在每个时钟周期期间完成；和
加法器，配置为对在每个时钟周期确定已经完成的延迟链路径数目进行求和；
滤波器，配置为通过过滤在每个时钟周期确定已经完成的延迟链路径的数量之和来检测电压下降；
时钟相位发生器和验证器，配置为产生多个独立的时钟相位并配置为确定多个有效的时钟相位，其中有效的时钟相位是可以在延长时钟周期之后被选择的相位；和
时钟相位多路转换器，配置为从当前时钟相位切换到从多个有效时钟相位中选择的下一个时钟相位，使得当前时钟周期根据检测到的电压下降被延长，以在下一个时钟周期之前为集成电路上的逻辑提供更多的时间来完成。
2.根据权利要求1所述的集成电路，其中所述延迟链系统还包括同步器，配置为在将通过的路径数目求和之前使来自延迟链路径的采样值同步。
3.根据权利要求1或权利要求2所述的集成电路，其中，滤波器配置为卡尔曼滤波器。
4.一种用于处理集成电路上的电压下降的方法，包括：
监测集成电路中的电源电压；其中所述监测包括：
在集成电路中运行多个延迟链，其中所述多个延迟链包括单独的延迟链路径，每个延迟链路径包括不同的长度；
每个时钟周期对多个延迟链路径中的每一个采样，其中每个延迟链路径在当前时钟周期期间从一组可控的捕获浮点运算器进行采样，以确定延迟链路径中的逻辑是否在当前周期期间完成；和
对有效的延迟链路径的数量求和以获得可变输出和，其中有效的延迟链路径包括其逻辑在当前周期中完成的延迟链路径，并且其中可变输出和表示在每个时钟周期期间的电源电压电平；
通过过滤可变输出和来检测包括集成电路中的电源的动态损耗的电压下降；和
根据检测到的电压下降延长当前时钟周期，以在下一个时钟周期之前为集成电路上的逻辑提供更多的时间来完成；其中所述延长包括：
产生多个独立的时钟相位；
确定多个有效时钟相位，其中有效时钟相位为延长时钟周期之后被选择的相位；和
从当前时钟相位转移到从多个有效时钟相位中选择的下一个时钟相位。
5.根据权利要求4所述的方法，其中监测集成电路中的电源电压还包括：先对有效延迟链路径求和以获得可变输出和，使多个延迟链路径中的每一个的输出同步以防止由于延迟链路径中的亚稳态造成可变输出和的误差。
6.根据权利要求4或权利要求5所述的方法，其中检测集成电路中的电压下降还包括：
过滤可变输出和以减小表示电源电压电平的输出和与集成电路上经历的实际电源电压电平之间的差异，其中差异是由电路噪声引起的；和
从过滤的可变输出和确定集成电路上的电压下降。
7.根据权利要求6所述的方法，其中，对过滤可变输出和还包括利用卡尔曼滤波器。
8.根据权利要求4所述的方法，其中，延长当前时钟周期还包括：
产生多个独立时钟相位，其中多个时钟相位中的每一个包括上升沿，并且其中多个独立时钟相位一起形成时钟相位的分布，其中分布中的多个时钟相位的上升沿被均匀的时间间隔所补偿；
确定有效时钟相位的数量，其中有效时钟相位包括时钟相位，所述时钟相位包括在当前时钟相位的上升沿之前发生的上升沿；
基于检测到的电压下降从有效时钟相位的数量确定下一个时钟相位，其中下一个时钟相位包括下一个时钟频率，这将允许集成电路在下一个时钟频率周期内完成所有电路；和
从当前时钟相位切换到下一个时钟相位。
9.根据权利要求8所述的方法，其中确定下一个时钟相位还包括：
从有效时钟相位确定多个时钟相位，所述多个时钟相位从当前时钟相位延迟不大于半个时钟周期，和
从所确定的多个时钟相位确定下一个时钟相位。
10.根据权利要求4所述的方法，还包括：
在检测到电压下降期间监测集成电路中的电源电压；
在检测到电压下降期间检测电源电压的下降；和
根据所述下降动态调整时钟频率。
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