KR102611765B1 - 오버레이 에러 감소를 위한 시스템 및 방법 - Google Patents

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하오켄 훙
치치에 양
밍펑 시에
춘밍 후
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Abstract

반도체 웨이퍼가 뒤집어지고, 그 다음, 제1 및 제2 레티클에 의해 반도체 웨이퍼의 전면과 후면의 패턴화 사이에서 각각 회전되는 반도체 프로세싱 장치 및 방법이 제공된다. 몇몇 실시형태에서, 방법은, 반도체 웨이퍼의 제1 면이 제1 방향을 향하는 동안, 반도체 웨이퍼의 제1 면 상에서 제1 층을, 제1 레티클에 의해, 패턴화하는 것을 포함한다. 그 다음, 반도체 웨이퍼는 뒤집어진다. 반도체 웨이퍼를 뒤집은 이후, 제1 면과 반대쪽에 있는 반도체 웨이퍼의 제2 면이 제1 방향을 향한다. 그 다음, 반도체 웨이퍼는 제1 방향을 따라 연장되는 회전 축을 중심으로 회전되고, 반도체 웨이퍼의 제2 면 상의 제2 층이 제2 레티클에 의해 패턴화된다.

Description

오버레이 에러 감소를 위한 시스템 및 방법{SYSTEM AND METHOD FOR OVERLAY ERROR REDUCTION}
반도체 집적 회로(integrated circuit; IC) 산업은 기하 급수적 성장을 경험하여 왔다. IC 재료 및 설계에서의 기술적 진보는 IC의 세대를 생성하였는데, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정 중에, 기하학적 형상 사이즈(geometry size)(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하였지만, 기능적 밀도(즉, 칩 면적당 인터커넥트된 디바이스(interconnected device)의 수)는 일반적으로 증가하였다. 이러한 축소(scaling-down) 프로세스는, 일반적으로, 생산 효율성을 증가시키는 것 및 관련 비용을 더 낮추는 것에 의해 이점을 제공한다. 그러한 축소는, IC를 프로세싱하고 제조하는 복잡도를 또한 증가시켰다.
포토리소그래피는 방사선을 사용하여 레티클(reticle)로부터의 패턴을 워크피스로 전사하기 위한 프로세스이며, 집적 회로(IC)의 제조 동안 반복적으로 수행된다. 게다가, 포토리소그래피는 워크피스의 제1 정렬 구조체와 레티클의 제2 정렬 구조체 사이의 오버레이 가변성을 최소화하는 것에 의해 레티클을 워크피스에 정렬하기 위한 프로세스인 오버레이 제어를 포함한다.
반도체 프로세스가 더 작은 임계 치수를 제공하도록 진화하고, 디바이스가 사이즈에서 감소되고 층의 수를 포함하는 복잡도에서 증가함에 따라, 감소된 오버레이 에러를 갖는 피쳐를 정확하게 패턴화하는 방식은 디바이스의 품질, 신뢰성, 및 수율을 향상시키기 위한 것이다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 리소그래피 시스템을 예시하는 개략도이다.
도 2는, 몇몇 실시형태에 따른, 반도체 웨이퍼가 상부에 배치된 웨이퍼 스테이지의 개략적인 단면도이다.
도 3a는, 몇몇 실시형태에 따른, 노광 도구에 의한 노광 이전의 반도체 웨이퍼의 상면도 예시이다.
도 3b는 도 3a에서 도시되는 반도체 웨이퍼의 A-A' 라인을 따라 취해지는 단면도 예시이다.
도 4a는, 몇몇 실시형태에 따른 노광 도구에 의한 노광 이후의 반도체 웨이퍼의 상면도 예시이다.
도 4b는 도 4a에서 도시되는 반도체 웨이퍼의 B-B' 라인을 따라 취해지는 단면도 예시이다.
도 5a는, 몇몇 실시형태에 따른, 반도체 웨이퍼의 전면(front side)의 패턴화의 예를 개략적으로 예시한다.
도 5b는, 몇몇 실시형태에 따른, 반도체 웨이퍼의 후면(back side)의 패턴화의 예를 개략적으로 예시한다.
도 6a는, 몇몇 실시형태에 따른, 반도체 웨이퍼의 후면 상에 형성되는 패턴의 인트라 필드 영역(intra-field region)을 개략적으로 예시한다.
도 6b는, 반도체 웨이퍼의 후면 패턴화 동안 오버레이 시프트를 초래하는 렌즈 지문(lens fingerprint)의 방향성의 예를 예시하는 플롯이다.
도 6c는 반도체 웨이퍼의 전면 패턴화 동안의 렌즈 지문의 예를 예시하는 플롯이다.
도 6d는 도 6b 및 도 6c에서 도시되는 렌즈 지문의 중첩을 예시하는 플롯이다.
도 7a는, 몇몇 실시형태에 따른, 반도체 웨이퍼의 전면의 패턴화를 개략적으로 예시한다.
도 7b는, 몇몇 실시형태에 따른, 도 7a의 반도체 웨이퍼의 후면을 예시한다.
도 7c는, 몇몇 실시형태에 따른, 도 7b의 반도체 웨이퍼의 180° 회전을 개략적으로 예시한다.
도 7d는, 몇몇 실시형태에 따른, 도 7c의 반도체 웨이퍼의 후면의 패턴화의 예를 개략적으로 예시한다.
도 8a는, 몇몇 실시형태에 따른, 반도체 웨이퍼의 후면 패턴화 동안의 렌즈 지문의 방향성을 예시하는 플롯이다.
도 8b는, 몇몇 실시형태에 따른, 도 8a의 반도체 웨이퍼의 전면 패턴화 동안의 렌즈 지문의 방향성을 예시하는 플롯이다.
도 8c는 도 8a 및 도 8b에서 도시되는 렌즈 지문의 중첩을 예시하는 플롯이다.
도 9는, 몇몇 실시형태에 따른, 반도체 프로세싱 방법을 예시하는 플로우차트이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
본원에서 제공되는 실시형태는, 반도체 웨이퍼의 제1 면(side)(예를 들면, 전면) 상에 형성되는 패턴과 반도체 웨이퍼의 제2 면(예를 들면, 후면) 상에 형성되는 패턴 사이의 오버레이 에러의 감소 또는 제거를 용이하게 하는 반도체 프로세싱 장치 및 방법을 포함한다. 몇몇 실시형태에서, 일반적으로, 예를 들면, 오버레이 오프셋 또는 시프트를 초래할 수도 있는 방향성을 갖는 특정한 렌즈 지문을 갖는 EUV 리소그래피 도구의 렌즈로부터 유래하는 오버레이 에러가 감소되거나 또는 제거되는 시스템 및 방법이 제공된다. 반도체 웨이퍼의 전면 상에 형성되는 패턴과 후면 상에 형성되는 패턴 사이의 오버레이 에러를 감소시키는 것에 의해, 전면 상의 패턴화된 피쳐 또는 구조체는 반도체 웨이퍼의 후면 상의 것들과 더 잘 정렬되는데, 이것은 향상된 성능을 갖는 반도체 디바이스 구조체를 생성하고 다르게는 반도체 웨이퍼의 전면 및 후면 상의 피쳐 또는 구조체 사이의 오정렬의 경우에 바람직할 수도 있는 완화 조치를 감소시킨다.
스캐너는 포토리소그래피를 실행하기 위한 프로세스 도구이다. 스캐너는 워크피스(예를 들면, 반도체 웨이퍼)를 코팅하는 감광성 층을 레티클 패턴에 반복적으로 노광하고, 한편 워크피스는 노광 필드 레이아웃(exposure field layout)에 따라 나아가게 되거나 또는 이동되어, 노광 필드 레이아웃에 따라 워크피스 상에 배열되는 노광 필드를 정의한다. 각각의 노광에 대해, 워크피스는 새로운 노광 위치로 나아가게 되거나 또는 이동되고 레티클 패턴은 새로운 노광 위치에 걸쳐 스캔된다. 레티클 패턴과 워크피스 사이의 적절한 정렬을 유지하기 위해, 오버레이 보정이 오버레이 제어에 의해 생성될 수도 있고 스캐너의 기기 파라미터에 적용될 수도 있다.
도 1은, 본 개시의 하나 이상의 실시형태에 따른, 리소그래피 시스템(100)을 예시하는 개략도이다. 몇몇 실시형태에서, 리소그래피 시스템(100)은 트랙 장치(10), 로드 락 챔버(load lock chamber; 30), 노광 장치(50), 및 컨트롤러(70)를 포함한다. 본 개시의 실시형태는 이것으로 제한되지는 않으며, 다양한 실시형태에서, 하기에서 설명되는 피쳐 중 하나 이상이 리소그래피 시스템(100)에서 대체될 수 있거나 또는 제거될 수 있다.
몇몇 실시형태에서, 트랙 장치(10)는 순서대로 배열되는, 포토레지스트 코팅 프로세스, 현상 프로세스, 또는 등등과 같은 기판 프로세스를 수행하는 카세트 스테이션(S1) 및 프로세싱 스테이션(S2)을 포함한다. 몇몇 실시형태에서, 카세트 스테이션(S1)은 카세트 스테이지(11) 및 카세트(12)를 포함한다. 카세트 스테이지(11)는 다수의 웨이퍼 카세트, 예를 들면, 네 개 이상의 웨이퍼 카세트를 유지하는 유지 구조체이다. 각각의 카세트(12)는 복수의 반도체 웨이퍼(2)를 포함한다.
몇몇 실시형태에서, 프로세싱 스테이션(S2)은 카세트 스테이션(S1)과 로드 락 챔버(30) 사이에 위치된다. 프로세싱 스테이션(S2)은 카세트 스테이션(S1)과 로드 락 챔버(30) 사이에서 반도체 웨이퍼(2)를 이송한다.
몇몇 실시형태에서, 프로세싱 스테이션(S2)은 포토레지스트 코팅 프로세스 및 현상 프로세스를 실행하도록 구성되고, 프로세싱 스테이션(S2)은 이송 메커니즘(13), 코팅 챔버(14), 현상 챔버(15) 및 열 챔버(thermal chamber; 16)를 포함한다. 이송 메커니즘(13)은 반도체 웨이퍼(2)를 프로세싱 스테이션(S2)으로 그리고 그로부터 이송하는 이송부이다. 이송 메커니즘(13)은, 반도체 웨이퍼(2)를 코팅 챔버(14), 현상 챔버(15), 및 열 챔버(16) 사이에서 이송하기 위해 상승될 수도 있고, 좌우로 이동될 수도 있고, 앞뒤로 이동될 수도 있고, 그리고 축(예를 들면, 수직 축)을 중심으로 회전될 수도 있는 하나 이상의 이동 가능한 웨이퍼 핸들링 구조체를 포함할 수도 있다.
열 챔버(16)는, 현상 챔버(15) 또는 코팅 챔버(14)에서 수행될 처리에 대한 사전 처리 또는 사후 처리를 실행하도록 구성된다. 예를 들면, 열 챔버(16)는 웨이퍼(2)가 포토레지스트 코팅 프로세스를 거친 이후에 각각의 웨이퍼(2)를 가열하도록 구성되는 가열 유닛을 포함할 수도 있다. 대안적으로 또는 추가적으로, 열 챔버(16)는 웨이퍼(2)가 리소그래피 노광 프로세스를 거친 이후에 각각의 웨이퍼(2)를 가열하도록 구성되는 노광 후 베이킹(post-exposure baking) 유닛을 포함할 수도 있다. 대안적으로 또는 추가적으로, 열 챔버(16)는 현상 프로세스 이후에 각각의 웨이퍼(2) 상의 수분을 증발시키기 위해 가열 프로세스를 수행하도록 구성되는 베이킹 후 유닛(post-baking unit)을 포함할 수도 있다.
몇몇 실시형태에서, 리소그래피 시스템(100)은, 열 챔버(16)에 배치될 수도 있는 계측 도구(165)를 포함할 수도 있다. 몇몇 실시형태에서, 계측 도구(165)는 열 챔버(16)에서 반도체 웨이퍼(2)의 온도를 측정하도록 적응되는 열전쌍(thermal couple)을 포함한다. 몇몇 실시형태에서, 계측 도구(165)는, 열 챔버(16) 내에 배치되는 반도체 웨이퍼(2)의 지형(topography) 또는 지형 높이와 같은 하나 이상의 지형 파라미터를 측정하도록 구성된다. 예를 들면, 몇몇 실시형태에서, 계측 도구(165)는 노즐을 통해 반도체 웨이퍼(2)의 표면 상으로 가스를 방출하고 공기 압력 게이지를 통해 가스의 압력에서의 변동을 검출한다. 가스의 압력의 검출된 변동에 기초하여, 계측 도구(165)는 반도체 웨이퍼(2) 또는 그 임의의 부분의 지형(예를 들면, 지형 레벨 또는 높이)를 결정할 수도 있다.
계측 도구(165)는 컨트롤러(70)에 전기적으로 또는 통신 가능하게 커플링될 수도 있다. 몇몇 실시형태에서, 계측 도구(165)로부터의 측정치는 노광 장치(50)에 대한 하나 이상의 프로세스 파라미터를 결정하기 위해 컨트롤러(70)로 송신된다. 예를 들면, 다양한 실시형태에서, 노광 장치(50)의 하나 이상의 동작 프로세스 파라미터는 변경될 수도 있거나 또는 다르게는 반도체 웨이퍼(2) 상에 정의되는 하나 이상의 피쳐의 특정한 지형과 관련될 수도 있다. 본 출원의 실시형태는 하나 이상의 계측 도구(165)를 포함할 수도 있고, 다수의 계측 도구(165)는 한 번에 반도체 웨이퍼(2) 상에서 측정될 영역의 수에 기초하여 변할 수도 있다는 것이 인식되어야 한다.
로드 락 챔버(30)는 트랙 장치(10)와 노광 장치(50) 사이에 위치된다. 로드 락 챔버(30)는 트랙 장치(10)와 노광 장치(50) 사이에서 배열된다. 로드 락 챔버(30)는 노광 장치(50)를 트랙 장치(10)로부터 분리하는 것에 의해 노광 장치(50) 내의 대기를 보존하도록 구성된다. 로드 락 챔버(30)는, 로딩된 반도체 웨이퍼(2)가 다음에 있도록 스케줄링되는 곳에 따라 노광 장치(50) 또는 트랙 장치(10)와 호환되는 대기를 생성할 수 있다. 이것은, 로드 락 챔버(30)의 가스 함량을 변경하는 것에 의해, 예를 들면, 가스를 추가하는 것 또는 진공을 생성하는 것에 의해, 또는 노광 장치(50) 또는 트랙 장치(10)의 대기와 매치하도록 로드 락 챔버(30) 내의 대기를 조정하기 위한 임의의 다른 적절한 수단에 의해 수행될 수 있다. 정확한 대기가 도달되면, 반도체 웨이퍼(2)는 이송 메커니즘(13 또는 56)에 의해 액세스될 수 있다.
노광 장치(50)는 반도체 웨이퍼(2) 상에 코팅되는 감광성 층(예를 들면, 포토레지스트 층)을 노광하기 위해 방사선 또는 고휘도 광을 사용하도록 구성된다. 노광 장치(50)는, 각각의 방사선 소스 및 노광 모드를 사용하여 리소그래피 노광 프로세스를 수행하도록 동작 가능한 스캐너로서 일반적으로 지칭될 수도 있다. 몇몇 실시형태에서, 노광 장치(50)는 진공 용기(vacuum vessel; 51), 웨이퍼 스테이지(52), 광학 측정 도구(53), 노광 도구(54) 및 이송 메커니즘(56)을 포함한다.
진공 용기(51)는 초고진공 압력에서 진공 환경을 보존한다. 웨이퍼 스테이지(52), 광학 측정 도구(53) 및 노광 도구(54)는 진공 용기(51) 내에 배치된다. 웨이퍼 스테이지(52)는 노광 장치(50)에서의 프로세싱 동안 반도체 웨이퍼(2)를 지지하거나 또는 유지하도록 구성되는데, 예를 들면, 웨이퍼 스테이지(52)는 반도체 웨이퍼(2)에 물리적으로 커플링될 수도 있다. 몇몇 실시형태에서, 웨이퍼 스테이지(52)는 진공 용기(51) 내에 배치되고 선형 모터(도시되지 않음)와 같은 구동 부재에 의해 측정 위치(실선에 의해 나타내어짐)와 노광 위치(점선에 의해 나타내어짐) 사이에서 이동 가능하다. 몇몇 실시형태에서, 웨이퍼 스테이지(52)는, 예를 들면, 측정 위치와 노광 위치 사이에서 반도체 웨이퍼(2)를 이송하기 위해, 반경 방향으로 또는 회전 가능하게(rotationally) 이동 가능하다. 또한, 웨이퍼 스테이지(52)의 회전 이동은, 예를 들면, 하나 이상의 리소그래피 프로세스 또는 노광 위치에서의 노광 사이에서, 회전 축(예를 들면, 수직 축)을 중심으로 반도체 웨이퍼(2)를 회전시키는 것을 용이하게 할 수도 있다.
광학 측정 도구(53)는 반도체 웨이퍼(2)의 지형, 예를 들면, 지형 높이를 측정하도록 그리고 반도체 웨이퍼(2) 또는 그 임의의 부분의 지형(예를 들면, 지형 높이 또는 레벨)에 대한 결정을 제공하도록 구성된다. 광학 측정 도구(53)는 웨이퍼 스테이지(52)가 측정 위치에 위치될 때 웨이퍼 스테이지(52) 위에 배치된다.
몇몇 실시형태에서, 광학 측정 도구(53)는 트랜스듀서(31) 및 수집기(32)를 포함한다. 트랜스듀서(31)는 반도체 웨이퍼(2)의 표면으로 측정 신호(예컨대, 방사선의 포커싱된 입사 빔)를 방출하도록 구성된다. 수집기(32)는 반도체 웨이퍼(2)로부터 반사되는 측정 신호를 수신하도록 구성된다. 광학 측정 도구(53)는 컨트롤러(70)에 전기적으로 또는 통신 가능하게 커플링될 수도 있다. 광학 측정 도구(53)로부터의 측정치(예컨대 반도체 웨이퍼(2)의 지형)은 노광 장치(50)에 대한 하나 이상의 프로세스 파라미터를 결정하기 위해 컨트롤러(70)로 송신된다.
노광 도구(54)는, 반도체 웨이퍼(2) 상에 코팅되는 감광성 층 위에 소망되는 패턴을 인쇄하거나 또는 다르게는 전사하기 위해 빔의 단면의 패턴을 포함하는 방사선 빔을 반도체 웨이퍼(2)의 표면 상으로 적용하도록 구성된다. 노광 도구(54)는 웨이퍼 스테이지(52)가 노광 위치에 배치될 때 웨이퍼 스테이지(52) 위에 배치될 수도 있다.
도 2는, 몇몇 실시형태에 따른, 반도체 웨이퍼(2)가 상부에 배치된 웨이퍼 스테이지(52)의 개략적인 단면도이다. 웨이퍼 스테이지(52)는 유전체 바디(dielectric body; 21), 전력 공급부(57) 및 전극(71)의 쌍을 포함한다. 전극(71)은 유전체 바디(21) 내에 임베딩된다. 유전체 바디(21)는 전극(71)이 그 안에 임베딩된 절연체일 수도 있다.
다양한 실시형태에서, 전극(71)은 모노폴라(monopolar) 또는 바이폴라(bipolar) 배열로 전력 공급부(57)에 커플링될 수도 있다. 동작에서, 전력 공급부(57)는 전극(71)에 전압을 인가하고, 예를 들면, 음전하와 같은 정전하(electrostatic charge)를 초래한다. 반도체 웨이퍼(2)가 웨이퍼 스테이지(52) 상에서 지지되게 하는 후면 상의 또는 그 부근의 반도체 웨이퍼(2)에서는 반대 극성의 정전하, 예를 들면, 양전하가 축적된다. 웨이퍼의 휨(warpage) 또는 오염 재료의 존재, 등등과 같은, 척(chuck) 상에서 지지되는 웨이퍼의 후면 상의 하나 이상의 속성에 기인하여, G와 같은 갭이 존재할 수도 있다.
반대 극성을 갖는 축적된 전하 사이의 정전 인력(electrostatic attraction)에 의해 클램핑력(clamping force)이 야기된다. 클램핑력은 반도체 웨이퍼(2)를 웨이퍼 스테이지(52)에 유지하거나 또는 고정한다. 클램핑력은, 갭(G)의 사이즈, 전극(71)과 웨이퍼 스테이지(52)의 상단(top) 표면 사이의 유전체 바디(21)의 두께, 및 전극(71)에 인가되는 전압을 비롯한, 다양한 인자에 의존한다.
웨이퍼 스테이지(52)의 구성은 상기에서 설명되는 예로 제한되지는 않으며, 노광 장치(50)에서 프로세싱 동안 반도체 웨이퍼를 유지하도록 그리고, 예를 들면, 리소그래피 노광 사이에서 웨이퍼를 회전시키도록 구성되는 임의의 적절한 웨이퍼 스테이지(52)가 다양한 실시형태에서 활용될 수도 있다는 것이 인식될 것이다.
다시 도 1을 참조하면, 노광 도구(54)는 반도체 웨이퍼(2) 상에 코팅되는 포토레지스트 층을 노광하기 위해 고휘도 광을 공급하도록 구성된다. 몇몇 실시형태에서, 노광 도구(54)는 방사선 소스(41), 조명 장치(illuminator; 42), 레티클 척(reticle chuck) 또는 레티클 스테이지(43), 마스크 또는 레티클(44), 및 투영 광학기기 어셈블리(45)를 포함한다.
몇몇 실시형태에서, 방사선 소스(41)는 약 13.5 nm에 중심을 두는 파장을 갖는 극자외선(extreme ultraviolet; EUV) 광을 생성하는 EUV 소스일 수 있다. 그러나, 방사선 소스(41)는 EUV 광을 방출하는 것으로 제한되지는 않으며, 다양한 실시형태에서, 방사선 소스는 자외선(ultraviolet; UV) 소스 또는 심자외선(deep ultraviolet; DUV) 소스와 같은, 리소그래피 프로세스를 수행하는 데 적절한 임의의 방사선 소스일 수도 있다는 것이 인식되어야 한다. 몇몇 실시형태에서, 방사선 소스(41)는 싱크로트론(synchrotron), 또는 레이저 또는 열 여기에 의해 생성되는 이온화된 크세논(Xe) 또는 주석(Sn)과 같은 플라즈마 소스를 포함할 수도 있고, 약 10 nm 내지 약 130 nm의 범위 내의 파장을 갖는 EUV 방사선을 방출한다.
몇몇 실시형태에서, 조명 장치(42)는, 방사선 소스(41)로부터의 광을 레티클 스테이지(43) 상으로, 특히 레티클 스테이지(43)에 고정되는 레티클(44)로 지향시키기 위해, 단일의 렌즈 또는 다수의 렌즈(구역 플레이트)를 갖는 렌즈 시스템 또는 대안적으로 반사 광학기기(예를 들면, EUV 리소그래피 시스템의 경우), 예컨대 단일의 미러 또는 다수의 미러와 같은 미러 시스템과 같은 다양한 반사 광학기기 컴포넌트를 포함한다. 방사선 소스(41)가 EUV 파장 범위 내의 광을 생성하는 몇몇 실시형태에서, 반사 광학기기가 활용될 수도 있다.
레티클 스테이지(43)는 레티클(44)을 고정하도록 구성된다. 몇몇 실시형태에서, 레티클 스테이지(43)는 레티클(44)을 고정하기 위한 정전 척(electrostatic chuck)을 포함한다. 몇몇 실시형태에서, 레티클(44)은 반사 마스크일 수도 있고 EUV 광을 고도로 반사하기 위해 기판 상에 퇴적되는 다수의 반사성의 다수의 층(multiple layer; ML)을 포함한다. 몇몇 실시형태에서, 레티클(44)은, 브래그(Bragg) 간섭을 통해 입사 방사선을 반사하도록 구성되며, 약 13.5 nm의 피크 반사율 파장으로 귀결되는 교대하는 반사 층(예를 들면, Mo, Ru, 등등) 및 스페이서 층(예를 들면, Si)을 포함하는 다층 미러를 포함하는데, 이것은 반도체 웨이퍼(2)를 패턴화할 때 더 미세한 피쳐 해상도를 허용한다.
투영 광학기기 어셈블리(45)는 노광 장치(50)의 웨이퍼 스테이지(52)에 고정되는 반도체 웨이퍼(2) 상으로 레티클(44)의 패턴을 이미지화하도록 구성된다. 몇몇 실시형태에서, 투영 광학기기 어셈블리(45)는 광학 렌즈의 세트를 포함한다. 광학 렌즈는 다양한 실시형태에서 굴절 광학기기(예컨대, UV 리소그래피 시스템의 경우) 또는 반사 광학기기(예컨대, EUV 리소그래피 시스템의 경우)를 포함할 수도 있다. 레티클 상에 정의되는 패턴의 이미지를 반송하는(carrying) 레티클(44)로부터 지향되는 방사선은 투영 광학기기 어셈블리(45)에 의해 수집된다. 조명 장치(42) 및 투영 광학기기 어셈블리(45)는 총괄적으로 노광 장치(50)의 광학 모듈로서 지칭될 수도 있다.
몇몇 실시형태에서, 노광 장치(50)는, 조명 장치(42) 및 투영 광학기기 어셈블리(45)의 광학 엘리먼트의 위치를 조정하기 위한, 조명 장치(42) 및 투영 광학기기 어셈블리(45)에 연결되는 다수의 액추에이터를 더 포함한다. 액추에이터는 컨트롤러(70)에 전기적으로 또는 통신 가능하게 커플링된다. 또한, 액추에이터는 컨트롤러(70)에 의해 발행되는 신호에 따라 조명 장치(42) 및 투영 광학기기 어셈블리(45)의 광학 엘리먼트의 이동을 구동하도록 제어된다. 결과적으로, 반도체 웨이퍼(2) 위에 스캐닝되는 방사선의 초점 거리는 조정될 수 있다.
몇몇 실시형태에서, 컨트롤러(70)는 컴퓨터, 서버, 워크스테이션, 또는 다른 적절한 디바이스와 같은 정보 핸들링 시스템을 포함하고, 본원에서 설명되는 리소그래피 시스템의 피쳐 또는 기능 중 하나 이상을 수행하기 위해 리소그래피 시스템(100)의 하나 이상의 엘리먼트에 전기적으로 또는 통신 가능하게 커플링된다.
예를 들면, 몇몇 실시형태에서, 컨트롤러(70)는 계측 도구(165) 및 광학 측정 도구(53)에 전기적으로 또는 통신 가능하게 커플링되고 계측 도구(165) 및 광학 측정 도구(53)로부터 반도체 웨이퍼(2)의 높이에 관련되는 신호를 수신한다. 또한, 컨트롤러(70)는, 웨이퍼 스테이지(52)의 이동을 제어하기 위해, 또는 전력 공급부(57)에 의해 공급되는 전력을 제어하기 위해, 노광 장치(50)의 웨이퍼 스테이지(52)에 전기적으로 또는 통신 가능하게 커플링될 수도 있다.
몇몇 실시형태에서, 노광 장치(50)에서 리소그래피 프로세스 동안 반도체 웨이퍼(2)의 스캐닝은 스캐닝 방향(61) 또는 제1 방향(예를 들면, Y 축 방향)을 따라 달성될 수도 있다. 예를 들면, 몇몇 실시형태에서, 컨트롤러(70)는, 반도체 웨이퍼(2)는 레티클(44)의 노광 필드 레이아웃에 따라 (예를 들면, 웨이퍼 스테이지(52)의 이동에 의해) 나아가게 되거나 또는 이동되는 동안, 노광 장치(50)로 하여금 반도체 웨이퍼(2) 상의 감광성 층을 레티클(44)의 레티클 패턴에 반복적으로 노광하게 하도록 구성되고, 그에 의해, 노광 필드 레이아웃에 따라 반도체 웨이퍼(2) 상에 배열되는 복수의 노광 필드를 정의한다. 예를 들면, 컨트롤러(70)는 노광 필드 레이아웃에 따라 노광 위치 사이에서 나아가도록 또는 이동하도록 웨이퍼 스테이지(52)를 제어할 수도 있다. 몇몇 실시형태에서, 웨이퍼 스테이지(52)는 스캐닝 방향(61)을 따라 노광 위치 사이에서 이동한다. 게다가, 각각의 노광 위치에서, 컨트롤러(70)는, 레티클 패턴을 노광 위치로 전사하도록 방사선 소스(41), 레티클 스테이지(43), 및 웨이퍼 스테이지(52)를 제어할 수도 있다. 예를 들면, 컨트롤러(70)는 방사선 소스(41)를 활성화하고, 후속하여, 노광 위치에 걸쳐 레티클 패턴을 점진적으로 스캔하도록, 그에 의해, 노광 필드를 점진적으로 형성하도록, 레티클 스테이지(43) 및 웨이퍼 스테이지(52)를 반대 방향으로(예를 들면, 축 또는 스캐닝 방향(61)을 따라 서로 반대로) 이동시킨다.
도 3a는, 몇몇 실시형태에 따른, 도 1의 리소그래피 시스템의 노광 장치와 같은 노광 도구에 의한 노광 이전의 반도체 웨이퍼의 상면도를 예시한다. 도 3b는 A-A' 라인을 따라 취해지는 도 3a에서 도시되는 반도체 웨이퍼의 단면도를 예시한다.
반도체 웨이퍼(202)는, 예를 들면, 도 1의 반도체 웨이퍼(2)를 나타낼 수도 있다. 예시되는 바와 같이, 반도체 웨이퍼(202)는 제조의 임의의 스테이지에 있을 수도 있는 복수의 집적 회로(IC) 다이(204)를 포함한다. 반도체 웨이퍼(202)는 IC 다이(204)를 집합적으로 형성하는 복수의 층을 포함할 수도 있다. 예를 들면, 반도체 웨이퍼(202)는 반도체 기판(도시되지 않음), 반도체 기판 위의 또는 내의 반도체 디바이스(도시되지 않음)의 층, 반도체 기판 위에 적층되는 유전체 또는 전도성 재료(도시되지 않음)의 층, 또는 반도체 디바이스의 임의의 다른 층을 포함할 수도 있다. 반도체 기판은, 예를 들면, 단결정 실리콘 또는 어떤 다른 반도체의 벌크 웨이퍼(bulk wafer), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 웨이퍼, 또는 어떤 다른 타입의 웨이퍼일 수도 있다. 반도체 디바이스는, 예를 들면, 트랜지스터, 커패시터, 이미지 센서, 마이크로 전자기계 시스템(microelectromechanical system; MEMS) 디바이스, 메모리 셀, 어떤 다른 타입의 반도체 디바이스, 또는 전술한 것의 조합일 수도 있다. 유전체 또는 전도성 재료의 층은, 예를 들면, 반도체 디바이스 및 반도체 기판을 피복하는 금속 라인 및 비아의 라인 백엔드(back-end-of-line; BEOL) 인터커넥트 구조체를 정의할 수도 있다.
감광성 층(206)이 반도체 웨이퍼(202) 위에 배열되어 그것을 피복하고, 하나 이상의 기저의 층(도시되지 않음)을 패턴화하기 위해 사용된다. 예를 들면, 유전체 또는 전도성 재료의 층은 감광성 층(206)과 경계를 접하는 제1 라인 백엔드(BEOL) 금속화 층을 포함할 수도 있고, 그 결과, 감광성 층(206)은 제1 BEOL 금속화 층을 패턴화하기 위해 사용될 수도 있다. 하나 이상의 기저의 층의 패턴화를 용이하게 하기 위해, 감광성 층(206)은 패턴화된 방사선(예를 들면, 방사선 소스(41)로부터의 광)을 물리적 마스크로 변환하는 감광성 재료이다. 감광성 재료는, 예를 들면, 포토레지스트일 수도 있다. 일단 패턴화된 방사선이 반도체 웨이퍼(202) 상의 물리적 마스크로 변환되면, 물리적 마스크는, 그 다음, 하나 이상의 기저의 층을 패턴화하기 위해 사용될 수도 있다. 예를 들면, 물리적 마스크를 제자리에 둔 상태에서 하나 이상의 기저의 층으로 에칭이 수행될 수도 있고, 그에 의해, 물리적 마스크의 패턴을 하나 이상의 기저의 층으로 전사할 수도 있다.
도 4a는, 몇몇 실시형태에 따른, 도 1의 리소그래피 시스템의 노광 장치와 같은 노광 도구에 의한 노광 이후의 반도체 웨이퍼의 상면도를 예시한다. 도 4b는, B-B' 라인을 따라 취해지는 도 4a에서 도시되는 반도체 웨이퍼의 단면도를 예시한다.
반도체 웨이퍼(302)는, 예를 들면, 도 1의 반도체 웨이퍼(2)를 나타낼 수도 있다.
예시되는 바와 같이, 감광성 층(304)은 반도체 웨이퍼(302)를 피복하고 복수의 노광 필드(306)를 포함한다. 노광 필드(306)는 노광 필드(306)를 형성하기 위해 사용되는 레티클(예를 들면, 레티클(44))의 노광 필드 레이아웃에 따라 배열되고, 각각은 레티클의 레티클 패턴을 갖는다. 레티클 패턴은 예시의 용이성을 위해 노광 필드(306)에서 도시되지 않는다. 몇몇 실시형태에서, 각각의 노광 필드(306)는 하나 이상의 IC 다이(308)를 피복한다. 예를 들면, 각각의 노광 필드(306)는 네 개의 IC 다이를 피복할 수도 있다. 다른 실시형태에서, 각각의 노광 필드(306)는 단일의 IC 다이를 피복하거나, 또는 단일의 IC 다이와 동일한 사이즈 또는 형상을 갖는다.
본 개시의 다양한 실시형태에서, 반도체 웨이퍼(2)는 노광 장치(50)와 같은 노광 장치를 활용하여 반도체 웨이퍼(2)의 양면 상에서 패턴화된다. 예를 들면, 반도체 웨이퍼(2)는 제1 피쳐를 형성하도록 전면 상에서 패턴화될 수도 있고, 그 다음, 반도체 웨이퍼(2)는 (예를 들면, 웨이퍼 스테이지(52) 상에서 반도체 웨이퍼(2)를 뒤집는 것에 의해) 뒤집어질 수도 있고, 그 다음, 반도체 웨이퍼(2)의 후면은 제2 피쳐를 형성하도록 패턴화될 수도 있다.
도 5a는, 예를 들면, 도 1의 리소그래피 시스템(100)에서 수행될 수도 있는 반도체 웨이퍼(402)의 전면의 패턴화의 한 예를 개략적으로 예시한다. 도 5a에서 도시되는 바와 같이, 전면 레티클(444)은 반도체 웨이퍼(402)의 전면 상의 감광성 층 상에 패턴(481)을 형성하기 위해 활용된다. 전면 레티클(444)은 반도체 웨이퍼(402)의 전면 상으로 형성될 또는 전사될 임의의 패턴을 지닐 수도 있다. 도 5a에서, 전면 레티클(444)은 문자 "F" 의 형상으로 패턴(481)을 전사하는 것으로 도시되지만; 그러나, 이 패턴은 단지 예시의 용이성을 위해 제공되는 것에 불과하며, 전면 레티클(444)은, 예를 들면, 트랜지스터, 커패시터, 이미지 센서, 마이크로 전자기계 시스템(MEMS) 디바이스, 메모리 셀, 금속 라인 또는 비아의 인터커넥트 구조체의 피쳐를 비롯한, 반도체 디바이스의 임의의 피쳐, 또는 반도체 디바이스의 임의의 다른 구조체 또는 피쳐를 형성하기 위해, 임의의 형상을 갖는 임의의 패턴을 반도체 웨이퍼(402) 상으로 전사할 수도 있다는 것이 쉽게 인식될 것이다.
전면 레티클(444)의 패턴(481)은, 예를 들면, 방사선 소스(41), 조명 장치(42), 레티클 스테이지(43), 투영 광학기기 어셈블리(45) 및 레티클(444)을 갖는 노광 장치(50)의 스캐닝에 의한 것을 비롯한, 본원에서 설명되는 기술 중 임의의 것에 의해 반도체 웨이퍼(402)로 전사될 수도 있다. 예를 들면, 방사선 소스(41)에 의해 방출되는 방사선은 조명 장치(42)를 통해 지향되고 레티클(444)에서 수신될 수도 있는데, 레티클(444)은 투영 광학기기 어셈블리(45)를 통해 반도체 웨이퍼(402) 상의 감광성 층 상으로 입사 방사선을 반사하고, 그에 의해, 반도체 웨이퍼(402)가 스캐닝 방향(61)을 따라 이동되거나 또는 나아가게 되는 동안 노광 도구(54)가 반도체 웨이퍼(402)의 표면을 스캔함에 따라, 레티클 패턴(예를 들면, "F")을 반도체 웨이퍼(402)의 전면 상으로 전사한다. 몇몇 실시형태에서, 노광 장치(50)는 스캐닝 방향(61)을 따라 광학 모듈(예를 들면, 조명 장치(42) 및 투영 광학기기 어셈블리(45)), 레티클 스테이지(43), 또는 웨이퍼 스테이지(52) 중 하나 이상의 이동에 의해 반도체 웨이퍼(402)를 스캔한다.
몇몇 실시형태에서, 노광 장치(50)는 스캐닝 방향(61)을 따라 반도체 웨이퍼(402)의 제1 영역 또는 라인을 스캔할 수도 있는데, 제1 영역은 스캐닝 방향을 횡단하는 또는 스캐닝 방향에 직교하는 제2 방향(62)을 따라 특정한 또는 정의된 폭을 갖는다. 예를 들면, 반도체 웨이퍼(402)의 제1 영역은, 스캐닝 방향(61)을 따라 스캔될 수도 있는 반도체 웨이퍼(402)의 전면에 걸쳐 연장되는 칼럼 영역(columnar region)일 수도 있다. 광학 모듈, 레티클 스테이지(43), 또는 웨이퍼 스테이지(52)는, 그 다음, 제2 방향(62)으로 이동될 수도 있는데, 이 지점에서 제2 방향(62)을 따라 특정한 또는 정의된 폭을 갖는 제2 영역이 스캐닝 방향(61)을 따라 스캔될 수도 있다. 이러한 방식으로, 반도체 웨이퍼(402)의 전체 전면이 스캔될 수도 있고, 패턴(481)은 레티클(444)로부터 반도체 웨이퍼(402)의 전면으로 전사될 수도 있다.
도 5b는, 예를 들면, 도 1의 리소그래피 시스템(100)에서 수행될 수도 있는 반도체 웨이퍼(402)의 후면의 패턴화의 예를 개략적으로 예시한다. 반도체 웨이퍼(402)의 후면을 패턴화하기 이전에, 몇몇 실시형태에서, 반도체 웨이퍼(402)의 전면이 웨이퍼 스테이지(52)를 향하도록, 한편 반도체 웨이퍼(402)의 후면이 투영 광학기기 어셈블리(45)를 향하도록 따라서 노광 장치(50)에 의해 패턴화되게끔 배치되도록, 반도체 웨이퍼(402)는 뒤집어진다. 반도체 웨이퍼(402)는, 전면 패턴화 동안의 웨이퍼(402)의 방위가 후면 패턴화 동안의 웨이퍼(402)의 방위와 일치하거나 또는 매치하는 것을 보장하기 위해, 정렬 표시자(403)에 기초하여 정렬될 수도 있다. 예를 들면, 전면 패턴화 동안, 정렬 표시자(403)는 스캐닝 방향(61)을 따라 가장 낮은 위치에서(예를 들면, 도 5a에서 도시되는 바와 같이 6시 위치에서) 배향될 수도 있다. 전면 패턴화가 완료된 이후, 웨이퍼는, 웨이퍼의 후면이 위를 향하고 정렬 표시자(403)가 스캐닝 방향을 따라 가장 낮은 위치에서(예를 들면, 도 5b에서 도시되는 바와 같은 6시 위치에서) 유지되도록, y 축 또는 스캐닝 방향(61)의 축을 중심으로 뒤집어질 수도 있다. 이러한 방식으로, 반도체 웨이퍼(402)의 후면의 패턴화 동안 형성되는 피쳐는 반도체 웨이퍼(402)의 전면의 패턴화 동안 형성되는 피쳐와 정렬되거나 또는 그렇지 않으면 그 피쳐에 일치한다.
도 5b에서 도시되는 바와 같이, 후면 레티클(544)은 반도체 웨이퍼(402)의 후면 상의 감광성 층 상에 패턴(482)을 형성하기 위해 활용된다. 후면 레티클(544)은 반도체 웨이퍼(402)의 후면 상으로 형성될 또는 전사될 임의의 패턴을 지닐 수도 있다. 몇몇 실시형태에서, 후면 레티클(544)은 전면 레티클(444)의 패턴의 거울상(mirror-image)인 패턴을 가지는데, 후면 레티클(544)의 패턴은 전면 레티클(444)의 패턴과 관련하여 축(예를 들면, Y 축 또는 스캐닝 방향(61))을 중심으로 미러링된다. 예를 들면, 후면 레티클(544)은 뒤를 향하는 문자 "F"(예를 들면, Y 축을 중심으로 미러링됨)의 형상을 갖는 패턴을 전사할 수도 있다. 그러나, 이 패턴은 단지 예시의 용이성을 위해 제공되는 것에 불과하며, 후면 레티클(544)은, 예를 들면, 트랜지스터, 커패시터, 이미지 센서, 마이크로 전자기계 시스템(MEMS) 디바이스, 메모리 셀, 금속 라인 또는 비아의 인터커넥트 구조체의 피쳐를 비롯한, 반도체 디바이스의 임의의 피쳐, 또는 반도체 디바이스의 임의의 다른 구조체 또는 피쳐를 형성하기 위해, 임의의 형상을 갖는 임의의 패턴을 반도체 웨이퍼(402) 상으로 전사할 수도 있다는 것이 쉽게 인식될 것이다.
후면 레티클(544)의 패턴(482)은 본원에서 설명되는 기술 중 임의의 것에 의해 반도체 웨이퍼(402)로 전사될 수도 있다. 예를 들면, 방사선 소스(41)에 의해 방출되는 방사선은 조명 장치(42)를 통해 지향되고 후면 레티클(544)에서 수신될 수도 있는데, 후면 레티클(544)은 투영 광학기기 어셈블리(45)를 통해 반도체 웨이퍼(402) 상의 감광성 층 상으로 입사 방사선을 반사하고, 그에 의해, 반도체 웨이퍼(402)가 스캐닝 방향(61)을 따라 이동되거나 또는 나아가게 되는 동안 노광 도구(54)가 반도체 웨이퍼(402)의 표면을 스캔함에 따라, 레티클 패턴(예를 들면, 뒤를 향하는 "F")을 반도체 웨이퍼(402)의 후면 상으로 전사한다.
도 5b에서 점선에서 알 수 있는 바와 같이, 반도체 웨이퍼(402)의 전면 상의 패턴(481)은 반도체 웨이퍼(402)의 후면 상의 패턴(582)과 다소 오정렬될 수도 있다. 이것은 반도체 웨이퍼(402)의 전면 및 후면 패턴화로부터 유래하는 오버레이 에러의 결과일 수도 있다. 오버레이 에러는 리소그래피 시스템(100)의 광학 컴포넌트를 통한, 예컨대 광학 모듈의 하나 이상의 렌즈(예를 들면, 조명 장치(42) 및 투영 광학기기 어셈블리(45)의 렌즈)를 통한 비대칭 레티클 확대로부터 유래할 수도 있다. 특히, 리소그래피 시스템의 광학 모듈은 방향성을 갖는 특정한 렌즈 지문을 가지는데, 이것은 후면으로부터 전면으로의 패턴화 동안 오버레이 에러를 야기할 수 있다. 특히, EUV 리소그래피 도구의(예를 들면, 리소그래피 시스템(100)의) 렌즈는 일반적으로 방향성을 갖는 특정한 렌즈 지문을 가지는데, 이것은, 예를 들면, X 축(예를 들면, 제2 방향(62))을 따르는 위치에 따라 그 양이 변하는 오버레이 오프셋 또는 시프트(예를 들면, 반도체 웨이퍼(402) 상에서 형성되는 패턴에서의 시프트)를 초래할 수도 있다. 이것은 도 6a 내지 도 6d에 더욱 상세하게 예시된다.
도 6a는 반도체 웨이퍼(602)의 후면 상에 형성되는 패턴의 인트라 필드 영역(606)을 개략적으로 예시한다. 인트라 필드 영역(606) 내에서, 패턴의 제1 위치 A 및 패턴의 제2 위치 B가 예시된다.
도 6b는 반도체 웨이퍼(602)의 후면 패턴화 동안 X 축 방향(예를 들면, 제2 방향(62))을 따라 오버레이 시프트를 초래하는 렌즈 지문의 방향성을 예시하는 플롯이다. 도 6b에서 도시되는 바와 같이, 오버레이 시프트는 X 축을 따라 인트라 필드 영역(606) 내의 패턴의 위치에 따라 그 양이 변하는 양(예를 들면, 거리의 크기)을 갖는다. 특히, 오버레이 시프트는 -X 축 방향에서 패턴 위치에 대해 음의 값(예를 들면, 타겟 패턴 위치와 관련하여 X 축을 따라 음의 오프셋)을, 그리고 +X 축 방향에서 패턴의 위치에 대해 양의 값을 일반적으로 갖는다. 후면 패턴화 동안 인트라 필드 영역(606)의 위치 A 및 B에서의 렌즈 지문이 도 6b에서 도시되어 있다.
도 6c는 반도체 웨이퍼(602)의 전면 패턴화 동안의 렌즈 지문을 예시하는 플롯이다. 도 6c에서 도시되는 바와 같이, 오버레이 시프트는 X 축을 따라 인트라 필드 영역(606) 내의 패턴의 위치에 따라 그 양이 변하는 양(예를 들면, 거리의 크기)을 갖는다. 그러나, (예를 들면, 도 5a 및 도 5b와 관련하여 본원에서 설명되는 바와 같이) 웨이퍼가 뒤집어지고 레티클이 반도체 웨이퍼(602)의 반대 면 상에서 미러링된 이미지 패턴을 제공하기 때문에, 도 6c에서 위치 A에서의 렌즈 지문은 이제 A'에서 나타나고 위치 B에서의 렌즈 지문은 이제 B'에서 나타내어진다. 따라서, 전면 상의 렌즈 지문에 기인하는 오버레이 오프셋 또는 시프트는, 후면에서의 렌즈 지문에 기인하는 오버레이 오프셋 또는 시프트와 관련하여 후방에 있다.
도 6d는 도 6b 및 도 6c에서 도시되는 렌즈 지문의 중첩을 예시하는 플롯이다. 도 6d에서 도시되는 바와 같이, 렌즈 지문은, 예를 들면, A 및 B'의 위치에서, 반도체 웨이퍼(602)의 후면 패턴과 전면 패턴 사이에서 오정렬된다. 위치 A 및 B'는 웨이퍼가 뒤집히는 경우 이상적으로는 서로 정렬되어야 하고, 따라서, 위치 A 및 B'에서 형성되는 패턴은 동일해야 한다, 즉, 오버레이 에러가 없는 경우이다. 그러나, 도 6d에서 도시되는 바와 같이, 렌즈 지문으로부터 유래하는 오버레이 에러에 기인하여, 오버레이 시프트는 반도체 웨이퍼(602)의 후면 상의 위치 A에서 양의 값(예를 들면, 타겟 패턴 위치와 관련하여 X 축을 따라 양의 오프셋)을 가지고, 한편, 오버레이 시프트는 반도체 웨이퍼(602)의 전면 상의 위치 B'에서 음의 값(예를 들면, 타겟 패턴 위치와 관련하여 X 축을 따라 음의 오프셋)을 갖는다. 위치 A 및 B'에서의 오버레이 시프트 사이의 차이는 지문 에러(즉, 레티클 패턴의 거울상 사이의 리소그래피 시스템(100)의 렌즈를 통한 패턴 투영에 기인하는 에러)로부터 유래하는 오버레이 에러(619)이다.
오버레이 에러(619)는, 반도체 웨이퍼(602)의 전면 및 후면의 스캐닝 및 패턴화 동안 복수의 인트라 필드 영역(606)의 각각에서 전개되는 인트라 필드 오버레이 에러이다. 인트라 필드 오버레이 에러(619)는 X 축 방향을 따르는(예를 들면, 제2 방향(62)을 따르는) 에러로서 나타내어진다. Y 축 방향에서의 오버레이 에러는 미러링된 후면 및 전면 패턴화로부터 또한 유래할 수도 있지만; 그러나, 스캐너가 스캐닝 동안 Y 축 방향(예를 들면, 스캐닝 방향(61))에서 이동하기 때문에, 이러한 타입의 에러는 스캐너의 제어에 의해 보상될 수 있다는 것을 유의한다.
도 7a 내지 도 7c는 반도체 웨이퍼에 대해 전면 및 후면 패턴화가 수행되는 반도체 프로세싱 방법을 예시한다. 도 7a 내지 도 7c에서 예시되는 방법은, X 축 방향을 따라 인트라 필드 오버레이 에러를 감소시키거나 또는 제거한다.
도 7a는, 예를 들면, 도 1의 리소그래피 시스템(100)에서 수행될 수도 있는, 몇몇 실시형태에 따른 반도체 웨이퍼(702)의 전면의 패턴화를 개략적으로 예시한다. 도 7a에서 도시되는 바와 같이, 전면 레티클(744)은 반도체 웨이퍼(702)의 전면 상의 감광성 층 상에 패턴(781)을 형성하기 위해 활용된다. 전면 레티클(744)은 반도체 웨이퍼(702)의 전면 상으로 형성될 또는 전사될 임의의 패턴을 지닐 수도 있다. 도 7a에서, 전면 레티클(744)은 문자 "F" 의 형상으로 패턴(781)을 전사하는 것으로 도시되지만; 그러나, 이 패턴은 단지 예시의 용이성을 위해 제공되는 것에 불과하며, 전면 레티클(744)은, 예를 들면, 트랜지스터, 커패시터, 이미지 센서, 마이크로 전자기계 시스템(MEMS) 디바이스, 메모리 셀, 금속 라인 또는 비아의 인터커넥트 구조체의 피쳐를 비롯한, 반도체 디바이스의 임의의 피쳐, 또는 반도체 디바이스의 임의의 다른 구조체 또는 피쳐를 형성하기 위해, 임의의 형상을 갖는 임의의 패턴을 반도체 웨이퍼(702) 상으로 전사할 수도 있다는 것이 쉽게 인식될 것이다.
전면 레티클(744)의 패턴(781)은, 예를 들면, 방사선 소스(41), 조명 장치(42), 레티클 스테이지(43), 투영 광학기기 어셈블리(45) 및 레티클(744)을 갖는 노광 장치(50)의 스캐닝에 의한 것을 비롯한, 본원에서 설명되는 기술 중 임의의 것에 의해 반도체 웨이퍼(702)로 전사될 수도 있다. 예를 들면, 방사선 소스(41)에 의해 방출되는 방사선은 조명 장치(42)를 통해 지향되고 레티클(744)에서 수신될 수도 있는데, 레티클(744)은 투영 광학기기 어셈블리(45)를 통해 반도체 웨이퍼(702) 상의 감광성 층 상으로 입사 방사선을 반사하고, 그에 의해, 반도체 웨이퍼(702)가 스캐닝 방향(61)을 따라 이동되거나 또는 나아가게 되는 동안 노광 도구(54)가 반도체 웨이퍼(702)의 표면을 스캔함에 따라, 레티클 패턴(예를 들면, "F")을 반도체 웨이퍼(702)의 전면 상으로 전사한다. 몇몇 실시형태에서, 노광 장치(50)는 스캐닝 방향(61)을 따라 광학 모듈(예를 들면, 조명 장치(42) 및 투영 광학기기 어셈블리(45)), 레티클 스테이지(43), 또는 웨이퍼 스테이지(52) 중 하나 이상의 이동에 의해 반도체 웨이퍼(702)를 스캔한다.
도 7b는 반도체 웨이퍼(702)의 후면을 예시한다. 도 7b에서 도시되는 바와 같이, 반도체 웨이퍼(702)는, 반도체 웨이퍼(702)의 전면이 웨이퍼 스테이지(52)를 향하도록, 한편 반도체 웨이퍼(702)의 후면이 상방을 향하도록, 예를 들면, 투영 광학기기 어셈블리(45)를 향하도록, 반도체 웨이퍼(702)는 뒤집어진다. 반도체 웨이퍼(702)는, (예를 들면, 도 7a에서 도시되는 바와 같이) 웨이퍼(702)를 뒤집은 이후 웨이퍼(702)의 방위가 전면 패턴화 동안의 웨이퍼(702)의 방위와 일치하거나 또는 매치하는 것을 보장하기 위해, 정렬 표시자(703)에 기초하여 정렬될 수도 있다. 예를 들면, 전면 패턴화 동안, 정렬 표시자(703)는 스캐닝 방향(61)을 따라 가장 낮은 위치에서(예를 들면, 도 7a에서 도시되는 바와 같이 6시 위치에서) 배향될 수도 있다. 전면 패턴화가 완료된 이후, 웨이퍼는, 웨이퍼의 후면이 위를 향하고 정렬 표시자(703)가 스캐닝 방향을 따라 가장 낮은 위치에서(예를 들면, 도 7b에서 도시되는 바와 같은 6시 위치에서) 유지되도록, y 축 또는 스캐닝 방향(61)의 축을 중심으로 뒤집어질 수도 있다. 즉, 정렬 표시자(703)는 반도체 웨이퍼(702)가 뒤집어지기 이전과 이후에 동일한 위치에 있다.
도 7c는 반도체 웨이퍼(702)의 180° 회전을 개략적으로 예시한다. 더 구체적으로, 반도체 웨이퍼(702)는, 스캐닝 방향(61)에 그리고 제2 방향(62)에 직교하는 회전 축(63)을 중심으로 180° 회전된다. 예를 들면, 축(63)은 Z 축일 수도 있다. 도 7c에서 도시되는 바와 같이, 반도체 웨이퍼(703)가 180° 회전된 이후, 정렬 표시자(703)는 스캐닝 방향을 따라 가장 높은 위치에서(예를 들면, 도 7c에서 도시되는 바와 같이 12시 위치에서) 위치된다.
도 7d는 반도체 웨이퍼(702)가 도 7c와 관련하여 상기에서 설명되는 바와 같이 배치될 때 반도체 웨이퍼(702)의 후면의 패턴화의 예를 개략적으로 예시한다. 반도체 웨이퍼(702)의 후면의 패턴화는, 예를 들면, 도 1의 리소그래피 시스템(100)에서 수행될 수도 있다.
도 7d에서 도시되는 바와 같이, 후면 레티클(844)은 반도체 웨이퍼(702)의 후면 상의 감광성 층 상에 패턴(782)을 형성하기 위해 활용된다. 후면 레티클(844)은 반도체 웨이퍼(702)의 후면 상으로 형성될 또는 전사될 임의의 패턴을 지닐 수도 있다. 몇몇 실시형태에서, 후면 레티클(844)은 전면 레티클(744)의 패턴의 거울상인 패턴을 가지는데, 후면 레티클(844)의 패턴은 전면 레티클(744)의 패턴과 관련하여 축을 중심으로 미러링된다(예를 들면, X 축 또는 제2 방향(62)을 중심으로 미러링됨). 예를 들면, 후면 레티클(844)은 거꾸로 된(upside-down) 문자 "F"(예를 들면, X 축을 중심으로 미러링됨)의 형상을 갖는 패턴을 전사할 수도 있다. 그러나, 이 패턴은 단지 예시의 용이성을 위해 제공되는 것에 불과하며, 후면 레티클(844)은, 예를 들면, 트랜지스터, 커패시터, 이미지 센서, 마이크로 전자기계 시스템(MEMS) 디바이스, 메모리 셀, 금속 라인 또는 비아의 인터커넥트 구조체의 피쳐를 비롯한, 반도체 디바이스의 임의의 피쳐, 또는 반도체 디바이스의 임의의 다른 구조체 또는 피쳐를 형성하기 위해, 임의의 형상을 갖는 임의의 패턴을 반도체 웨이퍼(702) 상으로 전사할 수도 있다는 것이 쉽게 인식될 것이다.
후면 레티클(844)의 패턴(782)은 본원에서 설명되는 기술 중 임의의 것에 의해 반도체 웨이퍼(702)로 전사될 수도 있다. 예를 들면, 방사선 소스(41)에 의해 방출되는 방사선은 조명 장치(42)를 통해 지향되고 후면 레티클(844)에서 수신될 수도 있는데, 후면 레티클(844)은 투영 광학기기 어셈블리(45)를 통해 반도체 웨이퍼(702) 상의 감광성 층 상으로 입사 방사선을 반사하고, 그에 의해, 반도체 웨이퍼(702)가 스캐닝 방향(61)을 따라 이동되거나 또는 나아가게 되는 동안 노광 도구(54)가 반도체 웨이퍼(702)의 표면을 스캔함에 따라, 레티클 패턴(예를 들면, 거꾸로된 "F")을 반도체 웨이퍼(702)의 후면 상으로 전사한다.
이러한 방식으로, 반도체 웨이퍼(702)의 후면의 패턴화 동안 형성되는 피쳐는 반도체 웨이퍼(702)의 전면의 패턴화 동안 형성되는 피쳐와 정렬되거나 또는 그렇지 않으면 그 피쳐에 일치한다.
도 7d로부터 알 수 있는 바와 같이, 패턴(782)은, 반도체 웨이퍼(702)의 전면 상에 형성되는 패턴(781)과 실질적으로 동일하게 일치하여 반도체 웨이퍼(702)의 후면 상에서 형성된다. 즉, 오버레이 에러는 도 5b에서 도시되는 반도체 웨이퍼(402)의 전면 및 후면 패턴화 사이에서 나타내어지는 오버레이 에러와 비교하여 실질적으로 감소되거나 또는 제거된다.
특히, 후면 레티클(844)이 X 축을 따르는 전면 레티클(744)의 거울상이기 때문에, 오버레이 에러는 감소되거나 또는 제거된다. 본원에서 앞서 논의되는 바와 같이, 리소그래피 시스템(100)의 렌즈는 일반적으로 방향성을 갖는 특정한 렌즈 지문을 가질 수도 있는데, 이것은, 예를 들면, X 축(예를 들면, 제2 방향(62))을 따르는 위치에 따라 그 양이 변하는 오버레이 오프셋 또는 시프트(예를 들면, 반도체 웨이퍼 상에 형성되는 패턴에서의 시프트)를 초래할 수도 있다.
도 5a 내지 도 6d와 관련하여 상기에서 설명되는 바와 같이, 후면 레티클(544)의 패턴이 전면 레티클(444)의 패턴과 관련하여 축(예를 들면, Y 축 또는 스캐닝 방향(61))을 중심으로 미러링되는 경우, 반도체 웨이퍼의 전면과 후면에 있는 대응하는 위치 사이의 오버레이 에러는 렌즈 지문의 방향성에 의해 야기되는 X 축을 따르는 오버레이 시프트에 기인하여 발생한다.
그러나, 도 7a 내지 도 7d와 관련하여 설명되는 방법에서, 후면 레티클(844)은 전면 레티클(744)과 관련하여 X 축을 중심으로 미러링되고, 그 결과, 렌즈 지문의 방향성은 전면 레티클(744) 및 후면 레티클(844) 둘 모두에 대해 동일하고, 반도체 웨이퍼(702)의 후면 상에 형성되는 패턴(782)은 반도체 웨이퍼(702)의 전면 상에 형성되는 패턴(781)과 실질적으로 동일하게 일치한다. 이것은 도 8a 내지 도 8c에서 예시된다.
특히, 도 8a는 반도체 웨이퍼(702)의 후면 패턴화 동안의 렌즈 지문의 방향성을 예시하는 플롯이고, 도 8b는 반도체 웨이퍼(702)의 전면 패턴화 동안의 렌즈 지문의 방향성을 예시하는 플롯이다. 도 8c는 도 8a 및 도 8b에서 도시되는 렌즈 지문의 중첩을 예시하는 플롯이다. 도 8a 내지 도 8c로부터 알 수 있는 바와 같이, 전면 레티클 및 후면 레티클이 X 축을 따르는 서로의 거울상이기 때문에, 렌즈 지문은 전면 및 후면 패턴화 둘 모두에 대해 동일하다. 결과적으로, 그리고 도 8c에서 도시되는 바와 같이, 임의의 오버레이 시프트의 값이 반도체 웨이퍼(702)의 전면 및 후면 둘 모두 상의 A 및 B의 위치에서 동일하기 때문에, 오버레이 에러는 없다. 따라서, 도 7a 내지 도 7d의 방법은, X 방향을 따라 상당히 향상된 인트라 필드 오버레이 성능을 초래한다(즉, X 축 방향을 따르는 전면과 후면 사이의 오버레이 에러는 감소되거나 또는 제거됨).
도 9는, 하나 이상의 실시형태에 따른, 반도체 프로세싱 방법을 예시하는 플로우차트(900)이다. 방법은, 예를 들면, 본원에서 설명되는 리소그래피 시스템(100)에 의해 구현될 수도 있다.
902에서, 방법은 제1 레티클을 사용하여 반도체 웨이퍼의 전면을 패턴화하는 것을 포함한다. 몇몇 실시형태에서, 전면의 패턴화는 반도체 웨이퍼의 전면 상의 하나 이상의 층의 패턴화를 포함할 수도 있다. 예를 들면, 패턴화는, 본원에서 앞서 설명되는 바와 같이, 제1 레티클에 의해 감광성 재료 층 상으로 반사되는 방사선에 의해 반도체 웨이퍼의 전면 상의 감광성 재료 층을 패턴화하는 것을 포함할 수도 있다.
몇몇 실시형태에서, 예를 들면, 도 3a와 관련하여 설명되는 바와 같이, 감광성 층이 반도체 웨이퍼의 전면 위에 배열되어 그것을 피복하고, 하나 이상의 기저의 층을 패턴화하기 위해 사용된다. 하나 이상의 기저의 층의 패턴화를 용이하게 하기 위해, 감광성 층은 패턴화된 방사선을 물리적 마스크로 변환하는 감광성 재료일 수도 있다. 감광성 재료는, 예를 들면, 포토레지스트일 수도 있다. 일단 패턴화된 방사선이 반도체 웨이퍼의 전면 상의 물리적 마스크로 변환되면, 물리적 마스크는 하나 이상의 기저의 층을 패턴화하기 위해 사용될 수도 있다. 예를 들면, 물리적 마스크를 제자리에 둔 상태에서 하나 이상의 기저의 층으로 에칭이 수행될 수도 있고, 그에 의해, 물리적 마스크의 패턴을 하나 이상의 기저의 층으로 전사할 수도 있다. 몇몇 실시형태에서, 패턴화된 기저의 층은, 소스 영역, 드레인 영역, 채널 영역, 또는 등등과 같은, 반도체 웨이퍼의 전면 상의 반도체 디바이스의 하나 이상의 활성 영역을 정의하는 산화물 확산 층 중 하나 이상을 포함할 수도 있다. 몇몇 실시형태에서, 패턴화된 기저의 층은 폴리실리콘 층, 금속화 층, 또는 반도체 디바이스의 임의의 다른 층을 포함할 수도 있다. 몇몇 실시형태에서, 전면의 패턴화는, 반도체 웨이퍼 내에 또는 그 상에 하나 이상의 개개의 디바이스(예를 들면, 트랜지스터, 커패시터, 저항기, 또는 등등)를 형성하거나 또는 그렇지 않으면 패턴화하도록 구현될 수도 있는 라인 프론트 엔드 제조 프로세스의 일부로서 수행될 수도 있다.
904에서, 방법은 반도체 웨이퍼의 전면을 블랭킷 웨이퍼(blanket wafer)에 본딩하는 것을 포함한다. 즉, 반도체 웨이퍼의 전면은, 예를 들면, 반도체 웨이퍼의 전면 내에 또는 그 상에 하나 이상의 구조체 또는 디바이스를 형성하기 위해, 전면이 패턴화된 이후 블랭킷 웨이퍼에 본딩된다. 블랭킷 웨이퍼는 임의의 기판 또는 웨이퍼일 수도 있고, 몇몇 실시형태에서, 블랭킷 웨이퍼는 반도체 웨이퍼일 수도 있다. 블랭킷 웨이퍼는, 몇몇 실시형태에서, 실질적으로 균일한 웨이퍼일 수도 있고, 어떠한 패턴화된 구조체 또는 디바이스도 없을 수도 있다. 반도체 웨이퍼의 전면은 임의의 적절한 본딩 기술에 의해 블랭킷 웨이퍼에 본딩될 수도 있다. 몇몇 실시형태에서, 반도체 웨이퍼의 전면은 산화물 본딩, 금속 본딩, 또는 폴리머 접착제와 같은 임의의 접착제에 의해 블랭킷 웨이퍼에 본딩될 수도 있다. 몇몇 실시형태에서, 904에서 반도체 웨이퍼의 전면을 블랭킷 웨이퍼에 본딩하는 것은 방법에서 생략될 수도 있다.
906에서, 방법은 반도체 웨이퍼를 뒤집는 것을 포함한다. 몇몇 실시형태에서, 반도체 웨이퍼는, 반도체 웨이퍼의 전면이 웨이퍼 스테이지를 향하고, 한편 반도체 웨이퍼의 후면이 상방을 향하도록, 예를 들면, 902에서 반도체 웨이퍼의 전면의 패턴화 동안 전면이 향했던 방향에 있도록, 뒤집어진다.
908에서, 방법은 반도체 웨이퍼의 후면을 박형화하는 것을 포함한다. 반도체 웨이퍼의 후면은 임의의 적절한 기술에 의해 박형화될 수도 있다. 몇몇 실시형태에서, 908에서 반도체 웨이퍼의 후면을 박형화하는 것은, 화학적 기계적 연마(chemical-mechanical-polishing; CMP) 프로세스에 의해 반도체 웨이퍼의 후면을 박형화하는 것을 포함한다. 몇몇 실시형태에서, 908에서 반도체 웨이퍼의 후면을 박형화하는 것은, 반도체 웨이퍼의 두께를 10 ㎛ 미만인 두께로 감소시키는 것을 포함한다. 몇몇 실시형태에서, 908에서 반도체 웨이퍼의 후면을 박형화하는 것은, 반도체 웨이퍼의 두께를 1 ㎛ 미만인 두께로 감소시키는 것을 포함한다. 몇몇 실시형태에서, 908에서 반도체 웨이퍼의 후면을 박형화하는 것은, 반도체 웨이퍼의 두께를 100 nm 미만인 두께로 감소시키는 것을 포함한다. 몇몇 실시형태에서, 908에서 반도체 웨이퍼의 후면을 박형화하는 것은 방법에서 생략될 수도 있다.
910에서, 방법은 반도체 웨이퍼를 180° 회전시키는 것을 포함한다. 몇몇 실시형태에서, 반도체 웨이퍼는, 본원에서 앞서 설명되는 바와 같이, 스캐닝 방향(61)에 그리고 제2 방향(62)에 직교하는 회전 축(63)을 중심으로 180° 회전된다. 반도체 웨이퍼는, 예를 들면, 웨이퍼 스테이지(52)의 회전에 의해 회전될 수도 있다.
912에서, 방법은 제2 레티클을 사용하여 반도체 웨이퍼의 후면을 패턴화하는 것을 포함한다. 몇몇 실시형태에서, 후면의 패턴화는 반도체 웨이퍼의 후면 상의 하나 이상의 층의 패턴화를 포함할 수도 있다. 예를 들면, 패턴화는, 본원에서 앞서 설명되는 바와 같이, 제2 레티클에 의해 감광성 재료 층 상으로 반사되는 방사선에 의해 반도체 웨이퍼의 후면 상의 감광성 재료 층을 패턴화하는 것을 포함할 수도 있다.
몇몇 실시형태에서, 예를 들면, 도 3a와 관련하여 설명되는 바와 같이, 감광성 층이 반도체 웨이퍼의 전면 위에 배열되어 그것을 피복하고, 하나 이상의 기저의 층을 패턴화하기 위해 사용된다. 하나 이상의 기저의 층의 패턴화를 용이하게 하기 위해, 감광성 층은 패턴화된 방사선을 물리적 마스크로 변환하는 감광성 재료일 수도 있다. 감광성 재료는, 예를 들면, 포토레지스트일 수도 있다. 일단 패턴화된 방사선이 반도체 웨이퍼의 후면 상의 물리적 마스크로 변환되면, 물리적 마스크는 하나 이상의 기저의 층을 패턴화하기 위해 사용될 수도 있다. 예를 들면, 물리적 마스크를 제자리에 둔 상태에서 하나 이상의 기저의 층으로 에칭이 수행될 수도 있고, 그에 의해, 물리적 마스크의 패턴을 하나 이상의 기저의 층으로 전사할 수도 있다. 몇몇 실시형태에서, 패턴화된 기저의 층은 반도체 웨이퍼의 후면 위에 적층되는 유전체 또는 전도성 재료의 하나 이상의 층, 금속화 층, 또는 반도체 디바이스의 임의의 다른 층을 포함할 수도 있다. 몇몇 실시형태에서, 후면의 패턴화는 하나 이상의 금속화 층, 콘택, 콘택 비아, 또는 등등을 형성하기 위해 또는 다르게는 패턴화하기 위해 구현될 수도 있는 라인 백엔드(BEOL) 제조 프로세스의 일부로서 수행될 수도 있다.
본원에서 제공되는 다양한 실시형태에서, 반도체 프로세싱 장치 및 방법은, 반도체 웨이퍼의 제1 면 상에 형성되는 패턴과 반도체 웨이퍼의 제2 면 상에 형성되는 패턴 사이의 오버레이 에러의 감소 또는 제거를 용이하게 한다. 몇몇 실시형태에서, 일반적으로, 예를 들면, 오버레이 오프셋 또는 시프트를 초래할 수도 있는 방향성을 갖는 특정한 렌즈 지문을 갖는 EUV 리소그래피 도구의 렌즈로부터 유래하는 오버레이 에러가 감소되거나 또는 제거되는 시스템 및 방법이 제공된다. 반도체 웨이퍼의 전면 상에 형성되는 패턴과 후면 상에 형성되는 패턴 사이의 오버레이 에러를 감소시키는 것에 의해, 전면 상의 패턴화된 피쳐 또는 구조체는 반도체 웨이퍼의 후면 상의 것들과 더 잘 정렬되는데, 이것은 향상된 성능을 갖는 반도체 디바이스 구조체를 생성하고 다르게는 반도체 웨이퍼의 전면 및 후면 상의 피쳐 또는 구조체 사이의 오정렬의 경우에 바람직할 수도 있는 완화 조치를 감소시킨다.
하나의 실시형태에 따르면, 반도체 웨이퍼의 제1 면이 제1 방향을 향하고 있는 동안, 반도체 웨이퍼의 제1 면 상에, 제1 레티클에 의해, 제1 층을 패턴화하는 것을 포함하는 방법이 제공된다. 그 다음, 반도체 웨이퍼는 뒤집어진다. 반도체 웨이퍼를 뒤집은 이후, 제1 면과 반대쪽에 있는 반도체 웨이퍼의 제2 면이 제1 방향을 향한다. 그 다음, 반도체 웨이퍼는 제1 방향을 따라 연장되는 회전 축을 중심으로 회전되고, 반도체 웨이퍼의 제2 면 상의 제2 층이 제2 레티클에 의해 패턴화된다.
다른 실시형태에 따르면, 노광 장치를 포함하는 반도체 프로세싱 시스템이 제공된다. 노광 장치는 회전 가능한 웨이퍼 스테이지, 레티클 스테이지, 웨이퍼 스테이지와 레티클 스테이지 사이의 광학기기 어셈블리, 및 방사선을 방출하도록 구성되는 방사선 소스를 포함한다. 동작에서, 노광 장치는, 레티클 스테이지에 의해 유지되는 제1 레티클로부터 반도체 웨이퍼의 제1 면으로 방사선을 반사하는 것에 의해 반도체 웨이퍼의 제1 면 상에서 제1 층을 패턴화한다. 반도체 웨이퍼는 웨이퍼 스테이지에서 뒤집어지고, 반도체 웨이퍼가 뒤집어진 이후 반도체 웨이퍼의 제2 면은 제1 방향을 향한다. 반도체 웨이퍼는 회전 축을 중심으로 웨이퍼 스테이지를 회전시키는 것에 의해 회전되고, 레티클 스테이지에 의해 유지되는 제2 레티클로부터 반도체 웨이퍼의 제1 면으로 방사선을 반사하는 것에 의해 반도체 웨이퍼의 제2 면 상에서 제2 층이 패턴화된다.
또 다른 실시형태에 따르면, 레티클 스테이지에 커플링되는 제1 레티클을 향하는 반도체 웨이퍼의 전면 상에서 제1 층을 패턴화하는 것을 포함하는 방법이 제공된다. 제1 층을 패턴화하는 것은, 제1 레티클에 의해 반사되는 방사선을 사용하여 스캐닝 방향을 따라 제1 층의 복수의 노광 필드의 각각을 스캐닝하는 것을 포함한다. 반도체 웨이퍼는 뒤집어지고, 반도체 웨이퍼를 뒤집은 이후 반도체 웨이퍼의 후면은 레티클 스테이지에 커플링되는 제2 레티클을 향한다. 반도체 웨이퍼는, 반도체 웨이퍼의 후면이 제2 레티클을 향하는 동안, 회전 축을 중심으로 회전된다. 제2 층이 반도체 웨이퍼의 후면 상에서 패턴화되는데, 이것은, 제2 레티클에 의해 반사되는 방사선을 사용하여 제2 층의 복수의 노광 필드의 각각을 스캐닝 방향을 따라 스캐닝하는 것을 포함한다. 제2 레티클은, 스캐닝 방향에 직교하는 미러 축을 중심으로 하는 제1 레티클의 패턴의 거울상인 패턴을 갖는다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
상기에서 설명되는 다양한 실시형태는 추가적인 실시형태를 제공하기 위해 결합될 수 있다. 상기의 상세한 설명을 고려하여 실시형태에 대해 이들 및 다른 변경이 가해질 수 있다. 일반적으로, 다음의 청구항에서, 사용되는 용어는 명세서 및 청구범위에서 개시되는 특정한 실시형태로 청구범위를 제한하도록 해석되는 것이 아니라, 그러한 청구범위의 자격을 부여받는 등가범위의 전체 범위와 함께 모든 가능한 실시형태를 포함하도록 해석되어야 한다. 따라서, 청구범위는 본 개시에 의해 제한되지는 않는다.
실시예들
실시예 1. 방법으로서,
반도체 웨이퍼의 제1 면(side)이 제1 방향을 향하고 있는 동안, 상기 반도체 웨이퍼의 상기 제1 면 상에서, 제1 레티클에 의해, 제1 층을 패턴화하는 단계;
상기 반도체 웨이퍼를 뒤집는 단계 - 상기 반도체 웨이퍼를 뒤집는 단계 이후, 상기 반도체 웨이퍼의 상기 제1 면 반대쪽에 있는 제2 면이 상기 제1 방향을 향함 - ;
상기 제1 방향을 따라 연장되는 회전 축을 중심으로 상기 반도체 웨이퍼를 회전시키는 단계; 및
제2 레티클에 의해, 상기 반도체 웨이퍼의 상기 제2 면 상에서 제2 층을 패턴화하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 층을 패턴화하는 단계와 상기 제2 층을 패턴화하는 단계 중 적어도 하나는, 상기 제1 레티클과 상기 제2 레티클 중 적어도 하나를 포함하는 스캐너에 의해 스캐닝 방향을 따라 상기 반도체 웨이퍼를 스캐닝하는 단계를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 제2 레티클은 상기 스캐닝 방향을 횡단하는 미러 축을 중심으로 하는 상기 제1 레티클의 패턴의 거울상(mirror-image)인 패턴을 갖는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 미러 축은 상기 스캐닝 방향에 직교하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 반도체 웨이퍼를 뒤집는 단계 이후, 상기 반도체 웨이퍼의 정렬 표시자를 제1 위치에서 배향시키는 단계
를 더 포함하며,
상기 제1 위치는 상기 반도체 웨이퍼를 뒤집는 단계 이전의 상기 정렬 표시자의 제2 위치에 대응한 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 반도체 웨이퍼를 회전시키는 단계는 상기 정렬 표시자를 배향시키는 단계 이후 수행되고, 상기 반도체 웨이퍼를 회전시키는 단계는 상기 제1 방향에 직교하는 제2 방향을 따라 상기 제1 위치와 상기 제2 위치 반대쪽에 있는 제3 위치에서 상기 정렬 표시자를 배향시키는 단계를 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 반도체 웨이퍼를 회전시키는 단계는, 상기 반도체 웨이퍼에 물리적으로 커플링되는 웨이퍼 스테이지를 회전시키는 것에 의해 상기 반도체 웨이퍼를 회전시키는 단계를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 반도체 웨이퍼의 상기 제2 면 상에서 상기 제2 층을 패턴화하는 단계 이전에 상기 반도체 웨이퍼의 상기 제2 면을 박형화하는 단계
를 더 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 반도체 웨이퍼의 상기 제2 면을 박형화하는 단계는 화학적 기계적 연마에 의해 상기 반도체 웨이퍼의 상기 제2 면을 박형화하는 단계를 포함하는 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 반도체 웨이퍼의 상기 제1 면 상에서 상기 제1 층을 패턴화하는 단계는 상기 제1 층 상에서 극자외선 광을 투영하는 단계를 포함하고, 상기 반도체 웨이퍼의 상기 제2 면 상에서 상기 제2 층을 패턴화하는 단계는 상기 제2 층 상에서 극자외선 광을 투영하는 단계를 포함하는 것인, 방법.
실시예 11. 반도체 프로세싱 시스템으로서,
노광 장치를 포함하되, 상기 노광 장치는,
회전 가능한 웨이퍼 스테이지;
레티클 스테이지;
상기 웨이퍼 스테이지와 상기 레티클 스테이지 사이에 있는 광학기기 어셈블리; 및
방사선을 방출하도록 구성되는 방사선 소스
를 포함하고
동작 시, 상기 노광 장치는,
상기 레티클 스테이지에 의해 유지되는 제1 레티클로부터 반도체 웨이퍼의 제1 면으로 상기 방사선을 반사시키는 것에 의해 상기 반도체 웨이퍼의 상기 제1 면 상에서 제1 층을 패턴화하고;
상기 웨이퍼 스테이지 상에서 상기 반도체 웨이퍼를 뒤집고 - 상기 반도체 웨이퍼가 뒤집어진 이후, 상기 반도체 웨이퍼의 상기 제1 면 반대쪽에 있는 제2 면이 제1 방향을 향함 -;
회전 축을 중심으로 상기 웨이퍼 스테이지를 회전시키는 것에 의해 상기 반도체 웨이퍼를 회전시키며;
상기 레티클 스테이지에 의해 유지되는 제2 레티클로부터 상기 반도체 웨이퍼의 상기 제1 면으로 상기 방사선을 반사시키는 것에 의해 상기 반도체 웨이퍼의 상기 제2 면 상에서 제2 층을 패턴화하도록 구성된 것인, 반도체 프로세싱 시스템.
실시예 12. 실시예 11에 있어서,
상기 노광 장치는 상기 방사선 소스와 상기 레티클 스테이지 사이에 있는 조명 장치를 더 포함하되, 상기 조명 장치는 상기 방사선을 수신하고 상기 방사선을 상기 방사선 스테이지로 지향시키도록 구성된 것인, 반도체 프로세싱 시스템.
실시예 13. 실시예 11에 있어서,
상기 반도체 웨이퍼를 스캐닝 방향을 따라 스캐닝하는 것에 의해 상기 반도체 웨이퍼의 상기 제1 면 상에서 상기 제1 층을 패턴화하게끔 그리고 상기 반도체 웨이퍼의 상기 제2 면 상에서 상기 제2 층을 패턴화하게끔 상기 노광 장치를 제어하도록 구성된 컨트롤러
를 더 포함하는, 반도체 프로세싱 시스템.
실시예 14. 실시예 13에 있어서,
상기 제2 레티클은 상기 스캐닝 방향에 직교하는 미러 축을 중심으로 하는 상기 제1 레티클의 패턴의 거울상인 패턴을 갖는 것인, 반도체 프로세싱 시스템.
실시예 15. 실시예 13에 있어서,
상기 컨트롤러는 또한,
상기 반도체 웨이퍼를 뒤집은 이후 상기 반도체 웨이퍼의 정렬 표시자를 제1 위치에서 배향시키게끔 - 상기 제1 위치는, 상기 웨이퍼 스테이지 상에서 상기 반도체 웨이퍼를 뒤집기 이전의 상기 정렬 표시자의 제2 위치에 대응함 -; 그리고
상기 스캐닝 방향에 직교하는 방향을 따라 상기 제1 위치와 상기 제2 위치 반대쪽에 있는 제3 위치에서 상기 정렬 표시자를 배향시키게끔
상기 웨이퍼 스테이지를 제어하도록 구성된 것인, 반도체 프로세싱 시스템.
실시예 16. 실시예 11에 있어서,
상기 방사선 소스는 극자외선 광원인 것인, 반도체 프로세싱 시스템.
실시예 17. 방법으로서,
레티클 스테이지에 커플링되는 제1 레티클을 향하는 반도체 웨이퍼의 전면(front side) 상에서 제1 층을 패턴화하는 단계 - 상기 제1 층을 패턴화하는 단계는 상기 제1 레티클에 의해 반사되는 방사선을 사용하여 상기 제1 층의 복수의 노광 필드들 각각을 스캐닝 방향을 따라 스캐닝하는 단계를 포함함 - ;
상기 반도체 웨이퍼를 뒤집는 단계 - 상기 반도체 웨이퍼를 뒤집는 단계 이후, 상기 반도체 웨이퍼의 후면(back side)이 상기 레티클 스테이지에 커플링되는 제2 레티클을 향함 - ;
상기 반도체 웨이퍼의 상기 후면이 상기 제2 레티클을 향하는 동안 상기 반도체 웨이퍼를 회전 축을 중심으로 회전시키는 단계; 및
상기 반도체 웨이퍼의 상기 후면 상에서 제2 층을 패턴화하는 단계
를 포함하고,
상기 제2 층을 패턴화하는 단계는 상기 제2 레티클에 의해 반사되는 방사선을 사용하여 상기 제2 층의 복수의 노광 필드들 각각을 상기 스캐닝 방향을 따라 스캐닝하는 단계를 포함하되, 상기 제2 레티클은 상기 스캐닝 방향에 직교하는 미러 축을 중심으로 하는 상기 제1 레티클의 패턴의 거울상인 패턴을 갖는 것인, 방법.
실시예 18. 실시예 17에 있어서,
상기 반도체 웨이퍼를 뒤집는 단계 이후, 상기 반도체 웨이퍼의 정렬 표시자를 제1 위치에서 배향시키는 단계
를 더 포함하며,
상기 제1 위치는 상기 반도체 웨이퍼를 뒤집는 단계 이전의 상기 정렬 표시자의 제2 위치에 대응한 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 반도체 웨이퍼를 회전시키는 단계는 상기 정렬 표시자를 배향시키는 단계 이후 수행되고, 상기 반도체 웨이퍼를 회전시키는 단계는 상기 미러 축을 따라 상기 제1 위치와 상기 제2 위치 반대쪽에 있는 제3 위치에서 상기 정렬 표시자를 배향시키는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 반도체 웨이퍼를 회전시키는 단계는, 상기 반도체 웨이퍼에 물리적으로 커플링되는 웨이퍼 스테이지를 회전시키는 것에 의해 상기 반도체 웨이퍼를 회전시키는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 방법으로서,
    반도체 웨이퍼의 제1 면(side)이 제1 방향을 향하고 있는 동안, 상기 반도체 웨이퍼의 상기 제1 면 상에서, 제1 레티클에 의해, 제1 층을 패턴화하는 단계;
    상기 반도체 웨이퍼를 뒤집는 단계 - 상기 반도체 웨이퍼를 뒤집는 단계 이후, 상기 반도체 웨이퍼의 상기 제1 면 반대쪽에 있는 제2 면이 상기 제1 방향을 향함 - ;
    상기 제1 방향을 따라 연장되는 회전 축을 중심으로 상기 반도체 웨이퍼를 회전시키는 단계; 및
    제2 레티클에 의해, 상기 반도체 웨이퍼의 상기 제2 면 상에서 제2 층을 패턴화하는 단계
    를 포함하고,
    상기 제1 층을 패턴화하는 단계와 상기 제2 층을 패턴화하는 단계 중 적어도 하나는, 상기 제1 레티클과 상기 제2 레티클 중 적어도 하나를 포함하는 스캐너에 의해 스캐닝 방향을 따라 상기 반도체 웨이퍼를 스캐닝하는 단계를 포함하고,
    상기 제2 레티클은 상기 스캐닝 방향을 횡단하는 미러 축을 중심으로 하는 상기 제1 레티클의 패턴의 거울상인 패턴을 가지는 것인, 방법.
  2. 제1항에 있어서,
    상기 반도체 웨이퍼를 뒤집는 단계 이후, 상기 반도체 웨이퍼의 정렬 표시자를 제1 위치에서 배향시키는 단계
    를 더 포함하며,
    상기 제1 위치는 상기 반도체 웨이퍼를 뒤집는 단계 이전의 상기 정렬 표시자의 제2 위치에 대응한 것인, 방법.
  3. 제1항에 있어서,
    상기 반도체 웨이퍼의 상기 제1 면 상에서 상기 제1 층을 패턴화하는 단계는 상기 제1 층 상에서 극자외선 광을 투영하는 단계를 포함하고, 상기 반도체 웨이퍼의 상기 제2 면 상에서 상기 제2 층을 패턴화하는 단계는 상기 제2 층 상에서 극자외선 광을 투영하는 단계를 포함하는 것인, 방법.
  4. 반도체 프로세싱 시스템으로서,
    컨트롤러; 및
    노광 장치를 포함하되, 상기 노광 장치는,
    회전 가능한 웨이퍼 스테이지;
    레티클 스테이지;
    상기 웨이퍼 스테이지와 상기 레티클 스테이지 사이에 있는 광학기기 어셈블리; 및
    방사선을 방출하도록 구성되는 방사선 소스
    를 포함하고
    동작 시, 상기 노광 장치는,
    반도체 웨이퍼의 제1 면이 제1 방향을 향하는 동안, 상기 레티클 스테이지에 의해 유지되는 제1 레티클로부터 상기 반도체 웨이퍼의 상기 제1 면으로 상기 방사선을 반사시키는 것에 의해 상기 반도체 웨이퍼의 상기 제1 면 상에서 제1 층을 패턴화하고;
    상기 웨이퍼 스테이지 상에서 상기 반도체 웨이퍼를 뒤집고 - 상기 반도체 웨이퍼가 뒤집어진 이후, 상기 반도체 웨이퍼의 상기 제1 면 반대쪽에 있는 제2 면이 제1 방향을 향함 -;
    상기 제1 방향을 따라 연장되는 회전 축을 중심으로 상기 웨이퍼 스테이지를 회전시키는 것에 의해 상기 반도체 웨이퍼를 회전시키며;
    상기 레티클 스테이지에 의해 유지되는 제2 레티클로부터 상기 반도체 웨이퍼의 상기 제2 면으로 상기 방사선을 반사시키는 것에 의해 상기 반도체 웨이퍼의 상기 제2 면 상에서 제2 층을 패턴화하도록 구성되고,
    상기 컨트롤러는, 상기 반도체 웨이퍼를 스캐닝 방향을 따라 스캐닝하는 것에 의해 상기 반도체 웨이퍼의 상기 제1 면 상에서 상기 제1 층을 패턴화하고 상기 반도체 웨이퍼의 상기 제2 면 상에서 상기 제2 층을 패턴화하기 위해, 상기 노광 장치를 제어하도록 구성되고,
    상기 제2 레티클은 상기 스캐닝 방향에 직교하는 미러 축을 중심으로 하는 상기 제1 레티클의 패턴의 거울상인 패턴을 가지는 것인, 반도체 프로세싱 시스템.
  5. 제4항에 있어서,
    상기 노광 장치는 상기 방사선 소스와 상기 레티클 스테이지 사이에 있는 조명 장치를 더 포함하되, 상기 조명 장치는 상기 방사선을 수신하고 상기 방사선을 상기 레티클 스테이지로 지향시키도록 구성된 것인, 반도체 프로세싱 시스템.
  6. 제4항에 있어서,
    동작 시, 상기 반도체 프로세싱 시스템은, 상기 반도체 웨이퍼의 상기 제2 면 상의 상기 제2 층을 패턴화하기 전에, 상기 반도체 웨이퍼의 상기 제2 면을 박형화하도록 구성된 것인, 반도체 프로세싱 시스템.
  7. 제6항에 있어서,
    상기 반도체 프로세싱 시스템은 화학적 기계 연마에 의해 상기 반도체 웨이퍼의 상기 제2 면을 박형화하도록 구성된 것인, 반도체 프로세싱 시스템.
  8. 제4항에 있어서,
    상기 컨트롤러는 또한,
    상기 반도체 웨이퍼를 뒤집은 이후 상기 반도체 웨이퍼의 정렬 표시자를 제1 위치에서 배향시키도록 - 상기 제1 위치는, 상기 웨이퍼 스테이지 상에서 상기 반도체 웨이퍼를 뒤집기 이전의 상기 정렬 표시자의 제2 위치에 대응함 -; 그리고
    상기 스캐닝 방향에 직교하는 방향을 따라 상기 제1 위치와 상기 제2 위치 반대쪽에 있는 제3 위치에서 상기 정렬 표시자를 배향시키도록,
    상기 웨이퍼 스테이지를 제어하도록 구성된 것인, 반도체 프로세싱 시스템.
  9. 제4항에 있어서,
    상기 방사선 소스는 극자외선 광원인 것인, 반도체 프로세싱 시스템.
  10. 방법으로서,
    레티클 스테이지에 커플링되는 제1 레티클을 향하는 반도체 웨이퍼의 전면(front side) 상에서 제1 층을 패턴화하는 단계 - 상기 제1 층을 패턴화하는 단계는 상기 제1 레티클에 의해 반사되는 방사선을 사용하여 상기 제1 층의 복수의 노광 필드들 각각을 스캐닝 방향을 따라 스캐닝하는 단계를 포함함 - ;
    상기 반도체 웨이퍼를 뒤집는 단계 - 상기 반도체 웨이퍼를 뒤집는 단계 이후, 상기 반도체 웨이퍼의 후면(back side)이 상기 레티클 스테이지에 커플링되는 제2 레티클을 향함 - ;
    상기 반도체 웨이퍼의 상기 후면이 상기 제2 레티클을 향하는 동안 상기 반도체 웨이퍼를 회전 축을 중심으로 회전시키는 단계 - 상기 회전 축은 상기 웨이퍼의 전면이 향하는 방향을 따라 연장됨 -; 및
    상기 반도체 웨이퍼의 상기 후면 상에서 제2 층을 패턴화하는 단계
    를 포함하고,
    상기 제2 층을 패턴화하는 단계는 상기 제2 레티클에 의해 반사되는 방사선을 사용하여 상기 제2 층의 복수의 노광 필드들 각각을 상기 스캐닝 방향을 따라 스캐닝하는 단계를 포함하되, 상기 제2 레티클은 상기 스캐닝 방향에 직교하는 미러 축을 중심으로 하는 상기 제1 레티클의 패턴의 거울상인 패턴을 갖는 것인, 방법.
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