KR102610090B1 - 차단전극이 포함된 표시패널 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명은 차단전극이 포함된 표시패널 및 이를 포함하는 표시장치로 본 발명의 일 실시예에 의한 표시패널은 표시영역의 경계에 배치되는 픽셀전극에 인접하여 제1외곽영역에 배치되는 하나 이상의 차단전극과 여기에 전기적으로 연결되며 상기 픽셀전극에 대향하여 배치되는 공통전극을 포함한다.

Description

차단전극이 포함된 표시패널 및 이를 포함하는 표시장치{DISPLAY PANEL COMPRISING BLOCKING ELECTRODS AND DISPLAY DEVICE COMPRISING THEREOF}
본 발명은 차단전극이 포함된 표시장치에 관한 기술이다.
표시장치(또는 디스플레이 장치)는 데이터를 시각적으로 표시하는 장치로, 액정표시장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기발광표시장치(Organic Light Emitting Display), 무기 EL 표시 장치, (Electro Luminescent Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 및 음극선관 표시 장치(Cathode Ray, Display) 등이 있다.
이 중에서 액정표시장치는 액정의 광투과율을 조절하여 화상을 표시할 수 있다. 이를 위해 각 픽셀별로 형성되는 픽셀전극은 액정의 광투과율을 조절하기 위해 데이터 라인으로부터 신호를 인가받을 수 있다.
한편, 액정분자의 배열 방식으로는, VA(Vertical Alignment) 방식, 네마틱(Nematic) 방식, 횡전계(In plane switching) 방식, FFS(Fringe Field Switching) 방식이 있으며, 이 중에서 액정분자가 기판의 표면과 평행한 면을 따라 회전하여 광의 투과량을 조절함으로써 시야각특성을 향상시킬 수 있는 IPS 방식과 FFS 방식의 액정표시장치가 주로 사용된다.
또한, 액정표시장치의 박형화 및 대형화가 이루어지면서 액정표시장치의 표시영역 주변에 전기적인 구성요소가 다수 배치되면서, 이로 인해 비정상적인 전류가 축적될 수 있고 이러한 전류가 표시장치 내의 액정들의 움직임에 영향을 미칠 수 있다.
이에, 본 명세서에서는 표시영역 내의 액정들이 인접한 전기적 구성요소로부터 발생하는 전기적인 영향을 받지 않도록 하는 방안을 제시하고자 한다.
본 발명은 표시패널의 표시영역 외곽에서 발생하는 전기적 영향을 차단하는 방안을 제시한다.
본 발명은 표시패널의 표시영역 외곽에 소정의 회로적인 구성요소를 배치하여 표시영역 내부의 픽셀전극이 외부의 전기적인 영향으로부터 안전하게 보호되도록 구성하는 방안을 제시한다.
본 발명은 표시패널의 표시영역 외곽에서 전기적인 영향으로 축적된 DC 전류 등과 같은 전기적인 요소들이 최외곽에 배치되는 픽셀전극에 영향을 주지않는 차단전극을 표시영역의 외곽에 배치하는 방안을 제시한다.
본 발명의 일 실시예에 의한 표시패널은 표시영역의 경계에 배치되는 픽셀전극에 인접하여 제1외곽영역에 배치되는 하나 이상의 차단전극과 여기에 전기적으로 연결되며 상기 픽셀전극에 대향하여 배치되는 공통전극을 포함한다.
본 발명의 다른 실시예에 의한 표시패널은 N*M개의 픽셀전극이 각각의 배치된 표시영역과 이들 표시영역의 외곽에 배치되는 외곽영역을 포함하고, 이들 외곽영역에는 공통전극에 전기적으로 연결되는 K개의 차단전극을 포함한다.
본 발명의 또다른 실시예에 의한 표시장치는 표시영역의 경계에 배치되는 픽셀전극에 인접하여 제1외곽영역에 배치되는 하나 이상의 차단전극과, 상기 차단전극에 전기적으로 연결되며 상기 픽셀전극에 대향하여 배치되는 공통전극을 포함하는 표시패널 및 게이트 드라이버와 데이터 드라이버, 그리고 타이밍 컨트롤러를 포함한다.
본 발명을 적용할 경우 표시패널의 표시영역 외곽에서 발생하는 전기적 영향으로부터 차단되어 안전하게 동작하는 표시패널과 이를 포함하는 표시장치를 제공할 수 있다.
본 발명을 적용할 경우, 표시패널의 표시영역 외곽에 소정의 회로적인 구성요소를 배치하여 표시영역 내부의 픽셀전극이 외부의 전기적인 영향으로부터 안전하게 보호되도록 구성할 수 있다.
본 발명을 적용할 경우, 표시패널의 표시영역 외곽에서 차단전극을 배치하여, 표시영역 외곽에서 발생하는 전기적인 영향으로 축적된 DC 전류 등과 같은 전기적인 요소들로부터 최외곽에 배치되는 픽셀전극을 보호할 수 있다.
본 발명의 효과는 전술한 효과에 한정되지 않으며, 본 발명의 당업자들은 본 발명의 구성에서 본 발명의 다양한 효과를 쉽게 도출할 수 있다.
도 1은 본 발명의 일 실시예가 적용되는 표시장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 다른 실시예에 의한 차단전극배치영역이 양측에 배치되는 구성을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 의한 차단전극배치영역 및 표시패널의 픽셀(P) 사이에 구성되는 회로들의 구성을 보여주는 도면이다.
도 4 및 도 5는 본 발명의 차단전극(395)이 배치되지 않는 경우의 회로 구성과 이들의 단면을 보여주는 도면이다.
도 6은 도 5의 500b 구성에서 폴리이미드와 같은 물질로 레이어를 형성한 구성을 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 의한 도 3의 회로 구성을 반영하여 배치한 어레이 및 이의 단면을 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 의한 차단전극의 배치 및 이들의 전기적 연결을 보여주는 도면이다.
도 9는 본 발명의 다른 실시예에 의한 차단전극의 배치 및 이들의 전기적 연결을 보여주는 도면이다.
도 10은 본 발명의 다른 실시예에 의한 차단전극의 배치를 보여주는 도면이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 의한 상이한 형상의 차단전극을 보여주는 도면이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 본 발명의 일부 실시예들은 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하에서 표시장치는 액정표시장치를 중심으로 설명하지만, 본 발명이 이에 한정되는 것은 아니며, 액정표시장치 외에 유기발광표시장치 등 픽셀들을 제어하여 영상을 출력하는 다양한 표시장치에 적용할 수 있다.
본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
또한, 본 발명을 구현함에 있어서 설명의 편의를 위하여 구성요소를 세분화하여 설명할 수 있으나, 이들 구성요소가 하나의 장치 또는 모듈 내에 구현될 수도 있고, 혹은 하나의 구성요소가 다수의 장치 또는 모듈들에 나뉘어져서 구현될 수도 있다.
도 1은 본 발명의 일 실시예가 적용되는 표시장치의 구성을 보여주는 도면이다. 도 1의 각 구성요소들은 하나 또는 둘 이상으로 나뉘어져서 구현될 수 있다. 또한, 각 구성요소들이 하나의 상위 구성요소 내에 물리적으로 포함될 수 있다. 본 발명은 도 1에 다양한 구성요소가 추가될 수 있다.
표시장치(100)는, 게이트 라인들(GL1~GLn)과 데이터 라인들(DL1~DLm)이 교차되어 배치된 표시패널(110)과, 표시패널(110)에 배치된 게이트 라인들을 구동하기 위한 게이트 드라이버(120)와, 표시패널(110)에 배치된 데이터 라인들을 구동하기 위한 데이터 드라이버(130)와, 게이트 드라이버(120) 및 데이터 드라이버(130)의 구동 타이밍을 제어하는 타이밍 컨트롤러(Timing Controller, 140) 등을 포함한다. 도면에는 게이트 드라이버(120)가 표시패널(110)과 분리된 것으로 도시되었으나 다양한 실시예에서 게이트 드라이버(120)는 표시패널(110)의 특정 영역(예를 들어 비표시영역)에 GIP(Gate in Panel)로 배치될 수 있다.
발명의 일 실시예로 게이트 드라이버(120)는 표시패널(110)에 배치될 수 있다. 발명의 일 실시예로 데이터 드라이버(130)는 표시패널(110)에 인접하게 배치하거나 표시패널(110)에 배치하거나 또는 표시패널(110)의 외부에 배치할 수 있다. 게이트 드라이버(120)는 하나 이상의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다.
타이밍 컨트롤러(140)는 데이터 드라이버(130) 및 게이트 드라이버(120)에 영상을 표시하는데 필요한 데이터를 신호의 형태로 제공할 수 있다. 신호의 형태는 데이터 전압을 인가하는 것을 일 실시예로 한다.
표시패널(110)에는 게이트 라인들(GL1~GLn)과 데이터 라인들(DL1~DLm)의 교차되어 각 서브픽셀(subpixel, 또는 서브화소)(P)이 정의된다. 서브픽셀은 하나의 색상을 표시하기 위한 것으로 적색(R), 녹색(G), 청색(B)와 선택적으로 백색(W) 중 어느 하나의 색상을 표시할 수 있다. 전술한 색상은 실시예에 따라 교체될 수 있다.
데이터 드라이버(130)는 다수의 소스 드라이브 집적회로(Integrated Circuit, IC)들로 구현할 수 있다. 데이터 드라이버(130)는 타이밍 콘트롤러(140)로부터 디지털 비디오 데이터들(각 서브픽셀들에 대한 영상 데이터들, 즉 RGB 및 선택적으로 W로 구성됨)을 입력 받고, 표시패널(110)에 제2신호를 인가한다. 보다 상세히 살펴보면, 데이터 드라이버(130)는 타이밍 콘트롤러(140)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB/W)을 데이터 전압을 생성하고, 그 데이터 전압을 게이트 신호에 동기되도록 표시패널(110)의 데이터 라인들(DL)에 공급한다. 이 과정에서 비디오 데이터들(RGB/W)에 대해 감마보상전압으로 변환하여 데이터 전압을 생성할 수 있다.
데이터 드라이버(130)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(110)의 데이터 라인들(DL)에 접속될 수 있다. 데이터 드라이버(130)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터라인을 구동할 수 있다. 이들 각각의 소스 드라이버 집적회로는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로의 일 단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타 단은 표시패널(110)에 본딩될 수 있다.
게이트 드라이버(120)는, 게이트 라인들(GL1~GLn)에 제1신호, 예를 들어 스캔 신호를 순차적으로 공급함으로써 게이트 라인들(GL1~GLn)을 구동하는데, 이를 위해, 클럭신호를 입력받고 이에 기초하여 게이트 라인들(GL1~GLn)에 스캔 신호를 순차적으로 공급한다.
타이밍 컨트롤러(140)는 소스 인쇄회로보드(Printed Circuit Board, PCB)에 구성될 수 있으며, 게이트 드라이브 집적회로(이하 '게이트 드라이브 IC'라 한다)는 TAB(Tape Automated Bonding) 방식으로 표시패널에 연결되거나 COG(Chip On Glass) 방식으로 표시패널 상에 구성되거나 또는 COF(Chip On Film) 방식으로 표시패널과 전기적으로 연결될 수 있다.
타이밍 콘트롤러(140)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스, MIPI(Mobile Industrial Processor Interface) 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(140)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 데이터 드라이버(130)로 전송한다. 즉, 타이밍 컨트롤러(140)는 외부의 호스트 장치로부터 제1영상신호를 수신하고 이를 제2영상신호로 변환하여 변환된 제2영상신호를 게이트 드라이버(120) 및 데이터 드라이버(130)에 제공한다. 그리고 이들 게이트 드라이버(120)는 표시패널(110)에 배치된 게이트라인들에게 제1신호를 인가하며, 데이터 드라이버(130)는 표시패널(110)에 배치된 데이터라인들에게 제2신호를 인가한다. 이들의 신호들에 의해, 즉 게이트라인에 인가된 신호에 따라 픽셀전극은 데이터라인에 선택적으로 연결되어 특정 픽셀에서 대응하는 영상을 표시할 수 있다.
타이밍 컨트롤러(140)는 외부로부터 비디오 데이터(RGB/W)와 수직 동기화신호(Vsync), 수평동기화신호(Hsync), 메인 클럭 신호(MCLK), 데이터 인에이블 신호(DE) 등의 타이밍 신호를 입력받아, 이러한 타이밍 신호를 기준으로 하여 게이트 드라이버(120)에 게이트 제어신호(GCS)를 인가하며, 데이터 드라이버(130)에 데이터 제어신호(DCS) 및 전술한 비디오 데이터(RGB/W)를 서브픽셀이 나타내기 위한 비디오 데이터(R'G'B')를 인가한다. 데이터 드라이버(130)를 구성하는 다수의 집적 회로(소스 드라이브 IC)들이 미리 정해진 영역 내의 데이터라인에 신호를 인가하도록 제어된다.
도 1에서 게이트 드라이버(120)에서 게이트 라인에 신호를 인가하기 위해서는 도 1의 190에서 지시되는 영역에서 픽셀의 트랜지스터의 게이트에 연결되는 게이트라인과 게이트 드라이버(120) 사이에 점핑을 하는 영역이 존재한다. 일 실시예로 이를 게이트 점핑 영역이라고 하며, 이 영역에서 게이트 점핑을 구현한 것을 게이트 점핑부라고 한다.
그런데, 이러한 게이트 점핑 영역의 필드(Field)에 의해서 공통전극과 전위차가 발생할 수 있으며, 이러한 전위차로 인하여 표시패널의 표시영역의 좌측 또는 우측에서 라인 딤(Line Dime)이 발생할 수 있다. 이에, 본 발명의 일 실시예에서는 게이트 드라이버(120)와 픽셀전극들이 배치되는 영역 사이에 전술한 전위차를 제거하기 위해 전술한 영역에 차단전극을 배치하는 방안에 대해 살펴본다.
이하, 본 명세서에서 게이트 드라이버(120)와 이에 가장 근접한 픽셀전극 사이를 차단전극배치영역(190)이라 한다. 또다른 실시예로, 게이트 드라이버(120)에 연결된 게이트 점핑과 이에 가장 근접한 픽셀전극 사이를 상기 차단전극배치영역이라 한다. 게이트 드라이버(120)가 도 1과 같이 일측에 배치된 경우에 전술한 차단전극배치영역(190)은 동일한 측면에 배치될 수 있다. 한편, 게이트 드라이버가 표시패널(110)의 양측에 배치될 경우, 전술한 차단전극배치영역 역시 양측에 배치될 수 있다.
도 2는 본 발명의 다른 실시예에 의한 차단전극배치영역이 양측에 배치되는 구성을 도시한 도면이다. 도 2에서 게이트 드라이버(120a, 120b)은 표시패널(110)의 양측에 배치되며, 이로 인하여 차단전극배치영역(190a, 190b) 역시 양측에 배치된다. 양측에 게이트 드라이버(120a, 120b)가 배치될 경우, 도 2와 같이 데이터 드라이버(130)를 통하여 GCS 신호가 인가될 수도 있고, 표시패널(110)의 외곽부를 통하여 제1게이트 드라이버(120a)에서 제2게이트 드라이버(120b)로 GCS 신호가 인가될 수 있다. 이는 다양하게 구현할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 이하, 도 3, 도 6 내지 도 13에 도시된 실시예들은 도 1 또는 도 2에서 살펴본 표시장치에 적용할 수 있다. 특히, 도 2와 같이 양측에 게이트 드라이버가 배치될 경우에는 차단전극은 양측에 배치될 수 있다. 양측의 게이트 드라이버는 표시패널의 표시영역 양측에 배치되는 게이트 점핑 영역이 표시영역의 양측 끝단의 데이터라인에 연결되는 픽셀전극에 전기적인 영향을 미칠 수 있다. 따라서, 양측 끝단의 데이터라인의 바깥 영역에 차단전극을 배치할 경우, 양 끝단의 픽셀전극들이 외부의 DC 축적되어 발생하는 전기적 영향을 받지 않고 정상적으로 구동할 수 있다.
도 3은 본 발명의 일 실시예에 의한 차단전극배치영역 및 표시패널의 픽셀(P) 사이에 구성되는 회로들의 구성을 보여주는 도면이다.
최외곽에 위치하는 데이터라인(DL1)과 p번째 게이트라인(GLp) 사이에는 트랜지스터(TR)이 배치되어 있으며, 이 트랜지스터에 픽셀전극(315)이 연결되어 있다. 한편, 공통전극라인(Vcom)에 전기적으로 연결된 공통전극(360a, 360b)들이 있다. 표시패널 내의 픽셀전극 및 데이터 라인 등을 보호하기 위해, 데이터라인과 동일한 형상의 보호라인(Protect Line)(PL)이 배치될 수 있다. 보호라인(PL)은 제조 과정에서 표시영역의 회로나 액정이 제대로 구성될 수 있도록 하기 위해 배치될 수 있다. 일 실시예로 보호라인(PL)은 데이터 신호가 인가되지는 않지만, 데이터 라인을 제조하는 공정 과정에서 데이터 라인이 배치되는 층상에 배치될 수 있다. 다른 실시예로, 보호라인(PL)은 제조 후 정전기로 인한 표시영역의 액정의 변화를 막기 위해 배치될 수 있다. 그리고, 픽셀전극(315)이 배치된 영역부터 표시영역(Active Area, A/A)이다.
차단전극배치영역(390)에는 픽셀전극(315)과 동일 또는 유사한 형상으로 차단전극(395)이 배치될 수 있는데, 이 차단전극(395)은 Vcom 라인과 연결된다. 차단전극(395) 및 픽셀전극(315) 하에는 공통전극이 배치되는데, 공통전극은 차단전극(395) 및 픽셀전극(315)뿐만 아니라 픽셀전극이 배치되는 전체 표시패널에 단일하게 혹은 일부 영역별로 분할되어 배치될 수도 있다. 따라서 공통전극(360a, 360b)으로 표시된 점선은 차단전극(395) 및 픽셀전극(315)에 대응하여 공통전극의 영역을 표시한 것이며 이들 공통전극들의 일 실시예는 물리적으로는 구별되지만 전기적으로 연결되거나 혹은 다른 실시예로 물리적으로 전기적으로도 연결되는 구성을 가진다.
도 3과 같은 구조에서는 게이트라인(GLp)에 연결되는 게이트 점핑 영역(310)과 최외곽 데이터라인(DL1) 사이에 배치되는 차단전극배치영역(390)에서 차단전극(395)이 전계차폐역할을 하므로, 픽셀전극(315)이 제어하는 액정이 비정상 구동되는 문제가 발생하지 않는다. 게이트 점핑 영역은 다양한 위치에 배치될 수 있다.
도 3에서 Vcom 라인에 연결된 차단전극(395)은 게이트 점핑 영역(310)에서 발생하는 전기적 영향을 차단한다. 특히, 대면적의 고화질인 경우 픽셀의 크기가 매우 작기 때문에 최외곽에 위치하는 픽셀전극(315)은 외부의 전기적 영향에 따라 오작동할 수 있다. 그러나, 도 3의 차단전극(395)을 배치할 경우, 게이트 점핑 영역(310)에서 발생하는 전기적 영향을 차단하고, 게이트 점핑 영역(310)에서 발생되어 표시패널의 특정한 층(예를 들어 폴리 이미드 층)에 DC 축적된 전기적 영향력을 차단시킬 수 있다.
또한, 도 3에서의 픽셀전극(315)과 차단전극(395)는 다양한 형상으로 구현될 수 있으며 도 3의 구성에 한정되지 않는다.
이하, 게이트 점핑 영역과 최외곽 데이터라인(DL1) 사이의 차단전극배치영역(390)에 형성된 차단전극(395)의 전계차폐역할을 살펴본다. 먼저 차단전극(395)이 배치되지 않는 구조를 살펴보고, 차단전극(395)이 배치되는 실시예를 비교하여 살펴본다.
도 4 및 도 5는 본 발명의 차단전극(395)이 배치되지 않는 경우의 회로 구성과 이들의 단면을 보여주는 도면이다.
도 4는 전술한 도 3에서의 차단전극(395)이 배치되지 않은 구성이다. 490 영역은 Vcom 라인에 연결되는 공통전극(360a)이 배치되어 있다. 한편, 게이트 점핑 영역으로 310이 표시되어 있다. 게이트 점핑 영역은 게이트 드라이버(120)의 게이트 신호선과 표시패널(110) 내의 게이트라인들이 연결되는 지점으로, 게이트 선(GLp)이 Vcom 라인 혹은 그 외의 다른 배선과 전기적으로 절연되도록 배치된다.
게이트 점핑 영역(310)과 공통전극(360a)이 배치된 영역에는 전위차에 의해 DC(Direct Current) 축적이 발생한다. 이로 인해 490으로 지시되는 영역에 배치되는 고분자층, 예를 들어 PI(polyimide)에 DC가 축적되어, 최외곽에 배치된 픽셀 영역(480)에 전기적 영향을 미치게 된다. 이로 인해, 최외곽 픽셀전극(315)에 전기적 영향을 주어 액정이 비정상 구동되는 결과를 초래한다. 즉, 게이트 점핑 영역(310)에 배치되는 게이트 컨택 홀(Gate Contact Hole)과 보호 라인(PL) 또는 보호 라인을 구성하는 영역(360a) 사이의 전위차에 의한 DC 축적으로 라인 딤(Line Dime)이 발생한다.
표시영역(A/A)에서 최외곽에 배치되는 픽셀전극(315)을 경계로 내부 영역(481) 및 외부 영역(482)으로 구분할 경우, 전술한 라인 딤(Line Dim)은 외부영역(482)에서 발생하며. 외부 영역 PI에 DC가 축적되면 최외곽에 위치하는 픽셀전극(315)과 전술한 축적되어 형성되는 전압에 의해 액정이 비정상 구동된다. 내부 영역(481)은 최외곽 픽셀전극(315)이 전계 차폐 역할 및 방전(Discharging)을 해주기 때문에 PI와 같은 영역에서 DC 축적 현상이 없으며 정상 구동이 가능하다.
도 5는 도 4의 회로 구성을 반영하여 배치한 어레이 및 이의 단면을 보여주는 도면이다. 도 4의 회로를 통하여 다양한 어레이가 가능하다.
500a는 어레이의 상면에서의 구성을 보여주며, 500b는 500a 중에서 A-A'의 단면을 도시하고 있다.
전체적인 어레이 구성은 데이터라인과 게이트라인, 그리고 이들에 연결되는 픽셀전극과 Vcom 등이 구성되며 이들 사이에 보호층이 배치될 수 있다. 예를 들어, 501은 기판, 502는 게이트 절연막(Gate Insulator, 또는 게이트 절연층), 503은 평탄화층(Pacification layer), 504는 보호층이 될 수 있다.
590은 블랙 매트릭스(Black matrix)로 비표시영역에 배치된다. 510은 공통전극에 Vcom을 인가하는 Vcom 라인이며, PL은 전술한 보호라인으로 데이터 라인들(DL1, DL2, ...)들을 보호할 수 있다. PL의 일 실시예는 도시된 바와 같이 Vcom 라인(360c)과 전기적으로 연결될 수 있으나, 다른 실시예에서는 PL과 Vcom(360c)을 전기적으로 절연하여 배치할 수 있다. 최외곽의 화소는 데이터라인(DL1)과 게이트라인(520), 픽셀전극(315a) 및 이들의 신호를 제어하는 트랜지스터(TR1)으로 동작한다. Vcom 라인에 연결되며 픽셀전극(315a, 315b) 하에는 360과 같이 공통전극이 배치되어 있다. 이들은 360c에 전기적으로 연결될 수 있다. 게이트 점핑 영역(310)은 데이터 라인과 동일하게 생성되는 제1패드(310a)와 게이트라인과 동일하게 생성되는 제2패드부(310b) 및 이들을 전기적으로 연결하는 연결전극(310c)들로 이루어진다.
도 5의 구성에서 연결전극(310c)을 포함하는 게이트 점핑 영역(310)에서의 필드(field)에 의하여 500c와 같이 Vcom(360)과 전위차가 발생할 수 있다. 게이트 점핑 영영(310)과 최외곽 픽셀전극(315a) 사이의 거리가 dist_1인데, 이 값이 작을수록 픽셀전극(315a)에 미치는 전위차의 영향이 증가할 수 있다. 예를 들어 dist_1이 75um인 경우 픽셀전극(315a)에 전기적 영향이 발생한다. 이에 대해 도 6에서 보다 상세히 살펴본다.
도 6은 도 5의 500b 구성에서 폴리이미드와 같은 물질로 레이어를 형성한 구성을 보여주는 도면이다. 연결전극(310c) 및 픽셀전극(315a, 315b)를 커버하는 레이어(505)가 배치된 경우, 500c 및 500d와 같이 폴리이미드층을 일 실시예로 하는 레이어층(505)과 Vcom 전극(360) 사이에 DC가 축적되어 이는 인접한 픽셀전극(315a)에 영향을 준다. 다만, 최외곽의 픽셀전극(315a)은 디스차징 및 외부의 500c 및 500d의 DC 전계를 차폐하여 바로 옆의 픽셀전극(315b)는 정상적으로 구동한다.
따라서, 본 발명의 일 실시예에서는 차단전극을 별도로 배치하여 최외곽에 배치되는 픽셀전극(315a)이 외부의 전계에 의해 오동작하지 않도록 한다. 다시 설명하면 도 2에서 살펴본 바와 같이 패널의 좌우 최외곽(190a, 190b)에서 발생하는 라인 딤(Line Dim)은 최외곽에 위치하는 픽셀전극의 외부 영역에서만 발생하는 현상이므로 전계를 차단 또는 차폐하는 역할을 하는 차단전극을 최외곽 픽셀의 외부 영역에 배치하여 개선할 수 있다.
도 7은 본 발명의 일 실시예에 의한 도 3의 회로 구성을 반영하여 배치한 어레이 및 이의 단면을 보여주는 도면이다. 도 3의 회로를 통하여 다양한 어레이가 가능하다.
앞서 도 5 및 도 6에서 살펴본 동일한 참조번호는 설명을 생략한다. 도 7에서 전술한 차단전극(395)을 보다 상세히 살펴보면, 차단전극(395)은 상하에 배치되는 다른 차단전극(395)와 전기적으로 연결하는 부분인 연결패턴(395a, 395b)을 가질 수 있다. 차단전극(395)은 Vcom 라인과 연결되어야 하는데, 연결패턴들(395a, 395b)을 통하여 Vcom 라인과의 접점을 줄일 수 있으므로 공정의 편의성을 높이고 오류 가능성을 낮출 수 있다. 연결패턴들(395a, 395b)이 없을 경우 매 Vcom 라인들과 차단전극(395)을 연결할 수 있다.
또한, 도면에 미도시되었으나, 차단전극(395)은 외곽에 배치되는 Vcom 라인(360c)과 전기적으로 연결될 수 있다. 그 결과, 700b에 도시된 바와 같이 700c와 같이 발생하는 필드의 영역을 차단전극배치영역(390)에 배치된 차단전극(395)이 700d와 같이 차단한다. 그 결과, 표시영역(A/A)의 최외곽의 픽셀전극(315a)에는 전기적인 영향이 미치지 않아 라인 딤 현상도 발생하지 않는다. 특히, 게이트 점핑 영역(310)과 최외곽의 픽셀전극(315a) 과의 거리가 100um 이하인 경우에는 차단전극(395)이 배치되어야 최외곽의 픽셀전극(315a)에 정상적으로 동작할 수 있다.
게이트 점핑 영역(310)은 앞서 살펴본 바와 같이, 데이터 라인과 동일하게 생성되는 제1패드(310a)와 게이트라인과 동일하게 생성되는 제2패드부(310b) 및 이들을 전기적으로 연결하는 연결전극(310c)들로 이루어진다. 이들 게이트 점핑 점핑 영역(310)은 게이트 점핑부의 영역이 되는데, 게이트 점핑부는 표시패널의 외곽의 GIP와 표시패널 내부의 게이트라인에 전기적으로 연결되어 GIP의 신호를 게이트라인에 제공한다. 다수의 패드(310a, 310b)으로 게이트 점핑부를 구성한 것은 표시패널의 외곽에 복잡하게 배치되는 배선들을 배치하기 위함이다. 그러나 이러한 게이트 점핑 영역(310)을 효과적으로 구성함으로 인해, 게이트 점핑 영역(310)과 최외곽의 픽셀전극(315a)의 사이가 가까워지게 되는데, 특히 고화질, 대화면의 경우 게이트 점핑 영역(310)과 최외곽의 픽셀전극(315a) 사이를 좁혀야 하는 필요성이 대두되었다. 이로 인해 발생하는 최외곽의 픽셀전극(315a)의 라인 딤 현상을 차단하기 위하여 게이트 점핑 영역(310)과 최외곽의 픽셀전극(315a) 사이에 차단전극(395)를 배치하여 픽셀전극(315a)을 보호할 수 있다.
도 7을 살펴보면, 하나의 보호라인(PL)과 최외곽의 데이터라인(DL1) 사이의 지점에 차단전극(395)가 배치될 수 있다. 또한, 다른 실시예로, 보호라인을 기준으로 제1데이터라인(DL1)의 반대편에 차단전극이 배치될 수 있다. 이에 대해서는 도 13에서 살펴본다. 이러한 구성은 보호라인(PL)과 최외곽의 제1데이터라인(DL1) 사이에 제1데이터라인(DL1)에 연결되는 픽셀전극이 배치되는 경우, 차단전극은 데이터라인의 반대편에 배치될 수 있기 때문이다. 이는 보호라인(PL)이 데이터라인을 보호하기 위해 배치되며, 차단전극은 최외곽의 픽셀전극을 보호하기 위해 배치되는 구성이다.
도 7에서는 보호라인(PL)과 360c가 분리되어 있으나, 구성에 따라 이들이 중첩되거나 혹은 다른 영역에서 전기적으로 연결될 수도 있다. 즉, 보호라인(PL)은 구현하는 실시예에 따라 공통전극 또는 Vcom 라인과 전기적으로 연결될 수 있거나 혹은 별도로 다른 전기적 신호가 인가될 수 있다.
도 7은 픽셀 전극이 공통전극 상에 배치되는 구성이다. 기판(501) 상에 게이트라인을 포함하는 층(310b), 게이트 절연막(502), 평탄화층(503), 그리고 공통전극(360)이 배치되고 그 위에 보호층(504)과 픽셀전극(315a, 315b) 및 차단전극(395)이 배치된다. 차단전극은 보호층(504)에 DC 축적을 차단하여 픽셀전극(315a)에 대한 전기적 영향을 차단하여 최외곽 픽셀전극(315a)이 정상적으로 구동할 수 있도록 한다.
전술한 실시예를 구성으로 살펴보면 다음과 같다. 도 1의 800 영역을 확대하여 본 발명이 적용된 실시예를 살펴본다. 도 8은 도 2의 800a 및 800b에도 동일하게 적용될 수 있다.
도 8은 본 발명의 일 실시예에 의한 차단전극의 배치 및 이들의 전기적 연결을 보여주는 도면이다.
표시패널(110)은 화상이 표시되는 표시영역과 비표시영역으로 나뉘어질 수 있다. 100a는 표시패널(100)의 경계선을 보여준다. 한편, 표시영역을 나타내는 경계선은 111이다. 게이트라인들(GL1~GL3)이 제1방향(801)으로 평행하게 배치되어 있고, 데이터라인들(DL1~DL3)이 제2방향(802)으로 평행하게 배치되어 있다. 제1방향(801)으로 N개의 픽셀전극이, 제2방향(802)으로 M개의 픽셀전극이 배치될 수 있다. 그리고 이들 라인들의 교차지점에 픽셀전극(P1~P4)이 배치되어 있다. 이들 픽셀전극들은 각각 데이터라인 및 게이트라인에 인가되는 신호들의 제어를 통하여 데이터라인의 신호가 픽셀전극에 인가된다. 즉, 픽셀전극은 게이트라인의 신호에 따라 데이터라인에 선택적으로 연결된다. 픽셀전극은 다양한 형상을 가질 수 있으며, 앞서 도 3 및 도 4에서 살펴본 형상을 일 실시예로 하나 이에 한정되지 않는다. 앞서 도 3 및 도 4에서 트랜지스터에 연결된 픽셀전극을 살펴본 바 있다.
그리고 공통전극(도면에서 점선으로 표시, 360)은 픽셀전극에 대향하여 배치될 수 있다. 공통전극은 표시영역 내에 일체로 구성될 수도 있고 일정한 면적 단위로 분할될 수도 있다. 공통전극의 최소 면적 단위는 픽셀전극의 크기에 대응할 수 있으며 이보다 조금더 작거나 클 수도 있고, 다수 픽셀전극의 크기들을 합친 크기가 될 수도 있다. 공통전극(360)과 픽셀전극의 상하 위치는 구현 방식에 따라 달라질 수 있다. 기판에 전극을 형성하는 과정에서 공통 전극을 먼저 형성한 후 그 위에 픽셀전극을 배치할 수도 있고, 반대로 픽셀전극을 먼저 형성한 후 그 위에 공통전극을 배치할 수도 있다.
표시영역의 외곽에는 제1방향으로 하나 이상의 외곽영역(810)이 배치된다. 표시영역의 경계에 배치되는 픽셀전극(P1, P3)에는 제1데이터라인(DL1)의 신호가 인가될 수 있으며, 제1외곽영역(810)에는 데이터라인들과 동일한 재질로 구성되는 보호라인(PL)이 배치될 수 있다. 보호라인은 공정 과정에서, 혹은 공정 후 외부로부터 발생하는 전기적, 물리적, 화학적 영향으로부터 제1데이터라인(DL1)을 보호한다. 보호라인 역시 표시패널의 일측 또는 양측에 배치될 수 있다.
게이트 점핑(Gate Jumping)부(GJ1, GJ2) 역시 제1외곽영역(810)에 배치될 수 있다. 게이트 점핑부(GJ1, GJ2)는 게이트 드라이버의 일실시예인 GIP(120p)와 전기적으로 연결되며, 또한 게이트라인들(GL1, GL2)와도 전기적으로 연결된다. 게이트 점핑부(GJ1, GJ2)는 앞서 도 7에서 310c와 같이 데이터라인과 동일한 재질의 제1패드(도 7의 310a)와 게이트라인과 동일한 재질의 제2패드(310b)를 연결할 수 있다. 이는 다양한 층에 배선들이 배치될 수 있으므로 이들과의 전기적 연결과 차단을 고려하여 배치될 수도 있고, 게이트 신호의 안정적 공급을 위해 배치될 수도 있다.
게이트 점핑부(GJ1, GJ2)와 GIP(120p) 사이에 미도시되었으나 다양한 배선들, 예를 들어 Vcom, 데이터라인 등이 배치될 수 있다.
그리고 외곽영역에는 차단전극(Blocking Electrode(BE1, BE2))이 배치된다. 일 실시예로 차단전극(BE1, BE2)들은 보호라인(PL)과 제1데이터라인(DL1) 사이에 배치될 수 있다. 이들 차단전극(BE1, BE2)은 공통전극(360)에 전기적으로 연결될 수 있다. 연결 방식은 다양하게 적용될 수 있는데, 일 실시예로 제2방향에 배치된 또다른 외곽영역(830)에 공통전극(360)과 전기적으로 연결되는 Vcom 라인이 배치될 수 있고, 이 라인과 차단전극(BE1)이 도시된 바와 같이 전기적으로 연결될 수 있다. 그리고 이 차단전극(BE1)과 다른 인접한 차단전극(BE2) 사이에도 역시 전기적으로 연결하는 연결패턴(895a, 895b)이 배치될 수 있다. 이는 앞서 도 7에서의 395b를 일 실시예로 한다. 일 실시예로 차단전극들(BE1, BE2)은 픽셀전극(P1~P4)들의 크기와 동일한 크기를 가질 수 있다. 다른 실시예로 차단전극들(BE1, BE2)은 픽셀전극(P1~P4)들보다 클 수 있다. 예를 들어, 도 8의 BE1 및 BE2의 영역을 모두 포함하는 차단전극이 배치될 수 있다.
차단전극(BE1, BE2)들은 각각 게이트 점핑부(GJ1, GJ2)에 의해 발생하는 전위차로 인한 DC축적이 제1데이터라인(DL1)에 연결된 픽셀전극들(P1, P3)에 전기적 영향을 미치는 것을 차단한다.
800과 같은 구조는 표시패널(110) 내에서 제1외곽영역(800)의 반대편에도 배치될 수 있다. 즉, 800과 같은 구조는 도 2의 800a 및 800b에도 그대로 적용될 수 있다.
따라서, 도 8에서 표시패널(110)의 일측면에만 GIP가 배치될 경우, 차단전극은 N개가 된다. 한편 표시패널(110)의 양측면에 GIP가 배치될 경우 차단전극은 2*N개가 된다. 픽셀전극 하나에 대응되도록 차단전극을 배치할 경우, 차단전극과 픽셀전극의 설계를 동일한 형상 혹은 유사한 형상으로 할 수 있어 설계 비용을 줄일 수 있다.
도 8에는 Vcom 라인과 공통전극(360) 사이의 전기적 연결은 다양하게 구현될 수 있는데, 예를 들어 Vcom 라인이 게이트라인에 인접하게 배치되어 픽셀영역에 대응하여 연결될 수도 있다. Vcom 라인과 공통전극 사이의 전기적 연결은 공통전극의 형상 및 배치에 따라 다양해질 수 있으며, 본 발명은 특정한 공통전극의 형상과 배치에 한정되지 않는다.
도 9는 본 발명의 다른 실시예에 의한 차단전극의 배치 및 이들의 전기적 연결을 보여주는 도면이다.
도 8과 달리 도 9는 하나의 차단전극(BE1)이 두 개의 픽셀전극(P1, P3)에 대응하여 배치되어 있다. 또한 표시영역 내에도 Vcom 라인(Vcom2)이 배치되어 있다. 도 9와 같은 실시예에서 표시패널(110)의 일측면에만 GIP가 배치될 경우, 차단전극은 N개보다 작은 수가 될 수 있다. 만약 두 개의 픽셀전극을 커버하도록 하나의 차단전극이 배치될 경우, 차단전극의 개수는 N/2개가 될 것이다. 또한, 도 9와 실시예에서 표시패널(110)의 양측면에 GIP가 배치될 경우, 차단전극은 다양하게 결정될 수 있다. 만약 두 개의 픽셀전극을 커버하도록 하나의 차단전극이 배치될 경우, 차단전극의 개수는 N개가 될 것이다. 또다른 실시예로 표시패널(110)의 양측면에 GIP가 배치되면서 세 개의 픽셀전극을 커버하도록 하나의 차단전극이 배치될 경우, 차단전극의 개수는 2*N/3이 될 것이다. 대응하는 픽셀전극의 수에 따라 차단전극의 수는 증감할 수 있으며, 이는 차단전극을 배치함에 있어 전계차폐효과를 고려하여 다양하게 선택될 수 있다.
도 8 및 도 9에 미도시되었으나 보호라인(PL)과 차단전극(BE1, BE2)이 전기적으로 연결될 수 있으며, 또한, 보호라인(PL)과 Vcom 라인이 전기적으로 연결될 수 있다.
도 8 및 도 9와 같이 하나 또는 그 이상의 픽셀전극에 대응하여 차단전극을 외곽에 배치할 경우, 게이트 점핑부(GJ1, GJ2)에서 발생하는 전기적 영향이 픽셀전극에 미치는 것을 차단한다. 특히, 대면적의 고화질인 경우 픽셀의 크기가 매우 작기 때문에 최외곽에 위치하는 픽셀전극들은 외부의 전기적 영향에 따라 오작동할 수 있다. 그러나, 전술한 바와 같이 차단전극(BE1, BE2)을 배치할 경우, 게이트 점핑부(GJ1, GJ2)에서 발생하는 전기적 영향을 차단하고, 게이트 점핑부(GJ1, GJ2)에서 발생되어 표시패널의 특정한 층(예를 들어 폴리 이미드 층)에 DC 축적된 전기적 영향력을 차단시킬 수 있다.
도 8 및 도 9는 픽셀전극과 공통전극이 다양한 순서로 배치될 수 있음을 설명하였다. 예를 들어 도 7과 같이 하나의 기판(501) 상에 게이트 라인(310b와 동일하게 배치됨), 게이트 절연막(502), 평탄화층(503), 공통전극(360), 보호층(504), 그리고 픽셀전극(315a, 315b)과 차단전극(395)의 순으로 배치될 수 있다.
도 10은 본 발명의 다른 실시예에 의한 차단전극의 배치를 보여주는 도면이다. 도 10은 도 7과 다른 순서로 배치된다.
도 7과 중복되는 부분은 설명을 생략한다.
평탄화층(503) 상에 차단전극(1095)와 픽셀전극(1015a, 1015b)이 배치되어 있다. 그리고 그 위에 보호층(504)이 배치되고, 그 위에 공통전극(1060)이 배치되어 있다. 차단전극(1095)은 마찬가지로 게이트 점핑 영역(310)을 구성하는 연결전극(310c)에 의해 발생하는 DC 축적으로 인한 전기적 영향을 차단한다. 차단전극은 보호층(504)에 DC 축적을 차단하여 픽셀전극(1015a)에 대한 전기적 영향을 차단하여 최외곽 픽셀전극(1015a)이 정상적으로 구동할 수 있도록 한다.
도면에 미도시되었으나, 제1기판(501)에 대향하여 액정층이 배치될 수 있고 컬러필터가 형성된 제2기판이 배치될 수 있다.
도 8 내지 도 10을 정리하면 다음과 같다. 본 발명의 일 실시예에 의하면 제1방향으로 평행하게 배치된 게이트라인들과 제2방향으로 평행하게 배치된 데이터라인들이 교차하여 정의되며 상기 게이트라인의 신호에 따라 데이터라인에 선택적으로 연결되는 N*M개의 픽셀전극이 각각의 배치된 표시영역(111) 및 표시영역(111)의 외곽에 GIP(120p)가 배치되며 또한 차단전극이 배치되는 외곽영역(810)을 포함하는 표시패널을 구현할 수 있다. 외곽영역(810)을 보다 상세히 살펴보면, GIP(120p)에 전기적으로 연결되는 게이트 점핑부(GJ1, GJ2)이 배치된다. 또한, 게이트 점핑부(GJ1, GJ2)와 표시영역의 경계에 배치되는 제1데이터라인(DL1) 사이에 보호라인(PL)이 배치된다. 본 발명의 일 실시예에 의한 표시패널은 전술한 보호라인(PL)과 제1데이터라인(DL1) 사이에 배치되며 공통전극에 전기적으로 연결되는 K개의 차단전극(BE1, BE2)을 포함한다.
여기서 N은 게이트라인의 수가 될 수 있으며, M 은 데이터라인의 수가 될 수 있다. 그리고 K 는 N보다 작거나 같을 수 있다. 예를 들어, 도 8과 같이 하나의 차단전극이 경계선상의 하나의 픽셀전극을 보호하도록 구성될 수 있다. 이때, 도 1과 같이 GIP가 일측에만 배치되는 경우에 차단전극의 수는 N개가 될 수 있다. 또한, 도 2와 같이 GIP가 양측에 배치되는 경우에 차단전극의 수는 2N개가 될 수 있다. 또한, 도 10과 같이 차단전극 하나가 둘 이상의 픽셀전극을 보호하도록 구성될 경우, 차단전극의 수 K는 N보다 작을 수 있다.
본 발명의 일 실시예에서 차단전극들의 형태는 픽셀전극의 형태와 동일하게 구성될 수 있다. 그러나 다른 실시예에서 차단전극은 픽셀전극과 상이한 형태와 크기를 가질 수 있다. 예를 들어 픽셀전극은 도 3 및 도 4와 같이 빈 공간이 배치된 빗살 또는 스트라이프 형상이 될 수 있다. 이와 달리 차단전극은 빈 공간이 배치되지 않은 면전극의 형상이 될 수 있다.
도 11 내지 도 13은 본 발명의 다른 실시예에 의한 상이한 형상의 차단전극을 보여주는 도면이다. 도 3과 동일한 구성요소들에 대해서는 설명을 생략한다. 도 11에서 차단전극(1195)은 면전극으로 구성되어 있다. 도 12에서 차단전극(1295)는 빈 공간이 배치되어 있으나, 빈 공간이 차지하는 넓이가 픽셀전극(315)과 상이하도록 구성되어 있다. 이는 게이트 점핑 영역(310)에서 발생하는 전기적 영향을 가장 효율적으로 차폐하기 위해 특정한 형태의 차단전극을 형성할 수 있음을 보여준다. 도 12에서 빈 공간의 위치와 넓이는 다양하게 선택되어 적용될 수 있다.
도 13은 본 발명의 또다른 실시예에 의한 차단전극과 픽셀전극 사이에 보호라인이 배치되는 구성을 보여준다. 표시패널에서 최외곽의 제1데이터라인(DL1)이 픽셀전극(315)의 우측에 배치되고 보호라인(PL)이 픽셀전극(315)의 좌측에 배치될 경우, 차단전극(1395)은 보호라인(PL)을 기준으로 제1데이터라인(DL1)의 반대편에 배치될 수 있다. 이는 표시패널의 데이터라인을 구성함에 있어서 다양하게 픽셀전극을 위치시킬 수 있다. 도 7 및 도 13의 구성 모두 보호라인(PL)이 데이터라인을 보호하기 위해 배치되며, 차단전극은 최외곽의 픽셀전극을 보호하기 위해 배치되는 구성이다. 도 7 및 도 13의 구성을 적용할 경우, 제조 과정 혹은 구동 과정에서 표시영역의 최외곽의 데이터라인을 보호라인(PL)이 보호함과 동시에 차단전극이 최외곽의 픽셀전극을 보호하여 최외곽에서도 영상이 안정적으로 출력될 수 있도록 한다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
100: 표시장치
110: 표시패널
120: 게이트 드라이버
130: 데이터 드라이버
310: 게이트 점핑 영역
315, 1015: 픽셀전극
395, 1095: 차단전극
360, 1060: 공통전극

Claims (15)

  1. 제1방향으로 평행하게 배치된 게이트라인들과 제2방향으로 평행하게 배치된 데이터라인들이 교차하여 정의되며 상기 게이트라인에 인가된 신호에 따라 데이터라인에 선택적으로 연결되는 다수의 픽셀전극이 배치된 표시영역;
    상기 게이트라인들을 구동하는 게이트 드라이버 및 상기 데이터라인들을 구동하는 데이터 드라이버가 배치되고, 상기 표시영역의 외곽에 위치하는 비표시영역;
    상기 게이트라인과 상기 게이트 드라이버 사이를 전기적으로 연결하는 게이트 점핑부;
    상기 다수의 픽셀전극 가운데 상기 게이트 드라이버에 최근접하도록 상기 표시영역의 최외곽에 배치된 최외곽 픽셀전극;
    상기 게이트 점핑부와 상기 최외곽 픽셀전극 사이의 상기 비표시영역에 배치되고 상기 픽셀전극과 동일한 층에 위치하는 하나 이상의 차단전극; 및
    상기 차단전극에 전기적으로 연결되며 상기 픽셀전극에 대향하여 배치되는 공통전극을 포함하는 표시패널.
  2. 제1항에 있어서,
    상기 하나 이상의 차단전극은 상기 표시영역을 중심으로 양측의 상기 비표시영역에 배치되는 표시패널.
  3. 제1항에 있어서,
    상기 비표시영역은 상기 게이트 점핑부와 상기 차단전극 사이에 배치되고 상기 데이터라인과 동일한 층에 상기 데이터라인과 동일한 재질로 구성되는 보호라인을 더 포함하고,
    상기 최외곽 픽셀전극에는 제1데이터라인의 신호가 인가되며,
    상기 차단전극은 상기 보호라인과 상기 제1데이터라인 사이에 배치되는, 표시패널.
  4. 제1항에 있어서,
    상기 차단전극은 둘 이상이며, 상기 차단전극들을 전기적으로 연결하는 연결패턴을 포함하는, 표시패널.
  5. 제1항에 있어서,
    상기 표시패널은
    제1기판 상에 게이트라인, 게이트 절연막, 데이터라인, 평탄화층, 공통전극 및 보호층이 배치되며,
    상기 보호층 상에 상기 픽셀전극 및 상기 차단전극이 배치되는, 표시패널.
  6. 제1항에 있어서,
    상기 표시패널은
    제1기판 상에 게이트라인, 게이트 절연막, 데이터라인, 평탄화층이 배치되고,
    상기 평탄화층 상에 상기 픽셀전극 및 상기 차단전극이 배치되며,
    상기 픽셀전극 및 상기 차단전극 상에 보호층 및 공통전극이 배치되는, 표시패널.
  7. 제1항에 있어서,
    상기 게이트 점핑부는
    상기 데이터라인과 동일한 재질의 제1패드의 노출면과 접촉하고 상기 게이트라인과 동일한 재질의 제2패드로 접촉하도록 연장하여 상기 제1패드와 상기 제2패드를 연결하는, 표시패널.
  8. 제1방향으로 평행하게 배치된 게이트라인들과 제2방향으로 평행하게 배치된 데이터라인들이 교차하여 정의되며 상기 게이트라인에 인가된 신호에 따라 데이터라인에 선택적으로 연결되는 N*M개의 픽셀전극이 각각 배치된 표시영역;
    상기 게이트라인들을 구동하는 게이트 드라이버 및 상기 데이터라인들을 구동하는 데이터 드라이버가 배치되고, 상기 표시영역의 외곽에 위치하는 비표시영역;
    상기 게이트라인과 상기 게이트 드라이버 사이를 전기적으로 연결하는 게이트 점핑부;
    상기 N*M개의 픽셀전극 가운데 상기 게이트 드라이버에 최근접하도록 상기 표시영역의 최외곽에 배치된 최외곽 픽셀전극;
    상기 게이트 점핑부와 상기 최외곽 픽셀전극 사이의 상기 비표시영역에 배치되는 K개의 차단전극; 및
    상기 게이트 점핑부와 상기 차단전극 사이에 배치된 보호라인을 포함하되,
    상기 복수 개의 차단전극은 공통전극에 전기적으로 연결되고 상기 픽셀전극과 동일한 층에 위치하는 표시패널.
  9. 제8항에 있어서,
    상기 N은 제1방향으로 배치되는 픽셀전극의 수이며, 상기 M은 제2방향으로 배치되는 픽셀전극의 수이며,
    상기 K는 N보다 작거나 또는 같거나 또는 2*N인, 표시패널.
  10. 제1방향으로 평행하게 배치된 게이트라인들과 제2방향으로 평행하게 배치된 데이터라인들이 교차하여 정의되며 상기 게이트라인에 인가된 신호에 따라 데이터라인에 선택적으로 연결되는 다수의 픽셀전극이 배치된 표시영역과, 상기 게이트라인에 제1신호를 인가하는 게이트 드라이버와, 상기 데이터라인에 제2신호를 인가하는 데이터 드라이버가 배치되고, 상기 표시영역의 외곽에 위치하는 비표시영역과, 상기 게이트라인과 상기 게이트 드라이버 사이를 전기적으로 연결하는 게이트 점핑부와, 상기 다수의 픽셀전극 가운데 상기 게이트 드라이버에 최근접하도록 상기 표시영역의 최외곽에 배치된 최외곽 픽셀전극과, 상기 게이트 점핑부와 상기 최외곽 픽셀전극 사이의 상기 비표시영역에 배치되고 상기 픽셀전극과 동일한 층에 위치하는 하나 이상의 차단전극과, 상기 차단전극에 전기적으로 연결되며 상기 픽셀전극에 대향하여 배치되는 공통전극을 포함하는 표시패널; 및
    외부의 호스트 장치로부터 제1영상신호를 수신하고 이를 제2영상신호로 변환하여 상기 게이트 드라이버 및 상기 데이터 드라이버에게 상기 제2영상신호를 전송하는 타이밍 컨트롤러를 포함하는, 표시장치.
  11. 제10항에 있어서,
    상기 게이트 드라이버는 상기 비표시영역의 일 측에 위치하는 제1외곽영역 및 상기 제1외곽영역의 반대편인 제2외곽영역 중 어느 하나 이상에 배치되는 다수의 GIP(Gate in Panel)를 포함하며,
    상기 차단전극은 상기 제1외곽영역 또는 상기 제2외곽영역 중 어느 하나 이상에 각각 배치되는, 표시장치.
  12. 제10항에 있어서,
    상기 비표시영역은 상기 게이트 점핑부와 상기 차단전극 사이에 배치되고 상기 데이터라인과 동일한 층에 상기 데이터라인과 동일한 재질로 구성되는 보호라인을 더 포함하고,
    상기 최외곽 픽셀전극에는 제1데이터라인의 신호가 인가되며,
    상기 차단전극은 상기 보호라인과 상기 제1데이터라인 사이에 배치되는, 표시장치.
  13. 제1항에 있어서,
    상기 비표시영역은 상기 차단전극과 상기 최외곽 픽셀전극 사이에 배치되고 상기 데이터라인과 동일한 재질로 구성되는 보호라인을 더 포함하고,
    상기 최외곽 픽셀전극에는 제1데이터라인의 신호가 인가되며,
    상기 제1 데이터라인은 상기 보호라인의 반대편에 배치되는, 표시패널.
  14. 제1항에 있어서,
    상기 공통전극은 상기 차단전극 및 상기 픽셀전극 하부에 배치되는, 표시패널.
  15. 제10항에 있어서,
    상기 비표시영역은 상기 차단전극과 상기 최외곽 픽셀전극 사이에 배치되고 상기 데이터라인과 동일한 재질로 구성되는 보호라인을 더 포함하고,
    상기 최외곽 픽셀전극에는 제1데이터라인의 신호가 인가되며,
    상기 제1 데이터라인은 상기 보호라인의 반대편에 배치되는, 표시장치.






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