KR20170080800A - 유기발광표시패널 및 그를 포함하는 유기발광표시장치 - Google Patents

유기발광표시패널 및 그를 포함하는 유기발광표시장치 Download PDF

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Abstract

본 발명은 유기발광 표시장치에 관한 것으로서, 유기발광표시패널의 일측에 다수의 서브 구동전압 공통 라인(Sub EVDD Common Line)을 배치하고, 각 서브 구동전압 공통라인에 서로 이격된 복수의 구동전압 라인이 연결되도록 구성함으로써, 별도의 과전류 방지회로나 알고리즘 없이도, 정상 표시(Normal Display) 동작뿐 아니라 전원 Off 시퀀스 구동 및 파워온(Power-on) 시퀀스 구동 시점에서도 패널 크랙에 의한 과전류의 흐름을 분산 및 제한함으로써, 과전류에 의한 패널 발화(POL-Melting) 현상을 억제할 수 있다.

Description

유기발광표시패널 및 그를 포함하는 유기발광표시장치{ORGANIC LIGHT EMITTING DISPLAY PANEL AND ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 실시예들은 유기발광표시장치에 관한 것으로, 더 구체적으로는 유기발광 표시패널에서 과전류에 의한 패널 손상을 방지하기 위한 구조에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기전계발광표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.
이중 최근 표시장치로서 각광받고 있는 유기발광표시장치는 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등이 크다는 장점이 있다.
이러한 유기발광표시장치는 유기발광다이오드가 포함된 서브픽셀을 매트릭스 형태로 배열하고 스캔 신호에 의해 선택된 서브픽셀들의 밝기를 데이터의 계조에 따라 제어한다.
유기발광표시장치를 구성하는 유기발광 표시패널에는 제1방향으로 연장되는 다수의 게이트 라인(GL) 또는 스캔라인과, 제2방향으로 연장되는 다수의 데이터 라인(DL)이 형성되며, 게이트라인과 데이터라인으로 정의되는 영역이 하나의 서브픽셀을 구성한다.
이러한 유기발광 표시패널에 포함되는 서브픽셀에는 유기발광 다이오드와, 구동 트랜지스터와, 센싱 트랜지스터 및 스위칭 트랜지스터와 같은 복수의 트랜지스터와, 1 이상의 커패시터로 구성되는 등가회로가 구현되어 있으며, 구동 트랜지스터(DRT)의 소스입력으로 구동 전압(EVDD)이 입력되고, 스위칭 트랜지스터(SWT)의 게이트입력으로는 게이트 구동전압(VGH, VGL)이 입력되며, 센싱 트랜지스터로는 기준전압(Vref)이 입력될 수 있다.
이와 같이 유기발광표시패널에는 다수의 전원 전압신호(EVDD, VGH, VGL, Vref)를 서브픽셀로 공급하기 위하여 다수의 전원 전압 라인들이 형성되며, 이러한 전압 라인들은 데이터 라인들과 서로 교차(Cross)하는 방식으로 배치된다.
이러한 구조에서 패널에 일정 이상의 외력이 작용하여 패널 크랙(Crack) 등과 같은 패널 파손이 발생되면, 데이터 라인 등에 기준치 이상의 전압이 인가되어 구동 트랜지스터에 과전류가 흐를 수 있다.
이 때 흐르는 과전류로 패널 소자에 발열이 지속적으로 증가하고 일정 온도 이상에서 패널의 상하부에 형성되는 편광필름(Polarization Film)을 녹이면서 표시패널 전체의 발화(Pol-Melting)로 이어질 위험이 있다.
이 문제점을 해결하기 위해서 표시패널에 하드웨어적으로 과전류 감지 회로를 추가하여 과전류가 감지되는 경우 전원전압의 입력을 차단하거나, 소프트웨어적으로 블랭킹 타임(Blanking time)에 라인들을 센싱하여 이상 데이터가 발생되는 경우 전원입력을 차단하는 과전류 방지 방법 등이 제안되고 있다.
그러나, 이러한 하드웨어 또는 소프트웨어적인 과전류 방지 방식은 회로구조가 복잡해지거나 이상 데이터 감지에 추가 시간이 소요되는 등의 단점을 가진다.
따라서, 기존의 하드웨어적인 과전류 방지 회로나 소프트웨어적인 과전류 방지 알고리즘을 대체할 수 있는 방안이 필요하다.
이러한 배경에서, 본 발명의 목적은, 패널 손상에 의한 과전류를 방지하여 표시패널의 가열 또는 발화를 방지할 수 있는 유기발광표시장치를 제공하는 것이다.
본 발명의 다른 목적은 유기발광표시패널의 구동전압 공통라인(EVDD Common Line)의 구조를 변경함으로써, 패널 손상에 의한 과전류를 방지할 수 있는 유기발광표시장치를 제공하는 것이다.
본 발명의 다른 목적은 유기발광표시패널의 일측에 다수의 서브 구동전압 공통 라인(Sub EVDD Common Line)을 배치하고, 각 서브 구동전압 공통라인에 서로 이격된 복수의 구동전압 라인이 연결되도록 구성하여, 패널 손상에 의하여 발생된 과전류의 흐름 경로를 분산시킴으로써, 표시패널의 가열 또는 발화를 방지할 수 있는 유기발광표시장치를 제공하는 것이다.
전술한 목적을 달성하기 위하여, 본 발명의 일실시예는 데이터라인들과, 게이트라인들과, 상기 게이트라인 및 데이터 라인의 교차영역으로 정의되는 다수의 서브픽셀과, 상기 서브픽셀에 구동전압(EVDD)을 인가하기 위하여 배치되는 다수의 구동전압 라인(EVDD Line)을 포함하는 표시영역과; 상기 표시영역 외곽에서 상기 구동전압 라인과 수직으로 배치되고, 상기 다수의 구동전압 라인 중 선택되는 2 이상의 구동전압 라인의 일단과 전기적으로 연결되는 2 이상의 서브 구동전압 공통라인을 포함하는 비표시영역;을 포함하는 유기발광 표시패널을 제공한다.
본 발명의 다른 실시예는, 데이터라인들과, 게이트라인들과, 상기 게이트라인 및 데이터 라인의 교차영역으로 정의되는 다수의 서브픽셀과, 상기 서브픽셀에 구동전압(EVDD)을 인가하기 위하여 배치되는 다수의 구동전압 라인(EVDD Line)을 포함하는 표시영역과; 상기 표시영역 외곽에서 상기 구동전압 라인과 수직으로 배치되고, 상기 다수의 구동전압 라인 중 선택되는 2 이상의 구동전압 라인의 일단과 전기적으로 연결되는 2 이상의 서브 구동전압 공통라인을 포함하는 비표시영역;을 포함하는 표시패널과: 상기 서브 구동전압 공통라인이 배치되는 비표시영역의 반대측에서 상기 표시패널과 연결되며, 내부에 소스 드라이버 집적회로(S-DIC)가 실장되는 연결필름: 및, 상기 연결 필름과 연결되는 소스 인쇄회로 기판(S-PCB):를 포함하는 유기발광표시장치를 제공한다.
아래에서 설명할 본 발명의 일실시예에 의하면, 유기발광표시패널의 구동 전압 공통라인(EVDD Common Line)의 구조를 변경하여 함으로써, 패널 손상에 의하여 발생된 과전류의 흐름 경로를 분산시켜 패널 손상에 의한 과전류를 방지할 수 있는 효과가 있다.
더 구체적으로, 유기발광표시패널의 일측에 다수의 서브 구동전압 공통 라인(Sub EVDD Common Line)을 배치하고, 각 서브 구동전압 공통라인에 서로 이격된 복수의 구동전압 라인이 연결되도록 구성하여, 패널 손상에 의하여 발생된 과전류의 흐름 경로를 분산시킴으로써, 표시패널의 가열 또는 발화를 방지할 수 있는 효과가 있다.
도 1은 본 발명이 적용될 수 있는 유기발광표시장치(100)의 시스템 구성도이다.
도 2는 본 실시예가 적용될 수 있는 유기발광표시장치의 각 서브픽셀의 등가회로와 신호 라인들의 배치의 일 예를 도시한다.
도 3은 과전류 손상을 방지하기 위한 구조의 여러 예들을 도시하는 것으로서, 도 3의 (a)는 하드웨어적인 과전류 방지 구조이고, 도 3의 (b)는 소프트웨어적인 과전류 방지 구조를 도시한다.
도 4는 본 발명이 적용될 수 있는 일반적인 유기발광표시장치에서 일부 구성만을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 의한 유기발광 표시장치의 평면도이다.
도 6은 본 발명의 실시예에 의한 서브 구동전압 공통라인과 구동전압 라인들의 연결관계와 그에 따른 효과를 도시하는 확대도이다.
도 7은 본 발명의 실시예와 대비하기 위한 대비 구성을 도시한다.
도 8은 본 발명의 실시예에 의한 유기발광표시장치에서 과전류의 흐름현상을 도시한다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명이 적용될 수 있는 유기발광표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 발명이 적용될 수 있는 유기발광표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 서브픽셀(SP: Sub Pixel)이 배치된 유기발광표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(130)와, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하는 컨트롤러(140) 등을 포함한다.
컨트롤러(140)는, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 공급하여, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다.
데이터 드라이버(120)는, 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(120)는 '소스 드라이버'라고도 한다.
이러한 데이터 드라이버(120)는, 적어도 하나의 소스 드라이버 집적회로(S-DIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다.
게이트 드라이버(130)는, 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(130)는 '스캔 드라이버'라고도 한다.
이러한 게이트 드라이버(130)는, 적어도 하나의 게이트 드라이버 집적회로(G-DIC: Gate Driver Integrated Circuit)를 포함할 수 있다.
게이트 드라이버(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급한다.
데이터 드라이버(120)는, 게이트 드라이버(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다.
데이터 드라이버(120)는, 도 1에서는 유기발광표시패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 유기발광표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다.
게이트 드라이버(130)는, 도 1에서는 유기발광표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 유기발광표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.
전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(120) 및 게이트 드라이버(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 드라이버(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 드라이버(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 드라이버(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 드라이버(120)의 출력 타이밍을 제어한다.
데이터 드라이버(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다.
각 소스 드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 유기발광표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 유기발광표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는, 유기발광표시패널(110)에 연결된 필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
각 소스 드라이버 집적회로(S-DIC)는, 쉬프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다.
각 소스 드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
게이트 드라이버(130)는, 적어도 하나의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다.
각 게이트 드라이버 집적회로(G-DIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 유기발광표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 유기발광표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적회로(G-DIC)는 유기발광표시패널(110)과 연결된 필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
또한, 본 실시예가 적용될 수 있는 유기발광표시장치(100)는 적어도 하나의 소스 드라이버 집적회로(S-DIC)에 대한 회로적인 연결을 위해 필요한 적어도 하나의 소스 인쇄회로기판(S-PCB: Source Printed Circuit Board)과 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(C-PCB: Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판(S-PCB)에는, 적어도 하나의 소스 드라이버 집적회로(S-DIC)가 실장 되거나, 적어도 하나의 소스 드라이버 집적회로(S-DIC)가 실장 된 필름이 연결될 수 있다.
컨트롤 인쇄회로기판(C-PCB)에는, 데이터 드라이버(120) 및 게이트 드라이버(130) 등의 동작을 제어하는 컨트롤러(140)와, 유기발광표시패널(110), 데이터 드라이버(120) 및 게이트 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러(Power Management IC; PMIC) 등이 실장 될 수 있다.
전원 컨트롤러(PMIC)에 의하여 유기발광표시패널(110)로 공급되는 전원으로는 유기발광 다이오드를 구동하기 위하여 구동 트랜지스터의 소스입력으로 제공되는 구동전압(EVDD)과, 스위칭트랜지스터를 스위칭하기 위하여 공급되는 게이트 고/저 전압(VGH, VGL)과, 기준전압(Vref) 등이 있다.
한편, 유기발광표시패널(110)에는 이러한 전원 공급을 위한 다수의 전원라인들이 형성되며, 이러한 전원 라인들은 데이터 라인들과 교차하는 방식으로 배치된다.
유기발광표시패널(110)에 배치되는 각 서브픽셀(SP)은 다수의 트랜지스터 등의 회로 소자를 포함하여 구성될 수 있으며, 구체적으로 각 서브픽셀(SP)은 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 이를 구동하기 위한 구동 트랜지스터(Driving Transistor) 등의 회로 소자로 구성되어 있다.
도 2는 본 실시예가 적용될 수 있는 유기발광표시장치의 각 서브픽셀의 등가회로와 신호 라인들의 배치의 일 예를 도시한다.
도 2를 참조하면, 본 실시예들에 따른 유기발광표시장치(100)에서, 각 서브픽셀은, 기본적으로, 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)와, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제2노드(N2)로 데이터 전압을 전달해주기 위한 스위칭 트랜지스터(SWT: Switching Transistor)와, 영상 신호 전압에 해당하는 데이터 전압 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cstg: Storage Capacitor)를 포함하여 구성될 수 있다.
유기발광다이오드(OLED)는 제1전극(예: 애노드 전극), 유기층 및 제2전극(예: 캐소드 전극) 등으로 이루어질 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동한다.
구동 트랜지스터(DRT)의 제1노드(N1)는 유기발광다이오드(OLED)의 제1전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제2노드(N2)는 스위칭 트랜지스터(SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있으며, 게이트 노드일 수 있다. 구동 트랜지스터(DRT)의 제3노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
본 명세서에서는 구동 트랜지스터(DRT)로 구동전압(EVDD)을 공급하기 위하여 표시패널의 표시영역에 연장 형성되는 배선을 구동전압 라인으로 정의하며, EVDD 라인 또는 DVL(Driving Voltage Line)으로 약칭한다.
구동 트랜지스터(DRT)와 스위칭 트랜지스터(SWT)는, 도 2의 예시와 같이 n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다.
스위칭 트랜지스터(SWT)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제2노드(N2) 사이에 전기적으로 연결되고, 게이트 라인(GL)을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 스위칭 트랜지스터(SWT)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제2노드(N2)로 전달해줄 수 있다.
스토리지 캐패시터(Cstg)는 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cstg)는, 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
한편, 본 실시예들에 따른 유기발광표시장치(100)의 경우, 각 서브픽셀(SP)의 구동 시간이 길어짐에 따라, 유기발광다이오드(OLED), 구동 트랜지스터(DRT) 등의 회로 소자에 대한 열화(Degradation)가 진행될 수 있다.
이에 따라, 유기발광다이오드(OLED), 구동 트랜지스터(DRT) 등의 회로 소자가 갖는 고유한 특성치(예: 문턱전압, 이동도 등)가 변할 수 있다.
한편, 본 실시예들에 따른 유기발광표시패널(110)에 배치된 각 서브픽셀은, 일 예로, 유기발광다이오드(OLED), 구동 트랜지스터(DRT), 스위칭 트랜지스터(SWT) 및 스토리지 캐패시터(Cstg) 이외에, 상기 회로 소자 열화에 따른 보상에 사용되는 센싱 트랜지스터(SENT: Sensing Transistor)를 더 포함할 수 있다.
이러한 센싱 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제1노드(N1)와 기준전압(Vref: Reference Voltage)을 공급하는 기준전압 라인(RVL: Reference Voltage Line) 사이에 전기적으로 연결되고, 게이트 노드로 스캔 신호의 일종인 센싱 신호(SENSE)를 인가 받아 제어될 수 있다.
이러한 센싱 트랜지스터(SENT)는 센싱 신호(SENSE)에 의해 턴-온 되어 기준전압 라인(RVL)을 통해 공급되는 기준전압(Vref)을 구동 트랜지스터(DRT)의 제1노드(N1)에 인가해준다.
또한, 센싱 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제1노드(N1)에 대한 전압 센싱 경로 중 하나로 활용될 수 있다.
한편, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 별개의 게이트 신호일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는, 다른 게이트 라인을 통해, 스위칭 트랜지스터(SWT)의 게이트 노드 및 센싱 트랜지스터(SENT)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 신호일 수도 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 라인을 통해 스위칭 트랜지스터(SWT)의 게이트 노드 및 센싱 트랜지스터(SENT)의 게이트 노드에 공통으로 인가될 수도 있다.
한편, 도 2에 도시된 바와 같이, 구동전압 라인(DVL; 210)은 데이터 라인(DL)과 평행하게 표시패널 전체에 걸쳐 연장되며, 각 구동전압 라인(DVL)은 구동전압 링크패턴(212)을 통해서 구동트랜지스터(DRT)에 연결된다.
이 때, 구동전압 라인(210)은 R, G, B, W의 4개의 서브픽셀에 대하여 1개가 배치되며, 인접하지 않은 서브픽셀과는 구동전압 링크패턴(212)을 통해서 전기적으로 연결된다.
이러한 구조에서는 외력이 표시패널에 가해지면 패널 파손이 일어나고, 동시에 내부적으로 데이터 라인(DL)과 전압 라인들이 단선되어 데이터 라인에 기준치 이상의 전압이 인가되고, 결과적으로 구동트랜지스터(DRT)에 과전류가 흐른다.
더 구체적으로는, 도 2에서 데이터라인(DL)과 구동전압 링크패턴(212)가 교차하는 영역(220)에서 단선이 발생되고, 데이터 라인(DL)에 구동전압(EVDD)가 인가됨으로써, 데이터 라인과 연결된 구동 트랜지스터에 과전류가 흐르게 되는 것이다.
이 때, 외력의 범위에 따라 단선되는 라인수도 결정되고 그에 상승해서 흐르는 과전류도 비례적으로 증가하며, 과전류가 커지게 되면 패널 소자에 발열이 지속적으로 증가하고 일정 온도 이상에서 패널의 일부, 더 구체적으로는 패널의 편광필름(POL)을 녹이면서 전체 패널 발화(Pol Melting) 현상이 야기될 수 있는 위험이 있다.
이러한 과전류에 의한 패널 소자의 손상을 방지하기 위하여 표시패널에 하드웨어적으로 과전류 감지 회로를 추가하여 과전류가 감지되는 경우 전원전압의 입력을 차단하거나, 소프트웨어적으로 블랭킹 타임(Blanking time)에 라인들을 센싱하여 이상 데이터가 발생되는 경우 전원입력을 차단하는 과전류 방지 방법 등이 제안되고 있다.
도 3은 과전류 손상을 방지하기 위한 구조의 여러 예들을 도시하는 것으로서, 도 3의 (a)는 하드웨어적인 과전류 방지 구조이고, 도 3의 (b)는 소프트웨어적인 과전류 방지 구조를 도시한다.
우선, 과전류에 의한 패널 소자의 손상을 방지하기 위한 방안으로 고려되는 하드웨어적 구조를 설명하면 다음과 같다.
도 3의 (a)와 같이, 하드웨어적인 과전류 방지 구조에서는, 표시패널(110) 내부 또는 외부에 과전류 감지 회로(Over-Current Detection Circuit; 310)를 추가로 형성하고, 그 과전류 감지회로를 통하여 과전류가 감지되는 경우 전원전압 공급을 차단하는 방식이 가능하다.
이 때, 과전류 감지회로(310)는 패널 구동용 게이트 구동전압(게이트 고/저전압; VGH, VGL)에 흐르는 전류를 감지하는 회로로 구성할 수 있다.
이러한 하드웨어적인 과전류 방지 구조를 더 구체적으로 설명하면, 우선 소스 인쇄회로기판(S-PCB)에 포함된 타이밍 컨트롤러(T-con; 320)이 게이트 구동전압 인에이블 신호(VGH/VGL Enable) 신호를 전원 컨트롤러(PMIC; 330)으로 인가하여, 표시패널(110)로 게이트 구동전압, 즉 게이트 고/저전압(VGH, VGL)을 인가한다.
이 과정에서 과전류 감지회로(310)는 패널 구동용 게이트 구동 전압(VGL, VGH) 인가시 흐르는 전류를 감지해서, 그 전류가 일정 기준을 초과하는 과전류인 경우, 번트 감지 및 보호(Burnt Detection and Protection; BDP) 신호인 VGH/VGL_BDP를 생성하여 타이밍 컨트롤러(320)로 전송한다.
타이밍 컨트롤러(320)는 이상 신호(VGH/VGL_BDP Signal)를 수신하는 경우 TV 등과 같은 세트장치의 전원부로 BDP 신호를 전송하여, 세트장치로 공급되는 전원을 차단한다.
한편, 소프트웨어적인 방법으로는, 도 3의 (b)와 같이, 소스 드라이버 집적 회로(S-DIC; 340)에 일정한 과전류 감지 알고리즘(342)을 포함시켜 사용하는 것을 고려할 수 있다.
이러한 과전류 감지 알고리즘(342)은 정상적인 표시모드(Normal Display Mode)에서 액티브 시간(Active Time) 구간 사이의 블랭킹 타임(Blanking Time) 동안 센싱 라인(또는 기준전압 라인) 등에 인가되는 센싱 데이터를 감지하여 이상 데이터가 감지되는 경우 번트 감지 및 보호 신호(Burnt Detection and Protection Signal; BDP Signal)를 생성하여 타이밍 컨트롤러(320)로 전송한다.
타이밍 컨트롤러(320)은 BDP 신호를 수신하는 경우 TV 등과 같은 세트장치의 전원부로 BDP 신호를 전송하여, 세트장치로 공급되는 전원을 차단한다.
그러나, 하드웨어적인 과전류 방지 구조는, 추가적인 과전류 방지 회로가 추가되어야 하므로 회로 구성이 복잡해질 뿐 아니라, 게이트 구동전압 블록에 과전류가 발생하는 경우에만 동작하기 때문에 패널의 다른 부분에서의 과전류 발생에는 대처할 수 없다는 문제가 있다.
즉, 패널 크랙(Crack)에 의하여 발생할 수 있는 여러 형태의 과전류 현상을 모두 커버할 수 없는 단점이 있다.
또한, 소프트웨어적인 과전류 방지 구조에서는, 액티브 시간(Active Time) 구간 사이의 블랭킹 타임에서 센싱된 데이터로 과전류 여부를 판단하기 때문에 과전류 감지 동작에 소요되는 시간 간격이 길고, 따라서 신속한 과전류 대처가 어렵다는 문제가 있다.
또한, 소프트웨어적인 방식은 표시패널에서 영상이 표시되는 정상 표시(Normal Display) 상태에서만 동작하게 되므로, 정상 표시모드 이외의 상태, 더 구체적으로는 파워온(Power On) 이후의 온시퀀스(ON-RF) 또는 파워오프(Power Off) 이후의 오프 시퀀스(Off-RS)에서 패널 손상에 의하여 과전류가 발생되는 경우에는 대처할 수 없다는 문제가 있다.
또한, 위의 2가지 방식에서는 과전류 발생시 세트장치의 전원 전체를 셧다운(Shurdown) 시켜야 하는 문제도 있다.
따라서, 본 발명의 실시예에서는 표시패널의 일측에 2 이상의 서브 구동전압 공통라인(Sub EVDD Common Line)을 형성하고, 각각의 서브 구동전압 공통라인에 다수의 구동전압 라인(DVL 또는 EVDD Line)을 연결하여, 패널 크랙시 발생되는 과전류를 저항이 큰 다수의 서브 구동전압 공통라인으로 분산 인가되도록 함으로써, 과전류에 의한 패널 손상을 방지하는 방안을 제안한다.
도 4는 본 발명이 적용될 수 있는 일반적인 유기발광표시장치에서 일부 구성만을 도시한 도면이다.
도 4에서는 유기발광표시장치의 구성 중에서 본 발명과 관련된 소스 인쇄회로기판(S-PCB; 420)과, 소스 드라이버 집적 회로(S-DIC; 432)가 실장된 연결 필름(Chip-On-Film; 430), 구동전압 라인(DVL; 210) 및 구동전압 공통라인(EVDD Common Line; 440) 등만을 도시한다.
도 4와 같이, 표시패널(110)의 일측에는 소스 인쇄회로기판(S-PCB; 420)이 배치되고, 소스 드라이버 집적 회로(S-DIC; 432)가 실장된 연결 필름(Chip-On-Film; 430)을 통하여 표시패널과 S-PCB(420)이 연결된다.
또한, 표시패널(110)의 내부에는 데이터라인과 평행한 방향으로 다수의 구동전압 라인(210)이 형성되고, 각 구동전압 라인(210)은 연결필름(COF; 430)의 S-DIC(432)을 통해서 S-PCB(420)내의 전원 컨트롤러(PMIC; 미도시)에 연결된다.
한편, 표시패널의 타측, 즉 S-PCB가 연결되는 반대측의 비표시 영역의 일부에는 모든 구동전압 라인(210)와 전기적으로 연결되는 구동전압 공통라인(EVDD Common Line; 440)이 형성된다.
이러한 구동전압 공통라인(440)은 표시패널의 하부 비표시영역에서 게이트라인과 평행한 방향으로 형성되며, 모든 구동전압 라인(210)과 연결되어, 구동전압 라인에 구동전압(EVDD)를 안정적으로 동시에 인가하는 기능을 담당한다.
이러한 구조에서, 전술한 바와 같이 표시패널의 크랙 등과 같은 손상에 따라 구동트랜지스터(DRT) 과전류가 발생되면, 그 과전류는 외부 전원과 연결된 하나의 구동전압 공통라인(440)을 통해 크랙이 발생한 영역의 데이터 라인을 따라 흐르게 된다.
따라서, 패널 크랙 등에 의하여 발생된 과전류가 패널을 벗어나기 힘들고, 따라서 전술한 패널 일부의 발화현상(Pol-Melting) 현상이 여전히 발생될 수 있다.
도 5는 본 발명의 일 실시예에 의한 유기발광 표시장치의 평면도이다.
도 5에는 유기발광표시장치의 구성 중에서 본 발명과 관련된 소스 인쇄회로기판(S-PCB; 520)과, 소스 드라이버 집적 회로(S-DIC; 532)가 실장된 연결 필름(Chip-On_Film; 530), 구동전압 라인(DVL; 550) 및 다수의 서브 구동전압 공통라인(EVDD Common Line; 540, 540’, 540”) 등만을 도시한다.
도 5에서와 같이, 본 발명의 실시예에 의한 유기발광 표시패널(510)은 유기발광다이오드를 포함하는 다수의 서브픽셀이 형성되는 표시영역(512)과, 표시영역 외곽에 형성되며 2 이상의 구동전압 공통라인(540, 540’, 540”)을 포함하는 비표시영역(614)로 구성된다.
표시영역(512)에는 표시패널의 제1방향(수직방향)으로 연장되는 다수의 데이터라인(DL)들과, 제2방향(수평방향)으로 연장되는 다수의 게이트라인(GL)들과, 게이트라인 및 데이터 라인의 교차영역으로 정의되는 다수의 서브픽셀(SP)과, 서브픽셀에 구동전압(EVDD)을 인가하기 위하여 배치되는 다수의 구동전압 라인(EVDD Line; 550)을 포함한다.
구동전압 라인(EVDD Line; 550)은 데이터라인(DL)과 평행한 방향인 제1방향(수직방향)으로 표시패널 전체에 걸쳐 연장되며, 연결 필름(COF; 530)에 형성된 구동전압 연장라인(552)를 통해서 소스 PCB(520)의 전원 컨트롤러(미도시)에 연결된다.
또한, 표시패널(510)의 표시영역 외곽에 배치되는 비표시영역(514; NA)에는 각종 전원라인과 신호라인들이 형성되는 LOG(line On Glass)영역이 형성되며, 특히 LOG 영역 중에서 소스 PCB(520)의 반대쪽 비표시 영역에는 표시패널의 제2방향(수평방향)으로 길게 연장되는 2 이상의 서브 구동전압 공통라인(Sub EVDD Common Line; ECL; 540, 540’, 540”)이 형성되어 있다.
편의상 도 5에서는 서브 구동전압 공통라인(Sub EVDD Common Line; ECL)이 3개 형성된 것으로 설명하지만 그에 한정되는 것은 아니며, 서브 구동전압 공통라인(Sub EVDD Common Line; ECL)의 개수는 2개 이상이면 모두 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이러한 서브 구동전압 공통라인(Sub EVDD Common Line; ECL; 540, 540’, 540”)은 게이트 금속층과 동일한 재료 및 레이어로 형성될 수 있으나 그에 한정되는 것은 아니다.
서브 구동전압 공통라인(Sub EVDD Common Line; ECL) 각각은 다수의 구동전압 라인(550) 중 선택되는 2 이상의 구동전압 라인의 일단과 전기적으로 연결된다.
서브 구동전압 공통라인(Sub EVDD Common Line; ECL) 각각은 도 4에 도시한 바와 같은 단일의 구동전압 공통라인(EVDD Common Line; 440)의 폭보다는 작게 형성되어야 한다.
일반적으로, 비표시영역에 형성되는 LOG 영역은 크기에 일정한 제한이 있기 때문에, 다수의 서브 구동전압 공통라인(Sub EVDD Common Line; ECL)을 형성하기 위해서는, 단일의 구동전압 공통라인(Sub EVDD Common Line; 440)보다 라인의 선폭이 좁아질 수 밖에 없다.
서브 구동전압 공통라인(Sub EVDD Common Line; ECL)의 선폭을 작게하면 서브 구동전압 공통라인(Sub EVDD Common Line; ECL)의 전기적 저항이 커지게 되고, 따라서 표시패널 일정 영역에서 크랙 등에 의하여 발생된 과전류가 구동전압 라인을 따라 유입되는 경우 과전류의 집중 현상을 완화시킬 수 있게 된다.
또한, 본 실시예에서는 1개의 서브 구동전압 공통라인에 연결되는 구동전압 라인은 서로 인접하지 않고 이격되어 있는 것이 바람직하다.
더 구체적으로 정의하면, 다수의 구동전압 라인은 N개이고, 서브 구동전압 공통라인은 k개(k≥2)인 경우, i번째 구동전압 라인(i=1,2,…, N-1)과 (i+nk)번째 구동전압 라인(n=1,2,…, N/k-1)들은 동일한 서브 구동전압 공통라인에 연결되도록 하는 것이다.
도 6은 본 발명의 실시예에 의한 서브 구동전압 공통라인과 구동전압 라인들의 연결관계와 그에 따른 효과를 도시하는 확대도이다.
도 5 및 도 6을 예로서 설명하면, 구동전압 라인이 총120개(N=120)이고, 서브 구동전압 공통라인이 3개(k=3)인 경우, 1번째 구동전압 라인(EL#1; 550)과 4번째 구동전압 라인(EL#4; 550) 등은 첫번째 구동전압 공통라인(ECL#1, 540)에 연결된다.
마찬가지로, 2번째 구동전압 라인(EL#2; 550’)과 5번째 구동전압 라인(EL#5; 550’) 등은 두번째 구동전압 공통라인(ECL#2, 540’)에 연결되고, 3번째 구동전압 라인(EL#3; 550”)과 6번째 구동전압 라인(EL#6; 550”) 등은 세번째 구동전압 공통라인(ECL#3, 540”)에 연결된다.
즉, 본 실시예에 의하면, 서브 구동전압 공통라인(Sub EVDD Common Line; 540, 540’, 540”)의 선폭을 일정 크기 이하로 하여 전기적 저항성분을 증가시키고, 상기와 같이 하나의 서브 구동전압 공통라인(Sub EVDD Common Line; ECL)에 연결되는 구동전압 라인들을 서로 최대한 이격배치한다.
이러한 구성에 의하면, 도 6에서와 같이, 표시패널의 일정 부분에서 발생된 번트 영역(570)에서 과전류가 구동전압 라인을 따라 유입되더라도, 일정 이상의 저항성분을 가지는 다수의 서브 구동전압 공통라인(Sub EVDD Common Line; ECL)을 따라 과전류가 고르게 분산되므로, 과전류 분산에 따른 패널 손상을 방지할 수 있게 된다. 즉, 패널 크랙 등에 의하여 번트 영역(570)이 발생하는 경우, 외부 구동전압 소스(EVDD Source)로부터 과전류(I1+I2+I3)가 유입되더라도, 저항성분이 일정 이상인 다수의 서브 구동전압 공통라인을 따라 I1, I2, I3로 분산되어 유입됨으로써, 과전류에 의한 패널 발화를 억제할 수 있게 되는 것이다.
도 7은 본 발명의 실시예와 대비하기 위한 대비 구성을 도시한다.
도 7의 구조에서는 연속되는 구동전압 라인(650)들을 하나의 구동전압 공통라인에 연결한 것으로서, 이 경우에는 번트 영역(670)에서 발생한 제1 내지 제3과전류(I1~I3)모두가 하나의 서브 구동전압 공통라인(ECL#1)을 따라 흐르게 되므로, 본 발명이 가지는 과전류 분산 효과를 달성할 수 없게 된다.
한편, 도 6에 도시한 바와 같이, 본 발명의 실시예를 이용하면, 번트 영역(570)에서 발생한 과전류 중에서 제1과전류(I1)은 세번째 서브 구동전압 공통라인(ECL#3)을 따라 흐르고, 제2과전류(I2)은 첫번째 서브 구동전압 공통라인(ECL#1)을 따라 흐르며, 제3과전류(I3)은 두번째 서브 구동전압 공통라인(ECL#3)을 따라 흐름으로써, 과전류가 고르게 분산될 수 있는 것이다.
이로써, 표시패널의 일정 영역에서 패널 손상에 따른 과전류가 발생하더라도 과전류가 다수의 서브 구동전압 공통라인에 고르게 분산되어 흐르게 함으로써, 과전류에 패널 손상 또는 패널 발화(POL Melting) 현상을 억제할 수 있게 된다.
특히, 도 4와 같은 단일의 구동전압 공통라인(440)이 차지하는 공간을 변화시키지 않으면서, 서브 구동전압 공통라인의 개수 및 선폭을 조절함으로써, 서브 구동전압 공통라인 각각의 전기적 저항을 원하는만큼 증가시키고, 그에 따라 패널 크랙으로 발생되는 과전류 및 패널발화(POL Melting)를 방지할 수 있다.
편의상 도 5에서는 유리발광표시장치의 일부 구성만을 도시하였지만, 본 발명에 의한 유기발광표시장치는 도 1 내지 3에서 설명한 여러 구성요소를 모두 포함할 수 있다.
즉, 본 실시예에 의한 유기발광 표시장치에 포함되는 서브픽셀은, 기본적으로, 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)와, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제2노드(N2)로 데이터 전압을 전달해주기 위한 스위칭 트랜지스터(SWT: Switching Transistor)와, 영상 신호 전압에 해당하는 데이터 전압 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cstg: Storage Capacitor)를 포함하여 구성될 수 있다.
또한, 경우에 따라서는 회로 소자 열화에 따른 보상을 위하여, 구동 트랜지스터(DRT)의 제1노드(N1)와 기준전압(Vref: Reference Voltage)을 공급하는 기준전압 라인(RVL: Reference Voltage Line) 사이에 전기적으로 연결되고, 게이트 노드로 스캔 신호의 일종인 센싱 신호(SENSE)를 인가 받아 제어되는 센싱 트랜지스터(SENT: Sensing Transistor)를 더 포함할 수 있다.
또한, 본 발명의 실시예에 의한 유기발광 표시장치는 전술한 구조의 표시패널(510) 이외에 서브 구동전압 공통라인(540, 540’, 540”)이 배치되는 비표시영역의 반대측에서 표시패널과 연결되는 연결필름(COF; 530)과, 연결 필름과 연결되는 소스 인쇄회로 기판(S-PCB; 520) 등을 더 포함할 수 있다.
연결필름(530)은 칩온 필름 형태의 전기 부품으로서, 내부에 데이터 라인에 영상 데이터를 인가하는 소스 드라이버 집적회로(S-DIC)가 실장되어 있으며, 다수의 전기 배선구조를 포함한다. 특히, 연결필름(530)에는 구동전압 라인(550)과 전기적으로 연결되는 구동전압 연장라인(552)이 더 형성되어 있다.
이러한 연결필름(COF; 530)은 칩-온-필름(Chip-On-Film) 형태의 회로로 예시하여 설명하지만, 그러한 표현에 한정되는 것은 아니며, 칩-온-연성(Chip On Flexible; COF) 회로, COF 인쇄회로, COFPC, 연성인쇄회로(Flexible Printed Circuit; FPC), TCP(Tape Carrier Package) 등 다른 용어나 표현으로도 대체될 수 있을 것이다.
이러한 연결필름(530)은 구부러질 수 있는 플렉서블(flexible) 절연필름 상에 다른 회로배선과 전기적으로 연결할 수 있는 배선이나 회로 등을 형성한 것이다.
도 8은 본 발명의 실시예에 의한 유기발광표시장치에서 과전류의 흐름현상을 도시한다.
전술한 바와 같이, 본 발명의 실시예를 이용하면 표시패널 내부의 크랙 등에 의하여 발생된 과전류가 분산되어 서브 구동전압 공통라인으로 흘러서 패널 손상을 방지하게 된다.
그러나, 서브 구동전압 공통라인(540, 540’, 540”)의 선폭을 일정 이상으로 작게하면 그에 따라 서브 구동전압 공통라인의 전기적 저항성분이 증가하게 된다.
이런 경우 표시패널 내부로 유입된 과전류 I4 중 일부는 패널 내부의 데이터 라인으로 유입되지만, 그 중 일부 전류 I5는 연결필름(530)쪽으로 흐를 수 있다.
이 경우, 표시패널에 비하여 상대적으로 약한 연결필름의 신호 라인, 특히 연결필름(530) 내부의 구동전압 연장라인(552)이 단선되어 연결필름만 손상될 수 있다.
이와 같이, 서브 구동전압 공통라인의 개수 및 선폭을 조절하여 서브 구동전압 공통라인 각각의 전기적 저항을 일정 범위 이상으로 증가시키고, 서브 구동전압 공통라인의 반대편에 연결필름(530)을 배치하게 되면, 패널 크랙에 의하여 과전류가 발생하더라도 연결필름만을 손상 또는 발화시키게 되고, 결과적으로 표시패널 전체의 발화(POL melting) 현상을 방지할 수 있게 된다.
이상과 같은 본 발명의 실시예를 이용하면, 별도의 과전류 방지회로나 알고리즘 없이도, 정상 표시(Normal Display) 동작뿐 아니라 전원 Off 시퀀스 구동 및 파워온(Power-on) 시퀀스 구동 시점에서도 패널 크랙에 의한 과전류의 흐름을 분산 및 제한함으로써, 과전류에 의한 패널 발화(POL-Melting) 현상을 억제할 수 있는 효과가 있다.
또한, 서브 구동전압 공통라인의 개수 및 선폭을 조절하여 서브 구동전압 공통라인 각각의 전기적 저항을 일정 범위 이상으로 증가시키고, 서브 구동전압 공통라인의 반대편에 연결필름을 배치하게 되면, 패널 크랙에 의하여 과전류가 발생하더라도 연결필름만을 손상 또는 발화시키게 되고, 결과적으로 표시패널 전체의 발화(POL melting) 현상을 방지할 수 있는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
510 : 표시패널 520 : 소스 인쇄회로 기판(S-PCB)
530 : 연결필름(COF) 532 : 소스 드라이버 집적회로(S-DIC)
550 : 구동전압 라인(EVDD Line; EL)
540, 540', 540" : 서브 구동전압 공통라인(ECL)

Claims (7)

  1. 데이터라인들과, 게이트라인들과, 상기 게이트라인 및 데이터 라인의 교차영역으로 정의되는 다수의 서브픽셀과, 상기 서브픽셀에 구동전압(EVDD)을 인가하기 위하여 배치되는 다수의 구동전압 라인(EVDD Line)을 포함하는 표시영역;
    상기 표시영역 외곽에서 상기 구동전압 라인과 수직으로 배치되고, 상기 다수의 구동전압 라인 중 선택되는 2 이상의 구동전압 라인의 일단과 전기적으로 연결되는 2 이상의 서브 구동전압 공통라인을 포함하는 비표시영역;
    을 포함하는 유기발광 표시패널.
  2. 제1항에 있어서,
    상기 1개의 서브 구동전압 공통라인에 연결되는 구동전압 라인은 서로 인접하지 않고 이격되어 있는 유기발광 표시패널.
  3. 제2항에 있어서,
    상기 다수의 구동전압 라인은 N개이고, 상기 서브 구동전압 공통라인은 k개(k≥2)이며, i번째 구동전압 라인(i=1,2,…, N-1)과 (i+nk)번째 구동전압 라인(n=1,2,…, N/k-1)들은 동일한 서브 구동전압 공통라인에 연결되는 유기발광 표시패널.
  4. 데이터라인들과, 게이트라인들과, 상기 게이트라인 및 데이터 라인의 교차영역으로 정의되는 다수의 서브픽셀과, 상기 서브픽셀에 구동전압(EVDD)을 인가하기 위하여 배치되는 다수의 구동전압 라인(EVDD Line)을 포함하는 표시영역과; 상기 표시영역 외곽에서 상기 구동전압 라인과 수직으로 배치되고, 상기 다수의 구동전압 라인 중 선택되는 2 이상의 구동전압 라인의 일단과 전기적으로 연결되는 2 이상의 서브 구동전압 공통라인을 포함하는 비표시영역;을 포함하는 표시패널:
    상기 서브 구동전압 공통라인이 배치되는 비표시영역의 반대측에서 상기 표시패널과 연결되며, 내부에 소스 드라이버 집적회로(S-DIC)가 실장되는 연결필름: 및,
    상기 연결 필름과 연결되는 소스 인쇄회로 기판(S-PCB):
    를 포함하는 유기발광표시장치.
  5. 제4항에 있어서,
    상기 연결필름은 상기 구동전압 라인과 전기적으로 연결되는 구동전압 연장라인을 포함하는 유기발광표시장치.
  6. 제5항에 있어서,
    상기 1개의 서브 구동전압 공통라인에 연결되는 구동전압 라인은 서로 인접하지 않고 이격되어 있는 유기발광표시장치.
  7. 제6항에 있어서,
    상기 다수의 구동전압 라인은 N개이고, 상기 서브 구동전압 공통라인은 k개(k≥2)이며, i번째 구동전압 라인(i=1,2,…, N-1)과 (i+nk)번째 구동전압 라인(n=1,2,…, N/k-1)들은 동일한 서브 구동전압 공통라인에 연결되는 유기발광표시장치.
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