KR102605880B1 - 고 흡수 효율 및 신호대잡음 비를 갖는 현가 복사 멤브레인을 갖는 검출 디바이스 - Google Patents

Abstract

복사 검출 디바이스는:
- 독출 회로를 포함하는 기판(14);
- 기판(14) 위에 현가되며 적어도 두 개의 전기 컨덕터(16, 18)에 의해 독출 회로에 연결되는 멤브레인(12)을 각각 포함하는 기본 검출기 어레이로서, 상기 멤브레인은, 두 개의 전기 컨덕터에 각각 연결되는 두 개의 전기 전도성 전극(20, 22)과, 두 개의 전극을 전기적으로 연결하는 일정 부피의 트랜스듀서 소재(24)를 포함하는, 상기 기본 검출기 어레이를 포함하며,
상기 독출 회로는 상기 멤브레인(12)의 두 개의 전극(20, 22) 사이에 전기 자극을 인가하고 상기 인가에 대한 반응으로서 전기 신호를 형성하도록 구성된다.
상기 일정 부피의 트랜스듀서 소재는: - 멤브레인(12)의 두 개의 전극(20, 22)을 전기적으로 연결하며, 전극(20, 22) 각각을 적어도 부분적으로 그 내부에 하우징하는 폐쇄된 엔클로져(42)의 벽을 형성하는 일정한 부피의 제1 트랜스듀서 소재(34, 38, 40); 및 - 두 개의 전극(20, 22)을 전기적으로 연결하며 엔클로져(42)에 하우징되는 일정한 부피의 제2 트랜스듀서 소재(44)를 포함하며, 제2 소재의 전기 고유저항은 제1 소재의 전기 고유저항보다 작으며;
두 개의 트랜스듀서 소재는 고유저항의 음의 열 계수(TCR)를 갖는다.

Description

고 흡수 효율 및 신호대잡음 비를 갖는 현가 복사 멤브레인을 갖는 검출 디바이스{DETECTION DEVICE WITH SUSPENDED BOLOMETRIC MEMBRANES HAVING A HIGH ABSORPTION EFFICIENCY AND SIGNAL-TO-NOISE RATIO}

본 발명은 전자기 방사선 검출기, 구체적으로 통상 "열" 범위, 즉 적외선의 방사선의 검출을 위한 마이크로 복사기를 포함하는 검출기의 분야에 관한 것이다.

적외선 방사선(IR) 검출기는 통상, 지지 기판의 표면에 배치되는 기본 마이크로 복사기의 조립체의 2차원 병렬 배치 형태로 (예컨대, 어레이로) 제조하며, 각각의 마이크로 검출기는 이미지 점(image point)을 형성하고자 한다. 각각의 마이크로 검출기는, 기판 위에 현가되며 전기 전도성 필라(pillar)에 내장되는 세장형 빔(즉, "아암")에 의해 이 기판에 전기적으로 연결되는 멤브레인(membrane)을 포함한다. 이 조립체는, 예컨대 초저압 하의 패키지와 같은 기밀한 엔클로저(enclosure)에 놓여 주위 가스의 열 전도를 억제한다.

각각의 멤브레인은, 관찰한 열 현장으로부터 유래한 입사 방사선을 흡수하여 가열되며, 이러한 방사선은, 그 표면에 멤브레인이 배치된 초점 평면의 레벨에서 충분한 광학 시스템에 의해 투과되고 집속된다. 멤브레인은, 구체적으로 전기 속성, 마이크로 복사기의 경우에, 고유저항을 갖는 "트랜스듀서(transducer)" 소재의 층을 포함하며, 고유저항은, 온도가 변화할 때, 예컨대 입사 방사선 흐름에 비례한 전기 신호인 일정 전압 바이어싱 하의 전류 변동을 생성할 때 강하게 변한다.

이러한 타입의 검출기를 제조하는 종래의 방법은 소위 "모놀리식" 방식으로 복수의 전자 회로 또는 "독출 집적 회로", 즉 "ROICs"를 포함하는 기판의 표면에서 직접 실행되는 단계를 포함한다. 이러한 용어는, 보통 실리콘을 기초로 하여, 집적 회로 제조 프로세스 이후, 동일 기판 상의 연속되는 동작 시퀀스를 지칭한다. 복사 마이크로 검출기 제조 단계는 일반적으로, 동일 기판 상에 배치되는 수십 내지 수백 개의 어레이 검출기에 관한 마이크로 전자장치에서의 일반적인 집합적 제조 기술과 유사하다.

제조 단계 동안, 광 흡수, 광-열 트랜스덕션, 및 열 저항의 복사 기능을 구현하는 구성요소가 소위 "희생" 층의 표면에 형성되며, 단지 구조 베이스를 형성하고자 하는 이 층은 프로세스의 끝에서 충분한 방법에 의해 제거되며, 이 충분한 방법은 다른 검출기 부품 및 구체적으로는 그 표면 상에 형성되는 구성요소을 공격하지 않는다. 통상, 폴리이미드 층이 사용되며, 이 층은 결국 산소 플라스마에서 연소에 의해 제거된다. 변형으로서, 희생 층은 실리콘 산화물 층(일반적으로, 플루오르화 수소 증기상 에칭(HFv)에 의해 결국 제거되는 "SiO"로 지칭됨)이다. 희생 층의 제거 이후, 복사 멤브레인은 기판 위에서 현가된 상태이며, 멤브레인의 홀딩 아암 이외의 다른 접촉부 또는 체결은 필라에서 내장되지 않는다.

현가된 멤브레인을 형성하는 가장 흔한 제조 방법을 "어보브(above) IC" 또는 "MEMS-온-탑"이라고 한다. 이 방법에 따라서, 마이크로 검출기는, 특정 방법으로 인해, 독출 회로를 포함하는 기판의 표면에서 직접 구성된다. 구체적으로, 희생 층은 유기물 속성이며 - 일반적으로 폴리이미드 - 트랜스듀서 소재는 대부분 반도체 특징(VOx, NiOx) 또는 무정형 실리콘(a-Si)을 갖는 산화물이다. 종래에, 보통의 "원" 적외선 검출(LWIR)의 경우, 빔 분할기가 또한 기판 표면에 배치되는 반사기와 흡수 멤브레인 사이에 형성되어, 10개의 마이크로미터 인근에 검출기에 대한 최대 흡수를 제공한다. 그에 따라, 검출기로부터의 적응된 거리에 멤브레인을 연결하고 홀딩하며, 이 빔 분할기를 진공에 형성하기 위해, 보통 다소 복잡하고 무시하지 않을 정도의 규모를 갖는 큰 종횡비의 전기 필라가 2㎛에서부터 2.5㎛까지의 범위의 두께를 갖는 두꺼운 임시 (희생) 폴리이미드 층을 통해 형성되어야 한다.

멤브레인 "스켈레톤"을 형성하는 유전 또는 저항 층은 종래에 실리콘 산화물(SiO) 또는 실리콘 질화물(일반적으로 SiN으로 주목됨)로 만들어지거나, 또는 예컨대 미국 특허 제5912464호에 따라 반도체 무정형 실리콘으로 또한 직접 만들어진다. 그러한 소재는 상대적으로 저온으로 퇴적될 수 있으며, 산소 플라스마 하에서 유기 희생 층을 제거하는 방법에 관해 불활성이다. 그러한 "어보브 IC" 제조 프로세스는 통상 어느 10개의 포토리소그래피 "레벨"로, 즉 상대적으로 복잡하고 비싼 프로세스에 따라 형성된다.

더욱 최근에, 새로운 타입의 멤브레인 제조가 제공되었으며, 이것은, 일반적으로 MEMS 기능을 달성하는 구성요소와 동일한 방식으로 소위 "라인의 말미(back-end of line)" 층(즉, "BEOLs")에 마이크로 복사기를 집적하는 단계를 포함한다. 이 약어는, 표준 마이크로 전자장치 제조 프로세스의 끝이 특징이 되며 상대적 저온에서 모든 금속 상호연결부를 제조하는 단계를 지칭한다. 소위 "MEMS-인-CMOS"로 불리는 그러한 접근법은 산업적 레벨에서 성숙한 특정한 BEOL 레이아웃을 사용하여 마이크로 복사기 구성요소의 일부분을 집적하는 것을 목적으로 한다. 구체적으로, 예컨대 "대머신(damascene)" 방법에 따라 얻은 연속적인 BEOL 금속 레벨 사이의 도금 수직 상호연결 비아가 유리하게는 마이크로 복사기 필라를 형성한다. 또한, 구체적으로 마이크로 전자장치에서의 표준 소재인 SiO로 만드는 "IMDs"(인터-메탈-유전체)가 유리하게도 멤브레인 구조의 구성에 대한 희생 층으로서 사용될 수 있다. 이러한 타입의 집적에서, 독출 회로 제조를 위한 최종 포토리소그라피 레벨이 또한 사용되어 멤브레인을 지지하는 필라를 직접 형성한다. 마이크로 복사기를 제조하는데 필요한 일련의 레벨 중 몇 몇 리소그라피 레벨이 그에 따라 공유되어, 결국 제조 비용의 상당한 절감을 초래한다. 그러나, "MEMS-인-CMOS" 제조의 SiO 희생 층의 제거는 이 경우에 오직 증기 상 플루오르화 수소 산(HFv)에 의해서 실현 가능하다. 그에 따라, 마이크로 복사기를 형성하는 모든 소재는 이리한 화학적으로 매우 공격적인 방법에 관해 반드시 불활성이어야 한다.

마이크로 복사기의 경우에 적용되는 그러한 "MEMS-인-CMOS" 접근법은 문헌, 제 US2014/319350호에 설명되어 있으며, 이 문헌은, CMOS 조립체의 표준 금속 레벨(도금 비아) 사이의 연결의 마지막 구조를 사용하여 마이크로 복사기 "필라"의 형성 뿐만 아니라 HFv 에칭을 포함할 수 있게 하는 장벽 층과 SiO 희생 층의 CMOS 스택에서의 집적을 상세하게 설명한다. 이 문헌은, 멤브레인 아키텍쳐에 대해 문헌 제 US 5912464호의 교훈을 사용하는 무정형 실리콘을 기초로 하여 마이크로 복사기 구성을 더 구체적으로 설명한다. HFv 에칭과 호환 가능하며 5개의 포토리소그라피 레벨에 의해서만 형성되는 구조를 그에 따라 얻으며, 이 구조는, 종래 기술의 훨씬 복잡한 프로세스와 비교하여 상당한 이득을 제공한다.

"MEMS-인-CMOS" 기술이 제조를 간략하게 할 수 있는 반면, 그러나 이 기술은 그에 따라 구성되는 마이크로 복사기의 성능에 악영향을 미치는 제한을 겪는다.

구체적으로, 이 기술에 따른 아키텍쳐는, 구체적으로 입사 방사선을 흡수하고자 하는 도금 영역과, 트랜스듀서 소재(무정형 실리콘)에 의해서만 점유되는 영역 사이에서 이용 가능한 공간의 공유를 부과한다. 금속에 의해 점유되는 표면적의 부분이 광학 열 트랜스덕션 기능(멤브레인의 광 흡수 효율(ε))을 조절하는 반면, 나머지 표면적 부분이 트랜스듀서 소재에서의 열전자 트랜스덕션 기능에 전적으로 사용된다. (이 구조에 존재하는 무정형 실리콘의 전체 부피와 비교하여) 전도에서 가해지는 소재의 부피의 그러한 제한은 전도에서 구현되는 전하 캐리어의 개수(N)의 감소를 생성한다. 이러한 구성은 결국 반드시 호게(Hooge)의 관계식에 따라 저 주파수 잡음("Bl/f")에서의 상당한 증가를 초래하며, 이것은 검출기의 신호대잡음 비("SNR")에 악영향을 미친다.

이 문제를 더 잘 이해하기 위해, 도 1 내지 도 3을 참조하며, 이들 도면은 적외선 검출을 위한 종래 기술의 기본적인 저항 복사 마이크로 검출기(10)(즉, "마이크로 복사기")를 예시한다. 복사기(10)는, 입사 방사선을 흡수하며, 두 개의 홀딩 및 열 절연 아암(18)에 의해 부착되는 두 개의 전도성 앵커링 필라(16)를 통해 기판-지지부(14) 위에 현가되는 얇은 멤브레인(12)을 포함한다. 예시한 예에서, 멤브레인(12)은, IR 흡수 및 바이어싱 전극 기능을 갖는 두 개의 금속 요소(20, 22)와, 두 개의 전극(12, 14) 각각과 그 사이의 충전 공간(18)을 덮는 무정형 실리콘 층(24)을 포함한다. 층(24)은, 전극(20, 22)에 의한 방사선 흡수에 의해 초래되는 가열의 전기 저항 변동으로의 트랜스덕션의 기능을 갖는다. 이 구조에서, 트랜스듀서 소재는 그에 따라 무정형 실리콘으로만 만들며, 증기 상 플루오르화 수소 산을 기초로 희생층 릴리싱 프로세스에 대해 불활성인 장점이 있다.

일정 전압(V_pol) 하에서 바이어싱되는 전기 저항(Rb)의 마이크로 복사기의 반응(R(V/K))은 일반 관계식에 따른 현장 온도 변동(

)에 관한 출력 신호 변동(

)을 나타낸다:

(1) 여기서:

● A는 민감한 기본 점(검출기 픽셀)의 총 면적이고,

● ε는 복사기의 일반적인 광 흡수 효율이고,

● TCR은 멤브레인 온도에 따른 복사기 저항의 변동 계수이고,

● R_th는 멤브레인과 기판(즉, 홀딩 아암) 사이의 열 저항이며,

●

는 온도(

)에서 현장에 의해 방출되는 방사선 흐름이다.

앞서 언급한 바와 같이, 광 흡수 효율(ε)은, 이를 위해 퇴적되는 금속이 점유하는 각각의 멤브레인의 표면적의 부분에 링크된다.

마이크로 검출기의 전기 저항(Rb)은 예컨대 다음의 관계식에 따라 트랜스듀서 소재의 고유저항(ρ)에 따라 표현할 수 있다:

(2) 여기서,

L, W 및 e는 각각 전류를 전도하는 (평행사변형 형상을 갖거나 평행사변형 형상이 되는 것으로 간주되는) 트랜스듀서 소재의 부피의 길이, 폭 및 두께이다.

도 1의 멤브레인의 예에서, 이들 치수는 실질적으로, 예컨대 초기에는 연속적인 금속 층으로 형성되어 전극(이들은, 본 예에서는 통상 "동일 평면에 있다"고 부르며, 이는 이들이 동일 레벨에 배치되기 때문이다)을 형성하는 물리적인 인터럽트(즉, 홈)에 대응하는 전극(20, 22)을 분리하는 영역의 치수이다.

관계식((1) 및 (2))의 조합으로 수반되는 저항(Rb)의 치수 파라미터에 따라 마이크로 검출기의 반응을 명시할 수 있다.

전압(V_pol) 하에서 바이어싱된 저항의 현재의 잡음 파워는, 소위 1/f 저 주파수 잡음(I_{bl /f}) 및 "백색 잡음"으로 불리는 주파수 독립 성분(I_bb)의 2차 합에 의해 표현할 수 있다. 열적 요동에 링크되는 최후 잡음은 이들 1차 기여자와 비교할 때 무시할 수 있다.

잡음 파워(I_{bl /f} ²)는 호게의 관계식에 따라 전류 선에 관계되는 부피에 포함되는 전하 캐리어의 개수(N)의 역수에 따라 변한다:

(3) 여기서,

는 "호게 파라미터"이며, "BPCL"은 독출 회로의 주파수 대역폭이다. 각각의 소재는 참조 비(

)를 특징으로 하며, 여기서 n은 전하 캐리어 부피 밀도이고; 이 비는 온도에 또한 의존한다. 그에 따라, 알려진 치수의 저항(Rb)에 대해, 고려한 요소의 실제 비(

)는 다음의 관계식에 따라 치수 파라미터(W, L, e)로부터 간단히 계산한다:

(4).

백색 잡음 파워(I_bb ²)는 다음의 관계식에 따라 고려되는 요소의 저항과 온도에만 의존한다:

(5) 여기서,

k는 볼츠만 상수를 나타내며 T는 온도를 나타낸다.

알려진 치수(W, L 및 e)로 한정되는 저항(Rb)과 비(

)를 특징으로 하는 트랜스듀서 소재의 부분이 제공되는 마이크로 검출기는 그에 따라 다음의 관계식에 따라 표현될 수 있는 총 잡음(I_b)을 나타낸다:

(6)

마이크로 검출기의 신호대잡음 비(SNR)는, 독출 회로에 의해 한정되는 요소(V_pol, BPCL)와, 각각의 마이크로 검출기의 저항의 치수 파라미터(W, L, e)를 고려함으로써, 반응(1)의 잡음(6)에 대한 비를 계산할 수 있으며, 이들 파라미터는 복사 저항(Rb)과 전하 캐리어의 개수(N)를 표현할 수 있게 한다. 비(SNR)는 그에 따라 관계식에 따라 표현할 수 있다:

(7)

산업적으로 제공하도록 현재 유용하거나 심지어 필요한 것과 같은 매우 작은 치수의 픽셀의 간략화된, 그러나 대표적인 예시를 제공하기 위해, 12×12㎛² 표면적을 갖는 기본 복사 검출기의 경우를 고려한다.

열 방사선의 흡수에 필요한 도금 부분(20, 22)과, 열전기 트랜스덕션을 위한 전기적으로 능동적인 부분(26) 사이의 이 이용 가능한 표면의 공유를 한정하기 위해, 이 요소의 전체 (전기) 폭(W=12㎛)에 걸쳐 금속 층에서 에칭되는 (전기) 길이(L)의 홈을 편리하게 한정할 수 있다. 금속이 점유한 표면적의 비는 이때 (12-L)/12와 같은 반면, 저항의 길이와 폭(L 및 W)은 각각 12㎛이다. 관계식 (2), (4) 및 (7)은 결국 비(

)에서 복사 저항(Rb)을 얻으며, 결국 설계 길이(L)에 따라 SNR을 얻는다.

그에 따라, 간략화를 위해, 필라, 홀딩 아암 및 기타 여러 필요한 공간과 같은 서브-구조와 인접한 멤브레인 사이의 분리를 형성하기 위해 소비되는 공간을 무시하고, 또한 폭(W=12㎛), 대표 고유저항(100Ω.cm), 통상 두께(e=200nm) 및 비(

=6.7E-28m³)의 무정형 실리콘 부피의 길이인 길이(L)의 홈에 의해 분리되는 두 개의 직사각형 도금 부분을 포함하는 12*12㎛²의 영역을 도 1에서 개략적으로 나타낸 바와 같이 다음에서 고려하며, 저항(Rb)과 SNR은 도 4에 예시한 거리(L)에 따른 변동을 갖는다.

최적의 광 흡수 효율(ε)을 제공하기 위해, 비도금 영역의 길이를 최대로 2㎛에서 3㎛까지의 범위에서의 값으로 설정해야 한다. 이러한 간격(길이(L))은, 본 발명의 환경에서 독출 회로, 바이어싱(V_pol)의 면에서 출력 증폭기의 유용한 다이내믹스(포화 없음)와 판독 적분 시간의 충분한 사용과 호환할 수 있는 값의 범위 내에서 기본 복사기의 저항(Rb)을 유지하는데 또한 필요하다. 이러한 조건은 통상, 복사 저항(Rb)이 대략 1MOhm 정도이거나 그보다 작을 때 만족한다. 이들 요소와 관련한 더 자세한 설명을 위해, 예컨대 "25㎛ 픽셀 피치 달성을 위한 냉각되지 않은 무정형 실리콘 기술 향상"; E. Mottion 등, 적외선 기술 및 적용 XXVIII, SPIE, 볼륨 4820E를 참조해야 할 것이다.

그에 따라, 종래 기술의 흡수 효율과 허용 가능한 저항을 보장하도록 길이(L)를 2㎛로 설정함으로써, 무정형 실리콘을 기초로 한 이러한 마이크로 검출기의 SNR은 (흡수 소실을 포함하지 않는) 큰 길이(L)에 대응하는 그 최대값의 대략 60%로 제한될 것이다. 그러한 제한은 L의 낮은 값에서 저 주파수 잡음의 증가에 링크된다.

그에 따라, 구체적으로 20㎛보다 작은 피치의 경우, 이 간략화한 조립체에 따라 형성한 작은 치수의 민감성 픽셀에 대한 흡수 효율과 SNR 사이의 허용 가능한 절충을 얻는 것은 어렵거나 심지어 불가능하다. 반도체 금속 산화물(예컨대, VOx, TiOx, NiOx - 일반적인 화학식명, "MOx"가 이후 사용될 것임)과 같이, 저 주파수에서의 저잡음 트랜스듀서 소재의 사용이 원칙적으로 이러한 제한을 극복하게 할 것이다. 그러나, 종래 기술의 스택에서의 그러한 소재의 사용은 가능하지 않으며, 이는 이들 소재가 매우 공격적인 HFv 릴리싱 화학 반응의 영향 하에서 신속하게 제거되거나 적어도 강하게 열화될 것이기 때문이다.

그에 따라, 적어도 CMOS 프로세스로, 즉 희생 층이 SiO나 마이크로 전자 장치에서 통상적인 임의의 관련 소재로 만들어지는 경우로 부분적으로 집적되는 마이크로 복사기 조립체의 환경에서, 매우 작은 피치, 통상적으로 20㎛미만의 레티나의 설계와 호환할 수 있는 고성능 디바이스를 제조하는 방법 또는 그러한 고성능 디바이스가 필요하다.

본 발명은, 그에 따라 현가 복사 멤브레인을 갖는 검출기로서, 그러한 멤브레인은 흡수 효율과 SNR 면에서 고성능을 허용하는 아키텍쳐를 가지며, 필요하다면 매우 공격적인 희생 층 릴리싱 화학 반응의 사용을 필요로 하는 기술에 따라 제조될 수 있는 아키텍쳐를 갖는, 검출기를 제공하는 것을 목적으로 한다.

이러한 목적을 위해, 본 발명은:

- 독출 회로를 포함하는 기판;

- 기판 위에 현가되며 적어도 두 개의 전기 컨덕터에 의해 독출 회로에 연결되는 멤브레인을 각각 포함하는 기본 검출기 어레이로서, 상기 멤브레인은, 두 개의 전기 컨덕터에 각각 연결되는 두 개의 전지 전도성 전극과, 두 개의 전극을 전기적으로 연결하는 일정 부피의 트랜스듀서 소재를 포함하는, 상기 기본 검출기 어레이를 포함하며, 독출 회로는 멤브레인의 두 개의 전극 사이에 전기 자극을 인가하고 상기 인가에 대한 반응으로서 전기 신호를 형성하도록 구성되는, 복사 검출 디바이스를 제공한다.

본 발명에 따르면, 일정 부피의 트랜스듀서 소재는:

- 멤브레인의 두 개의 전극을 전기적으로 연결하며, 전극 각각을 적어도 부분적으로 그 내부에 하우징하는 폐쇄된 엔클로져의 벽을 형성하는 일정한 부피의 제1 트랜스듀서 소재와; 및

- 두 개의 전극을 전기적으로 연결하며 엔클로져에 하우징되는 일정한 부피의 제2 트랜스듀서 소재를 포함하며, 제2 소재의 전기 고유저항은 제1 소재의 전기 고유저항보다 작다.

"트랜스듀서"는, 0.1Ohm.cm에서 10⁴Ohm.cm까지의 범위의 고유저항을 가지며 음의 열 저항 계수(TCR)를 갖는 소재를 의미한다.

본 발명은 또한 복사 검출 디바이스를 제조하는 방법으로서:

- 독출 회로를 포함하는 기판을 제조하는 단계;

- 기판 상에 희생 층을 퇴적하는 단계;

- 희생 층 상에, 적어도 두 개의 전기 컨덕터에 의해 독출 회로에 각각 연결되는 멤브레인의 어레이를 제조하는 단계로서, 상기 멤브레인은 두 개의 전기 컨덕터에 각각 연결되는 두 개의 전기 전도성 전극과, 두 개의 전극을 전기적으로 연결하는 일정 부피의 트랜스듀서 소재를 포함하는, 상기 멤브레인의 어레이 제조 단계;

- 멤브레인이 제조되면, 희생 층을 제거하는 단계를 포함하는, 복사 검출 디바이스 제조 방법을 제공한다.

본 발명에 따르면, 일정 볼륨의 트랜스듀서를 제조하는 단계는:

- 희생 층 상에 제1 트랜스듀서 소재의 하부 층을 퇴적하는 단계;

- 제1 소재의 상기 층 상에, 두 개의 멤브레인 전극을 형성하는 단계;

- 제2 트랜스듀서 소재의 층을 전극 상에 그리고 전극 사이에 퇴적하는 단계; 및

- 두 개의 전극을 또한 부분적으로 덮도록 제2 트랜스듀서 소재의 층을 제1 소재의 상부 층으로 캡슐화하는 단계를 포함한다.

또한:

- 제2 소재의 전기 고유저항은 제1 소재의 전기 고유저항보다 작고;

- 제1 소재는 희생 층의 제거에 불활성이다.

다시 말해, 트랜스듀서 소재는, 방사선 흡수 수단을 형성하는 전극에 관해 전기적으로 병렬로 "쉘"과 "코어"로 형성되며, 코어는 쉘보다 작은, 구체적으로 적어도 5배 더 작은 그리고 통상 10배에서 20배까지 더 작은 고유저항의 소재로 형성된다.

다시 구체적으로, 쉘은 10Ohm.cm보다 큰 고유저항을 갖는 소재로 만든다.

이러한 타입의 아키텍쳐로 인해, 예컨대 MEMS-인-CMOS 기술의 환경에서 희생 층을 릴리스하기 위해 화학적 공격에 불활성인 쉘과 같이, 쉘로 인해, 제조 기술에 따라서 소재를 적절히 선택하게 하면서, 본질적으로 코어 고유저항으로 인해 코어에 의해 구현되는 감소한 저주파수 잡음 성분(I_bl/f)을 갖게 한다.

실시예에 따르면, 두 개의 전극은 동일 평면에 있으며, 오직 하나의 홈에 의해서 분리된다. 변형으로서, 두 개의 전극은 일련의 적어도 세 개의 전기 전도성 동일 평면 영역에 속하며, 이들 동일 평면 영역은 두 개의 전극 사이에 배치된 병렬 홈에 의해 서로로부터 분리된다.

일 실시예에 따르면, 멤브레인은, 전극 사이에서 연장하며 전극 각각을 부분적으로 덮는 전기 절연체의 연속 층을 포함한다.

일 실시예에 따르면, 제2 소재의 전기 고유저항은 제1 소재의 전기 고유저항보다 적어도 5배 더 작으며, 바람직하게는 10배에서부터 20배까지 더 작다.

일 실시예에 따르면, 제1 소재는 10Ohm.cm보다 더 큰 전기 고유저항을 가지며, 바람직하게는 10⁴Ohm.cm보다 더 작은 고유저항을 갖는다.

일 실시예에 따르면, 제1 소재는 무정형 실리콘, 화학식(Si_xGe_(1-x))인 실리콘과 게르마늄의 무정형 합금 또는 화학식(a-Si_xC_(1-x))인 실리콘과 탄소의 무정형 합금이며, 제2 소재는 금속 산화물이다.

일 실시예에 따르면, 희생 층은 HFv 플루오르화 수소산 에칭에 의해 제거되며, 제1 소재는 무정형 실리콘, 화학식(a-Si_xGe_(1-x))인 실리콘과 게르마늄의 무정형 합금 또는 화학식(a-Si_xC_(1-x))인 실리콘과 탄소의 무정형 합금이다.

일 실시예에 따르면, 두 개의 전극은 전기 전도성 소재의 층을 퇴적함으로써 그리고 이 층에 하나의 홈을 오직 제1 소재의 하부 층까지 아래로 형성함으로써 형성된다.

일 실시예에 따르면, 두 개의 전극은 전기 전도성 소재의 층을 퇴적함으로써 그리고 이 층에 적어도 두 개의 병렬 홈을 제1 소재의 하부 층까지 아래로 형성함으로써 형성된다.

일 실시예에 따르면, 이 방법은, 제2 트랜스듀서 소재를 퇴적하기 전에, 전극 사이에 연장하며 전극 각각을 부분적으로 덮는 전기 절연성 층을 퇴적하는 단계를 포함한다.

본 발명은, 수반하는 도면과 관련하여서만 예로서 제공되는 다음의 상세한 설명을 읽음으로써 더 잘 이해될 것이며, 도면에서, 동일한 참조 번호는 동일하거나 유사한 요소를 나타낸다.
도 1은 독출 회로 위에 현가된 종래기술의 복사 멤브레인의 간략한 사시도이다.
도 2 및 도 3은 도 1의 멤브레인의 간략한 평면도 및 횡단면도이다.
도 4는 도 1의 멤브레인의 전극 사이의 공간의 길이에 따른 신호대잡음 비의 그래프이다.
도 5 및 도 6은 본 발명의 제1 실시예에 따른 복사 멤브레인의 간략한 평면도 및 횡단면도이다.
도 7은 도 1의 멤브레인과 본 발명의 제1 실시예에 따른 멤브레인의 전극 사이의 공간의 길이에 따른 신호대잡음 비의 그래프이다.
도 8은 본 발명에 따른 멤브레인에서의 무정형 실리콘 두께에 따른 신호대잡음 비의 그래프이다.
도 9 및 도 10은 본 발명의 제2 실시예에 따른 복사 멤브레인의 간략한 평면도 및 횡단면도이다.
도 11은, 도 1의 멤브레인과 본 발명의 제1 및 제2 실시예에 따른 멤브레인의 전극 사이의 공간의 길이에 따른 신호대잡음 비의 그래프이다.
도 12 및 도 13은 본 발명의 제3 실시예에 따른 복사 멤브레인의 간략한 평면도 및 횡단면도이다.
도 14 및 도 15는 본 발명의 제3 실시예에 따른 복사 멤브레인의 간략한 평면도 및 횡단면도이다.
도 16 및 도 17은 본 발명에 따른 멤브레인을 제조하는 제1 방법을 예시하는 간략한 횡단면도이다.

제1 실시예

도 5 및 도 6을 참조하면, 본 발명에 따른 복사 마이크로 검출기 멤브레인(30)은:

- 유리하게는 무정형 실리콘으로 만들어지며, 폭(W), 길이(L) 및 높이(e)의 내부 부피(42)를 함께 한정하는 하부 또는 "기본" 층(34)과, 상부 층(38)과 측벽(40)으로 형성되는 상부 캡(36)을 포함하는 캡슐화 쉘(32);

- 예컨대 금속인 두 개의 전도성 전극(20, 22)으로서, 하부 층(34) 상에 놓이며, 이들 전극을 물리적으로 분리하는 (전기) 길이(L)의 인터럽트(즉, 홈)를 제외하고, 하부 층을 전체적으로 덮는 두 개의 전도성 전극(20, 22) - 상부 캡(36)은 또한 전극(20, 22) 각각 상에 놓이며, 그에 따라 내부 부피(42)에 대한 적극적인 화학 프로세스에 기밀한 공동뿐만 아니라 두 전극 사이에 제1 전도 채널을 한정함 - ;

- 내부 부피(42)를 전체적으로 채우고, 그에 따라 전극(20, 22) 각각에 놓이며 그에 따라 제1 전도 채널과 병렬로 폭(W)과 두께(e)를 갖는 전극 사이의 제2 전도 채널을 한정하는 코어(44)를 포함한다. 코어(44)는, 쉘 소재보다, 적어도 5배 더 작으며 통상 10배에서부터 20배까지 더 작은 고유저항을 갖는 소재로 만든다. 구체적으로, 코어(44)는 예컨대 VOx 및/또는 TiOx 및/또는 NiOx와 같은 음의 TCR 계수를 갖는 금속 산화물로 만들어서, 저 저주파수 잡음 계수가 제공되는 제2 전도 채널을 한정한다.

이 구성에서, 전류는 폭(W)에 걸친 금속 산화물에서 그리고 실질적으로 전체 픽셀 폭(예컨대, 12㎛)에 걸친 무정형 실리콘에서 두 개의 금속 극(20, 22) 사이에서 흐른다. 본 명세서에서 고려한 예에서, 두 개의 하부(34) 및 상부(38) 무정형 실리콘 층은 동일한 두께, 즉 20nm를 갖는다. MOx의 폭(W)과 두께(e)는 픽셀의 저항(Rb) 조정의 변수이다. 이들은 각각 6㎛와 40nm로 설정되었으며 그에 따라 L=2㎛에 대해 800KΩ에 가까운 저항(Rb)을 얻는다.

두 개의 트랜스듀서 소재를 통해 흐르는 두 개의 전류 기여가 반응(R)의 계산을 위해 서로에게 더해져 잡음의 추정을 위해 이차로 합해진다. 그에 따라 다음을 얻는다:

(8)

SNR 비는 그에 따라, 예컨대 간략한 방식으로 전도 채널의 길이(L)에 따라 도 5 및 도 6에서 개괄적으로 도시한 픽셀의 경우에 대해 계산할 수 있어서, TCR 계수는 두 개의 트랜스듀서 소재에 대해 필적할 만하게 허용한다.

도 7의 그래프는, 무정형 실리콘보다 10배 작은 저항을 가지며 동일한 저항(Rb)에 대해 적은 저주파수 잡음을 생성하는 금속 산화물 트랜스듀서 소재의 층의 삽입이 대략 2㎛까지 L을 감소시킴으로써 초래된 SNR의 저하를 상당히 보상한다. 제2 트랜스듀서 소재에 대한 비(α_H/N=2.6E-29m³)는 모든 그래프의 구성에 허용되었으며, 이 값은 알려진 기술을 대표하는 것으로 고려된다.

그에 따라, 본 발명의 구성에서 L=2㎛에 대해 얻은 SNR(대략 2임의 단위 즉 a.u)은 문헌 제 US5912464호에 설명한 조립체에 따른 200nm 두께를 갖는 트랜스듀서 a-Si로만 형성된 L=6㎛에 대해 접근 가능한 값과 같다.

본 예에서 전체 전류의 17%를 나타내는, 무정형 실리콘을 통해 흐르는 전류가 MOx(관계식 1)의 TCR과 같은 TCR로 인해 반응(R)에 기여하며, 일반 잡음(관계식 6)에 조금만 영향을 미친다. 나타낸 관계식의 더 광범위한 사용은, 무정형 실리콘 경로를 통해 흐르는 전류의 비율이, 도 8에 도시한 바와 같이 - 무정형 실리콘의 두께와 관련하여 - 이 전류가 SNR에 상당히 영향을 미치지 않고도 매우 넓은 범위 내에서 변할 수 있음을 보여준다.

제2 실시예

방금 설명한 실시예에서, 트랜스듀서 산화물(MOx)의 도입으로 인해 SNR에 상당한 이득을 얻게 된다면, 저주파수 잡음(I_{bl /f})이 그러나 L=2㎛에서 주된 것으로 남으며 그에 따라 마이크로 검출기의 SNR을 계속 제한한다.

제2 실시예에 따라, 파라미터(N)를 통해 전류를 전도하는 소재의 작은 부피에 링크되는 주된 잡음을 더 감소시키기 위해, 적어도 두 개의 병렬이며 동일한 인터럽트, 즉 홈이 한정되며, 예컨대 각각의 홈은 길이(L)를 갖는다. 전도 채널의 유효 길이는 그에 따라 P*L이 되며, 여기서 P는 홈의 개수이다. 그에 따라, 전도 시 활성 소재의 부피는 P=2인 경우 두 배가 되는 반면, 광학적으로 흡수하고 있지만 트랜스덕션 면에서 불활성인 등전위면을 한정하는, 전극에 대응하는 도금 표면의 부분은 83%에서부터 67%까지 변한다. 흡수도(ε)에 관해 생성된 손실은 10%에서부터 15%까지의 범위에 있도록, 즉 방사선 파장에 대한 홈의 협소도, 즉 LWIR 검출에 대해 통상 10㎛로 인해 표면적 손실보다 작도록 평가될 수 있다.

하나의 홈(도 5 및 도 6)을 갖는 멤브레인에 대해 개시한 관계식을 참조하면, SNR의 계산은 두 개의 홈을 포함하며 그에 따라 금속 영역(50)(도 9 및 도 10)을 개재하는 두개의 전극(20, 22)을 한정하는 민감성 멤브레인에 대해 실행될 수 있으며, 저항의 유효 길이는 2*L과 같다고 고려한다. (예컨대, 각 홈의) 물리적인 양(L)은 6㎛까지 단지 스캔될 수 있으며, 그보다 넘는 경우, 전체 픽셀은 (접촉부와 그에 따라 복사 저항이 사라져) 비도금화될 것이다.

층의 스택이 이전 예의 스택으로 남는다. 즉, 각각 20nm의 두 개의 100Ω.cm a-Si 층(기본 및 캡슐화 층)과 40nm 두께를 갖는 하나의 10Ω.cm 산화물 층(MOx). 채널(MOx)의 폭(W)만이 이 경우 12㎛까지 확대되어 W=6㎛의 단일 홈을 포함하는 픽셀의 저항에 가깝게 저항(Rb)을 (두 개의 홈으로) 유지한다.

도 11의 그래프는, 폭(L=2㎛)의 두 개의 홈에 의해, SNR은 단일 홈을 포함하는 경우와 비교하여 거의 두 배가됨(3.8 대 2.0a.u.)을 도시한다. 이러한 이득은, 활성 소재 부피가 두배가 되며 그에 따라 인가된 캐리어의 개수(N)로부터 초래된 저주파수 잡음의 감소와 관련될 수 있다.

대략 10%로 추정되는 제2 홈의 추가로 인한 흡수도(ε)의 저하는 그에 따라 SNR의 증가에 의해 매우 과도하게 보상된다.

제3 실시예

도 12 내지 도 15에 예시한 본 발명의 제3 실시예는 예컨대 유전체와 같은 전기 절연체의 층의 삽입이 앞서 설명한 실시예와 상이하다. 구체적으로, 층(52)이 금속 요소((20, 22)(보강된 제1 실시예에 대응하는 도 12 및 도 13) 또는 20, 22, 50(제2 실시예에 대응하는 도 14 및 도 15))와 트랜스듀서(MOx)(44) 사이에 삽입되며, 이들 요소 모두는, 멤브레인을 따라 멤브레인의 두 반대 에지에 가까이에 위치하며 길이(L)의 홈(들)에 병렬인 두 개의 스트립(54, 56)을 제외하고는, 그 공통적으로 점유한 표면적 위에 있다. 그에 따라, 유효 길이(L'), 즉 제2 트랜스듀서(MOx)(44)에서 전도 채널의 두 전기 단자 사이의 전류 회선의 경로의 총 전기 길이는 증가할 수 있어서, 광 흡수도(ε)와는 독립적으로 L'>>L이 된다.

MOx의 부피의 연속적인 증가 - 그에 따른 전하 캐링어의 개수(N)의 증가 - 는 이 층에서 생성된 잡음(1/f)의 감소를 초래한다.

예컨대, 단일 홈을 갖고, 저항(Rb)에 관한 이전 실시예에서 부과한 기준을 존중하기 위해, L'=8㎛로 설정하며 금속 층에서 길이(L=2㎛)의 홈을 포함하는 도 12 및 도 13에 예시한 바와 같은 멤브레인을 고려하면, 층(MOx)의 두께는 이 경우 두 배가 될 수 있어서, 이 소재에서 전도 채널의 길이(L')의 증가를 보상할 수 있다. (예컨대) 10Ω.cm에서의 트랜스듀서 산화물의 층은 그에 따라 80nm 두께를 가질 것이며 폭(W=12)에 걸쳐서 한정되며, 결국 이전 모드에 필적할 만한 800K.Ω에 가까운 저항(Rb)을 얻는다.

제3 실시예에서, 전류의 제1 부분은, 픽셀이 단일 홈을 포함하는 경우(도 12 및 도 13의 경우 a/) 또는 두 개의 홈(도 14 및 도 15의 경우 b/)이 위치지정된 경우에 길이(L)를 따라 기본 층(34)의 실리콘을 따라 통과한다. 전류의 다른 부분은 더 큰 길이(L')를 따라 상부 캡슐화 층(36)을 통과하며, 전류의 이 다른 부분은 그에 따라 비율적으로 더 작다.

관계식(1) 내지 관계식(8)을 본 실시예에 존재하는 상이한 전류 기여에 적용함으로써 그리고 앞서 나열한 파라미터(W=12㎛, 10Ω.cm에서 e=80nm 및 α_H/n=2.6E-29m³)를 가지며, 100Ω.cm에서 20nm 두께를 각각 갖는 두 개의 a-Si 층 사이에 삽입되는 MOx(44))를 사용함으로써, 이것은, 각각 하나와 두 개의 홈을 갖는 구성 a/ 및 b/에 대한 다음의 표의 SNR 추정치를 얻는다.

전기 절연체 층을 갖는 멤브레인	Rb(KΩ)	SNR(a.u.)
1개의 홈(L=2㎛)	~741	3.84
2개의 홈(L=2㎛)	~775	5.81

MOx 트랜스듀서(44)의 전극(20, 22)을 부분적으로 절연하는 전기 절연체 층(52)을 삽입하면, 도 11의 곡선에 도시한 바와 같이, 단일 홈(L=2㎛)으로, 절연체 층(52) 없이 그러나 길이(L=2㎛)의 두 개의 홈을 갖는 제2 실시예(도 9 및 도 10)에서처럼 3.8a.u.인 동일한 SNR 값에 도달할 수 있다.

2㎛ 길이를 갖는 제2 홈이 이러한 타입의 멤브레인에 도입되는 경우(도 14 및 도 15), SNR은 5.8a.u에 도달한다. 이 이득은, 단일 홈의 경우에 주된 기본 a-Si 층(34)에 의해 생성되는 저 주파수 잡음의 감소로 인한 것이다.

궁극적인 SNR 레벨은, 조립체에서의 추가 유전체 층 및 추가 포토리소그라피 레벨의 추가에, 대부분의 경우에는 허용 가능한 상대로서 얻는다.

그러한 특정 구조는, 기본 및 캡슐화 층의 제한 내에 새겨진 임의의 지점에서 픽셀 둘레에 유전체 층의 제한를 놓아서, 필요한 경우 HFv 희생 층 제거 방법에 대한 진입 점을 제공하는 것을 회피함을 명시해야 한다.

하나 또는 최대 두 개의 홈에 대한 앞서 도입한 제한은 12×12㎛² 표면적 점유를 갖는 매우 작은 픽셀(기본 검출기)의 제조의 매우 특정하고 예시적인 환경에 대응함을 또한 주목해야 한다. 기술에 의해 또는 더 큰 픽셀에 대해 허용된다면, 본 발명의 구현은, 여전히 유리하게도, 픽셀 피치에 따라 세 개이상의 홈의 한정을 요구할 수 있다. 사실, 비(W/F)는 저항(Rb)을 과도하게 변경하는 것을 회피도록 대략 일정하게 유지되어야 하며, 제한된 폭의 공간(홈)은 광 흡수도를 과도하게 열화시키는 것을 회피하도록 지켜져야 한다.

유사하게, 제2 트랜스듀서 소재에 대해 기밀한 쉘을 형성하도록 무정형 실리콘의 사용을 명시해야 한다. 동일한 결과는 a-Si_xGe_(1-x)인 실리콘과 게르마늄에 의해 또는 a-Si_xC_(1-x) 타입인 무정형 실리콘과 탄소에 의해 얻을 것이다.

첨부되는 장점을 실질적으로 제공하면서 본 발명의 전형으로서 고려되는 고유저항 범위는 그에 따라 10Ohm.cm와 10⁴Ohm.cm 사이를 연장한다.

제조 방법

본 발명의 실시예에 따른 제조 방법을, 문헌 제 US2014/319350호의 교훈에 따라 독출 회로의 CMOS 기판의 스택을 제조하는 단계로 시작하여, 이제 설명할 것이다. 본 발명에 따른 방법은 제한된 수의 포토리소그라피 레벨에 의해, 그러나 유리하게는 본질적으로 MOx인 임의의 타입의 트랜스듀서 소재의 사용과 호환될 수 있는 복사 검출기를 제조할 수 있다.

더욱 구체적으로, 본 발명에 따른 제조 방법은 HFv-타입 희생 층 릴리스와 호환될 수 있는 멤브레인을 조립하고, 최종 희생 유전체 소재 에칭 동작 동안 금속 산화물을 전체적으로 보호하고자 무정형 실리콘 또는 관련 합금과 같은 제1 트랜스듀서 소재와 함께 저 전기 고유저항의 제2 금속 산화물 타입 트랜스듀서 소재의 사용을 조합하는 기술이다. 지지 ROIC의 CMOS 제조 흐름에서 집적과 호환될 수 있는 경제적인 방식으로 종래기술의 성능(신호대잡음 비)을 압도할 수 있는 구조를 그에 따라 얻는다.

도 16 및 도 17을 참조하면, 본 발명에 따른 방법은 예컨대 통상적으로, 구체적으로 독출 회로(60)의 기능 블록을 서로 연결하며 독출 회로(60)의 입출력 연결을 형성하고자 하는 상호연결부(64)(CMOS 회로(60)의 "후면" 부분)의 하나 또는 복수의 레벨(62)을 포함하는 CMOS 기술에서의 전자 독출 회로(60)의 구조로 시작한다. 회로(60)의 후면 층과 각각의 복사 멤브레인 사이의 금속 연속성은 CMOS의 층 금속으로부터 금속 층(74)까지 장벽 층(68), 무기 희생 층(SiO)(70) 및 기본 층(34)을 통해 도금된 비아(66)에 의해 또한 형성되며, 이로부터 멤브레인의 전극(20, 22)이 형성된다(도 16). 동작 시퀀스는 예컨대 문헌 제 US2014/319350호에서 주로 설명된다.

이 방법은, 추가 단계 없이, 더 작은 고유저항의 제2 트랜스듀서 소재를 집적하면서도, HFv 릴리싱 방법과 호환될 수 있는 멤브레인의 구조에 대해 실행한다. 도 16에 도시한 바와 같이, 멤브레인 제조 방법은:

- 금속 층(74)을 에칭하여 멤브레인의 전체 폭에 걸쳐서 길이(L)의 하나 또는 복수의 홈(76)과, 그에 따라 또한 두 개의 금속 전극(20, 22)을 한정하는 단계;

- 예컨대 저 고유저항의 제2 트랜스듀서 소재(44)와, 통상적으로 (일반 화학식(VO_x)인) 바나듐 산화물 또는 (일반 화학식(NiO_x)인) 니켈 산화물 또는 (일반 화학식(TiO_x)인) 티타늄 산화물을 전극(20, 22)의 금속 상에 직접 퇴적하여 반도체 층의 평면에서 비도금 공간에 의해 경계가 정해지는 전기 저항(Rb)을 형성하는 단계;

- 건식 또는 습식 에칭에 의해, 선택적으로 기저의 금속 및 무정형 실리콘 상에서, 트랜스듀서 소재(44)의 멤브레인의 최종 윤곽보다 작은 치수인, 즉 이 (미래의) 윤곽 내에서 새겨진 그 둘레의 임의의 지점에서 통상 간단한 직사각형에 따른 제2 트랜스듀서 소재의 층(44)의 평면을 따라 연장부를 한정하는 단계;

- 바람직하게는 제2 무정형 캡슐화 실리콘 층(36)을 퇴적하는 단계 - 하지만 이 층은 기본 층(34)의 고유저항 및 두께와 동일한 저항 및 두께를 갖지만, 반드시 그렇지는 않음 - ;

- 멤브레인 윤곽과 열 절연 아암을 한정하며 모든 층, 즉 두 개의 a-Si 층(34, 36) 및 전극(20, 22)의 금속을 제자리에 에칭하는 단계를 포함한다. 이러한 마스크의 둘레는 바람직하게는 제2 트랜스듀서 소재(44)의 패턴과 어느 곳에서도 교차하지 않아서 구조의 가장자리 상에서 (즉, 멤브레인의 둘레의 적어도 특정 지점에서) 국부적 노출을 만들지 않는다. 부수적으로, 그러한 레이아웃은 에칭 방법의 선명도를 낮춘다.

홀딩 구조에 대해, 참조 기술과 필적할 만한 본 구조에 따라, 아암은 금속 층(74)을 개재하는 두 개의 a-Si 층으로만 형성된다. 그에 따라 a-Si 층(34 및 36)은 필적할 만하며 바람직하게는 동일한 두께를 가져서, 상이한 내부 스트레스로 인한 가능한 변형을 회피한다.

제3 실시예의 예컨대 유전체와 같은 전기 절연체의 층을 집적하는 스택을 도 17에 도시한다. 이것은, 다음의 단계를 적용함으로써 금속 층(74)에 홈이 형성되면, 도 16의 횡단면에서 예시한 제조 방법으로부터 얻을 수 있다.

- 바람직하게는 CMOS 제조 프로세스의 표준 BEOL 소재 및 기술을 사용함으로써 유전체 층(52)(예컨대, SiO, SiO_xN_y 등)을 퇴적하는 단계;

- 유전체 층(52)에서 개구(54, 56)를 한정하여 금속(74) 상에 드러나는 전기 접촉부를 형성하는 단계. 이들 접촉부는 통상 멤브레인의 두 개의 반대 에지를 따라 형성되며 이후 퇴적되는 주 트랜스듀서 소재의 직육면체(44)의 두 단부를 한정한다;

- 예컨대 더 작은 고유저항의 제2 트랜스듀서 소재(44)와, 통상적으로 (일반 화학식(VO_x)인) 바나듐 산화물 또는 (일반 화학식(NiO_x)인) 니켈 산화물 또는 (일반 화학식(TiO_x)인) 티타늄 산화물을 퇴적하는 단계. 주 트랜스듀서(44)는 그 후 전극 금속의 개구(54, 56) 외부에서 절연되어, 이전에 형성한 접촉부에 의해 경계가 정해지는, 트랜스듀서 층의 평면에서 저항(Rb)과 병렬로 적은 저항 부분을 형성한다;

- 예컨대, 간단한 직사각형에 따라 또는 더욱 일반적으로는 멤브레인이 점유한 최종 표면적보다 더 작은 치수의 간단한 다각형에 따라 제2 트랜스듀서의 소재의 윤곽을 한정하고, 예컨대 유전체 층(52) 위에서 선택적으로와 같이 상기 트랜스듀서의 건식 또는 습식 에칭을 실행하는 단계. 그러한 에칭은 구체적으로 유전체 층(52) 위에서 선택적이지 않을 수 있으며, 그러한 경우에, 금속 층(74) 위에서 선택적이어야 하며, 이러한 구성은 당업자에게 선명도의 광범위한 자유를 제공한다;

- 습식, 또는 바람직하게는 건식, 화학식, 기저의 금속(74) 위에서 선택적으로, 예컨대 유전체(52)(만약 이것이 이전 단계에서 구현되는 방법에 따라 이 단계에서 여전히 존재한다면)를 바람직하게는 (유리하게는 이전 마스크와 동일한 마스크를 사용하도록) 제2 트랜스듀서 소재와 동일한 윤곽에 따라 에칭하는 단계. 그러한 바람직한 제공은 멤브레인의 아암의 표면으로부터 유전체(52)를 억제하고자 하여, 두 개의 a-Si 층과 금속 소재만 남아 있도록 한다. 현가된 멤브레인의 최대 열 저항(예컨대, 반응)을 그에 따라 얻는다;

- 바람직하게는 (그러나 반드시 그럴 필요는 없지만) 기본 층(34)의 고유저항 및 두께와 같은 고유저항 및 두께를 갖는 제2 캡슐화 무정형 실리콘 층(36)을 퇴적하는 단계;

- 멤브레인 윤곽과 열 절연 아암을 한정하고 모든 층, 즉 두 개의 a-Si 층(34, 36) 및 전극(20, 22)의 금속을 제자리에서 에칭하는 단계. 이 마스크의 둘레는 바람직하게는 제2 트랜스듀서 소재(44)의 패턴(연장부)과 어느 곳에서도 교차하지 않거나, 중간 유전체(52)와 교차하지 않아서 구조의 에지 상의 하나 또는 다른 층을 국부적으로 노출시키는 것을 회피한다. 부수적으로, 그러한 제공은 에칭 방법의 선명도를 낮춘다.

저항(Rb)의 바이어싱의 기능이 흡수 기능을 또한 구현하는 두 개의 전극에 의해 구현되는 특정한 실시예를 설명하였다.

변형으로서, 전극에 사용되는 금속과 흡수에 사용되는 금속은 두 개의 상이한 층, 구체적으로 비-동일 평면에 형성할 수 있다.

변형으로서, 전극 및 흡수 층에 사용된 금속은 제2 트랜스듀서 소재의 한정 이후 제공될 수 있으며, 그 바이어싱(전기 연속성)은 상부 인터페이스로부터 얻는다.

본 발명은, 대략 10²Ohm.cm의 고유저항을 갖는 무정형 실리콘의 캡슐화 층, 다시 말해 기밀 층과 기본 층의 형성을 위해 제1 소재로서 사용하는 구체적으로 관련된 경우에 개발되었다. 그러나, a-Si_xGe_(1-x) 타입의 게르마늄이나 a-Si_x-C_(1-x) 타입의 탄소로 합금된 무정형 소재의 사용은, 도핑 및 특정 조성(x)에 따라, 본 발명의 범위에서 벗어나지 않고도, 통상 10Ohm.cm와 10⁴Ohm.cm 사이의 범위(이 범위를 넘으면, 이 소재는 거의 "유전체"처럼 이 특정 환경에서 간주될 수 있음)를 덮는 소재를 쉽게 제공한다. 사실, 이들 모든 소재는 HFv 형태로 희생 SiO 층을 에칭하는 방법에 불활성이다.

Claims (16)

1. 복사 검출 디바이스로서:
   - 독출 회로를 포함하는 기판(14);
   - 상기 기판(14) 위에 현가되며 적어도 두 개의 전기 컨덕터(16, 18)에 의해 독출 집적 회로에 연결되는 멤브레인(12)을 각각 포함하는 기본 검출기 어레이로서, 상기 멤브레인은, 두 개의 전기 컨덕터에 각각 연결되는 두 개의 전기 전도성 전극(20, 22)과, 상기 두 개의 전극을 전기적으로 연결하는 일정 부피의 트랜스듀서 소재(24)를 포함하는, 상기 기본 검출기 어레이를 포함하며,
   상기 독출 회로는 상기 멤브레인(12)의 두 개의 전극(20, 22) 사이에 전기 자극을 인가하고 상기 인가에 대한 반응으로서 전기 신호를 형성하도록 구성되며,
   - 상기 일정 부피의 트랜스듀서 소재는:
   ■ 상기 멤브레인(12)의 두 개의 전극(20, 22)을 전기적으로 연결하며, 상기 전극(20, 22) 각각을 적어도 부분적으로 그 내부에 하우징하는 폐쇄된 엔클로져(42)의 벽을 형성하는 일정한 부피의 제1 트랜스듀서 소재(34, 38, 40); 및
   ■ 상기 두 개의 전극(20, 22)을 전기적으로 연결하며 상기 엔클로져(42)에 하우징되는 일정한 부피의 제2 트랜스듀서 소재(44)를 포함하며, 상기 제2 트랜스듀서 소재의 전기 고유저항은 상기 제1 트랜스듀서 소재의 전기 고유저항보다 작으며;
   - 상기 두 개의 트랜스듀서 소재는 음의 열 저항 계수(TCR)를 갖는 것을 특징으로 하는, 복사 검출 디바이스.
2. 청구항 1에 있어서, 상기 두 개의 전극(20, 22)은 동일 평면에 있으며 단지 하나의 홈에 의해 분리되는 것을 특징으로 하는, 복사 검출 디바이스.
3. 청구항 1에 있어서, 상기 두 개의 전극(20, 22)은, 상기 두 개의 전극 사이에 배치되는 병렬 홈에 의해 서로 분리되는 일련의 적어도 세 개의 전기 전도성 동일 평면 영역에 속하는 것을 특징으로 하는, 복사 검출 디바이스.
4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 멤브레인은 상기 전극들 사이에 연장하며 상기 전극 각각을 부분적으로 덮는 연속 전기 절연체 층(52)을 포함하는 것을 특징으로 하는, 복사 검출 디바이스.
5. 청구항 1, 청구항 2 또는 청구항 3 중 어느 한 항에 있어서, 상기 제2 트랜스듀서 소재의 전기 고유저항은 상기 제1 트랜스듀서 소재의 전기 고유저항보다 적어도 5배 더 작은 것을 특징으로 하는, 복사 검출 디바이스.
6. 청구항 1, 청구항 2 또는 청구항 3 중 어느 한 항에 있어서, 상기 제1 트랜스듀서 소재는 10 Ohm.cm보다 큰 전기 고유저항을 가지며, 10⁴ Ohm.cm보다 작은 고유저항을 갖는 것을 특징으로 하는, 복사 검출 디바이스.
7. 청구항 1, 청구항 2 또는 청구항 3 중 어느 한 항에 있어서, 상기 제1 트랜스듀서 소재는 무정형 실리콘, 화학식(Si_xGe_(1-x))인 실리콘과 게르마늄의 무정형 합금 또는 화학식(a-Si_xC_(1-x))인 실리콘과 탄소의 무정형 합금이며, 상기 제2 트랜스듀서 소재는 금속 산화물인, 복사 검출 디바이스.
8. 복사 검출 디바이스를 제조하는 방법으로서:
   - 독출 회로를 포함하는 기판(60)을 제조하는 단계;
   - 상기 기판 상에 희생 층(70)을 퇴적하는 단계;
   - 상기 희생 층(70) 상에, 적어도 두 개의 전기 컨덕터(66)에 의해 상기 독출 회로에 각각 연결되는 멤브레인(12)의 어레이를 제조하는 단계로서, 상기 멤브레인은 상기 두 개의 전기 컨덕터에 각각 연결되는 두 개의 전기 전도성 전극(20, 22)과, 두 개의 전극을 전기적으로 연결하는 일정 부피의 트랜스듀서 소재를 포함하는, 상기 멤브레인의 어레이 제조 단계;
   - 상기 멤브레인이 제조되면, 상기 희생 층(70)을 제거하는 단계를 포함하며,
   - 일정 부피의 트랜스듀서 소재를 제조하는 것은:
   ■ 상기 희생 층(70) 상에 제1 트랜스듀서 소재의 하부 층(34)을 퇴적하는 단계;
   ■ 제1 트랜스듀서 소재의 상기 하부 층(34) 상에 상기 멤브레인의 두 개의 전극(20, 22)을 형성하는 단계;
   ■ 상기 전극들 상에 그리고 상기 전극들 사이에 제2 트랜스듀서 소재의 층(44)을 퇴적하는 단계; 및
   ■ 상기 두 개의 전극을 또한 부분적으로 덮도록 제2 트랜스듀서 소재의 층(44)을 제1 트랜스듀서 소재의 상부 층(36)으로 캡슐화하는 단계를 포함하며,
   - 그리고,
   ■ 상기 두 개의 트랜스듀서 소재는 음의 열 저항 계수(TCR)를 가지며, 상기 제2 트랜스듀서 소재의 전기 고유저항은 상기 제1 트랜스듀서 소재의 전기 고유저항보다 작고;
   ■ 상기 제1 트랜스듀서 소재는 상기 희생 층의 제거에 불활성인 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.
9. 청구항 8에 있어서, 상기 희생 층은 HFv 플루오르화 수소산 에칭에 의해 제거되며, 상기 제1 트랜스듀서 소재는 무정형 실리콘, 화학식(a-Si_xGe_(1-x))인 실리콘과 게르마늄의 무정형 합금 또는 화학식(a-Si_xC_(1-x))인 실리콘과 탄소의 무정형 합금인 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.
10. 청구항 8 또는 청구항 9에 있어서, 상기 두 개의 전극은 전기 전도성 소재의 층을 퇴적함으로써 그리고 상기 전기 전도성 소재의 층에 오직 하나의 홈을 제1 트랜스듀서 소재의 하부 층까지 아래로 형성함으로써 형성되는 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.
11. 청구항 8에 있어서, 상기 두 개의 전극은 전기 전도성 소재의 층을 퇴적함으로써 그리고 상기 전기 전도성 소재의 층에 두 개의 병렬 홈을 제1 트랜스듀서 소재의 하부 층까지 아래로 형성함으로써 형성되는 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.
12. 청구항 8, 청구항 9 또는 청구항 11 중 어느 한 항에 있어서, 상기 제2 트랜스듀서 소재의 전기 고유저항은 상기 제1 트랜스듀서 소재의 전기 고유저항보다 적어도 5배 더 작은 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.
13. 청구항 8, 청구항 9 또는 청구항 11 중 어느 한 항에 있어서, 상기 제1 트랜스듀서 소재는 10 Ohm.cm보다 더 큰 전기 고유저항을 가지며, 10⁴ Ohm.cm보다 더 작은 고유저항을 갖는 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.
14. 청구항 8, 청구항 9 또는 청구항 11 중 어느 한 항에 있어서, 상기 제2 트랜스듀서 소재를 퇴적하기 전에, 상기 전극들 사이에 연장하며 상기 전극 각각을 부분적으로 덮는 전기 절연성 층을 퇴적하는 단계를 포함하는 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.
15. 청구항 1, 청구항 2 또는 청구항 3 중 어느 한 항에 있어서, 상기 제2 트랜스듀서 소재의 전기 고유저항은 상기 제1 트랜스듀서 소재의 전기 고유저항보다 10배에서부터 20배까지 더 작은 것을 특징으로 하는, 복사 검출 디바이스.
16. 청구항 8, 청구항 9 또는 청구항 11 중 어느 한 항에 있어서, 상기 제2 트랜스듀서 소재의 전기 고유저항은 상기 제1 트랜스듀서 소재의 전기 고유저항보다 10배에서부터 20배까지 더 작은 것을 특징으로 하는, 복사 검출 디바이스 제조 방법.

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