KR102600881B1 - 프로그래밍 가능한 온도 계수 아날로그 2차 곡률 보상 전압 기준 및 전압 기준 회로를 위한 트림 기술 - Google Patents

프로그래밍 가능한 온도 계수 아날로그 2차 곡률 보상 전압 기준 및 전압 기준 회로를 위한 트림 기술 Download PDF

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Abstract

예시적인 전압 기준 회로는 다음의 것을 포함한다: 온도 비례 전류 및 대응하는 제1 제어 전압을 생성하도록 구성되는 제1 회로(308) 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 제2 회로(316)를 포함하는 기준 회로(202); 제1 부하 회로(512)에 커플링되는 제1 전류 소스(5141) - 제1 전류 소스는 상기 제1 및 제2 제어 전압에 응답하여 상기 온도 비례 전류 및 상기 온도 상보적 전류의 합계 전류를 생성하고, 제1 부하 회로는 상기 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성함 - ; 및 제2 부하 회로(718, 720)에 커플링되는 제2 전류 소스(7151) - 제2 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제2 부하 회로는 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성함 -.

Description

프로그래밍 가능한 온도 계수 아날로그 2차 곡률 보상 전압 기준 및 전압 기준 회로를 위한 트림 기술
본 개시의 예는 일반적으로 전자 회로에 관한 것으로, 특히, 프로그래밍 가능한 온도 계수 아날로그 2차 곡률 보상 전압 기준(programmable temperature coefficient analog second-order curvature compensated voltage reference) 및 전압 기준 회로(voltage reference circuit)에 대한 트림 기술(trim technique)에 관한 것이다.
정밀 전압 기준(precision voltage reference)은, 집적 회로(integrated circuit; IC), 예컨대 시스템 온 칩(System-on-Chip; SoC) IC에서 중요한 블록이다. 아날로그 디지털 컨버터(analog-to-digital converter; ADC), 전력 관리, 및 등등과 같은 다양한 목적을 위해 전압 기준이 필요로 된다. 온도에 의존하는 전압의 생성은, 예컨대 회로에 대한 온도 영향을 보상하기 위한 몇몇 애플리케이션에서 또한 유용하다. 따라서, IC에서의 상이한 회로는 상이한 온도 계수를 갖는 전압 기준을 필요로 한다(예를 들면, ADC는 온도 독립적인 전압 기준을 사용하고, 반면, 스위치와 같은 다른 회로는 온도 의존적인 전압 기준을 필요로 한다). 또한, 전압 기준을 생성하기 위한 회로는 통상적으로 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)를 사용한다. 그러나, BJT는 IC를 제조하기 위해 사용되는 상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 프로세스에서 기생 디바이스이다. 디지털 로직에 의해 구동되는 CMOS 기술이 확장됨에 따라 BJT 성능이 저하된다. 따라서, BJT에 의해 도입되는 2차 곡률을 보상하면서, 유연한 온도 계수 전압을 생성할 수 있는 전압 기준 회로를 제공하는 것이 바람직하다.
프로그래밍 가능한 온도 계수 아날로그 2차 곡률 보상 전압 기준을 제공하기 위한 기술이 설명된다. 한 예에서, 전압 기준 회로는 다음의 것을 포함한다: 온도 비례 전류(proportional-to-temperature current) 및 대응하는 제1 제어 전압을 생성하도록 구성되는 제1 회로 및 온도 상보적 전류(complementary-to-temperature current) 및 대응하는 제2 제어 전압을 생성하도록 구성되는 제2 회로를 포함하는 기준 회로(reference circuit); 제1 부하 회로에 커플링되는 제1 전류 소스 - 제1 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류(sum current)를 생성하고, 제1 부하 회로는 합계 전류로부터 제로 온도 계수(zero temperature coefficient)(Tempco) 전압을 생성함 - ; 및 제2 부하 회로에 커플링되는 제2 전류 소스 - 제2 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제2 부하 회로는 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성함 - .
한 예에서, 집적 회로는 다음의 것을 포함한다: 하나 이상의 회로; 및 적어도 하나의 전압을 하나 이상의 회로에 공급하는 전압 기준 회로. 전압 기준 회로는 다음의 것을 포함한다: 온도 비례 전류 및 대응하는 제1 제어 전압을 생성하도록 구성되는 제1 회로 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 제2 회로를 포함하는 기준 회로; 제1 부하 회로에 커플링되는 제1 전류 소스 - 제1 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제1 부하 회로는 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성함 - ; 및 제2 부하 회로에 커플링되는 제2 전류 소스 - 제2 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제2 부하 회로는 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성함 - .
다른 예에서, 전압 기준을 생성하는 방법은 다음의 것을 포함한다: 기준 회로의 제1 회로에서 온도 비례 전류 및 대응하는 제1 제어 전압을 생성하는 것; 기준 회로의 제2 회로에서 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하는 것; 제1 및 제2 제어 전압에 응답하여 제1 전류 소스에서 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하는 것; 제1 전류 소스에 커플링되는 제1 부하 회로에서 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성하는 것; 제1 및 제2 제어 전압에 응답하여 제2 전류 소스에서 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하는 것; 및 제2 전류 소스에 커플링되는 제2 부하 회로에서 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성하는 것.
전압 기준 회로에 대한 트림 기술이 설명된다. 한 예에서, 집적 회로(IC)에서 전압 기준을 트리밍하는 방법은 다음의 것을 포함한다: 제1 온도에서, 온도 비례 전류 및 대응하는 제1 제어 전압, 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 전압 기준의 기준 회로에 대한 제1 복수의 트림 코드를 시퀀스화하는(sequencing) 것; 제1 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제1 전압 출력 값을 획득하는 것; 제2 온도에서, 기준 회로에 대한 제2 복수의 트림 코드를 시퀀스화하는 것; 제2 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제2 전압 출력 값을 획득하는 것; 및 제1 전압 출력 값 및 제2 전압 출력 값에 기초하여 기준 회로에 대한 트림 코드를 선택하는 것.
다른 예에서, 집적 회로(IC)에서 전압 기준을 트리밍하기 위한 장치는: 메모리; 및 메모리에 저장되는 코드를 실행하도록 구성되는 프로세서를 포함하되, 그 코드는: 제1 온도에서, 온도 비례 전류 및 대응하는 제1 제어 전압, 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 전압 기준의 기준 회로에 대한 제1 복수의 트림 코드를 시퀀스화하고; 제1 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제1 전압 출력 값을 획득하고; 제2 온도에서, 기준 회로에 대한 제2 복수의 트림 코드를 시퀀스화하고; 제2 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제2 전압 출력 값을 획득하고; 그리고 제1 전압 출력 값 및 제2 전압 출력 값에 기초하여 기준 회로에 대한 트림 코드를 선택한다.
이들 및 다른 양태는 다음의 상세한 설명을 참조하여 이해될 수도 있다.
상기 언급된 피쳐가 상세하게 이해될 수 있는 방식으로, 상기에서 간략하게 요약되는 더욱 상세한 설명은, 일부가 첨부된 도면에서 예시되는 예시적인 구현예에 대한 참조에 의해 얻어질 수도 있다. 그러나, 첨부된 도면은 단지 통상적인 예시적 구현예를 묘사하며 따라서 그 범위를 제한하는 것으로 간주되어서는 안된다는 것을 유의해야 한다.
도 1은 한 예에 따른 집적 회로(IC)를 묘사하는 블록도이다.
도 2는 한 예에 따른 전압 기준 회로를 묘사하는 블록도이다.
도 3은 한 예에 따른 기준 회로를 묘사하는 개략도이다.
도 4는 한 예에 따른 저항기 래더(resistor ladder)를 묘사하는 개략도이다.
도 5a는 한 예에 따른 제로 온도 계수(Tempco) 회로를 묘사하는 개략도이다.
도 5b는 한 예에 따른 곡률 보정 회로(curvature correction circuit)를 묘사하는 개략도이다.
도 5c는 한 예에 따른 도 5a의 제로 Tempco 회로의 다른 부분을 묘사하는 개략도이다.
도 6은 온도에 대한 기준 전압의 의존성을 예시하는 그래프이다.
도 7은 한 예에 따른 음의 Tempco 회로(negative Tempco circuit)를 묘사하는 개략도이다.
도 8은 한 예에 따른 양의 Tempco 회로를 묘사하는 개략도이다.
도 9는 한 예에 따른 전압 기준을 생성하는 방법을 묘사하는 흐름도이다.
도 10은 한 예에 따른 테스트 시스템을 묘사하는 블록도이다.
도 11은 한 예에 따른 전압 기준 회로에서 트림 코드를 설정하는 방법을 묘사하는 흐름도이다.
도 12a는 한 예에 따른 상이한 온도에서의 플랫 트림 코드(flat trim code) 대 출력 전압을 묘사하는 그래프(800)이다.
도 12b는 한 예에 따른 특정한 온도에서의 ref 트림 코드 대 출력 전압을 묘사하는 그래프(801)이다.
도 13은 다른 예에 따른 전압 기준 회로에서 트림 코드를 설정하는 방법을 묘사하는 흐름도이다.
도 14a는 한 예에 따른 두 개의 상이한 온도에서 기준 트림 코드의 측정치를 묘사하는 그래프이다.
도 14b는 한 예에 따른 플랫 트림 코드의 룩업(lookup)을 묘사하는 그래프이다.
도 15는 한 예에 따른 본원에서 설명되는 전압 기준 회로가 사용될 수 있는 프로그래밍 가능한 IC를 묘사하는 블록도이다.
도 16은 도 15의 프로그래밍 가능한 IC의 필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA) 구현을 예시한다.
이해를 용이하게 하기 위해, 가능한 경우, 도면에 공통인 동일한 엘리먼트를 지정하기 위해 동일한 참조 번호가 사용되었다. 하나의 예의 엘리먼트는 다른 예에서 유익하게 통합될 수도 있다는 것이 고려된다.
이하, 다양한 피쳐가 도면을 참조하여 설명된다. 도면은 일정한 비율로 묘화될 수도 있거나 또는 묘화되지 않을 수도 있다는 것 및 유사한 구조 또는 기능의 엘리먼트는 도면 전체에 걸쳐 동일한 참조 번호에 의해 나타내어진다는 것을 유의해야 한다. 도면은 피쳐의 설명을 용이하게 하기 위해 의도되는 것에 불과하다는 것을 유의해야 한다. 그들은 청구된 본 발명의 망라적인 설명으로서 또는 청구된 발명의 범위에 대한 제한으로서 의도되지는 않는다. 또한, 예시된 예는 도시되는 모든 양태 또는 이점을 가질 필요는 없다. 특정한 예와 연계하여 설명되는 양태 또는 이점은 반드시 그 예로 제한되지 않으며, 심지어 그렇게 예시되지 않더라도, 또는 그렇게 명시적으로 설명되지는 않더라도, 임의의 다른 예에서 실시될 수 있다.
도 1은 한 예에 따른 집적 회로(IC)(100)를 묘사하는 블록도이다. IC(100)는 전압 기준 회로(200), 제어 회로(114), 및 회로(102)를 포함한다. 전압 기준 회로(200)는 전압(VCC)을 공급하는 공급 노드(110)와 접지 전압(예를 들면, 0 볼트)을 공급하는 접지 노드(112) 사이에 커플링된다. 전압(VCC)은 IC(100) 내부 또는 IC(100) 외부 중 어느 하나에서 전압 공급부(도시되지 않음)에 의해 제공될 수도 있다. 전압 기준 회로(200)는 하나 이상의 노드(104)에 의해 회로(102) 중 하나 이상에 커플링되는데, 하나 이상의 노드(104)의 각각은 제로 온도 계수(Tempco) 전압을 공급한다. 전압 기준 회로(200)는 하나 이상의 노드(106)에 의해 회로(102) 중 하나 이상에 커플링되는데, 하나 이상의 노드(106)의 각각은 음의 Tempco 전압을 공급한다. 전압 기준 회로(200)는 하나 이상의 노드(108)에 의해 회로(102) 중 하나 이상에 커플링되는데, 하나 이상의 노드(108)의 각각은 양의 Tempco 전압을 공급한다. 따라서, 전압 기준 회로(200)는 제로 Tempco 전압(들), 음의 Tempco 전압(들), 및 양의 Tempco 전압(들)을 생성한다. 제어 회로(114)는, 하기에서 상세하게 설명되는 바와 같이 전압 및/또는 전류를 트리밍하기 위한 제어 신호를 전압 기준 회로(200)에 공급한다.
도 2는 한 예에 따른 전압 기준 회로(200)를 묘사하는 블록도이다. 전압 기준 회로(200)는 기준 회로(202), 제로 Tempco 회로(204), 음의 Tempco 회로(206) 및 양의 Tempco 회로(208)를 포함한다. 노드(210)는 기준 회로(202)의 하나의 출력을 Tempco 회로(204, ..., 208)의 각각에 커플링한다. 노드(212)는 기준 회로(202)의 다른 출력을 Tempco 회로(204, ..., 208)의 각각에 커플링한다. 노드(210 및 212)는 제어 전압을 Tempco 회로(204, ..., 208)에 공급한다. 기준 회로(202)는, 하기에서 추가로 설명되는 바와 같이, 온도 비례 전류(Iptat로 지칭됨) 및 온도 상보적 전류(Ictat로 지칭됨)를 생성한다. 노드(210 및 212) 상에서의 제어 전압은, 전류(Iptat 및 Ictat)를 각각 미러링하기 위해, Tempco 회로(204, ..., 208) 내의 전류 소스를 제어한다. 제로 Tempco 회로(204)는 제로 Tempco 전류(Iztat(Iztat = Iptat + Ictat))를 노드(104)에서의 하나 이상의 제로 Tempco 전압으로 변환한다. 음의 Tempco 회로(206)는 전류(Iztat)를 노드(106)에서의 하나 이상의 음의 Tempco 전압으로 변환한다. 양의 Tempco 회로(208)는 전류(Iztat)를 노드(108)에서의 하나 이상의 양의 Tempco 전압으로 변환한다.
도 3은 한 예에 따른 기준 회로(202)를 묘사하는 개략도이다. 기준 회로(202)는 p 채널 전계 효과 트랜지스터(FET)(302, 304, 및 306), 예컨대 p 타입 금속 산화물 반도체 FET(metal oxide semiconductor FET; MOSFET)를 포함한다. p 채널 FET는, 자신의 채널 전류를 반송하기 위한 주 캐리어로서 정공(hole)을 사용하는 FET이다. 기준 회로(202)는, 연산 증폭기(operational amplifier)(308), 연산 증폭기(316), 멀티플렉서(320), 저항기(310), 저항기 래더(318), 바이폴라 접합 트랜지스터(BJT)(312), 및 BJT(314)를 더 포함한다. BJT(312 및 314)는 PNP 트랜지스터이다.
FET(302)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(302)의 드레인은 노드(324)에 커플링된다. FET(302)의 게이트는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. FET(304)의 소스는 노드(110)에 커플링된다. FET(304)의 드레인은 노드(326)에 커플링된다. FET(304)의 게이트는 노드(210)에 커플링된다. FET(306)의 소스는 노드(110)에 커플링된다. FET(306)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(306)의 드레인은 노드(330)에 커플링된다. 총 저항(R2)을 갖는 저항기 래더(318)는 노드(330)와 접지 노드(112) 사이에 커플링된다.
도 4는 한 예에 따른 저항기 래더(400)를 묘사하는 개략도이다. 저항기 래더(400)는 저항기 래더(318) 또는 본원에 설명되는 임의의 다른 저항기 래더로서 사용될 수 있다. 저항기 래더(400)는 저항기 스트링(resistor string)(408), 예를 들면, 저항기(4081, ..., 408K)를 포함하는데, 여기서 K는 1보다 더 큰 정수이다. 저항기(4081, ..., 408K)는 노드(410)와 노드(412) 사이에 직렬로 커플링된다. 저항기 래더(400)는 멀티플렉서(402)를 더 포함한다. 멀티플렉서(402)의 입력은 복수의 탭, 예를 들면, 탭(4041, ..., 404J)에 각각 커플링되는데, 여기서 J는 1보다 더 큰 정수이다. 각각의 탭(4041, ..., 404J)은 저항기 스트링(408)의 각각의 노드에 커플링되는데, 여기서 저항기 스트링(408)은, 노드의 각각의 쌍 사이에서 하나 이상의 저항기를 포함한다. 멀티플렉서(402)는 탭(404) 중 하나를 선택하는 신호(Ctrl)를 수신하기 위한 제어 입력(414)을 포함한다. 신호(Ctrl)는 ceiling[log2(J)] 비트를 갖는 디지털 신호이다. 멀티플렉서(402)는 노드(406)에 커플링되는 출력을 포함한다. 저항기 래더(400)는 노드(406)와 노드(412) 사이에서 효과적인 저항(R)을 제공하는데(예시의 목적을 위해 가상선으로 도시됨), 이것은 Ctrl 신호의 코드 값에 의존한다.
도 3으로 돌아가면, 노드(328)는 플랫 트림 코드의 값에 기초하여 저항기 래더(318)의 선택된 탭에 커플링된다. 이것은 저항기 래더(318)를 노드(330)와 노드(328) 사이의 저항(3181), 및 노드(328)와 접지 노드(112) 사이의 저항(3182)으로 효과적으로 분할한다. 저항(3181)은 값(R2')을 가지며, 저항(3182)은 값(R2")을 갖는다.
연산 증폭기(308)의 반전 입력은 노드(324)에 커플링된다. 연산 증폭기(308)의 비반전 입력은 노드(326)에 커플링된다. 연산 증폭기(308)의 출력은 노드(210)에 커플링된다. 연산 증폭기(316)의 반전 입력은 노드(324)에 커플링된다. 연산 증폭기(316)의 비반전 입력은 노드(328)에 커플링된다. 연산 증폭기(316)의 출력은 노드(212)에 커플링된다.
저항(R1)을 갖는 저항기(310)는 노드(326)와 BJT(314)의 이미터 사이에 커플링된다. BJT(314)의 베이스 및 콜렉터의 각각은 접지 노드(112)에 커플링된다. 따라서, BJT(314)는 저항기(310)에 커플링되는 애노드 및 접지 노드(112)에 커플링되는 캐소드를 갖는 다이오드 연결 BJT(diode-connected BJT)이다. BJT(312)의 이미터는 노드(324)에 커플링된다. BJT(312)의 베이스 및 콜렉터의 각각은 접지 노드(112)에 커플링된다. 따라서, BJT(312)는 노드(324)에 커플링되는 애노드 및 접지 노드(112)에 커플링되는 캐소드를 갖는 다이오드 연결 BJT이다. BJT(314)는 BJT(312)의 N 배의 이미터 면적을 가지는데, 여기서 N은 1보다 더 큰 정수이다.
동작에서, 연산 증폭기(308)는 자체 바이어싱되고, 제어 전압(VP)을 설정하여 FET(302 및 304)를 턴온시킨다. 연산 증폭기(308)는 노드(324)에서의 전압이 노드(326)에서의 전압과 동일하도록 음의 피드백을 인가한다. 노드(324)에서의 전압은 전압(VEB1)인데, 이것은 BJT(312)의 이미터와 베이스 사이의 전압이다. 전압(VEB1)은 온도에 상보적이다(즉, 음의 Tempco를 가짐). BJT(314)의 이미터에서의 전압은 VEB2인데, 이것은 BJT(314)의 이미터와 베이스 사이의 전압이다. 전압(VEB2)은 온도에 상보적이다. 노드(326)와 BJT(314)의 이미터 사이의 저항기(310) 양단의 전압은 ΔVBE = VEB1 - VEB2 = VBE2 - VBE1이다. 차동 전압(ΔVBE)은 수학적으로 ΔVBE = n * VT * ln(N)으로 표현될 수 있는데, 여기서 VT는 열 온도이고, n은 이상 인자(ideality factor)이고, N은 BJT(314)와 BJT(312) 사이의 이미터 면적의 비율이고, ln은 자연 로그 함수를 나타낸다. 본원에서의 예의 목적을 위해, 이상 인자(n)는 1인 것으로 가정되고 후속하는 표현에서 생략된다. 열 전압(VT) = KT/q인데, 여기서 T는 켈빈 단위의 온도이고, K는 볼츠만(Boltzmann) 상수이고, q는 쿨롱 단위의 전자 전하이다. 그러한 만큼, ΔVBE는 온도에 비례한다(즉, 양의 Tempco를 가짐). ΔVBE는 또한 콜렉터 전류의 비율에 의존하는데, 이것은 베타 인자(beta factor)에 의해 베이스 전류에 관련된다(즉, 베타 = Ic/Ib, 여기서 Ic는 콜렉터 전류이고 Ib는 베이스 전류임). 전류(Iptat)는 수학적으로 Iptat = ΔVBE/R1로 표현될 수 있는데, 이것도 또한 온도에 비례한다. 노드(210)에서의 전압(VP)은 전류(Iptat)를 미러링하기 위해 Tempco 회로 내의 전류 소스를 제어한다.
연산 증폭기(316)는 제어 전압(VC)의 조정을 통해 음의 피드백을 인가하여 노드(328)에서의 전압과 노드(324)에서의 전압(예를 들면, VEB1)을 동일하게 한다. 따라서, (노드(330)로부터 저항기 래더(318)로 진행하는) 전류(Ictat)는 수학적으로 Ictat = VEB1/R2"로 표현될 수 있다. VEB1이 온도에 상보적이기 때문에, Ictat도 또한 온도에 상보적이다. 노드(212)에서의 전압(VC)은 전류(Ictat)를 미러링하기 위해 Tempco 회로의 전류 소스를 제어한다. 전류(Ictat)는 플랫 트림 코드를 변경하는 것에 의해 트리밍될 수 있다. 플랫 트림은, Ictat + Iptat = Iztat가 온도의 범위에 걸쳐 대략 일정하도록, Iptat와 관련하여 Ictat를 조정하는 것에 의해 온도 계수의 균형을 맞춘다. 온도에 대한 Iptat의 기울기가 일정하지만, 온도에 대한 Ictat의 기울기는 비선형이다는 것을 유의한다. 따라서, Iztat는 온도의 범위에 걸쳐 소망되는 상수 값으로부터 변한다. 이 1차 오차는, 하기에서 추가로 설명되는 바와 같이, 보정된다.
도 5a는 한 예에 따른 제로 Tempco 회로(204)를 묘사하는 개략도이다. 제로 Tempco 회로(204)는 p 채널 FET(502, 504, 506, 및 508)(예를 들면, p 타입 MOSFET)를 포함한다. 제로 Tempco 회로(204)는 곡률 보정 회로(510), 저항기 래더(512), 및 저항기 래더(554)를 더 포함한다.
FET(502)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(502)의 드레인은 노드(530)에 커플링된다. FET(502)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(504)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(504)의 드레인은 노드(530)에 커플링된다. FET(504)의 게이트는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. FET(506)의 소스는 노드(110)에 커플링된다. FET(506)의 드레인은 노드(532)에 커플링된다. FET(506)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(508)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(508)의 드레인은 노드(532)에 커플링된다. FET(508)의 게이트는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. FET(502 및 504)는 Ictat 및 Iptat를 미러링하는 전류 소스(5141)를 형성한다. FET(506 및 508)는 Ictat 및 Iptat를 미러링하는 전류 소스(5142)를 형성한다.
저항(RLOAD1)을 갖는 저항기 래더(512)는 노드(530)와 접지 노드(112) 사이에 커플링된다. 노드(556)는 Ref1 트림 코드의 값에 기초하여 저항기 래더(512)의 선택된 탭에 커플링된다. 탭의 선택은 노드(530)와 노드(556) 사이에 커플링되는 저항(5121) 및 노드(556)와 접지 노드(112) 사이에 커플링되는 저항(5122)으로 나타난다. 저항(5121)은 값(RLOAD1')을 가지며, 저항(5122)은 값(RLOAD1")을 갖는다. 곡률 보정 회로(510)는, 하기에서 추가로 설명되는 바와 같이, 전류(Icor)를 공급하기 위해 노드(556)에 커플링된다.
저항(RLOAD2)을 갖는 저항기 래더(554)는 노드(532)와 접지 노드(112) 사이에 커플링된다. 노드(558)는 Ref2 트림 코드의 값에 기초하여 저항기 래더(554)의 선택된 탭에 커플링된다. 탭의 선택은 노드(532)와 노드(558) 사이에 커플링되는 저항기(5541), 및 노드(558)와 접지 노드(112) 사이에 커플링되는 저항기(5542)으로 나타난다. 저항기(5541)은 값(RLOAD2')을 가지며, 저항기(5542)은 값(RLOAD2")을 갖는다.
동작에서, 제어 전압(VC)은 전류(Ictat)를 공급하도록 FET(502 및 506)를 제어한다. 제어 전압(VP)은 전류(Iptat)를 공급하기 위해 FET(504 및 508)를 제어한다. 전류(Ictat 및 Iptat)는 노드(530)에 급전한다. 제어 회로(114)는 RLOAD1' 및 RLOAD1"의 값을 제어하기 위해 Ref1 트림을 설정한다. 곡률 보정 회로(510)는, 정상 상태 조건에서, 전류(Iztat 및 Icor)의 합계가 저항(RLOAD1")을 통해 전도되도록, 전류(Icor)를 저항기 래더(512)에 공급한다.
노드(556)는 Iztat + Icor에 비례하는 전압을 공급하는데, 이것은 Vref1으로 지칭된다. 전압(Vref1)은 제로 Tempco를 갖는다.
전류(Ictat 및 Iptat)는 노드(532)에 급전한다. 정상 상태 조건에서, 전류(Iztat)는 저항기 래더(554)를 통해 전도된다. 제어 회로(114)는 RLOAD2' 및 RLOAD2"에 대한 값을 제어하기 위해 Ref2 트림을 설정한다. 노드(558)는 Iztat에 비례하는 전압(Vref2)을 공급한다. 전압(Vref2)은 제로 Tempco를 갖는다. LPF(538)에 의해 출력되는 전압은 Iztat에 비례한다. 연산 증폭기(540), 저항기(544), 저항기(546) 및 저항기(552)는, 구성된 양의 이득을 LPF(538)에 의해 출력되는 전압에 적용하는 비반전 증폭기로서 구성된다. 이득은 저항기(544, 546, 및 552)의 저항 값에 의해 결정된다. 노드(542)는 제로 Tempco 전압(Vref2)을 공급한다. 저항기(544, 548, 및 552)는 노드(550)에서 Vref2의 분율(예를 들면, Vref2/2를 생성하는 전압의 절반)을 공급하는 분압기(voltage divider)를 형성한다.
Ref1 트림 및 Ref2 트림 코드는 노드(556 및 558)에서의 대응하는 사전 이득(pre-gain) 전압의 직류(direct current; DC) 레벨을 각각 설정한다. 이득 회로는 사전 이득 전압을 증폭하기 위해 또는 감쇠하기 위해 사용될 수 있다. 그 다음, 분압기는 사후 이득(post-gain) 기준 전압의 하나 이상의 분율을 제공할 수 있다.
그 예에서, 제로 Tempco 회로(204)는 세 개의 제로 Tempco 전압을 생성하도록 Ictat 및 Iptat를 미러링하기 위한 두 개의 전류 소스(514)을 포함한다. 다른 예에서, 제로 Tempco 회로(204)는 임의의 수의 제로 Tempco 전압을 생성하기 위한 두 개보다 더 적은 또는 더 많은 전류 소스(514)를 포함할 수 있다. 한 예에서, 이득 회로(516) 중 하나 또는 둘 모두가 생략될 수 있다. 대안적으로, 다른 전류 소스(514)가 사전 이득 출력 전압을 공급하는 다른 저항기 래더에 급전할 수 있다.
도 5b는 한 예에 따른 곡률 보정 회로(510)를 묘사하는 개략도이다. 곡률 보정 회로(510)는 p 채널 FET(564, 566, 및 568)(예를 들면, p 타입 MOSFET)를 포함한다. 곡률 보정 회로(510)는 PNP BJT(570 및 572)뿐만 아니라, 트랜스컨덕턴스 회로(trans-conductance circuit)(578)를 더 포함한다.
FET(564, 566, 및 568)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(564)의 드레인은 노드(574)에 커플링되고, FET(564)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(566 및 568)의 드레인은 노드(5576)에 커플링된다. FET(566)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(568)의 게이트는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. FET(566 및 568)의 폭은 FET(564)의 폭의 절반이다. FET(564)는 전류(Ictat)의 미러를 공급하고, FET(566)는 전류(Ictat/2)의 미러를 공급하고, FET(568)는 전류(Iptat/2)의 미러를 공급한다.
BJT(570)의 이미터는 노드(574)에 커플링되어 전압(VEB3)을 제공한다. BJT(572)의 이미터는 노드(576)에 커플링되어 전압(VEB4)을 제공한다. BJT(570 및 572)의 베이스 및 콜렉터는 접지 노드(112)에 커플링된다. 따라서, BJT(570 및 572)는 노드(574)와 접지 노드(112) 사이에서, 그리고 노드(576)와 접지 노드(112) 사이에서 각각 커플링되는 다이오드 연결 BJT이다. BJT(572)는 BJT(570)의 N' 배의 이미터 면적을 가지는데, 여기서 N'은 1보다 더 큰 정수이다.
트랜스컨덕턴스 회로(578)의 입력은 노드(574 및 576)에 커플링된다. 트랜스컨덕턴스 회로(578)의 출력은 노드(556)에 커플링되고 전류(Icor)를 공급한다.
동작에서, 전류(Ictat)는 온도에 따라 비선형적으로 변한다. 즉, 온도에 대한 Ictat의 미분 계수(derivative)는 일정하지 않다. 그러한 만큼, Iztat로부터 생성되는 임의의 전압은 온도에 걸쳐 변할 것이다. 도 6은 온도에 대한 Vref1의 의존성을 예시하는 그래프(600)이다. 그래프(600)는 온도를 나타내는 축(602), 및 전압(Vref1)을 볼트 단위로 나타내는 축(606)을 포함한다. 곡선(610)에 의해 도시되는 바와 같이, 전압(Vref1)은 온도에 대하여 볼록한 만곡(convex bow)을 갖는다. 즉, Vref1은 최대 값에 도달할 때까지 온도가 증가함에 따라 증가하고, 그 다음, 온도에서의 추가적인 증가에 감소한다.
도 5b로 돌아가서, 곡률 보정 회로(510)는 Ictat에서의 1차 오차에 기인하는 Vref1의 온도 의존성을 완화하기 위해 Iztat에 2차 보정을 적용한다. 특히, 차동 전압(ΔVBE2) = VBE4 - VBE3 = VT * ln((N' * Iztat/2) / IS4) - VT * ln(Ictat / IS3)인데, 여기서 IS4 및 IS3은, 각각, BJT(570과 572)의 역포화 전류(reverse saturation current)이다. 역포화 전류가 대략 동일하면, 식은 ΔVBE2 = VT * (ln(N' * Iztat/2) - ln(Ictat))로 환산된다. 도 6의 그래프(600)는 ΔVBE2를 볼트 단위로 나타내는 축(604)을 포함한다. 곡선(608)에 의해 도시되는 바와 같이, 전압(ΔVBE2)은 온도에 대하여 오목한 만곡을 갖는다. 즉, ΔVBE2는 최소값에 도달할 때까지 온도가 증가함에 따라 감소하고, 그 다음, 온도에서의 추가적인 증가에 따라 증가한다. 트랜스컨덕턴스 회로(578)는 차동 전압(ΔVBE2)을 전류(Icor)로 변환하는데, 이것은 온도에 걸쳐 동일한 오목 곡률을 갖는다. 트랜스컨덕턴스 회로(578)는 전류(Icor)를 노드(556)에 주입한다. 온도가 변함에 따라, 전류(Ictat + Icor)는 2차 곡률 보정에 기인하여 실질적으로 일정하다.
도 5c는 한 예에 따른 제로 Tempco 회로(204)의 다른 부분(204A)을 묘사하는 개략도이다. 제로 Tempco 회로(204)의 부분(204A)은 p 채널 FET(580 및 582)뿐만 아니라, 저항기 래더(586)를 포함한다. FET(580)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(580)의 드레인은 노드(584)에 커플링된다. FET(580)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(582)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(582)의 드레인은 노드(584)에 커플링된다. FET(582)의 게이트는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. FET(580 및 582)는 Ictat 및 Iptat를 미러링하는 전류 소스(5143)를 형성한다.
저항(RLOAD3)을 갖는 저항기 래더(586)는 노드(584)와 접지 노드(112) 사이에 커플링된다. 노드(588)는 Ref3 트림 코드의 값에 기초하여 저항기 래더(586)의 선택된 탭에 커플링된다. 탭의 선택은 노드(584)와 노드(588) 사이에 커플링되는 저항(5861), 및 노드(588)와 접지 노드(112) 사이에 커플링되는 저항(5862)으로 나타난다. 저항(5861)은 값(RLOAD3')을 가지며, 저항(5862)은 값(RLOAD3")을 갖는다. 노드(588)는 사전 이득 제로 Tempco 전압인 전압(Vref3)을 공급한다.
도 7은 한 예에 따른 음의 Tempco 회로(206)를 묘사하는 개략도이다. 음의 Tempco 회로(206)는 여섯 개의 p 채널 FET(702, ..., 712) 및 저항기 래더(718, 720, 728, 및 730)를 포함한다. FET(702, ..., 712)의 소스는 VCC를 공급하는 노드(110)에 커플링된다. FET(702 및 704)의 드레인은 노드(714)에 커플링된다. FET(706)의 드레인은 노드(724)에 커플링된다. FET(708 및 710)의 드레인은 노드(716)에 커플링된다. FET(712)의 드레인은 노드(736)에 커플링된다. FET(702 및 708)의 게이트는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. FET(704, 706, 710, 및 712)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(702, 704, 및 706)는 제1 전류 소스(7151)를 형성하고, FET(708, 710, 및 712)는 제2 전류 소스(7152)를 형성한다.
저항(R3)을 갖는 저항기 래더(718)는 노드(714)와 노드(726) 사이에 커플링된다. 저항(R4)을 갖는 저항기 래더(720)는 노드(726)와 접지 노드(112) 사이에 커플링된다. 저항기 래더(718 및 720)는 노드(714)와 접지 노드(112) 사이에 직렬로 커플링된다. 제어 회로(114)에 의해 생성되는 코드 Neg1 트림에 의해 결정되는 바와 같은 저항기 래더(718)의 선택된 탭은 노드(722)에 커플링된다. 저항기 래더(718)는 저항(7181)과 저항(7182) 사이에서 효과적으로 분할되는데, 여기서 저항(7181)은 값(R3')을 가지며 저항(7182)은 값(R3")을 갖는다. 제어 회로(114)에 의해 생성되는 코드 Neg1 기울기 트림에 의해 결정되는 바와 같은 저항기 래더(720)의 선택된 탭은 노드(724)에 커플링된다. 저항기 래더(720)는 저항(7201)과 저항(7202) 사이에서 효과적으로 분할되는데, 여기서 저항(7201)은 값(R4')을 가지며 저항(7202)은 값(R4")을 갖는다.
저항(R5)을 갖는 저항기 래더(728)는 노드(716)와 노드(734) 사이에 커플링된다. 저항(R6)을 갖는 저항기 래더(730)는 노드(734)와 접지 노드(112) 사이에 커플링된다. 저항기 래더(728 및 730)는 노드(716)와 접지 노드(112) 사이에 직렬로 커플링된다. 제어 회로(114)에 의해 생성되는 코드 Neg2 트림에 의해 결정되는 바와 같은 저항기 래더(728)의 선택된 탭은 노드(732)에 커플링된다. 저항기 래더(728)는 저항(7281)과 저항(7282) 사이에서 효과적으로 분할되는데, 여기서 저항(7281)은 값(R5')을 가지며 저항(7282)은 값(R5")를 갖는다. 제어 회로(114)에 의해 생성되는 코드 Neg2 기울기 트림에 의해 결정되는 바와 같은 저항기 래더(730)의 선택된 탭은 노드(736)에 커플링된다. 저항기 래더(730)는 저항(7301)과 저항(7302) 사이에서 효과적으로 분할되는데, 여기서 저항(7301)은 값(R6')을 가지며 저항(7302)은 값(R6")을 갖는다.
동작에서, FET(702 및 704)는 저항기 래더(718) 및 저항기 래더(720)의 직렬 조합을 통해 전류(Iztat)(즉, Ictat + Iptat)를 공급한다. FET(706)는 저항(7202)을 통해 Ictat의 미러를 공급한다. 노드(722)에서의 전압은 Vneg1 = Iztat * (R3" + R4) + Ictat * R4"이다. 전압(Vneg1)은 제로 Tempco 성분(Iztat * (R3" + R4)) 및 음의 Tempco 성분(Ictat * R4")을 갖는다. 따라서, 전압(Vneg1)은 음의 Tempco를 갖는다. 제어 회로(114)는, 전압(Vneg1)에 대한 음의 Tempco의 기울기를 제어하기 위해 코드 Neg1 기울기 트림을 설정한다. 제어 회로(114)는 Neg1 기울기 트림에 대해 사용되는 코드가 주어지면 전압(Vneg1)의 DC 레벨을 제어하기 위해 코드 Neg1 트림을 설정한다.
FET(708 및 710)는 저항기 래더(728) 및 저항기 래더(730)의 직렬 조합을 통해 전류(Iztat)(즉, Ictat + Iptat)를 공급한다. FET(712)는 저항(7302)을 통해 Ictat의 미러를 공급한다. 노드(732)에서의 전압은 Vneg2 = Iztat * (R5" + R6) + Ictat * R6"이다. 전압(Vneg2)은 제로 Tempco 성분(Iztat * (R5" + R6))과 음의 Tempco 성분(Ictat * R6")을 갖는다. 따라서, 전압(Vneg2)은 음의 Tempco를 갖는다. 제어 회로(114)는 전압(Vneg2)에 대한 음의 Tempco의 기울기를 제어하기 위해 코드 Neg2 기울기 트림을 설정한다. 제어 회로(114)는 Neg2 기울기 트림에 대해 사용되는 코드가 주어지면 전압(Vneg2)의 DC 레벨을 제어하기 위해 코드 Neg2 트림을 설정한다. 전압(Vneg2)은 전압(Vneg1)과는 독립적으로 설정된다.
비록 두 개의 전류 소스(715) 및 두 개의 쌍의 저항기 래더가 도시되지만, 음의 Tempco 회로(206)는, 도 7에서 도시되는 바와 같이 저항기 래더의 쌍에 각각 커플링되는 임의의 수의 전류 소스(715)을 포함할 수 있다. 이러한 방식으로, 음의 Tempco 회로는 임의의 수의 온도 보상 전압을 공급할 수 있다. 또한, 비록 도 7에서 이득 회로가 생략되지만, 몇몇 예에서, 사전 이득 전압 출력 중 하나 또는 둘 모두는, 도 5a에서 도시되는 구성과 유사하게, 이득 회로에 커플링될 수 있다.
도 8은 한 예에 따른 양의 Tempco 회로(208)를 묘사하는 개략도이다. 양의 Tempco 회로(208)는 p 채널 FET(802 및 804), 저항기 래더(824), 스위치(808 및 810), 및 디지털 아날로그(digital-to-analog; DAC) 전류 소스(816 및 820)를 포함한다. FET(802 및 804)의 소스는 전압(VCC)을 공급하는 노드(110)에 커플링된다. FET(802 및 804)의 드레인은 노드(806)에 커플링된다. FET(802)의 게이트는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. FET(804)의 게이트는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. FET(802 및 804)는 Iztat = Ictat + Iptat를 공급하는 전류 소스(815)를 형성한다.
저항(R7)을 갖는 저항기 래더(824)는 노드(806)와 접지 노드(112) 사이에 커플링된다. 제어 회로(114)에 의해 설정되는 Blk 트림 코드에 의해 제어되는 바와 같은 저항기 래더(824)의 선택된 탭은 노드(826)에 커플링된다. 저항기 래더(824)는 값(R7' 및 R7")을 각각 갖는 저항(8241) 및 저항(8242)으로 효과적으로 분할된다. 저항(8241)은 노드(806)와 노드(826) 사이에 커플링된다. 저항(8242)은 노드(826)와 접지 노드(112) 사이에 커플링된다. 노드(826)는 전압(VBLK)을 공급한다.
스위치(808)의 하나의 단자는 제어 전압(VP)을 공급하는 노드(210)에 커플링된다. 스위치(808)의 다른 단자는 노드(812)에 커플링된다. 전류 DAC(816)의 기준 전압 입력은 노드(812)에 커플링된다. 전류 DAC(816)는 디지털 신호(Blk_p)를 공급하는 버스(818)에 커플링되는 디지털 제어 입력을 포함한다. 전류 DAC(816)의 전류 출력은 노드(806)에 커플링된다. 전류 DAC(816)의 공급 전압 입력은 전압(VCC)을 공급하는 노드(110)에 커플링된다.
스위치(810)의 하나의 단자는 제어 전압(VC)을 공급하는 노드(212)에 커플링된다. 스위치(810)의 다른 단자는 노드(814)에 커플링된다. 전류 DAC(820)의 기준 전압 입력은 노드(814)에 커플링된다. 전류 DAC(820)는 디지털 신호(Blk_c)를 공급하는 버스(822)에 커플링되는 디지털 제어 입력을 포함한다. 전류 DAC(820)의 전류 출력은 접지 노드(112)에 커플링된다. 전류 DAC(820)의 공급 전압 입력은 노드(806)에 커플링된다.
동작에서, 전압(VBLK) = Iztat * R7" + Idac * R7"이다. 노드(806)로 흐르는 전류(Idac)는 스위치(808 및 810)의 상태에 의존한다. 스위치(808 및 810) 둘 모두가 개방되면, 전류(Idac)는 제로이다. 스위치(808)가 닫히고 스위치(810)가 열리면, 전류 DAC(816)는 전압(VP)을 수신한다. 전류 DAC(816)는 디지털 신호(Blk_p)에 의해 공급되는 코드에 기초하여 전류(Iptat)의 비율을 제공한다. 전류 DAC(816)는 전류(Idac_p)를 출력한다. 전류(Idac)는 전류 DAC(816)에 의해 공급되는 전류(Idac_p)와 동일하다. 그러한 경우에, 전압(VBLK)은 제로 Tempco 성분(Iztat * R7") 및 양의 Tempco 성분(Idac_p * R7")을 포함한다.
스위치(810)가 닫히고 스위치(808)가 열리면, 전류 DAC(820)는 전압(VC)을 수신한다. 전류 DAC(820)는 디지털 신호(Blk_C)에 의해 공급되는 코드에 기초하여 전류(Ictat)의 비율을 싱크한다(sink). 전류 DAC(820)는 전류(Idac_c)를 싱크한다. 전류(Idac)는 전류 DAC(820)에 의해 제공되는 -Idac_c와 동일하다. 그러한 경우에, 전압(VBLK)은 제로 Tempco 성분(Iztat * R7") 및 양의 Tempco 성분(-Idac_c * R7")을 포함한다.
스위치(808 및 810)가 둘 모두가 닫히면, 전류(Idac) = Idac_p - Idac_c이다. 그러한 경우에, 전압(VBLK)은 제로 Tempco 성분(Iztat * R7") 및 양의 Tempco 성분((Idac_p - Idac_c) * R7")을 포함한다.
몇몇 예에서, 제어 회로(114)는 스위치(808 및 810)를 교대하는 순서로 개폐하기 위해 제어 신호(Blk Ptat 및 Blk Ctat)를 생성한다. 제어 회로(114)는 디지털 신호(Blk_p 및 Blk_c)를 사용하여 발진의 크기를 제어한다. 제어 회로(114)는 Blk 트림 코드를 사용하여 전압(VBLK)의 DC 레벨을 제어한다. 단일의 전류 소스(815) 및 부하(저항기 래더(824) 및 전류 DAC(816, 820))가 도시되지만, 양의 Tempco 회로(208)는 하나보다 더 많은 전류 소스(815) 및 하나보다 더 많은 양의 Tempco 전압을 생성하기 위한 관련 부하를 포함할 수 있다는 것이 이해되어야 한다. 몇몇 예에서, 사전 이득 전압(VBLK)은 이득을 갖는 양의 Tempco 전압을 제공하기 위해 이득 회로에 커플링될 수 있다.
도 9는 한 예에 따른 전압 기준을 생성하는 방법(900)을 묘사하는 흐름도이다. 방법(900)은 기준 회로(202)가 Iptat 및 제어 전압(VP)을 생성하는 블록(902)에서 시작한다. 블록(904)에서, 기준 회로(202)는 Ictat 및 제어 전압(VC)을 생성한다. 블록(906)에서, 하나 이상의 전류 소스는 제어 전압(VP 및 Vc)에 응답하여 Iptat 및 Ictat의 합계 전류를 생성한다. 예를 들면, 블록(908)에서, 제로 Tempco 회로(204)는 합계 전류로부터 제로 Tempco 전압을 생성한다. 블록(910)에서, 음의 Tempco 회로(206)는 합계 전류로부터 음의 Tempco 전압을 생성한다. 블록(912)에서, 양의 Tempco 회로(208)는 합계 전류로부터 양의 Tempco 전압을 생성한다.
도 10은 한 예에 따른 테스트 시스템(1000)을 묘사하는 블록도이다. 테스트 시스템(1000)은 자동 테스트 기기(automatic test equipment; ATE)(1002) 및 복수의 IC(1100)를 갖는 웨이퍼(1004)를 포함한다. ATE(1002)는 중앙 프로세싱 유닛(central processing unit; CPU)(1008), 메모리(1012), 입력/출력(input/output; IO) 회로(1010), 및 지원 회로(1006)를 포함한다. CPU(1008)는 x86 기반의 프로세서, ARM® 기반의 프로세서, 또는 등등과 같은 임의의 타입의 범용 프로세서일 수 있다. CPU(1008)는 하나 이상의 코어 및 관련 회로부(circuitry)(예를 들면, 캐시 메모리, 메모리 관리 유닛(memory management unit; MMU), 인터럽트 컨트롤러, 등등)를 포함할 수 있다. CPU(1008)는 본원에서 설명되는 하나 이상의 동작을 수행하며 메모리(1012)에 저장될 수 있는 프로그램 코드를 실행하도록 구성된다. 지원 회로(1006)는 CPU(608)와 협력하는 다양한 디바이스를 포함한다. 예를 들면, 지원 회로(1006)는 칩셋(예를 들면, 노스 브리지, 사우스 브리지, 플랫폼 호스트 컨트롤러, 등등), 전압 레귤레이터, 펌웨어(예를 들면, BIOS), 및 등등을 포함할 수 있다. 몇몇 예에서, CPU(1008)는, 칩셋(예를 들면, 노스 브리지, 사우스 브리지, 등등)의 기능성(functionality)의 모두 또는 상당한 부분을 흡수하는 시스템 인 패키지(System-in-Package; SiP), 시스템 온 칩(SoC), 또는 등등일 수 있다. IO 회로(1010)는 IC(1100)와 통신하도록 구성되는 다양한 회로를 포함한다.
메모리(1012)는 실행 가능한 명령어 및 데이터와 같은 정보가 저장되고 검색되는 것을 허용하는 디바이스이다. 메모리(1012)는, 예를 들면, 더블 데이터 레이트(double-data rate; DDR) 동적 RAM(dynamic RAM; DRAM)과 같은, 하나 이상의 랜덤 액세스 메모리(random access memory; RAM) 모듈을 포함할 수 있다. ATE(1002)는 로컬 스토리지 디바이스(예를 들면, 하나 이상의 하드 디스크, 플래시 메모리 모듈, 솔리드 스테이트 디스크, 및 광학 디스크) 및/또는 테스트 시스템(1000)이 하나 이상의 네트워크 데이터 스토리지 시스템과 통신하는 것을 가능하게 하는 저장 인터페이스를 비롯한, 다양한 다른 디바이스를 포함할 수 있다.
도 11은 한 예에 따른 전압 기준 회로에서 트림 코드를 설정하는 방법(1100)을 묘사하는 흐름도이다. 방법(1100)은, 웨이퍼(604) 상의 각각의 IC(100)에 대해, 기준 회로(202)에서 플랫 트림을, 그리고 회로(500A)에서 Ref_x 트림(예를 들면, Ref1 트림, Ref2 트림, 등등)을 설정하도록 ATE(1002)에 의해 수행될 수 있다.
방법(1100)은, 웨이퍼(1004)가 섭씨 0 도(0 C) 환경에 배치되고 ATE(1002)가 플랫 트림에 대한 트림 코드를 시퀀스화하고 Vref1을 측정하는 단계(1102)에서 시작한다. ATE(1002)는 플랫 트림의 대응하는 복수의 트림 코드에 대한 복수의 Vref1 값을 획득한다. 단계(704)에서, ATE(1002)는 단계(1102)에서 획득되는 Vref1 값을 하나 이상의 계수(예를 들면, 세 개의 계수)를 갖는 다항식 곡선에 피팅(fit)시킨다. ATE(1002)는 계수의 값을 IC(100)에(예를 들면, 전자 퓨즈(electronic fuse: e-fuse) 또는 유사한 타입의 메모리 엘리먼트를 사용하여 제어 회로(114)에) 저장한다. 도 12a는 한 예에 따른 상이한 온도에서의 플랫 트림 코드 대 출력 전압을 묘사하는 그래프(1200)이다. 그래프(1200)에서, 수평 축은 플랫 트림 코드를 나타내고, 수직 축은 출력 전압을 나타낸다. 곡선(1202)은 1104에서 결정되는 다항식 곡선을 나타낸다(여기서 T1 = 0 C).
단계(1106)에서, 웨이퍼(1004)는 섭씨 100 도(100 C) 환경에 배치되고 ATE(1002)는 플랫 트림에 대한 트림 코드를 시퀀스화하고 Vref1을 측정한다. ATE(1002)는 플랫 트림의 대응하는 복수의 트림 코드에 대한 복수의 Vref1 값을 획득한다. 단계(1108)에서, ATE(1002)는 단계(1106)에서 획득되는 Vref1 값을 단계(1104)에서 사용되는 것과 동일한 차수를 갖는 다항식 곡선에 피팅시킨다. 그래프(1200)에서, 곡선(1204)은 단계(1108)에서 결정되는 다항식 곡선을 나타낸다.
단계(1110)에서, ATE(1002)는 0 C에서의 Vref1 곡선과 100 C에서의 Vref1 곡선 사이의 교차점을 결정한다. ATE(1002)는 제어 회로(114)에 의해 IC(100)에 저장되는 계수를 획득하는 것에 의해 0 C에서의 Vref1 곡선을 생성할 수 있다. ATE(1002)는 단계(1108)에서 100 C에서의 Vref1 곡선을 생성한다. 단계(712)에서, ATE(1002)는 0 C에서의 Vref1 곡선과 100 C에서의 Vref1 곡선 사이의 교차점에 대응하는 플랫 트림에 대한 트림 설정을 결정한다. 그래프(1200)에서 도시되는 바와 같이, 곡선(1202 및 1204)의 교차점은 결정된 플랫 트림 코드 값으로 나타난다. 단계(1114)에서, ATE(1002)는 단계(1112)에서 플랫 트림을 결정된 트림 코드로 설정하고 Vref1의 소망되는 전압(예를 들면, 1 V)을 설정하도록 Ref1 트림을 조정한다. 도 12b는 한 예에 따른 특정한 온도(T = T2)에서의 ref 트림 코드 대 출력 전압을 묘사하는 그래프(1201)이다. 그래프(1201)에서, 수평 축은 ref 트림 코드를 나타내고, 수직 축은 출력 전압을 나타낸다. 곡선(1206)은 ref 트림 코드 대 출력 전압을 나타내고, 1 V의 출력 전압은 결정된 ref 트림 코드 값으로 나타난다.
도 13은 한 예에 따른 전압 기준 회로에서 트림 코드를 설정하는 방법(1300)을 묘사하는 흐름도이다. 방법(1300)은, 웨이퍼(1004) 상의 각각의 IC(100)에 대해, 기준 회로(202)에서 플랫 트림을, 그리고 회로(500A)에서 Ref_x 트림(예를 들면, Ref1 트림, Ref2 트림, 등등)을 설정하도록 ATE(1002)에 의해 수행될 수 있다.
방법(1300)은, ATE(1002)가 플랫 트림에 대한 근사 트림 코드를 선택하는 단계(902)에서 시작한다. 플랫 트림에 대한 근사 트림 코드는 전압 기준 회로의 시뮬레이션에 기초하여 설정될 수 있다. 단계(1304)에서, 웨이퍼(1004)는 0 C 환경에 배치되고 ATE(1002)는, Vref1을 소망되는 값(예를 들면, 1 V)으로 설정하는 Ref1 트림에 대한 트림 코드를 선택한다. ATE(1002)는 Ref1 트림을 조정할 수 있고, Vref1이 소망되는 값을 획득할 때까지 Vref1을 측정할 수 있다. 단계(1306)에서, ATE(1002)는 Ref1 트림에 대한 선택된 트림 코드를 IC(100)에(예를 들면, 전자 퓨즈(e-fuse) 또는 유사한 타입의 메모리 엘리먼트를 사용하여 제어 회로(114)에) 저장한다.
단계(1308)에서, 웨이퍼(1004)는 100 C 환경에 배치되고 ATE(1002)는 Vref1을 소망되는 값(예를 들면, 1 V)으로 설정하는 Ref1 트림에 대한 트림 코드를 선택한다. 단계(1310)에서, ATE(1002)는 온도에 걸친 Ref1 트림 코드의 기울기를 결정한다. 예를 들면, ATE(1002)는 0 C에서의 그리고 100 C에서의 Ref1 트림 코드 값 사이의 차이를 계산할 수 있다. 도 14a는 한 예에 따른 두 개의 상이한 온도에서의 Ref1 트림 코드의 측정치를 묘사하는 그래프(1400)이다. 그래프(1400)에서, 수평 축은 온도를 나타내고 수직 축은 Ref1 트림 코드 값을 나타낸다. 온도(T1)에서, code1이 획득된다. 온도(T2)에서, code2가 획득된다. 온도 계수가 제로이면, 온도 둘 모두에서 동일한 코드가 획득될 것이다. ATE(1002)는 단계(1310)에서 곡선(1002)의 기울기를 결정한다.
단계(912)에서, ATE(1002)는 단계(1310)에서 결정되는 Ref1 트림 코드 기울기에 기초하여 룩업 테이블로부터 플랫 트림에 대한 트림 코드 값을 획득한다. 룩업 테이블은 대응하는 복수의 Ref1 트림 코드 기울기 값에 대한 플랫 트림에 대한 복수의 트림 코드 값을 포함할 수 있다. 도 14b는 한 예에 따른 Ref1 트림의 기울기가 주어지면 플랫 트림 코드의 룩업을 묘사하는 그래프(1001)이다. 그래프(1401)에서, 수평 축은 플랫 트림 코드를 나타내고, 수직 축은 도 10a에서 도시되는 곡선(1402)의 기울기를 나타낸다. 곡선(1402)으로부터 단계(1310)에서 결정되는 온도 계수는 곡선(1404)에 기초하여 플랫 트림 코드 설정을 변경하는 것에 의해 보정된다.
도 15는 본원에서 설명되는 전압 기준 회로(200)가 사용될 수 있는 한 예에 따른 프로그래밍 가능한 IC(1)를 묘사하는 블록도이다. 프로그래밍 가능한 IC(1)는 프로그래밍 가능한 로직(3), 구성 로직(25), 및 구성 메모리(26)를 포함한다. 프로그래밍 가능한 IC(1)는 불휘발성 메모리(27), DRAM(28), 및 다른 회로(29)와 같은 외부 회로에 커플링될 수 있다. 프로그래밍 가능한 로직(3)은 로직 셀(30), 지원 회로(31), 및 프로그래밍 가능한 인터커넥트(programmable interconnect)(32)를 포함한다. 로직 셀(30)은, 복수의 입력의 일반적인 로직 기능을 구현하도록 구성될 수 있는 회로를 포함한다. 지원 회로(31)는 트랜스시버, 입력/출력 블록, 디지털 신호 프로세서, 메모리, 및 등등과 같은 전용 회로를 포함한다. 로직 셀 및 지원 회로(31)는 프로그래밍 가능한 인터커넥트(32)를 사용하여 인터커넥트될 수 있다. 로직 셀(30)을 프로그래밍하기 위한, 지원 회로(31)의 파라미터를 설정하기 위한, 프로그래밍 가능한 인터커넥트(32)를 프로그래밍하기 위한 정보는 구성 로직(25)에 의해 구성 메모리(26)에 저장된다. 구성 로직(25)은 불휘발성 메모리(27) 또는 임의의 다른 소스(예를 들면, DRAM(28) 또는 다른 회로(29))로부터 구성 데이터를 획득할 수 있다. 몇몇 예에서, 프로그래밍 가능한 IC(1)는 프로세싱 시스템(2)을 포함한다. 프로세싱 시스템(2)은 마이크로프로세서(들), 메모리, 지원 회로, IO 회로, 및 등등을 포함할 수 있다.
도 16은, 트랜스시버(37), 구성 가능한 로직 블록(configurable logic block)("CLB")(33), 랜덤 액세스 메모리 블록("BRAM")(34), 입력/출력 블록(input/output block)("IOB")(36), 구성 및 클로킹 로직(configuration and clocking logic)("CONFIG/CLOCKS")(42), 디지털 신호 프로세싱 블록("DSP")(35), 특수한 입력/출력 블록("I/O")(41)(예를 들면, 구성 포트 및 클록 포트), 및 다른 프로그래밍 가능한 로직(39) 예컨대 디지털 클록 매니저, 아날로그 디지털 컨버터, 시스템 모니터링 로직, 및 등등을 포함하는 많은 수의 상이한 프로그래밍 가능한 타일을 포함하는 프로그래밍 가능한 IC(1)의 필드 프로그래머블 게이트 어레이(FPGA) 구현예를 예시한다. FPGA는 또한 PCIe 인터페이스(40), 아날로그 디지털 컨버터(ADC)(38), 및 등등을 포함할 수 있다.
몇몇 FPGA에서, 각각의 프로그래밍 가능한 타일은, 도 11의 상부에서 포함되는 예에 의해 도시되는 바와 같이, 동일한 타일 내의 프로그래밍 가능한 로직 엘리먼트의 입력 및 출력 단자(48)에 대한 연결을 갖는 적어도 하나의 프로그래밍 가능한 인터커넥트 엘리먼트("INT")(43)를 포함할 수 있다. 각각의 프로그래밍 가능한 인터커넥트 엘리먼트(43)는 또한, 동일한 타일 또는 다른 타일(들) 내의 인접한 프로그래밍 가능한 인터커넥트 엘리먼트(들)의 인터커넥트 세그먼트(49)에 대한 연결을 포함할 수 있다. 각각의 프로그래밍 가능한 인터커넥트 엘리먼트(43)는 또한, 로직 블록(도시되지 않음) 사이의 일반적인 라우팅 리소스의 인터커넥트 세그먼트(50)에 대한 연결을 포함할 수 있다. 일반적인 라우팅 리소스는, 인터커넥트 세그먼트(예를 들면, 인터커넥트 세그먼트(50))의 트랙을 포함하는 로직 블록(도시되지 않음)과 인터커넥트 세그먼트를 연결하기 위한 스위치 블록(도시되지 않음) 사이의 라우팅 채널을 포함할 수 있다. 일반 라우팅 리소스의 인터커넥트 세그먼트(예를 들면, 인터커넥트 세그먼트(50))는 하나 이상의 로직 블록에 걸쳐 있을 수 있다. 일반적인 라우팅 리소스과 함께 취해지는 프로그래밍 가능한 인터커넥트 엘리먼트(43)는, 예시된 FPGA에 대한 프로그래밍 가능한 인터커넥트 구조체 구조("프로그래밍 가능한 인터커넥트")를 구현한다.
예시적인 구현예에서, CLB(33)는, 단일의 프로그래밍 가능한 인터커넥트 엘리먼트("INT")(43)를 덧붙인 유저 로직을 구현하도록 프로그래밍될 수 있는 구성 가능 로직 엘리먼트(configurable logic element)("CLE")(44)를 포함할 수 있다. BRAM(34)은, 하나 이상의 프로그래밍 가능한 인터커넥트 엘리먼트에 추가하여, BRAM 로직 엘리먼트(BRAM logic element)("BRL")(45)를 포함할 수 있다. 통상적으로, 타일에 포함되는 인터커넥트 엘리먼트의 수는 타일의 높이에 의존한다. 묘사된 예에서, BRAM 타일은 다섯 개의 CLB와 동일한 높이를 가지지만, 그러나 다른 숫자(예를 들면, 네 개)도 또한 사용될 수 있다. DSP 타일(35)은 적절한 수의 프로그래밍 가능한 인터커넥트 엘리먼트 외에 DSP 로직 엘리먼트(DSP logic element)("DSPL")(46)를 포함할 수 있다. IOB(36)는, 예를 들면, 프로그래밍 가능한 인터커넥트 엘리먼트(43)의 하나의 인스턴스에 더하여, 입력/출력 로직 엘리먼트(input/output logic element)("IOL")(47)의 두 개의 인스턴스를 포함할 수 있다. 기술 분야의 숙련된 자에게 명백할 바와 같이, 예를 들면, I/O 로직 엘리먼트(47)에 연결되는 실제 I/O 패드는 통상적으로 입력/출력 로직 엘리먼트(47)의 영역으로 한정되지는 않는다.
묘사된 예에서, (도 16에서 도시되는) 다이 중심 근처의 수평 영역은, 구성, 클록 및 다른 제어 로직에 대해 사용된다. 이 수평 영역 또는 열(column)로부터 연장하는 수직 열(51)은, FPGA의 너비에 걸쳐 클록 및 구성 신호를 분배하기 위해 사용된다.
도 11에서 예시되는 아키텍쳐를 활용하는 몇몇 FPGA는, FPGA의 큰 부분을 구성하는 보통의 주상 구조(columnar structure)를 방해하는 추가적인 로직 블록을 포함한다. 추가적인 로직 블록은 프로그래머블 블록 및/또는 전용 로직일 수 있다.
도 16은 단지 예시적인 FPGA 아키텍쳐를 예시하도록 의도된다는 것을 유의한다. 예를 들면, 행에서의 로직 블록의 수, 행의 상대적인 폭, 행의 수 및 순서, 행에 포함되는 로직 블록의 타입, 로직 블록의 상대적인 사이즈, 및 도 11의 상부에 포함되는 인터커넥트/로직 구현예는 순전히 예시적인 것이다. 예를 들면, 실제 FPGA에서는, 유저 로직의 효율적인 구현을 용이하게 하기 위해, CLB가 나타나는 곳마다 하나보다 많은 인접한 행의 CLB가 통상적으로 포함되지만, 그러나 인접한 CLB 행의 수는 FPGA의 전체 사이즈에 따라 변한다.
다수의 비제한적인 예가 하기에서 제공된다.
하나의 예에서, 전압 기준 회로가 제공될 수도 있다. 그러한 전압 기준 회로는 다음의 것을 포함한다: 온도 비례 전류 및 대응하는 제1 제어 전압을 생성하도록 구성되는 제1 회로 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 제2 회로를 포함하는 기준 회로; 제1 부하 회로에 커플링되는 제1 전류 소스 - 제1 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제1 부하 회로는 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성함 - ; 및 제2 부하 회로에 커플링되는 제2 전류 소스 - 제2 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제2 부하 회로는 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성함 - .
몇몇 그러한 전압 기준 회로는 다음의 것을 더 포함할 수도 있다: 제3 부하 회로에 커플링되는 제3 전류 소스 - 제3 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제3 부하 회로는 합계 전류 및 온도 상보적 전류 및 온도 비례 전류 중 적어도 하나로부터 양의 Tempco 전압을 생성함 - .
몇몇 그러한 전압 기준 회로에서, 제3 전류 소스는 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함할 수도 있는데, 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링된다.
몇몇 그러한 전압 기준 회로에서, 제3 부하 회로는 다음의 것을 포함할 수도 있다: 제1 제어 전압을 수신하도록 스위칭 가능하게 커플링되며, 제1 양의 온도 계수(Tempco) 전류를 공급하도록 구성되는 제1 전류 디지털 아날로그 컨버터(DAC); 제2 제어 전압을 수신하도록 스위칭 가능하게 커플링되며, 제2 양의 Tempco 전류를 공급하도록 구성되는 제2 전류 DAC; 및 제1 공통 드레인과 접지 노드 사이에 커플링되는 저항기 래더 - 저항기 래더는 제1 양의 Tempco 전류 및 제2 양의 Tempco 전류 중 하나 또는 둘 모두를 더한 합계 전류를 양의 Tempco 전압으로 변환함 - .
몇몇 그러한 전압 기준 회로에서, 제1 전류 소스는 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함할 수도 있되, 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링되며, 제1 부하 회로는 제1 공통 드레인과 접지 노드 사이에 커플링되는 저항기 래더를 포함할 수도 있되, 저항기 래더는 합계 전류를 제로 Tempco 전압으로 변환한다.
몇몇 그러한 전압 기준 회로는: 보정 전류를 저항기 래더에 주입하여 합계 전류와 결합하도록 구성되는 곡률 보상 회로(curvature compensation circuit)를 포함할 수도 있는데, 곡률 보상 회로는 다음의 것을 포함한다: 제2 공통 소스 및 제2 공통 드레인을 갖는 제3 FET 및 제4 FET - 제3 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제3 FET의 게이트는 제2 제어 전압을 수신하도록 커플링됨 - ; 제2 제어 전압을 수신하도록 커플링되는 게이트를 갖는 제5 FET; 제5 FET의 드레인과 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 제2 공통 드레인과 접지 노드 사이에 커플링되는 제2 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 및 제5 FET의 드레인과 제2 공통 드레인 사이의 전압을 보정 전류로 변환하도록 구성되는 트랜스컨덕턴스 회로.
몇몇 그러한 전압 기준 회로에서, 제2 전류 소스는: 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET - 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링됨 - ; 및 제2 제어 전압에 커플링되는 게이트를 갖는 제3 FET를 포함할 수도 있되; 제2 부하 회로는 다음의 것을 포함할 수도 있다: 제1 공통 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 래더 및 제2 저항기 래더 - 제1 및 제2 저항기 래더는 제1 공통 드레인으로부터 합계 전류를 수신하고, 제2 저항기 래더의 일부는 제3 FET의 드레인으로부터 온도 상보적 전류를 수신함 - .
몇몇 그러한 전압 기준 회로에서, 기준 회로는 다음의 것을 포함할 수도 있다: 제1 공통 소스 및 제1 공통 게이트를 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET; 제1 FET의 드레인과 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 제2 FET의 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 및 제2 다이오드 연결 BJT; 제2 FET의 드레인에 커플링되는 비반전 입력, 제1 FET의 드레인에 커플링되는 반전 입력, 및 제1 공통 게이트에 커플링되는 출력을 갖는 제1 연산 증폭기; 공통 소스에 커플링되는 소스를 갖는 제3 FET; 제3 FET의 드레인과 접지 노드 사이에 커플링되는 저항기 래더; 및 제1 FET의 드레인에 커플링되는 반전 입력, 저항기 래더에 커플링되는 비반전 입력, 및 제3 FET의 게이트에 커플링되는 출력을 갖는 제2 연산 증폭기.
다른 예에서, 집적 회로가 제공될 수도 있다. 그러한 집적 회로는: 하나 이상의 회로; 및 적어도 하나의 전압을 하나 이상의 회로에 공급하는 전압 기준 회로를 포함할 수도 있는데, 전압 기준 회로는 다음의 것을 포함한다: 온도 비례 전류 및 대응하는 제1 제어 전압을 생성하도록 구성되는 제1 회로 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 제2 회로를 포함하는 기준 회로; 제1 부하 회로에 커플링되는 제1 전류 소스 - 제1 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제1 부하 회로는 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성함 - ; 및 제2 부하 회로에 커플링되는 제2 전류 소스 - 제2 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제2 부하 회로는 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성함 - .
몇몇 그러한 일부 집적 회로에서, 전압 기준 회로는 다음의 것을 더 포함한다: 제3 부하 회로에 커플링되는 제3 전류 소스 - 제3 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제3 부하 회로는 합계 전류 및 온도 상보적 전류 및 온도 비례 전류 중 적어도 하나로부터 양의 Tempco 전압을 생성함 - .
몇몇 그러한 집적 회로에서, 제3 전류 소스는 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함할 수도 있는데, 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링된다.
몇몇 그러한 집적 회로에서, 제3 부하 회로는 다음의 것을 포함할 수도 있다: 제1 제어 전압을 수신하도록 스위칭 가능하게 커플링되며, 제1 양의 온도 계수(Tempco) 전류를 공급하도록 구성되는 제1 전류 디지털 아날로그 컨버터(DAC); 제2 제어 전압을 수신하도록 스위칭 가능하게 커플링되며, 제2 양의 Tempco 전류를 공급하도록 구성되는 제2 전류 DAC; 및 제1 공통 드레인과 접지 노드 사이에 커플링되는 저항기 래더 - 저항기 래더는 제1 양의 Tempco 전류 및 제2 양의 Tempco 전류 중 하나 또는 둘 모두를 더한 합계 전류를 양의 Tempco 전압으로 변환함 - .
몇몇 그러한 집적 회로에서, 제1 전류 소스는 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함할 수도 있되, 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링되며, 제1 부하 회로는 제1 공통 드레인과 접지 노드 사이에 커플링되는 저항기 래더를 포함할 수도 있되, 저항기 래더는 합계 전류를 제로 Tempco 전압으로 변환한다.
몇몇 그러한 일부 집적 회로는: 보정 전류를 저항기 래더에 주입하여 합계 전류와 결합하도록 구성되는 곡률 보상 회로를 더 포함할 수도 있는데, 곡률 보상 회로는 다음의 것을 더 포함한다: 제2 공통 소스 및 제2 공통 드레인을 갖는 제3 FET 및 제4 FET - 제3 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제3 FET의 게이트는 제2 제어 전압을 수신하도록 커플링됨 - ; 제2 제어 전압을 수신하도록 커플링되는 게이트를 갖는 제5 FET; 제5 FET의 드레인과 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 제2 공통 드레인과 접지 노드 사이에 커플링되는 제2 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 및 제5 FET의 드레인과 제2 공통 드레인 사이의 전압을 보정 전류로 변환하도록 구성되는 트랜스컨덕턴스 회로.
몇몇 그러한 집적 회로에서, 제2 전류 소스는, 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET - 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링됨 - ; 및 제2 제어 전압에 커플링되는 게이트를 갖는 제3 FET를 포함할 수도 있는데; 제2 부하 회로는 다음의 것을 포함할 수도 있다: 제1 공통 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 래더 및 제2 저항기 래더 - 제1 및 제2 저항기 래더는 제1 공통 드레인으로부터 합계 전류를 수신하고, 제2 저항기 래더의 일부는 제3 FET의 드레인으로부터 온도 상보적 전류를 수신함 - .
몇몇 그러한 집적 회로에서, 기준 회로는 다음의 것을 포함할 수도 있다: 제1 공통 소스 및 제1 공통 게이트를 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET; 제1 FET의 드레인과 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 제2 FET의 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 및 제2 다이오드 연결 BJT; 제2 FET의 드레인에 커플링되는 비반전 입력, 제1 FET의 드레인에 커플링되는 반전 입력, 및 제1 공통 게이트에 커플링되는 출력을 갖는 제1 연산 증폭기; 공통 소스에 커플링되는 소스를 갖는 제3 FET; 제3 FET의 드레인과 접지 노드 사이에 커플링되는 저항기 래더; 및 제1 FET의 드레인에 커플링되는 반전 입력, 저항기 래더에 커플링되는 비반전 입력, 및 제3 FET의 게이트에 커플링되는 출력을 갖는 제2 연산 증폭기.
다른 예에서, 전압 기준을 생성하는 방법이 제공될 수도 있다. 그러한 방법은 다음의 것을 포함할 수도 있다: 기준 회로의 제1 회로에서 온도 비례 전류 및 대응하는 제1 제어 전압을 생성하는 것; 기준 회로의 제2 회로에서 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하는 것; 제1 및 제2 제어 전압에 응답하여 제1 전류 소스에서 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하는 것; 제1 전류 소스에 커플링되는 제1 부하 회로에서 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성하는 것; 제1 및 제2 제어 전압에 응답하여 제2 전류 소스에서 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하는 것; 및 제2 전류 소스에 커플링되는 제2 부하 회로에서 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성하는 것.
몇몇 그러한 방법은 다음의 것을 더 포함할 수도 있다: 제1 및 제2 제어 전압에 응답하여 제3 전류 소스에서 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하는 것; 및 제3 전류 소스에 커플링되는 제3 부하 회로에서 합계 전류 및 온도 상보적 전류 및 온도 비례 전류 중 적어도 하나로부터 양의 Tempco 전압을 생성하는 것.
몇몇 그러한 방법에서, 양의 Tempco 전압을 생성하는 단계는 다음의 것을 포함할 수도 있다: 제1 제어 전압을 수신하도록 스위칭 가능하게 커플링되는 제1 전류 디지털 아날로그 컨버터(DAC)로부터 제1 양의 Tempco 전류를 공급하는 것; 제2 제어 전압을 수신하도록 스위칭 가능하게 커플링되는 제2 전류 DAC로부터 제2 양의 Tempco 전류를 공급하는 것; 및 저항기 래더 회로에서 제1 양의 Tempco 전류 및 제2 양의 Tempco 전류 중 하나 또는 둘 모두를 더한 합계 전류를 양의 Tempco 전압으로 변환하는 것.
몇몇 그러한 방법은 다음의 것을 더 포함할 수도 있다: 보정 전류를 제1 부하 회로에 주입하여 합계 전류와 결합하는 것.
여전히 다른 예에서, 집적 회로(IC)에서 전압 기준을 트리밍하는 방법이 제공될 수도 있다. 그러한 방법은 다음의 것을 포함할 수도 있다: 제1 온도에서, 온도 비례 전류 및 대응하는 제1 제어 전압, 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 전압 기준의 기준 회로에 대한 제1 복수의 트림 코드를 시퀀스화하는 것; 제1 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제1 전압 출력 값을 획득하는 것; 제2 온도에서, 기준 회로에 대한 제2 복수의 트림 코드를 시퀀스화하는 것; 제2 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제2 전압 출력 값을 획득하는 것; 및 제1 전압 출력 값 및 제2 전압 출력 값에 기초하여 기준 회로에 대한 트림 코드를 선택하는 것.
몇몇 그러한 방법은 다음의 것을 더 포함할 수도 있다: 제1 전압 출력 값을 다항식에 피팅시키는 것; 및 다항식의 하나 이상의 제1 계수를 IC에 저장하는 것.
몇몇 그러한 방법은 다음의 것을 더 포함할 수도 있다: 하나 이상의 제2 계수를 생성하기 위해 제2 전압 출력 값을 다항식에 피팅시키는 것; 및 하나 이상의 제1 계수를 사용하여 생성되는 제1 곡선과 하나 이상의 제2 계수를 사용하여 생성되는 제2 곡선 사이의 교차점을 결정하는 것.
몇몇 그러한 방법에서, 트림 코드를 선택하는 단계는 제1 곡선과 제2 곡선 사이의 교차점으로부터 트림 코드를 결정하는 것을 포함할 수도 있다.
몇몇 그러한 방법은 다음의 것을 더 포함할 수도 있다: 전압 출력을 소망되는 전압으로 설정하기 위해, 전압 출력을 생성하도록 기준 회로에 의해 제어되는 온도 계수(Tempco) 회로의 트림을 조정하는 것.
몇몇 그러한 방법에서, 기준 회로는 다음의 것을 포함할 수도 있다: 제1 공통 소스 및 제1 공통 게이트를 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET; 제1 FET의 드레인과 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 제2 FET의 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 및 제2 다이오드 연결 BJT; 제2 FET의 드레인에 커플링되는 비반전 입력, 제1 FET의 드레인에 커플링되는 반전 입력, 및 제1 공통 게이트에 커플링되는 출력을 갖는 제1 연산 증폭기; 공통 소스에 커플링되는 소스를 갖는 제3 FET; 제3 FET의 드레인과 접지 노드 사이에 커플링되는 저항기 래더; 및 제1 FET의 드레인에 커플링되는 반전 입력, 저항기 래더에 커플링되는 비반전 입력, 및 제3 FET의 게이트에 커플링되는 출력을 갖는 제2 연산 증폭기.
몇몇 그러한 방법에서, 전압 기준은 다음의 것을 포함할 수도 있다: 제1 부하 회로에 커플링되는 제1 전류 소스 - 제1 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제1 부하 회로는 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성함 - ; 및 제2 부하 회로에 커플링되는 제2 전류 소스 - 제2 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제2 부하 회로는 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성함 - .
몇몇 그러한 방법에서, 제1 전류 소스는 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함할 수도 있되, 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링되며, 제1 부하 회로는 제1 공통 드레인과 접지 노드 사이에 커플링되는 저항기 래더를 포함할 수도 있되, 저항기 래더는 합계 전류를 제로 Tempco 전압으로 변환한다.
몇몇 그러한 방법에서, 제2 전류 소스는: 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET - 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링됨 - ; 및 제2 제어 전압에 커플링되는 게이트를 갖는 제3 FET를 포함할 수도 있는데; 제2 부하 회로는 다음의 것을 포함할 수도 있다: 제1 공통 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 래더 및 제2 저항기 래더 - 제1 및 제2 저항기 래더는 제1 공통 드레인으로부터 합계 전류를 수신하고, 제2 저항기 래더의 일부는 제3 FET의 드레인으로부터 온도 상보적 전류를 수신함 - .
몇몇 그러한 방법에서, 전압 기준은 다음의 것을 포함할 수도 있다: 제3 부하 회로에 커플링되는 제3 전류 소스 - 제3 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제3 부하 회로는 합계 전류 및 온도 상보적 전류 및 온도 비례 전류 중 적어도 하나로부터 양의 Tempco 전압을 생성함 - .
다른 예에서, 집적 회로(IC)에서 전압 기준을 트리밍하기 위한 장치가 제공될 수도 있다. 집적 회로(IC)에서 전압 기준을 트리밍하기 위한 그러한 장치는: 메모리; 및 메모리에 저장되는 코드를 실행하도록 구성되는 프로세서를 포함할 수도 있는데, 그 코드는: 제1 온도에서, 온도 비례 전류 및 대응하는 제1 제어 전압, 및 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하도록 구성되는 전압 기준의 기준 회로에 대한 제1 복수의 트림 코드를 시퀀스화하고; 제1 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제1 전압 출력 값을 획득하고; 제2 온도에서, 기준 회로에 대한 제2 복수의 트림 코드를 시퀀스화하고; 제2 복수의 트림 코드의 각각에 대한 전압 기준의 전압 출력을 측정하여 제2 전압 출력 값을 획득하고; 그리고 제1 전압 출력 값 및 제2 전압 출력 값에 기초하여 기준 회로에 대한 트림 코드를 선택한다.
몇몇 그러한 장치에서, 프로세서는 또한 코드를 실행하여 다음의 것을 하도록 구성된다: 제1 전압 출력 값을 다항식에 피팅시키는 것; 및 다항식의 하나 이상의 제1 계수를 IC에 저장하는 것.
몇몇 그러한 장치에서, 프로세서는 또한 코드를 실행하여 다음의 것을 하도록 구성된다: 하나 이상의 제2 계수를 생성하기 위해 제2 전압 출력 값을 다항식에 피팅시키는 것; 및 하나 이상의 제1 계수를 사용하여 생성되는 제1 곡선과 하나 이상의 제2 계수를 사용하여 생성되는 제2 곡선 사이의 교차점을 결정하는 것.
몇몇 그러한 장치에서, 프로세서는 제1 곡선과 제2 곡선 사이의 교차점으로부터 트림 코드를 결정하는 것에 의해 트림 코드를 선택한다.
몇몇 그러한 장치에서, 프로세서는 또한 코드를 실행하여 다음의 것을 하도록 구성된다: 전압 출력을 소망되는 전압으로 설정하기 위해, 전압 출력을 생성하도록 기준 회로에 의해 제어되는 온도 계수(Tempco) 회로의 트림을 조정하는 것.
몇몇 그러한 장치에서, 기준 회로는 다음의 것을 포함할 수도 있다: 제1 공통 소스 및 제1 공통 게이트를 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET; 제1 FET의 드레인과 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 제2 FET의 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 및 제2 다이오드 연결 BJT; 제2 FET의 드레인에 커플링되는 비반전 입력, 제1 FET의 드레인에 커플링되는 반전 입력, 및 제1 공통 게이트에 커플링되는 출력을 갖는 제1 연산 증폭기; 공통 소스에 커플링되는 소스를 갖는 제3 FET; 제3 FET의 드레인과 접지 노드 사이에 커플링되는 저항기 래더; 및 제1 FET의 드레인에 커플링되는 반전 입력, 저항기 래더에 커플링되는 비반전 입력, 및 제3 FET의 게이트에 커플링되는 출력을 갖는 제2 연산 증폭기.
몇몇 그러한 장치에서, 전압 기준은 다음의 것을 포함할 수도 있다: 제1 부하 회로에 커플링되는 제1 전류 소스 - 제1 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제1 부하 회로는 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성함 - ; 및 제2 부하 회로에 커플링되는 제2 전류 소스 - 제2 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제2 부하 회로는 합계 전류 및 온도 상보적 전류로부터 음의 Tempco 전압을 생성함 - .
몇몇 그러한 장치에서, 제1 전류 소스는 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함할 수도 있되, 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링되며, 제1 부하 회로는 제1 공통 드레인과 접지 노드 사이에 커플링되는 저항기 래더를 포함할 수도 있되, 저항기 래더는 합계 전류를 제로 Tempco 전압으로 변환한다.
몇몇 그러한 장치에서, 제2 전류 소스는: 제1 공통 소스 및 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET - 제1 FET의 게이트는 제1 제어 전압을 수신하도록 커플링되고 제2 FET의 게이트는 제2 제어 전압을 수신하도록 커플링됨 - ; 및 제2 제어 전압에 커플링되는 게이트를 갖는 제3 FET를 포함할 수도 있는데; 제2 부하 회로는 다음의 것을 포함할 수도 있다: 제1 공통 드레인과 접지 노드 사이에 직렬로 커플링되는 제1 저항기 래더 및 제2 저항기 래더 - 제1 및 제2 저항기 래더는 제1 공통 드레인으로부터 합계 전류를 수신하고, 제2 저항기 래더의 일부는 제3 FET의 드레인으로부터 온도 상보적 전류를 수신함 - .
몇몇 그러한 장치에서, 전압 기준은 다음의 것을 포함할 수도 있다: 제3 부하 회로에 커플링되는 제3 전류 소스 - 제3 전류 소스는 제1 및 제2 제어 전압에 응답하여 온도 비례 전류 및 온도 상보적 전류의 합계 전류를 생성하고, 제3 부하 회로는 합계 전류 및 온도 상보적 전류 및 온도 비례 전류 중 적어도 하나로부터 양의 Tempco 전압을 생성함 - .
전술한 내용이 특정한 예에 관한 것이지만, 그 기본 범위를 벗어나지 않으면서 다른 예 및 추가적인 예가 고안될 수도 있고, 그 범위는 후속하는 청구범위에 의해 결정된다.

Claims (12)

  1. 전압 기준 회로(voltage reference circuit)로서,
    온도 비례 전류(proportional-to-temperature current) 및 대응하는 제1 제어 전압을 생성하도록 구성되는 제1 회로 및 온도 상보적 전류(complementary-to-temperature current) 및 대응하는 제2 제어 전압을 생성하도록 구성되는 제2 회로를 포함하는 기준 회로;
    제1 부하 회로;
    상기 제1 부하 회로에 커플링되는 제1 전류 소스 - 상기 제1 전류 소스는 상기 제1 및 제2 제어 전압에 응답하여 상기 온도 비례 전류 및 상기 온도 상보적 전류의 제1 합계 전류(sum current)를 생성하고, 상기 제1 부하 회로는 상기 제1 합계 전류로부터 제로 온도 계수(zero temperature coefficient)(Tempco) 전압을 생성함 - ; 및
    제2 부하 회로; 및
    상기 제2 부하 회로에 커플링되는 제2 전류 소스 - 상기 제2 전류 소스는 상기 제1 및 제2 제어 전압에 응답하여 상기 온도 비례 전류 및 상기 온도 상보적 전류의 제2 합계 전류를 생성하고, 상기 제2 부하 회로는 상기 제2 합계 전류 및 상기 온도 상보적 전류로부터 음의 Tempco 전압을 생성하되, 상기 제2 부하 회로는 상기 제2 전류 소스와 접지 노드 사이에 직렬로 커플링되는 제1 저항기 래더(resistor ladder) 및 제2 저항기 래더를 포함하고, 상기 제1 및 제2 저항기 래더는 상기 제2 합계 전류를 수신하고, 상기 제2 저항기 래더의 일부는 상기 온도 상보적 전류를 수신하고, 상기 제1 저항기 래더는 상기 음의 Tempco 전압의 레벨을 제어하도록 구성되고, 상기 제2 저항기 래더는 상기 음의 Tempco 전압의 기울기를 제어하도록 구성됨 -
    를 포함하는, 전압 기준 회로.
  2. 제1항에 있어서,
    제3 부하 회로에 커플링되는 제3 전류 소스 - 상기 제3 전류 소스는 상기 제1 및 제2 제어 전압에 응답하여 상기 온도 비례 전류 및 상기 온도 상보적 전류의 제3 합계 전류를 생성하고, 상기 제3 부하 회로는 상기 온도 상보적 전류와 상기 온도 비례 전류 중 적어도 하나 및 상기 제3 합계 전류로부터 양의 Tempco 전압을 생성함 -
    를 더 포함하는, 전압 기준 회로.
  3. 제2항에 있어서,
    상기 제3 전류 소스는 제1 공통 소스와 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(first field effect transistor; FET) 및 제2 FET를 포함하며,
    상기 제1 FET의 게이트는 상기 제1 제어 전압을 수신하도록 커플링되고,
    상기 제2 FET의 게이트는 상기 제2 제어 전압을 수신하도록 커플링되는 것인, 전압 기준 회로.
  4. 제3항에 있어서,
    상기 제3 부하 회로는,
    상기 제1 제어 전압을 수신하도록 스위칭 가능하게 커플링되며, 제1 양의 온도 계수(Tempco) 전류를 공급하도록 구성되는 제1 전류 디지털 아날로그 컨버터(digital-to-analog converter; DAC);
    상기 제2 제어 전압을 수신하도록 스위칭 가능하게 커플링되며, 제2 양의 Tempco 전류를 공급하도록 구성되는 제2 전류 DAC; 및
    상기 제1 공통 드레인과 접지 노드 사이에 커플링되는 저항기 래더 - 상기 저항기 래더는 상기 제1 양의 Tempco 전류와 상기 제2 양의 Tempco 전류 중 하나 또는 둘 모두 및 상기 제3 합계 전류의 제4 합계 전류를 상기 양의 Tempco 전압으로 변환함 -
    를 포함하는 것인, 전압 기준 회로.
  5. 제1항에 있어서,
    상기 제1 전류 소스는 제1 공통 소스와 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET를 포함하고,
    상기 제1 FET의 게이트는 상기 제1 제어 전압을 수신하도록 커플링되고,
    상기 제2 FET의 게이트는 상기 제2 제어 전압을 수신하도록 커플링되고,
    상기 제1 부하 회로는 상기 제1 공통 드레인과 접지 노드 사이에 커플링되는 제3 저항기 래더를 포함하며,
    상기 제3 저항기 래더는 상기 제1 합계 전류를 상기 제로 Tempco 전압으로 변환하는 것인, 전압 기준 회로.
  6. 제5항에 있어서,
    상기 제1 합계 전류와 결합되도록 보정 전류를 상기 제3 저항기 래더에 주입하도록 구성되는 곡률 보상 회로(curvature compensation circuit)
    를 더 포함하고,
    상기 곡률 보상 회로는,
    제2 공통 소스와 제2 공통 드레인을 갖는 제3 FET 및 제4 FET - 상기 제3 FET의 게이트는 상기 제1 제어 전압을 수신하도록 커플링되고 상기 제3 FET의 게이트는 상기 제2 제어 전압을 수신하도록 커플링됨 - ;
    상기 제2 제어 전압을 수신하도록 커플링되는 게이트를 갖는 제5 FET;
    상기 제5 FET의 드레인과 상기 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT);
    상기 제2 공통 드레인과 상기 접지 노드 사이에 커플링되는 제2 다이오드 연결 바이폴라 접합 트랜지스터(BJT); 및
    상기 제5 FET의 드레인과 상기 제2 공통 드레인 사이의 전압을 상기 보정 전류로 변환하도록 구성되는 트랜스컨덕턴스 회로(trans-conductance circuit)
    를 포함하는 것인, 전압 기준 회로.
  7. 제1항에 있어서,
    상기 제2 전류 소스는,
    제1 공통 소스와 제1 공통 드레인을 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET - 상기 제1 FET의 게이트는 상기 제1 제어 전압을 수신하도록 커플링되고, 상기 제2 FET의 게이트는 상기 제2 제어 전압을 수신하도록 커플링됨 - ; 및
    상기 제2 제어 전압에 커플링되는 게이트를 갖는 제3 FET
    를 포함하는 것인, 전압 기준 회로.
  8. 제1항에 있어서,
    상기 기준 회로는,
    제1 공통 소스와 제1 공통 게이트를 갖는 제1 전계 효과 트랜지스터(FET) 및 제2 FET;
    상기 제1 FET의 드레인과 접지 노드 사이에 커플링되는 제1 다이오드 연결 바이폴라 접합 트랜지스터(BJT);
    상기 제2 FET의 드레인과 상기 접지 노드 사이에 직렬로 커플링되는 제1 저항기 및 제2 다이오드 연결 BJT;
    상기 제2 FET의 드레인에 커플링되는 비반전 입력, 상기 제1 FET의 드레인에 커플링되는 반전 입력, 및 상기 제1 공통 게이트에 커플링되는 출력을 갖는 제1 연산 증폭기;
    상기 공통 소스에 커플링되는 소스를 갖는 제3 FET;
    상기 제3 FET의 드레인과 상기 접지 노드 사이에 커플링되는 저항기 래더; 및
    상기 제1 FET의 드레인에 커플링되는 반전 입력, 상기 저항기 래더에 커플링되는 비반전 입력, 및 상기 제3 FET의 게이트에 커플링되는 출력을 갖는 제2 연산 증폭기
    를 포함하는 것인, 전압 기준 회로.
  9. 전압 기준을 생성하는 방법으로서,
    기준 회로의 제1 회로에서 온도 비례 전류 및 대응하는 제1 제어 전압을 생성하는 단계;
    상기 기준 회로의 제2 회로에서 온도 상보적 전류 및 대응하는 제2 제어 전압을 생성하는 단계;
    상기 제1 및 제2 제어 전압에 응답하여 제1 전류 소스에서 상기 온도 비례 전류 및 상기 온도 상보적 전류의 제1 합계 전류를 생성하는 단계;
    상기 제1 전류 소스에 커플링되는 제1 부하 회로에서 상기 제1 합계 전류로부터 제로 온도 계수(Tempco) 전압을 생성하는 단계;
    상기 제1 및 제2 제어 전압에 응답하여 제2 전류 소스에서 상기 온도 비례 전류 및 상기 온도 상보적 전류의 제2 합계 전류를 생성하는 단계; 및
    상기 제2 전류 소스에 커플링되는 제2 부하 회로에서 상기 제2 합계 전류 및 상기 온도 상보적 전류로부터 음의 Tempco 전압을 생성하는 단계
    를 포함하고,
    상기 제2 부하 회로는 상기 제2 전류 소스와 접지 노드 사이에 직렬로 커플링되는 제1 저항기 래더와 제2 저항기 래더를 포함하고,
    상기 제1 및 제2 저항기 래더는 상기 제2 합계 전류를 수신하고,
    상기 제2 저항기 래더의 일부는 상기 온도 상보적 전류를 수신하고,
    상기 제1 저항기 래더는 상기 음의 Tempco 전압의 레벨을 제어하도록 구성되고,
    상기 제2 저항기 래더는 상기 음의 Tempco 전압의 기울기를 제어하도록 구성되는 것인, 전압 기준을 생성하는 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 제어 전압에 응답하여 제3 전류 소스에서 상기 온도 비례 전류와 상기 온도 상보적 전류의 제3 합계 전류를 생성하는 단계; 및
    상기 제3 전류 소스에 커플링되는 제3 부하 회로에서 상기 온도 상보적 전류와 상기 온도 비례 전류 중 적어도 하나 및 상기 제3 합계 전류로부터 양의 Tempco 전압을 생성하는 단계
    를 더 포함하는, 전압 기준을 생성하는 방법.
  11. 제10항에 있어서,
    상기 양의 Tempco 전압을 생성하는 단계는,
    상기 제1 제어 전압을 수신하도록 스위칭 가능하게 커플링되는 제1 전류 디지털 아날로그 컨버터(DAC)로부터 제1 양의 Tempco 전류를 공급하는 단계;
    상기 제2 제어 전압을 수신하도록 스위칭 가능하게 커플링되는 제2 전류 DAC로부터 제2 양의 Tempco 전류를 공급하는 단계; 및
    저항기 래더 회로에서 상기 제1 양의 Tempco 전류와 상기 제2 양의 Tempco 전류 중 하나 또는 둘 모두 및 상기 제3 합계 전류의 제4 합계 전류를 상기 양의 Tempco 전압으로 변환하는 단계
    를 포함하는 것인, 전압 기준을 생성하는 방법.
  12. 제9항에 있어서,
    상기 제1 합계 전류와 결합되도록 보정 전류를 상기 제1 부하 회로에 주입하는 단계
    를 더 포함하는, 전압 기준을 생성하는 방법.
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