KR102592508B1 - 가변 다이 크기 메모리 장치 및 그 제조 방법 - Google Patents

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히로유끼 오가와
키요카즈 시시도
타카히토 후지타
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샌디스크 테크놀로지스 엘엘씨
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Abstract

반도체 다이는, 절연층들과, 제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치들에 의해 서로 측방향으로 분리된 도전층들의 교번 스택들; 교번 스택들을 통해 수직으로 연장되는 메모리 스택 구조들의 어레이; 교번 스택들을 연속적으로 측방향으로 둘러싸는 내부 에지 밀봉 구조; 내부 에지 밀봉 구조를 연속적으로 측방향으로 둘러싸는 외부 에지 밀봉 구조; 및 내부 에지 밀봉 구조와 외부 에지 밀봉 구조 사이에 위치하는 절연층들과 도전층들의 추가 교번 스택들을 포함한다.

Description

가변 다이 크기 메모리 장치 및 그 제조 방법
관련 출원
본원은, 2019년 10월 29일자로 출원된 미국 정규특허출원번호 제16/666,522호의 우선권의 이점을 주장하며, 그 전문은 본원에 참고로 원용된다.
기술분야
본 개시 내용은, 일반적으로 반도체 장치 분야에 관한 것으로서, 구체적으로는, 제조 동안 다이 크기를 선택하기 위한 구성된 가변 다이 크기 메모리 장치 및 그 제조 방법에 관한 것이다.
셀당 1비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 장치는, T. Endoh et al.에 의해 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell"이라는 명칭으로 IEDM Proc. (2001) 33-36 문헌에 개시되어 있다.
본 개시 내용의 일 실시예에 따르면, 반도체 다이는, 제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치들에 의해 서로 측방향으로 분리된 도전층들과 절연층들의 교번 스택들, 교번 스택들을 통해 수직으로 연장되는 메모리 스택 구조들의 어레이, 교번 스택들을 연속적으로 측방향으로 둘러싸는 내부 에지 밀봉 구조, 내부 에지 밀봉 구조를 연속적으로 측방향으로 둘러싸는 외부 에지 밀봉 구조, 및 내부 에지 밀봉 구조와 외부 에지 밀봉 구조 사이에 위치하는 절연층들과 도전층들의 추가 교번 스택들을 포함한다.
본 개시 내용의 다른 일 실시예에 따르면, 반도체 구조를 형성하는 방법을 제공하며, 이 방법은, 기판 위에 연속 절연층들과 연속 희생 재료층들의 수직 교번 시퀀스를 형성하는 단계; 수직 교번 시퀀스를 통해 메모리 개구 충전 구조들의 클러스터들을 형성하는 단계; 수직 교번 시퀀스를 통해 후면 트렌치들, 내부 에지 밀봉 트렌치, 및 외부 에지 밀봉 트렌치를 형성하는 단계로서, 내부 에지 밀봉 트렌치는 메모리 스택 구조들의 클러스터들 중의 제1 클러스터들을 측방향으로 밀폐하고, 후면 트렌치들은 제1 클러스터들의 이웃 쌍들 사이에서 제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치들을 포함하고, 외부 에지 밀봉 트렌치는 내부 에지 밀봉 트렌치를 측방향으로 둘러싸고, 메모리 개구 충전 구조들의 제2 클러스터는 내부 및 외부 에지 밀봉 트렌치들 사이에 존재하는, 단계; 연속 희생 재료층들의 잔여 부분들을 적어도 하나의 도전성 재료로 교체함으로써, 도전층들을 형성하는 단계; 및 동일한 증착 단계 동안 후면 트렌치들, 내부 에지 밀봉 트렌치, 및 외부 에지 밀봉 트렌치에 적어도 하나의 트렌치 충전 재료를 증착하는 단계를 포함하고, 내부 에지 밀봉 구조는, 내부 에지 밀봉 트렌치에 증착된 적어도 하나의 트렌치 충전 재료의 부분들을 포함하고, 외부 에지 밀봉 구조는, 외부 에지 밀봉 트렌치에 증착된 적어도 하나의 트렌치 충전 재료의 부분들을 포함한다.
본 개시 내용의 또 다른 일 실시예에 따르면, 반도체 구조를 형성하는 방법은, 각 계단 영역들을 포함하는 도전층들과 절연층들의 복수의 교번 스택, 및 복수의 교번 스택의 각각을 통해 수직으로 연장되는 메모리 스택 구조들의 어레이를 제공하는 단계; 계단 영역 위에 절연 재료를 형성하는 단계; 동일한 에칭 단계 동안 절연 재료를 통해 워드 라인 접촉 비아들을 에칭하고 교번 스택들 둘레의 내부 에지 밀봉 트렌치와 외부 에지 밀봉 트렌치를 에칭하는 단계; 및 동일한 증착 단계 동안 워드 라인 접촉 비아들, 내부 에지 밀봉 트렌치, 및 외부 에지 밀봉 트렌치에 적어도 하나의 충전 재료를 증착하여, 계단 영역에서 도전층들과 접촉하는 각 워드 라인 접촉 비아 구조들, 복수의 교번 스택을 연속적으로 측방향으로 둘러싸는 내부 에지 밀봉 구조, 및 내부 에지 밀봉 구조 및 내부 에지 밀봉 구조와 외부 에지 밀봉 구조 사이에 위치하는 절연층들과 도전층들의 추가 교번 스택들 모두를 연속적으로 측방향으로 둘러싸는 외부 에지 밀봉 구조를 형성하는 단계를 포함한다.
도 1은 본 개시 내용의 일 실시예에 따라 기판 상에 절연층들과 희생 재료층들의 연속적으로 수직으로 교번하는 시퀀스를 형성한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 2는 본 개시 내용의 일 실시예에 따라 단차형 테라스 및 역단차형 유전체 재료 부분을 형성한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 3a는 도 2의 처리 단계 후의 예시적인 제1 구조의 평면도이다.
도 3b는 도 3a의 예시적인 제1 구조 내의 노광 필드의 평면도이다.
도 4a는 본 개시 내용의 일 실시예에 따라 메모리 개구 및 지지 개구를 형성한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 4b는 도 4a의 예시적인 제1 구조의 평면도이다. 수직면(A-A')은 도 4a에 대한 단면의 평면이다.
도 5a 내지 도 5h는 본 개시 내용의 일 실시예에 따라 메모리 스택 구조, 선택적 유전체 코어, 및 내부의 드레인 영역의 형성 동안 예시적인 제1 구조 내의 메모리 개구의 순차적인 개략적 수직 단면도이다.
도 6a는 본 개시 내용의 일 실시예에 따라 메모리 스택 구조 및 지지 기둥 구조를 형성한 후의 예시적인 제1 구조의 영역에 대한 개략적 수직 단면도이다.
도 6b는 도 6a의 처리 단계 후의 예시적인 제1 구조 내의 노광 필드의 평면도이다.
도 6c는 도 6b의 수직면(C-C')을 따른 예시적인 제1 구조의 수직 단면도이다.
도 6d는 도 6b의 수직면(D-D')을 따른 예시적인 제1 구조의 수직 단면도이다.
도 7a는 본 개시 내용의 일 실시예에 따라 후면 트렌치를 형성한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 7b는 도 7a의 예시적인 제1 구조의 영역의 부분 투시 평면도이다. 수직면(A-A')은 도 7a의 개략적 수직 단면도의 평면이다.
도 7c는 도 7a 및 도 7b의 처리 단계 후의 수직면을 따른 예시적인 제1 구조의 수직 단면도이다.
도 7d는 도 7a 내지 도 7c의 처리 단계 후의 다른 수직면을 따른 예시적인 제1 구조의 수직 단면도이다.
도 7e는 도 7a 내지 도 7d의 처리 단계 후의 다이싱 채널 에어리어를 포함하는 주변 에어리어와 노광 필드의 평면도이다. 에어리어(B)는 도 7b의 뷰 에어리어에 대응한다. 수직면(C-C')은 도 7c의 수직 단면도의 평면이다. 수직면(D-D')은 도 7d의 수직 단면도의 평면이다.
도 7f는 도 7a 내지 도 7d의 처리 단계 후의 예시적인 제1 구조 내의 리소그래피 노광 필드에 대한 예시적인 제1 구성의 평면도이다. 수직면(C-C')은 도 7c의 수직 단면도의 평면이다. 수직면(D-D')은 도 7d의 수직 단면도의 평면이다.
도 7g는 도 7a 내지 도 7d의 처리 단계 후의 예시적인 제1 구조 내의 리소그래피 노광 필드에 대한 예시적인 제2 구성의 평면도이다. 수직면(C-C')은 도 7c의 수직 단면도의 평면이다. 수직면(D-D')은 도 7d의 수직 단면도의 평면이다.
도 8은 본 개시 내용의 일 실시예에 따라 후면 리세스를 형성한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 9a 내지 도 9d는 본 개시 내용의 일 실시예에 따라 도전층을 형성하는 동안의 예시적인 제1 구조의 영역의 순차적 수직 단면도이다.
도 10은 도 9d의 처리 단계에서 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 11a는 본 개시 내용의 일 실시예에 따라 후면 트렌치의 내부로부터 증착된 도전성 재료를 제거한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 11b는 도 11a의 예시적인 제1 구조의 영역의 부분 투시 평면도이다. 수직면(A-A')은 도 11a의 개략적 수직 단면도의 평면이다.
도 12a는 본 개시 내용의 일 실시예에 따라 절연 스페이서 및 후면 접촉 구조를 형성한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 12b는 도 12a의 예시적인 제1 구조의 영역의 확대도이다.
도 12c는 도 12a 및 도 12b의 처리 단계 후의 수직면을 따른 예시적인 제1 구조의 영역의 수직 단면도이다.
도 12d는 도 12a 내지 도 12c의 처리 단계 후의 다른 수직면을 따른 예시적인 제1 구조의 영역의 수직 단면도이다.
도 13a는 본 개시 내용의 일 실시예에 따라 추가 접촉 비아 구조를 형성한 후의 예시적인 제1 구조의 영역의 개략적 수직 단면도이다.
도 13b는 도 13a의 예시적인 제1 구조의 평면도이다. 수직면(A-A')은 도 13a의 개략적 수직 단면도의 평면이다.
도 13c는 도 13a 및 도 13b의 처리 단계 후의 수직면을 따른 예시적인 제1 구조의 영역의 수직 단면도이다.
도 13d는 도 13a 내지 도 13c의 처리 단계 후의 다른 수직면을 따른 예시적인 제1 구조의 영역의 수직 단면도이다.
도 14a는 본 개시 내용의 일 실시예에 따라 에지 밀봉 구조의 형성 후의 수직면을 따른 예시적인 제1 구조의 영역의 수직 단면도이다. 도 14b는 도 14a의 처리 단계 후의 다른 수직면을 따른 예시적인 제1 구조의 영역의 수직 단면도이다.
도 14c는 본 개시 내용의 일 실시예에 따라 드라이버 회로 기판을 본딩한 후의 예시적인 제1 구조의 수직면을 따른 영역의 수직 단면도이다. 도 14d는 도 14c의 처리 단계 후의 다른 수직면을 따른 예시적인 제1 구조의 영역의 수직 단면도이다.
도 15a는 본 개시 내용의 일 실시예에 따라 메모리 개구 충전 구조의 형성 후의 예시적인 제2 구조의 수직 단면도이다.
도 15b는 도 15a의 예시적인 제2 구조의 다른 수직 단면도이다.
도 16a는 본 개시 내용의 일 실시예에 따라 후면 트렌치 및 에지 밀봉 트렌치를 형성한 후의 예시적인 제2 구조의 수직 단면도이다.
도 16b는 도 16a의 예시적인 제2 구조의 다른 수직 단면도이다.
도 17a는 본 개시 내용의 일 실시예에 따라 이온 주입에 의해 도핑된 반도체 영역을 형성한 후의 예시적인 제2 구조의 수직 단면도이다.
도 17b는 도 17a의 예시적인 제2 구조의 다른 수직 단면도이다.
도 18a는 본 개시 내용의 일 실시예에 따라 희생 재료층을 도전층으로 교체하고 후면 트렌치 충전 구조 및 에칭 밀봉 트렌치 충전 구조를 형성한 후의 예시적인 제2 구조의 수직 단면도이다.
도 18b는 도 18a의 예시적인 제2 구조의 다른 수직 단면도이다.
도 19a는 본 개시 내용의 일 실시예에 따라 층 접촉 비아 구조를 형성한 후의 예시적인 제2 구조의 수직 단면도이다.
도 19b는 도 19a의 예시적인 제2 구조의 다른 수직 단면도이다.
도 20a는 본 개시 내용의 일 실시예에 따라 금속 상호연결 구조 및 에지 밀봉 구조를 형성한 후의 예시적인 제2 구조의 수직 단면도이다.
도 20b는 도 20a의 예시적인 제2 구조의 다른 수직 단면도이다.
도 20c는 도 20a 및 도 20b의 처리 단계에서 다이 및 주변 다이싱 채널의 평면도이다.
도 21a는 본 개시 내용의 일 실시예에 따라 메모리 개구 충전 구조를 형성한 후의 예시적인 제3 구조의 수직 단면도이다.
도 21b는 도 21a의 예시적인 제3 구조의 다른 수직 단면도이다.
도 22a는 본 개시 내용의 일 실시예에 따라 후면 트렌치 및 에지 밀봉 트렌치를 형성한 후의 예시적인 제3 구조의 수직 단면도이다.
도 22b는 도 22a의 예시적인 제3 구조의 다른 수직 단면도이다.
도 23a는 본 개시 내용의 일 실시예에 따라 이온 주입에 의해 도핑된 반도체 영역을 형성한 후의 예시적인 제3 구조의 수직 단면도이다.
도 23b는 도 23a의 예시적인 제3 구조의 다른 수직 단면도이다.
도 24a는 본 개시 내용의 일 실시예에 따라 희생 재료층을 도전층으로 교체하고 후면 트렌치 충전 구조 및 에칭 밀봉 트렌치 충전 구조를 형성한 후의 예시적인 제3 구조의 수직 단면도이다.
도 24b는 도 24a의 예시적인 제3 구조의 다른 수직 단면도이다.
도 25a는 본 개시 내용의 일 실시예에 따라 층 접촉 비아 구조를 형성한 후의 예시적인 제3 구조의 수직 단면도이다.
도 25b는 도 25a의 예시적인 제3 구조의 다른 수직 단면도이다.
도 26a는 본 개시 내용의 실시예에 따라 금속 상호연결 구조 및 에지 밀봉 구조를 형성한 후의 예시적인 제3 구조의 수직 단면도이다.
도 26b는 도 26a의 예시적인 제3 구조의 다른 수직 단면도이다.
도 26c는 도 26a 및 도 26b의 처리 단계에서 다이 및 주변 다이싱 채널의 평면도이다.
도 27a는 본 개시 내용의 일 실시예에 따라 메모리 개구 충전 구조의 형성 후의 예시적인 제4 구조의 수직 단면도이다.
도 27b는 도 27a의 예시적인 제4 구조의 다른 수직 단면도이다.
도 28a는 본 개시 내용의 일 실시예에 따라 후면 트렌치 및 에지 밀봉 트렌치를 형성한 후의 예시적인 제4 구조의 수직 단면도이다.
도 28b는 도 28a의 예시적인 제4 구조의 다른 수직 단면도이다.
도 29a는 본 개시 내용의 일 실시예에 따라 이온 주입에 의해 도핑된 반도체 영역을 형성한 후의 예시적인 제4 구조의 수직 단면도이다.
도 29b는 도 29a의 예시적인 제4 구조의 다른 수직 단면도이다.
도 30a는 본 개시 내용의 일 실시예에 따라 장벽 유전체 스페이서 형성 후의 예시적인 제4 구조의 수직 단면도이다.
도 30b는 도 30a의 예시적인 제4 구조의 다른 수직 단면도이다.
도 31a는 본 개시 내용의 일 실시예에 따라 희생 재료층을 도전층으로 교체하고 후면 트렌치 충전 구조 및 에칭 밀봉 트렌치 충전 구조를 형성한 후의 예시적인 제4 구조의 수직 단면도이다.
도 31b는 도 18a의 예시적인 제4 구조의 다른 수직 단면도이다.
도 32a는 본 개시 내용의 일 실시예에 따라 층 접촉 비아 구조를 형성한 후의 예시적인 제4 구조의 수직 단면도이다.
도 32b는 도 32a의 예시적인 제4 구조의 다른 수직 단면도이다.
도 33a는 본 개시 내용의 실시예에 따라 금속 상호연결 구조 및 에지 밀봉 구조를 형성한 후의 예시적인 제4 구조의 수직 단면도이다.
도 33b는 도 33a의 예시적인 제4 구조의 다른 수직 단면도이다.
도 33c는 도 33a 및 도 33b의 처리 단계에서 다이 및 주변 다이싱 채널의 평면도이다.
도 34a, 도 34b, 도 35a, 도 35b, 도 36a, 도 36b, 도 37a, 도 37b, 도 38a, 도 38b, 도 39a, 도 39b, 도 40a, 및 도 40b는 제5 실시예의 예시적인 제5 구조를 제조하는 방법 동안의 단계들의 수직 단면도이다.
도 41a는 반도체 다이의 메모리 용량이 512 GB로 선택된 경우의 반도체 다이의 평면도이다.
도 41b는 반도체 다이의 메모리 용량이 1 TB로 선택된 경우의 반도체 다이의 평면도이다.
도 42a는 메모리 다이가 2개의 평면을 포함하도록 구성된 경우의 반도체 다이의 평면도이다.
도 42b는 메모리 다이가 4개의 평면을 포함하도록 구성된 경우의 반도체 다이의 평면도이다.
전술한 바와 같이, 본 개시 내용은, 제조 동안 다이 크기를 선택하도록 구성된 가변 다이 크기 메모리 장치 및 이를 형성하기 위한 방법에 관한 것이며, 이의 다양한 양태를 여기에서 상세히 설명한다.
도면은 축척에 따라 도시되지는 않았다. 요소들의 중복의 부재가 명시적으로 설명되거나 달리 명확하게 표시되지 않는 한, 요소의 단일 인스턴스가 예시된 경우 그 요소의 다수의 인스턴스가 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수는 단지 유사한 요소들을 식별하도록 사용되는 것이며, 본 개시 내용의 명세서 및 청구범위에 걸쳐 상이한 서수가 사용될 수 있다. 동일한 참조 번호는 동일한 요소 또는 유사한 요소를 가리킨다. 달리 표시되지 않는 한, 동일한 참조 번호를 갖는 요소는 동일한 구성 및 동일한 기능을 갖는 것으로 추정된다. 달리 표시되지 않는 한, 요소들 간의 "접촉"은, 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 간의 직접 접촉을 가리킨다. 본원에서 사용되는 바와 같이, 제2 요소 "상에" 위치하는 제1 요소는, 제2 요소의 표면의 외측 상에 또는 제2 요소의 내측 상에 위치할 수 있다. 본원에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 간에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 바로" 위치한다. 본원에서 사용되는 바와 같이, "프로토타입" 구조 또는 "공정중"(in-process) 구조는, 내부에 적어도 하나의 구성요소의 형상 또는 구성에 있어서 후속적으로 수정되는 일시적인 구조를 가리킨다.
본원에서 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 가리킨다. 층은, 하부 또는 상부 구조의 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은, 연속 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속 구조의 영역일 수 있다. 예를 들어, 층은, 연속 구조의 최상부면과 최하부면 사이에 또는 최상부면과 최하부면에 있는 임의의 한 쌍의 수평면들 사이에 위치할 수 있다. 층은, 수평으로, 수직으로, 및/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은, 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있거나, 기판 상에, 기판 위에, 및/또는 기판 아래에 하나 이상의 층을 가질 수 있다.
본원에서 사용되는 바와 같이, 제2 표면이 제1 표면의 위에 있거나 아래에 있고 제1 표면과 제2 표면을 포함하는 수직면 또는 실질적 수직면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적 수직면은, 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직면 또는 실질적 수직면은, 수직 방향 또는 실질적 수직 방향을 따라 곧고, 수직 방향 또는 실질적 수직 방향에 수직인 방향을 따른 곡률을 포함할 수도 있고 또는 포함하지 않을 수도 있다.
본원에서 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은, 메모리 요소들의 어레이의 최상위면들을 포함하는 제1 수평면(즉, 기판의 최상부면에 평행한 평면)과 메모리 요소들의 어레이의 최하위면들을 포함하는 제2 수평면 사이의 일반적인 영역에 대응하는 레벨을 가리킨다. 본원에서 사용되는 바와 같이, "스루-스택"(through-stack) 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 가리킨다.
본원에서 사용되는 바와 같이, "반도체 재료"는, 1.0×10-5 S/m 내지 1.0×105 S/m 범위의 전기 전도도를 갖는 재료를 가리킨다. 본원에서 사용되는 바와 같이, "반도체 재료"는, 전기 도펀트가 내부에 없는 상태에서 1.0×10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 가리며, 전기 도펀트로 적절히 도핑되는 경우 1.0×10 S/m 내지 1.0×105 S/m 범위의 도핑된 재료를 생성할 수 있다. 본원에서 사용되는 바와 같이, "전기 도펀트"는, 밴드 구조 내의 가전자대에 홀을 추가하는 p형 도펀트 또는 밴드 구조 내의 전도대에 전자를 추가하는 n형 도펀트를 가리킨다. 본원에서 사용되는 바와 같이, "도전성 재료"는 1.0×105 S/m보다 큰 전기 전도도를 갖는 재료를 가리킨다. 본원에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0×10-5 S/m 미만의 전기 전도도를 갖는 재료를 가리킨다. 본원에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정성 재료로서 형성되는 것처럼 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 물질로 변환된다면, 즉, 1.0×105 S/m보다 큰 전기 전도도를 갖도록 도전성 재료로 되기에 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 가리킨다. "도핑된 반도체 재료"는, 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0×10-5 S/m 내지 1.0×105 S/m 범위의 전기 전도도를 제공하는 농도로 전기 도펀트(즉, p형 도펀트 및/또는 n형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않은 반도체 재료를 가리킨다. 따라서, 반도체 재료는, 반도체성 또는 도전성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는, 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 도전성일 수 있다. 본원에서 사용되는 바와 같이, "금속 재료"는, 내부에 하나 이상의 금속 요소를 포함하는 도전성 재료를 가리킨다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 기판을 개재하지 않고서 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨이 형성되는 것이다. "모놀리식"이라는 용어는, 어레이의 각 레벨의 층들이 어레이의 각 하부 레벨의 층들 상에 직접 증착됨을 의미한다. 대조적으로, 2차원 어레이들은, 개별적으로 형성될 수 있고 이어서 넌모놀리식(non-monolithic) 메모리 장치를 형성하기 위해 함께 패키징될 수 있다. 예를 들어, "Three-dimensional Structure Memory"라는 명칭의 미국 특허번호 제5,915,167호에 설명된 바와 같이, 넌모놀리식 스택 메모리는, 별도의 기판 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 구축되었다. 기판은 본딩 전에 메모리 레벨로부터 얇아지거나 제거될 수 있지만, 메모리 레벨이 초기에 별도의 기판 위에 형성되므로, 이러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다. 기판은, 자신의 표면 상에 메모리 장치용 드라이버 회로와 같이 제조된 집적 회로를 포함할 수 있다.
본 개시 내용의 다양한 3차원 메모리 장치는, 모놀리식 3차원 NAND 스트링 메모리 장치를 포함하고, 본원에 설명된 다양한 실시예를 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은, 기판 위에 위치한 모놀리식 3차원 NAND 스트링들의 어레이에 위치한다. 3차원 NAND 스트링들의 어레이의 제1 장치 레벨에 있는 적어도 하나의 메모리 셀은, 3차원 NAND 스트링들의 어레이의 제2 장치 레벨에 있는 다른 하나의 메모리 셀 위에 위치한다.
일반적으로, 반도체 패키지(또는 "패키지")는, 핀 또는 솔더 볼의 세트를 통해 회로 기판에 부착될 수 있는 단위 반도체 장치를 가리킨다. 반도체 패키지는, 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 본딩 또는 다른 칩-대-칩 본딩에 의해 전체적으로 본딩되는 복수의 반도체 칩을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이를 포함할 수 있다. 다이는 독립적으로 외부 커맨드를 실행할 수 있거나 상태를 보고할 수 있는 가장 작은 단위이다. 통상적으로, 다수의 다이를 갖는 패키지 또는 칩은 내부의 평면의 총 수만큼 많은 외부 커맨드를 동시에 실행할 수 있다. 각 다이는 하나 이상의 평면을 포함한다. 몇 가지 제한이 있을 수 있지만, 동일한 다이 내의 각 평면에서 동일한 동시 작업들이 실행될 수 있다. 다이가 메모리 다이인 경우, 즉, 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기입 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각 평면에서 수행될 수 있다. 메모리 다이에서, 각 평면은 다수의 메모리 블록(또는 "블록")을 포함하며, 이는 단일 소거 동작으로 소거될 수 있는 가장 작은 단위이다. 각 메모리 블록은, 프로그래밍을 위해 선택될 수 있는 가장 작은 단위인 다수의 페이지를 포함한다. 페이지는, 또한, 판독 동작에 선택될 수 있는 가장 작은 단위이다.
도 1을 참조해 보면, 본 개시 내용의 일 실시예에 따른 예시적인 제1 구조가 도시되어 있는데, 이는 예를 들어 수직 NAND 메모리 장치들을 포함하는 장치 구조를 제조하는 데 사용될 수 있다. 예시적인 제1 구조는 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체층(9) 및 선택적인 반도체 재료층(10)을 포함할 수 있다. 기판 반도체층(9)은, 반도체 웨이퍼 또는 반도체 재료층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 공지된 다른 반도체 재료를 포함할 수 있다. 기판은, 예를 들어, 기판 반도체층(9)의 최상위면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
교번하는 복수의 제1 재료층(절연층(32)일 수 있음) 및 제2 재료층(희생 재료층(42)일 수 있음)의 스택이 기판(9, 10)의 최상부면 위에 형성된다. 본원에서 사용되는 바와 같이, "재료층"은 재료층의 전체에 걸쳐 재료를 포함하는 층을 가리킨다. 본원에서 사용되는 바와 같이, 교번하는 복수의 제1 요소와 제2 요소는 제1 요소의 인스턴스와 제2 요소의 인스턴스가 교번하는 구조를 가리킨다. 교번하는 복수의 요소 중의 최종 요소가 아닌 제1 요소들의 각 인스턴스는 양측에 있는 제2 요소들의 2개의 인스턴스에 의해 인접되고, 교번하는 복수의 요소 중의 최종 요소가 아닌 제2 요소들의 각 인스턴스는 양측에 있는 제1 요소들의 2개의 인스턴스에 의해 인접된다. 제1 요소들은 자신들 간에 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 제2 요소들은 자신들 간에 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 교번하는 복수의 제1 재료층과 제2 재료층은, 제1 재료층들의 인스턴스 또는 제2 재료층들의 인스턴스로 시작할 수 있고, 제1 재료층들의 인스턴스 또는 제2 재료층들의 인스턴스로 종료될 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는, 교번하는 복수의 재료층 내에서 주기적으로 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료층은 제1 재료를 포함하고, 각각의 제2 재료층은 제1 재료와는 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료층은 절연층(32)일 수 있고, 각각의 제2 재료층은 희생 재료층일 수 있다. 이 경우, 스택은, 교번하는 복수의 절연층(32)과 희생 재료층(42)을 포함할 수 있고, 절연층(32)과 희생 재료층(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 층들의 스택은 본원에서 연속적 수직 교번 시퀀스(32, 42)라고 칭한다. 일 실시예에서, 연속적 수직 교번 시퀀스(32, 42)는, 제1 재료로 형성된 절연층(32) 및 절연층(32)과는 다른 제2 재료로 형성된 희생 재료층(42)을 포함할 수 있다. 절연층(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연층(32)은 절연 재료층일 수 있다. 절연층(32)에 사용될 수 있는 절연 재료는, 실리콘 산화물(도핑되거나 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기규산염 유리(OSG), 스핀-온 유전체 재료, 일반적으로 고 유전 상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 알려진 유전체 금속 산화물 및 이의 실리케이트, 유전체 금속 산질화물 및 이의 실리케이트, 및 유기 절연 재료를 포함하지만, 이에 제한되지는 않는다. 일 실시예에서, 절연층(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료층(42)의 제2 재료는 절연층(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본원에서 사용되는 바와 같이, 제1 재료의 제거는, 제거 공정이 제2 재료의 제거 속도의 적어도 두 배인 속도로 제1 재료를 제거한다면 제2 재료에 대해 "선택적"이다. 제2 재료의 제거 속도에 대한 제1 재료의 제거 속도의 비를, 본원에서는 제2 재료에 대한 제1 재료의 제거 공정의 "선택성"이라고 지칭한다.
희생 재료층(42)은 절연 재료, 반도체 재료, 또는 도전성 재료를 포함할 수 있다. 희생 재료층(42)의 제2 재료는, 후속하여 예를 들어 수직 NAND 장치의 제어 게이트 전극으로서 기능할 수 있는 도전성 전극으로 대체될 수 있다. 제2 재료의 비제한적인 예는, 실리콘 질화물, 비정질 반도체 재료(예를 들어, 비정질 실리콘), 및 다결정 반도체 재료(예를 들어, 폴리실리콘)을 포함한다. 일 실시예에서, 희생 재료층(42)은, 실리콘 질화물 혹은 실리콘과 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료층일 수 있다.
일 실시예에서, 절연층(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료층은 실리콘 질화물 희생 재료층을 포함할 수 있다. 절연층(32)의 제1 재료는, 예를 들어, 화학 기상 증착(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 절연층(32)에 사용되는 경우, 테트라에틸 오소실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 희생 재료층(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(ALD)에 의해 같이 형성될 수 있다.
절연층(32)과 희생 재료층(42)의 두께는 20 nm 내지 50 nm 범위 일 수 있지만, 각각의 절연층(32) 및 각각의 희생 재료층(42)에 대해 더 작고 더 큰 두께가 사용될 수 있다. 절연층(32)과 희생 재료층(42)(예를 들어, 제어 게이트 전극 또는 희생 재료층)의 쌍의 반복 횟수는, 2 내지 1,024, 통상적으로 8 내지 256의 범위에 있을 수 있지만, 더 많은 반복 횟수가 사용될 수도 있다. 스택의 최상부와 최하부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 연속적 수직 교번 시퀀스(32, 42)의 각각의 희생 재료층(42)은, 각각의 희생 재료층(42) 내에서 실질적으로 변하지 않는 균일한 두께를 가질 수 있다.
스페이서 재료층이 도전층으로 후속 대체되는 희생 재료층(42)인 일 실시예를 사용하여 본 개시 내용을 설명하지만, 본원에서는 희생 재료층이 도전층으로서 형성되는 실시예도 명백히 고려된다. 이 경우, 스페이서 재료층을 도전층으로 교체하는 단계를 생략할 수 있다.
선택적으로, 절연 캡층(70)이 연속적 수직 교번 시퀀스(32, 42) 위에 형성될 수 있다. 절연 캡층(70)은 희생 재료층(42)의 재료와는 다른 유전체 재료를 포함한다. 일 실시예에서, 절연 캡층(70)은 전술한 바와 같이 절연층(32)에 사용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡층(70)은 각각의 절연층(32)보다 두꺼운 두께를 가질 수 있다. 절연 캡층(70)은, 예를 들어, 화학 기상 증착에 의해 증착될 수 있다. 일 실시예에서, 절연 캡층(70)은 실리콘 산화물층일 수 있다.
도 2, 도 3a, 및 도 3b를 참조하면, 연속적 수직 교번 시퀀스(32, 42)를 패터닝하고 역단차형 유전체 재료 부분(65)을 형성한 후의 예시적인 제1 구조가 도시되어 있다. 일 실시예에서, 기판(9, 10)은 실리콘 웨이퍼와 같이 상업적으로 이용가능한 반도체 웨이퍼를 포함할 수 있다. 일 실시예에서, 리소그래피 노광 필드들(800)의 2차원 직사각형 어레이는, 각각의 리소그래피 노광 필드(800)가 동일한 패턴을 갖도록 기판(9, 10) 상에 형성될 수 있다. 본원에서 사용되는 바와 같이, "리소그래피 노광 필드"는, 리소그래피 노광 도구에서 동일한 리소그래피 노광 단계 동안 리소그래피 방식으로 노광되는 에어리어를 가리킨다. 이 경우, 모든 리소그래피 노광 공정은 리소그래피 노광 도구 내에서 스텝퍼를 사용하여 수행될 수 있으며, 이러한 도구는, 기판(32, 42)과 리소그래피 도구의 광학적 노광 필드 간의 상대적인 이동을, 기판의 각 에어리어의 각각의 연속적 리소그래피 노광 간에 광학적 노광 필드의 크기에 상응하는 단차로 제공한다. 각 광학적 노광 필드는 단일 반도체 다이 또는 다수의 반도체 다이에 대한 리소그래피 패턴을 포함할 수 있다. 본 개시 내용은 광학적 노광 필드가 단일 반도체 다이의 에어리어를 포함하는 실시예를 사용하여 설명되지만, 광학적 노광 필드가 다수의 반도체 다이의 에어리어를 포함하는 실시예도 본원에서 명백하게 고려된다. 도 3a는 리소그래피 노광 단계에서 기판(9, 10) 상의 광학적 노광 필드의 예시적인 정렬을 도시한다.
각각의 리소그래피 노광 필드(800)는, 2차원 어레이 또는 1차원 어레이로서 배열될 수 있는 메모리 블록들(600)의 어레이를 포함할 수 있다. 각각의 메모리 블록(600)은 적어도 하나의 메모리 어레이 영역(100) 및 적어도 하나의 계단 영역(300)을 포함한다. 도시된 예에서, 각각의 메모리 블록(600)은, 계단 영역(300)에 의해 제1 수평 방향(hd1)(예를 들어, 워드 라인 방향)을 따라 측방향으로 이격된 2개의 메모리 어레이 영역(100)을 포함한다. 도 3b는, 메모리 블록들(600)이 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)(예를 들어, 비트 라인 방향)을 따라 배열된 메모리 블록들(600)의 2행으로 배열되는 구성을 도시하며, 메모리 블록들(600)의 단일 행 또는 메모리 블록들(600)의 2개 이상의 행이 제2 수평 방향(hd2)을 따라 또는 제1 수평 방향(hd1)을 따라 배열되는 실시예도 본원에서 명시적으로 고려된다. 리소그래피 노광 필드(800)에서 메모리 블록들(600)의 각 행 내의 메모리 블록들(600)의 총 수는 28 내지 214의 범위에 있을 수 있지만, 메모리 블록들(600)의 행당 더 적거나 많은 수의 메모리 블록(600)이 제공될 수 있다. 에지 밀봉 영역(400)은 메모리 블록(600)의 단부 영역에 인접하게 위치할 수 있다. 제1 수평 방향(예를 들어, y-방향일 수 있는 워드 라인 방향)으로 반도체 다이들 사이의 공간은 스크라이브 영역(500Y)을 구성하며, 이는 기판(9, 10) 상에 반도체 장치 및 금속 상호연결 구조의 제조 완료시 다이싱 채널을 형성하는 데 후속 사용될 수 있다.
단차면은 수직으로 교번하는 시퀀스(32, 42)의 각 계단 영역(300)에 형성되며, 이를 여기서는 테라스 영역이라고 지칭한다. 본원에서 사용되는 바와 같이, "단차면"은, 각각의 수평면이 수평면의 제1 에지로부터 상측으로 연장되는 제1 수직면에 인접하고 수평면의 제2 에지로부터 하측으로 연장되는 제2 수직면에 인접하도록, 적어도 2개의 수평면과 적어도 2개의 수직면을 포함하는 표면들의 세트를 가리킨다. 단차면들의 한 세트는 각 계단 영역(300)의 각 측면 상에 형성될 수 있다. 도 2a는 계단 영역(300)의 일 단부에 위치하는 단차면들의 한 세트만을 도시한다. 단차형 캐비티는, 단차면의 형성을 통해 수직으로 교번하는 시퀀스(32, 42)의 부분들이 제거되는 볼륨 내에 형성된다. "단차형 캐비티"는 단차면을 갖는 캐비티를 가리킨다.
테라스 영역은 각각의 계단 영역(300)에 형성된다. 각 단차형 캐비티는, 단차형 캐비티의 수평 단면 형상이 기판(9, 10)의 최상부면으로부터의 수직 거리의 함수로서 단차적으로 변하도록 다양한 단차면을 가질 수 있다. 일 실시예에서, 각 단차형 캐비티는 일련의 처리 단계를 반복적으로 수행함으로써 형성될 수 있다. 일련의 처리 단계는, 예를 들어, 캐비티의 깊이를 하나 이상의 레벨만큼 수직으로 증가시키는 제1 유형의 에칭 공정 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 에어리어를 측방향으로 확장하는 제2 유형의 에칭 공정을 포함할 수 있다. 본원에서 사용되는 바와 같이, 교번하는 복수를 포함하는 구조의 "레벨"은, 그 구조 내에서 한 쌍의 제1 재료층과 제2 재료층의 상대적 위치로서 정의된다.
연속적 수직 교번 시퀀스(32, 42)는 단차면의 형성 동안 복수의 수직 교번 시퀀스(32, 42)로 패터닝될 수 있다. 예를 들어, 연속적 수직 교번 시퀀스(32, 42)의 모든 층은 각 계단 영역(300)의 중앙 부분에서 제거될 수 있으며, 각각의 수직 교번 시퀀스(32, 42)는 일 단부에서 단차면을 가질 수 있다. 수직 교번 시퀀스(32, 42) 내의 최상위 희생 재료층(42)을 제외한 각각의 희생 재료층(42)은, 테라스 영역에서 수직 교번 시퀀스(32, 42) 내에 있는 임의의 위에 놓인 희생 재료층(42)보다 측방향으로 더 멀리 연장된다. 각각의 테라스 영역은, 수직으로 교번하는 시퀀스(32, 42) 내의 최하위층으로부터 수직으로 교번하는 시퀀스(32, 42) 내의 최상위층까지 연속적으로 연장되는 수직으로 교번하는 시퀀스(32, 42)의 단차면을 포함한다.
역단차형 유전체 재료 부분(65)(즉, 절연성 충전 재료 부분)은, 내부에 유전체 재료를 증착함으로써 단차형 캐비티 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 캐비티에 증착될 수 있다. 증착된 유전체 재료의 과잉 부분은, 예를 들어, 화학적 기계적 평탄화(CMP)에 의해 절연 캡층(70)의 최상부면으로부터 제거될 수 있다. 단차형 캐비티를 충전하는 증착된 유전체 재료의 나머지 부분은 역단차형 유전체 재료 부분(65)을 구성한다. 본원에서 사용되는 바와 같이, "역단차형" 요소는, 그 요소가 존재하는 기판의 최상부면으로부터 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적 및 단차면을 갖는 요소를 가리킨다. 실리콘 산화물이 역단차형 유전체 재료 부분(65)에 사용되는 경우, 역단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P, 및/또는 F와 같은 도펀트로 도핑될 수도 있고 그렇지 않을 수도 있다.
선택적으로, 드레인 선택 레벨 격리 구조(72)는, 절연 캡층(70) 및 드레인 선택 레벨에 위치하는 희생 재료층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조(72)는, 예를 들어, 드레인 선택 레벨 격리 트렌치를 형성하고 드레인 선택 레벨 격리 트렌치를 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 초과 부분은 절연 캡층(70)의 최상부면 위에서 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트층을 포함하는 리소그래피 재료 스택(도시되지 않음)이, 절연 캡층(70) 및 역단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 내부에 개구를 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 개구는 메모리 어레이 영역(100) 위에 형성된 개구들의 제1 세트 및 계단 영역(300) 위에 형성된 개구들의 제2 세트를 포함한다. 리소그래피 재료 스택의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 사용하는 적어도 하나의 이방성 에칭에 의해 절연 캡층(70) 또는 역단차형 유전체 재료 부분(65)을 통해 그리고 수직으로 교번하는 시퀀스(32, 42)를 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택의 개구들 아래에 있는 수직 교번 시퀀스(32, 42)의 부분들은 에칭되어, 메모리 개구(49)를 형성하고 개구(19)를 지지한다. 본원에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조와 같은 메모리 요소가 후속 형성되는 구조를 가리킨다. 본원에서 사용되는 바와 같이, "지지 개구"는, 다른 요소를 기계적으로 지지하는 지지 구조(예를 들어, 지지 기둥 구조)가 후속 형성되는 구조를 가리킨다. 메모리 개구(49)는, 절연 캡층(70) 및 메모리 어레이 영역(100)에서 수직으로 교번하는 시퀀스(32, 42) 전체를 통해 형성된다. 지지 개구(19)는, 역단차형 유전체 재료 부분(65) 및 계단 영역(300)의 단차면 아래에 놓이는 수직 교번 시퀀스(32, 42)의 부분을 통해 형성된다.
메모리 개구(49)는 수직으로 교번하는 시퀀스(32, 42) 전체를 통해 연장된다. 지지 개구(19)는 수직으로 교번하는 시퀀스(32, 42) 내의 층들의 서브세트를 통해 연장된다. 수직으로 교번하는 시퀀스(32, 42)의 재료들을 통해 에칭하는 데 사용되는 이방성 에칭 공정의 화학적 성질은, 수직으로 교번하는 시퀀스(32, 42)의 제1 및 제2 재료의 에칭을 최적화하도록 변경될 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구(49) 및 지지 개구(19)의 측벽은 실질적으로 수직일 수 있거나 테이퍼링될 수 있다. 패터닝된 리소그래피 재료 스택은, 예를 들어, 애싱에 의해 후속 제거될 수 있다.
메모리 개구(49) 및 지지 개구(19)는, 수직 교번 시퀀스(32, 42)의 최상부면으로부터 반도체 재료층(10)의 최상위면을 포함하는 적어도 수평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료층(10) 내로의 오버에칭은, 반도체 재료층(10)의 최상부면이 각 메모리 개구(49) 및 각 지지 개구(19)의 최하부에서 물리적으로 노출된 후에 선택적으로 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 전에 또는 후에 수행될 수 있다. 즉, 반도체 재료층(10)의 리세스면은, 반도체 재료층(10)의 언리세스(un-recessed) 최상부면으로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어 1 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작거나 더 큰 리세스 깊이도 사용될 수 있다. 오버에칭은 선택 사항이며 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구(49)와 지지 개구(19)의 최하부면은 반도체 재료층(10)의 최상부면과 동일 평면을 이룰 수 있다.
메모리 개구(49)와 지지 개구(19)의 각각은, 기판의 최상위면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이는 계단 영역(300)에 형성될 수 있다. 기판 반도체층(9)과 반도체 재료층(10)은 반도체 기판이 될 수 있는 기판(9, 10)을 함께 구성한다. 대안으로, 반도체 재료층(10)은 생략될 수 있고, 메모리 개구(49) 및 지지 개구(19)는 기판 반도체층(9)의 최상부면까지 연장될 수 있다.
도 5a 내지 도 5h는 도 4a 및 도 4b의 예시적인 제1 구조의 메모리 개구들(49) 중 하나인 메모리 개구(49)의 구조적 변화를 도시한다. 동일한 구조적 변화가 각각의 다른 메모리 개구(49) 및 각각의 지지 개구(19)에서 동시에 발생한다.
도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 장치 구조의 메모리 개구들(49)이 도시되어 있다. 메모리 개구(49)는 절연 캡층(70), 수직 교번 시퀀스(32, 42)를 통해, 그리고 선택적으로 반도체 재료층(10)의 상측 부분으로 연장된다. 이 처리 단계에서, 각각의 지지 개구(19)는, 역단차형 유전체 재료 부분(65), 수직으로 교번하는 시퀀스(32, 42)의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료층(10)의 상측 부분을 통해 연장될 수 있다. 반도체 재료층(10)의 최상부면에 대한 각각의 메모리 개구의 최하부면의 리세스 깊이는 0 nm 내지 30 nm의 범위에 있을 수 있지만, 더 큰 리세스 깊이도 사용될 수 있다. 선택적으로, 희생 재료층(42)은, 예를 들어, 등방성 에칭에 의해 측면 리세스(도시되지 않음)를 형성하도록 부분적으로 측방향으로 리세스될 수 있다.
도 5b를 참조하면, 선택적 기둥 채널 부분(예를 들어, 에피택셜 기둥)(11)이, 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 최하부 부분에 형성될 수 있다. 각각의 기둥 채널 부분(11)은, 반도체 재료층(10)의 단결정 반도체 재료와 에피택셜 정렬된 단결정 반도체 재료를 포함한다. 일 실시예에서, 각각의 기둥 채널 부분(11)의 최상부면은 최하위 희생 재료층(42)의 최상부면을 포함하는 수평면 위에 형성될 수 있다. 이 경우, 최하위 희생 재료층(42)을 도전성 재료층으로 대체함으로써 소스 선택 게이트 전극이 후속 형성될 수 있다. 기둥 채널 부분(11)은, 기판(9, 10)에 후속 형성될 소스 영역과 메모리 개구(49)의 상측 부분에 후속 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부일 수 있다. 메모리 캐비티(49')는 기둥 채널 부분(11) 위의 메모리 개구(49)의 충전되지 않은 부분에 존재한다. 일 실시예에서, 기둥 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 기둥 채널 부분(11)은, 기둥 채널 부분이 접촉하는 반도체 재료층(10)의 도전형과 동일한 제1 도전형의 도핑을 가질 수 있다. 반도체 재료층(10)이 존재하지 않는 경우, 기둥 채널 부분(11)은 제1 도전형의 도핑을 가질 수 있는 기판 반도체층(9) 상에 직접 형성될 수 있다.
도 5c를 참조해 보면, 차단 유전층(52), 전하 저장층(54), 터널링 유전층(56), 및 선택적인 제1 반도체 채널층(601)을 포함하는 층들의 스택이 메모리 개구들(49)에 순차적으로 증착될 수 있다.
차단 유전층(52)은 단일 유전체 재료층 또는 복수의 유전체 재료층의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전층은 본질적으로 유전체 금속 산화물로 이루어진 유전체 금속 산화물층을 포함할 수 있다. 본원에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속 원소와 적어도 산소를 포함하는 유전체 재료를 가리킨다. 유전체 금속 산화물은, 본질적으로 적어도 하나의 금속 원소 및 산소로 이루어질 수 있거나, 본질적으로 적어도 하나의 금속 원소, 산소, 및 질소와 같은 적어도 하나의 비금속 원소로 이루어질 수 있다. 일 실시예에서, 차단 유전층(52)은, 7.9보다 큰 유전 상수를 갖는, 즉, 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다. 대안으로 또는 추가로, 차단 유전층(52)은, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 사용될 수 있다. 대안으로, 차단 유전층(52)은 생략될 수 있고, 후면 차단 유전층은, 후속 형성될 메모리 막의 표면 상에 후면 리세스를 형성한 후에 형성될 수 있다.
이어서, 전하 저장층(54)을 형성할 수 있다. 일 실시예에서, 전하 저장층(54)은, 예를 들어, 실리콘 질화물일 수 있는 유전체 전하 포획 재료를 포함하는 전하 포획 재료의 연속 층 또는 패터닝된 개별 부분일 수 있다. 대안으로, 전하 저장층(54)은, 도핑된 폴리실리콘과 같은 도전성 재료 또는 예를 들어 희생 재료층(42)으로의 측면 리세스 내에 형성됨으로써 다수의 전기적으로 절연된 부분(예를 들어, 플로팅 게이트)으로 패터닝된 금속 재료의 연속 층 또는 패터닝된 개별 부분을 포함할 수 있다. 일 실시예에서, 전하 저장층(54)은 실리콘 질화물층을 포함한다. 일 실시예에서, 희생 재료층(42)과 절연층(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 일 실시예에서, 희생 재료층(42)은 절연층(32)의 측벽에 대해 측방향으로 리세스될 수 있고, 전하 저장층(54)을 수직으로 이격된 복수의 메모리 재료 부분으로서 형성하는 데 증착 공정과 이방성 에칭 공정의 조합이 사용될 수 있다. 본 개시 내용은 전하 저장층(54)이 단일 연속 층인 실시예를 사용하여 설명되지만, 전하 저장층(54)이 수직으로 이격된 복수의 메모리 재료 부분(전하 포획 재료 부분 또는 전기적으로 절연된 도전성 재료 부분일 수 있음)으로 교체되는 실시예가 본원에서 명시적으로 고려된다.
터널링 유전층(56)은, 적절한 전기 바이어스 조건에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은, 형성될 모놀리식 3차원 NAND 스트링 메모리 장치의 동작 모드에 따라 핫-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전층(56)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물)，유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전층(56)은, 일반적으로 ONO 스택이라고 알려진, 제1 실리콘 산화물층, 실리콘 산질화물층, 및 제2 실리콘 산화물층의 스택을 포함할 수 있다. 일 실시예에서, 터널링 유전층(56)은, 실질적으로 탄소가 없는 실리콘 산화물층 또는 실질적으로 탄소가 없는 실리콘 산질화물층을 포함할 수 있다. 터널링 유전층(56)의 두께는 2 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 사용될 수 있다.
선택적인 제1 반도체 채널층(601)은, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 공지된 다른 반도체 재료 등의 반도체 재료를 포함한다. 일 실시예에서, 제1 반도체 채널층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널층(601)은, 저압 화학 기상 증착(LPCVD)과 같은 등각(conformal) 증착 방법에 의해 형성될 수 있다. 제1 반도체 채널층(601)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 사용될 수 있다. 메모리 캐비티(49')는 증착된 재료층(52, 54, 56, 601)으로 충전되지 않은 각 메모리 개구(49)의 볼륨에 형성된다.
도 5d를 참조해 보면, 선택적인 제1 반도체 채널층(601), 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)은 적어도 하나의 이방성 에칭 공정을 사용하여 순차적으로 이방성 에칭된다. 절연 캡층(70)의 최상부면 위에 위치하는 제1 반도체 채널층(601), 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각 메모리 캐비티(49')의 최하부에 있는 제1 반도체 채널층(601), 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)의 수평 부분들을 제거하여 이들의 나머지 부분에 개구를 형성할 수 있다. 제1 반도체 채널층(601), 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)의 각각은, 다양한 재료층에 대하여 동일할 수도 있고 동일하지 않을 수도 있는 각자의 에칭 화학적 성질을 이용하는 각자의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장층(54)은 전하 포획 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장층(54)은 프로그래밍시 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장층(54)은, 희생 재료층(42)에 인접한 각 부분이 전하 저장 영역을 구성하는 전하 저장층일 수 있다.
기둥 채널 부분(11)의 표면(또는 기둥 채널 부분(11)을 사용하지 않는 경우에는 반도체 재료층(10)의 표면)은, 제1 반도체 채널층(601), 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)을 통해 개구 아래에서 물리적으로 노출될 수 있다. 선택적으로, 메모리 캐비티(49')의 최하부에서 물리적으로 노출된 반도체 표면은, 메모리 캐비티(49') 아래의 리세스된 반도체 표면이 기둥 채널 부분(11)의 (또는 기둥 채널 부분(11)이 사용되지 않는 경우에는 재료층(10)의) 최상부면으로부터 리세스 거리만큼 수직으로 오프셋되도록 수직으로 리세스될 수 있다. 터널링 유전층(56)은 전하 저장층(54) 위에 위치한다. 메모리 개구(49)의 차단 유전층(52), 전하 저장층(54), 및 터널링 유전층(56)의 세트는, 차단 유전층(52) 및 터널링 유전층(56)에 의해 주변 재료로부터 절연된 (전하 저장층(54)으로서 구현된 바와 같은) 복수의 전하 저장 영역을 포함하는 메모리 막(50)을 구성한다. 일 실시예에서, 제1 반도체 채널층(601), 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 5e를 참조해 보면, 제2 반도체 채널층(602)은, 기둥 채널 부분(11)의 반도체 표면 또는 기둥 채널 부분(11)이 생략된 경우에는 반도체 재료층(10)의 반도체 표면 상에 직접 증착될 수 있고, 제1 반도체 채널층(601) 상에 직접 증착될 수 있다. 제2 반도체 채널층(602)은, 하나 이상의 원소 반도체 재료, 하나 이상의 III-V 화합물 반도체 재료, 하나 이상의 II-VI 화합물 반도체 재료, 하나 이상의 유기 반도체 재료, 또는 당업계에 알려진 기타 반도체 재료 등의 반도체 재료를 포함한다. 일 실시예에서, 제2 반도체 채널층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널층(602)은 저압 화학 기상 증착(LPCVD)과 같은 등각 증착 방법에 의해 형성될 수 있다. 제2 반도체 채널층(602)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 사용될 수 있다. 제2 반도체 채널층(602)은, 각각의 메모리 개구에서 메모리 캐비티(49')를 부분적으로 충전할 수 있거나, 각각의 메모리 개구에서 캐비티를 완전히 충전할 수 있다.
제1 반도체 채널층(601)과 제2 반도체 채널층(602)의 재료들을 통칭하여 반도체 채널 재료라고 한다. 즉, 반도체 채널 재료는 제1 반도체 채널층(601)과 제2 반도체 채널층(602)의 모든 반도체 재료의 세트이다.
도 5f를 참조해 볼 때, 각 메모리 개구의 메모리 캐비티(49')가 제2 반도체 채널층(602)에 의해 완전히 충전되지 않은 경우, 유전체 코어층(62L)이 각 메모리 개구 내의 메모리 캐비티(49')의 임의의 나머지 부분을 충전하도록 메모리 캐비티(49')에 증착될 수 있다. 유전체 코어층(62L)은 실리콘 산화물 또는 유기규산염 유리 등의 유전체 재료를 포함한다. 유전체 코어층(62L)은, 저압 화학 기상 증착(LPCVD)과 같은 등각 증착 방법 또는 스핀 코팅과 같은 자기-평탄화 증착 공정에 의해 증착될 수 있다.
도 5g를 참조해 볼 때, 유전체 코어층(62L)의 수평 부분은, 예를 들어, 제2 반도체 채널층(602)의 최상부면으로부터 리세스 에칭에 의해 제거될 수 있다. 또한, 유전체 코어층(62L)의 재료는, 절연 캡층(70)의 최상부면을 포함하는 제1 수평면과 절연 캡층(70)의 최하부면을 포함하는 제2 수평면 사이의 깊이까지 각 메모리 개구(49) 내로 제2 반도체 채널층(602)의 반도체 재료에 대해 선택적으로 수직으로 리세스될 수 있다. 유전체 코어층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 5h를 참조해 볼 때, 제2 도전형의 도핑을 갖는 도핑된 반도체 재료는 유전체 코어(62) 위의 각각의 리세스 영역 내에 증착될 수 있다. 제2 도전형은 제1 도전형과 반대이다. 예를 들어, 제1 도전형이 p형이면, 제2 도전형은 n형이고, 그 반대의 경우도 마찬가지이다. 도핑된 반도체 재료의 도펀트 농도는 5.0×1019/㎤ 내지 2.0×1021/㎤의 범위에 있을 수 있지만, 더 작거나 더 큰 도펀트 농도도 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어, 도핑된 폴리실리콘일 수 있다.
증착된 반도체 재료의 과잉 부분은, 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해 절연 캡층(70)의 최상부면으로부터 제거될 수 있다. 제2 도전형의 도핑을 갖는 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 절연 캡층(70)의 최상부면 위에 위치하는 제2 반도체 채널층(602)의 수평 부분은 평탄화 공정에 의해 동시에 제거될 수 있다. 제2 반도체 채널층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지 개구(19) 내에 위치할 수 있다.
제2 도전형의 도핑을 갖는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 제1 반도체 채널층(601)과 제2 반도체 채널층(602)의 각각의 인접한 쌍은, 수직 반도체 채널(60)을 포함하는 수직 NAND 장치가 턴온될 때 전류가 흐를 수 있는 수직 반도체 채널(60)을 함께 형성할 수 있다. 터널링 유전층(56)은, 전하 저장층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부를 측방향으로 둘러싼다. 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)의 각각의 인접 세트는, 거시적 보유 시간을 갖고서 각 데이터 비트를 저장할 수 있는 메모리 요소들의 수직 스택을 포함하는 메모리 막(50)을 함께 구성한다. 본원에서 사용되는 바와 같이, 거시적 보유 시간은, 24시간을 초과하는 보유 시간과 같이 영구 기억 장치로서의 메모리 장치의 동작에 적합한 보유 시간을 가리킨다. 대체 실시예에서, 후면 게이트 유전층(52)은, 각각의 메모리 개구(49)에 형성되지 않을 수 있고, 후속 처리 단계에서 희생 재료층(42)의 제거에 의해 형성되는 후면 리세스에 후속 형성될 수 있다.
메모리 개구(49) 내의 메모리 막(50)과 수직 반도체 채널(60)의 각 조합은 메모리 스택 구조(55)를 구성한다. 메모리 스택 구조(55)는, 반도체 채널(60), 터널링 유전층(56), 전하 저장층(54), 및 차단 유전층(52)의 부분들로서 구현된 복수의 메모리 요소의 조합이다. 기둥 채널 부분(11)(존재하는 경우에 해당함)，메모리 스택 구조(55), 유전체 코어(62), 및 메모리 개구(49) 내의 드레인 영역(63)의 각 조합은 본원에서 메모리 개구 충전 구조(58)라고 칭한다. 기둥 채널 부분(11)(존재하는 경우에 해당함)，메모리 막(50), 수직 반도체 채널(60), 유전체 코어(62), 및 각 지지 개구(19) 내의 드레인 영역(63)의 각 조합은, 각 지지 개구(19)를 충전하고, 지지 기둥 구조를 구성한다.
도 6a 내지 도 6d를 참조하면, 예시적인 제1 구조는, 메모리 개구(49) 및 지지 개구(19) 내에 메모리 개구 충전 구조(58) 및 지지 기둥 구조(20)를 각각 형성한 후에 도시되어 있다. 메모리 개구 충전 구조(58)의 예는 도 4a 및 도 4b의 구조의 각 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조(20)의 예는 도 4a 및 도 4b의 구조의 각 지지 개구(19) 내에 형성될 수 있다. 메모리 스택 구조(55) 및 지지 기둥 구조(20)는, 에지 밀봉 영역들(400)의 이웃 쌍들 사이, 에지 밀봉 영역(400)과 이웃하는 스크라이브 영역(500Y) 사이, 메모리 블록들(600) 사이, 및 메모리 블록(600)과 에지 밀봉 영역(400)의 이웃 쌍 사이에 없을 수 있다.
각 메모리 스택 구조(55)는, 다수의 반도체 채널층(601, 602)을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 막(50)을 포함한다. 메모리 막(50)은, 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전층(56), 터널링 유전층(56)을 측방향으로 둘러싸는 (전하 저장층(54)의 일부를 포함하는) 전하 저장 영역의 수직 스택, 및 선택적 차단 유전층(52)을 포함할 수 있다. 본 개시 내용은 메모리 스택 구조에 대해 예시된 구성을 사용하여 설명되지만, 본 개시 내용의 방법은 메모리 막(50) 및/또는 수직 반도체 채널(60)을 위한 상이한 층 스택들 또는 구조들을 포함하는 대체 메모리 스택 구조에 적용될 수 있다.
일반적으로, 메모리 개구 충전 구조(58)의 클러스터는 절연층(32) 및 희생 재료층(42)의 각각의 수직으로 교번하는 시퀀스를 통해 형성될 수 있다. 메모리 개구 충전 구조(58)의 각 클러스터는 제1 수평 방향(hd1)을 따라 배열되는 메모리 스택 구조(55)의 다수의 행을 포함할 수 있다. 메모리 개구 충전 구조(58)의 클러스터들은, 제1 수평 방향(hd1)(예를 들어, 워드 라인 또는 y-방향)에 수직인 제2 수평 방향(hd2)(예를 들어, 비트 라인 또는 x-방향)을 따라 균일한 블록간 피치(p_bb)로 서로 측방향으로 이격될 수 있다.
각 리소그래피 노광 필드(800)는, 단일 반도체 다이(1000)를 구축하기 위해 사용될 수 있거나 다수의 반도체 다이(1000)를 구축하기 위해 사용될 수 있다. 본 개시 내용의 일 양태에 따르면, 제조될 반도체 다이(1000)의 크기는 도 6a 내지 도 6d의 처리 단계까지 결정될 필요가 없다. 대신, 제조될 반도체 다이(1000)의 크기의 결정은, 후속 제조될 반도체 다이(1000)의 크기에 관계없이 도 7a 내지 도 7d의 처리 단계까지 연기될 수 있다. 반도체 다이(1000)의 크기는 반도체 다이(1000) 내에 포함될 메모리 블록(600)의 수에 기초하여 결정될 수 있다. 도 6b는 2개의 반도체 다이(1000)가 각 리소그래피 노광 필드 내에서 후속 제조되는 경우에 2개의 반도체 다이(1000)로의 메모리 블록(600)의 할당을 도시한다. 각 반도체 다이(1000)는 1개 내지 8개의 평면, 예를 들어, 2개 내지 4개의 평면과 같은 하나 이상의 메모리 평면을 가질 수 있다.
일반적으로, 단일 리소그래피 노광 필드(800)의 에어리어 내에 제조될 수 있는 반도체 다이(1000)의 수는 1 내지 28의 범위에 있을 수 있지만, 더 많은 수의 반도체 다이(1000)도 제조될 수 있다. 각 반도체 다이(1000)의 에어리어는, 제1 수평 방향(hd1)을 따라 측방향으로 이격된 2개의 스크라이브 영역(500Y) 사이에 위치하는 메모리 블록들(600)과 선택적 에지 밀봉 영역들(400)의 세트를 포함할 수 있다. 일 실시예에서, 단일 리소그래피 노광 필드(800) 내의 반도체 다이들(1000)은, 제2 수평 방향(hd2)을 따라 측방향으로 이격된 2개의 스크라이브 영역 사이에서 제2 수평 방향(hd2)을 따라 배열될 수 있다. 스크라이브 영역(500Y)은 반도체 다이들(1000)을 분리하는 다이싱 채널로서 후속 사용된다. 일 실시예에서, 스크라이브 영역(500)은 각 리소그래피 노광 필드(800)의 주변에 위치할 수 있다.
본 개시 내용의 일 양태에 따르면, 임의의 반도체 다이(1000)에 속하지 않는 적어도 하나의 메모리 블록(600)은 반도체 다이들(1000)의 이웃 쌍에 속하는 메모리 블록들(600) 사이에 위치할 수 있다. 임의의 반도체 다이(1000)에 속하지 않는 적어도 하나의 메모리 블록(600)의 에어리어는, 반도체 다이들(1000)의 이웃 쌍을 분리하는 다이싱 채널의 에어리어로서 후속 사용된다.
도 7a 내지 도 7g를 참조하면, 접촉-레벨 유전층(73)은, 절연층(32)과 희생 재료층(42)의 수직으로 교번하는 시퀀스(32, 42) 위에 및 메모리 스택 구조(55)와 지지 기둥 구조(20) 위에 형성될 수 있다. 접촉-레벨 유전층(73)은 희생 재료층(42)의 유전체 재료와는 다른 유전체 재료를 포함한다. 예를 들어, 접촉-레벨 유전층(73)은 실리콘 산화물을 포함할 수 있다. 접촉-레벨 유전층(73)은 50 nm 내지 500 nm 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 사용될 수 있다.
포토레지스트층(도시하지 않음)은, 접촉-레벨 유전층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 개구 충전 구조(58)의 클러스터들 사이의 에어리어에 개구를 형성한다. 포토레지스트층의 패턴은, 이방성 에칭을 사용하여 접촉-레벨 유전층(73), 수직 교대 시퀀스(32, 42), 및/또는 역단차형 유전체 재료 부분(65)을 통해 전사되어, 후면 트렌치(79) 및 에지 밀봉 트렌치(179)를 형성할 수 있다. 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 각각은, 접촉-레벨 유전층(73)의 최상부면으로부터 적어도 기판(9, 10)의 최상부면까지 수직으로 연장될 수 있고, 메모리 어레이 영역(100)과 계단 영역(300)을 통해 측방향으로 연장될 수 있다. 후면 트렌치(79)는, 희생 재료층의 재료를 소스 및 드레인 선택 게이트 전극들 사이에 위치하는 워드 라인과 같은 도전층으로 교체하도록 후속 사용되는 트렌치이다. 에지 밀봉 트렌치(179)는, 각 반도체 다이(1000)에 에지 밀봉을 제공하는 에지 밀봉 구조의 구성요소를 형성하도록 후속 사용되는 트렌치이다.
후면 트렌치(79)와 에지 밀봉 트렌치(179)의 패턴은, 각 반도체 다이(1000)가 메모리 블록들(600)의 목표 수를 포함하는 적절한 크기를 갖도록 선택될 수 있다. 메모리 블록들(600)의 목표 수 및 각 반도체 다이(1000)의 메모리 용량은, 후면 트렌치(79) 및 에지 밀봉 트렌치를 형성하기 전에 어느 때라도 결정될 수 있다. 본 개시 내용의 일 양태에 따르면, 반도체 다이(1000)의 크기를 결정하지 않고 도 7a 내지 도 7g의 처리 단계에 선행하는 임의의 처리 단계까지 예시적인 제1 구조를 제조할 수 있다. 따라서, 반도체 구조의 적층물은, 도 6a 내지 도 6d의 처리 단계까지 제조될 수 있고, 제조될 각 반도체 다이(1000)의 크기에 대한 결정이 이루어질 때까지 대기 상태에 있을 수 있다. (1 TB 용량과 같이) 메모리 용량이 큰 반도체 다이(1000)의 제조 주문이 접수되면, 메모리 용량이 큰 반도체 다이를 형성하도록 구성된 마스크 세트를 사용하여, 후면 트렌치(79)와 에지 밀봉 트렌치(179)를 형성할 수 있다. 이 경우, 각 반도체 다이(1000)는 목표 메모리 용량을 가능하게 하는 충분한 수의 메모리 블록(600)을 포함한다. (128 GB 용량과 같이) 메모리 용량이 작은 반도체 다이(1000)의 제조 주문이 접수되면, 작은 메모리 용량으로 반도체 다이를 형성하도록 구성된 마스크 세트를 사용하여, 후면 트렌치(79) 및 에지 밀봉 트렌치(179)를 형성할 수 있다. 이 경우, 각 반도체 다이(1000)는 목표 메모리 용량을 제공하기에 충분한 수의 메모리 블록(600)만을 포함한다. 도 7f는 각 리소그래피 노광 필드(800) 내에 2개의 반도체 다이(1000)를 형성하기 위한 후면 트렌치(79) 및 에지 밀봉 트렌치(179)에 대한 예시적인 제1 구성을 도시한다. 도 7g는 각 리소그래피 노광 필드(800) 내에 단일 반도체 다이(1000)를 형성하기 위한 후면 트렌치(79) 및 에지 밀봉 트렌치(179)에 대한 예시적인 제2 구성을 도시한다.
수직으로 교번하는 각 시퀀스(32, 42)는 절연층(32)과 희생 재료층(42)의 다수의 교번 시퀀스(32, 42)로 분할될 수 있다. 예를 들어, 각 메모리 블록(600)은 절연층(32)과 희생 재료층(42)의 각각의 교번 시퀀스(32, 42)를 포함할 수 있다. 일 실시예에서，메모리 블록(600) 내의 각각의 교번하는 스택(32, 42)은, 후면 트렌치들(79)의 각 세트에 의해 경계지어지고 측방향으로 완전히 둘러싸일 수 있다. 에지 밀봉 트렌치(179)는, 반도체 다이(1000)에서 하나 이상의 메모리 평면을 포함하는 활성 영역(1100) 내에 전기적 활성 메모리 평면을 제공하도록 후속 사용되는 메모리 블록들(600)의 각 세트를 측방향으로 둘러싼다.
본 개시 내용의 일 양태에 따르면, 에지 밀봉 트렌치(179)는, 반도체 다이(1000) 내의 활성 영역(1100)에 있는 전기적 활성 메모리 평면을 제공하도록 후속 사용되는 메모리 블록들(600)의 각 세트를 측방향으로 둘러싸고 밀폐하는 중첩된 해자 트렌치들의 세트로서 형성될 수 있다. 일 실시예에서, 적어도 2개의 에지 밀봉 트렌치(179)의 세트는, 반도체 다이(1000)의 활성 영역(1100)에 있는 모든 전기적 활성 메모리 평면을 포함하는 메모리 블록들(600)의 세트를 측방향으로 둘러쌀 수 있다. 3개의 에지 밀봉 트렌치와 같은 적어도 2개의 에지 밀봉 트렌치(179)의 각 세트는, 최내측 에지 밀봉 트렌치(179)인 내부 에지 밀봉 트렌치(179I), 최외측 에지 밀봉 트렌치(179)인 외부 에지 밀봉 트렌치(179O), 및 내부 및 외부 밀봉 트렌치들 사이에 위치하는 선택적인 하나 이상의 중간 밀봉 트렌치(179M)를 포함한다.
일 실시예에서, 더미 메모리 블록(610)은 내부 에지 밀봉 트렌치(179I)와 외부 에지 밀봉 트렌치(179O) 사이에 존재할 수 있다. 중간 에지 밀봉 트렌치(179M)가 존재하면, 각 더미 메모리 블록(610)이 중간 에지 밀봉 트렌치(179M)와 각각의 내부 및 외부 에지 밀봉 트렌치 사이에 존재할 수 있다. 스크라이브 에어리어 메모리 블록(620)은, 제2 수평 방향(hd2)을 따라 분리된 반도체 다이들의 이웃 쌍(1000) 사이에 위치하는 제2 스크라이브 영역(500X)에 존재할 수 있다. 선택적인 추가 더미 메모리 블록(630)은, 활성 영역(1100)의 메모리 블록(600)과 제1 스크라이브 영역(500Y) 사이의 에지 밀봉 영역(400)에 위치한다. 그러나, 제1 스크라이브 영역(500Y)에는 바람직하게는 메모리 블록이 없다. 더미 메모리 블록(610, 630)과 스크라이브 에어리어 메모리 블록(620)은 전기적 활성 구성요소로서 사용되지 않는 메모리 블록들이다. 따라서, 더미 메모리 블록(610, 630)과 스크라이브 에어리어 메모리 블록(620)은 데이터 비트를 저장하도록 구성되지 않은 메모리 스택 구조(55)를 포함한다. 예를 들어, 더미 메모리 블록(610, 630)과 스크라이브 에어리어 메모리 블록(620)의 메모리 스택 구조(55)는, 비트 라인에 전기적으로 연결되지 않을 수 있고/있거나 데이터를 저장하도록 컨트롤러(예를 들어, 드라이버 회로)에 의해 사용되지 않을 수 있다. 더미 메모리 블록(610, 630)은 각 반도체 다이(1000) 내부에 위치한다. 스크라이브 에어리어 메모리 블록(620)의 에어리어는, 리소그래피 노광 필드(800)의 에어리어 내에 제공될 수 있으며, 각 리소그래피 노광 필드(800)의 주변에서 제공될 수 있는 제1 스크라이브 영역(500Y)에 추가하여 제2 스크라이브 영역(500X)으로서 후속 사용될 수 있다. 스크라이브 에어리어 메모리 블록(620)은, 반도체 다이(1000)의 외부에 위치하며, 스크라이브 에어리어 메모리 블록(620)을 포함하는 제2 스크라이브 영역(500X)을 통해 반도체 다이(1000)의 다이싱 동안 후속 제거될 수 있다.
일반적으로, 후면 트렌치(79)에 대한 패턴은, 각 메모리 블록(600)의 희생 재료층(42)을 메모리 요소들의 각 3차원 어레이의 워드 라인 또는 제어 게이트 전극으로서 기능하는 도전층으로 후속 교체할 수 있도록 선택될 수 있다. 일 실시예에서, 후면 트렌치들(79)의 서브세트는, 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격될 수 있다. 선택적으로, 후면 트렌치들(79)의 다른 서브세트는, 인접한 메모리 블록들 또는 평면들 사이의 활성 영역(1100)에서 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다.
일반적으로, 후면 트렌치(79)의 구성은, 희생 재료층(42)을 도전층으로 후속 교체할 수 있는 임의의 기하학적 패턴으로 선택될 수 있다. 메모리 스택 구조들(55)은 제1 수평 방향(hd1)을 따라 연장되는 행으로 배열될 수 있다. 드레인 선택 레벨 격리 구조(72)는, 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 동일한 메모리 블록(600)에 있는 드레인 선택 게이트 전극들을 분리할 수 있다. 각 후면 트렌치(79)는 길이 방향을 따라(즉, 제1 수평 방향(hd1)을 따라) 불변하는 균일한 폭을 가질 수 있다. 각 드레인 선택 레벨 격리 구조(72)는, 제1 수평 방향(hd1)을 따라 병진이 불변하는 제1 수평 방향(hd1)에 수직인 수직 평면을 따라 균일한 수직 단면 프로파일을 가질 수 있다. 다수의 행의 메모리 스택 구조(55)는, 후면 트렌치(79)와 드레인 선택 레벨 격리 구조(72)의 이웃 쌍 사이 또는 드레인 선택 레벨 분리 구조들(72)의 이웃 쌍 사이에 위치할 수 있다. 일 실시예에서, 후면 트렌치(79)는, 소스 접촉 비아 구조가 후속 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 포토레지스트층은, 예를 들어, 애싱에 의해 제거될 수 있다.
일반적으로, 후면 트렌치(79), 내부 에지 밀봉 트렌치(179I), 외부 에지 밀봉 트렌치(179O), 및 선택적인 중간 에지 밀봉 트렌치(179M)는, 각 반도체 다이(1000) 내의 절연층(32)과 희생 재료층(42)의 수직으로 교번하는 시퀀스를 통해 형성된다. 후면 트렌치(79), 내부 에지 밀봉 트렌치(179I), 외부 에지 밀봉 트렌치(179O), 및 중간 에지 밀봉 트렌치(179M)는, 후면 트렌치(79), 내부 에지 밀봉 트렌치(179I), 외부 에지 밀봉 트렌치(179O), 및 중간 에지 밀봉 트렌치(179M)의 에어리어에 개구를 포함하는 에칭 마스크(예를 들어, 포토레지스트층)를 사용하는 이방성 에칭 공정에 의해 동시에 형성될 수 있다. 각 반도체 다이(1000) 내의 내부 에지 밀봉 트렌치(179I)는, 활성 영역(1100)에서 전기적으로 활성인 메모리 블록들인 메모리 블록들(600) 내에 포함된 (즉, 더미. 메모리 블록(610, 630) 및 스크라이브 에어리어 메모리 블록(620)에 속하지 않는) 메모리 스택 구조들(55)의 제1 클러스터들을 측방향으로 밀폐한다.
일 실시예에서, 후면 트렌치(79)는, 제1 클러스터들의 이웃 쌍들 사이에서 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 후면 트렌치를 포함한다. 일 실시예에서, 후면 트렌치(79)는, 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 메모리 평면들 사이에 위치하며 복수의 교번하는 스택(32, 42)의 각 서브세트와 접촉하는 제2 후면 트렌치를 포함할 수 있다.
각 반도체 다이(1000) 내의 외부 에지 밀봉 트렌치(179O)는 반도체 다이(1000)의 내부 에지 밀봉 트렌치(179I)를 측방향으로 둘러싼다. (더미 메모리 블록(610) 내에 위치하는) 메모리 개구 충전 구조들(58)의 제2 클러스터는, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 내부 에지 밀봉 트렌치(179I)와 외부 에지 밀봉 트렌치(179O)의 세그먼트들의 이웃 쌍 사이에 존재한다.
일 실시예에서, 내부 에지 밀봉 트렌치(179I)는, 메모리 블록들(600)의 세트의 복수의 교번하는 스택(32, 42)을 측방향으로 연속적으로 둘러쌀 수 있고, 제1 수평 방향(hd1)에 평행한 제1 내부 에지 밀봉 세그먼트들의 한 쌍 및 제1 수평 방향(hd1)에 수직인(즉, 제2 수평 방향(hd2)에 평행한) 제2 내부 에지 밀봉 세그먼트들의 한 쌍을 포함할 수 있다. 일 실시예에서, 외부 에지 밀봉 트렌치(179O)는, 내부 에지 밀봉 트렌치(179I)를 측방향으로 연속적으로 둘러쌀 수 있고, 제1 수평 방향(hd1)에 평행한 제1 외부 에지 밀봉 세그먼트들의 한 쌍 및 제1 수평 방향(hd1)에 수직인 제2 외부 에지 밀봉 세그먼트들의 한 쌍을 포함할 수 있다. 일 실시예에서는, 절연층(32)과 스페이서 재료층(42)의 추가 교번 스택이 에지 밀봉 트렌치들(179)의 이웃 쌍 사이에 위치할 수 있다. 예를 들어, 각 에지 밀봉 영역(400)은 절연층(32)과 스페이서 재료 층(42)의 각각의 교번 스택을 포함할 수 있다. 메모리 스택 구조들(55)의 어레이는, 메모리 블록들(600)에서 절연층(32)과 희생 재료층(42)의 각각의 교번 스택(32, 42)을 통해 수직으로 연장된다.메모리 스택 구조들(55)의 추가 어레이는, 에지 밀봉 영역(400)의 추가 더미 메모리 블록들(630)에서 절연층(32)과 희생 재료층(42)의 추가 교번 스택(32, 42)을 통해 수직으로 연장된다.
일 실시예에서, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 내부 에지 밀봉 트렌치(179I)와 외부 에지 밀봉 트렌치(179O)의 세그먼트들의 각각의 이웃 쌍 사이의 제2 수평 방향(hd2)을 따른 중심간 거리는, 메모리 개구 충전 구조들(58)의 클러스터의 균일한 블록간 피치(p_bb)와 동일하거나 이러한 피치의 정수배일 수 있다. 일 실시예에서, 메모리 블록들(600) 내의 복수의 교번 스택(32, 42)의 각각은 제2 수평 방향(hd2)을 따라 균일한 블록 폭(w_b) 및 균일한 블록간 피 치(p_bb)를 가질 수 있다. 일 실시예에서, 에지 밀봉 영역(400)의 추가 더미 메모리 블록들(630)의 절연층(32)과 희생 재료층(42)의 추가 교번 스택들의 각각은, 제2 수평 방향(hd2)을 따라 균일한 블록 폭(w_b)을 가질 수 있지만, 제1 수평 방향(hd1)을 따라 다른 블록들(600, 610, 620)보다 좁은 폭을 가질 수 있다.
일 실시예에서, 제1 수평 방향(hd1)을 따라 연장되는 내부 에지 밀봉 트렌치(179I)와 제1 외부 에지 트렌치(179O)의 제1 세그먼트들의 이웃 쌍 사이의 제2 수평 방향(hd2)을 따른 측방향 간격은, 제2 수평 방향(hd2)을 따라 연장되는 내부 에지 밀봉 트렌치(179I)와 외부 에지 밀봉 트렌치(179O)의 제2 세그먼트들의 이웃 쌍 사이의 측방향 간격보다 클 수 있다.
도 8 및 도 9a를 참조하면, 절연층(32)의 제1 재료에 대해 희생 재료층(42)의 제2 재료를 선택적으로 에칭하는 에칭액이, 예를 들어, 에칭 공정을 사용하여 후면 트렌치(79)와 에지 밀봉 트렌치(179)에 도입될 수 있다. 도 9a는 도 8의 예시적인 제1 구조의 영역을 도시한다. 후면 리세스(43)는 희생 재료층(42)이 제거되는 볼륨 내에 형성된다. 희생 재료층(42)의 제2 재료의 제거는, 절연층(32)의 제1 재료, 역단차형 유전체 재료 부분(65)의 재료, 반도체 재료층(10)의 반도체 재료, 및 메모리 막(50)의 최외각층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료층(42)은 실리콘 질화물을 포함할 수 있고, 절연층(32)과 역단차형 유전체 재료 부분(65)의 재료는 실리콘 산화물 및 유전체 금속 산화물로부터 선택될 수 있다.
메모리 막(50)의 제1 재료 및 최외각층에 대하여 선택적인 제2 재료를 제거하는 에칭 공정은, 습식 에칭 용액을 사용하는 습식 에칭 공정일 수 있고, 또는 에칭액이 후면 트렌치(79) 및 에지 밀봉 트렌치(179) 내로 기상으로 도입되는 기상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료층(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 제1 구조가 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이러한 인산은 실리콘 산화물, 실리콘, 및 당업계에서 사용되는 다양한 기타 재료에 대하여 선택적인 실리콘 질화물을 에칭한다. 지지 기둥 구조(20), 역단차형 유전체 재료 부분(65), 및 메모리 스택 구조(55)는 구조적 지지를 제공하는 반면, 후면 리세스(43)는 희생 재료층(42)에 의해 이전에 점유된 볼륨 내에 존재한다.
각각의 후면 리세스(43)는 캐비티의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 캐비티일 수 있다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료층(42)의 제2 재료가 제거되는 볼륨 내에 복수의 후면 리세스(43)가 형성될 수 있다. 메모리 스택 구조(55)가 형성되는 메모리 개구는, 본원에서 후면 리세스(43)와는 대조적으로 전면 개구 또는 전면 캐비티라고 칭한다. 일 실시예에서, 메모리 어레이 영역(100)은, 기판(9, 10) 위에 배치된 복수의 장치 레벨을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이 경우, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각 워드 라인을 수용하기 위한 공간을 정의할 수 있다.
복수의 후면 리세스(43)의 각각은 기판(9, 10)의 최상부면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 하부 절연층(32)의 최상부면 및 상부 절연층(32)의 최하부면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각 후면 리세스(43)는 전체적으로 균일한 높이를 가질 수 있다.
선택적인 기둥 채널 부분(11)과 반도체 재료층(10)의 물리적으로 노출된 표면 부분은, 반도체 재료를 유전체 재료로 열 변환 및/또는 플라즈마 변환함으로써 유전체 재료 부분으로 변환될 수 있다. 예를 들어, 열 변환 및/또는 플라즈마 변환은, 각 기둥 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료층(10)의 물리적으로 노출된 각 표면 부분을 평면 유전체 부분(616)으로 변환하는 데 사용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 토러스에 대해 위상적으로 동종일 수 있으며, 즉, 일반적으로 링 형상일 수 있다. 본원에서 사용되는 바와 같이, 요소의 형상이 홀을 파괴하거나 새로운 홀을 토러스의 형상으로 형성하지 않고서 연속적으로 신장될 수 있다면, 요소는 토러스에 대해 위상적으로 동종이다. 관형 유전체 스페이서(116)는, 기둥 채널 부분(11)과 동일한 반도체 요소를 포함하는 유전체 재료를 포함하고, 관형 유전체 스페이서(116)의 재료가 유전체 재료로 되도록 산소 및/또는 질소와 같은 적어도 하나의 비금속 요소를 추가로 포함한다. 일 실시예에서, 관형 유전체 스페이서(116)는, 기둥 채널 부분(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면 유전체 부분(616)은, 반도체 재료층과 동일한 반도체 요소를 포함하고 평면 유전체 부분(616)의 재료가 유전체 재료로 되도록 산소 및/또는 질소와 같은 적어도 하나의 비금속 요소를 추가로 포함하는 유전체 재료를 포함한다. 일 실시예에서, 평면 유전체 부분(616)은, 반도체 재료층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
일 실시예에서, 후면 트렌치(79)와 에지 밀봉 트렌치(179) 중 가장 근접한 트렌치로부터 더 멀리 떨어져 있는 희생 재료층(42)의 부분은 등방성 에칭 공정 동안 에칭되지 않을 수 있다. 이 경우, 절연층(32)과 희생 재료층(42)의 교번하는 스택은, 예를 들어, 제2 반도체 채널층(602)의 일부를 포함할 수 있는 이러한 영역에 남아 있을 수 있다.
도 9b를 참조하면, 후면 차단 유전층(44)은 선택적으로 형성될 수 있다. 후면 차단 유전층(44)은, 존재한다면, 제어 게이트가 후면 리세스(43)에 후속 형성되도록 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전층(52)이 각 메모리 개구 내에 존재하는 경우, 후면 차단 유전층(44)은 선택적이다. 차단 유전층(52)이 생략된 경우에는, 후면 차단 유전층(44)이 존재한다.
후면 차단 유전층(44)은 후면 리세스(43)에 그리고 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 측벽 상에 형성될 수 있다. 후면 차단 유전층(44)은, 절연층(32)의 수평면 및 후면 리세스(43) 내의 메모리 스택 구조(55)의 측벽 상에 직접 형성될 수 있다. 후면 차단 유전층(44)이 형성되는 경우, 후면 차단 유전층(44)의 형성 전에 관형 유전체 스페이서(116) 및 평면 유전체 부분(616)을 형성하는 것은 선택 사항이다. 일 실시예에서, 후면 차단 유전층(44)은 원자층 증착(ALD)과 같은 등각 증착 공정에 의해 형성될 수 있다. 후면 차단 유전층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전층(44)의 두께는 2 nm 내지 6 nm와 같이 1 nm 내지 15 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
후면 차단 유전층(44)의 유전체 재료는, 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄, 하나 이상의 전이 금속 원소, 및/또는 하나 이상의 란탄족 원소의 조합의 유전체 산화물일 수 있다. 대안으로 또는 추가로, 후면 차단 유전층(44)은 실리콘 산화물층을 포함할 수 있다. 후면 차단 유전층(44)은 화학 기상 증착 또는 원자층 증착과 같은 등각 증착 방법에 의해 증착될 수 있다. 후면 차단 유전층(44)은, 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 측벽, 절연층(32)의 수평면과 측벽, 후면 리세스(43)에 물리적으로 노출되는 메모리 스택 구조(55)의 측벽 표면의 부분, 및 평면 유전체 부분(616)의 최상부면에 형성된다. 후면 캐비티(79')는, 후면 차단 유전층(44)으로 충전되지 않은 각 후면 트렌치(79)의 부분 내에 존재한다.
도 9c를 참조하면, 금속 장벽층(46A)은 후면 리세스(43)에 증착될 수 있다. 금속 장벽층(46A)은, 후속 증착될 금속 충전 재료를 위한 확산 장벽층 및/또는 접착 촉진층으로서 기능할 수 있는 도전성 금속 재료를 포함한다. 금속 장벽층(46A)은, TiN, TaN, WN, 또는 이들의 스택과 같은 도전성 금속 질화물 재료를 포함할 수 있거나, TiC, TaC, WC, 또는 이들의 스택과 같은 도전성 금속 탄화물 재료를 포함할 수 있다. 일 실시예에서, 금속 장벽층(46A)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 등각 증착 공정에 의해 증착될 수 있다. 금속 장벽층(46A)의 두께는 2 nm 내지 8 nm 범위, 예를 들어 3 nm 내지 6 nm일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 일 실시예에서, 금속 장벽층(46A)은 본질적으로 TiN과 같은 도전성 금속 질화물로 이루어질 수 있다.
도 9d 및 도 10을 참조하면, 금속 충전 재료가, 복수의 후면 리세스(43)에, 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 측벽들 상에, 그리고 접촉-레벨 유전층(73)의 최상부면 위에 증착되어, 금속 충전 재료층(46B)을 형성한다. 금속 충전 재료는, 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기 도금, 또는 이들의 조합일 수 있는 등각 증착 방법에 의해 증착될 수 있다. 일 실시예에서, 금속 충전 재료층(46B)은 본질적으로 적어도 하나의 원소 금속으로 이루어질 수 있다. 금속 충전 재료층(46B)의 적어도 하나의 원소 금속은, 예를 들어, 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속 충전 재료층(46B)은 본질적으로 단일 원소 금속으로 이루어질 수 있다. 일 실시예에서, 금속 충전 재료층(46B)은 WF6과 같은 불소-함유 전구체 가스를 사용하여 증착될 수 있다. 일 실시예에서, 금속 충전 재료층(46B)은 불소 원자들의 잔류 레벨을 불순물로서 포함하는 텅스텐층일 수 있다. 금속 충전 재료층(46B)은, 통과하는 불소 원자의 확산을 차단하는 금속 장벽층인 금속 장벽층(46A)에 의해 절연층(32) 및 메모리 스택 구조(55)로부터 이격된다.
복수의 도전층(46)이 복수의 후면 리세스(43)에 형성될 수 있고, 연속적 도전성 재료층(46L)이 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 측벽들 상에 그리고 접촉-레벨 유전층(73) 위에 형성될 수 있다. 각 도전층(46)은, 절연층들(32)의 한 쌍과 같이 수직으로 인접한 유전체 재료층들의 한 쌍 사이에 위치하는 금속 장벽층(46A)의 일부 및 금속 충전 재료층(46B)의 일부를 포함한다. 연속적 도전성 재료층(46L)은, 후면 트렌치(79)와 에지 밀봉 트렌치(179)에 또는 접촉-레벨 유전층(73) 위에 위치하는 금속 장벽층(46A)의 연속 부분 및 금속 충전 재료층(46B)의 연속 부분을 포함한다.
각 희생 재료층(42)은 도전층(46)으로 교체될 수 있다. 후면 캐비티(79')는, 후면 차단 유전층(44) 및 연속적 도전성 재료층(46L)으로 충전되지 않은 각 후면 트렌치(79)의 부분에 존재한다. 관형 유전체 스페이서(116)는 기둥 채널 부분(11)을 측방향으로 둘러싼다. 최하위 도전층(46)은 도전층(46)의 형성시 각 관형 유전체 스페이서(116)를 측방향으로 둘러싼다.
도 11a 및 도 11b를 참조하면, 연속적 도전성 재료층(46L)의 증착된 금속 재료는, 예를 들어, 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해 각 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 측벽들로부터 그리고 접촉-레벨 유전층(73) 위에서부터 에칭백된다. 후면 리세스(43)에 증착된 금속 재료의 각각의 나머지 부분은 도전층(46)을 구성한다. 각 도전층(46)은 도전성 라인 구조일 수 있다. 따라서, 희생 재료층(42)은 도전층(46)으로 교체된다.
각 도전층(46)은, 동일한 레벨에 위치하는 복수의 제어 게이트 전극, 및 전기적으로 상호연결하는, 즉, 동일한 레벨에 위치한 복수의 제어 게이트 전극을 전기적으로 단락시키는 워드 라인의 조합으로서 기능할 수 있다. 각 도전층(46) 내의 복수의 제어 게이트 전극은 메모리 스택 구조(55)를 포함하는 수직 메모리 장치를 위한 제어 게이트 전극이다. 즉, 각 도전층(46)은 복수의 수직 메모리 장치에 대한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
후면 차단 유전층(44)의 수평 부분은 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 각각의 최하부 부분으로부터 제거될 수 있다. 평면 유전체 부분(616)은 연속적 도전성 재료층(46L)의 제거 동안 제거될 수 있다. 후면 캐비티(79')는 각 후면 트렌치(79) 내에 존재한다. 에지 밀봉 캐비티는 각 에지 밀봉 트렌치(179) 내에 존재한다.
도 12a 내지 도 12d를 참조하면, 절연 재료층은, 등각 증착 공정에 의해 후면 트렌치(79)에 그리고 접촉-레벨 유전층(73) 위에 형성될 수 있다. 예시적인 등각 증착 공정은, 화학 기상 증착 및 원자층 증착을 포함하지만, 이에 제한되지 않는다. 절연 재료층은, 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기규산염 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료층은 실리콘 산화물을 포함할 수 있다. 절연 재료층은, 예를 들어, 저압 화학 기상 증착(LPCVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 절연 재료층의 두께는 1.5 nm 내지 60 nm 범위에 있을 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
후면 차단 유전층(44)이 존재하는 경우, 절연 재료층은 후면 차단 유전층(44)의 표면 상에 직접 그리고 도전층(46)의 측벽 상에 직접 형성될 수 있다. 후면 차단 유전층{44)이 사용되지 않으면, 절연 재료층은 절연층(32)의 측벽 상에 직접 형성될 수 있고 도전층(46)의 측벽 상에 직접 형성될 수 있다.
접촉-레벨 유전층(73) 위로부터 각 후면 트렌치(79)의 최하부에서 절연 재료층의 수평 부분을 제거하기 위해 이방성 에칭이 수행된다. 후면 트렌치(79)의 절연 재료층의 각각의 나머지 부분은 후면 트렌치 절연 스페이서(74)를 구성한다. 에지 밀봉 트렌치(179)의 절연 재료층의 각각의 나머지 부분은 에지 밀봉 트렌치 절연 스페이서(174)를 구성한다. 후면 캐비티는 후면 트렌치 절연 스페이서(74)에 의해 둘러싸인 각 볼륨 내에 존재한다. 에지 밀봉 캐비티는 에지 밀봉 트렌치 절연 스페이서(174)에 의해 둘러싸인 각 볼륨 내에 존재한다. 반도체 재료층(10)의 최상부면은, 각각의 후면 트렌치(79)의 최하부에서 그리고 각각의 에지 밀봉 트렌치(179)의 최하부에서 물리적으로 노출될 수 있다.
제2 도전형의 도펀트는, 절연 스페이서(74, 174)의 형성 전에 또는 후에 후면 트렌치(79)와 에지 밀봉 트렌치(179) 아래에 있는 반도체 재료층(10)의 표면 부분에 주입될 수 있다. 소스 영역(61)은, 반도체 재료층(10)의 물리적으로 노출된 표면 부분에 전기 도펀트를 주입함으로써 각 후면 캐비티 아래의 반도체 재료층(10)의 표면 부분에 형성될 수 있다. 각 소스 영역(61)은 후면 트렌치 절연 스페이서(74)를 통해 각 개구 아래에 있는 기판(9, 10)의 표면 부분에 형성된다. 주입 공정 동안 주입된 도펀트 원자의 스트래글(straggle)과 후속 활성화 어닐링 공정 동안 주입된 도펀트 원자의 측방향 확산으로 인해, 각 소스 영역(61)은 후면 트렌치 절연 스페이서(74)를 통해 개구의 측방향 범위보다 큰 측방향 범위를 가질 수 있다. 격리 주입 영역(172)은, 반도체 재료층(10)의 각각의 표면 부분을 제2 도전형의 도핑을 갖는 도핑된 반도체 부분으로 변환함으로써 각각의 에지 밀봉 트렌치(179) 아래에 형성될 수 있다. 에지 밀봉 트렌치(179)의 이웃하는 세그먼트들 사이의 측방향 거리에 따라, 격리 주입 영역들(172)의 이웃하는 부분들은 (도 12c에 도시된 바와 같이) 합쳐지거나 (도 12d에 도시된 바와 같이) 합쳐지지 않을 수 있다.
소스 영역(61)과 복수의 기둥 채널 부분(11) 사이에서 연장되는 반도체 재료층(10)의 상측 부분은 복수의 전계 효과 트랜지스터를 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각각의 기둥 채널 부분(11)을 통해 다수의 수직 반도체 채널(60)에 연결된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 기둥 채널 부분(11)과 접촉한다. 교번하는 스택(32, 46) 내의 도전층(46)의 형성시 제공되는 적어도 하나의 최하위 도전층(46)은 수직 NAND 스트링을 위한 소스 선택 게이트 전극을 포함할 수 있다. 교번하는 스택(32, 46) 내의 도전층(46)의 형성시 제공되는 적어도 하나의 최상위 도전층(46)은 수직 NAND 스트링을 위한 드레인 선택 게이트 전극을 포함할 수 있다. 소스 및 드레인 선택 게이트 전극들 사이에 위치하는 도전층(46)은 워드 라인을 포함한다. 각 소스 영역(61)은 기판(9, 10)의 상측 부분에 형성된다. 반도체 채널(59, 11, 60)은 각 소스 영역(61)과 드레인 영역들(63)의 각 세트 사이에서 연장된다. 반도체 채널(59, 11, 60)은 메모리 스택 구조(55)의 수직 반도체 채널(60)을 포함한다.
적어도 하나의 도전성 재료는 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 나머지 비충전 볼륨에 증착될 수 있다. 예를 들어, 적어도 하나의 도전성 재료는 도전성 라이너(76A) 및 도전성 충전 재료 부분(76B)을 포함할 수 있다. 도전성 라이너(76A)는, TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택과 같은 도전성 금속 라이너를 포함할 수 있다. 도전성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 도전성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 도전성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 도전성 재료는, 교번 스택(32, 46) 위에 놓인 접촉-레벨 유전층(73)을 정지층으로서 사용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 사용되는 경우, 접촉-레벨 유전층(73)이 CMP 정지층으로서 사용될 수 있다. 후면 트렌치(79)의 적어도 하나의 도전성 재료의 각각의 나머지 연속 부분은 후면 접촉 비아 구조(76)를 구성한다. 후면 접촉 비아 구조(76)와 후면 트렌치 절연 스페이서(74)의 각각의 연속적 조합은 후면 트렌치 충전 구조(74, 76)를 구성한다. 에지 밀봉 트렌치(179)의 적어도 하나의 도전성 재료의 각각의 연속적인 부분은 에지 밀봉 도전성 비아 구조(176)를 구성한다. 에지 밀봉 트렌치 절연 스페이서(174)와 에지 밀봉 도전성 비아 구조(176)의 각각의 연속 쌍은 에지 밀봉 트렌치 충전 구조(178)를 구성한다.
각각의 후면 접촉 비아 구조(76)는, 교대 스택(32, 46)을 통해 연장되고, 소스 영역(61)의 최상부면과 접촉한다. 후면 차단 유전층(44)이 사용되는 경우, 후면 접촉 비아 구조(76)는 후면 차단 유전층(44)의 측벽과 접촉할 수 있다. 각각의 에지 밀봉 도전성 비아 구조(176)는, 에지 밀봉 트렌치들(179)의 각각 내에 위치하고, 격리 주입 영역들(172)의 각각의 격리 주입 영역의 최상부면과 접촉할 수 있다. 각각의 격리 주입 영역(172)은, 반도체 다이(1000)의 내부와 반도체 다이(1000)의 외부 사이에 반도체 재료층(10)과 함께 측방향 백-투-백 p-n 접합을 형성할 수 있다. 측방향 백-투-백 p-n 접합은, 에지 밀봉 트렌치 충전 구조(178)를 포함하는 에지 밀봉 영역 내에서 측방향 전기 절연을 제공할 수 있다.
도 13a 내지 도 13d를 참조하면, 추가 접촉 비아 구조(88, 86)는, 접촉-레벨 유전층(73)을 통해 그리고 선택적으로 역단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 접촉 비아 구조(88)는 각 드레인 영역(63) 상의 접촉-레벨 유전층(73)을 통해 형성될 수 있다. 명확성을 위해 드레인 접촉 비아 구조(88)는 도 13c 및 도 13d에 도시되지 않는다. 워드 라인 접촉 비아 구조(86)는, 접촉-레벨 유전층(73)을 통해 그리고 역단차형 유전체 재료 부분(65)을 통해 도전층(46) 상에 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 상호연결-레벨 유전층(960) 및 금속 상호연결 구조(980)는 접촉-레벨 유전층(73) 위에 형성될 수 있다. 상호연결-레벨 유전층은 유전체 재료층의 다수의 레벨을 포함할 수 있다. 금속 상호연결 구조(980)는, 드레인 접촉 비아 구조(88), 비트 라인(98), 금속 라인 구조(981), 금속 비아 구조(982), 및 금속 본딩 패드(983)를 포함할 수 있다.
본 개시 내용의 일 양태에 따르면, 금속 상호연결 구조들(980)의 서브세트는, 금속 상호연결 구조들(980)의 서브세트가 각각의 에지 밀봉 트렌치 충전 구조(178)의 최상부면으로부터 각 다이(1000)의 상호연결-레벨 유전층(960)의 최상위면으로 연속적으로 연장되도록 각각의 에지 밀봉 트렌치 충전 구조(178) 위에 형성될 수 있다. 또한, 금속 상호연결 구조들(980)의 서브세트는, 에지 밀봉 트렌치 충전 구조(178)에 의해 밀폐된 에어리어 내에 위치하는 상호연결-레벨 유전층(960)의 전체 볼륨을 연속적으로 둘러쌀 수 있다. 각 반도체 다이(1000) 내에서, 에지 밀봉 트렌치 충전 구조들(178) 위에 놓인 금속 상호연결 구조들(980)의 서브세트와 모든 에지 밀봉 트렌치 충전 구조들(178)의 세트는 에지 밀봉 구조(1010)를 구성한다. 에지 밀봉 구조(1010)는, 반도체 다이(1000)의 활성 영역(1100) 내에서 전기적으로 활성인 메모리 블록들(600)의 전체 세트를 측방향으로 둘러싸고, 반도체 재료층(10)의 최상부면을 포함하는 수평면과 상호연결-레벨 유전층(960)의 최상위면을 포함하는 수평면 사이에 어떠한 개구도 없이 연속적 밀봉면을 제공할 수 있다.
일반적으로, 적어도 하나의 트렌치 충전 재료는, 처리 단계들의 동일한 세트를 사용하여, 후면 트렌치(79), 내부 에지 밀봉 트렌치(179I), 외부 에지 밀봉 트렌치(179O), 및 선택적으로 중간 에지 밀봉 트렌치(179M)에 증착될 수 있다. 내부 에지 밀봉 구조(101I)는 내부 에지 밀봉 트렌치(179I)에 증착된 적어도 하나의 트렌치 충전 재료의 일부를 포함하고, 외부 에지 밀봉 구조(101O)는 외부 에지 밀봉 트렌치(179O)에 증착된 적어도 하나의 트렌치 충전 재료의 일부를 포함하고, 선택적으로, 중간 에지 밀봉 구조(101M)는 중간 에지 밀봉 트렌치(179M)에 증착된 적어도 하나의 트렌치 충전 재료의 일부를 포함한다.
후면 트렌치 충전 구조(74, 76)는, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 후면 트렌치에 위치하는 제1 후면 트렌치 충전 구조, 및 선택적으로 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 제2 후면 트렌치에 위치하는 제2 후면 트렌치 충전 구조를 포함한다. 각각의 제1 후면 트렌치 충전 구조는 각각의 제1 후면 트렌치 내에 위치하고, 각각의 제2 후면 트렌치 충전 구조는 각각의 제2 후면 트렌치 내에 위치한다. 후면 트렌치 충전 구조(74, 76), 내부 에지 밀봉 구조(101I), 외부 에지 밀봉 구조(101O), 및 선택적인 중간 에지 밀봉 구조(101M)의 각각은 적어도 하나의 트렌치 충전 재료의 동일한 세트를 포함한다. 적어도 하나의 트렌치 충전 재료는 절연 스페이서 재료 및 적어도 하나의 도전성 충전 재료를 포함할 수 있다. 절연 스페이서 재료는 후면 트렌치 절연 스페이서(74)와 에지 밀봉 트렌치 절연 스페이서(174)의 재료이다. 절연 스페이서 재료는, 후면 트렌치 충전 구조(74, 76), 내부 에지 밀봉 구조(101I), 외부 에지 밀봉 구조(101O), 및 중간 에지 밀봉 구조(101M)의 각각의 주변 영역에 위치한다. 적어도 하나의 도전성 충전 재료는, 절연 스페이서 재료 내에 매립될 수 있고, 기판(9, 10)의 최상부면과 접촉할 수 있다.
내부 에지 밀봉 구조(101I)는, 복수의 교대 스택(32, 46)을 연속적으로 측방향으로 둘러싸고, 제1 수평 방향(hd1)에 평행한 제1 내부 에지 밀봉 세그먼트들의 한 쌍 및 제1 수평 방향(hd1)에 수직인 제2 내부 에지 밀봉 세그먼트들의 한 쌍을 포함한다. 외부 에지 밀봉 구조(101O)는, 내부 에지 밀봉 구조(101I)를 측방향으로 연속적으로 둘러싸고, 제1 수평 방향(hd1)에 평행한 제1 외부 에지 밀봉 세그먼트들의 한 쌍 및 제1 수평 방향(hd1)에 수직인 제2 외부 에지 밀봉 세그먼트들의 한 쌍을 포함한다. 선택적인 중간 에지 밀봉 구조(101M)도, 내부 에지 밀봉 구조(101I)를 측방향으로 연속적으로 둘러싸고, 제1 수평 방향(hd1)에 평행한 제1 외부 에지 밀봉 세그먼트들의 한 쌍 및 제1 수평 방향(hd1)에 수직인 제2 외부 에지 밀봉 세그먼트들의 한 쌍을 포함한다. 더미 메모리 블록(610) 내에 포함된 절연층(32)과 도전층(46)의 추가 교번 스택은, 제1 내부 에지 밀봉 세그먼트들의 각 세그먼트와 제1 외부 에지 밀봉 세그먼트들의 각 세그먼트의 이웃 쌍 사이에 위치할 수 있다.
후속하여, 기판(9, 10), 연속 절연 재료층(32)의 나머지 부분, 도전층(46), 메모리 개구 충전 구조(58)의 클러스터, 및 적어도 하나의 트렌치 충전 재료의 조합은, 다이싱 채널로서 기능하는 스크라이브 영역(500X 및 500Y)을 따라 다이싱될 수 있다. 일 실시예에서, 다이싱된 반도체 다이(1000)는 메모리 다이를 포함할 수 있다. 일 실시예에서, 스크라이브 영역은, 각 리소그래피 노광 필드(800)의 주변 영역 및 스크라이브 영역(500X) 내에 위치하는 스크라이브 에어리어 메모리 블록(620)의 에어리어에 위치할 수 있다. 모든 다이싱 채널(즉, 스크라이브 영역(500X 및 500Y))은 각 반도체 다이(1000)의 외부 에지 밀봉 트렌치(101O)의 외부에 위치한다.
일 실시예에서, 외부 에지 밀봉 구조(101O)의 세그먼트의 외부에 위치하고 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 메모리 개구 충전 구조(58)의 적어도 2개의 클러스터는, 그 조합의 다이싱 동안 다이싱된다. 메모리 개구 충전 구조(58)의 적어도 2개의 클러스터는 2개의 스크라이브 에어리어 메모리 블록(620) 내에 위치할 수 있다. 다른 일 실시예에서는, 메모리 개구 충전 구조(58)에 추가하여 또는 그 대신에 지지 기둥 구조(20)가 스크라이브 에어리어 메모리 블록(620)에 위치할 수 있다. 지지 기둥 구조(20)는, 지지 기둥 구조(20)와 전기적으로 접촉하는 비트 라인(98)이 없을 수 있다는 점을 제외하고는 메모리 개구 충전 구조(58)와 동일한 구성 및 재료를 가질 수 있다.
도 14c 및 도 14d를 참조하면, 다이싱 후, 반도체 다이(1000)는, 금속 대 금속 본딩, 유전체 본딩, 또는 하이브리드 금속 및 유전체 본딩에 의해 로직 다이(1300)에 본딩될 수 있다. 로직 다이(1300)는 메모리 반도체 다이(1000)를 위한 드라이버 회로(즉, 주변 회로)를 포함할 수 있다. 로직 다이(1300)는, 다른 실리콘 웨이퍼 또는 다른 핸들 기판을 포함할 수 있는 드라이버 회로 기판(1304) 위에 위치하는 CMOS 구성의 트랜지스터와 같은 드라이버 회로 장치(1302)를 포함한다. 로직 다이(1300)는, 또한, 상호연결-레벨 유전층(1360)에 매립된 금속 상호연결 구조(1380)를 포함한다. 금속 상호연결 구조(1380)는 드라이버 회로 장치(1302) 및/또는 드라이버 회로 기판(1304)의 노드와 접촉할 수 있다. 금속 상호연결 구조(1380)는 메모리 다이 본딩 패드(983)에 본딩되는 로직 다이 본딩 패드(1383)를 포함한다.
로직 다이의 금속 상호연결 구조들(1380)의 서브세트는, 메모리 다이(1000)의 메모리 에지 밀봉 구조(1010) 위에 위치하는 로직 다이 본딩 패드(1383)로부터 로직 다이 기판(1304)의 표면까지 연속적으로 연장되는 로직 에지 밀봉 구조(1310)를 포함한다. 또한, 로직 에지 밀봉 구조(1310)는, 드라이버 회로 장치(1302)를 포함하고 메모리 다이(1000)에서 에지 밀봉 구조(1010)에 의해 밀폐된 에어리어에 대응하는 에어리어 내에 위치하는 상호연결-레벨 유전층(1360)의 전체 볼륨을 연속적으로 둘러쌀 수 있다. 따라서, 드라이버 회로 장치(1302)는, 각각의 본딩 패드(1383, 983)를 통해 메모리 에지 밀봉 구조(1010)에 본딩되는 로직 다이 에지 밀봉 구조(1310)에 의해 밀폐되어, 양측 다이(1300, 1000)를 통해 연장되는 연속 에지 밀봉 구조(1310, 1010)를 형성한다.
도 15a 및 도 15b를 참조하면, 본 개시 내용의 제2 실시예에 따른 예시적인 제2 구조는, 더미 메모리 블록(610)의 메모리 어레이 영역(100)을 통하지 않고 계단 영역(300)에 인접하게 메모리 에지 밀봉 구조(1010)를 형성함으로써 예시적인 제1 구조로부터 도출될 수 있다. 스크라이브 에어리어 메모리 블록(620)의 스크라이브 영역(500Y)은 에지 밀봉 구조(1010)의 외부에 형성된다. 도 15a 및 도 15b에 도시된 예시적인 제2 구조는 도 6a 내지 도 6d의 처리 단계에 대응하는 처리 단계에 있다.
도 16a 및 도 16b를 참조하면, 접촉-레벨 유전층(73), 후면 트렌치(79), 및 에지 밀봉 트렌치(179)는 도 7a 내지 도 7g의 처리 단계를 수행함으로써 형성될 수 있다. 본 실시예에서, 에지 밀봉 트렌치(179)는 역단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 대략적인 레이아웃은 도 7a 내지 도 7g에 도시된 예시적인 제1 구조에서와 같이 동일할 수 있다.
도 17a 및 도 17b를 참조하면, 도 12a 내지 도 12c의 처리 단계에서와 같이 반도체 재료층(10)의 표면 부분에 제2 도전형의 도펀트를 주입하여, 소스 영역(61) 및 격리 주입 영역(172)을 형성할 수 있다. 선택적으로, 소스 영역(61)과 격리 주입 영역(172)의 형성은 도 18a 및 도 18b의 처리 단계까지 연기될 수 있다.
도 18a 및 도 18b를 참조하면, 각각의 외부 에지 밀봉 트렌치(179O) 내에 위치하는 희생 재료층(42)의 일부는 전술한 도 8 내지 도 11b의 처리 단계를 수행함으로써 도전층(46)으로 교체될 수 있다. 후면 트렌치 충전 구조(74, 76) 및 에지 밀봉 트렌치 충전 구조(178)는 전술한 도 12a 내지 도 12d의 처리 단계를 수행함으로써 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 도 13a 및 도 13b의 처리 단계는 워드 라인 접촉 비아 구조(86)를 형성하도록 수행될 수 있다. 드레인 접촉 비아 구조(88)(도 20b에 도시됨)도 이 처리 단계에서 형성될 수 있다.
도 20a 내지 도 20c를 참조하면, 도 14a 내지 도 14d의 처리 단계는, 접촉-레벨 유전층(73) 위에 상호연결-레벨 유전층(960) 및 금속 상호연결 구조(980)를 형성하도록 수행될 수 있다. 상호연결-레벨 유전층은 유전체 재료층들의 다수의 레벨을 포함할 수 있다. 금속 상호연결 구조(980)는 비트 라인(98), 금속 비아 구조, 금속 라인 구조, 및 금속 본딩 패드를 포함할 수 있다. 이어서, 로직 다이(1300)는 메모리 다이(1000)에 본딩될 수 있다.
금속 상호연결 구조들(980)의 서브세트는, 금속 상호연결 구조들(980)의 서브세트가 각각의 에지 밀봉 트렌치 충전 구조(178)의 최상부면으로부터 상호연결-레벨 유전층(960)의 최상위면까지 연속적으로 연장되도록, 각각의 에지 밀봉 트렌치 충전 구조(178) 위에 형성될 수 있다. 또한, 금속 상호연결 구조들(980)의 서브세트는, 에지 밀봉 트렌치 충전 구조(178)에 의해 밀폐된 에어리어 내에 위치하는 상호연결-레벨 유전층(960)의 전체 볼륨을 연속적으로 둘러쌀 수 있다. 각각의 반도체 다이(1000) 내에서, 에지 밀봉 트렌치 충전 구조(178) 위에 놓인 금속 상호연결 구조들(980)의 서브세트와 모든 에지 밀봉 트렌치 충전 구조(178)의 세트는, 에지 밀봉 구조(1010)를 구성한다. 에지 밀봉 구조(1010)는, 반도체 다이(1000)의 활성 영역(1100) 내에서 전기적으로 활성인 메모리 블록(600)의 전체 세트를 측방향으로 둘러싸고, 반도체 재료층(10)의 최상부면을 포함하는 수평면과 상호연결-레벨 유전층(960)의 최상위면을 포함하는 수평면 사이에 어떠한 개구도 없이 연속적 밀봉면을 제공할 수 있다. 각각의 반도체 다이(1000)의 에지 밀봉 구조(1010)는 내부 에지 밀봉 구조(101I) 및 외부 에지 밀봉 구조(101O)를 포함할 수 있다. 역단차형 유전체 재료 부분(65)은 복수의 교번하는 스택(32, 46)의 각 서브세트의 단차면 위에 놓인다. (제2 수평 방향(hd2)을 따라 연장되는) 내부 에지 밀봉 구조(101I)의 제2 내부 에지 밀봉 세그먼트는, 각각의 역단차형 유전체 재료 부분(65)의 측벽과 접촉할 수 있다.
도 21a 및 도 21b를 참조하면, 본 개시 내용의 제3 실시예에 따른 예시적인 제3 구조는, 수직으로 교번하는 시퀀스(32, 42)를 패터닝하여, 이전 실시예의 메모리 블록(600, 610, 620)의 중간에 있는 활성 계단 영역(300)에 더하여 더미 계단 영역(300D)을 형성함으로써 예시적인 제1 구조로부터 도출될 수 있다. 활성 계단 영역(300)에서, 워드 라인 및 선택 게이트 전극(46)은 각각의 워드 라인 접촉 비아 구조(86)에 전기적으로 연결된다. 더미 계단 영역(300D)에서, 워드 라인 및 선택 게이트 전극(46)은 각각의 비아 구조에 연결되지 않는다. 본 개시 내용의 제3 실시예에 따른 예시적인 제3 구조는, 활성 계단 영역(300)에 인접하는 것이 아니라 더미 계단 영역(300D)에 인접하는 메모리 에지 밀봉 구조(1010)를 형성함으로써 예시적인 제2 구조로부터 도출될 수 있다. 유전체 재료 부분(165)은 더미 계단 영역(300D) 위에 형성된다. 유전체 재료 부분(165)은, 역단차형 유전체 재료 부분(65)과 동일한 재료를 포함할 수 있고, 역단차형 유전체 재료 부분과 동일한 공정 단계에서 형성될 수 있다. 도 21a 및 도 21b에 도시된 예시적인 제2 구조는 도 6a 내지 도 6d의 처리 단계에 대응하는 처리 단계에 있다.
도 22a 및 도 22b를 참조하면, 접촉-레벨 유전층(73), 후면 트렌치(79), 및 에지 밀봉 트렌치(179)는 도 7a 내지 도 7g의 처리 단계를 수행함으로써 형성될 수 있다. 본 실시예에서, 에지 밀봉 트렌치(179)는 유전체 재료 부분(165)을 통해 형성될 수 있다. 후면 트렌치(79)와 에지 밀봉 트렌치(179)의 대략적인 레이아웃은 도 7a 내지 도 7g에 도시된 예시적인 제1 구조에서와 동일할 수 있다.
도 23a 및 도 23b를 참조하면, 도 12a 내지 도 12c의 공정 단계에서와 같이 반도체 재료층(10)의 표면 부분에 제2 도전형의 도펀트를 주입하여, 소스 영역(61) 및 격리 주입 영역(172)을 형성할 수 있다. 선택적으로, 소스 영역(61) 및 격리 주입 영역(172)의 형성은 도 24a 및 도 24b의 처리 단계까지 연기될 수 있다.
도 24a 및 도 24b를 참조하면, 각각의 외부 에지 밀봉 트렌치(179O) 내에 위치하는 희생 재료층(42)의 일부는, 전술한 도 8 내지 도 11b의 처리 단계를 수행함으로써 도전층(46)으로 교체될 수 있다. 후면 트렌치 충전 구조(74, 76) 및 에지 밀봉 트렌치 충전 구조(178)는 전술한 도 12a 내지 도 12d의 처리 단계를 수행함으로써 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 도 13a 및 도 13b의 처리 단계는 워드 라인 접촉 비아 구조(86)를 형성하도록 수행될 수 있다. 이 처리 단계에서 드레인 접촉 비아 구조(도시하지 않음)도 형성될 수 있다.
도 26a 내지 도 26c를 참조하면, 도 14a 내지 도 14d의 처리 단계는, 접촉-레벨 유전층(73) 위에 상호연결-레벨 유전층(960) 및 금속 상호연결 구조(980)를 형성하도록 수행될 수 있다. 상호연결-레벨 유전층은 유전체 재료층들의 다수의 레벨을 포함할 수 있다. 금속 상호연결 구조(980)는 비트 라인, 금속 비아 구조, 금속 라인 구조, 및 금속 본딩 패드를 포함할 수 있다. 이어서, 로직 다이(1300)는 메모리 다이(1000)에 본딩될 수 있다.
금속 상호연결 구조들(980)의 서브세트는, 금속 상호연결 구조들(980)의 서브세트가 각각의 에지 밀봉 트렌치 충전 구조(178)의 최상부면으로부터 상호연결-레벨 유전층(960)의 최상위면까지 연속적으로 연장되도록, 각각의 에지 밀봉 트렌치 충전 구조(178) 위에 형성될 수 있다. 또한, 금속 상호연결 구조들(980)의 서브세트는, 에지 밀봉 트렌치 충전 구조(178)에 의해 밀폐된 에어리어 내에 위치하는 상호연결-레벨 유전층(960)의 전체 볼륨을 연속적으로 둘러쌀 수 있다. 각각의 반도체 다이(1000) 내에서, 에지 밀봉 트렌치 충전 구조(178) 위에 놓인 금속 상호연결 구조들(980)의 서브세트와 모든 에지 밀봉 트렌치 충전 구조(178)의 세트는 에지 밀봉 구조(1010)를 구성한다. 에지 밀봉 구조(1010)는, 반도체 다이(1000) 내에서 전기적으로 활성인 메모리 블록들(600)의 전체 세트를 측방향으로 둘러싸고, 반도체 재료층(10)의 최상부면을 포함하는 수평면과 상호연결-레벨 유전층(960)의 최상위면을 포함하는 수평면 사이에 어떠한 개구도 없이 연속적 밀봉면을 제공할 수 있다. 각각의 반도체 다이(1000)의 에지 밀봉 구조(1010)는 내부 에지 밀봉 구조(101I) 및 외부 에지 밀봉 구조(101O)를 포함할 수 있다.
도 27a 및 도 27b를 참조하면, 본 개시 내용의 제4 실시예에 따른 제4 예시구조는, 에지 밀봉 구조(1010)의 에어리어에서 희생 재료층(42)을 도전층(46)으로 교체하지 않음으로써 제1 예시 구조로부터 도출될 수 있다. 따라서, 에지 밀봉 트렌치 충전 구조(178)는 실리콘 질화물층과 같은 절연층(32)과 희생 재료층(42)의 교번 스택을 통해 연장된다. 도 27a 및 도 27b에 도시된 제4 예시적인 구조는 도 6a 내지 도 6d에 도시된 예시적인 제1 구조와 동일 할 수 있다.
도 28a 및 도 28b를 참조하면, 접촉-레벨 유전층(73), 후면 트렌치(79), 및 에지 밀봉 트렌치(179)는 도 7a 내지 도 7g의 처리 단계를 수행함으로써 형성될 수 있다. 본 실시예에서, 에지 밀봉 트렌치(179)는 각각 수직으로 교번하는 시퀀스(32, 42)를 통해 형성될 수 있다. 에지 밀봉 트렌치(179)의 레이아웃은 도 7d 내지 도 7g에 도시된 예시적인 제1 구조에서와 동일할 수 있다. 본 실시예에서, 후면 트렌치(79)의 레이아웃은, 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 에지 밀봉 트렌치(179)에 근접한 제2 후면 트렌치들의 서브세트가 생략되도록, 도 7e 내지 도 7g에 도시된 레이아웃으로부터 수정될 수 있다.
도 29a 및 도 29b를 참조하면, 도 12a 내지 도 12c의 처리 단계에서와 같이 반도체 재료층(10)의 표면 부분에 제2 도전형의 도펀트를 주입하여, 소스 영역(61) 및 격리 주입 영역(172)을 형성할 수 있다. 선택적으로, 소스 영역(61) 및 격리 주입 영역(172)의 형성은 도 30a 및 도 30b의 처리 단계까지 연기될 수 있다.
도 30a 및 도 30b를 참조하면, 실리콘 산화물과 같은 장벽 유전체 재료는, 적어도 에지 밀봉 트렌치(179)에 그리고 선택적으로 후면 트렌치(79)에 등각으로 증착될 수 있다. 반응성 이온 에칭 공정과 같은 이방성 에칭 공정은 장벽 유전체 재료의 수평 부분을 제거하도록 수행될 수 있다. 장벽 유전체 재료의 나머지 수직 부분은 장벽 유전체 스페이서(173)를 구성한다. 내부 장벽 유전체 스페이서 및 외부 장벽 유전체 스페이서는 각각의 에지 밀봉 트렌치(179) 내에 형성될 수 있다. 각 장벽 유전체 스페이서(173)의 두께는, 장벽 유전체 스페이서(173)가 에칭 장벽으로서 효과적으로 기능하도록 선택될 수 있다. 예를 들어, 각 장벽 유전체 스페이서(173)는, 실리콘 산화물을 포함할 수 있으며, 30 nm 내지 600 nm 범위의 두께를 가질 수 있다. 후면 트렌치(79)에서의 추가 장벽 유전체 스페이서의 형성은, 예를 들어, 장벽 유전체 재료의 증착 전에 후면 트렌치(79)를 (비정질 실리콘 또는 비정질 탄소와 같은) 희생 재료로 충전함으로써 방지될 수 있다. 희생 재료는 장벽 유전체 스페이서(173)의 형성 후에 후면 트렌치(79)로부터 제거될 수 있다.
도 31a 및 도 31b를 참조하면, 각각의 외부 에지 밀봉 트렌치(179O) 내에 위치하는 희생 재료층(42)의 일부는, 전술한 도 8 내지 도 11b의 처리 단계를 수행함으로써 도전층(46)으로 교체될 수 있다. 그러나, 장벽 유전체 스페이서(173)의 존재로 인해, 희생 재료층(42)은 에지 밀봉 영역(400)에서 에칭되지 않으며 또는 제거되지 않는다. 후면 트렌치 충전 구조(74, 76)는 절연층(32)과 도전층(46)의 교번 스택을 통해 형성되며, 에지 밀봉 트렌치 충전 구조(178)는 전술한 도 12a 내지 도 12d의 처리 단계를 수행함으로써 절연층(32)과 희생 재료층(42)의 교번 스택을 통해 형성된다.
도 32a 및 도 32b를 참조하면, 도 13a 및 도 13b의 처리 단계는 워드 라인 접촉 비아 구조(86)를 형성하도록 수행될 수 있다. 이 처리 단계에서는 드레인 접촉 비아 구조(도시되지 않음)도 형성될 수 있다.
도 33a 내지 도 33c를 참조하면, 도 14a 내지 도 14d의 처리 단계는, 접촉-레벨 유전층(73) 위에 상호연결-레벨 유전층(960) 및 금속 상호연결 구조(980)를 형성하도록 수행될 수 있다. 상호연결-레벨 유전층은 유전체 재료층들의 다수의 레벨을 포함할 수 있다. 금속 상호연결 구조(980)는 비트 라인, 금속 비아 구조, 금속 라인 구조, 및 금속 본딩 패드를 포함할 수 있다. 이어서, 로직 다이(1300)는 메모리 다이(1000)에 본딩될 수 있다.
도 34a 및 도 34b를 참조하면, 본 개시 내용의 제5 실시예에 따른 예시적인 제5 구조는, 후면 접촉 비아 구조(76)와 동시가 아니라 워드 라인 접촉 비아 구조(86)와 동시에 에지 밀봉 트렌치 충전 구조(178)를 형성함으로써 예시적인 제1 구조로부터 도출될 수 있다. 도 34a 및 도 34b에 도시된 예시적인 제5 구조는 도 6a 내지 도 6d에 예시된 예시적인 제1 구조와 동일할 수 있다.
도 35a 및 도 35b를 참조하면, 접촉-레벨 유전층(73) 및 후면 트렌치(79)는 도 7a 내지 도 7g의 처리 단계를 수행함으로써 형성될 수 있다. 본 실시예에서, 에지 밀봉 트렌치(179)는 나중의 단계 동안 형성된다.
도 36a 및 도 36b를 참조하면, 후면 트렌치에 인접하게 위치하는 희생 재료층(42)의 일부는, 전술한 도 8 내지 도 11b의 처리 단계를 수행함으로써 도전층(46)으로 교체된다. 후면 트렌치 충전 구조(74, 76)는, 전술한 도 12a 내지 도 12d의 처리 단계를 수행함으로써 절연층(32)과 도전층(46)의 교번 스택을 통해 후면 트렌치(79)에 형성된다.
도 37a 및 도 37b를 참조하면, 워드 라인 접촉 비아(85) 및 에지 밀봉 트렌치(179)는 동일한 에칭 단계 동안 형성된다. 워드 라인 접촉 비아(85)는 계단 영역(300)에서 도전층(46)으로 연장된다. 에지 밀봉 트렌치(179)는 제1 실시예에서와 동일한 위치에 위치한다.
도 38a 및 도 38b를 참조하면, 제2 도전형의 도펀트가, 도 12a 내지 도 12c의 처리 단계에서와 같이 에지 밀봉 트렌치(179)를 통해 반도체 재료층(10)의 표면 부분에 주입되어, 소스 영역(61)과 격리 주입 영역(172)을 형성할 수 있다.
도 39a 및 도 39b를 참조하면, 도 13a 및 도 13b의 처리 단계는 워드 라인 접촉 비아(85)에 워드 라인 접촉 비아 구조(86)를 형성하도록 수행될 수 있다. 에지 밀봉 트렌치 충전 구조(178)는 워드 라인 접촉 비아 구조(86)와 동일한 증착 단계 동안 에지 밀봉 트렌치(179)에 형성된다. 따라서, 워드 라인 접촉 비아 구조(86) 및 에지 밀봉 트렌치 충전 구조(178)는 금속 질화물 장벽(예를 들어, TiN) 및 텅스텐 충전물과 같은 동일한 재료 또는 재료들을 포함할 수 있다.
도 40a 내지 도 40b를 참조하면, 도 14a 내지 도 14d의 처리 단계는, 접촉-레벨 유전층(73) 위에 상호연결-레벨 유전층(960) 및 금속 상호연결 구조(980)를 형성하도록 수행될 수 있다. 상호연결-레벨 유전층은 유전체 재료층들의 다수의 레벨을 포함할 수 있다. 금속 상호연결 구조(980)는 비트 라인, 금속 비아 구조, 금속 라인 구조, 및 금속 본딩 패드를 포함할 수 있다. 이어서, 로직 다이(1300)는 메모리 다이(1000)에 본딩될 수 있다.
제5 실시예와 유사하게, 에지 밀봉 트렌치 충전 구조(178)는, 제2 및 제3 실시예의 대체 공정에서 후면 접촉 비아 구조(76)와 동시가 아니라 워드 라인 접촉 비아 구조(86)와 동시에 형성될 수 있다. 이러한 대체 공정에서, 워드 라인 접촉 비아(85) 및 에지 밀봉 트렌치(179)는, 동일한 에칭 단계 동안 형성되고, 이어서 동일한 증착 단계 동안 각각의 워드 라인 접촉 비아 구조(86) 및 에지 밀봉 트렌치 충전 구조(178)로 충전된다.
전술한 바와 같이, 각 반도체 다이(1000)의 크기와 메모리 용량은, 도 7a 내지 도 7g의 공정 단계에서 후면 트렌치(79) 및/또는 에지 밀봉 트렌치(179)를 패터닝하기 위한 리소그래피 마스크를 선택하기 전에 임의의 시점에서 선택될 수 있다. 도 41a 및 도 41b는 반도체 다이(1000)의 예시적인 2개의 구성을 도시한다. 도 41a는 반도체 다이(1000)가 512 GB의 데이터를 저장하도록 구성된 메모리 다이인 경우에 해당한다. 도 41b는 반도체 다이(1000)가 1 TB의 데이터를 저장하도록 구성된 메모리 다이인 경우에 해당한다. 도 41b에 도시된 반도체 다이(1000)는, 도 41a에 도시된 반도체 다이(1000)보다 2배 많은 수의 메모리 블록(600)을 포함할 수 있다. 마찬가지로, 로직 다이(1300)의 크기와 구성은 메모리 다이(1000)의 원하는 크기 및 메모리 용량에 기초하여 선택될 수 있다. 따라서, 로직 다이의 크기 및 메모리 용량이 선택되면, 대응하는 로직 다이(1300)가 메모리 다이(1000)와의 본딩을 위해 선택된다.
일 실시예에서, 각 메모리 다이(1000)의 메모리 평면(1020)의 수는, 도 7a 내지 도 7g의 처리 단계에서 후면 트렌치(79) 및/또는 에지 밀봉 트렌치(179)를 패터닝하기 위한 리소그래피 마스크를 선택하기 전에 임의의 시점에서 선택될 수 있다. 도 42a 및 도 42b는 메모리 다이(1000)의 예시적인 2개의 구성을 도시한다. 도 42a는, 메모리 다이(1000)가 2개의 메모리 평면(1020)을 포함하고, 비트 라인(98)이 제2 수평 방향(hd2)으로 메모리 다이(1000)의 전체 폭을 연장하는 경우에 대응한다. 도 42b는 메모리 다이(1000)가 4개의 메모리 평면(1020)을 포함하는 경우에 대응한다. 본 실시예에서, 각 비트 라인(98)은 제2 수평 방향(hd2)으로 메모리 다이(1000)의 폭의 일부만을 연장한다. 즉, 비트 라인(98)은 각 메모리 평면(1020)에서만 연장되고 인접한 메모리 평면(1020)으로는 연장되지 않는다. 도 42b에 도시된 메모리 다이(1000)는, 도 42a에 도시된 메모리 다이(1000)보다 2배 많은 메모리 평면(1020)을 포함할 수 있고, 도 41a에 도시된 메모리 다이(1000)보다 2배 많은 메모리 블록(600)을 포함할 수 있다.
모든 도면을 참조하고 본 개시 내용의 다양한 실시예에 따르면, 반도체 다이를 제공하며, 이 반도체 다이는, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 후면 트렌치들(79)에 의해 서로 측방향으로 분리된 도전층들(46)과 절연층들(32)의 복수의 교번 스택; 복수의 교번 스택(32, 46)의 각각을 통해 수직으로 연장되는 메모리 스택 구조들(55)의 어레이; 복수의 교번 스택(32, 46)을 연속적으로 측방향으로 둘러싸는 내부 에지 밀봉 구조(101I); 내부 에지 밀봉 구조(101I)를 연속적으로 측방향으로 둘러싸는 외부 에지 밀봉 구조(101O); 및 내부 에지 밀봉 구조(101I)와 상기 외부 에지 밀봉 구조(101O) 사이에 위치하는 (더미 메모리 블록(610 및/또는 630)에 위치할 수 있는) 절연층들(32)과 도전층들(46)의 추가 교번 스택들을 포함한다.
제1 실시예 내지 제4 실시예에서, 제1 후면 트렌치 충전 구조(74, 76)는 각각의 제1 후면 트렌치(79) 내부에 위치할 수 있고, 제1 후면 트렌치 충전 구조(74, 76), 내부 에지 밀봉 구조(101I), 및 외부 에지 밀봉 구조(101O)의 각각은 하나의 트렌치 충전 재료의 동일한 세트를 포함한다. 일 실시예에서, 적어도 하나의 트렌치 충전 재료는, 제1 후면 트렌치 충전 구조(74, 76), 내부 에지 밀봉 구조(101I), 및 외부 에지 밀봉 구조(101O)의 각각의 주변 영역에 위치하는 절연 스페이서 재료(후면 절연 스페이서(74)와 에지 밀봉 트렌치 절연 스페이서(174)의 재료임), 및 절연 스페이서 재료 내에 매립되고 기판(9, 10)의 최상부면과 접촉하는 (후면 접촉 비아 구조(76)와 에지 밀봉 접촉 비아 구조(176)의 재료일 수 있는) 도전성 충전 재료를 포함한다.
제5 실시예에서, 워드 라인 접촉 비아 구조(86)는 계단 영역(300)에서 도전층(46)과 접촉하고, 워드 라인 접촉 비아 구조(86), 내부 에지 밀봉 구조(101I), 및 외부 에지 밀봉 구조(101O)의 각각은 적어도 하나의 도전성 재료의 동일한 세트를 포함한다.
일 실시예에서, 메모리 스택 구조들(55)의 추가 어레이는 절연층(32)과 도전층(46)의 추가 교번 스택을 통해 수직으로 연장된다. 메모리 스택 구조들(55)의 추가 어레이는 전기적으로 비활성일 수 있다.
일 실시예에서, 복수의 교번 스택(32, 46)을 통해 연장되는 메모리 스택 구조(55)의 어레이 내에 그리고 메모리 스택 구조들(55)의 추가 어레이 내에 위치하는 각각의 메모리 스택 구조(55)는 수직 반도체 채널(60) 및 메모리 막(50)을 포함한다. 메모리 막(50)은, 수직 반도체 채널(60)과 접촉하는 터널링 유전체 (56), 및 터널링 유전체(56)와 접촉하는 전하 저장층(54)을 포함한다.
일 실시예에서, 각각의 교번 스택(32, 46)과 각각의 교번 스택을 통해 연장되는 메모리 스택 구조(55)의 조합은 메모리 블록(600)을 포함하고, 각각의 추가 교번 스택(32, 46)과 각각의 추가 교번 스택을 통해 연장되는 메모리 스택 구조(55)의 조합은 더미 메모리 블록(610, 630)을 포함한다. 일 실시예에서, 스크라이브 에어리어 메모리 블록(620)은, 반도체 다이(1000)가 다이싱되는 스크라이브 에어리어(500X)에 위치하는 다이싱 에어리어 교번 스택(32, 46) 및 메모리 스택 구조(55)를 포함한다.
일 실시예에서, 내부 에지 밀봉 구조(101I)와 외부 에지 밀봉 구조(101O)의 각각은, 기판(9, 10)의 최상부면으로부터 (금속 본딩 패드의 표면을 포함하는 수평면 내에 있을 수 있는) 상호연결-레벨 유전체 재료층(960)의 최상위면까지 연속적으로 연장되는 금속 상호연결 구조들(980)의 각각의 수직 스택을 포함한다. 일 실시예에서, 금속 상호연결 구조들(980)의 각각의 수직 스택은 적어도 2개의 금속 비아 구조 및 적어도 2개의 금속 라인 구조를 포함한다. 적어도 2개의 금속 비아 구조와 적어도 2개의 금속 라인 구조의 각각은 복수의 교대 스택(32, 46)의 전체 에어리어 주위로 연속적으로 연장된다. 다른 일 실시예에서, 반도체 다이(1000)는 CMOS 구성의 트랜지스터와 같은 드라이버 회로 장치(1302)를 포함하는 로직 다이(1300)에 본딩된다.
일 실시예에서, 내부 에지 밀봉 구조(101I)는, 제1 수평 방향(hd1)에 평행한 제1 내부 에지 밀봉 세그먼트들의 한 쌍 및 제1 수평 방향(hd1)에 수직인 제2 내부 에지 밀봉 세그먼트들의 한 쌍을 포함한다. 외부 에지 밀봉 구조(101O)는, 제1 수평 방향에 평행한 제1 외부 에지 밀봉 세그먼트들의 한 쌍 및 제1 수평 방향에 수직인 제2 외부 에지 밀봉 세그먼트들의 한 쌍을 포함한다. 절연층과 도전층의 추가 교번 스택은, 제1 내부 에지 밀봉 세그먼트들의 각 세그먼트와 제1 외부 에지 밀봉 세그먼트들의 각 세그먼트의 이웃 쌍 사이에 위치하고, 절연층들과 도전층들의 추가 교번 스택들의 각각은, 제1 내부 에지 밀봉 세그먼트들의 각 세그먼트와 제2 내부 에지 밀봉 세그먼트들의 각 세그먼트의 측벽들의 이웃 쌍과 접촉한다.
일 실시예에서, 제2 후면 트렌치(79)는, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 반도체 다이(100)의 기하학적 중심을 향하여 제2 내부 에지 밀봉 세그먼트로부터 내측으로 측방향으로 오프셋될 수 있고, 복수의 교번 스택(32, 46)의 각 서브세트와 접촉할 수 있다. 역단차형 유전체 재료 부분(65)은 복수의 교번 스택(32, 46)의 각 서브세트의 단차면 위에 놓일 수 있다. 제2 내부 에지 밀봉 세그먼트는, 역단차형 유전체 재료 부분들(65)의 각 부분의 측벽과 접촉할 수 있다.
내부 및 외부 에지 밀봉 구조(101I, 101O)는, 제1 실시예 및 제5 실시예에서와 같이 교번 스택(32, 46)을 통해 연장될 수 있거나, 또는 제2 실시예에서와 같이 워드 라인 접촉 비아 구조(86)가 도전층(46)과 접촉하는 교대 스택의 계단 영역(300)에 인접하여 위치할 수 있거나, 제3 실시예에서와 같이 교번 스택(32, 46)의 더미 계단 영역(300D)에 인접하게 위치할 수 있다.
본 개시 내용의 다양한 실시예는 반도체 다이(1000)의 더욱 빠른 제조를 제공할 수 있다. 예를 들어, 반도체 다이(1000)는, 특정 메모리 용량 요구 사항이 있는 반도체 다이(1000)의 주문을 확인하기 전에 도 6a 내지 도 6d의 처리 단계까지 제조될 수 있다. 일단 반도체 다이(1000)에 대한 메모리 용량의 요구 사항이 알려지면, 나머지 처리 단계를 수행하여 에지 밀봉 구조(1010)에 대한 마스크 레이아웃을 변경함으로써 반도체 다이(1000)의 제조를 완료할 수 있으며, 이에 따라 반도체 다이(1000)를 제조하기 위한 턴어라운드(turnaround) 시간을 효과적으로 줄일 수 있다.
전술한 내용이 특정 실시예를 언급하지만, 본 개시 내용이 이에 제한되지 않는다는 점을 이해할 것이다. 통상의 기술자는, 개시된 실시예를 다양하게 수정할 수 있고 이러한 수정이 본 개시 내용의 범위 내에 있도록 의도된다는 점을 인식할 것이다. 서로의 대안이 아닌 모든 실시예 간에는 호환성이 있는 것으로 추정된다. "포함한다"(comprise) 또는 "포함한다"(include)라는 용어는, 명시적으로 달리 언급되지 않는 한, "본질적으로 이루어진다"라는 용어 또는 "이루어진다"라는 용어가 "포함한다"(comprise) 또는 "포함한다"(include)라는 용어를 대체하는 모든 실시예를 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시 내용에 예시된 경우, 본 개시 내용은, 이러한 치환이 명백히 금지되지 않거나 통상의 기술자에게 불가능한 것으로 알려져 있지 않다면 기능적으로 동등한 다른 임의의 호환가능한 구조 및/또는 구성으로 실시될 수 있음을 이해할 수 있다. 본원에 인용된 모든 간행물, 특허 출원, 및 특허의 전문은 본원에 참조로 원용된다.

Claims (20)

  1. 반도체 다이로서,
    제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치들에 의해 서로 측방향으로 분리된 도전층들과 절연층들의 복수의 교번 스택;
    상기 복수의 교번 스택의 각각을 통해 수직으로 연장되는 메모리 스택 구조들의 어레이;
    상기 복수의 교번 스택을 연속적으로 측방향으로 둘러싸는 내부 에지 밀봉 구조;
    상기 내부 에지 밀봉 구조를 연속적으로 측방향으로 둘러싸는 외부 에지 밀봉 구조; 및
    상기 내부 에지 밀봉 구조와 상기 외부 에지 밀봉 구조 사이에 위치하는 절연층들과 도전층들의 추가 교번 스택들을 포함하는, 반도체 다이.
  2. 제1항에 있어서, 상기 제1 후면 트렌치들 내에 각각 위치하는 제1 후면 트렌치 충전 구조들을 더 포함하고, 상기 제1 후면 트렌치 충전 구조들, 상기 내부 에지 밀봉 구조 및 상기 외부 에지 밀봉 구조의 각각은 적어도 하나의 트렌치 충전 재료의 동일한 세트를 포함하는, 반도체 다이.
  3. 제2항에 있어서, 상기 적어도 하나의 트렌치 충전 재료는,
    상기 제1 후면 트렌치 충전 구조들, 상기 내부 에지 밀봉 구조, 및 상기 외부 에지 밀봉 구조의 각각의 주변 영역에 위치하는 절연 스페이서 재료; 및
    상기 절연 스페이서 재료 내에 매립되고 기판의 최상부면과 접촉하는 도전성 충전 재료를 포함하는, 반도체 다이.
  4. 제1항에 있어서, 계단 영역에서 상기 도전층들과 접하는 워드 라인 접촉 비아 구조들을 더 포함하고, 상기 워드 라인 접촉 비아 구조들, 상기 내부 에지 밀봉 구조, 및 상기 외부 에지 밀봉 구조의 각각은, 적어도 하나의 도전성 재료의 동일한 세트를 포함하는, 반도체 다이.
  5. 제1항에 있어서, 메모리 스택 구조들의 추가 어레이들이 상기 절연층들과 도전층들의 추가 교번 스택들을 통해 수직으로 연장되는, 반도체 다이.
  6. 제5항에 있어서, 상기 메모리 스택 구조들의 어레이들 내에 및 상기 메모리 스택 구조들의 추가 어레이들 내에 위치하는 각 메모리 스택 구조는, 수직 반도체 채널 및 메모리 막을 포함하는, 반도체 다이.
  7. 제6항에 있어서, 상기 메모리 막은, 상기 수직 반도체 채널과 접촉하는 터널링 유전체, 및 상기 터널링 유전체와 접촉하는 전하 저장층을 포함하는, 반도체 다이.
  8. 제1항에 있어서,
    각 교번 스택과 각 교번 스택을 통해 연장되는 상기 메모리 스택 구조들의 조합은 메모리 블록을 포함하고,
    상기 추가 교번 스택의 각각과 각 추가 교번 스택을 통해 연장되는 상기 메모리 스택 구조들의 조합은 더미 메모리 블록을 포함하는, 반도체 다이.
  9. 제8항에 있어서, 다이싱 에어리어 교번 스택 및 상기 반도체 다이가 다이싱되는 스크라이브 에어리어에 위치하는 메모리 스택 구조들을 포함하는 스크라이브 에어리어 메모리 블록을 더 포함하는, 반도체 다이.
  10. 제1항에 있어서,
    상기 내부 에지 밀봉 구조와 상기 외부 에지 밀봉 구조의 각각은, 기판의 최상부면으로부터 상호연결-레벨 전체 재료층들의 최상위면까지 연속적으로 연장되는 금속 상호연결 구조들의 각 수직 스택을 포함하고,
    상기 금속 상호연결 구조들의 각 수직 스택은, 본딩 패드, 적어도 2개의 금속 비아 구조, 및 적어도 2개의 금속 라인 구조를 포함하고,
    상기 적어도 2개의 금속 비아 구조와 상기 적어도 2개의 금속 라인 구조의 각각은, 상기 복수의 교번 스택의 전체 에어리어 둘레로 연속적으로 연장되는, 반도체 다이.
  11. 제10항에 있어서, 상기 반도체 다이는 드라이버 회로 장치들을 포함하는 로직 다이에 본딩되는, 반도체 다이.
  12. 제1항에 있어서,
    상기 내부 에지 밀봉 구조는, 상기 제1 수평 방향에 평행한 한 쌍의 제1 내부 에지 밀봉 세그먼트들 및 상기 제1 수평 방향에 수직인 한 쌍의 제2 내부 에지 밀봉 세그먼트들을 포함하고,
    상기 외부 에지 밀봉 구조는, 상기 제1 수평 방향에 평행한 한 쌍의 제1 외부 에지 밀봉 세그먼트들 및 상기 제1 수평 방향에 수직인 한 쌍의 제2 외부 에지 밀봉 세그먼트들을 포함하고,
    상기 절연층들과 도전층들의 추가 교번 스택들은, 상기 제1 내부 에지 밀봉 세그먼트들의 각 제1 내부 에지 밀봉 세그먼트와 상기 제1 외부 에지 밀봉 세그먼트들의 각 제1 외부 에지 밀봉 세그먼트의 이웃 쌍 사이에 위치하고,
    상기 절연층들과 도전층들의 추가 교번 스택들의 각각은, 상기 제1 내부 에지 밀봉 세그먼트들의 각 제1 내부 에지 밀봉 세그먼트와 상기 제2 내부 에지 밀봉 세그먼트들의 각 제2 내부 에지 밀봉 세그먼트의 이웃 쌍의 측벽들과 접촉하는, 반도체 다이.
  13. 제12항에 있어서,
    상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되고, 상기 반도체 다이의 기하학적 중심을 향하여 상기 제2 내부 에지 밀봉 세그먼트들로부터 내측으로 측방향으로 오프셋되고, 상기 복수의 교번 스택의 각 서브세트와 접촉하는 제2 후면 트렌치들; 및
    상기 복수의 교번 스택의 각 서브세트의 단차면들 위에 놓이는 역단차형(retro-stepped) 유전체 재료 부분들을 더 포함하고,
    상기 제2 내부 에지 밀봉 세그먼트들은 상기 역단차형 유전체 재료 부분들의 각 역단차형 유전체 재료 부분의 측벽과 접촉하는, 반도체 다이.
  14. 제1항에 있어서, 상기 내부 및 외부 에지 밀봉 구조들은, 상기 교번 스택들을 통해 연장되고, 워드 라인 접촉 비아 구조들이 상기 도전층들과 접촉하는 상기 교번 스택들의 계단 영역들에 인접하게 위치하거나 상기 교번 스택들의 더미 계단 영역들에 인접하게 위치하는, 반도체 다이.
  15. 반도체 구조를 형성하는 방법으로서,
    기판 위에 연속 절연층들과 연속 희생 재료층들의 수직 교번 시퀀스를 형성하는 단계;
    상기 수직 교번 시퀀스를 통해 메모리 개구 충전 구조들의 클러스터들을 형성하는 단계;
    상기 수직 교번 시퀀스를 통해 후면 트렌치들, 내부 에지 밀봉 트렌치, 및 외부 에지 밀봉 트렌치를 형성하는 단계로서, 상기 내부 에지 밀봉 트렌치는 메모리 스택 구조들의 클러스터들 중의 제1 클러스터들을 측방향으로 둘러싸고, 상기 후면 트렌치들은 상기 제1 클러스터들의 이웃 쌍들 사이에서 제1 수평 방향을 따라 측방향으로 연장되는 제1 후면 트렌치들을 포함하고, 상기 외부 에지 밀봉 트렌치는 상기 내부 에지 밀봉 트렌치를 측방향으로 둘러싸고, 메모리 개구 충전 구조들의 제2 클러스터는 상기 내부 및 외부 에지 밀봉 트렌치들 사이에 존재하는, 단계;
    상기 연속 희생 재료층들의 잔여 부분들을 적어도 하나의 도전성 재료로 교체함으로써, 도전층들을 형성하는 단계; 및
    동일한 증착 단계 동안 상기 후면 트렌치들, 상기 내부 에지 밀봉 트렌치, 및 상기 외부 에지 밀봉 트렌치에 적어도 하나의 트렌치 충전 재료를 증착하는 단계를 포함하고,
    내부 에지 밀봉 구조는, 상기 내부 에지 밀봉 트렌치에 증착된 상기 적어도 하나의 트렌치 충전 재료의 부분들을 포함하고, 외부 에지 밀봉 구조는, 상기 외부 에지 밀봉 트렌치에 증착된 상기 적어도 하나의 트렌치 충전 재료의 부분들을 포함하는, 방법.
  16. 제15항에 있어서,
    메모리 개구 충전 구조들의 각 클러스터는, 상기 제1 수평 방향을 따라 배열된 메모리 스택 구조들의 다수의 행을 포함하고,
    상기 메모리 개구 충전 구조들의 클러스터들은, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 균일한 블록간 피치(block-to-block pitch)만큼 서로 측방향으로 이격된, 방법.
  17. 제16항에 있어서, 상기 기판, 상기 연속 절연 재료층들의 잔여 부분들, 상기 도전층들, 상기 메모리 개구 충전 구조들의 클러스터들, 및 상기 적어도 하나의 트렌치 충전 재료의 조합을 다이싱 채널들을 따라 다이싱하는 단계를 더 포함하고,
    상기 다이싱 채널들은 상기 외부 에지 밀봉 트렌치의 외부에 위치하고, 상기 외부 에지 밀봉 트렌치의 외부에 위치하는 메모리 개구 충전 구조들의 적어도 2개의 클러스터는 상기 다이싱하는 단계를 통해 다이싱되는, 방법.
  18. 제15항에 있어서, 드라이버 회로 장치들을 포함하는 로직 다이를 상기 반도체 구조에 본딩하는 단계를 더 포함하는, 방법.
  19. 제15항에 있어서,
    상기 후면 트렌치들, 상기 내부 에지 밀봉 트렌치, 및 상기 외부 에지 밀봉 트렌치는 동일한 이방성 에칭 공정에 의해 동시에 형성되고,
    상기 적어도 하나의 트렌치 충전 재료는, 상기 제1 후면 트렌치 충전 구조들, 상기 내부 에지 밀봉 구조, 및 상기 외부 에지 밀봉 구조의 각각의 주변 영역에 위치하는 절연 스페이서 재료, 및 상기 절연 스페이서 재료 내에 매립되고 상기 기판의 최상부면과 접촉하는 도전성 충전 재료를 포함하는, 방법.
  20. 반도체 구조를 형성하는 방법으로서,
    각 계단 영역들을 포함하는 도전층들과 절연층들의 복수의 교번 스택, 및 상기 복수의 교번 스택의 각각을 통해 수직으로 연장되는 메모리 스택 구조들의 어레이를 제공하는 단계;
    상기 계단 영역 위에 절연 재료를 형성하는 단계;
    동일한 에칭 단계 동안 상기 절연 재료를 통해 워드 라인 접촉 비아들을 에칭하고 상기 교번 스택들 둘레의 내부 에지 밀봉 트렌치와 외부 에지 밀봉 트렌치를 에칭하는 단계; 및
    동일한 증착 단계 동안 상기 워드 라인 접촉 비아들, 상기 내부 에지 밀봉 트렌치, 및 상기 외부 에지 밀봉 트렌치에 적어도 하나의 충전 재료를 증착하여, 상기 계단 영역에서 상기 도전층들과 접촉하는 각 워드 라인 접촉 비아 구조들, 상기 복수의 교번 스택을 연속적으로 측방향으로 둘러싸는 내부 에지 밀봉 구조, 및 상기 내부 에지 밀봉 구조 및 상기 내부 에지 밀봉 구조와 상기 외부 에지 밀봉 구조 사이에 위치하는 절연층들과 도전층들의 추가 교번 스택들 모두를 연속적으로 측방향으로 둘러싸는 외부 에지 밀봉 구조를 형성하는 단계를 포함하는, 방법.
KR1020217019756A 2019-10-29 2020-03-22 가변 다이 크기 메모리 장치 및 그 제조 방법 KR102592508B1 (ko)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
US11302710B2 (en) 2020-01-10 2022-04-12 Micron Technology, Inc. Foundational supports within integrated assemblies
US11646283B2 (en) 2020-01-28 2023-05-09 Sandisk Technologies Llc Bonded assembly containing low dielectric constant bonding dielectric material
US11398599B2 (en) * 2020-06-29 2022-07-26 Micron Technology, Inc. Methods for forming memory devices, and associated devices and systems
US11444069B2 (en) * 2020-06-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. 3D semiconductor package including memory array
CN113169188A (zh) * 2021-03-22 2021-07-23 长江存储科技有限责任公司 三维存储器件及其形成方法
US11758730B2 (en) 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
US11925027B2 (en) 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation
KR20230134739A (ko) * 2022-03-15 2023-09-22 에스케이하이닉스 주식회사 반도체 장치
CN117038645B (zh) * 2023-10-10 2023-12-22 合肥新晶集成电路有限公司 半导体结构及其制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7453128B2 (en) 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2010074106A (ja) 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
US8125054B2 (en) 2008-09-23 2012-02-28 Texas Instruments Incorporated Semiconductor device having enhanced scribe and method for fabrication
US8168529B2 (en) 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8785246B2 (en) 2012-08-03 2014-07-22 Plx Technology, Inc. Multiple seal-ring structure for the design, fabrication, and packaging of integrated circuits
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
US9818759B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
US10354987B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10115681B1 (en) 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10381362B1 (en) 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
US10665607B1 (en) * 2019-01-18 2020-05-26 Sandisk Technologies Llc Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
US10629616B1 (en) * 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11380707B2 (en) * 2020-12-09 2022-07-05 Sandisk Technologies Llc Three-dimensional memory device including backside trench support structures and methods of forming the same

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