KR102591843B1

KR102591843B1 - 표시장치 및 그의 구동방법

Info

Publication number: KR102591843B1
Application number: KR1020190149232A
Authority: KR
Inventors: 장용호; 구형준; 최의현
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-11-20
Filing date: 2019-11-20
Publication date: 2023-10-20
Also published as: KR20210061557A

Abstract

본 발명의 실시예들은, 제1데이터라인과 제1게이트라인에 연결되는 제1화소, 제2데이터라인과 제2게이트라인에 연결되는 제2화소, 제1데이터라인과 제3게이트라인에 연결되는 제3화소, 제2데이터라인과 제4게이트라인에 연결되는 제4화소 및 서로 다른 시간에 제1데이터라인과 제2데이터라인에 각각 데이터신호를 공급하는 디멀티플렉서 회로를 포함하는 표시장치 및 그의 구동방법을 제공할 수 있다.

Description

표시장치 및 그의 구동방법{DISPLAY DEVICE AND DRIVING METHOD FOR THE SAME}

본 발명의 실시예들은 표시장치 및 그의 구동방법에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display), 유기발광 표시장치(OLED: Organic Light Emitting Display), 및 퀀텀닷발광표시장치(QLED: Quantum dot Light Emitting Display) 등 여러 가지 표시장치가 활용 되고 있다.

표시장치들 중 자발광소자인 발광다이오드를 채용한 표시장치는 스스로 발광하는 발광 다이오드를 이용하여 영상을 표시한다. 발광다이오드는 높은 휘도와 낮은 동작 전압 특성을 가지고 있다. 따라서, 표시장치는 명암대비(CONTRAST RATIO)가 크고, 초박형으로 구현이 용이하다. 또한, 응답시간이 매우 짧아 잔상이 없고 시야각의 제한이 없다. 또한, 저온에서도 안정적으로 구동할 수 있다.

그러나, 표시장치는 복수의 화소를 포함하며, 각 화소는 발광다이오드와 발광다이오드에 구동전류를 공급하는 구동트랜지스터를 포함한다.표시장치는 제조과정에서 복수의 문턱전압 등의 편차를 포함하는 구동트랜지스터의 특성편차가 발생하게 될 수 있다. 특성편차로 인해 발광다이오드들로 공급되는 구동전류는 일정하게 흐르지 않게 되어 표시장치의 휘도가 불균일하게 되는 문제가 발생할 수 있다.

또한, 구동트랜지스터의 문턱전압을 보상하기 위한 여러 방법들이 고안되어 왔는데, 이러한 방법들은 화소의 회로가 복잡해지거나 구동방법이 복잡해지는 문제가 발생할 수 있다.

본 발명의 실시예들은 화질을 개선할 수 있는 표시장치 및 그의 구동방법을 제공하는 것이다.

또한, 본 발명의 실시예들은 구조가 간단한 표시장치를 제공할 수 있다.

또한, 본 발명의 실시예들은 구동방식이 단순한 표시장치의 구동방법을 제공할 수 있다.

일 측면에서, 본 발명의 실시예들은, 제1데이터라인과 제1게이트라인에 연결되는 제1화소, 제2데이터라인과 제2게이트라인에 연결되는 제2화소, 제1데이터라인과 제3게이트라인에 연결되는 제3화소, 제2데이터라인과 제4게이트라인에 연결되는 제4화소 및서로 다른 시간에 제1데이터라인과 제2데이터라인에 각각 데이터신호를 공급하는 디멀티플렉서 회로를 포함하는 표시장치를 제공할 수 있다.

다른 일 측면에서, 본 발명의 실시예들은 디멀티플렉서 회로와 연결된 2개의 데이터라인에 교번적으로 데이터신호를 인가하는 표시장치의 구동방법에 있어서, 2개의 데이터라인에 각각 연결된 화소들을 공통으로 초기화하는 단계, 2개의 데이터라인에 각각 연결된 화소들을 공통으로 문턱전압보상을 하는 단계, 2개의 데이터라인에 각각 연결된 화소들에 순차적으로 데이터신호를 기입하되, 2개의 데이터라인 중 하나의 데이터라인에 연결된 제1화소에 데이터신호를 기입한 후 다른 하나의 데이터라인에 연결된 제2화소에 데이터신호를 기입하되, 제1화소와 제2화소에 데이터신호가 기입되는 시간을 일부 중첩되게 하는 단계를 포함하는 표시장치의 구동방법을 제공할 수 있다.

본 발명의 실시예들에 의하면, 화질을 개선할 수 있는 표시장치 및 그의 구동방법을 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 구조가 간단한 표시장치를 제공할 수 있다.

또한, 본 발명의 실시예들에 의하면, 구동방식이 단순한 표시장치의 구동방법을 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 2는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 3은 도 2에 도시된 화소의 동작을 나타내는 타이밍도이다.
도 4는 본 발명의 실시예들에 따른 화소와 디멀티플렉서 회로가 연결되어 있는 것을 나타내는 구조도이다.
도 5는 도 4에 도시된 화소와 디멀티플렉서 회로의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 실시예들에 따른 화소와 디멀티플렉서 회로가 연결되어 있는 것을 나타내는 구조도이다.
도 7은 도 6에 도시된 화소와 디멀티플렉서 회로의 동작을 나타내는 타이밍도이다.
도 8은 본 발명의 실시예들에 따른 화소와 디멀티플렉서 회로가 연결되어 있는 것을 나타내는 구조도이고,
도 9는 도 8에 도시된 화소와 디멀티플렉서 회로의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다.
도 11은 도 10에 도시된 화소의 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 표시장치의 구동방법을 나타내는 순서도이다.
도 13은 본 발명의 실시예들에 따른 표시장치에서 디멀티플렉스 회로를 제어하는 선택신호와 제1데이터라인과 제2데이터라인의 전압을 나타낸 그래프이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속"될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.

도 1을 참조하면, 표시장치(100)는 디스플레이 패널(110), 데이터드라이버(120), 게이트드라이버(130) 및 타이밍컨트롤러(140)를 포함할 수 있다. 데이터드라이버(120), 게이트드라이버(130), 및 타이밍컨트롤러(140)는 각각 집적회로로 구현될 수 있다.

디스플레이 패널(110)은 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)을 포함하고, 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)에 연결되는 복수의 화소(101)를 포함할 수 있다. 복수의 화소(101)는 화소회로와 발광다이오드를 포함할 수 있다. 복수의 화소(101)는 게이트신호에 대응하여 데이터신호를 전달받아 영상을 표시할 수 있다.

복수의 게이트 라인(GL1 내지 GLn)은 순차적으로 게이트신호가 전달되고 복수의 데이터라인(DL1 내지 DLm)은 데이터신호가 전달될 수 있다. 디스플레이 패널(110)에 배치되는 신호라인은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)에 한정되는 것은 아니다.

데이터드라이버(120)는 복수의 데이터라인(DL1 내지 DLm)에 데이터신호를 공급할 수 있다. 데이터드라이버(120)는 디지털 신호로 전달되는 영상 신호를 공급받아 아날로그 형태의 데이터 신호로 변환할 수 있다. 데이터드라이버(120)에서 출력되는 데이터신호들은 복수의 게이트 라인(GL1 내지 GLn)을 통해 게이트신호가 인가되는 타이밍에 맞춰 복수의 화소(101)에 전달될 수 있다.

데이터드라이버(120)는 디스플레이 패널(110)의 크기 및/또는 해상도에 대응하여 하나 이상의 소스 드라이버 회로를 포함할 수 있다. 각 소스 드라이버 회로는 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.

각 소스 드라이버 회로는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있다. 또한, 각 소스 드라이버 집적 회로는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.

또한, 데이터드라이버(120)는 복수의 채널을 통해 데이터신호를 출력할 수 있다. 데이터 드라이버(120)는 채널의 수를 줄이기 위해 디멀티플렉서 회로와 연결될 수 있다. 디멀티플렉서 회로는 데이터 드라이버(120)의 하나의 채널에서 출력되는 데이터신호가 적어도 2개의 데이터 라인에 선택적으로 전달될 수 있어, 데이터 드라이버(120)의 채널 수를 줄일 수 있다. 또한, 데이터 드라이버(120)이 소스 드라이버 회로를 포함하는 경우, 디멀티플렉서 회로에 의해 소스 드라이버 회로의 수를 줄일 수 있다. 이로 인해, 표시장치의 구조를 간단히 하고 제조비용을 절감할 수 있다.

게이트 드라이버(130)는 복수의 게이트 라인(GL1 내지 GLn)에 게이트 신호를 공급할 수 있다. 게이트 드라이버(130)는 디스플레이 패널(110)과 일체로 형성될 수 있다. 또한, 게이트 드라이버(130)는 디스플레이 패널(110)의 일측에 배치되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 게이트 드라이버(130)는 디스플레이 패널(110)의 양측에 배치될 수 있고 좌측에 배치되는 게이트 드라이버(130)는 홀수 게이트 라인에 연결되고 우측에 배치되는 게이트 드라이버(130)는 짝수 게이트 라인에 연결될 수 있다. 하지만, 이에 한정되는 것은 아니다.

게이트 드라이버(130)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있다. 또한, 각 게이트 드라이버(GDIC)는 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

타이밍컨트롤러(140)는 영상신호를 공급할 수 있다. 영상신호는 적색, 녹색, 청색의 영상신호를 포함할 수 있다. 타이밍컨트롤러(140)에서 공급되는 영상신호는 데이터드라이버(120)로 전달될 수 있다. 디스플레이 패널(110)은 영상신호에 대응하여 정지영상, 동영상을 표시할 수 있다.

또한, 타이밍 컨트롤러(140)는 데이터드라이버(120), 게이트 드라이버(130)에 데이터드라이버 제어신호, 게이트 드라이버 제어신호를 각각 공급할 수 있다. 데이터드라이버 제어신호는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 소스 출력 인에이블 신호(Source Output Enable)를 포함할 수 있고 게이트 드라이버 제어신호는 게이트 스타트 펄스(Gate Start Pulse), 게이트 시프트 클럭(Gate Shift Clock), 게이트 출력 인에이블 신호(Gate Output Enable)를 포함할 수 있다.

도 2는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이고, 도 3은 도 2에 도시된 화소의 동작을 나타내는 타이밍도이다.

도 2 및 도 3을 참조하면, 화소(101a)는 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4) 및 캐패시터(Cst)를 포함할 수 있다.

제1트랜지스터(M1)는 제1전극이 제1노드(N1)에 연결되고 제2전극이 제2노드(N2)에 연결되고 게이트전극이 제3노드(N3)에 연결될 수 있다. 제1트랜지스터(M1)는 제3노드(N3)에 전달되는 전압에 대응하여 제1노드(N1)에서 제2노드(N2)로 구동전류가 흐르게 할 수 있다.

제2트랜지스터(M2)는 제1전극이 데이터라인(DL)에 연결되고 제2전극이 제3노드(N3)에 연결되고 게이트전극이 게이트라인(GL)에 연결될 수 있다. 제2트랜지스터(M2)는 게이트라인(GL)으로 전달되는 게이트신호에 대응하여 턴온되면 데이터라인(DL)에 흐르는 전압을 제3노드(N3)에 공급할 수 있다. 데이터라인(DL)에 흐르는 전압은 기준전압(Vref) 또는 데이터신호에 대응하는 데이터전압(Vdata)일 수 있다. 여기서, 기준전압(Vref)은 양의 값을 갖는 직류전압일 수 있다. 하지만, 이에 한정되는 것은 아니며, 기준전압(Vref)은 제1트랜지스터(M1)이 P 모스 트랜지스터인 경우 음의 값을 갖는 직류전압일 수 있다.

제3트랜지스터(M3)는 제1전극이 센싱라인(VLs)에 연결되고 제2전극이 제2노드(N2)에 연결되고 게이트전극이 센싱제어신호라인(SENSE)에 연결될 수 있다. 제3트랜지스터(M3)는 센싱제어신호라인(SENSE)을 통해 전달되는 센싱제어신호(Ssen)에 대응하여 턴온되면 센싱라인(VLs)에 전달된 초기화전압(Vini)을 제2노드(N2)에 공급할 수 있다.

제4트랜지스터(M4)는 제1전극이 제1전원(EVDD)에 연결되고 제2전극이 제1노드(N1)에 연결되고 게이트전극은 발광제어신호라인(EML)에 연결될 수 있다. 제1전원(EVDD)는 전원라인(VL)을 통해 전달될 수 있다. 제4트랜지스터(M4)는 발광제어신호라인(EML)을 통해 전달되는 발광제어신호(ems)에 의해 턴온되면, 제1전원(EVDD)을 제1노드(N1)에 공급할 수 있다.

캐패시터(Cst)는 제1전극이 제3노드(N3)에 연결되고 제2전극은 제2노드(N2)에 연결될 수 있다. 캐패시터(Cst)는 제2노드(N2)와 제3노드(N3) 간의 전압차이를 저장할 수 있다. 캐패시터(Cst)는 제3노드(N3)와 제2노드(N2)에 공급된 기준전압(Vref)과 초기화전압(Vini)에 의해 초기화될 수 있다. 또한, 캐패시터(Cst)는 제3노드(N3)에서데이터신호에 대응하는 데이터전압(Vdata)이 유지되게 할 수 있다.

발광다이오드(LED)는 애노드 전극이 제2노드(N2)에 연결되고 캐소드전극이 제2전원(EVSS)에 연결될 수 있다. 발광다이오드(LED)는 제2노드(N2)로 공급되는 구동전류에 대응하여 빛을 발광할 수 있다. 발광다이오드(LED)는 캐소드 전극, 애노드전극 및 캐소드전극과 애노드 전극 사이에 배치되는 발광층을 포함하는데, 발광층은 유기막 또는 무기막을 포함할 수 있다.

화소(101a)의 동작은제1기간(T1) 내지 제4기간(T4)으로 구분될 수 있다.

제1기간(T1)에서 데이터라인(DL)으로 기준전압(Vref)이 공급될 수 있다. 또한, 제1기간(T1)에서 제1게이트 신호(GS1)에 의해 제2트랜지스터(M2)가 턴온되고 센싱제어신호(Ssen)에 의해 제3트랜지스터(M3)가 턴온될 수 있다. 제2트랜지스터(M2)와 제3트랜지스터(M3)가 턴온되면, 제3노드(N3)에 기준전압(Vref)이 전달되고 제2노드(N2)에 초기화전압(Vini)이 전달될 수 있다. 캐패시터(Cst)는 기준전압(Vref)과 초기화전압(Vini)에 대응하여 초기화될 수 있다.

그리고, 제2기간(T2)에서 센싱제어신호(Ssen)에 의해 제3트랜지스터(M3)가 턴오프되고 제1발광제어신호(ems1)에 의해 제4트랜지스터(M4)가 턴온될 수 있다. 제2트랜지스터(M2)는 제1게이트신호(GS1)에 의해 턴온 상태를 유지할 수 있다. 제1게이트신호(GS1)는 제2기간(T2)의 일부의 기간 내에서 공급될 수 있다. 여기서, 제1발광제어신호(ems1)는 제1게이트신호(GS1)가 제2기간(T2)에서 공급되는 기간 동안 유지되는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 제1발광제어신호(ems1)의 폭은 조절될 수 있다. -

제4트랜지스터(M4)가 턴온되면 제1전원(EVDD)가 제1노드(N1)에 전달되고 있고 제3노드(N3)에는 기준전압(Vref)가 유지되고 있어, 제1트랜지스터(M1)에 의해 제1노드(N1)에서 제2노드(N2) 방향으로 전류가 흐르게 될 수 있다. 제1노드(N1)에서 제2노드(N2)로 흐르는 전류에 의해 캐패시터(Cst)에는 제1트랜지스터(M1)의 문턱전압이 저장될 수 있다. 캐패시터(Cst)에 문턱전압이 저장됨으로써, 화소(101a)는 문턱전압을 보상할 수 있다. 또한, 캐패시터(Cst)에 문턱전압이 저장되는 보상기간이라고 칭할 수 있다.

그리고, 제3기간(T3)에서 데이터라인(DL)에는 데이터신호에 대응하는데이터전압(Vdata)가 전달되고, 제4트랜지스터(M4)는 제1발광제어신호(ems1)를 전달받지 않아 턴오프될 수 있다. 그리고, 제2게이트신호(GS2)에 의해 제2트랜지스터(M2)는 턴온될 수 있다. 제2트랜지스터(M2)가 턴온되면, 데이터라인(DL)로 전달되는 데이터전압(Vdata)이 제3노드(N3)로 전달되어 제3노드(N3)의 전압이 기준전압(Vref)에서 데이터전압(Vdata)가 된다. 이때, 캐패시터(Cst)에는 데이터전압(Vdata)와 기준전압(Vref)의 차이에 대응하는 전압이 더 저장될 수 있다.

따라서, 제1트랜지스터(M1)의 문턱전압 편차로 인해 구동전류의 편차가 발생하는 것을 방지할 수 있다. 또한, 캐패시터(Cst)에 데이터전압(Vdata)에 대응하는 전압이 저장되는 것을 데이터기입이라고 칭할 수 있다.

상기와 같이 동작하는 화소(101a)는 제1기간(T1) 내지 제3기간(T3)에서 초기화, 문턱전압보상 및 데이터기입이 이루어지게 될 수 있다. 또한, 제3노드(N3)의 전압은 캐패시터(Cst)에 유지되어 제3노드(N3)에 데이터전압(Vdata)이 유지될 수 있다.

그리고, 제4기간(T4)에서 제2발광제어신호(ems2)에 의해 제4트랜지스터(M4)가 다시 턴온되면 제1트랜지스터(M1)는 문턱전압이 보상된 전류가 제1노드(N1)에서 제2노드(N2)로흐르게 할 수 있다.

도 4는 본 발명의 실시예들에 따른 화소와 디멀티플렉서 회로가 연결되어 있는 것을 나타내는 구조도이고, 도 5는 도 4에 도시된 화소와 디멀티플렉서 회로의 동작을 나타내는 타이밍도이다.

도 4 및 도 5를 참조하면, 디멀티플렉서 회로(400)는 하나의 입력단으로부터 전달받은 신호를 선택적으로 두개의 출력단에 전달할 수 있으며, 디멀티플렉서 회로(400)는 제1스위치(deMUX1)와 제2스위치(deMUX2)를 포함할 수 있다. 제1스위치(deMUX1)와 제2스위치(deMUX2)는 선택신호(DMA,DMB)에 의해 제어될 수 있다. 선택신호(DMA,DMB)는 타이밍컨트롤러(400)로부터 전달받을 수 있다. 여기서, 디멀티플렉서 회로(400)는 두 개의 스위치(deMUX1,deMUX2)를 포함하는 것으로 도시하고 있지만, 이에 한정되는 것은 아니며, 디멀티플렉서 회로(400)는 2개 이상의 스위치를 포함할 수 있고, 두 개 이상의 데이터라인과 연결될 수 있다.

제1스위치(deMUX1)는 일단이 데이터 입력단(DATA IN)에 연결되고 타단이 제1데이터라인(DL1)에 연결될 수 있다. 제2스위치(deMUX2)는 일단이 데이터 입력단(DATA IN)에 입력되고 타단은 제2데이터라인(DL2)에 연결될 수 있다. 여기서, 제1데이터라인(DL1)에 4개의 화소(PX1,PX3,PX5,PX7)이 연결되고 제2데이터라인(DL2)에 4개의 화소(PX2,PX4,PX6,PX8)가 연결되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다.

제1화소(PX1)은 제1데이터라인(DL1)과 제1게이트라인(GL1)에 연결되고, 제2화소(PX2)는 제2데이터라인(DL2)꽈 제1게이트라인(GL1)에 연결된다. 제3화소(PX3)는 제1데이터라인(DL1)과 제2게이트라인(GL2)에 연결되고 제4화소(PX4)는 제2데이터라인(DL2)과 제2게이트라인(GL2)에 연결될 수 있다. 또한, 제5화소(PX5)는 제1데이터라인(DL1)과 제3게이트라인(GL3)에 연결되고 제6화소(PX6)는 제2데이터라인(DL2)과 제3게이트라인(GL3)에 연결될 수 있다. 제7화소(PX7)는 제1데이터라인(DL1)과 제4게이트라인(GL4)에 연결되고 제8화소(PX8)는 제2데이터라인(DL2)과 제4게이트라인(GL4)에 연결될 수 있다.

제1기간(T1a)에서 데이터드라이버(120)의 출력단을 통해 디멀티플렉서 회로(400)의 데이터 입력단(DATA IN)에는 기준전압(Vref)이 전달될 수 있다. 이때, 제1스위치(deMUX1)와 제2스위치(deMUX2)가 턴온되어 제1데이터라인(DL1)과 제2데이터라인(DL2)에는 각각 기준전압(Vref)이 전달될 수 있다.

또한, 제1기간(T1a)에서 제1게이트라인(GL1) 내지 제4게이트라인(GL4)은 각각 제1게이트신호(GS1-1 내지 GS1-4)을 전달받을 수 있다. 제1게이트라인(GL1) 내지 제4게이트라인(GL4)은 게이트 드라이버(130)로부터 제1게이트신호(GS1-1 내지 GS1-4)를 전달받을 수 있다. 제1게이트신호(GS1-1 내지 GS1-4)은 제1게이트라인(GL1) 내지 제4게이트라인(GL4)에 동시에 전달되고 서로 중첩될 수 있다.

제1기간(T1a)은 제1게이트라인(GL1) 내지 제4게이트라인(GL4)에 제1게이트신호(GS1-1 내지 GS1-4)가 전달되는 시간에 대응할 수 있다. 제1기간(T1a)은 제1게이트신호(GS1-1 내지 GS1-4)가 전달되는 시간일 수 있다.

제2기간(T2a)에서 데이터입력단(DATA IN)에는 데이터드라이버 (120)에서 출력되는 데이터신호가 전달될 수 있다. 데이터신호는 홀수데이터신호(D1A,D2A,D3A,D4A)와 짝수데이터신호(D1B,D2B,D3B,D4B)를 포함할 수 있고, 홀수 데이터신호(D1A,D2A,D3A,D4A)와 짝수 데이터신호(D1B,D2B,D3B,D4B)가 교번하여 전달될 수 있다.

또한, 제2기간(T2a)에서 디멀티플렉서 회로(400)의 동작에 의해 제1데이터라인(DL1)에 홀수데이터신호(D1A,D2A,D3A,D4A)가 전달되고 제2데이터라인(DL2)에 짝수 데이터신호(D1B,D2B,D3B,D4B)가 전달될 수 있다.

디멀티플렉서 회로(400)는 제1데이터라인(DL1)에 첫번째 홀수데이터신호(D1A)를 전달한 후 제2데이터라인에(DL2)에 첫번째 짝수 데이터신호(DB1)를 전달하기 때문에 제1데이터라인(DL1)에 첫번째 홀수 데이터신호(D1A)가 유지될 수 있다.

제2데이터라인(DL2) 역시 첫번째 짝수 데이터신호(D1B)가 전달된 후 제2데이터라인(DL2)에 두번째 짝수 데이터신호(D2B)가 전달되기 전까지 첫번째 짝수 데이터신호(D1B)가 유지될 수 있다.

디멀티플렉서 회로(400)의 데이터신호 입력단(DATA IN)에 첫번째 홀수데이터(D1A)와 첫번째 짝수 데이터(D1B)가 전달될 때 제1게이트라인(GL1)으로 제2게이트신호(GS2-1)가 전달되고, 데이터신호 입력단(DATA IN)에 두번째 홀수데이터(D2A)와 두번째 짝수 데이터(D2B)가 전달될 때 제2게이트라인(GL2)으로 제2게이트신호(GS2-2)가 전달되고, 데이터신호 입력단(DATA IN)에 세번째 홀수데이터(D3A)와 세번째 짝수 데이터(D3B)가 전달될 때 제3게이트라인(GL3)으로 제2게이트신호(GS2-3)가 전달되고,데이터신호 입력단(DATA IN)에 네번째 홀수데이터(D4A)와 네번째 짝수 데이터(D4B)가 전달될 때 제4게이트라인(GL4)으로 제2게이트신호(GS2-4)가 전달될 수 있다.

제1게이트라인(GL1) 내지 제4게이트라인(GL4)을 통해 제2게이트신호(GS2-1 내지 GS2-4)가 각각 전달되면, 제1화소(PX1) 내지 제8화소(PX4)에 각각 데이터신호가 기입될 수 있다. 제1게이트라인(GL1)에 제2게이트신호(GS2-1)가 전달될 때, 디멀티플렉서 회로(400)의 동작에 의해 첫번째 홀수 데이터신호(D1A)가 제1데이터라인(DL1)에 먼저 전달되고, 디멀티플렉서 회로(400)의 동작에 의해 첫번째 짝수 데이터신호(D1B)가 제2데이터라인(DL2)에 나중에 전달되게 된다. 첫번째 홀수 데이터신호(D1A)는 제2게이트신호(GS2-1)가 전달된 시점부터 제1데이터라인(DL1)에 전달되지만 첫번째 짝수 데이터신호(D1B)는 첫번째 홀수 데이터신호(D1A)보다 늦은 시점에 제2데이터라인(DL2)에 전달되기 때문에 첫번째 짝수 데이터신호(D1B)가 제2화소(PX2)에 기입되는 시간이 첫번째 홀수 데이터신호(D1A)가 제1화소(PX1)에 기입되는 시간 보다 짧아지게 된다.

상기와 같은 이유로 제4화소(PX4), 제6화소(PX6) 및 제8화소(PX8)에 짝수번째 데이터신호(D2B,D3B,D4B)가 기입되는 시간이 짧아지게 되어 제4화소(PX4), 제6화소(PX6) 및 제8화소(PX8)에 데이터신호(D2B,D3B,D4B)가 기입되는 시간이 부족해질 수 있다. 짝수 데이터신호(D1B,D2B,D3B,D4B)가 기입되는 시간이 부족해지면 짝수 데이터신호(D1B,D2B,D3B,D4B)가 제2화소(PX2), 제4화소(PX4), 제6화소(PX6) 및 제8화소(PX8)에 정확히 전달되지 않아 표시장치(100)의 화질이 저하되는 문제가 발생할 수 있다. 특히, 표시장치(100)가 고해상도를 갖는 영상을 표시하고 고주파수 구동을 하게 되면, 짝수 데이터신호(D1B,D2B,D3B,D4B)가 제2화소(PX2), 제4화소(PX4), 제6화소(PX6) 및 제8화소(PX8)에 기입되는 시간이 부족한 문제가 더 크게 발생할 수 있다. 여기서, 화소의 수는 8개인 것으로 도시하고 있지만, 이에 한정되는 것은 아니다.

도 6은 본 발명의 실시예들에 따른 화소와 디멀티플렉서 회로가 연결되어 있는 것을 나타내는 구조도이고, 도 7은 도 6에 도시된 화소와 디멀티플렉서 회로의 동작을 나타내는 타이밍도이다.

도 6 및 도 7을 참조하면, 디멀티플렉서 회로(400)는 하나의 입력단으로부터 전달받은 신호를 선택적으로 두 개의 출력단에 전달할 수 있으며, 제1스위치(deMUX1)와 제2스위치(deMUX2)를 포함할 수 있다. 제1스위치(deMUX1)와 제2스위치(deMUX2)는 선택신호(DMA,DMB)에 의해 제어될 수 있다. 선택신호(DMA,DMB)는 타이밍컨트롤러(400)로부터 전달받을 수 있다.

제1화소(PX1)은 제1데이터라인(DL1)과 제1게이트라인(GL1)에 연결되고, 제2화소(PX2)는 제2데이터라인(DL2)과 제2게이트라인(GL2)에 연결된다. 제3화소(PX3)는 제1데이터라인(DL1)과 제3게이트라인(GL3)에 연결되고 제4화소(PX4)는 제2데이터라인(DL2)과 제4게이트라인(GL4)에 연결될 수 있다. 또한, 제5화소(PX5)는 제1데이터라인(DL1)과 제5게이트라인(GL5)에 연결되고 제6화소(PX6)는 제2데이터라인(DL2)과 제6게이트라인(GL6)에 연결될 수 있다. 제7화소(PX7)는 제1데이터라인(DL1)과 제7게이트라인(GL7)에 연결되고 제8화소(PX8)는 제2데이터라인(DL2)과 제8게이트라인(GL8)에 연결될 수 있다.

제1기간(T1b)에서 데이터드라이버(120)의 출력단을 통해 디멀티플렉서 회로(400)의 데이터 입력단(DATA IN)에는 기준전압(Vref)이 전달될 수 있다. 이때, 제1스위치(deMUX1)와 제2스위치(deMUX2)가 턴온되어 제1데이터라인(DL1)과 제2데이터라인(DL2)에는 각각 기준전압(Vref)이 전달될 수 있다.

또한, 제1기간(T1b)에서 제1게이트라인(GL1) 내지 제8게이트라인(GL8)은 각각 제1게이트신호(GS1-1 내지 GS1-8)을 전달받을 수 있다. 제1게이트라인(GL1) 내지 제8게이트라인(GL8)은 게이트 드라이버(130)로부터 제1게이트신호(GS1-1 내지 GS1-8)를 전달받을 수 있다. 제1게이트신호(GS1-1 내지 GS1-8)은 제1게이트라인(GL1) 내지 제8게이트라인(GL8)에 동시에 전달되고 서로 중첩될 수 있다.

제1기간(T1b)은 제1게이트라인(GL1) 내지 제8게이트라인(GL8)에 제1게이트신호(GS1-1 내지 GS1-8)가 전달되는 시간에 대응할 수 있다. 제1기간(T1b)은 제1게이트신호(GS1-1 내지 GS1-8)가 전달되는 시간일 수 있다. 하지만, 이에 한정되는 것은 아니다.

제2기간(T2b)에서 데이터입력단(DATA IN)에는 데이터드라이버 (120)에서 출력되는 데이터신호가 전달될 수 있다. 데이터신호는 홀수 데이터신호(D1A,D2A,D3A,D4A)와 짝수 데이터신호(D1B,D2B,D3B,D4B)를 포함할 수 있고, 홀수 데이터신호(D1A,D2A,D3A,D4A)와 짝수 데이터신호(D1B,D2B,D3B,D4B)가 교번하여 전달될 수 있다.

또한, 제2기간(T2b)에서 디멀티플렉서 회로(400)의 동작에 의해 제1데이터라인(DL1)에 홀수 데이터신호(D1A,D2A,D3A,D4A)가 전달되고 제2데이터라인(DL2)에 짝수 데이터신호(D1B,D2B,D3B,D4B)가 전달될 수 있다.

디멀티플렉서 회로(400)는 제1데이터라인(DL1)에 첫번째 홀수 데이터신호(D1A)를 전달한 후 제2데이터라인에(DL2)에 첫번째 짝수 데이터신호(DB1)를 전달하기 때문에 제1데이터라인(DL1)에 첫번째 홀수 데이터신호(D1A)가 유지될 수 있다.

디멀티플렉서 회로(400)의 데이터신호 입력단(DATA IN)에 첫번째 홀수데이터(D1A)가 전달될 때 제1게이트라인(GL1)으로 제2게이트신호(GS2-1)가 전달되고, 첫번째 짝수 데이터(D1B)가 전달될 때 제2게이트라인(GL2)으로 제2게이트신호(GS2-2)가 전달되고, 데이터신호 입력단(DATA IN)에 두번째 홀수데이터(D2A)가 전달될 때 제3게이트라인(GL3)으로 제2게이트신호(GS2-3)가 전달되고두번째 짝수 데이터(D2B)가 전달될 때 제4게이트라인(GL4)으로 제2게이트신호(GS2-4)가 전달될 수 있다. 또한, 데이터신호 입력단(DATA IN)에 세번째 홀수데이터(D3A)가 전달될 때 제5게이트라인(GL5)으로 제2게이트신호(GS2-5)가 전달되고 세번째 짝수 데이터(D3B)가 전달될 때 제6게이트라인(GL6)으로 제2게이트신호(GS2-6)가 전달될 수 있다. 그리고, 데이터신호 입력단(DATA IN)에 네번째 홀수데이터(D4A)가 전달될 때 제7게이트라인(GL7)으로 제2게이트신호(GS2-7)가 전달되고 네번째 짝수 데이터(D4B)가 전달될 때 제8게이트라인(GL8)으로 제2게이트신호(GS2-8)가 전달될 수 있다.

제1게이트라인(GL1) 내지 제8게이트라인(GL8)을 통해 제2게이트신호(GS2-1 내지 GS2-8)가 각각 전달되면, 제1화소(PX1) 내지 제8화소(PX8)에 각각 데이터신호가 기입될 수 있다. 제1게이트라인(GL1)에 전달되는 제2게이트신호(GS2-1)는 제2게이트라인(GL2)에 전달되는 제2게이트신호(GS2-2)와 일부가 중첩될 수 있다. 또한, 제2게이트라인(GL2)에 전달되는 제2게이트신호(GS2-2)는 제3게이트라인(GL3)에 전달되는 제2게이트신호(GS2-3)와 일부가 중첩되고 제3게이트라인(GL3)에 전달되는 제2게이트신호(GS2-3)는 제4게이트라인(GL4)에 전달되는 제2게이트신호(GS2-4)와 일부가 중첩될 수 있다. 이러한 식으로 제8게이트라인(GL8)에 전달되는 제2게이트신호(GS2-8)까지 중첩될 수 있다. 즉, 제2게이트신호들(GS2-1 내지 GS2-8)은 제1게이트라인(GL1) 내지 제8게이트라인(GL8)에 순차적으로 전달되되, 제2게이트신호들(GS2-1 내지 GS2-8) 중 하나의 제2게이트신호는 후속의 제2게이트신호와 일부 중첩될 수 있다.

디멀티플렉서 회로(400)의 동작에 의해 첫번째 홀수 데이터신호(D1A)가 제1데이터라인(DL1)에 먼저 전달된 후 첫번째 짝수 데이터신호(D1B)가 제2데이터라인(DL2)에 나중에 전달되게 된다. 첫번째 홀수 데이터신호(D1A)는 제1게이트라인(GL1)에 전달되는 제2게이트신호(GS2-1)가 전달된 시점부터 제1데이터라인(DL1)에 전달된다. 그리고, 첫번째 홀수 데이터신호(D1A)보다 늦은 시점에 제2데이터라인(DL2)에 전달되는 첫번째 짝수 데이터신호(D1B)는 제2게이트라인(GL2)에 전달되는 제2게이트신호(GS2-2)가 전달되는 시점부터 제2데이터라인(DL2)에 전달된다.

따라서, 첫번째 홀수 데이터신호(D1A)와 첫번째 짝수 데이터신호(D1B)는 제1화소(PX1)와 제2화소(PX2)에 기입되는 시간이 동일하며 기입되는 시간을 확보할 수 있다.

상기와 같은 이유로, 제3화소(PX3) 내지 제8화소(PX8)에 데이터신호가 기입되는 각각의 시간이 동일하게 될 수 있다. 이로 인해, 데이터신호가 화소에 정확히 전달될 수 있어 화질이 저하되는 문제를 해소할 수 있다. 또한, 표시장치(100)가 고해상도를 갖는 영상을 표시하고 고주파수 구동을 하게 되더라도, 데이터 신호가 화소에 기입되는 시간을 확보할 수 있다.

도 8은 본 발명의 실시예들에 따른 화소와 디멀티플렉서 회로가 연결되어 있는 것을 나타내는 구조도이고, 도 9는 도 8에 도시된 화소와 디멀티플렉서 회로의 동작을 나타내는 타이밍도이다.

도 8 및 도 9를 참조하면, 제1화소(PX1)은 제1트랜지스터(M1a) 내지 제4트랜지스터(M4a), 캐패시터(Csta) 및 발광다이오드(LEDa)를 포함할 수 있다. 제1트랜지스터(M1a)는 제1전극이 제1노드(N1a)에 연결되고 제2전극이 제2노드(N2a)에 연결되고 게이트전극이 제3노드(N3a)에 연결될 수 있다. 제2트랜지스터(M2a)는 제1전극이 제1데이터라인(DL1)에 연결되고 제2전극이 제3노드(N3a)에 연결되고 게이트전극이 제1게이트라인(GL1)에 연결될 수 있다.

제3트랜지스터(M3a)는 제1전극이 제1센싱라인(VLs1)에 연결되고 제2전극이 제2노드(N2a)에 연결되고 게이트전극이 센싱제어신호라인(SENSE)에 연결될 수 있다. 제4트랜지스터(M4a)는 제1전극이 제1전원(EVDD)를 전달하는 제1전원라인(VL1)에 연결되고 제2전극이 제1노드(N1a)에 연결되고 게이트전극이 발광제어신호라인(EML)에 연결될 수 있다. 또한, 캐패시터(Csta)가 제3노드(N3a)와 제2노드(N2a) 사이에 배치될 수 있다. 발광다이오드(LEDa)는 애노드전극이 제2노드(N2a)에 연결되고 캐소드전극이 제2전원(EVSS)에 연결될 수 있다.

제2화소(PX2)은 제1트랜지스터(M1b) 내지 제4트랜지스터(M4b), 캐패시터(Cstb) 및 발광다이오드(LEDb)를 포함할 수 있다. 제1트랜지스터(M1b)는 제1전극이 제1노드(N1b)에 연결되고 제2전극이 제2노드(N2b)에 연결되고 게이트전극이 제3노드(N3b)에 연결될 수 있다. 제2트랜지스터(M2b)는 제1전극이 제2데이터라인(DL2)에 연결되고 제2전극이 제3노드(N3b)에 연결되고 게이트전극이 제2게이트라인(GL2)에 연결될 수 있다.

제3트랜지스터(M3b)는 제1전극이 제2센싱라인(VLs2)에 연결되고 제2전극이 제2노드(N2b)에 연결되고 게이트전극이 센싱제어신호라인(SENSE)에 연결될 수 있다. 제4트랜지스터(M4b)는 제1전극이 제1전원(EVDD)를 전달하는 제2전원라인(VL2)에 연결되고 제2전극이 제1노드(N1b)에 연결되고 게이트전극이 발광제어신호라인(EML)에 연결될 수 있다. 또한, 캐패시터(Cstb)가 제3노드(N3b)와 제2노드(N2b) 사이에 배치될 수 있다. 발광다이오드(LEDb)는 애노드전극이 제2노드(N2b)에 연결되고 캐소드전극이 제2전원(EVSS)에 연결될 수 있다.

제3화소(PX3)은 제1트랜지스터(M1c) 내지 제4트랜지스터(M4c), 캐패시터(Cstc) 및 발광다이오드(LEDc)를 포함할 수 있다. 제1트랜지스터(M1c)는 제1전극이 제1노드(N1c)에 연결되고 제2전극이 제2노드(N2c)에 연결되고 게이트전극이 제3노드(N3c)에 연결될 수 있다. 제2트랜지스터(M2c)는 제1전극이 제1데이터라인(DL1)에 연결되고 제2전극이 제3노드(N3c)에 연결되고 게이트전극이 제3게이트라인(GL3)에 연결될 수 있다.

제3트랜지스터(M3c)는 제1전극이 제1센싱라인(VLs1)에 연결되고 제2전극이 제2노드(N2c)에 연결되고 게이트전극이 센싱제어신호라인(SENSE)에 연결될 수 있다. 제4트랜지스터(M4c)는 제1전극이 제1전원(EVDD)를 전달하는 제1전원라인(VL1)에 연결되고 제2전극이 제1노드(N1c)에 연결되고 게이트전극이 발광제어신호라인(EML)에 연결될 수 있다. 또한, 캐패시터(Cstb)가 제3노드(N3c)와 제2노드(N2c) 사이에 배치될 수 있다. 발광다이오드(LEDc)는 애노드전극이 제2노드(N2c)에 연결되고 캐소드전극이 제2전원(EVSS)에 연결될 수 있다.

제4화소(PX4)은 제1트랜지스터(M1d) 내지 제4트랜지스터(M4d), 캐패시터(Cstd) 및 발광다이오드(LEDd)를 포함할 수 있다. 제1트랜지스터(M1d)는 제1전극이 제1노드(N1d)에 연결되고 제2전극이 제2노드(N2d)에 연결되고 게이트전극이 제3노드(N3d)에 연결될 수 있다. 제2트랜지스터(M2d)는 제1전극이 제2데이터라인(DL2)에 연결되고 제2전극이 제3노드(N3d)에 연결되고 게이트전극이 제4게이트라인(GL4)에 연결될 수 있다.

제3트랜지스터(M3d)는 제1전극이 제2센싱라인(VLs2)에 연결되고 제2전극이 제2노드(N2d)에 연결되고 게이트전극이 센싱제어신호라인(SENSE)에 연결될 수 있다. 제4트랜지스터(M4d)는 제1전극이 제1전원(EVDD)를 전달하는 제2전원라인(VL2)에 연결되고 제2전극이 제1노드(N1d)에 연결되고 게이트전극이 발광제어신호라인(EML)에 연결될 수 있다. 또한, 캐패시터(Cstd)가 제3노드(N3d)와 제2노드(N2d) 사이에 배치될 수 있다. 발광다이오드(LEDd)는 애노드전극이 제2노드(N2d)에 연결되고 캐소드전극이 제2전원(EVSS)에 연결될 수 있다.

제1화소 내지 제4화소(PX1 내지 PX4)는 각각 제1게이트라인(GL1) 내지 제4게이트라인(GL4)에 연결될 수 있다. 또한, 제1화소 내지 제4화소(PX1 내지 PX4)는 하나의 센싱제어신호라인(SENSE)과 연결되고 하나의 발광제어신호라인(EML)과 연결될 수 있다. 즉, 센싱제어신호라인(SENSE)과 발광제어신호라인(EML)이 각각 제1화소 내지 제4화소(PX1 내지 PX4)에 공통으로 연결되어 있다. 여기서, 제1데이터라인(DL1)과 제2데이터라인(DL2)에 각각 2개의 화소가 연결되어 있는 것으로 도시하고 있지만, 이에 한정되는 것은 아니다.

제1기간(T1c)에서 데이터드라이버(120)의 출력단을 통해 디멀티플렉서 회로(400)의 데이터 입력단(DATA IN)에는 기준전압(Vref)이 전달될 수 있다. 이때, 디멀티플렉서(400)의 동작에 대응하여 제1데이터라인(DL1)과 제2데이터라인(DL2)에는 각각 기준전압(Vref)이 전달될 수 있다.

또한, 제1기간(T1c)에서 제1게이트라인(GL1) 내지 제4게이트라인(GL4)은 각각 제1게이트신호(GS1-1 내지 GS1-4)을 전달받을 수 있다. 제1게이트라인(GL1) 내지 제4게이트라인(GL4)은 게이트 드라이버(130)로부터 제1게이트신호(GS1-1 내지 GS1-4)를 전달받을 수 있다. 제1게이트신호(GS1-1 내지 GS1-4)은 제1게이트라인(GL1) 내지 제4게이트라인(GL4)에 동시에 전달되고 서로 중첩될 수 있다.

제1기간(T1c)은 제1게이트라인(GL1) 내지 제4게이트라인(GL4)에 제1게이트신호(GS1-1 내지 GS1-4)가 전달되는 시간에 대응할 수 있다. 제1기간(T1c)은 제1게이트신호(GS1-1 내지 GS1-4)가 전달되는 시간일 수 있다. 하지만, 이에 한정되는 것은 아니다.

또한, 제1기간(T1c)은 캐패시터(Cst)를 초기화하는 초기화기간(Ti)과 문턱전압을 보상하는 샘플링기간(Ts)을 포함할 수 있다. 초기화기간(Ti)에서는 센싱제어신호라인(SENSE)을 통해 센싱제어신호(Ssen)가 전달되고 샘플링기간(Ts)에서는 발광제어신호라인(EML)을 통해 제1발광제어신호(ems1)가 전달될 수 있다. 센싱제어신호(Ssen)와 제1발광제어신호(ems1)는 게이트 드라이버(130)에서 출력될 수 있다. 초기화기간(Ti)과 샘플링기간(Ts)은 네개의 픽셀(PX1 내지 PX4)에서 동시에 수행될 수 있다. 또한, 제1발광제어신호(ems1)의 펄스폭은 조절될 수 있다.

제1화소 내지 제4화소(PX1 내지 PX4)는 센싱제어신호라인(SENSE)과 공통으로 연결되어 있어 센싱제어신호라인(SENSE)을 통해 전달되는 센싱제어신호(Ssen)는 제1화소 내지 제4화소(PX1 내지 PX4)에 동시에 전달될 수 있다. 이때, 제1데이터라인(DL1)과 제2데이터라인(DL2)에는 각각 기준전압(Vref)이 공급되고 있고 제1게이트신호(GS1-1 내지 GS1-4)가 턴온 상태이기 때문에, 제2트랜지스터(M2a 내지 M2d)가 턴온되어 제3노드(N3a 내지 N3d)에 각각 기준전압(Vref)이 전달될 수 있다. 그리고, 센싱제어신호(Ssen)에 의해 제3트랜지스터(M1a 내지 M1d)가 턴온되어 센싱라인(VLs)로부터 초기화전압(Vini)가 제2노드(N2a 내지 N2d)에 공급될 수 있다. 이로 인해, 캐패시터(Csta 내지 Cstd)는 기준전압(Vref)와 초기화전압(Vini)를 공급받아 초기화될 수 있다. 초기화기간(Ti)은 제1화소 내지 제4화소(PX1 내지 PX4)에서 동시에 수행될 수 있다.

그리고, 제1화소 내지 제4화소(PX1 내지 PX4)는 발광제어신호라인(EML)과 공통으로 연결되어 있어 발광제어신호라인(EML)을 통해 전달되는 제1발광제어신호(ems1)는 제1화소 내지 제4화소(PX1 내지 PX4)에 동시에 전달될 수 있다. 제2트랜지스터(M2a 내지 M2d)가 턴온을 유지한 상태에서 제3트랜지스터(M3a 내지 M3d)가 턴오프가 되고 공통으로 전달되는 제1발광제어신호(ems1)에 의해 제4트랜지스터(M4a 내지 M4d)가 턴온될 수 있다. 이때, 제2트랜지스터(M2a 내지 M2d)는 턴온 상태를 유지하고 있어서, 제3노드(N3a 내지 N3d)에는 제1데이터라인(DL1)과 제2데이터라인(DL2)로 전달되는 기준전압(Vref)가 전달될 수 있다.

제4트랜지스터(M4a 내지 M4d)가 턴온되면, 제1노드(N1a 내지 N1d)에 제1전원(EVDD)가 공급되어 제1트랜지스터(M1a 내지 M1d)는 제1노드(N1a 내지 N1d)에서 제2노드(N2a 내지 N2d) 방향으로 전류를 흐르게 할 수 있다. 제1노드(N1a 내지 N1d)에서 제2노드(N2a 내지 N2d)로 흐르는 전류에 의해 캐패시터(Csta 내지 Cstd)에는 제1트랜지스터(M1a 내지 M1d)의 문턱전압에 대응하는 전압이 저장될 수 있다.

그리고, 제2기간(T2c)에서 데이터입력단(DATA IN)에는 데이터드라이버(120)에서 출력되는 데이터신호가 전달될 수 있다. 데이터신호는 홀수 데이터신호(D1A,D2A)와 짝수 데이터신호(D1B,D2B)를 포함할 수 있고, 홀수 데이터신호(D1A,D2A)와 짝수 데이터신호(D1B,D2B)가 교번하여 전달될 수 있다.

또한, 제2기간(T2c)에서 디멀티플렉서 회로(400)의 동작에 의해 제1데이터라인(DL1)에 홀수 데이터신호(D1A,D2A)가 전달되고 제2데이터라인(DL2)에 짝수 데이터신호(D1B,D2B)가 전달될 수 있다.

디멀티플렉서 회로(400)는 제1데이터라인(DL1)에 첫번째 홀수 데이터신호(D1A)를 전달한 후 제2데이터라인에(DL2)에 첫번째 짝수 데이터신호(DB1)를 전달하기 때문에 제1데이터라인(DL1)에 첫번째 홀수 데이터신호(D1A)가 유지될 수 있다. 첫번째 홀수 데이터신호(D1A)는 두번째 홀수 데이터신호(D2A)가 전달될 때까지 유지될 수 있다.

디멀티플렉서 회로(400)의 데이터신호 입력단(DATA IN)에 첫번째 홀수데이터(D1A)가 전달될 때 제1게이트라인(GL1)으로 제2게이트신호(GS2-1)가 전달되고, 첫번째 짝수 데이터(D1B)가 전달될 때 제2게이트라인(GL2)으로 제2게이트신호(GS2-2)가 전달되고, 데이터신호 입력단(DATA IN)에 두번째 홀수데이터(D2A)가 전달될 때 제3게이트라인(GL3)으로 제2게이트신호(GS2-3)가 전달되고 두번째 짝수 데이터(D2B)가 전달될 때 제4게이트라인(GL4)으로 제2게이트신호(GS2-4)가 전달될 수 있다.

제1게이트라인(GL1) 내지 제4게이트라인(GL4)을 통해 각각 제2게이트신호(GS2-1 내지 GS2-4)가 전달되면, 제1화소(PX1) 내지 제4화소(PX4)에 각각 데이터신호가 기입될 수 있다. 제1게이트라인(GL1)에 전달되는 제2게이트신호(GS2-1)는 제2게이트라인(GL2)에 전달되는 제2게이트신호(GS2-2)와 일부가 중첩될 수 있다. 또한, 제2게이트라인(GL2)에 전달되는 제2게이트신호(GS2-2)는 제3게이트라인(GL3)에 전달되는 제2게이트신호(GS2-3)와 일부가 중첩되고 제3게이트라인(GL3)에 전달되는 제2게이트신호(GS2-3)는 제4게이트라인(GL4)에 전달되는 제2게이트신호(GS2-4)와 일부가 중첩될 수 있다. 즉, 제2게이트신호들(GS2-1 내지GS2-4)은 제1게이트라인(GL1) 내지 제4게이트라인(GL4)에 순차적으로 전달되되, 제2게이트신호들(GS2-1 내지 GS2-4)을 중 하나의 제2게이트신호는 후속의 제2게이트신호와 일부 중첩될 수 있다.

따라서, 첫번째 홀수 데이터신호(D1A)와 첫번째 짝수 데이터신호(D1B)는 제1화소(PX1)과 제2화소(PX2)에 기입되는 시간이 동일하며 기입되는 시간을 확보할 수 있다.

상기와 같은 이유로, 제3화소(PX3) 및 제4화소(PX4)에 데이터신호가 기입되는 각각의 시간이 동일하게 될 수 있다. 이로 인해, 데이터신호가 화소에 정확히 전달될 수 있어 화질이 저하되는 문제를 해소할 수 있다. 또한, 표시장치(100)가 고해상도를 갖는 영상을 표시하고 고주파수 구동을 하게 되더라도, 데이터 신호가 화소에 기입되는 시간을 확보할 수 있다.

그리고, 제3기간(T3c)에서, 발광제어신호라인(EML)을 통해 제2발광제어신호(ems2)가 전달되면, 발광제어신호라인(EML)가 공통으로 연결되어 있는 제1화소(PX1) 내지 제4화소(PX4)는 동시에 발광하게 될 수 있다.

도 10은 본 발명의 실시예들에 따른 화소를 나타내는 회로도이고, 도 11은 도 10에 도시된 화소의 동작을 나타내는 타이밍도이다.

도 10 및 도 11을 참조하면, 화소(101b)는 제1트랜지스터(M1), 제2트랜지스터(M2), 제3트랜지스터(M3), 제4트랜지스터(M4), 제5트랜지스터(M5) 및 캐패시터(Cst)를 포함할 수 있다.

제1트래지스터(M1)는 제1전극이 제1노드(N1)에 연결되고 제2전극이 제2노드(N2)에 연결되고 게이트전극이 제3노드(N3)에 연결될 수 있다. 제1트랜지스터(M1)는 제3노드(N3)에 전달되는 전압에 대응하여 제1노드(N1)에서 제2노드(N2)로 구동전류가 흐르게 할 수 있다.

제2트랜지스터(M2)는 제1전극이 데이터라인(DL)에 연결되고 제2전극이 제3노드(N3)에 연결되고 게이트전극이 게이트라인(GL)에 연결될 수 있다. 제2트랜지스터(M2)가 게이트라인(GL)으로 전달되는 게이트신호에 대응하여 턴온되면, 데이터라인(DL)에 흐르는 전압은 제3노드(N3)에 공급될 수 있다. 데이터라인(DL)에 흐르는 전압은 데이터신호에 대응하는 데이터전압(Vdata)일 수 있다.

제4트랜지스터(M4)는 제1전극이 제1전원(EVDD)에 연결되고 제2전극이제1노드(N1)에 연결되고 게이트전극은 발광제어신호라인(EML)에 연결될 수 있다. 제1전원(EVDD)는 제1전원라인(VL1)을 통해 전달될 수 있다. 제4트랜지스터(M4)는 발광제어신호라인(EML)을 통해 전달되는 제1발광제어신호(ems1) 또는 제2발광제어신호(ems2)에 의해 턴온되면, 제1전원(EVDD)을 제1노드(N1)에 공급할 수 있다.

제5트랜지스터(M5)는 제1전극이 제2전원라인(VL2)에 연결되고 제2전극이 제3노드(N3)에 연결되고 게이트전극이 기준전압제어신호라인(REF)에 연결될 수 있다. 제2전원라인(VL2)에는 기준전압(Vref)이 전달될 수 있다. 기준전압(Vref)은 양의 값을 갖는 직류전압일 수 있다. 하지만, 이에 한정되는 것은 아니며, 제1트랜지스터(M1)이 P 모스 트랜지스터이면 기준전압(Vref)은 음의 값을 갖는 직류전압일 수 있다.

캐패시터(Cst)는 제1전극이 제3노드(N3)에 연결되고 제2전극은 제2노드(N2)에 연결될 수 있다. 캐패시터(Cst)는 제2노드(N2)와 제3노드(N3) 간의 전압차이를 저장할 수 있다. 캐패시터(Cst)는 제3노드(N3)와 제2노드(N2)에 공급된 기준전압(Vref)과 초기화전압(Vini)에 의해 초기화될 수 있다. 또한, 캐패시터(Cst)는 제3노드(N3)에 공급된 데이터신호에 대응하는 데이터전압(Vdata)이 유지되게 할 수 있다.

발광다이오드(LED)는 애노드 전극이 제2노드(N2)에 연결되고 캐소드전극이 제2전원(EVSS)에 연결될 수 있다. 발광다이오드(LED)는 제2노드(N2)로 공급되는 구동전류에 대응하여 빛을 발광할 수 있다. 발광다이오드(LED)는 캐소드 전극, 애노드전극 및 캐소드전극과 애노드 전극 사이에 배치되는발광층을 포함하는데, 발광층은 유기막 또는 무기막을 포함할 수 있다.

화소(101b)의 동작은 제1기간(T1) 내지 제4기간(T4)으로 구분될 수 있다.

제1기간(T1)에서 기준전압제어신호라인(REF)을 통해 기준전압제어신호(cREF)가 전달될 수 있다. 또한, 제1기간(T1b)에서 센싱제어신호라인(SENSE)을 통해 센싱제어신호(Ssen)가 전달될 수 있다. 그리고, 제3트랜지스터(M3)와 제5트랜지스터(M5)는 센싱제어신호(Ssen)와 기준전압제어신호(cREF)에 의해 가 각각 턴온될 수 있다. 제3트랜지스터(M3)와 제5트랜지스터(M5)가 턴온되면, 제3노드(N3)에 기준전압(Vref)이 전달되고 제2노드(N2)에 초기화전압(Vini)이 전달될 수 있다.

제2기간(T2)에서 센싱제어신호(Ssen)에 의해 제3트랜지스터(M3)가 턴오프되고 제1발광제어신호(ems1)에 의해 제4트랜지스터(M4)가 턴온될 수 있다. 제2트랜지스터(M2)는 게이트신호(GS)에 의해 턴온 상태를 유지할 수 있다. 제4트랜지스터(M4)가 턴온되면 제1전원(EVDD)가 제1노드(N1)에 전달되고 있고 제3노드(N3)에는 기준전압(Vref)가 유지되고 있어, 제1트랜지스터(M1)에 의해 제1노드(N1)에서 제2노드(N2) 방향으로 전류가 흐르게 될 수 있다. 제1노드(N1)에서 제2노드(N2)로 흐르는 전류에 의해 캐패시터(Cst)에는 제1트랜지스터(M1)의 문턱전압이 저장될 수 있다. 캐패시터(Cst)에 문턱전압이 저장됨으로써, 화소(101b)는 문턱전압을 보상할 수 있다.

그리고, 제3기간(T3)에서 데이터라인(DL)에는 데이터신호에 대응하는 데이터전압(Vdata)이 전달되고, 제4트랜지스터(M4)는 제1발광제어신호(ems1)를 전달받지 않아 턴오프될 수 있다. 그리고, 게이트신호(GS)에 의해 제2트랜지스터(M2)는 턴온될 수 있다. 제2트랜지스터(M2)가 턴온되면, 데이터라인(DL)로 전달되는 데이터전압(Vdata)이 제3노드(N3)로 전달되어 제3노드(N3)의 전압이 기준전압(Vref)에서 데이터전압(Vdata)이 된다. 이때, 캐패시터(Cst)에는 데이터전압(Vdata)와 기준전압(Vref)의 차이에 대응하는 전압이 더 저장될 수 있다.

따라서, 제1트랜지스터(M1)의 문턱전압 편차로 인해 구동전류의 편차가 발생하는 것을 방지할 수 있다.또한, 캐패시터(Cst)에 데이터전압(Vdata)에 대응하는 전압이 저장되는 것을 데이터기입이라고 칭할 수 있다.

상기와 같이 동작하는 화소(101b)는 제1기간(T1) 내지 제3기간(T3)에서 초기화, 문턱전압보상 및 데이터기입이 이루어지게 될 수 있다. 또한, 제3노드(N3)의 전압은 캐패시터(Cst)에 유지되어 제3노드(N3)에 데이터전압(Vdata)이 유지될 수 있다.

그리고, 제4기간(T4)에서 제2발광제어신호(ems2)에 의해 제4트랜지스터(M4)가 다시 턴온되면 제1트랜지스터(M1)는 문턱전압이 보상된 전류가 제1노드(N1)에서 제2노드(N2)로 흐르게 할 수 있다.

화소(101b)는 데이터라인(DL)을 통해 데이터신호만이 전달되고 기준전압(Vref)는 제2전원라인(VL2)에 의해 공급되므로, 데이터 드라이버(120)는 데이터신호를 기입할 때에만 데이터라인(DL)에 데이터신호를 공급할 수 있어, 데이터드라이버(120)는 화소(101b)의 초기화와 샘플링을 별도의 시간에 진행을 한 후 데이터신호를 기입할 수 있다.

그리고, 제4트랜지스터(M4)는 게이트신호(GS)가 종료된 후 제2발광제어신호(ems2)를 전달받을 수 있다. 제4트랜지스터(M4)가 제2발광제어신호(ems2)를 전달받게 되면, 제1노드(N1)에 제1전원(EVDD)이 공급되고 제3노드(N3)에 인가된 전압에 대응하여 제1노드(N1)에서 제2노드(N2) 방향으로 구동전류가 흐르게 될 수 있다.

또한, 화소(101b)는 도 8에 도시된 것과 같이 디스플레이 패널(110)에 배치할 수 있고, 복수의 화소(101b)는 센싱제어신호(Ssen)를 공통으로 공급받을 수 있고 제1발광제어신호(ems1) 및 제2발광제어신호(ems2)를 공통으로 공급받을 수 있다.

도 12는 본 발명의 실시예들에 따른 표시장치의 구동방법을 나타내는 순서도이다.

도 12를 참조하면, 표시장치(100)는 디멀티플렉서 회로(400)을 포함하며, 디멀티플렉서 회로(400)에는 2개의 데이터라인이 연결될 수 있다. 그리고, 디멀티플렉서 회로(400)에 의해 2개의 데이터라인에는 하나의 데이터드라이버(120)의 채널에서 출력되는 데이터신호가 교번적으로 전달될 수 있다.

표시장치의 구동방법은 복수의 화소(101a)를 초기화할 수 있다.(S1200) 화소(101a)의 초기화는 화소(101)에 포함되어 있는 캐패시터(Cst)를 초기화하는 것일 수 있다. 캐패시터(Cst)는 데이터라인(DL1,DL2)으로 전달되는 기준전압(Vref)과 센싱라인(VLs)에 전달되는 초기화전압(Vini)를 전달받아 초기화될 수 있다. 또한, 화소(101a)은 디멀티플렉서 회로(400)와 연결되어 있는 두 개의 데이터라인(DL1,DL2)에 연결되어 있을 수 있고, 초기화는 디멀티플렉서 회로(400)와 연결되어 있는 두 개의 데이터라인(DL1,DL2)에 연결되어 있는 화소들에서 동시에 수행될 수 있다.

화소(101a)의 문턱전압을 보상할 수 있다.(S1210) 문턱전압의 보상은 화소(101a)에 포함되어 발광다이오드에 구동전류를 공급하는 제1트랜지스터(M1)의 문턱전압을 보상하는 것일 수 있다. 제1트랜지스터(M1)의 문턱전압 보상은 캐패시터(Cst)에 문턱전압을 저장하는 것일 수 있다. 제1트랜지스터에 의해 전류가 흐르게 되면, 캐패시터(Cst)에는 문턱전압이 저장될 수 있다. 문턱전압의 보상은 디멀티플렉서 회로(400)와 연결되어 있는 두 개의 데이터라인(DL1,DL2)에 연결되어 있는 화소들에서 동시에 수행될 수 있다.

화소(101a)에 데이터신호를 기입할 수 있다.(S1220) 화소(101a)에 데이터신호를 기입하는 것은 캐패시터(Cst)에 데이터신호를 저장하는 것일 수 있다. 캐패시터(Cst)에는 문턱전압이 저장되어 있어 데이터신호를 기입할 때 문턱전압이 보상된 데이터 신호가 캐패시터(Cst)에 저장될 수 있다. 데이터기입은 디멀티플렉서 회로(400)와 연결되어 있는 두 개의 데이터라인(DL1,DL2)에 연결되어 있는 화소들은 각각 게이트신호를 독립적으로 전달받아 데이터신호가 기입될 수 있다.

데이터신호는 두 개의 데이터라인(DL1,DL2)에 순차적으로 전달될 수 있다. 즉, 데이터신호는 두 개의 데이터라인(DL1,DL2) 중 하나의 데이터라인에 기입된 후 다른 하나의 데이터라인에 기입될 수 있다.

게이트신호는 순차적으로 전달되되, 게이트신호들을 중 하나의 게이트신호는 후속의 게이트신호와 일부 중첩되는 기간을 갖게 될 수 있다. 두 개의 데이터라인에 각각 연결된 제1화소와 제2화소는 각각 서로 다른 게이트라인을 통해 제1게이트신호와 제2게이트신호를 전달받되, 상기 제1화소와 상기 제2화소에 상기 제1게이트신호는 동시에 전달되며 서로 중첩될 수 있고, 상기 제2게이트신호 중 상기 제1화소에 전달되는 제2게이트신호와 상기 제2화소에 전달되는 제2게이트신호는 일부 중첩될 수 있다.

또한, 각 게이트신호는 각 데이터신호가 데이터드라이버(120)으로부터 출력되는 시점에 대응하여 발생될 수 있다. 또한, 각 게이트신호는 데이터신호가 데이터라인(DL1,DL2)에 전달되는 시점에 대응하여 게이트라인에 전달될 수 있다. 즉, 홀수 데이터신호가 제1데이터라인(DL1)에 전달되는 시점에 제1게이트라인(GL1)에 게이트신호가 전달되고, 짝수 게이터신호가 제2데이터라인(DL2)에 전달되는 시점에 제2게이트라인(GL2)에 게이트신호가 전달될 수 있다.

화소(101a)는 빛을 발광할 수 있다.(S1230) 화소(101a)에 포함된 유기발광다이오드(LED)는 S1220 단계에서 캐패시터(Cst)에 저장된 전압에 대응하여 흐르는 전류에 의해 빛을 발광하기 때문에 문턱전압이 보상된 데이터신호에 대응하여 빛을 발광할 수 있다.

도 13은 본 발명의 실시예들에 따른 표시장치에서 디멀티플렉스 회로를 제어하는 선택신호와 제1데이터라인과 제2데이터라인의 전압을 나타낸 그래프이다.

도 13을 참조하면, (a)는 디멀티플렉스 회로(400)에 전달되는 선택신호(DMA,DMB)에 의해 제1데이터라인(DLA)에 인가되는 전압을 나타내고, (b)는 디멀티플렉스 회로(400)에 전달되는 선택신호(DMA,DMB)에 의해 제2데이터라인(DLB)에 인가되는 전압을 나타낸다.

디멀티플렉스 회로(400)에 의해 제1데이터라인(DLB)와 제2데이터라인(DLB)에 교번적으로 전압이 인가되더라도 제1데이터라인(DLA)에 인가된 전압은 새롭게 제1데이터라인(DLA)에 전압이 인가되는 시간까지 유지되고, 제2데이터라인(DLB)에 인가된 전압은 새롭게 제2데이터라인(DLB)에 전압이 인가되는 시간까지 전압이 유지되는 것을 알 수 있다. 따라서, 디멀티플렉스 회로(400)를 통해 데이터라인(DL)이 데이터신호와 기준전압(Vref)을 공급하더라도 화소에 데이터신호가 전달되는 시간이 충분히 확보될 수 있음을 알 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
101: 화소
110: 디스플레이 패널
120: 데이터드라이버
130: 게이트 드라이버
140: 타이밍 컨트롤러

Claims

제1데이터라인과 제1게이트라인에 연결되는 제1화소;
제2데이터라인과 제2게이트라인에 연결되는 제2화소;
상기 제1데이터라인과 제3게이트라인에 연결되는 제3화소;
상기 제2데이터라인과 제4게이트라인에 연결되는 제4화소; 및
서로 다른 시간에 상기 제1데이터라인과 상기 제2데이터라인에 각각 데이터신호를 공급하는 디멀티플렉서 회로를 포함하며,
상기 서로 다른 시간은 제1데이터 신호 공급 시간 및 제2데이터 신호 공급 시간을 포함하고,
상기 제1데이터 신호 공급 시간은 상기 제1화소에 제1데이터신호가 공급되는 시간이며,
상기 제2데이터 신호 공급 시간은 상기 제2화소에 제2데이터신호가 공급되는 시간이고,
상기 제1데이터 신호 공급 시간과 상기 제2데이터 신호 공급 시간은 일부 중첩되는 표시장치.
제1항에 있어서,
상기 제1게이트라인 내지 상기 제4게이트라인은 각각 제1게이트신호와 제2게이트신호를 전달받되,
상기제1게이트신호들은 상기 제1게이트라인 내지 상기 제4게이트라인에 동시에 전달되고,
상기 제2게이트신호들은 상기 제1게이트라인 내지 상기 제4게이트라인에 순차적으로 전달되되, 상기 제2게이트신호들을 중 하나의 제2게이트신호는 후속의 제2게이트신호와 일부 중첩되는 기간을 갖는 표시장치.
제2항에 있어서,
상기 제1화소 내지 상기 제4화소는 각각 구동전류를 공급하는 제1트랜지스터와 상기 구동전류를 공급받아 발광하는 발광다이오드를 포함하는 표시장치.
제3항에 있어서,
상기 제1화소 내지 상기 제4화소는 각각
상기 제1게이트신호가 공급되는 제1기간에서 상기 제1트랜지스터의 문턱전압을 보상하는 보상기간이 수행되고, 상기 제2게이트신호가 공급되는 제2기간에서 상기 데이터신호가 기입되는 표시장치.
제4항에 있어서,
상기 제1기간은 상기 제1화소 내지 상기 제4화소를 초기화하는 초기화기간을 더 포함하는 표시장치.
제5항에 있어서,
상기 초기화기간에 기준전압이 상기 제1데이터라인과 상기 제2데이터라인으로 공급되는 표시장치.
제1항에 있어서,
상기 제1화소 내지 상기 제4화소는 각각
제1전극은 제1노드에 연결되고 제2전극은 제2노드에 연결되고 게이트전극은 제3노드에 연결되는 제1트래지스터;
제1전극은 데이터라인에 연결되고 제2전극은 상기 제3노드에 연결되고 게이트전극은 게이트라인에 연결되는 제2트랜지스터;
제1전극은 센싱라인에 연결되고 제2전극은 상기 제2노드에 연결되고 게이트전극은 센싱제어신호라인에 연결되는 제3트랜지스터;
제1전극은 제1전원에 연결되고 제2전극은 상기 제1노드에 연결되고 게이트전극은 발광제어신호라인에 연결되는 제4트랜지스터;
제1전극은 상기 제3노드에 연결되고 제2전극은 상기 제2노드에 연결되는 캐패시터; 및
애노드 전극은 상기 제2노드에 연결되고 캐소드전극은 제2전원에 연결되는 발광다이오드를 포함하는 표시장치.
제7항에 있어서,
상기 제1화소 내지 상기 제4화소는 상기 센싱제어신호라인과 상기 발광제어신호라인이 서로 연결되어 있는 표시장치.
제7항에 있어서,
제1기간에 상기 제1게이트 라인 내지 상기 제4게이트라인에 제1게이트신호가 전달되고, 제2기간에 상기 제1게이트라인 내지 상기 제4게이트라인에 제2게이트신호가 순차적으로 전달되고,
상기 제1기간에 상기 제1데이터라인과 상기 제2데이터라인에 기준전압이 전달되고, 상기 제2기간에 상기 제1데이터라인과 상기 제2데이터라인에 데이터신호가 전달되고
상기 제1기간 중 초기화기간에 상기 센싱제어신호라인에 센싱제어신호가 전달되고,
상기 제1기간 중 보상기간과 제3기간에 상기 발광제어신호라인은 발광제어신호가 전달되는 표시장치.
제7항에 있어서,
상기 제1화소 내지 상기 제4화소는 각각
제1전극이 기준전압라인에 연결되고 제2전극이 제3노드에 연결되며 게이트전극이 기준전압제어라인에 연결되는 제5트랜지스터를 더 포함하는 표시장치.
제10항에 있어서,
제1기간에 상기 제1게이트 라인 내지 상기 제4게이트라인에 제1게이트신호가 전달되고, 제2기간에 상기 제1게이트라인 내지 상기 제4게이트라인에 제2게이트신호가 순차적으로 전달되고,
상기 제1기간에 상기 기준전압라인의 전압이 상기 제3노드에 전달되고,
상기 제2기간에 상기 제1데이터라인과 상기 제2데이터라인에 데이터신호가 전달되고,
상기 제1기간 중 초기화기간에 상기 센싱제어신호라인에 센싱제어신호가 전달되고,
상기 제1기간 중 보상기간과 제3기간에 상기 발광제어신호라인은 발광제어신호가 전달되는 표시장치.
제1항에 있어서,
상기 디멀티플렉서 회로에 제1기간에 기준전압을 공급하고 제2기간에데이터신호를 공급하는 데이터드라이버;
상기 제1기간에 상기 제1내지 제4게이트라인에동시에 제1게이트신호를 공급하고 상기 제2기간에 순차적으로 제2게이트신호를 공급하는 게이트드라이버; 및
상기 데이터드라이버, 상기 게이트드라이버 및 상기 디멀티플렉서 회로를 제어하는 타이밍 컨트롤러를 포함하는 표시장치.
디멀티플렉서 회로와 연결된 2개의 데이터라인에 교번적으로 데이터신호를 인가하는 표시장치의 구동방법에 있어서,
상기 2개의 데이터라인에 각각 연결된 화소들을 공통으로 초기화하는 단계;
상기 2개의 데이터라인에 각각 연결된 화소들을 공통으로 문턱전압보상을 하는 단계;
상기 2개의 데이터라인에 각각 연결된 화소들에 순차적으로 데이터신호를 기입하되, 상기 2개의 데이터라인 중 하나의 데이터라인에 연결된 제1화소에 데이터신호를 기입한 후 다른 하나의 데이터라인에 연결된 제2화소에 데이터신호를 기입하되, 제1화소와 제2화소에 데이터신호가 기입되는 시간을 일부 중첩되게 하는 단계를 포함하는 표시장치의 구동방법.
제13항에 있어서,
상기 제1화소와 상기 제2화소는 각각 서로 다른 게이트라인을 통해 제1게이트신호와 제2게이트신호를 전달받되, 상기 제1화소와 상기 제2화소에 상기 제1게이트신호는 동시에 전달되고, 상기 제2게이트신호 중 상기 제1화소에 전달되는 제2게이트신호와 상기 제2화소에 전달되는 제2게이트신호는 일부 중첩되는 표시장치의 구동방법.
제14항에 있어서,
상기 제2게이트신호는 상기 데이터신호가 데이터라인에 전달되는 시점에 대응하여 상기 게이트라인에 전달되는 표시장치의 구동방법.