KR102575938B1 - 블록 크기에 기초하여 명령어 블록을 명령어 윈도우에 맵핑하기 - Google Patents

블록 크기에 기초하여 명령어 블록을 명령어 윈도우에 맵핑하기 Download PDF

Info

Publication number
KR102575938B1
KR102575938B1 KR1020187002471A KR20187002471A KR102575938B1 KR 102575938 B1 KR102575938 B1 KR 102575938B1 KR 1020187002471 A KR1020187002471 A KR 1020187002471A KR 20187002471 A KR20187002471 A KR 20187002471A KR 102575938 B1 KR102575938 B1 KR 102575938B1
Authority
KR
South Korea
Prior art keywords
instruction
block
command
size
window
Prior art date
Application number
KR1020187002471A
Other languages
English (en)
Other versions
KR20180021850A (ko
Inventor
더글라스 씨 버거
아론 스미스
잔 그레이
Original Assignee
마이크로소프트 테크놀로지 라이센싱, 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크로소프트 테크놀로지 라이센싱, 엘엘씨 filed Critical 마이크로소프트 테크놀로지 라이센싱, 엘엘씨
Publication of KR20180021850A publication Critical patent/KR20180021850A/ko
Application granted granted Critical
Publication of KR102575938B1 publication Critical patent/KR102575938B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3858—Result writeback, i.e. updating the architectural state or memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/45—Caching of specific data in cache memory
    • G06F2212/452—Instruction code

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Devices For Executing Special Programs (AREA)
  • Advance Control (AREA)
  • Multi Processors (AREA)
  • Digital Computer Display Output (AREA)
  • Image Analysis (AREA)
  • Image Processing (AREA)

Abstract

명령어 블록 기반 마이크로아키텍처의 프로세서 코어는 메모리, 레지스터, 로직 또는 코드 스트림 중 하나를 사용하여 표현될 수 있는 크기 테이블에 대한 인덱스를 포함하는 헤더를 갖는 명령어 블록을 이용한다. 프로세서 코어 내의 제어 유닛은 크기 테이블에 나타나 있는 블록 크기에 기초하여 명령어 윈도우에 맵핑하기 위해 현재 명령어 블록에 대해 얼마나 많은 명령어를 페치할지를 결정한다. 명령어 블록 크기는 흔히 주어진 프로그램에 대해 불균일하게 분포되기 때문에, 크기 테이블을 사용하면, 명령어 블록이 고정된 크기를 갖거나 또는 보다 적은 입도를 갖는 구성에 비해, 명령어 블록을 명령어 윈도우의 사용 가능한 슬롯의 크기에 보다 유연하게 매칭시킬 수 있다. 이러한 융통성은 주어진 명령어 블록에서 nop(널 기능과 같은 무연산(no operation))의 수를 줄임으로써 전반적인 처리 효율성을 높여주는 보다 밀도가 높은 명령어 패킹을 가능하게 한다.

Description

블록 크기에 기초하여 명령어 블록을 명령어 윈도우에 맵핑하기
명령어 집합 구조(ISA) 및 프로세서의 설계자는 전력과 성능을 절충한다. 예를 들어, 설계자가 보다 높은 성능을 제공하는 명령어를 갖는 ISA를 선택하면, 프로세서에 의한 전력 소비도 높아질 수 있다. 또는 설계자가 보다 낮은 전력을 소비하는 명령어를 갖는 ISA를 선택하면 성능이 저하될 수 있다. 전력 소비는 실행 중에 명령어에 의해 사용되는 산술 논리 장치(ALU), 캐시 라인 또는 레지스터와 같은 프로세서의 하드웨어 자원의 양과 관련될 수 있다. 이러한 하드웨어 자원을 대량으로 사용하면 전력 소비가 많아지는 대신 성능이 향상될 수 있다. 이와 달리, 그러한 하드웨어 자원을 소량 사용하면 전력 소모를 줄이는 대신 성능이 저하될 수 있다. 컴파일러는 하이 레벨 코드(high-level code)를 ISA 및 프로세서 아키텍처와 호환되는 명령어로 컴파일하는 데 사용될 수 있다.
명령어 블록 기반 마이크로아키텍처의 프로세서 코어는 메모리, 레지스터, 로직 또는 코드 스트림 중 하나를 사용하여 표현될 수 있는 크기 테이블에 대한 인덱스를 포함하는 헤더를 갖는 명령어 블록을 이용한다. 프로세서 코어 내의 제어 유닛은 크기 테이블에 나타나 있는 블록 크기에 기초하여 명령어 윈도우에 맵핑하기 위해 현재 명령어 블록에 대해 얼마나 많은 명령어를 페치(fetch)할지를 결정한다. 명령어 블록 크기는 흔히 주어진 프로그램에 대해 불균일하게 분포되기 때문에, 크기 테이블을 사용하면, 명령어 블록이 고정된 크기를 갖거나 또는 보다 적은 입도를 갖는 크기의 구성에 비해, 명령어 블록을 명령어 윈도우의 사용 가능한 슬롯의 크기에 보다 유연하게 매칭시킬 수 있다. 이러한 융통성은 주어진 명령어 블록에서 nop(무연산(no operation), 예컨대 널(null) 기능)의 수를 줄임으로써 전반적인 처리 효율성을 높여주는 보다 밀도가 높은 명령어 패킹을 가능하게 한다.
본 발명의 내용은 아래의 발명을 실시하기 위한 구체적인 내용에서 설명되는 개념들 중 선택된 것들을 단순화된 형태로 소개하고자 제공되는 것이다. 본 발명의 내용은 청구항의 청구대상의 핵심적인 특징이나 필수적인 특징들을 밝히고자 함이 아니며, 청구항의 청구대상의 범위를 결정하는 데 도움이 되고자 함도 아니다. 또한, 청구항의 청구대상은 배경기술에서 언급한 문제점들 중 일부 또는 전부를 해결하는 구현예로 한정되지 않는다.
도 1은 컴파일러가 복수의 프로세서 코어를 포함하는 아키텍처에서 실행되는 인코딩된 명령어를 제공하는 예시적인 컴퓨팅 환경을 도시한 것이다.
도 2는 예시적인 프로세서 코어에 대한 예시적인 마이크로아키텍처의 블록도이다.
도 3은 블록 헤더에 대한 예시적인 구성을 도시한 것이다.
도 4 내지 도 15는 예시적인 방법의 흐름도이다.
도면에서 동일한 참조 부호는 동일한 요소를 나타낸다. 다른 언급이 없는 한 구성요소들은 축척에 따라 도시되지 않는다.
도 1은 현재 명령어 블록 맵핑이 이용될 수 있는 예시적인 컴퓨팅 환경(100)을 나타낸다. 환경은 프로그램(115)으로부터 인코딩된 머신 실행 가능 명령어(110)를 생성하는데 이용될 수 있는 컴파일러(105)를 포함한다. 명령어(110)는, 예를 들어, 4 내지 128개의 명령어를 포함하는 가변 크기의 명령어 블록을 처리하도록 구성된 프로세서 아키텍처(120)에 의해 처리될 수 있다.
프로세서 아키텍처(120)는, 일반적으로 온칩 네트워크(도시되지 않음)에 의해 상호 접속되고 또한 하나 이상의 레벨 2(L2) 캐시(대표적으로 참조 부호 130으로 표시됨)와 연동되는 타일 구성(tiled configuration)의 복수의 프로세서 코어(대표적으로 도면 부호 125로 나타냄)를 포함한다. 코어 및 캐시의 개수 및 구성은 구현에 따라 다를 수 있지만, 물리적 코어는, 프로그램(115)의 런타임 동안 "구성(composing)"이라는 프로세스에서, 보다 많은 처리 능력이 프로그램 실행에 쓰여질 수 있게 하는 하나 이상의 보다 큰 논리 프로세서로 함께 병합될 수 있다. 또는, 프로그램 실행이 적절한 스레드 레벨 병렬 처리를 지원할 경우, 코어(125)는 "분해(decomposing)"라고 불리는 프로세스에서 분리되어 독립적으로 작동하고 독립 스레드로부터의 명령어를 실행할 수 있다.
도 2는 예시적인 프로세서 코어(125)의 일부분을 단순화한 블록도이다. 도시된 바와 같이, 프로세서 코어(125)는 프론트엔드 제어 유닛(202), 명령어 캐시(204), 분기 예측기(branch predictor)(206), 명령어 디코더(208), 명령어 윈도우(210), 좌측 피연산자 버퍼(212), 우측 피연산자 버퍼(214), 산술 논리 장치(ALU)(216), 다른 ALU(218), 레지스터(220) 및 로드/저장 큐(222)를 포함한다. 일부 경우에는 (화살표로 표시된) 버스가 데이터와 명령어를 전달할 수 있고, 다른 경우에는 버스가 데이터(예컨대, 피연산자) 또는 제어 신호를 전달할 수 있다. 예를 들어, 프론트엔드 제어 유닛(202)은 제어 신호만을 전달하는 버스를 통해 다른 제어 네트워크와 통신할 수 있다. 도 2는 특정 구성으로 배열된 프로세서 코어(125)에 대한 몇 개의 예시적인 구성 요소를 도시하고 있지만, 특정 구현의 필요에 따라 다르게 배열된 더 많거나 적은 구성 요소가 있을 수 있다.
프론트엔드 제어 유닛(202)은 프로세서 코어 및 그 내부의 동작을 조정하기 위한 회로를 통해 정보의 흐름을 제어하도록 구성된 회로를 포함할 수 있다. 프론트엔드 제어 유닛(202)은 또한, 상태들이 프로세서 코어가 취할 수 있는 각각의 동작 구성을 열거하는, 유한 상태 기계(FSM)를 구현하는 회로를 포함할 수 있다. 프론트엔드 제어 유닛(202) 내의 FSM 회로는 opcode(후술함) 및/또는 다른 입력(예컨대, 하드웨어 레벨 신호)을 사용하여 다음 상태 및 제어 출력을 결정할 수 있다.
따라서, 프론트엔드 제어 유닛(202)은 명령어 디코더(208)에 의한 처리를 위해 명령어 캐시(204)로부터 명령어를 가져올 수 있다. 프론트엔드 제어 유닛(202)은 제어 네트워크 또는 버스를 통해 프로세서 코어(125)의 다른 부분과 제어 정보를 교환할 수 있다. 예를 들어, 프론트엔드 제어 유닛은 백엔드 제어 유닛(224)과 제어 정보를 교환할 수 있다. 프론트엔드 및 백엔드 제어 유닛은 몇몇 구현예에서 단일 제어 유닛으로 통합될 수 있다.
또한, 프론트엔드 제어 유닛(202)은 프로세서 아키텍쳐(120)(도 1)의 다양한 코어 및 다른 부분의 제어를 조정하고 관리할 수 있다. 따라서, 예를 들어, 명령어 블록들이 복수의 코어 상에서 동시에 실행될 수 있으며, 프론트엔드 제어 유닛(202)은 제어 네트워크를 통해 다른 코어와 제어 정보를 교환하여, 다양한 명령어 블록들의 실행을 위해 필요에 따라 동기화를 보장할 수 있다.
프론트엔드 제어 유닛(202)은 또한 원자적으로 실행되는 명령어 블록에 관한 제어 정보 및 메타 정보를 처리할 수 있다. 예를 들어, 프론트엔드 제어 유닛(202)은 명령어 블록과 연관된 블록 헤더를 처리할 수 있다. 이하에 보다 상세히 설명하는 바와 같이, 블록 헤더는 명령어 블록에 관한 제어 정보 및/또는 메타 정보를 포함할 수 있다. 따라서, 프론트엔드 제어 유닛(202)은 조합 논리, 상태 머신, 및 블록 헤더 내의 다양한 필드를 처리하기 위한 플립플롭과 같은 임시 저장 유닛을 포함할 수 있다.
프론트엔드 제어 유닛(202)은 클록 사이클 당 하나의 명령어 또는 복수의 명령어를 가져와서(fetch) 디코딩할 수 있다. 디코딩된 명령어는 프로세서 코어 하드웨어에서 버퍼로서 구현되는 명령어 윈도우(210)에 저장될 수 있다. 명령어 윈도우(210)는 일부 구현예에서, 예측 및 피연산자와 같은 각각의 디코딩된 명령어의 입력의 준비 상태를 유지할 수 있는 명령어 스케줄러(230)를 지원할 수 있다. 예를 들어, 입력이 존재할 경우, 그 모든 입력이 준비되면, 주어진 명령어는 명령어 스케줄러(230)에 의해 깨어나서 발행하도록 준비될 수 있다.
명령어가 발행되기 전에, 명령어에 의해 요구되는 임의의 피연산자는 필요에 따라 좌측 피연산자 버퍼(212) 및/또는 우측 피연산자 버퍼(214)에 저장될 수 있다. 명령어의 opcode에 따라, ALU(216) 및/또는 ALU(218) 또는 다른 기능 유닛을 사용하여 피연산자에 대해 연산이 수행될 수 있다. ALU의 출력은 피연산자 버퍼에 저장될 수도 있고 하나 이상의 레지스터(220)에 저장될 수도 있다. 데이터 흐름 순서에서 일어나는 저장 동작은 명령어 블록이 커밋될 때까지 로드/저장 큐(222)에 큐잉될 수 있다. 명령어 블록이 커밋되면, 로드/저장 큐(222)는 커밋된 블록의 저장(storage)을 메모리에 기록할 수 있다. 분기 예측기(206)는 분기 종료 유형(branch exit type)에 관한 블록 헤더 정보를 처리하고 그 정보를 분기 예측을 하는데 감안한다.
전술한 바와 같이, 프로세서 아키텍처(120)는 통상적으로 페치되고, 실행되고, 원자적으로 커밋되는 블록들로 조직화된 명령어들을 사용한다. 따라서, 프로세서 코어는 단일 블록에 속하는 명령어를 한꺼번에 가져 와서, 프로세서 코어 내부의 실행 자원에 이들을 맵핑하고, 명령어를 실행하고, 결과를 원자적 방식으로 커밋할 수 있다. 프로세서는 모든 명령어의 결과를 커밋하거나 전체 블록의 실행을 무효화할 수 있다. 블록 내부의 명령어는 데이터 흐름 순서대로 실행될 수 있다. 또한, 프로세서는 블록 내의 명령어가 메시지 또는 다른 적절한 형태의 통신을 사용하여 서로 직접 통신하도록 허용할 수 있다. 따라서 결과를 생성하는 명령어는, 결과를 레지스터 파일에 쓰는 대신에, 그 결과를 사용하는 블록 내의 다른 명령어에 결과를 전달할 수 있다. 일례로서, 레지스터(R1 및 R2)에 저장된 값을 가산하는 명령어는 아래의 표 1에 나타낸 바와 같이 표현될 수 있다.
I[0] READ R1 T[2R];
I[1] READ R2 T[2L];
I[2] ADD T[3L].
이러한 방식으로, 소스 피연산자는 명령어로 특정되지 않고, 대신에 이들 소스 피연산자는 ADDD 명령어를 타겟으로 하는 명령어에 의해 지정된다. 컴파일러(105)(도 1)는 명령어(110)의 컴파일 동안 제어 및 데이터 의존성을 명시적으로 인코딩하여 프로세서 코어가 런타임에 이러한 의존성을 재발견하지 못하게 할 수 있다. 그 결과, 이들 명령어의 실행 동안 프로세서 부하가 감소하고 에너지가 절감될 수 있다. 예를 들어, 컴파일러는 모든 제어 의존성을 데이터 흐름 명령어로 변환하기 위해 예측을 사용할 수 있다. 이들 기법을 사용하면 전력이 많이 소비되는 레지스터 파일에 대한 액세스 수가 줄어들 수 있다. 아래의 표 2는 이러한 명령어에 대한 일반적인 명령어 형식의 예를 보여준다.
OPCODE PR BID XOP TARGET1 TARGET2
각각의 명령어는 32비트, 64비트 또는 다른 크기와 같은 적당한 크기일 수 있다. 표 2에 도시된 예에서, 각 명령어는 OPCODE 필드, PR(predication) 필드, BID(broadcast ID) 필드, XOP(extended OPCODE) 필드, TARGET1 필드 및 TARGET2 필드를 포함할 수 있다. OPCODE 필드는 더하기, 읽기, 쓰기 또는 곱하기와 같은 명령어나 명령어 블록에 대한 고유 연산 코드를 지정할 수 있다. PR(predication) 필드는 명령어와 연관된 임의의 예측을 지정할 수 있다. 예를 들어, 2 비트 PR 필드는 다음과 같이 사용될 수 있다: 00-예측 안함, 01-예약됨, 10-예측 오류, 및 11-올바른 예측. 따라서, 예를 들어, 비교 결과가 참인 경우에만 명령어가 실행되는 경우, 그 명령어는 비교를 수행하는 다른 명령어의 결과에 근거할 수 있다. BID(broadcast ID) 필드는 블록 내의 임의의 수의 소비자 명령어에 피연산자를 전송하는 것을 지원할 수 있다. 2 비트 BID 필드는 명령어가 피연산자 중 하나를 수신하는데 이용된 브로드캐스트 채널을 인코딩하는데 사용될 수 있다. XOP(extended OPCODE) 필드는 opcode의 유형을 확장하는 것을 지원할 수 있다. TARGET1 및 TARGET2 필드는 최대 2개의 타겟 명령어가 인코딩되게 할 수 한다. 타겟 필드는 생산자 명령어의 결과에 대한 소비자 명령어를 지정할 수 있으므로 명령어 간의 직접 통신이 가능하다.
각각의 명령어 블록은 블록에 관련된 제어 정보 및/또는 메타 정보와 같은 명령어 블록과 연관된 특정 정보를 가질 수 있다. 이 정보는 프로세서 구조(120)에서의 실행을 위해 프로그램을 명령어(110)로 컴파일하는 동안 컴파일러(105)에 의해 생성될 수 있다. 명령어 블록을 컴파일하는 동안 컴파일러에 의해 이 정보 중 일부를 추출하여, 런타임 동안 명령어의 특성을 검사할 수 있다.
또한, 명령어 블록과 연관된 정보는 메타 정보일 수 있다. 예를 들어, 이러한 정보는 특수 명령어(special instruction), 즉 명령어 블록과 연관된 관련 정보를 가질 수 있는 레지스터 또는 다른 메모리와 관련된 타겟 인코딩을 제공하는 명령어를 사용하여 프로세서 코어에 제공될 수 있다. 특수 명령어의 경우, 그러한 명령어의 opcode 필드가 명령어 블록과 관련된 정보를 전달하는 데 사용될 수 있다. 다른 예에서는, 이러한 정보가 프로세서 상태 워드(PSW)의 일부로서 유지될 수 있다. 예를 들어, 이 정보는 프로세서가 명령어 블록을 보다 효율적으로 실행하도록 돕는 것이 바람직할 수 있다.
다양한 유형의 정보가 블록 헤더, 특수 명령어, 메모리 참조 위치, 프로세서 상태 워드(PSW), 또는 이들의 다양한 조합을 사용하여 프로세서 코어에 제공될 수 있다. 예시적인 명령어 블록 헤더(300)가 도 3에 도시되어 있다. 이 예에서, 블록 헤더(300)는 128비트이고 블록의 프로그램 카운터로부터 오프셋 0에서 시작한다. 각 필드의 각각의 시작과 끝도 도시된다. 필드는 아래의 표 3에 설명되어 있다.
필드 설명
ID 이 필드는 유효 명령어 블록의 시작을 표시하기 위해 1로 설정될 수 있다. 또한 기계 버전 및 아키텍처 버전에 관한 정보도 포함할 수 있다. 또한, 이 필드는 블록 헤더가, 예컨대 READY STATE 필드의 일부로서 임의의 준비 비트 또는 유효 비트를 갖는지의 여부를 프로세서에게 통지하는데 사용될 수 있다.
SIZE 이 필드는 명령어 블록에 포함된 4개의 명령어 청크를 포함할 수 있다. 따라서, 예컨대 0의 값은 블록 내 최소 명령어 블록을 나타낼 수 있는데, 예를 들면 블록 헤더 다음에 4개의 명령어가 이어진다. 이와 달리 또는 선택적으로, SIZE 필드는 크기 테이블 내 엔트리에 대응하는 인코딩된 값을 포함할 수도 있고, 또는 필드가 크기 테이블에 대한 포인터를 포함할 수도 있다.
XFLAGS 이 필드는 특별한 실행 요건을 나타내는 실행 플래그를 포함할 수 있다:
XFLAGS[0] 벡터 모드(Vector Mode)
이 플래그는 명령어가 독립 벡터 레인에 복사될 것임을 나타낼 수 있으며, 이들 독립 벡터 레인 각각은 명령어 윈도우, 피연산자 버퍼, ALU 및 레지스터를 포함할 수 있다.
XFLAGS[1] 분기 예측 금지
이 플래그는 설정되면 분기 예측이 금지될 수 있다. 이는 분기(예를 들어, 예측된 명령어)가 확실하게 알려지기 전에 분기가 어느 방향으로 갈지를 분기 예측기가 예측하는 것을 방지할 수 있다.
XFLAGS[2] 메모리 의존성 예측 금지
이 플래그는 설정되면 메모리 의존성이 금지될 수 있다. 이는 메모리 의존성 예측기가 로드/저장 동작과 같은 메모리 동작들 간의 의존성을 예측하는 것을 방지할 수 있다.
XFLAGS[3] 블록 동기화 요구
이 플래그는 설정되면 다른 명령어 블록이 현재 명령어 블록과 병렬로 다른 프로세서 코어에서 실행되지 않을 수도 있는 요건을 부과할 수 있다. 또한 이 플래그는 설정되면 명령어 블록이 추론적으로 실행되지 않을 수도 있는 요건을 부과할 수 있다.
XFLAGS[4] 블록 후 중단
이 플래그는 설정되면 명령어 블록 다음에 중단이 있음을 나타낼 수 있다.
XFLAGS[5] 블록 전 차단
이 플래그는 설정되면 명령어 블록 앞에 중단이 있음을 나타낼 수 있다.
XFLAGS[6] 예약
이 플래그는 나중 사용을 위해 예약될 수 있다.
XFLAGS[7] 예약
이 플래그는 나중 사용을 위해 예약될 수 있다.
EXIT TYPES 이 필드는 분기 예측기에서 사용할 최대 6개의 3비트 블록 종료 유형(exit type)을 인코딩할 수 있다.
000 - Null: 이 필드에 분기 예측기에 대한 정보가 없음을 분기 예측기에게 나타낼 수 있다.
001 - Sequential: 다음 분기가 코드 내 다음 명령어 블록임을 분기 예측기에게 나타낼 수 있다. 순차 분기 종료 유형은 명령어 블록의 현재 어드레스 및 명령어 블록의 크기, 예를 들어 현재 블록 어드레스 및 그 블록의 크기를 감안하여 계산될 수 있다.
010 - Offset: 분기 예측기에게 다음 분기가 오프셋 어드레스임을 나타낼 수 있으며, 오프셋은 블록 오프셋으로 처리된다.
011 - Indirect: 다음 분기가 간접 유형이라는 것을 분기 예측기에게 나타낼 수 있다. 따라서, 예를 들어, 이것은 명령어의 후속 블록의 제1 명령어의 어드레스를 포함하는 메모리 위치의 레지스터에 의존할 수 있다.
100 - Call: 명령어의 후속 블록이 서브 루틴 호출을 포함하면 예측된 분기가 해당 명령어의 후속 블록으로 이동한다는 것을 분기 예측기에게 나타낼 수 있다.
101 - Return: 명령어의 후속 블록이 서브 루틴 호출로부터의 리턴을 포함하면, 예측된 분기가 그 후속 명령어 블록으로 간다는 것을 분기 예측기에게 나타낼 수 있다.
장래의 사용을 위해 다른 비트 패턴이 예약될 수도 있다.
STORE MASK 이 필드는 저장에 할당된 LSID(로드-저장 ID)를 식별할 수 있다. 예를 들어, LSQ 블록은 명령어 블록이 완료되도록 허용되기 전에 명령어 블록의 저장에 할당된 각 LSID를 수신해야 할 수 있다.
WRITE MASK 이 필드는 명령어 블록이 기록할 수 있는 글로벌 레지스터를 식별할 수 있다. 예를 들면, 레지스터 필드는 명령어 블록이 완료되도록 허용되기 전에 각 기록 엔트리를 수신해야 할 수 있다.
도 3에 도시되고 표 3에 설명된 블록 헤더는 복수의 필드를 포함하지만, 이는 예시적인 것이며, 특정 구현을 위해 다른 필드 구성이 이용될 수 있다.
일례에서, 컴파일러(105)(도 1)는 블록 헤더에 포함하기 위한 정보 또는 명령어의 특성 및/또는 고성능 또는 저전력과 같은 처리 요건의 특성에 기초하여 프로세서 코어에 그러한 정보를 제공할 수 있는 특수 명령어에 대한 정보를 선택할 수 있다. 이는 성능과 전력 소비 사이의 절충의 최적의 균형을 유리하게 허용할 수 있다. 다수의 코어를 갖는 고성능 컴퓨팅과 같은 특정 유형의 프로세싱 애플리케이션의 경우에는, 많은 양의 정보가 바람직한 옵션일 수 있다. 또는 사물 인터넷에 사용되는 임베디드 프로세서, 모바일 장치, 웨어러블 장치, 헤드 마운티드 디스플레이(HMD) 장치 또는 기타 임베디드 컴퓨팅 유형의 애플리케이션과 같은 다른 유형의 프로세싱 애플리케이션의 경우에는, 적은 정보가 바람직한 옵션일 수 있다.
블록 헤더 또는 특수 명령어를 사용하여 전달되는 정보의 범위는 블록 내의 명령어들의 특성에 따라 조정될 수 있다. 예를 들어, 명령어 블록이 반복적으로 실행되는 루프를 포함하면, 그 블록과 연관된 제어 정보를 캡슐화하기 위해 보다 많은 정보가 필요할 수 있다. 추가적인 제어 정보는 프로세서 코어가 루프를 보다 효율적으로 실행함으로써 성능을 향상시킬 수 있게 한다.
이와 달리, 거의 실행되지 않을 명령어 블록이 있다면, 비교적 적은 정보로 충분할 수 있다. 예를 들어, 명령어 블록이 몇몇 예측된 제어 루프를 포함하면, 더 많은 정보가 필요할 수 있다. 유사하게, 명령어 블록이 많은 양의 명령어 레벨 병렬성을 갖는다면, 블록 헤더 또는 특수 명령어의 일부로서 더 많은 정보가 필요할 수 있다.
블록 헤더 또는 특수 명령어 내의 추가적인 제어 정보는, 예를 들어, 명령어 블록에서 명령어 레벨 병렬성을 효과적으로 이용하기 위해 사용될 수 있다. 명령어 블록이 몇몇 분기 예측을 포함하면, 보다 많은 정보가 필요할 수 있다. 분기 예측에 관한 추가 제어 정보는 일반적으로 파이프 라인 플러시를 줄이므로 코드 실행을 보다 효율적으로 향상시킨다.
블록 헤더 내의 필드들에 대응하는 기능은 결합될 수도 있고 더 분리될 수도 있다는 점에 유의한다. 유사하게, 특수 명령어는 도 3 및 표 3에 도시된 필드들 중 임의의 하나에 관련된 정보를 제공할 수도 있고 또는 그러한 필드들로부터의 정보를 결합할 수도 있다. 예를 들어, 도 3 및 표 3의 예시적인 블록 헤더는 개별 ID 필드 및 SIZE 필드를 포함하지만, 이들 2개의 필드는 단일 필드로 결합될 수도 있다.
마찬가지로, 단일의 특수 명령어는 디코딩될 때 명령어 블록의 크기에 관한 정보 및 ID 필드의 정보를 제공할 수 있다. 달리 명시되어 있지 않는 한, 특수 명령어는 명령어 블록의 어느 곳에나 포함될 수 있다. 예를 들어, BLOCK_SIZE #size 명령어는 명령어 블록의 크기 값을 포함하는 이미디어트 필드(immediate field)를 포함할 수 있다. 이미디어트 필드는 크기 정보를 제공하는 정수 값을 포함할 수 있다. 또는, 이미디어트 필드는 크기 정보와 관련된 인코딩된 값을 포함할 수 있으며, 따라서 예컨대, 로직, 레지스터, 메모리 또는 코드 스트림 중 하나를 사용하여 표현될 수 있는 크기 테이블에서 이 값을 검색하여, 인코딩된 값을 디코딩함으로써 크기 정보가 얻어질 수 있다. 다른 예에서, BLOCK_ID #id 특수 명령어는 블록 ID 번호를 전달할 수 있다.
별도의 수학 함수(mathematical function) 또는 메모리 기반 테이블이 블록 ID를 블록 헤더의 메모리 어드레스에 맵핑할 수 있다. 그러한 명령어의 일부로서 전달된 블록 ID는 각 명령어 블록에 고유할 수 있다. 다른 예에서는, BLOCK_HDR_ID #id 명령어가 블록 헤더 ID 번호를 전달할 수 있다. 별도의 수학 함수 또는 메모리 기반 테이블이 블록 ID를 블록 헤더의 메모리 어드레스에 맵핑할 수 있다. 그러한 명령어의 일부로서 전달된 블록 ID는 동일한 헤더 구조 또는 필드를 갖는 여러 명령어 블록에 의해 공유될 수 있다.
또 다른 예에서는, BLOCK_INFO #size, #exit types, #store mask, #write mask 명령어가 명령어의 열거된 필드에 관한 정보를 제공할 수 있다. 이들 필드는 표 3과 관련하여 전술한 필드들 중 임의의 하나에 대응할 수 있다. 주어진 구현예의 특정 요건에 따라 블록 헤더 구조 및 포맷 및 특수 명령어에 다른 변경이 이루어질 수도 있다. 예를 들어, 명령어 블록의 특성과 관련된 정보를 포함하는 추가 필드가 제공될 수도 있다. 명령어 블록의 실행 빈도에 기초하여 특정 필드가 포함될 수 있다.
블록 헤더 구조에 포함된 필드, 또는 앞서 논의된 특수 명령어 또는 다른 메커니즘들을 통해 제공된 정보는 특정 프로세서 또는 프로세서 군의 공개적으로 이용 가능한 표준 명령어 세트 아키텍처(ISA)의 일부일 수 있다. 필드의 서브세트는 ISA에 대한 전용 확장(proprietary extension)일 수 있다. 필드의 어떤 비트 값은 프로세서의 표준 ISA의 일부일 수 있지만, 필드의 다른 어떤 비트 값은 전용 기능을 제공할 수 있다. 이 예시적인 필드는 ISA 설계자가 전용 확장과 연관된 특성 및 기능을 완전히 공개하지 않고 ISA에 전용 확장을 추가할 수 있게 한다. 따라서, 이 경우, ISA 설계자가 배포한 컴파일러 툴은 필드 내 전용 비트 값, 완전히 별개의 전용 필드 또는 특수 명령어를 지원한다. 이러한 필드의 사용은 특정 프로세서 설계에 전용인 하드웨어 가속기와 특히 관련이 있다. 따라서, 프로그램이 인식할 수 없는 블록 헤더 필드 또는 특수 명령어를 포함할 수 있지만, 그 프로그램은 필드를 해독하거나 명령어를 디코딩하기 위한 방안을 더 포함할 수 있다.
컴파일러(105)(도 1)는, 메타 정보 및 제어 정보를 포함하는 명령어 블록에 대한 정보를 생성하기 위해, 일반적으로 하나 이상의 프로세서 코어에 의해 원자적으로 실행하도록 구성된 명령어 블록을 처리할 수 있다. 일부 프로그램은, 예컨대, 사물 인터넷, 모바일 장치, HMD 장치, 웨어러블 장치 또는 기타 임베디드 컴퓨팅 환경을 위한 프로세서와 함께 사용되는 ISA와 같이, 하나의 ISA 용으로만 컴파일될 수 있다. 컴파일러는 정적 코드 분석 또는 코드 프로파일 링과 같은 기법을 사용하여 명령어 블록과 관련된 정보를 생성할 수 있다. 경우에 따라, 컴파일러는 명령어 블록의 특징 및 실행 빈도와 같은 요소를 고려할 수 있다. 명령어 블록의 관련 특징은, 예를 들어 (1) 명령어 레벨 병렬성, (2) 루프의 수, (3) 예측된 제어 명령어의 수, 및 (4) 분기 예측의 수를 포함할 수 있지만 반드시 이들로 제한되지는 않는다.
도 4는 프로세서 코어에 배치된 명령어 윈도우에서 명령어 블록을 관리하기 위한 예시적인 방법(400)의 흐름도이다. 특별히 언급하지 않는 한, 도 4의 흐름도에서의 방법 또는 단계 및 도면에 도시되고 후술하는 다른 흐름도에서의 방법 또는 단계는 특정한 순서 또는 배열로 제한되지 않는다. 또한, 일부 방법 또는 그러한 방법의 일부 단계가 동시에 발생하거나 동시에 수행될 수 있으며, 모든 방법 또는 단계가 주어진 구현의 요건에 따라 그러한 구현으로 수행되어야 하는 것은 아니며, 일부 방법 또는 단계는 선택적으로 이용될 수도 있다. 마찬가지로, 오버헤드를 줄이기 위해 일부 구현예에서는 일부 단계가 제거될 수도 있지만 이로 인해 예컨대 불안정성이 증가할 수도 있다. 임의의 주어진 애플리케이션에서 구현될 수 있는 다양한 기능, 비용, 오버헤드, 성능 및 견고성의 절충은 일반적으로 설계 선택 문제로 볼 수 있다.
단계(405)에서, 예를 들어, 에이지 벡터를 사용하여 페치된 명령어 블록의 에이지(age)가 명시적으로 추적된다. 따라서, 일반적으로, 암시적으로 에이지를 추적하는데 사용되는 명령어 윈도우에서 명령어 블록 순서(즉, 위치)를 사용하기보다는, 제어 유닛은 명시적인 상태를 유지한다. 단계(410)에서 명령어 블록의 에이지순(age-ordered) 리스트가 유지된다. 명령어 블록 우선순위(어떤 경우에는 컴파일러에 의해 우선순위가 결정될 수 있음)는 또한 추적될 수 있고, 일부 구현예에서는 명령어 블록의 우선순위순(priority-ordered) 리스트가 유지될 수도 있다.
단계(415)에서, 처리할 명령어 블록이 식별되면, 매칭되는 명령어 블록을 찾기 위해 에이지순 리스트가 검색된다. 매칭에 대해 일부 구현예에서는 우선순위순 리스트가 검색될 수도 있다. 매칭되는 명령어 블록이 발견되면, 프로세서 코어 효율을 향상시킬 수 있는 명령어 캐시로부터 그 블록을 리페치(re-fetch)할 필요없이, 단계(420)에서 그 블록이 리프레시(refresh)될 수 있다. 이러한 리프레시는, 예컨대 프로그램이 엄격한 루프에서 실행되고 명령어가 자신에게 다시 분기할 때와 같은 상황에서 명령어 블록을 재사용할 수 있게 한다. 이러한 효율성 증가는 복수의 프로세서 코어가 대규모 어레이로 구성될 때 더해질 수 있다. 명령어 블록을 리프레시하는 경우, 명령어는 그대로 유지되고 피연산자 버퍼 및 로드/저장 큐의 유효 비트만 지워진다.
명령어 블록에 대한 매칭이 발견되지 않으면, 에이지순 리스트(또는 우선순위순 리스트)를 다시 이용하여 커밋될 수 있는 명령어 블록을 찾아 이 새로운 명령어 블록을 위한 명령어 윈도우 내의 슬롯을 열 수 있다. 예를 들어, 가장 오래된 명령어 블록 또는 가장 낮은 우선순위의 명령어 블록이 커밋될 수 있다(여기서 높은 우선순위의 블록은 장래에 재사용 가능성이 있기 때문에 버퍼링을 유지하는 것이 바람직할 수 있다). 단계(425)에서, 새로운 명령어 블록이 이용 가능한 슬롯에 맵핑된다. 명령어 블록은 벌크 할당 프로세스를 사용하여 할당될 수 있는데, 이 프로세스에서 블록 내의 명령어 및 명령어와 관련된 모든 자원이 한 번에(즉, 집단으로) 페치된다.
단계(430)에서, 새로운 명령어 블록의 명령어들이 원자적으로 커밋되도록 새로운 명령어 블록이 실행된다. 단계(435)에서, 다른 명령어 블록의 각각의 명령어를 원자적 방식으로 커밋하기 위해 이들 다른 명령어 블록이 종래의 재정렬 버퍼와 유사한 방식으로 에이지 순서로 실행될 수 있다.
도 5는 명령어 블록 기반 마이크로아키텍처에 의해 수행될 수 있는 예시적인 방법(500)의 흐름도이다. 단계(505)에서, 프로세서 코어 내의 제어 유닛은 페치된 명령어 블록이 연속 대체(contiguous replacement) 또는 비연속 대체(non-contiguous replacement)로 버퍼링되게 한다. 단계(510)에서, 연속 명령어 블록 대체에 의해, 버퍼는 순환 버퍼처럼 동작될 수 있다. 단계(515)에서, 비연속 명령어 블록 대체로, 명령어 블록은 비순차적으로(out of order) 대체될 수 있다. 예를 들어, 단계(520)에서 명시적 에이지 기반 트래킹이, 전술한 바와 유사한 방식으로, 추적된 에이지에 기초하여 명령어 블록이 커밋되고 대체되도록 수행될 수 있다. 또한, 우선순위가 추적될 수 있고, 추적된 우선순위는 단계(525)에서 명령어 블록을 커밋하고 대체하는데 사용될 수 있다.
도 6은 프로세서 코어에 배치된 제어 유닛에 의해 수행될 수 있는 예시적인 방법(600)의 흐름도이다. 단계(605)에서, 버퍼링된 명령어 블록의 상태가 추적되고 단계(610)에서 추적된 상태를 사용하여 명령어 블록의 리스트가 유지된다. 예를 들어, 상태는 특정 구현 요건에 따라 에이지, 우선순위 또는 다른 정보 또는 컨텍스트를 포함할 수 있다. 단계(615)에서, 맵핑을 위한 명령어 블록이 식별되면, 단계(620)에 도시된 바와 같이, 리스트가 매칭에 대해 체크된다. 리스트로부터의 매칭 명령어 블록은 단계(625)에서 리페치없이 리프레시된다. 매칭 명령어 블록이 리스트에서 발견되지 않으면, 전술한 바와 유사한 방식으로 단계(630)에서 명령어 블록이 명령어 캐시로부터 페치되고, 명령어 윈도우 내 이용 가능한 슬롯에 맵핑된다.
도 7은 프로세서 코어에 배치된 명령어 윈도우에서 명령어 블록을 관리하기 위한 예시적인 방법(700)의 흐름도이다. 단계(705)에서, 명령어 블록 크기의 크기 테이블이 프로세서 코어에서 유지된다. 크기 테이블은 다양한 방식으로 표현될 수 있는데, 예를 들어, 로직, 레지스터, 메모리, 코드 스트림 또는 다른 적절한 구성 중 하나를 사용하여 표현될 수 있다. 단계(710)에서, 명령어 블록의 헤더에 인코딩된 인덱스가 판독된다. 명령어 블록은 하나 이상의 디코딩된 명령어를 포함한다. 따라서, 도 3 및 표 3에 도시된 SIZE 필드를 사용하여 명령어 블록 크기를 하드 코딩하기보다, 필드는 크기 테이블에 대한 인덱스를 인코딩하거나 저장하는데 사용될 수 있다. 즉, 인덱스는 특정 크기가 명령어 블록과 연관될 수 있게 하기 위해 크기 윈도우에서 엔트리에 대한 포인터로서 기능할 수 있다.
크기 테이블에 포함되는 크기 엔트리의 수는 구현에 따라 변할 수 있다. 보다 많은 수의 크기 엔트리를 이용하면 더 많은 입도가 가능해질 수 있는데, 이는 통상적인 구현에서 오버헤드를 증가시키는 댓가로 주어진 프로그램과 연관된 명령어 블록 크기의 분포가 비교적 넓은 경우에 유익할 수 있다. 일부 경우에, 테이블에 포함된 크기의 수는 컴파일러에서 전체 명령어 패킹 밀도를 최적화하고 무연산(no ops)을 최소화하는 방식으로 특정 명령어 블록 크기 분포를 커버하도록 선택할 수 있다. 예를 들어, 크기 테이블에 포함된 크기는 프로그램에서 일반적으로 사용되는 블록 명령어 크기와 매칭되도록 선택될 수 있다. 단계(715)에서, 인덱스는 크기 테이블로부터 명령어 블록 크기를 검색하는데 사용된다. 단계(720)에서 명령어 블록은 그 크기에 기초하여 명령어 윈도우에서 이용 가능한 슬롯에 맵핑된다.
일부 구현예에서, 단계(725)에 도시된 바와 같이, 명령어 윈도우는, 예를 들어 둘 이상의 다른 크기를 사용하는 둘 이상의 서브윈도우로 분할될 수 있다. 분할된 서브윈도우에서의 이러한 변동은 명령어 블록 크기의 주어진 분포에 대한 추가 조정을 가능하게 할 수 있고 명령어 패킹 밀도를 더욱 증가시킬 수 있다. 분할은 일부 시나리오에서 동적으로 수행될 수도 있다.
도 8은 명령어 블록 기반 마이크로아키텍처에 의해 수행될 수 있는 예시적인 방법(800)의 흐름도이다. 단계(805)에서, 크기 테이블이 구현된다. 상술한 바와 같이, 크기 테이블은 로직, 레지스터, 메모리, 코드 스트림 또는 다른 적절한 구성 중 하나를 사용하여 구현될 수 있고, 주어진 프로그램에 의해 이용되는 명령어 블록의 분포에 일반적으로 이용되는 것에 대응하는 크기를 포함할 수 있다. 단계(810)에서, 크기 테이블 내의 엔트리를 가리키는 포인터에 대해 명령어 블록 헤더가 검사된다. 단계(815)에서, 테이블 엔트리에 의해 식별된 크기는 명령어 윈도우 내의 명령어 블록의 배치를 결정하는데 사용된다.
단계(820)에서, 명령어 블록과 연관된 자원은 벌크 할당된다. 단계(825)에서 명령어 윈도우에서 명령어 블록을 맵핑할 때 명령어 블록 헤더에서 지정된 제한이 사용된다. 이들 제한은, 예를 들어 명령어 블록을 버퍼링하기 위한 명령어 윈도우의 용량 및 정렬에 대한 제한을 포함할 수 있다. 단계(830)에서, 명령어 윈도우에서 명령어 블록들의 순서는 제어 유닛에 의해 추적되고, 블록들은 어떤 상황에서는 비순차적으로 커밋될 수 있다. 예를 들어, 블록들은 명령어 윈도우 내의 자신의 위치에 기초하여 처리되는 명령어 블록들의 순환 버퍼를 사용하는 대신 활발히 사용되었거나 또는 특히 중요한 명령어 블록들이 비순차적으로 처리되도록 우선순위화될 수 있으며, 이는 처리 효율을 증가시킬 수 있다.
단계(835)에서, 명령어 블록의 에이지가 명시적으로 추적될 수 있고, 경우에 따라 이와 같이 명시적으로 추적된 에이지에 기초하여 명령어 블록이 커밋될 수 있다. 명령어 블록은 단계(840)에서 리프레시된다(즉, 명령어 캐시로부터 명령어 블록을 리페치할 필요없이 재사용된다).
도 9는 프로세서 코어에 배치된 제어 유닛에 의해 수행될 수 있는 예시적인 방법(900)의 흐름도이다. 단계(905)에서, 명령어 윈도우는 전술한 것과 유사한 방식으로 둘 이상의 상이한 크기를 갖는 복수의 세그먼트로 구성된다. 단계(910)에서, 블록 명령어 헤더가 인코딩된 인덱스에 대해 검사된다. 단계(915)에서 인덱스를 사용하여 크기 테이블에서 검사가 수행되고, 단계(920)에서 크기 검색에 기초하여 블록의 특정 크기에 적합한 명령어 윈도우 세그먼트에 명령어 블록이 배치된다. 단계(925)에서, 벌크 할당을 사용하여 명령어 블록과 연관된 자원이 페치된다.
도 10은 프로세서 코어에 배치된 명령어 윈도우에서 명령어 블록을 관리하기 위한 예시적인 방법(1000)의 흐름도이다. 단계(1005)에서, 명령어 블록이 명령어 캐시로부터 명령어 윈도우로 맵핑된다. 명령어 블록은 하나 이상의 디코딩된 명령어를 포함한다. 단계(1010)에서 명령어 블록 내의 각각의 명령어와 연관된 자원이 할당된다. 자원은 통상적으로 제어 비트 및 피연산자를 포함하고, 모든 자원이 일괄적으로 획득되거나 페치되는 벌크 할당 프로세스를 이용하여 할당이 수행될 수 있다.
단계(1015)에 도시된 바와 같이, 자원 및 명령어를 단단히 결합하는 대신에, 명령어 윈도우 및 피연산자 버퍼는 블록 내 전용 명령어 및 자원 사이에서 하나 이상의 포인터를 유지함으로써 독립적으로 동작될 수 있도록 분리된다. 단계(1020)에서 명령어 블록이 리프레시되면(즉, 명령어 캐시로부터 명령어 블록을 리페치할 필요없이 재사용되면), 단계(1025)에서 자원은 포인터를 따라 원래의 제어 상태로 돌아가서 재사용될 수 있다.
이러한 분리는, 특히 프로그램이 긴밀한 루프에서 실행되고 명령어들이 반복적으로 이용되는 경우와 같이 전형적으로 발생하는 리페치없이 명령어 블록이 리프레시될 때, 프로세서 코어 효율을 높일 수 있다. 포인터를 통해 제어 상태를 설정함으로써, 처리 주기 및 기타 비용을 추가로 지출하지 않고 자원이 효과적으로 사전 검증될 수 있다. 이러한 효율성 증가는 복수의 프로세서 코어가 대규모 어레이로 구성될 때 더해질 수 있다.
도 11은 명령어 블록 기반 마이크로아키텍처에 의해 수행될 수 있는 예시적인 방법(1100)의 흐름도이다. 단계(1105)에서, 명령어 블록은 새로운 명령어 블록이 커밋된 명령어 블록을 대체하는 방식으로 명령어 윈도우에 맵핑된다. 단계(1110)에 나타낸 바와 같이, 맵핑은 명령어 블록의 헤더에서 지정되는 다양한 제한, 예컨대, 명령어 블록을 버퍼링하기 위한 명령어 윈도우의 용량 및 정렬에 대한 제한을 받는다. 단계(1115)에서 전술한 바와 같이 일반적으로 벌크 할당 프로세스를 사용하여 구현되는 새로운 명령어 블록에 대해 자원이 할당된다.
단계(1120)에서, 명령어 윈도우에서 명령어 블록들의 순서는 제어 유닛에 의해 추적되고, 블록들은 어떤 상황에서는 비순차적으로 커밋될 수 있다. 예를 들어, 블록들은 명령어 윈도우 내에서의 자신들의 위치에 기초하여 처리되는 명령어 블록들의 순환 버퍼를 사용하는 대신, 활발히 사용되었거나 또는 특히 중요한 명령어 블록들이 비순차적으로 처리되도록 우선순위화될 수 있으며, 이는 처리 효율을 증가시킬 수 있다.
단계(1125)에서, 명령어 윈도우는, 예를 들어, 명령어 블록 및 피연산자 블록이 독립적으로(즉, 명령어들과 피연산자들 간의 엄격한 대응을 사용하지 않고) 관리되도록, 피연산자 버퍼로부터 분리된다. 전술한 바와 같이, 분리는 명령어 블록이 리프레시될 때 자원이 사전검증될 수 있게 함으로써 효율성을 증가시킨다.
도 12는 프로세서 코어에 배치된 제어 유닛에 의해 수행될 수 있는 예시적인 방법(1200)의 흐름도이다. 단계(1205)에서, 하나 이상의 명령어 블록들을 버퍼링하기 위해 명령어 윈도우가 유지된다. 단계(1210)에서 명령어 블록의 명령어와 연관된 자원을 버퍼링하기 위해 하나 이상의 피연산자 버퍼가 유지된다. 전술한 바와 같이, 자원은 전형적으로 제어 비트 및 피연산자를 포함한다. 상태는 단계(1215)에서 명령어와 자원 사이의 포인터를 사용하여 추적된다.
명령어 블록이 리프레시될 경우, 블록(1220)에서, 포인터는 추적 상태로 되돌아갈 수 있다. 단계(1225)에서, 명령어 블록이 커밋되면, 피연산자 버퍼 내의 제어 비트가 클리어되고 새로운 포인터가 설정된다. 상술한 방법에서와 같이, 단계(1230)에서 명령어 윈도우 및 피연산자 버퍼는 명령어 블록 및 피연산자 블록이 비대응에 기초하여 제어 유닛에 의해 유지되도록 분리된다.
도 13은 프로세서 코어에 배치된 명령어 윈도우에서 명령어 블록을 관리하기 위한 예시적인 방법(1300)의 흐름도이다. 단계(1305)에서, 명령어 블록은 벌크 할당 프로세스를 사용하여 할당되는데, 이 프로세스에서 블록 내의 명령어 및 명령어와 연관된 모든 자원이 한번에(즉, 한꺼번에) 페치된다. 명령어 및 자원이 작은 청크로 반복적으로 페치되는 기존 아키텍처에 비해, 본원의 벌크 할당은 블록 내의 모든 명령어를 동시에 일관되게 관리할 수 있게 하여 프로세서 코어 작업의 효율성을 높일 수 있다. 이러한 개선은 주어진 프로그래밍 구성(예컨대, 분기를 최소화하는 구성)이 컴파일러로 하여금 상대적으로 큰 명령어 블록을 생성할 수 있게 하는 상황에서 훨씬 더 중요할 수 있다. 예를 들어, 일부 구현예에서, 명령어 블록은 최대 128개의 명령어를 포함할 수 있다.
명령어 블록의 벌크 할당은 또한, 예를 들어 프로그램이 엄격한 루프에서 실행되고 명령어가 자신에게 다시 분기할 때 일반적으로 발생하는, 명령어 블록이 리페치없이 재사용되는 리프레시 특징을 통해 프로세서 코어 효율을 향상시킨다. 이러한 효율성 증가는 복수의 프로세서 코어가 대규모 어레이로 구성될 때 더해질 수 있다. 명령어 블록을 리프레시하면, 명령어는 그대로 유지되고 피연산자 버퍼 및 로드/저장 큐 내의 유효 비트만 지워진다. 이는 리프레시된 명령어 블록의 페치가 완전히 바이패스되도록 할 수 있다.
명령어 블록의 벌크 할당은 또한 명령어 및 자원 그룹이 제 위치에 있을 때 부가적인 프로세싱 효율을 가능하게 한다. 예를 들어, 피연산자와 명시적 메시지가 블록의 한 명령어에서 다른 명령어로 전송될 수 있다. 하나의 명령어가 아직 할당되지 않은 다른 명령어로 아무것도 보낼 수 없으므로 이러한 기능은 기존 아키텍처에서는 사용할 수 없다. 상수를 생성하는 명령어는 또한 피연산자 버퍼 내의 값을 고정시킬 수 있으므로, 이들은 리프레시 후에도 유효하게 유지되어 명령어 블록이 실행될 때마다 다시 생성될 필요가 없다.
단계(1310)에서, 명령어 블록이 명령어 윈도우에 맵핑되는 경우, 단계(1315)에서 이들은 맵핑 정책들, 블록 헤더에서 지정된 제한들 또는 둘 모두에 의해 적용될 수 있는 제한들을 따른다. 어떤 경우에는, 이들 정책은 주어진 프로그램의 특정 요건에 따라 컴파일러에서 설정될 수 있다. 지정된 제한은, 예를 들어 정렬에 대한 제한 및 명령어 블록을 버퍼링하는 명령어 윈도우 용량에 대한 제한을 포함할 수 있다.
단계(1320)에서, 일부 구현예에서, 명령어 윈도우는 동일한 크기 또는 상이한 크기의 서브윈도우들로 분할될 수 있다. 명령어 블록 크기는 흔히 주어진 프로그램에 대해 종종 랜덤하게 또는 불균일하게 분포되기 때문에, 분할된 서브윈도우에서의 이러한 변동은 명령어 블록 크기의 주어진 분포를 보다 효율적으로 수용하여 명령어 윈도우 내 명령어 패킹 밀도를 증가시킬 수 있다. 분할은 현재 프로세서 코어에 의해 처리중인 블록 크기의 분포에 따라 일부 시나리오에서 동적으로 수행될 수도 있다.
일부 구현예에서, 명령어 블록 헤더는 인덱스를 인코딩하거나, 로직, 레지스터, 메모리 또는 코드 스트림 중 하나를 사용하여 구현되는 크기 테이블에 대한 포인터를 포함할 수 있다. 크기 테이블은 명령어 블록 크기 엔트리를 포함할 수 있으며, 따라서 단계(1325)에서 명령어 블록 크기가 테이블로부터 검색될 수 있다. 인코딩된 인덱스 및 크기 테이블의 사용은, 예컨대 분기를 실행할 때 블록이 비교적 적은 수의 명령어를 포함하는 경우, 이용가능한 블록 크기에 보다 많은 입도를 제공하여 nop(무연산)의 발생을 줄임으로써, 명령어 블록 내 명령어 패킹 밀도를 높일 수 있다.
도 14는 명령어 블록 기반 마이크로아키텍처에 의해 수행될 수 있는 예시적인 방법(1400)의 흐름도이다. 단계(1405)에서, 프로세서 코어 내의 제어 유닛이 명령어 블록을 처리하기 위한 정책을 적용한다. 단계(1410)에서 명령어 및 모든 관련 자원이 한번에 인출되는 전술한 벌크 할당 프로세스를 사용하여 명령어 블록이 할당된다. 단계(1415)에서, 명령어 블록이 명령어 윈도우에 맵핑되며, 여기서 맵핑은, 전술한 바와 같이 정렬에 대한 제한 및 명령어 블록의 헤더에서 지정된 명령어 블록을 버퍼링하기 위한 명령어 윈도우의 용량에 대한 제한과 같은 다양한 제한을 받을 수 있다.
단계(1420)에서, 제어 유닛에 의한 명령어 윈도우에서 명령어 블록의 순서를 추적하는 것을 포함하는 정책이 적용될 수 있다. 블록이 명령어 윈도우 내에서의 자신의 위치에 기반하여 처리되는 명령어 블록의 순환 버퍼를 사용하는 대신, 일부 상황에서는 블록이 비순차적으로 커밋될 수 있다. 단계(1425)에서, 활발히 사용되었거나 또는 특히 중요한 블록들이 비순차적으로 처리되도록 (일부 시나리오에서 컴파일러에 의해 지정될 수 있는) 우선순위에 기초하여 블록을 처리하는 것을 포함하는 정책이 적용될 수 있는데, 이는 처리 효율을 더욱 증가시킬 수 있다.
단계(1430)에서, 명령어 블록의 에이지를 명시적으로 추적하는 것을 포함하는 정책이 적용될 수 있고, 경우에 따라 이러한 명시적으로 추적된 에이지에 기초하여 명령어 블록이 커밋될 수 있다. 단계(1435)에서, 명령어 윈도우(또는 윈도우의 세그먼트)에서 적절한 크기의 슬롯의 이용가능성에 따라 맵핑 명령어 블록을 포함하는 정책이 적용될 수 있다. 단계(1440)에서, 순환 버퍼를 사용하여 명령어 윈도우에 명령어 블록을 맵핑하는 것을 포함하는 정책이 적용될 수 있다.
일부 구현예에서, 프로세서 코어 효율을 추가로 향상시키기 위해 정책들의 다양한 조합이 이용될 수 있다. 예를 들어, 제어 유닛은 주어진 명령어 블록 또는 명령어 블록 그룹에 대해 보다 최적의 동작을 제공하는 정책을 적용하기 위해 정책들 사이에서 동적으로 토글링할 수 있다. 예를 들어, 일부 시나리오에서는 명령어 블록이 연속적으로 순서대로 처리되는 순환 버퍼링 기술을 사용하는 것이 더 효율적일 수 있다. 다른 시나리오에서는 순서를 벗어나서 에이지에 따른 처리가 최적의 작동을 제공할 수 있다.
도 15는 프로세서 코어에 배치된 제어 유닛에 의해 수행될 수 있는 예시적인 방법(1500)의 흐름도이다. 단계(1505)에서, 명령어 윈도우는 전술한 것과 유사한 방식으로 둘 이상의 다른 크기를 갖는 다수의 세그먼트로 구성된다. 단계(1510)에서 명령어 블록이 패치되고, 단계(1515)에서 모든 관련된 자원이 페치된다.
단계(1520)에서, 명령어 블록은 윈도우 내의 명령어 밀도를 최대화하는 윈도우의 적절한 세그먼트에 배치된다. 예를 들어, 컴파일러가 (예를 들어, 프로그램 분기 등을 구현하기 위해) 낮은 명령어 카운트를 갖는 비교적 많은 수의 블록을 포함하는 블록 크기의 분포를 생성하는 경우, 명령어 윈도우는 작은 명령어 블록을 위한 특별한 크기의 세그먼트를 가질 수 있다. 유사하게, 상대적으로 많은 수의 높은 명령어 카운트 블록(예를 들어, 과학적 및 유사 애플리케이션의 경우)이 있으면, 세그먼트는 그러한 보다 큰 명령어 블록을 위한 특별한 크기로 될 수 있다. 따라서, 명령어 윈도우 세그먼트의 크기 조정은 특정 크기 분포에 따라 조정되거나 분포가 변경되는 일부 상황에서 동적으로 조정될 수 있다. 블록(1525)에서, 명령어 블록은 전술한 바와 같이 명령어 블록 헤더에서 지정된 제한을 받을 수 있다.
블록 크기에 기초한 명령어 블록의 현재의 맵핑의 다양한 예시적인 실시예가 이제 모든 실시예들의 완전한 리스트가 아닌 예시로서 제공된다. 일례는, 프로세서 내에 배치된 명령어 윈도우에서 명령어 블록을 관리하는 방법으로서, 명령어 블록 크기의 크기 테이블을 유지하는 단계와, 하나 이상의 명령어를 포함하는 상기 명령어 블록의 헤더에서 인코딩된 인덱스를 판독하는 단계와, 상기 인덱스를 이용하여 상기 크기 테이블로부터 명령어 블록 크기를 검색하는 단계와, 상기 명령어 윈도우 내에서 명령어 패킹을 최대화하기 위해 상기 크기 검색에 기초하여 상기 명령어 블록을 명령어 윈도우 내의 이용 가능한 슬롯에 맵핑하는 단계를 포함하는 방법을 포함한다. 다른 예에서, 이 방법은 상기 명령어 윈도우를 서브윈도우로 분할하는 단계를 포함한다. 또 다른 예에서, 이 방법은 상기 분할된 서브윈도우를 공통 크기를 공유하도록 구성하거나 또는 둘 이상의 상이한 크기를 사용하여 구현하도록 구성하는 단계를 더 포함한다. 또 다른 예에서, 상기 분할된 서브윈도우는 명령어 블록 크기의 분포에 따라 동적으로 크기가 정해진다. 또 다른 예에서, 이 방법은 상기 크기 테이블을 로직, 레지스터, 메모리 또는 코드 스트림 중 하나를 사용하여 표현되는 논리 크기 테이블로서 유지하는 단계를 더 포함한다. 또 다른 예에서, 이 방법은 프로그램과 연관된 명령어 블록 크기의 분포 중 일반적으로 사용되는 크기와 일치하도록 상기 크기 테이블의 크기를 설정하는 단계를 더 포함한다.
다른 예는 명령어 블록 기반 마이크로아키텍처로서, 제어 유닛과, 하나 이상의 피연산자 버퍼와, 상기 제어 유닛이 제어할 프로그램과 연관된 디코딩된 명령어 블록을 저장하도록 구성된 명령어 윈도우를 포함하되, 상기 제어는 로직, 레지스터, 메모리 또는 코드 스트림 중 하나를 사용하여 크기 테이블 - 크기 테이블이 상기 프로그램에서 사용되는 명령어 블록의 분포 내에서 공통으로 이용되는 크기에 대응하는 둘 이상의 다른 크기를 포함함 - 을 구현하는 동작과, 명령어 블록의 헤더 내의 포인터 - 상기 포인터는 상기 크기 테이블에서 식별된 명령어 블록 크기를 가리킴 - 를 검사하는 동작과, 상기 테이블로부터 식별된 크기에 기초하여 상기 명령어 윈도우 내 명령어 블록의 배치를 결정하는 동작을 포함하는 명령어 블록 기반 마이크로아키텍처를 포함한다. 다른 예에서, 명령어 블록 기반 마이크로아키텍처는 상기 블록 내의 명령어와 연관된 자원을 얻기 위해 각 명령어 블록에 대한 벌크 할당을 수행하는 구성을 더 포함한다. 또 다른 예에서, 명령어 블록 기반 마이크로아키텍처는 상기 명령어 블록의 헤더 내에 지정된 제한 - 상기 제한은 상기 명령어 윈도우의 명령어 블록 용량 제한 또는 정렬 제한을 포함함 - 에 기초하여 상기 명령어 블록을 맵핑하는 구성을 더 포함한다. 또 다른 예에서, 명령어 블록 기반 마이크로아키텍처는 상기 명령어 윈도우에서 상기 명령어 블록의 순서를 추적하고 명령어 블록을 비순차적으로 커밋하는 구성을 더 포함한다. 또 다른 예에서, 명령어 블록 기반 마이크로아키텍처는 상기 명령어 윈도우에서 현재 맵핑된 명령어 블록의 에이지를 명시적으로 추적하고 명시적으로 추적된 에이지에 기초하여 명령어 블록을 커밋하는 구성을 더 포함한다. 또 다른 예에서, 명령어 블록 기반 마이크로아키텍처는 명령어 블록에 맞는 상기 명령어 윈도우 내의 슬롯이 이용 가능할 경우 상기 명령어 블록을 상기 명령어 윈도우에 맵핑하는 구성을 더 포함한다. 또 다른 예에서, 명령어 블록 기반 마이크로아키텍처는 순환 버퍼를 사용하여 명령어 블록을 상기 명령어 윈도우에 맵핑하는 구성을 더 포함한다. 또 다른 예에서, 명령어 블록 기반 마이크로아키텍처는 명령어 캐시로부터 상기 명령어 블록을 리페치하지 않고 상기 명령어 블록을 리프레시하는 구성을 더 포함한다.
또 다른 예는 명령어 블록 관리를 위한 방법을 수행하도록 구성된 프로세서에 배치된 제어 유닛으로서, 상기 방법은 둘 이상의 상이한 크기를 갖는 복수의 세그먼트로 명령어 윈도우를 구성하는 단계와, 하나 이상의 명령어를 포함하는 명령어 블록의 헤더를 그 안에 인코딩된 인덱스에 대해 검사하는 단계와, 상기 인덱스를 이용하여 상기 크기 테이블로부터 명령어 블록 크기를 검색하는 단계와, 상기 크기 검색에 기초하여 상기 명령어 블록을 명령어 윈도우의 세그먼트에 배치하는 단계를 포함하는 제어 유닛을 포함한다. 다른 예에서, 제어 유닛은 명령어 윈도우 내의 배치에 대한 지정된 제한에 대해 명령어 블록의 헤더를 검사하는 것과, 지정된 제한에 따라 배치를 수행하는 것을 포함하며, 여기서 지정된 제한은 정렬 제한 또는 명령어 블록 용량 제한 중 하나를 포함한다. 또 다른 예에서, 제어 유닛은 분할된 명령어 윈도우를 복수의 프로세서 코어를 통해 분산된 논리적 분할 명령어 윈도우로서 구성하는 것을 더 포함한다. 또 다른 예에서, 제어 유닛은 인칩 네트워크를 통해 전달되는 통신을 사용하여 논리적으로 분할된 명령어 윈도우에 걸쳐 상태를 유지하는 것을 포함한다. 또 다른 예에서, 제어 유닛은 벌크 할당으로서 자원들의 페치를 수행하는 것을 더 포함한다. 또 다른 예에서, 제어 유닛은 명령어 캐시로부터 명령어 블록을 리페치하지 않고 명령어 블록을 리프레시하는 것을 더 포함한다.
전술한 내용은 단지 예시를 위해 제공되며 제한하는 것으로 해석되어서는 안 된다. 이하의 청구 범위에 기재된 본 개시의 진정한 사상 및 범위를 벗어나지 않고 도시되고 설명된 예시적인 실시예 및 응용예를 따르지 않고 본원에 기재된 청구대상에 대한 다양한 수정 및 변경이 이루어질 수 있다.

Claims (20)

  1. 프로세서 내에 배치된 명령어 윈도우에서 명령어 블록을 관리하는 방법에 있어서,
    명령어 블록 크기의 크기 테이블을 유지하는(maintaining) 단계;
    하나 이상의 명령어를 포함하는 명령어 블록의 헤더에서 인코딩된 인덱스를 판독하는 단계;
    상기 인덱스를 이용하여 상기 크기 테이블로부터 명령어 블록 크기를 검색( looking up)하는 단계; 및
    상기 명령어 윈도우 내에서 명령어 패킹을 최대화하기 위해 상기 크기 검색에 기초하여 상기 명령어 블록을 명령어 윈도우 내의 이용 가능한 슬롯에 맵핑하는 단계를 포함하는, 명령어 블록을 관리하는 방법.
  2. 제1항에 있어서,
    상기 명령어 윈도우를 서브윈도우로 분할(segmenting)하는 단계를 더 포함하는, 명령어 블록을 관리하는 방법.
  3. 제2항에 있어서,
    공통 크기를 공유하도록 또는 둘 이상의 상이한 크기를 사용하여 구현되도록 상기 분할된 서브윈도우를 구성하는 단계를 더 포함하는, 명령어 블록을 관리하는 방법.
  4. 제3항에 있어서,
    상기 분할된 서브윈도우는 명령어 블록 크기의 분포에 따라 동적으로 크기가 정해지는, 명령어 블록을 관리하는 방법.
  5. 제1항에 있어서,
    상기 크기 테이블을 로직, 레지스터, 메모리 또는 코드 스트림 중 하나를 사용하여 표현되는 논리 크기 테이블로서 유지하는 단계를 더 포함하는, 명령어 블록을 관리하는 방법.
  6. 제1항에 있어서,
    프로그램과 연관된 명령어 블록 크기의 분포 중 공통으로(commonly) 사용되는 크기와 매칭되도록 상기 크기 테이블에서의 크기를 설정하는 단계를 더 포함하는, 명령어 블록을 관리하는 방법.
  7. 명령어 블록 기반 프로세서에 있어서,
    제어 유닛;
    하나 이상의 피연산자 버퍼; 및
    상기 제어 유닛의 제어하에 있는 프로그램과 연관된 디코딩된 명령어 블록을 저장하도록 구성된 명령어 윈도우를 포함하되,
    상기 제어 유닛의 제어는,
    로직, 레지스터, 메모리 또는 코드 스트림 중 하나를 사용하여 크기 테이블 - 상기 크기 테이블은 상기 프로그램에서 사용되는 명령어 블록의 분포 내에서 공통으로 이용되는 크기에 대응하는 둘 이상의 다른 크기를 포함함 - 을 구현하는 동작,
    명령어 블록의 헤더 내의 포인터 - 상기 포인터는 상기 크기 테이블에서 식별된 명령어 블록 크기를 가리킴 - 를 검사하는 동작, 및
    상기 테이블로부터 식별된 크기에 기초하여 상기 명령어 윈도우 내 명령어 블록의 배치를 결정하는 동작을 포함하는, 명령어 블록 기반 프로세서.
  8. 제7항에 있어서,
    상기 블록 내의 명령어와 연관된 자원을 얻기 위해 각 명령어 블록에 대한 벌크 할당을 수행하는 구성을 더 포함하는, 명령어 블록 기반 프로세서.
  9. 제7항에 있어서,
    상기 명령어 블록의 헤더 내에 지정된 제한 - 상기 지정된 제한은 상기 명령어 윈도우의 명령어 블록 용량 제한 또는 정렬 제한 중 하나를 포함함 - 에 기초하여 상기 명령어 블록을 맵핑하는 구성을 더 포함하는, 명령어 블록 기반 프로세서.
  10. 제7항에 있어서,
    상기 명령어 윈도우에서 상기 명령어 블록의 순서를 추적하고 명령어 블록을 비순차적으로(out of order) 커밋하는 구성을 더 포함하는, 명령어 블록 기반 프로세서.
  11. 제7항에 있어서,
    상기 명령어 윈도우에서 현재 맵핑된 명령어 블록의 에이지(age)를 명시적으로 추적하고 명시적으로 추적된 에이지에 기초하여 명령어 블록을 커밋하는 구성을 더 포함하는, 명령어 블록 기반 프로세서.
  12. 제7항에 있어서,
    명령어 블록에 맞는 상기 명령어 윈도우 내의 슬롯이 이용 가능할 경우 상기 명령어 블록을 상기 명령어 윈도우에 맵핑하는 구성을 더 포함하는, 명령어 블록 기반 프로세서.
  13. 제7항에 있어서,
    순환 버퍼를 사용하여 명령어 블록을 상기 명령어 윈도우에 맵핑하는 구성을 더 포함하는, 명령어 블록 기반 프로세서.
  14. 제7항에 있어서,
    명령어 캐시로부터 상기 명령어 블록을 리페치(re-fetch)하지 않고 상기 명령어 블록을 리프레시(refresh)하는 구성을 더 포함하는, 명령어 블록 기반 프로세서.
  15. 명령어 블록 관리를 위한 방법을 수행하도록 배열된 프로세서에 배치된 제어 유닛에 있어서,
    상기 명령어 블록 관리를 위한 방법은,
    다수의 세그먼트들 - 세그먼트들은 둘 이상의 다른 크기를 가짐 - 로 명령어 윈도우를 구성하는 것;
    명령어 블록 - 상기 명령어 블록은 하나 이상의 명령어를 포함함 - 의 헤더에서 인코딩된 인덱스에 대해 상기 명령어 블록의 헤더를 검사하는 것;
    상기 인덱스를 이용하여 크기 테이블로부터 명령어 블록 크기를 검색하는 것; 및
    상기 크기 검색에 기초하여 상기 명령어 블록을 상기 명령어 윈도우의 세그먼트로 배치하는 것을 포함하는, 제어 유닛.
  16. 제15항에 있어서,
    상기 방법은 명령어 윈도우 내의 배치에 대한 지정된 제한에 대해 상기 명령어 블록의 헤더를 검사하고 상기 지정된 제한에 따라 상기 배치를 수행하는 것을 더 포함하고, 상기 지정된 제한은 명령어 블록 용량 제한 또는 정렬 제한 중 하나를 포함하는, 제어 유닛.
  17. 제15항에 있어서, 상기 방법은 분할된(segmented) 명령어 윈도우를, 복수의 프로세서 코어에 걸쳐 분산되는 로직 분할된 명령어 윈도우로서 구성하는 것을 더 포함하는, 제어 유닛.
  18. 제17항에 있어서, 상기 방법은 인칩(in-chip) 네트워크를 통해 전달되는 통신을 사용하여 상기 로직 분할된 명령어 윈도우에 걸쳐 상태를 유지하는 것을 더 포함하는, 제어 유닛.
  19. 제15항에 있어서, 상기 방법은 벌크 할당으로서 자원들의 페치를 수행하는 것을 더 포함하는, 제어 유닛.
  20. 제15항에 있어서, 상기 방법은 명령어 캐시로부터 상기 명령어 블록을 리페치하지 않고 상기 명령어 블록을 리프레시하는 것을 더 포함하는, 제어 유닛.
KR1020187002471A 2015-06-26 2016-06-23 블록 크기에 기초하여 명령어 블록을 명령어 윈도우에 맵핑하기 KR102575938B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/752,768 US9952867B2 (en) 2015-06-26 2015-06-26 Mapping instruction blocks based on block size
US14/752,768 2015-06-26
PCT/US2016/038849 WO2016210026A1 (en) 2015-06-26 2016-06-23 Mapping instruction blocks into instruction windows based on block size

Publications (2)

Publication Number Publication Date
KR20180021850A KR20180021850A (ko) 2018-03-05
KR102575938B1 true KR102575938B1 (ko) 2023-09-06

Family

ID=56511878

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187002471A KR102575938B1 (ko) 2015-06-26 2016-06-23 블록 크기에 기초하여 명령어 블록을 명령어 윈도우에 맵핑하기

Country Status (16)

Country Link
US (1) US9952867B2 (ko)
EP (1) EP3314405A1 (ko)
JP (1) JP2018519597A (ko)
KR (1) KR102575938B1 (ko)
CN (1) CN107771318B (ko)
AU (1) AU2016281598A1 (ko)
BR (1) BR112017024335A2 (ko)
CA (1) CA2985495A1 (ko)
CL (1) CL2017003264A1 (ko)
CO (1) CO2017013251A2 (ko)
HK (1) HK1246430A1 (ko)
IL (1) IL256176A (ko)
MX (1) MX2017016202A (ko)
PH (1) PH12017550125A1 (ko)
TW (1) TW201717021A (ko)
WO (1) WO2016210026A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10191747B2 (en) 2015-06-26 2019-01-29 Microsoft Technology Licensing, Llc Locking operand values for groups of instructions executed atomically
US10409599B2 (en) 2015-06-26 2019-09-10 Microsoft Technology Licensing, Llc Decoding information about a group of instructions including a size of the group of instructions
US9940136B2 (en) 2015-06-26 2018-04-10 Microsoft Technology Licensing, Llc Reuse of decoded instructions
US10175988B2 (en) 2015-06-26 2019-01-08 Microsoft Technology Licensing, Llc Explicit instruction scheduler state information for a processor
US9720693B2 (en) * 2015-06-26 2017-08-01 Microsoft Technology Licensing, Llc Bulk allocation of instruction blocks to a processor instruction window
US11755484B2 (en) 2015-06-26 2023-09-12 Microsoft Technology Licensing, Llc Instruction block allocation
US9952867B2 (en) * 2015-06-26 2018-04-24 Microsoft Technology Licensing, Llc Mapping instruction blocks based on block size
US10169044B2 (en) 2015-06-26 2019-01-01 Microsoft Technology Licensing, Llc Processing an encoding format field to interpret header information regarding a group of instructions
US10346168B2 (en) 2015-06-26 2019-07-09 Microsoft Technology Licensing, Llc Decoupled processor instruction window and operand buffer
US10409606B2 (en) 2015-06-26 2019-09-10 Microsoft Technology Licensing, Llc Verifying branch targets
US9946548B2 (en) 2015-06-26 2018-04-17 Microsoft Technology Licensing, Llc Age-based management of instruction blocks in a processor instruction window
US10095519B2 (en) 2015-09-19 2018-10-09 Microsoft Technology Licensing, Llc Instruction block address register
CN110750856B (zh) * 2019-09-06 2023-06-06 东南大学 一种基于机器学习的有效指令窗口大小评估方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013081556A1 (en) 2011-12-01 2013-06-06 National University Of Singapore Polymorphic heterogeneous multi-core architecture

Family Cites Families (227)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142631A (en) 1989-02-03 1992-08-25 Digital Equipment Corporation System for queuing individual read or write mask and generating respective composite mask for controlling access to general purpose register
EP0450658B1 (en) 1990-04-06 2001-08-01 Nec Corporation Parallel pipelined instruction processing system for very long instruction word
US5446904A (en) 1991-05-17 1995-08-29 Zenith Data Systems Corporation Suspend/resume capability for a protected mode microprocessor
US5363495A (en) 1991-08-26 1994-11-08 International Business Machines Corporation Data processing system with multiple execution units capable of executing instructions out of sequence
US5333283A (en) 1991-10-29 1994-07-26 International Business Machines Corporation Case block table for predicting the outcome of blocks of conditional branches having a common operand
JP3730252B2 (ja) 1992-03-31 2005-12-21 トランスメタ コーポレイション レジスタ名称変更方法及び名称変更システム
ES2143490T3 (es) 1992-08-12 2000-05-16 Advanced Micro Devices Inc Decodificador de instrucciones.
US6735685B1 (en) 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US5999737A (en) 1994-03-01 1999-12-07 Digital Equipment Corporation Link time optimization via dead code elimination, code motion, code partitioning, code grouping, loop analysis with code motion, loop invariant analysis and active variable to register analysis
WO1996007139A1 (en) 1994-09-01 1996-03-07 Mcalpine Gary L A multi-port memory system including read and write buffer interfaces
US5666506A (en) 1994-10-24 1997-09-09 International Business Machines Corporation Apparatus to dynamically control the out-of-order execution of load/store instructions in a processor capable of dispatchng, issuing and executing multiple instructions in a single processor cycle
US5933642A (en) 1995-04-17 1999-08-03 Ricoh Corporation Compiling system and method for reconfigurable computing
US6112019A (en) 1995-06-12 2000-08-29 Georgia Tech Research Corp. Distributed instruction queue
US5790822A (en) 1996-03-21 1998-08-04 Intel Corporation Method and apparatus for providing a re-ordered instruction cache in a pipelined microprocessor
US5920724A (en) 1996-03-28 1999-07-06 Intel Corporation Software pipelining a hyperblock loop
US5799167A (en) 1996-05-15 1998-08-25 Hewlett-Packard Company Instruction nullification system and method for a processor that executes instructions out of order
US5796997A (en) 1996-05-15 1998-08-18 Hewlett-Packard Company Fast nullify system and method for transforming a nullify function into a select function
US5903750A (en) 1996-11-20 1999-05-11 Institute For The Development Of Emerging Architectures, L.L.P. Dynamic branch prediction for branch instructions with multiple targets
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US6286135B1 (en) 1997-03-26 2001-09-04 Hewlett-Packard Company Cost-sensitive SSA-based strength reduction algorithm for a machine with predication support and segmented addresses
US5983337A (en) 1997-06-12 1999-11-09 Advanced Micro Devices, Inc. Apparatus and method for patching an instruction by providing a substitute instruction or instructions from an external memory responsive to detecting an opcode of the instruction
US5845103A (en) 1997-06-13 1998-12-01 Wisconsin Alumni Research Foundation Computer with dynamic instruction reuse
US6044222A (en) 1997-06-23 2000-03-28 International Business Machines Corporation System, method, and program product for loop instruction scheduling hardware lookahead
US5943501A (en) 1997-06-27 1999-08-24 Wisconsin Alumni Research Foundation Multiple processor, distributed memory computer with out-of-order processing
US5930158A (en) 1997-07-02 1999-07-27 Creative Technology, Ltd Processor with instruction set for audio effects
US7272703B2 (en) 1997-08-01 2007-09-18 Micron Technology, Inc. Program controlled embedded-DRAM-DSP architecture and methods
US6185675B1 (en) 1997-10-24 2001-02-06 Advanced Micro Devices, Inc. Basic block oriented trace cache utilizing a basic block sequence buffer to indicate program order of cached basic blocks
US6182210B1 (en) 1997-12-16 2001-01-30 Intel Corporation Processor having multiple program counters and trace buffers outside an execution pipeline
US6058438A (en) 1998-02-06 2000-05-02 Hewlett-Packard Company Method and apparatus for performing high speed data transfers between a host memory and a geometry accelerator of a graphics machine
US6164841A (en) 1998-05-04 2000-12-26 Hewlett-Packard Company Method, apparatus, and product for dynamic software code translation system
US6988183B1 (en) 1998-06-26 2006-01-17 Derek Chi-Lan Wong Methods for increasing instruction-level parallelism in microprocessors and digital system
US6212622B1 (en) 1998-08-24 2001-04-03 Advanced Micro Devices, Inc. Mechanism for load block on store address generation
EP0992894A1 (en) 1998-10-06 2000-04-12 Texas Instruments Inc. Apparatus and method for loop execution
US6275919B1 (en) 1998-10-15 2001-08-14 Creative Technology Ltd. Memory storage and retrieval with multiple hashing functions
US7529907B2 (en) 1998-12-16 2009-05-05 Mips Technologies, Inc. Method and apparatus for improved computer load and store operations
JP3565314B2 (ja) 1998-12-17 2004-09-15 富士通株式会社 分岐命令実行制御装置
US6477683B1 (en) 1999-02-05 2002-11-05 Tensilica, Inc. Automated processor generation system for designing a configurable processor and method for the same
GB2348305A (en) 1999-03-24 2000-09-27 Int Computers Ltd Instruction execution mechanism
US6453344B1 (en) 1999-03-31 2002-09-17 Amdahl Corporation Multiprocessor servers with controlled numbered of CPUs
US6438671B1 (en) 1999-07-01 2002-08-20 International Business Machines Corporation Generating partition corresponding real address in partitioned mode supporting system
US6523110B1 (en) 1999-07-23 2003-02-18 International Business Machines Corporation Decoupled fetch-execute engine with static branch prediction support
US6513109B1 (en) 1999-08-31 2003-01-28 International Business Machines Corporation Method and apparatus for implementing execution predicates in a computer processing system
JP2001092662A (ja) 1999-09-22 2001-04-06 Toshiba Corp プロセッサコア及びこれを用いたプロセッサ
US7051188B1 (en) 1999-09-28 2006-05-23 International Business Machines Corporation Dynamically redistributing shareable resources of a computing environment to manage the workload of that environment
US6651125B2 (en) 1999-09-28 2003-11-18 International Business Machines Corporation Processing channel subsystem pending I/O work queues based on priorities
US6986137B1 (en) 1999-09-28 2006-01-10 International Business Machines Corporation Method, system and program products for managing logical processors of a computing environment
WO2001025903A1 (en) 1999-10-01 2001-04-12 Sun Microsystems, Inc. A method for precise trap handling in case of speculative and out-of-order loads
EP1102163A3 (en) 1999-11-15 2005-06-29 Texas Instruments Incorporated Microprocessor with improved instruction set architecture
US6779100B1 (en) 1999-12-17 2004-08-17 Hewlett-Packard Development Company, L.P. Method and device for address translation for compressed instructions
US6732203B2 (en) 2000-01-31 2004-05-04 Intel Corporation Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus
US6918032B1 (en) 2000-07-06 2005-07-12 Intel Corporation Hardware predication for conditional instruction path branching
US6934254B2 (en) 2001-01-18 2005-08-23 Motorola, Inc. Method and apparatus for dynamically allocating resources in a communication system
US7032217B2 (en) 2001-03-26 2006-04-18 Intel Corporation Method and system for collaborative profiling for continuous detection of profile phase transitions
US6957435B2 (en) 2001-04-19 2005-10-18 International Business Machines Corporation Method and apparatus for allocating processor resources in a logically partitioned computer system
US7453899B1 (en) 2001-05-08 2008-11-18 Lsi Corporation Field programmable network application specific integrated circuit and a method of operation thereof
US6965982B2 (en) 2001-06-29 2005-11-15 International Business Machines Corporation Multithreaded processor efficiency by pre-fetching instructions for a scheduled thread
US7002956B2 (en) 2001-07-05 2006-02-21 International Business Machines Corporation Network addressing method and system for localizing access to network resources in a computer network
US7353287B2 (en) 2001-09-26 2008-04-01 Adobe Systems Incorporated Marked foreign data blocks
AU2002363142A1 (en) 2001-10-31 2003-05-12 Doug Burger A scalable processing architecture
EP1313012A1 (en) 2001-11-15 2003-05-21 Texas Instruments France Java DSP acceleration by byte-code optimization
US7228402B2 (en) 2002-01-02 2007-06-05 Intel Corporation Predicate register file write by an instruction with a pending instruction having data dependency
US7055021B2 (en) 2002-02-05 2006-05-30 Sun Microsystems, Inc. Out-of-order processor that reduces mis-speculation using a replay scoreboard
US6877059B2 (en) 2002-03-29 2005-04-05 Emc Corporation Communications architecture for a high throughput storage processor
JP2005522773A (ja) 2002-04-08 2005-07-28 ユニバーシティー・オブ・テキサス・システム 非均等型キャッシュ装置、システム及び方法
WO2004001584A2 (en) 2002-06-24 2003-12-31 Ante Vista Gmbh A method for executing structured symbolic machine code on a microprocessor
JP3804941B2 (ja) 2002-06-28 2006-08-02 富士通株式会社 命令フェッチ制御装置
US6934828B2 (en) 2002-09-17 2005-08-23 Intel Corporation Decoupling floating point linear address
US7299458B2 (en) 2002-10-31 2007-11-20 Src Computers, Inc. System and method for converting control flow graph representations to control-dataflow graph representations
US20040123078A1 (en) 2002-12-24 2004-06-24 Hum Herbert H Method and apparatus for processing a load-lock instruction using a scoreboard mechanism
US20040139299A1 (en) 2003-01-14 2004-07-15 International Business Machines Corporation Operand forwarding in a superscalar processor
US7210127B1 (en) 2003-04-03 2007-04-24 Sun Microsystems Methods and apparatus for executing instructions in parallel
US6996698B2 (en) 2003-05-12 2006-02-07 International Business Machines Corporation Blocking processing restrictions based on addresses
US7284100B2 (en) 2003-05-12 2007-10-16 International Business Machines Corporation Invalidating storage, clearing buffer entries, and an instruction therefor
US7207038B2 (en) 2003-08-29 2007-04-17 Nokia Corporation Constructing control flows graphs of binary executable programs at post-link time
US7310722B2 (en) 2003-12-18 2007-12-18 Nvidia Corporation Across-thread out of order instruction dispatch in a multithreaded graphics processor
US8607209B2 (en) 2004-02-04 2013-12-10 Bluerisc Inc. Energy-focused compiler-assisted branch prediction
WO2005093562A1 (ja) 2004-03-29 2005-10-06 Kyoto University データ処理装置、データ処理プログラム、およびデータ処理プログラムを記録した記録媒体
US7392524B2 (en) 2004-04-06 2008-06-24 International Business Machines Corporation Method, system, and storage medium for managing computer processing functions
US7334143B2 (en) 2004-04-19 2008-02-19 Hewlett-Packard Development Company, L.P. Computer power conservation apparatus and method that enables less speculative execution during light processor load based on a branch confidence threshold value
US7571284B1 (en) 2004-06-30 2009-08-04 Sun Microsystems, Inc. Out-of-order memory transactions in a fine-grain multithreaded/multi-core processor
US7873776B2 (en) 2004-06-30 2011-01-18 Oracle America, Inc. Multiple-core processor with support for multiple virtual processors
US7685354B1 (en) 2004-06-30 2010-03-23 Sun Microsystems, Inc. Multiple-core processor with flexible mapping of processor cores to cache banks
US8230252B2 (en) 2004-07-20 2012-07-24 Hewlett-Packard Development Company, L.P. Time of day response
US8166282B2 (en) 2004-07-21 2012-04-24 Intel Corporation Multi-version register file for multithreading processors with live-in precomputation
US7606995B2 (en) 2004-07-23 2009-10-20 Hewlett-Packard Development Company, L.P. Allocating resources to partitions in a partitionable computer
US7747992B2 (en) 2004-08-23 2010-06-29 Intel Corporation Methods and apparatus for creating software basic block layouts
JP4345630B2 (ja) 2004-09-29 2009-10-14 ソニー株式会社 情報処理装置、割り込み処理制御方法、並びにコンピュータ・プログラム
JP4982971B2 (ja) 2004-09-29 2012-07-25 ソニー株式会社 情報処理装置、プロセス制御方法、並びにコンピュータ・プログラム
US7552318B2 (en) 2004-12-17 2009-06-23 International Business Machines Corporation Branch lookahead prefetch for microprocessors
US8756605B2 (en) 2004-12-17 2014-06-17 Oracle America, Inc. Method and apparatus for scheduling multiple threads for execution in a shared microprocessor pipeline
US8151092B2 (en) 2005-01-12 2012-04-03 International Business Machines Corporation Control signal memoization in a multiple instruction issue microprocessor
US7380038B2 (en) 2005-02-04 2008-05-27 Microsoft Corporation Priority registers for biasing access to shared resources
US7853777B2 (en) 2005-02-04 2010-12-14 Mips Technologies, Inc. Instruction/skid buffers in a multithreading microprocessor that store dispatched instructions to avoid re-fetching flushed instructions
US7805574B2 (en) 2005-02-09 2010-09-28 International Business Machines Corporation Method and cache system with soft I-MRU member protection scheme during make MRU allocation
US7152155B2 (en) 2005-02-18 2006-12-19 Qualcomm Incorporated System and method of correcting a branch misprediction
US7526633B2 (en) 2005-03-23 2009-04-28 Qualcomm Incorporated Method and system for encoding variable length packets with variable instruction sizes
US7581082B2 (en) 2005-05-13 2009-08-25 Texas Instruments Incorporated Software source transfer selects instruction word sizes
US7673119B2 (en) 2005-05-13 2010-03-02 Texas Instruments Incorporated VLIW optional fetch packet header extends instruction set space
JP4322232B2 (ja) 2005-06-14 2009-08-26 株式会社ソニー・コンピュータエンタテインメント 情報処理装置、プロセス制御方法、並びにコンピュータ・プログラム
US7779213B2 (en) 2005-08-29 2010-08-17 The Invention Science Fund I, Inc Optimization of instruction group execution through hardware resource management policies
US7437518B2 (en) 2005-09-07 2008-10-14 Intel Corporation Hiding conflict, coherence completion and transaction ID elements of a coherence protocol
US7412353B2 (en) 2005-09-28 2008-08-12 Intel Corporation Reliable computing with a many-core processor
US7490224B2 (en) 2005-10-07 2009-02-10 International Business Machines Corporation Time-of-life counter design for handling instruction flushes from a queue
JP4720436B2 (ja) 2005-11-01 2011-07-13 株式会社日立製作所 リコンフィギュラブルプロセッサまたは装置
US7716577B2 (en) 2005-11-14 2010-05-11 Oracle America, Inc. Method and apparatus for hardware XML acceleration
KR100806274B1 (ko) 2005-12-06 2008-02-22 한국전자통신연구원 멀티 쓰레디드 프로세서 기반의 병렬 시스템을 위한 적응형실행 방법
US7475225B2 (en) 2005-12-30 2009-01-06 Intel Corporation Method and apparatus for microarchitecture partitioning of execution clusters
US7565654B2 (en) 2006-01-10 2009-07-21 National Instruments Corporation Programmatic control of tasks in a programmable logic controller
JP4923240B2 (ja) 2006-01-17 2012-04-25 国立大学法人東京工業大学 プログラム処理装置、並列処理プログラム、プログラム処理方法、並列処理コンパイラ、並列処理コンパイラを格納した記録媒体およびマルチプロセッサシステム
US8510596B1 (en) 2006-02-09 2013-08-13 Virsec Systems, Inc. System and methods for run time detection and correction of memory corruption
US7350027B2 (en) 2006-02-10 2008-03-25 International Business Machines Corporation Architectural support for thread level speculative execution
US8266413B2 (en) 2006-03-14 2012-09-11 The Board Of Trustees Of The University Of Illinois Processor architecture for multipass processing of instructions downstream of a stalled instruction
US7802073B1 (en) 2006-03-29 2010-09-21 Oracle America, Inc. Virtual core management
US20070239965A1 (en) 2006-03-31 2007-10-11 Saul Lewites Inter-partition communication
US8010953B2 (en) 2006-04-04 2011-08-30 International Business Machines Corporation Method for compiling scalar code for a single instruction multiple data (SIMD) execution engine
WO2007143278A2 (en) 2006-04-12 2007-12-13 Soft Machines, Inc. Apparatus and method for processing an instruction matrix specifying parallel and dependent operations
JP4849606B2 (ja) 2006-04-28 2012-01-11 株式会社日立製作所 制御フロー誤り検出方法、データ処理装置、及びコンパイラ
US7958396B2 (en) 2006-05-19 2011-06-07 Microsoft Corporation Watchdog processors in multicore systems
US8473724B1 (en) 2006-07-09 2013-06-25 Oracle America, Inc. Controlling operation of a processor according to execution mode of an instruction sequence
US7461241B2 (en) 2006-07-31 2008-12-02 International Business Machines Corporation Concurrent physical processor reassignment method
US8032734B2 (en) 2006-09-06 2011-10-04 Mips Technologies, Inc. Coprocessor load data queue for interfacing an out-of-order execution unit with an in-order coprocessor
EP2122461A4 (en) 2006-11-14 2010-03-24 Soft Machines Inc DEVICE AND METHOD FOR PROCESSING COMMUNICATIONS IN A MULTITHREAD ARCHITECTURE WITH CONTEXT CHANGES
US8028131B2 (en) 2006-11-29 2011-09-27 Intel Corporation System and method for aggregating core-cache clusters in order to produce multi-core processors
US7624254B2 (en) 2007-01-24 2009-11-24 Qualcomm Incorporated Segmented pipeline flushing for mispredicted branches
JP4957729B2 (ja) 2007-01-25 2012-06-20 日本電気株式会社 プログラム並列化方法、プログラム並列化装置及びプログラム
US8250556B1 (en) 2007-02-07 2012-08-21 Tilera Corporation Distributing parallelism for parallel processing architectures
US7719532B2 (en) 2007-02-09 2010-05-18 International Business Machines Corporation Efficient and flexible data organization for acceleration data structure nodes
JP4339371B2 (ja) 2007-03-22 2009-10-07 株式会社ソニー・コンピュータエンタテインメント 情報処理装置および情報処理方法
US20080235493A1 (en) 2007-03-23 2008-09-25 Qualcomm Incorporated Instruction communication techniques for multi-processor system
US20080250227A1 (en) 2007-04-04 2008-10-09 Linderman Michael D General Purpose Multiprocessor Programming Apparatus And Method
US7853950B2 (en) 2007-04-05 2010-12-14 International Business Machines Corporarion Executing multiple threads in a processor
US8161476B2 (en) 2007-07-04 2012-04-17 International Business Machines Corporation Processor exclusivity in a partitioned system
US8447911B2 (en) 2007-07-05 2013-05-21 Board Of Regents, University Of Texas System Unordered load/store queue
US8180997B2 (en) 2007-07-05 2012-05-15 Board Of Regents, University Of Texas System Dynamically composing processor cores to form logical processors
CN101344843B (zh) 2007-07-10 2012-11-21 北京简约纳电子有限公司 一种指令级并行处理方法
JP2009026106A (ja) 2007-07-20 2009-02-05 Oki Electric Ind Co Ltd 命令コード圧縮方法と命令フェッチ回路
US8225315B1 (en) 2007-07-23 2012-07-17 Oracle America, Inc. Virtual core management
US9710384B2 (en) 2008-01-04 2017-07-18 Micron Technology, Inc. Microprocessor architecture having alternative memory access paths
US8006070B2 (en) 2007-12-05 2011-08-23 International Business Machines Corporation Method and apparatus for inhibiting fetch throttling when a processor encounters a low confidence branch instruction in an information handling system
US9529592B2 (en) 2007-12-27 2016-12-27 Intel Corporation Vector mask memory access instructions to perform individual and sequential memory access operations if an exception occurs during a full width memory access operation
US7877586B2 (en) 2008-02-01 2011-01-25 International Business Machines Corporation Branch target address cache selectively applying a delayed hit
US7885967B2 (en) * 2008-05-30 2011-02-08 Red Hat, Inc. Management of large dynamic tables
US8321850B2 (en) 2008-06-06 2012-11-27 Vmware, Inc. Sharing and persisting code caches
EP2335149A1 (en) 2008-09-08 2011-06-22 Bridgeco, Inc. Very long instruction word processor with multiple data queues
US9152427B2 (en) 2008-10-15 2015-10-06 Hyperion Core, Inc. Instruction issue to array of arithmetic cells coupled to load/store cells with associated registers as extended register file
US8612698B2 (en) 2008-10-31 2013-12-17 Intel Corporation Replacement policy for hot code detection
US8127119B2 (en) 2008-12-05 2012-02-28 The Board Of Regents Of The University Of Texas System Control-flow prediction using multiple independent predictors
US20100146209A1 (en) 2008-12-05 2010-06-10 Intellectual Ventures Management, Llc Method and apparatus for combining independent data caches
US8380964B2 (en) 2009-04-03 2013-02-19 International Business Machines Corporation Processor including age tracking of issue queue instructions
US9489207B2 (en) 2009-04-14 2016-11-08 International Business Machines Corporation Processor and method for partially flushing a dispatched instruction group including a mispredicted branch
US8214831B2 (en) 2009-05-05 2012-07-03 International Business Machines Corporation Runtime dependence-aware scheduling using assist thread
US20100325395A1 (en) 2009-06-19 2010-12-23 Doug Burger Dependence prediction in a memory system
US8533436B2 (en) 2009-06-26 2013-09-10 Intel Corporation Adaptively handling remote atomic execution based upon contention prediction
US8433885B2 (en) 2009-09-09 2013-04-30 Board Of Regents Of The University Of Texas System Method, system and computer-accessible medium for providing a distributed predicate prediction
US10698859B2 (en) 2009-09-18 2020-06-30 The Board Of Regents Of The University Of Texas System Data multicasting with router replication and target instruction identification in a distributed multi-core processing architecture
US20110078424A1 (en) 2009-09-30 2011-03-31 International Business Machines Corporation Optimizing program code using branch elimination
US8464002B2 (en) 2009-10-14 2013-06-11 Board Of Regents Of The University Of Texas System Burst-based cache dead block prediction
JP5057256B2 (ja) 2009-12-02 2012-10-24 株式会社Ｍｕｓｈ−Ａ データ処理装置、データ処理システムおよびデータ処理方法
WO2011067896A1 (en) 2009-12-02 2011-06-09 Mush-A Co., Ltd. Data processing apparatus, data processing system, packet, recording medium, storage device, and data processing method
CN102096579B (zh) 2009-12-11 2013-10-16 陈罡 一种嵌入式自适应模糊微处理器的组成与结构
US9043769B2 (en) 2009-12-28 2015-05-26 Hyperion Core Inc. Optimization of loops and data flow sections in multi-core processor environment
GB201001621D0 (en) 2010-02-01 2010-03-17 Univ Catholique Louvain A tile-based processor architecture model for high efficiency embedded homogenous multicore platforms
US8434074B2 (en) 2010-02-24 2013-04-30 Intel Corporation Register allocation with SIMD architecture using write masks
US8667260B2 (en) 2010-03-05 2014-03-04 International Business Machines Corporation Building approximate data dependences with a moving window
JP2011209904A (ja) 2010-03-29 2011-10-20 Sony Corp 命令フェッチ装置、および、プロセッサ
KR101664108B1 (ko) 2010-04-13 2016-10-11 삼성전자주식회사 멀티 코어의 동기화를 효율적으로 처리하기 위한 하드웨어 가속 장치 및 방법
US8290994B2 (en) 2010-05-05 2012-10-16 International Business Machines Corporation Obtaining file system view in block-level data storage systems
US8201024B2 (en) 2010-05-17 2012-06-12 Microsoft Corporation Managing memory faults
US8555038B2 (en) 2010-05-28 2013-10-08 Oracle International Corporation Processor and method providing instruction support for instructions that utilize multiple register windows
WO2011159309A1 (en) 2010-06-18 2011-12-22 The Board Of Regents Of The University Of Texas System Combined branch target and predicate prediction
US20120030451A1 (en) 2010-07-28 2012-02-02 Broadcom Corporation Parallel and long adaptive instruction set architecture
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US9836304B2 (en) 2010-11-15 2017-12-05 Advanced Micro Devices, Inc. Cumulative confidence fetch throttling
US8589892B2 (en) 2010-11-21 2013-11-19 International Business Machines Corporation Verification of speculative execution
US8612726B2 (en) 2010-12-07 2013-12-17 King Fahd University Of Petroleum And Minerals Multi-cycle programmable processor with FSM implemented controller selectively altering functional units datapaths based on instruction type
WO2012135041A2 (en) 2011-03-25 2012-10-04 Soft Machines, Inc. Register file segments for supporting code block execution by using virtual cores instantiated by partitionable engines
US9274793B2 (en) 2011-03-25 2016-03-01 Soft Machines, Inc. Memory fragments for supporting code block execution by using virtual cores instantiated by partitionable engines
US8909941B1 (en) 2011-03-31 2014-12-09 Xilinx, Inc. Programmable integrated circuit and a method of enabling the detection of tampering with data provided to a programmable integrated circuit
WO2012136766A1 (en) 2011-04-06 2012-10-11 Telefonaktiebolaget L M Ericsson (Publ) Multi-core processors
US20130024676A1 (en) 2011-07-19 2013-01-24 Glew Andrew F Control flow integrity
CN102306094B (zh) 2011-08-16 2014-03-26 北京北大众志微系统科技有限责任公司 实现现代处理器间接转移预测的装置及方法
WO2013095635A1 (en) 2011-12-23 2013-06-27 Intel Corporation Instruction for merging mask patterns
US9304776B2 (en) 2012-01-31 2016-04-05 Oracle International Corporation System and method for mitigating the impact of branch misprediction when exiting spin loops
US9513922B2 (en) 2012-04-20 2016-12-06 Freescale Semiconductor, Inc. Computer system and a method for generating an optimized program code
US8930678B2 (en) 2012-04-26 2015-01-06 Intel Corporation Instruction and logic to length decode X86 instructions
US8880638B2 (en) 2012-06-18 2014-11-04 International Business Machines Corporation Distributed image cache for servicing virtual resource requests in the cloud
KR101964927B1 (ko) 2012-07-17 2019-04-03 삼성전자 주식회사 캐싱 프록시 방법 및 장치
US9063721B2 (en) 2012-09-14 2015-06-23 The Research Foundation For The State University Of New York Continuous run-time validation of program execution: a practical approach
US20140095847A1 (en) * 2012-09-28 2014-04-03 Doron Orenstein Instruction and highly efficient micro-architecture to enable instant context switch for user-level threading
US9400650B2 (en) 2012-09-28 2016-07-26 Intel Corporation Read and write masks update instruction for vectorization of recursive computations over interdependent data
US9710276B2 (en) 2012-11-09 2017-07-18 Advanced Micro Devices, Inc. Execution of instruction loops using an instruction buffer
US8930760B2 (en) 2012-12-17 2015-01-06 International Business Machines Corporation Validating cache coherency protocol within a processor
US9619229B2 (en) 2012-12-27 2017-04-11 Intel Corporation Collapsing of multiple nested loops, methods and instructions
US9361111B2 (en) 2013-01-09 2016-06-07 Arm Limited Tracking speculative execution of instructions for a register renaming data store
US10223124B2 (en) 2013-01-11 2019-03-05 Advanced Micro Devices, Inc. Thread selection at a processor based on branch prediction confidence
US9880842B2 (en) 2013-03-15 2018-01-30 Intel Corporation Using control flow data structures to direct and track instruction execution
WO2014143042A1 (en) 2013-03-15 2014-09-18 Intel Corporation Path profiling using hardware and software combination
US9471318B2 (en) 2013-03-15 2016-10-18 International Business Machines Corporation System management and instruction counting
US9891924B2 (en) 2013-03-15 2018-02-13 Intel Corporation Method for implementing a reduced size register view data structure in a microprocessor
US9811342B2 (en) 2013-03-15 2017-11-07 Intel Corporation Method for performing dual dispatch of blocks and half blocks
US20140281622A1 (en) 2013-03-15 2014-09-18 Mahesh Wagh Method, apparatus, and system for improving resume times for root ports and root port integrated endpoints
US9886277B2 (en) 2013-03-15 2018-02-06 Intel Corporation Methods and apparatus for fusing instructions to provide OR-test and AND-test functionality on multiple test sources
WO2014143053A1 (en) 2013-03-15 2014-09-18 Intel Corporation Dead block predictors for cooperative execution in the last level cache
US9632825B2 (en) 2013-03-15 2017-04-25 Intel Corporation Method and apparatus for efficient scheduling for asymmetrical execution units
JP6086230B2 (ja) 2013-04-01 2017-03-01 日本電気株式会社 中央演算装置、情報処理装置、および仮想コア内レジスタ値取得方法
US10114643B2 (en) 2013-05-23 2018-10-30 Intel Corporation Techniques for detecting return-oriented programming
US9792252B2 (en) 2013-05-31 2017-10-17 Microsoft Technology Licensing, Llc Incorporating a spatial array into one or more programmable processor cores
GB2515076B (en) 2013-06-13 2020-07-15 Advanced Risc Mach Ltd A data processing apparatus and method for handling retrieval of instructions from an instruction cache
US10372527B2 (en) 2013-07-15 2019-08-06 Intel Corporation Method of encoding data
US10198269B2 (en) 2013-08-28 2019-02-05 Via Technologies, Inc. Dynamic reconfiguration of multi-core processor
US20150074355A1 (en) * 2013-09-12 2015-03-12 Lsi Corporation Efficient caching of file system journals
US9547496B2 (en) 2013-11-07 2017-01-17 Microsoft Technology Licensing, Llc Energy efficient multi-modal instruction issue
US9448936B2 (en) 2014-01-13 2016-09-20 Apple Inc. Concurrent store and load operations
CN104310225A (zh) 2014-08-19 2015-01-28 中国十七冶集团有限公司 建筑起重机械安全控制装置
US20160055004A1 (en) 2014-08-21 2016-02-25 Edward T. Grochowski Method and apparatus for non-speculative fetch and execution of control-dependent blocks
US9569613B2 (en) 2014-12-23 2017-02-14 Intel Corporation Techniques for enforcing control flow integrity using binary translation
US20160328237A1 (en) 2015-05-07 2016-11-10 Via Alliance Semiconductor Co., Ltd. System and method to reduce load-store collision penalty in speculative out of order engine
US11755484B2 (en) 2015-06-26 2023-09-12 Microsoft Technology Licensing, Llc Instruction block allocation
US10409606B2 (en) 2015-06-26 2019-09-10 Microsoft Technology Licensing, Llc Verifying branch targets
US9952867B2 (en) * 2015-06-26 2018-04-24 Microsoft Technology Licensing, Llc Mapping instruction blocks based on block size
US9940136B2 (en) 2015-06-26 2018-04-10 Microsoft Technology Licensing, Llc Reuse of decoded instructions
US10346168B2 (en) * 2015-06-26 2019-07-09 Microsoft Technology Licensing, Llc Decoupled processor instruction window and operand buffer
US20160378491A1 (en) 2015-06-26 2016-12-29 Microsoft Technology Licensing, Llc Determination of target location for transfer of processor control
US20160378488A1 (en) 2015-06-26 2016-12-29 Microsoft Technology Licensing, Llc Access to target address
US9946548B2 (en) * 2015-06-26 2018-04-17 Microsoft Technology Licensing, Llc Age-based management of instruction blocks in a processor instruction window
US20170083343A1 (en) 2015-09-19 2017-03-23 Microsoft Technology Licensing, Llc Out of order commit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013081556A1 (en) 2011-12-01 2013-06-06 National University Of Singapore Polymorphic heterogeneous multi-core architecture

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A. Smith 외 7명. Compiling for EDGE architectures. 2006년
K. Sankaralingam 외 9명. TRIPS: A polymorphous architecture for exploiting ILP, TLP, and DLP. 2004년
Ramadass Nagarajan 외 5명. Static placement, dynamic issue (SPDI) scheduling for EDGE architectures. 2004년

Also Published As

Publication number Publication date
CA2985495A1 (en) 2016-12-29
CN107771318B (zh) 2021-11-19
HK1246430A1 (zh) 2018-09-07
CO2017013251A2 (es) 2018-01-05
CN107771318A (zh) 2018-03-06
EP3314405A1 (en) 2018-05-02
AU2016281598A1 (en) 2017-11-30
US9952867B2 (en) 2018-04-24
BR112017024335A2 (pt) 2018-07-24
WO2016210026A1 (en) 2016-12-29
US20160378484A1 (en) 2016-12-29
PH12017550125A1 (en) 2018-02-26
TW201717021A (zh) 2017-05-16
IL256176A (en) 2018-02-28
MX2017016202A (es) 2018-03-01
JP2018519597A (ja) 2018-07-19
KR20180021850A (ko) 2018-03-05
CL2017003264A1 (es) 2018-06-29

Similar Documents

Publication Publication Date Title
US11048517B2 (en) Decoupled processor instruction window and operand buffer
KR102575938B1 (ko) 블록 크기에 기초하여 명령어 블록을 명령어 윈도우에 맵핑하기
EP3314402B1 (en) Age-based management of instruction blocks in a processor instruction window
KR102575940B1 (ko) 프로세서 명령어 창에 대한 명령어 블록의 대량 할당
US20170371660A1 (en) Load-store queue for multiple processor cores
US20160378495A1 (en) Locking Operand Values for Groups of Instructions Executed Atomically
EP3295299A1 (en) Decoding information about a group of instructions including a size of the group of instructions
US20210042111A1 (en) Efficient encoding of high fanout communications

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant