KR102574081B1 - 하이브리드 자동 반복 요구 레이트-대립 폴라 코드들을 구성하는 장치 및 방법 - Google Patents

하이브리드 자동 반복 요구 레이트-대립 폴라 코드들을 구성하는 장치 및 방법 Download PDF

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Abstract

방법, 장치, 및 칩셋이 통신 채널들을 위한 하이브리드 자동 반복 요구(HARQ) 레이트-대립 폴라 코드들을 구성을 위해 제공된다. 방법은 단말에서, 2n 길이의 기본 폴라 코드를 구성하는 단계, 및 최대 (22n + 2n)/2 - 1번으로 미리 결정된 기준의 검사에 의해 기본 폴라 코드 내 천공을 위한 m < 2n 비트들의 시퀀스를 결정하는 단계를 포함한다.

Description

하이브리드 자동 반복 요구 레이트-대립 폴라 코드들을 구성하는 장치 및 방법{APPARATUS AND METHOD FOR CONSTRUCTING HARQ RATE-COMPATIBLE POLAR CODES}
본 발명은 레이트-대립 폴라 코드들의 구성에 관련된 것으로, 특히 무선 채널들을 위한 하이브리드 자동 반복 요구(HARQ: hybrid automatic repeat request) 레이트-대립 폴라 코드(rate-compatible polar code)들의 구성에 관련된 것이다.
폴라 코드(polar code)(또는, 극 부호)들은 명확한 구조(즉, 선택을 위한 조립없음)를 갖는 코드들의 첫 번째와 현재만의 패밀리이다. 폴라 코드들은 채널들의 특정 클래스를 초과하는 용량을 수행하는 낮은 복잡도의 인코딩 및 디코딩 알고리즘이다. 폴라 변환은 폴라리제이션 매트릭스(polarization matrix)
Figure 112016028494020-pat00001
에 의한 입력 벡터의 곱으로서 정의된다.
폴라 코드 구조, 또는 채널 폴라리제이션은 폴라 변환 증가의 N=2n 길이와 같은 관측에 근거할 수 있다. 입력에서 관측된 비트 채널들은 노이즈 없는(완벽한) 채널들 또는 완전한 노이즈 채널들 중 하나가 되도록 비트 채널들에 극성이 부여된다. 폴라 코드는 노이즈 없는 채널 상에 정보 비트들의 전송에 의해 구성되고, 양호한 비트 채널들을 나타낼 수도 있다. 반면에 노이즈 채널들로 입력을 제한(또는 동결)하고, 제로(0)들로 나쁜 비트 채널들을 나타낸다.
폴라 코드들의 구성(즉, 좋은 비트 채널들의 발견)은 일반적으로, 어려운 문제이다. 폴라 코드들의 구성은 그러한 문제를 해결하기 위해 시도하는 일부의 경헙적 및 근사화 알고리즘(heuristic and approximate algorithm)이다. 하지만, 폴라 코드의 구성은 하나의 주어진 채널에서 영향을 주며, 채널들의 임의적인 클래스에 대해 일반적으로 좋은 폴라 코드를 구성하는 방법을 개시하지 못하였다.
또 다른 복잡한 팩터는 일반적으로 근본적인 채널(underlying channel) 특성에 의존하는 폴라 코드들의 구조이다. 그 결과, 폴라 코드가 특정 채널을 통한 전송을 위해 최적화되면, 다른 채널에서 전송을 위해서는 좋지 않을 수 있다. 통신 시스템에서 근본적으로 채널이 변화하기 때문에, 이것은 실질적인 응용들에 적용 가능한 폴라 코드들을 구성하기 위한 도전이다. 그에 따라, 채널 변화들에 강인한 폴라 코드를 구성하는 장치 또는 방법을 필요로 한다.
무선 시스템은 채널 추정과 지연된 피드백에서 불확실성으로부터의 영향을 받을 수도 있다. 더 나은 전체 시스템 처리량의 달성을 위해, 하이브리드 자동 반복 요구(hybrid automatic repeat request, 이하 'HARQ'라 칭하기로 함) 프로토콜이 사용된다. HARQ 시스템에서, 데이터는 에러 검출 제어를 위해 순환 중복 검사 코드(CRC code: cyclic redundancy check code)와 같은 에러 검출 코드(error detection code)로 부호화될 수 있다. 데이터는 에러율 성능을 개선하기 위해 폴라 코드(polar code)와 같은 에러 정정 코드(error correction code)로 부호화될 수도 있다.
전송을 받는 동안, 에러 검출 제어 메커니즘이 검사된다. 에러 검출 제어 메커니즘이 성공적으로 수신된 전송을 나타낸다. 이때, 승인 메시지(ACK: acknowledge message)가 생성되고, 전송을 더 이상 필요로 하지 않는다. 에러 검출 제어 메커니즘이 성공적으로 수신되지 않은 전송을 나타낸다. 이때, 비승인 메시지(NACK: non-acknowledge message)가 생성되고, 송신기 노드로부터 재전송이 요청된다. 재전송들은 이전 전송(일반적으로 체이스 결합(CC: Chase combining)이 참조)과 같은 동일 데이터 비트들을 추출한다. 또는, 재전송들은 증가성 중복(incremental redundancy, 이하 'IR'라 칭하기로 함)을 일반적으로 참조하는 새로운 리던던시 비트들을 포함할 수 있다. 더 낮은 레이트를 갖는 다른 코드워드의 이전 전송 형태의 데이터를 결합할 때, 코드(k/N)의 레이트는 코드 내 비트들의 전체 수(N) 대비 코드 내 정보 비트들(k)의 비율이다. 하이브리드 체이스(Chase) 결합/IR 전송들에서, 재전송들은 새로운 리던던시 비트들의 일부에서도 이전에 전송된 비트들의 일부를 포함할 수 있다.
그러므로, HARQ 전송들에 대해 적용 가능한 코드들의 레이트-대립 패밀리(rate-compatible family)에 대한 필요성이 있었다.
본 발명의 목적은 폴라 코드들의 낮은 복잡도의 레이트-대립 패밀리를 사용하는 하이브리드 자동 반복 요구 레이트-대립 폴라 코드들을 구성하는 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 각 블록 길이의 완전한 검색을 필요로 하지 않는 하이브리드 자동 반복 요구 레이트-대립 폴라 코드들을 구성하는 장치 및 방법을 제공함에 있다.
본 발명에 따른 하이브리드 자동 반복 요구(HARQ) 레이트-대립 폴라 코드들을 구성하는 방법에 있어서, 단말에서, 2n 길이의 기본 폴라 코드를 구성하는 단계, 및 최대 (22n + 2n)/2 - 1번으로 미리 결정된 기준의 검사에 의해 상기 기본 폴라 코드 내 천공을 위한 m < 2n 비트들의 시퀀스를 결정하는 단계를 포함한다.
이 실시예에 있어서, 상기 시퀀스를 결정하는 단계는 상기 단말에서, 카운터 i를 2n으로 설정(i=2n)하는 단계, 미리 결정된 설계 기준(design criterion)을 i번 검사하는 단계, 천공을 위한 하나의 비트를 선택하는 단계, i를 감소시키는 단계, i가 2n-m과 동일하지 않으면, 상기 미리 결정된 설계 기준을 i번 검사하는 단계로 진행하는 단계, 및 i가 2n-m과 동일하면, 종료하는 단계를 포함한다.
이 실시예에 있어서, 상기 단말에서, 천공 시퀀스를 위한 상기 기본 폴라 코드를 검색하는 단계, 상기 천공 시퀀스에 따른 상기 기본 폴라 코드를 천공하는 단계, 및 2t번 천공된 기본 폴라 코드 내 2n 비트들 각각의 인코딩에 의해 2n+t의 비트 길이를 갖는 최종 폴라 코드를 구성하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 단말에서, 2n 컬럼들과 2t 로우들의 어레이 내 상기 최종 폴라 코드의 비트들을 저장하는 단계, 상기 천공 시퀀스에 따른 상기 어레이의 컬럼들을 정렬하는 단계, 컬럼을 기준으로 컬럼 단위로 상기 최종 폴라 코드의 비트들을 읽는 단계, 상기 최종 폴라 코드의 읽기 비트들을 상기 단말에 의해 전송하는 단계, 상기 최종 폴라 코드의 읽기 비트들을 수신기에 의해 수신하는 단계, 상기 수신기에 의해 제로들로 상기 어레이를 초기화하는 단계, 상기 컬럼을 기준으로 컬럼 단위로, 상기 초기화된 어레이 내 상기 최종 폴라 코드의 읽기 비트들을 저장하는 단계, 동일 어레이 인덱스에서 상기 최종 폴라 코드의 읽기 비트들을 결합하는 단계, 및 천공 패턴에 따라 상기 수신된 어레이의 컬럼들을 정렬하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 단말에서, 재전송을 위해 사용되는 체이스 결합(Chase combining) 또는 증가성 중복(incremental redundancy)을 결정하는 단계, 상기 재전송을 위해 상기 체이스 결합이 사용되면, 최초 전송된 최종 폴라 코드의 비트들을 상기 단말에 의해 재전송하는 단계, 상기 재전송을 위해 증가성 중복이 사용되면, 적어도 하나의 추가 비트를 상기 단말에 의해 전송하는 단계, 상기 재전송된 비트들을 수신기에 의해 수신하는 단계, 상기 수신기에 의해 어레이를 제로들로 초기화하는 단계, 컬럼을 기준으로 컬럼 단위로 상기 초기화된 어레이 내 재전송된 비트들을 저장하고, 전송 인덱스에 해당하는 컬럼 인덱스에서 시작하는 단계, 동일 전송을 갖거나 다른 전송들에 교차하는 어레이 내 동일 인덱스에서 수신된 비트들을 결합하는 단계, 및 천공 시퀀스에 따라 상기 비트들이 결합된 어레이의 컬럼들을 정렬하는 단계를 더 포함한다.
이 실시예에 있어서, 2q 심볼들을 갖는 고차 q 직교 진폭 변조(Quadrature Amplitude Modulation)(q-QAM)를 상기 단말에 의해 사용하고, 상기 q 비트들의 각 그룹은 심볼에 맵되는 단계, q/2의 다른 채널 타입들을 갖는 q-QAM 전송들을 상기 단말에 의해 전송하는 단계, q/2 그룹들 내 전송된 비트들의 C 컬럼들을 상기 단말에 의해 분류하고, 각 그룹은
Figure 112016028494020-pat00002
컬럼들을 포함하는 단계, 및 각 컬럼 그룹으로부터 각 심볼로 두 개의 컬럼-와이즈 연속 컬럼 비트들을 상기 단말에 의해 매핑하고, 상기 두 개의 연속 심볼들은 동일 채널 타입의 비트-인덱스들에 맵되는 단계를 더 포함한다.
이 실시예에 있어서, 추정된 채널 에러 확률들에 따라 상기 기본 폴라 코드의 정보 집합과 천공 패턴을 상기 단말에 의해 선택하는 단계, 및 폴라 코드들의 패밀리 내 각 폴라 코드를 위한 정보 집합을 선택하는 단계를 더 포함한다.
본 발명에 따른 하이브리드 자동 반복 요구(HARQ) 레이트-대립 폴라 코드들을 구성하는 장치는 n 값을 수신하기 위한 입력과, 출력을 포함하는 기본 폴라 코드 생성기, 및 상기 기본 폴라 코드 생성기의 상기 출력에 연결된 제 1 입력과 설계 기준(design criterion)을 수신하기 위한 제 2 입력, 및 출력을 포함하는 m-비트 천공 패턴 생성기를 포함한다.
이 실시예에 있어서, n 값을 수신하기 위한 제 1 입력, 감소 신호를 수신하기 위한 제 2 입력, 및 출력을 포함하는 카운터, 상기 카운터의 상기 출력에 연결된 제 1 입력, 기준 값을 수신하기 위한 제 2 입력, 및 출력을 포함하는 비교기, 및 상기 비교기의 상기 출력에 연결되는 제 1 입력, 상기 설계 기준을 수신하기 위한 제 2 입력, 상기 카운터의 상기 제 2 입력에 연결된 제 1 출력, 및 제 2 출력을 포함하는 설계 기준 테스터를 더 포함한다.
이 실시예에 있어서, 상기 기본 폴라 코드 생성기의 상기 출력에 연결된 제 1 입력, m-비트 천공 패턴 생성기의 출력에 연결된 제 2 입력, 및 출력을 포함하는 기본 폴라 코드 천공기, 및 상기 기본 폴라 코드 생성기의 상기 출력에 연결되거나 읽는 제 1 입력, t 값을 수신하기 위한 제 2 입력, 및 출력을 포함하는 최종 폴라 코드 생성기를 더 포함한다.
이 실시예에 있어서, 상기 최종 폴라 코드 생성기의 상기 출력에 연결된 입력, 및 출력을 포함하는 2n X 2t 어레이 생성기, 2n X 2t 어레이 생성기의 출력에 연결된 입력, 및 제 1 안테나에 연결된 출력을 포함하는 송신기, 제 2 안테나에 연결된 입력, 및 출력을 포함하는 수신기, 및 상기 수신기의 상기 출력에 연결된 입력, 및 출력을 포함하는 2n X 2t 초기화 어레이 생성기를 더 포함한다.
이 실시예에 있어서, 체이스 결합과 증가성 중복 사이에 선택을 위한 제 1 입력, 초기 전송을 수신하기 위한 제 2 입력, 상기 초기 전송을 출력하는 제 1 출력, 및 인에이블 신호를 출력하는 제 2 출력을 포함하는 체이스 결합/증가성 중복 결정기, 상기 체이스 결합/증가성 중복 결정기의 상기 제 1 출력에 연결되는 제 1 입력, 상기 체이스 결합/증가성 중복 결정기의 상기 제 2 출력에 연결되는 제 2 입력, 적어도 하나의 추가 비트를 수신하기 위한 제 3 입력, 및 출력을 포함하는 결합기, 및 상기 체이스 결합/증가성 중복 결정기의 상기 제 1 출력에 연결되는 제 1 입력, 상기 결합기의 상기 출력에 연결되는 제 2 입력, 및 출력을 포함하는 송신기를 포함한다.
이 실시예에 있어서, 상기 송신기는 2q 심볼들을 갖는 고차 q-직교 진폭 변조(q-QAM)를 사용하고, q비트들의 각 그룹은 심볼로 맵되고, q/2의 다른 채널 타입들을 갖는 q-QAM 전송들을 전송하고, 상기 q-QAM 전송들을 수신하기 위한 입력, q/2 그룹들 내 분류된 C 컬럼들의 출력들인 출력을 포함하고, 각 그룹은 올림 함수(C/(q/2)) 컬럼을 구성하는 컬럼 분류기, 및 상기 컬럼 분류기의 출력에 연결된 입력과 각 컬럼 그룹으로부터 각 심볼에 맵된 두 개의 컬럼 와이즈 연속 컬럼 비트들인 출력을 포함하고, 두 개의 연속 심볼들은 동일 채널 타입의 비트 인덱스들로 맵되는 컬럼 와이즈 맵퍼를 더 포함한다.
이 실시예에 있어서, 정보 집합과 천공 패턴을 선택하기 위한 입력을 포함하고, 출력을 갖는 정보 집합/천공 패턴 선택기, 및 상기 정보 집합/천공 패턴 선택기의 상기 출력에 연결된 입력과 패밀리 내 모든 폴라 코드들을 위해 선택된 상기 정보 집합 및 상기 천공 패턴을 출력하는 출력을 포함하는 패밀리 폴라 코드 설정기를 더 포함한다.
본 발명에 따른 하이브리드 자동 반복 요구(HARQ) 레이트-대립 폴라 코드들을 구성하는 칩셋에 있어서, 2n 길이의 기본 폴라 코드를 구성하고, 최대 (22n + 2n)/2 - 1번의 미리 결정된 기준의 검사에 의해 상기 기본 폴라 코드 내 천공을 위한 m < 2n비트들의 시퀀스를 결정한다.
이 실시예에 있어서, 상기 칩셋은 카운터 i를 2n으로 설정(i=2n)하고, 미리 결정된 설계 기준을 i번 검사하고, 천공을 위한 하나의 비트를 선택하고, i를 감소시키고, i가 2n-m과 동일하지 않으면, 상기 미리 결정된 설계 기준을 i번 검사하는 동작을 되돌려 수행하고, i가 2n-m과 동일하면, 종료한다.
이 실시예에 있어서, 상기 칩셋은 천공 시퀀스를 위한 상기 기본 폴라 코드를 검색하고, 상기 천공 시퀀스에 따른 상기 기본 폴라 코드를 천공하고, 2t번 천공된 기본 폴라 코드 내 2n 비트들 각각의 인코딩에 의해 2n+t 비트 길이의 최종 폴라 코드를 구성한다.
이 실시예에 있어서, 상기 칩셋은 2n 컬럼들과 2t 로우들의 어레이 내 상기 최종 폴라 코드의 비트들을 저장하고, 상기 천공 시퀀스에 따른 어레이의 컬럼들을 정렬하고, 컬럼을 기준으로 컬럼 단위로 상기 최종 폴라 코드의 비트들을 읽고, 상기 최종 폴라 코드의 읽기 비트들을 전송하고, 상기 최종 폴라 코드의 읽기 비트들을 수신하고, 제로들로 상기 어레이를 초기화하고, 컬럼 별로, 상기 초기화된 어레이 내 상기 최종 폴라 코드의 읽기 비트들을 저장하고, 동일 어레이 인덱스에서 상기 최종 폴라 코드의 읽기 비트들을 결합하고, 천공 패턴에 따라 상기 수신된 어레이의 컬럼들을 정렬한다.
이 실시예에 있어서, 상기 칩셋은 재전송을 위해 사용되는 체이스 결합(Chase combining) 또는 증가성 중복(incremental redundancy)을 결정하고, 상기 재전송을 위해 상기 체이스 결합이 사용되면, 최초 전송된 최종 폴라 코드의 비트들을 재전송하고, 상기 재전송을 위해 증가성 중복이 사용되면, 적어도 하나의 추가 비트를 전송하고, 상기 재전송된 비트들을 수신하고, 제로들로 어레이를 초기화하고, 컬럼을 기준으로 컬럼 단위로 상기 초기화된 어레이 내 재전송된 비트들을 저장하고, 전송 인덱스에 해당하는 컬럼 인덱스에서 시작하고, 동일 전송을 갖거나 다른 전송들에 교차하는 어레이 내 동일 인덱스에서 수신된 비트들을 결합하고, 천공 시퀀스에 따라 상기 비트들이 결합된 어레이의 컬럼들을 정렬한다.
이 실시예에 있어서, 상기 칩셋은 추정된 채널 에러 확률들에 따라 상기 기본 폴라 코드의 정보 집합과 천공 패턴을 선택하고, 폴라 코드들의 패밀리 내 각 폴라 코드를 위한 정보 집합을 선택한다.
본 발명에 따른 하이브리드 자동 반복 요구 레이트-대립 폴라 코드들을 구성하는 장치 및 방법은 폴라 코드들의 낮은 복잡도의 레이트-대립 패밀리를 제공할 수 있고, 각 블록 길이의 완전한 검색을 필요로 하지 않는다.
도 1은 본 발명의 실시예에 따른 기본 폴라 코드를 위한 점진적인 천공 패턴의 생성을 위한 방법을 도시한 순서도,
도 2는 본 발명의 실시예에 따른 기본 폴라 코드를 위한 점진적인 천공 패턴의 생성을 위한 장치를 도시한 블록도,
도 3은 본 발명의 실시예에 따른 천공을 위한 m 비트들을 결정하는 방법을 도시한 순서도,
도 4는 본 발명의 실시예에 따른 천공을 위한 m 비트들을 결정하기 위한 장치를 도시한 블록도,
도 5는 본 발명의 실시예에 따른 두 단계 폴라리제이션의 방법을 도시한 순서도,
도 6은 본 발명의 실시예에 따른 두 단계 폴라리제이션을 위한 장치를 도시한 블록도,
도 7은 본 발명의 실시예에 따른 HARQ에 따라 레이트 매칭, 채널 인터리빙, 및 전송 비트 선택의 방법을 도시한 순서도,
도 8은 본 발명의 실시에에 따른 HARQ에 따라 레이트 매칭, 채널 인터리빙, 및 전송 비트 선택을 위한 장치를 도시한 블록도,
도 9는 본 발명의 실시예에 따른 재전송과 HARQ 결합을 위한 비트 선택의 방법을 도시한 순서도,
도 10은 본 발명의 실시예에 따른 재전송과 HARQ 결합을 위해 비트 선택을 하는 장치를 도시한 블록도,
도 11은 본 발명의 실시예에 따른 시스터매틱 천공을 갖는 고차 변조 채널들로 비트 매핑을 통합하는 동안, 비트 인터리브된 코드 변조 상의 폴라리제이션을 최대화하는 방법을 도시한 순서도,
도 12는 본 발명의 실시예에 따른 시스터매틱 천공을 갖는 고차 변조 채널들로 비트 매핑을 통합하는 동안, 비트 인터리브된 코드 변조 상의 폴라리제이션을 최대화를 위한 장치를 도시한 블록도,
도 13은 본 발명의 실시예에 따른 정보 집합을 선택하는 방법을 도시한 순서도, 및
도 14는 본 발명의 실시예에 따른 정보 집합을 선택하기 위한 장치를 도시한 블록도이다.
하기에서는, 본 발명의 실시예들을 첨부된 도면들을 참조하여 상세히 기술하기로 한다. 동일한 엘리먼트들은 그들이 다른 도면들에서 도시될지라도 동일한 참조 번호들에 의해 지정된 것에 주의해야 한다. 하기의 설명에서, 상세한 구조들 또는 구성 요소들과 같은 특정 상세들은 단지 본 발명의 실시예들의 전체적인 이해를 돕기 위해서 제공된다. 그러므로, 여기에 기술된 실시예들의 다양한 변경들과 수정들이 본 발명의 사상과 범위를 벗어나지 않는 범위 내에서 수행될 수 있는 것은 당업자에게 명백할 것이다. 또한, 잘 알려진 기능들과 구조들에 대한 설명은 발명을 명확하고 간결하게 하기 위해 생략된다. 하기에 기술된 용어는 본 발명 내에서 기능들의 고려하여 정의된 용어들이고, 사용자들, 사용자들의 의도, 관용들에 따라 다를 수 있다. 그러므로 용어들의 정의는 명세서의 내용에 기초하여 결정되어야 한다.
본 발명의 기재들은 다양한 수정들과 다양한 실시예들을 가질 수 있고, 실시예들은 첨부된 도면들을 참조하여 상세히 기술될 것이다. 그러나, 본 발명의 기재들은 실시예들로 제한되지 않으며, 본 발명의 사상과 범위 내의 모든 수정들, 균등물들, 및 대안들을 포함한다.
비록, "제 1", "제 2"와 같은 서수들을 포함한 용어들은 다양한 엘리먼트들을 기술하기 위해 사용될 수 있고, 구조적 엘리먼트들이 그러한 용어들에 의해 한정되지 않는다. 그러한 용어들은 단지 다른 엘리먼트들로부터 하나의 엘리먼트를 구분하기 위해 사용된다. 예를 들면, 본 발명의 기재들의 범위를 벗어나지 않는 한, 제 1 구조적 엘리먼트는 제 2 구조적 엘리먼트로 참조될 수 있다. 유사하게, 제 2 구조적 엘리먼트는 제 1 구조적 엘리먼트로 참조될 수도 있다. 여기에서 사용된, "및/또는"의 용어는 하나 이상의 연관된 리스트된 아이템들의 임의의 및 모든 조합들을 포함한다.
여기서 사용된 용어들은 본 발명의 기재의 다양한 실시예들을 기술하기 위해서만 사용되지만, 본 발명을 한정하기 위해 의도되지 않는다. 단수 형태들은 문맥에서 명확히 다르게 지시되지 않는 한 복수의 형태들을 포함하기 위해 의도된다. 발명의 기재에서, "포함하는", "갖는"의 용어는 특징, 수, 단계, 동작, 구조적 엘리먼트, 부분들, 또는 그것들의 조합의 존재를 나타내고, 하나 이상의 다른 특징들, 수들, 단계들, 동작들, 구조적 엘리먼트들, 부분들, 또는 그것들의 조합들의 추가의 존재 또는 가능성을 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 기술적 전문용어들과 과학적 전문용어들을 포함하고, 본 발명의 기재 속성에 대해 기술 분야 내의 당업자에게 의해 이해되는 동일한 의미들을 갖는다. 사전에서 일반적으로 사용되어 정의된 그러한 용어들은 기술 분야에 근거한 문맥적 의미들과 같은 동일한 의미를 갖는 것으로 해석되고, 본 발명의 기재에서 명확히 정의되지 않는 한 이상적이거나 과도하게 형식적인 의미들을 갖는 것으로 해석되지 않는다.
본 발명은 하이브리드 자동 반복 요구(hybrid automatic repeat request, 이하, 'HARQ'라 칭하기로 함) 응용들을 위해 적합한 폴라 코드(polar code)들의 레이트-대립 패밀리(rate-compatible family)들을 구성하기 위한 장치 및 구성의 방법에 관련된다. 레이트-대립 폴라 코드들의 패밀리는 중첩된 폴라 코드(nested polar code)들을 포함한다. 레이트-대립 폴라 코드들의 패밀리는 더 낮은 레이트의 폴라 코드를 획득하기 위해 더 높은 레이트의 폴라 코드로 추가적인 비트들의 첨부에 의해 더 낮은 레이트의 폴라 코드를 더 높은 레이트의 폴라 코드로부터 추출한다. 이런 이유로, 폴라 코드들의 레이트-대립 패밀리 내 모든 폴라 코드들은 동일한 정보 집합 크기를 갖지만, 다른 레이트들을 갖는다.
2 x 2 폴라리제이션 매트릭스(polarization matrix)를 사용한 폴라 코드들은 N = 2n의 길이를 갖고, q x q 폴라리제이션 매트릭스들을 사용한 폴라 코드들은 N = qn의 길이를 갖는다. 다른 길이들을 갖는 폴라 코드들은 전송 또는 메모리 인코딩을 위해 종종 사용된다. 천공된 폴라 코드들은 다른 레이트들(k/N)에서 동작하기 위해 구성될 수 있다. 본 발명은 전체 코드 길이에서 비트-에러 확률 계산을 필요로 하지 않는 방법 및 장치를 제공한다. 실시예들은 N = 2n과 같은 폴라 코드 길이를 참조하여 하기에서 기술하지만, N = qn의 다른 폴라 코드 길이가 적용될 수도 있다.
본 발명은 낮은 복잡도의 점진적인 천공(progressive puncturing) 방법 및 장치를 제공하며, 각 폴라 코드 레이트와 각 폴라 코드 길이를 위한 완전한 검색(exhaustive search)을 필요로 하지 않는다. 천공 패턴은 더 긴 길이의 최종 폴라 코드가 생성되는 동안 짧은 길이의 기본 폴라 코드(base polar code) 상에 정의된다. 이런 이유로, 전체 최종 폴라 코드와 원하는 코드 레이트 각각을 위한 비트들의 더 긴 시퀀스 대신에 비트들의 짧은 시퀀스만이 송신기와 수신기에서 저장되는 것을 요구한다. 따라서, 임의의 길이 또는 레이트를 갖는 폴라 코드가 생성될 수 있다.
본 발명은 하기와 같은 레이트-매칭 및 인터리빙 방법을 제공할 수도 있다. 레이트-매칭 및 인터리빙 방법은 미리 결정된 길이를 위한 기본 폴라 코드의 추가적인 폴라리제이션(polarization), 규칙적인 천공 패턴(regular punturing pattern)의 결과를 보호한다. 레이트-매칭 및 인터리빙 방법은 천공된 폴라 코드의 구현을 위한 하드웨어 구현을 간소화한다. 레이트-매칭 및 인터리빙 방법은 천공 또는 반복을 사용하여 임의의 원하는 레이트에서 코드들의 생성을 허용하는 반면, 코드 성능을 보전한다. 레이트 매칭은 체이스 결합(CC: Chase combining) 또는 증가성 중복(incremental redundancy, 이하 'IR'이라 칭하기로 함)을 갖는 HARQ 전송을 허용한다.
본 발명은 비트-인터리브드 코드 변조(bit-interleaved code modulation)들과 고차 변조(higher order modulation)를 갖는 통신 시스템들로서 구성 채널들 또는 다중 채널들로 구성되는 채널들 상의 레이트-대립 폴라 코드들의 비트-매핑 및 구성을 위한 방법 및 장치를 제공할 수도 있다.
본 발명의 방법 및 장치는 폴라 코드들의 낮은 복잡도의 레이트-대립 패밀리를 제공한다. 본 발명의 방법 및 장치는 각 블록 길이의 완전한 검색을 필요로 하지 않고, 무선 시스템들 또는 메모리 시스템들 내 유용한 폴라 코딩을 만든다. 점진적인 천공은 레이트-대립 코드들의 중첩된(nested) 패밀리를 보장하고, 증가된 중복(IR) 또는 체이스 결합 시스템들 내 폴라 코드들의 사용을 위한 시스터매틱(systematic) 방법을 제공한다.
본 발명은 스토리지의 필요를 감소함에 따라서 기본 코드에 따른 길이의 인덱스들은 단지 하나의 시퀀스이고 송신기와 수신기에 저장된다. 여기서, 기본 코드는 최종 폴라 코드에 따른 길이보다 더 짧다. 시퀀스는 임의의 원하는 레이트에서 이산 증가들을 갖는 임의의 미리 결정된 길이의 폴라 코드들의 생성에 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 기본 폴라 코드를 위한 점진적인 천공 패턴의 생성을 위한 방법을 도시한 순서도이다.
도 1을 참조하면, 101단계에서, 2n 길이의 기본 폴라 코드는 획득된다. 기본 폴라 코드는 미리 결정된 회수의 기본 매트릭스(base matrix)의 크로네커(Kronecker) 곱들에 의해 획득될 수 있다. 예를 들면, 32 비트 길이 기본 폴라 코드는 2 x 2 폴라리제이션 매트릭스의 5번의 폴라리제이션 단계들에 의해 획득된다.
패턴은 천공을 위한 비트들의 시퀀스(또는 비트들의 그룹)으로 결정된다. m+1 비트들을 천공하기 위한 천공 패턴은 m 비트들의 천공을 위한 패턴, 즉 최초 m 엘리먼트들로서 m 비트들의 시퀀스를 갖는 m+1 비트들의 시퀀스로 구성된다. 패턴은 HARQ 프로토콜을 갖는 배치를 위해 적합한 시퀀스를 만든다.
점진적인 천공 방법은 N=2n 길이의 기본 폴라 코드와 k/N의 폴라 코드 레이트(또는, 마더 폴라 코드 레이트) 상에 동작할 수 있다. 점진적인 천공 방법은 k/(k+1)을 위해 k/2n, k/(2n-1), k(2n-2)의 레이트 증가들에 따라 레이트들에 대한 폴라 코드들의 레이트-대립 패밀리를 생성할 수 있다. k/(2n-m+1)인 레이트에 대한 폴라 코드는 m 번째(mth) 천공된 비트(하기의 도 5의 507단계를 참조하여 기술되는 비트들의 그룹들에 해당하는)의 전송에 의해 k/(2n-m)인 레이트의 폴라 코드로부터 획득될 수 있다.
103단계에서, 천공되는 m 비트들은 동시에 하나의 비트로 결정된다. 천공되기 위한 제 1 비트 인덱스는 2n 길이의 기본 폴라 코드를 위한 2n번의 설계 기준의 검사에 의해 발견된다. 이후, 천공되기 위한 제 2 비트 인덱스는 2n-1번의 설계 기준의 검사에 의해 발견된다. 최적의 설계 매트릭스(design matrix) 내 결과의 인덱스는 다음 비트들을 위해, 천공되기 위한 비트들 등으로 선택된다. 2n 길이의 기본 코드로부터 m 비트드을 천공하기 위해, 설계 기준은
Figure 112016028494020-pat00003
의 회수로 검사된다.
기본 코드의 길이까지 전체 천공 시퀀스를 발견하기 위해, 설계 기준이
Figure 112016028494020-pat00004
의 회수로 검사된다. 이와 반대로, 다른 방법들은 설계 기준의
Figure 112016028494020-pat00005
패턴 검색들과 테스트들을 필요로 한다. k/(2n-m) 레이트의 폴라 코드의 발견은 2n 비트들 밖의 m 비트들의 천공을 위한 가능한 패턴들, 선택(Choose)(2n, m)의 검색을 필요로 한다. 여기서, 검색은 각 m(m < 2n)을 위해 반복된다. 더욱이, 이전의 검색 절차는 천공 시퀀스들이 중첩(nested)되는 것을 보장하지 않음으로 HARQ 전송들에 적합하지 않을 수 있다. 예를 들면, 32 길이의 기본 폴라 코드는 4,294,967,294 검색들과 설계 기준의 테스트들을 필요로 하는 반면, 본 발명의 실시예에 따르면, 527 검색만을 필요로 한다.
103단계는 하기에 기술된 도 3과 도 4에 도시된 바와 같이 구현될 수도 있다.
도 2는 본 발명의 실시예에 따른 기본 폴라 코드를 위한 점진적인 천공 패턴의 생성을 위한 장치를 도시한 블록도이다.
도 2를 참조하면, 장치(200)는 기본 폴라 코드 생성기(201)와 m-비트 천공 패턴 생성기(203)를 포함한다.
기본 폴라 코드 생성기(201)는 정수 n을 수신하기 위한 입력을 포함하고, 2n 길이의 기본 폴라코드를 생성한다. 기본 폴라 코드 생성기(201)는 생성된 기본 폴라 코드를 출력하는 출력을 포함한다.
기본 폴라 코드는 만약, 2 x 2 폴라리제이션 매트릭스가 사용되면, 2n 길이의 기본 폴라 코드를 생성하기 위해 기본 매트릭스(예를 들면, 2 x 2 폴라리제이션 매트릭스)의 n 크로네커(Kronecker) 곱들에 의해 생성된다.
m-비트 천공 패턴 생성기(203)는 생성된 기본 폴라 코드를 수신하기 위한 제 1 입력과 설계 기준을 수신하기 위한 제 2 입력을 포함한다. m-비트 천공 패턴 생성기(203)는 m-비트의 천공된 기본 폴라 코드를 출력하는 출력을 포함한다. 천공되기 위한 m 비트들은 동시에 하나의 비트로 결정된다. 천공되기 위한 제 1 비트 인덱스는 2n 길이의 기본 폴라 코드를 위한 2n번의 설계 기준의 검사에 의해 발견된다. 결정된 비트는 천공되어 분류된다. 이후, 천공되기 위한 제 2 비트 인덱스는 비천공된 비트들 상의 2n-1 번의 설계 기준의 검사에 의해 발견된다. 인덱스는 다음 비트들에 대해 천공되기 위한 비트들 등으로서 선택되는 최적의 설계 매트릭 내 결과들이다. 2n 길이의 기본 코드를 위한 코드의 길이까지 임의의 m < 2n 비트들에 대한 천공 시퀀스의 발견을 위해, 설계 기준이
Figure 112016028494020-pat00006
번 테스트된다.
도 3은 본 발명의 실시예에 따른 천공을 위한 m 비트들을 결정하는 방법을 도시한 순서도이다.
도 3을 참조하면, i 카운터는 301단계에서, 2n과 동일하게 설정된다.
303단계에서, 설계 기준은 i번 테스트된다.
305단계에서, 비트는 설계 기준이 천공되기 위해 선택되는 것을 만족한다.
307단계에서, i는 감소된다.
309단계에서, i = 2n - m인지 결정하고, 만약, i ≠ 2n - m이면 303단계로 진행한다. 그렇지 않으면, 천공을 위해 m 비트의 시퀀스를 결정하기 위한 방법은 동작을 종료한다.
점진적인 천공 패턴을 선택하기 위한 기준은 천공된 폴라 코드일 수 있다. 천공된 폴라 코드는 정보 비트-에러 확률의 최소 합계를 갖는다. 정보 비트-에러 확률은 폴라 코드의 정보 집합의 모든 비트 채널들의 추정된 에러 확률들의 합에 의해 정의된다. 정보 비트-에러 확률은 가우시안 근사화(Gaussian approximation), 몬테-카를로 시뮬레이션(Monte-Carlo simulation), 또는 채널 업그레이드와 디그레이드 동작을 통한 폴라리제이드 채널(polarized channel)의 양자화(quantization)를 사용하여 추정될 수 있다. 천공된 비트들이 전송된 채널은 이진 소거 채널(binary erasure channel)들 또는 무한 잡음 분산을 갖는 채널들로 모델링된다.
본 발명의 실시예에 따르면, 점진적인 천공 패턴을 선택하기 위한 기준은 천공된 폴라 코드 비트에 따른 가장 높은 에러 확률을 갖는 폴라리제이드 비트 채널일 수 있다. 이는 천공한 m 출력 폴라 코드 비트들이 제로 용량을 갖기 위한 m 폴라리제이드 비트 채널들의 설정의 결과일 수 있는 사실을 사용한 것이다. 높은 에러 확률을 갖는 입력 비트-채널은 정보를 나르지 않지만, 0과 같은 미리 결정된 값으로 설정(또는 동결)되는 비트-채널이다. 동결 비트 채널에 따른 폴라 코드 비트의 천공에 의해 높은 에러 확률을 갖는 입력 비트-채널은 손실된 정보가 존재하지 않는다.
더욱이, 테스트 기준은 기본 폴라 코드 상의 임의의 메트릭일 수 있다. 기본 폴라 코드는 폴라 코드 성능의 결정에 사용될 수 있다. 기본 폴라 코드는 천공되기 위한 (m+1)번째 비트 2n - m 후보 비트들을 위한 메트릭을 검사하는 동안 이전의 m 천공된 비트들은 고정되는 것에 의해 발견되는 제약을 갖는다. 그러한 테스트 기준은 매트릭스 폴라리제이션 지수(matrix polarization exponent), 에러 지수(error exponent)의 결과에 따른 폴라 코드, 또는 폴라 코드 최소 거리를 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 천공을 위한 m 비트들을 결정하기 위한 장치를 도시한 블록도이다.
도 4를 참조하면, 장치(400)는 카운터(401), 비교기(403), 설계 기준 테스터(405), 및 비트 선택기(407)를 포함한다.
카운터(401)는 카운터(401)의 값을 초기화하기 위한 2n값을 수신하기 위한 제 1 입력, 카운터(401)의 감소를 위한 신호를 수신하기 위한 제 2 입력을 포함한다. 카운터(401)는 카운터(401)의 현재 값을 출력하기 위한 출력을 갖는다. 2n값은 천공되기 위한 기본 폴라 코드의 길이이다.
비교기(403)는 카운터(401)의 현재 값을 수신하기 위해 카운터(401)의 출력에 연결된 제 1 입력과 m(예를 들면, 접지 포텐셜(ground potential) 또는 기준값(reference value))에 의존하는 기준 값에 연결된 제 2 입력을 포함한다. 비교기(403)는 기준 값(즉, 카운터(401)의 현재 값이 기준 값과 동일한지 아닌지의 결정(i = 2n - m))으로 카운터(401)의 현재 값과 비교의 결과를 출력하는 출력을 갖는다. 카운터(401)의 현재 값이 기준값과 동일하지 않으면, 장치(400)가 동작한다. 카운터(401)의 현재 값이 기준값과 동일하면, 장치(400)는 동작을 종료한다.
설계 기준 테스터(405)는 비교기(403)의 출력에 연결된 제 1 입력, 설계 기준을 수신하기 위한 제 2 입력을 포함한다. 설계 기준 테스터(405)는 비트 선택기(407)에 테스트 결과를 전달하는 제 1 출력을 포함한다. 설계 기준 테스터(405)는 각 천공 비트가 결정된 이후, 카운터(401)를 감소하기 위한 카운터(401)의 제 2 입력에 연결되는 제 2 출력을 갖는다.
비트 선택기(407)는 그것의 입력에서 수신된 테스트 결과들의 비교에 의해 천공을 위한 하나의 비트를 선택하고, 천공된 비트의 결정을 출력한다.
점진적인 천공 패턴을 선택하기 위한 기준은 정보 비트-에러 확률의 최소 합계를 갖는 천공된 폴라 코드일 수 있다. 정보 비트-에러 확률은 폴라 코드의 정보 집합의 모든 비트-채널들의 추정된 에러 확률들의 합에 의해 정의된다. 정보 비트-에러 확률은 가우시안 근사화, 몬테-카를로 시뮬레이션, 또는 채널 업그레이드와 디그레이드 동작을 통한 폴라리제이드 채널의 양자화를 사용하여 추정될 수 있다. 천공된 비트들이 전송된 채널은 이진 소거 채널들 또는 무한 잡음 분산을 갖는 채널들로 모델링된다.
본 발명의 실시예에 따르면, 점진적인 천공 패턴을 선택하기 위한 기준은 천공된 폴라 코드 비트에 따른 가장 높은 에러 확률에 대해 극성을 갖는 비트-채널(polarized bit-channel)일 수 있다. 다시 말해, 이는 천공한 m 출력 폴라 코드 비트들이 제로 용량을 갖기 위한 m 폴라리제이드 비트 채널들의 설정의 결과인 사실을 사용한다. 높은 에러 확률을 갖는 입력 비트-채널은 정보를 나르지 않지만, 0과 같은 미리 결정된 값으로 설정(또는 동결)되는 비트-채널이다. 동결 비트 채널에 따른 폴라 코드 비트의 천공에 의해 높은 에러 확률을 갖는 입력 비트-채널은 손실된 정보가 존재하지 않는다.
더욱이, 테스트 기준은 기본 폴라 코드 상의 임의의 메트릭일 수 있다. 기본 폴라 코드는 폴라 코드 성능의 결정에 사용될 수 있다. 기본 폴라 코드는 천공되기 위한 (m+1)번째 비트 2n - m 후보 비트들을 위한 메트릭을 검사하는 동안 이전의 m 천공된 비트들은 고정되는 것에 의해 발견되는 제약을 갖는다. 그러한 테스트 기준은 매트릭스 폴라리제이션 지수, 에러 지수의 결과에 따른 폴라 코드, 또는 폴라 코드 최소 거리를 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 두 단계 폴라리제이션 방법을 도시한 순서도이다. 기본 폴라 코드는 미리 결정된 폴라 코드 길이로 극성이 부여되고, 최종 폴라 코드보다 더 긴 규칙적인 천공 패턴은 기본 폴라 코드보다 더 짧은 점진적인 천공 패턴으로부터 도출된다. 본 발명이 점진적인 천공의 복잡도를 상당히 감소하는 동안, 모든 가능한 최종 폴라 코드의 길이를 위해 이러한 절차가 반복되기 위한 시간이 소요된다.
따라서, 본 발명은 기본 폴라 코드 상에 한 번의 수행에 의해 최종 폴라 코드 길이 각각을 위한 최적의 천공 패턴에 대한 검색을 반복하는 것을 회피한다. 여기서, 기본 폴라 코드는 최종 폴라 코드보다 더 짧은 거리를 갖는다. 이를 통해, 복잡도에서 상당한 절감을 이룰 수 있다. 또한, 점진적인 천공은 기본 코드에서만 수행되고, 2n+t 길이의 임의의 다른 폴라 코드의 천공을 위해 사용된다. 예를 들면, 하나의 원하는 길이인 Q = 2n+t를 고려하면, 두 단계 폴라리제이션을 갖는 기본 코드 상에 점진적인 천공 패턴은 기본 폴라 코드 상에 (22n + 2n)/2-1의 검색만을 필요로 한다. 기본 코드는 (2(2n+2t)+2(n+t))/2-1 검색보다 훨씬 적다. 이는 점진적 천공이 더 긴 폴라 코드 상에 수행되고, 2n+t 길이의 더 긴 폴라 코드 상에 과도한 검색에 의해 필요로 하는
Figure 112016028494020-pat00007
검색 보다 훨씬 적은 것이 요구되는 경우이다. 본 발명은 송신기와 수신기에서 최종 폴라 코드 길이 각각에 대해 더 긴 천공 시퀀스들의 저장을 회피하기도 한다.
도 5를 참조하면, 501단계에서, 2n 길이의 짧은 기본 폴라 코드는 제 1 인코딩 단계에서 제 1 (예를 들면, 작은) 회수(first number of times)의 폴라리제이션 매트릭스의 폴라리징(polaring)에 의해 구성된다.
503단계에서, 기본 폴라 코드는 천공 패턴을 위해 검색된다. 본 발명은 기본 폴라 코드보다 더 긴 최종 폴라 코드 내 선호하는 규칙적인 천공 패턴을 야기한다.
505단계에서, 기본 폴라 코드는 검색된 천공 코드에 따라 천공된다.
507단계에서, 2n+t 길이의 최종 폴라 코드는
Figure 112016028494020-pat00008
의 인코딩 방법에 근거하여 구성될 수 있고, 제 1 인코딩 단계는 위에서 기술된 301단계에서 2n 길이의 기본 폴라 코드로 구성될 수 있다. 제 2 인코딩 단계는 기본 폴라 코드보다 더 긴 최종 폴라 코드를 구성하기 위한 2t번의 2n 비트 채널들 각각에 극성을 부여한다.
Figure 112016028494020-pat00009
는 비트 반전 수열(bit-reversal permutation)에 따른 재정렬 매트릭스(reordering matrix)이다.
더 짧은 기본 폴라 코드 내 천공된 비트 각각은 더 긴 최종 폴라 코드 내 2t 천공된 비트들의 그룹에 대응된다. 기본 폴라 코드 내 천공 패턴은 규칙적인 천공 패턴의 결과인, 최종 폴라 코드 내 연속적인 2t 출력 비트들 각각에 적용된다. 예를 들면, 32 길이를 갖는 기본 폴라 코드는 2 x 2 폴라리제이션 매트릭스의 5 폴라리제이션 단계들에 의해 획득되고, 생성 매트릭스(
Figure 112016028494020-pat00010
)와 비트 역 매핑(
Figure 112016028494020-pat00011
)에 대응되는
Figure 112016028494020-pat00012
로 분류된다. 더 긴 폴라 코드를 위한 인코딩 방법은
Figure 112016028494020-pat00013
이다. 제 1 인코딩 단계는 25 길이의 폴라 코드로 구성되고, 마지막 인코딩 단계는 27번의 각 비트 채널의 추가로 극성을 부여한다. 천공 패턴은 더 긴 최종 폴라 코드의 출력 비트들 상의 규칙적인 천공 패턴의 형성을 위한 25비트들의 연속적인 집합으로 적용된다.
본 발명의 실시예에 따르면, 두 단계 폴라리제이션과 인코딩 방법
Figure 112016028494020-pat00014
에 근거하여 2n+t 길이의 더 긴 최종 폴라 코드가 2n 길이의 기본 폴라 코드로부터 구성된다. 제 1 인코딩 단계는 2t 길이의 코드들에 대해 각각 2n 폴라 인코더들로 구성된다. 제 2 인코딩 단계는 2n 길이의 코드들에 대해 각각 2t 폴라 인코더들로 구성된다. 제 2 인코딩 단계에서 i번째(ith) 인코더 입력은 제 1 인코딩 단계 내 2n 인코더들로부터 비트-채널들의 i번째(ith) 출력 비트-채널을 구성한다. 제 2 인코딩 단계는 2n 번의 2t 비트 채널들 각각을 극성을 부여한다. 기본 폴라 코드 내 각 천공된 비트는 더 긴 최종 폴라 코드 내 2t 천공된 비트들의 그룹에 해당한다. 천공된 패턴은 2t번, 제 2 단계에서 각 인코더에서 한번 반복된다. 기본 천공 패턴은 기본 코드 내 각 천공된 비트와 같은 제 2 인코딩 단계의 출력으로 적용된다. 여기서, 기본 코드는 더 긴 최종 폴라 코드 내 2t 천공된 비트 출력 비트들에 해당한다. 최종 폴라 코드는 제 1 단계 내 인코더에 의해 함께 극성을 부여한다.
예를 들면, 짧은 기본 폴라 코드는 32 길이를 갖고, 2 x 2 매트릭스의 5 폴라리제이션 단계들에 의해 획득된다. 2 x 2 매트릭스는 생성 매트릭스(
Figure 112016028494020-pat00015
)와 비트 역 매핑(
Figure 112016028494020-pat00016
)에 대응되는
Figure 112016028494020-pat00017
로 분류된다. 이러한 예에서, 더 긴 최종 폴라 코드를 위한 인코딩 방법은
Figure 112016028494020-pat00018
이다. 제 1 인코딩 단계는 27 길이의 폴라 코드로 구성된다. 마지막 인코딩 단계는 25번의 각 비트 채널의 추가로 극성을 부여한다. 각 연속적인 25의 출력 비트들은 컴포넌트 폴라 코드(component polar code)를 나타낸다. 컴포넌트 폴라 코드를 나타내는 연속적인 25 출력 비트들 각각은 더 긴 폴라 코드 상에 규칙적인 천공 패턴의 결과를 위해 25 길이의 기본 폴라 코드의 천공 패턴에 따라 천공된다.
본 발명의 실시예에 따르면, 두 단계의 인코딩과 더 짧은 기본 폴라 코드로부터의 더 긴 최종 폴라 코드 상의 천공 패턴의 도출을 위한 방법은 짧은 코드에 대해 선택된 임의의 천공 패턴에 적용될 수 있다. 여기서, 짧은 코드는 점진적인 천공에 의해 획득될 필요는 없다.
도 6은 본 발명의 실시예에 따른 두 단계 폴라리제이션을 위한 장치를 도시한 블록도이다. 기본 폴라 코드는 미리 결정된 폴라 코드 길이로 극성이 부여된다. 더 긴 최종 폴라 코드의 규칙적인 천공 패턴은 더 짧은 기본 폴라 코드의 점진적인 천공 패턴으로부터 도출된다.
도 6을 참조하면, 장치(600)는 기본 폴라 코드 생성기(601), m-비트 천공 패턴 생성기(603), 기존 폴라 코드 천공기(605), 및 최종 폴라 코드 생성기(607)를 포함한다.
기본 폴라 코드 생성기(601)는 정수 n의 수신을 위한 입력과 2n 길이의 기본 폴라 코드를 출력하는 출력을 포함한다. 기본 폴라 코드는 n번의 폴라리제이션 매트릭스의 극성의 부여에 의해 구성된다.
m 비트 천공 패턴 생성기(603)는 기본 폴라 코드 생성기(601)의 출력에 연결되는 제 1 입력과 설계 기준을 수신하기 위한 제 2 입력을 포함한다. m 비트 천공 패턴 생성기(603)는 기본 폴라 코드를 위한 m-비트 천공 패턴을 출력하는 출력을 포함한다.
기본 폴라 코드 천공기(605)는 기본 폴라 코드를 수신하기 위해 기본 폴라 코드 생성기(601)의 출력에 연결되는 제 1 입력과 m-비트 천공 패턴을 수신하기 위해 m-비트 천공 패턴 생성기(603)의 출력에 연결된 제 2 입력을 포함한다. 기본 폴라 코드 천공기(605)는 m-비트 천공 패턴에 따라 천공된 기본 폴라 코드를 출력하는 출력을 포함한다.
최종 폴라 코드 생성기(607)는 기본 폴라 코드 천공기(605)의 출력에 연결되는 제 1 입력과 t 값을 수신하기 위한 제 2 입력을 포함한다. 최종 폴라 코드 생성기(607)는 최종 폴라 코드를 출력하는 출력을 포함한다. 최종 폴라 코드는 2n+t 길이이고, 인코딩 방법
Figure 112016028494020-pat00019
에 근거하여 구성된다. 기본 폴라 코드의 2n 비트 채널들 각각은 2t번 극성이 부여된다.
도 7은 본 발명의 실시예에 따른 HARQ에 따라 레이트 매칭, 채널 인터리빙, 및 전송 비트 선택의 방법을 도시한 순서도이다. 점진적인 천공 패턴은 상술한 도 5의 301단계 내 기본 폴라 코드를 사용하여 구성된다. 최종 폴라 코드 비트들은 기본 폴라 코드를 사용하여 구성된 점진적인 천공 패턴에 따라 조직적으로 천공된다. 이 방법은 미리 결정된 길이, 예를 들면,
Figure 112016028494020-pat00020
로 최종 폴라 코드의 한 단계의 인코딩을 허용한다.
도 7을 참조하면, 701단계에서, 두 단계의 인코딩 방법
Figure 112016028494020-pat00021
을 위해, 더 긴 최종 폴라 코드의 출력 비트들은 2n 컬럼들과 2t 로우들의 규칙적인 어레이 내 정렬된다. 어레이 내 쓰기 정렬은 최초(최초 2n 비트들은 왼쪽에서 오른쪽으로 제 1 로우 내 쓰기이고, 다음으로 제 2 로우 등)의 컬럼이다. 2n 길이의 점진적인 천공 시퀀스는 짧은 코드를 위해 발견된다. 어레이의 컬럼들은 점진적인 천공 시퀀스의 역순으로 순열된다. 즉, 점진적인 천공 시퀀스가
Figure 112016028494020-pat00022
이면, 컬럼들의 순열은 비순열된 어레이 내
Figure 112016028494020-pat00023
번째 컬럼은 순열된 어레이 내 마지막 컬럼이 되고,
Figure 112016028494020-pat00024
번째 컬럼은 순열된 어레이 내 첫 번째 컬럼이 되는 것과 같이 수행된다.
703단계에서, 채널 상에 전송된 출력 폴라 코드가 읽어지고, 인터리브된 채널 내 결과로 컬럼을 기준으로 컬럼 단위로 전송된다. K와 Q = 2n+t가 정보 블록의 길이와 원하는 마더 폴라 코드 블록(mother polar code block)이다. 따라서, 천공 이후의 전송 코드 레이트는 K/L이다. 여기서, L은 Q에서 천공된 비트들의 수를 뺀 것과 동일하다. 레이트 매칭 방법은 전송되기 위한 비트들을 선택하고, 천공된 비트들(즉, 천공된 비트들은 전송되지 않음)을 버린다.
L이 2t의 곱, 즉 L = m x 2t이면, 우선 m 컬럼들만이 전송된다. 방법은 임의의 레이트의 선택에 대해 허용한다. 본 발명은 2t의 곱이 되는 L로 제한되지 않는다. 전송된 레이트들 내 미세 입상도(finer granularity)를 허용하더라도 천공 패턴은 기본 폴라 코드를 위해 설계된다. L 비트들이 읽기 컬럼 와이즈, 위에서 아래로, 첫 번째 컬럼부터 시작이다. 마지막 컬럼의 조각만이 L이 2t의 곱이 아니면 읽는다. 따라서, 인덱스 (j - 1)2t + i를 갖는 전송된 비트는 i번째 로우와 j번째 컬럼 내 존재하는 컬럼 순열된 어레이의 (i,j)번째 엘리먼트이다. 방법은 두 단계 인코딩 구조들을 갖는 더 긴 최종 폴라 코드 상의 규칙적인 천공 패턴을 유지한다.
이러한 방법은 전송된 코드 길이 L이 마더 코드 길이 Q보다 더 큰 경우를 허용한다. 가장 중요한 비트들의 반복에 의해, 전송된 폴라 코드의 레이트는 K/L이고, 마더 폴라 코드 K/Q의 레이트보다 더 낮다. L > Q이면, 컬럼 순열 이후의 2t x 2n 어레이는 순환 어레이로 고려되고, (Q+1) 번째 전송된 비트는 컬럼 순열된 어레이의 (1,1)번째 비트이다.
705단계에서, 수신 노드는 최종 폴라 코드의 전송된 비트들을 수신한다. 수신 노드는 제로로 초기화된 어레이, 컬럼을 기준으로 컬럼 단위에서 수신된 비트들(예를 들면, 채널로부터의 소프트 로그-유사도)을 정렬한다. 천공된 비트들을 위한 로그-유사도는 제로로 초기화된다.
본 발명의 실시예에 따르면, 방법은 더 나은 전송 다이버시티를 수행하기 위해 추가 로우 인터리빙일 수 있다. 폴라리제이션 구조의 보존 동안 다항 인터리버(polynomial interleaver)들이 수행될 수 있다. 추가로, 다른 채널 인터리버는 전체 출력을 이용할 수 있다. 더욱이, 어레이의 크기는 다른 두 단계 인코딩들에 따라 변경될 수 있다.
도 8은 본 발명의 실시에에 따른 HARQ에 따라 레이트 매칭, 채널 인터리빙, 및 전송 비트 선택을 위한 장치를 도시한 블록도이다.
도 8을 참조하면, 장치(800)는 2n x 2t 어레이 생성기(801), 송신기(803), 제 1 안테나(805), 제 2 안테나(807), 수신기(809), 및 2n x 2t 초기화 어레이 생성기(811)를 포함한다.
2n x 2t 어레이 생성기(801)는 Q = 2n+t 길이의 최종 폴라 코드를 수신하기 위한 입력과 전송된 최종 폴라 코드의 비트들을 제공하기 위한 출력을 포함한다. 어레이 내 쓰기 정렬은 최초(제 1 2n 비트들은 왼쪽에서 오른쪽으로 제 1 로우 내 쓰기이고, 이후 제 2 로우 등)의 로우이다. 2n 길이의 점진적인 천공 시퀀스는 짧은 코드를 위해 발견된다. 어레이의 컬럼들은 점진적인 천공 시퀀스의 역순으로 순열된다. 즉, 점진적인 천공 시퀀스가
Figure 112016028494020-pat00025
이면, 컬럼들의 순열은 비순열된 어레이 내
Figure 112016028494020-pat00026
번째 컬럼은 순열된 어레이 내 마지막 컬럼이 되고,
Figure 112016028494020-pat00027
번째 컬럼은 순열된 어레이 내 첫 번째 컬럼이 되는 것과 같이 수행된다. 채널 상에 전송되기 위한 출력 폴라 코드는 읽기 되고, 인터리브된 채널 내 결과로 컬럼을 기준으로 컬럼 단위로 전송된다. K와 Q는 정보 블록의 길이와 최종 마더 폴라 코드 블록이다. 따라서, 천공 이후의 전송 코드 레이트는 K/L이다. L은 Q에서 천공된 비트들의 수를 뺀 것과 동일하다.
레이트 매칭 방법은 전송되기 위한 비트들을 선택하고, 천공된 비트들(즉, 천공된 비트들은 전송되지 않음)을 버린다. L이 2t, 즉, L = m x 2t이면, 우선 m 컬럼들만이 전송된다. 임의의 레이트가 선택될 수 있다. 본 발명은 2t의 곱이 되는 L로 제한되지 않는다. 전송된 레이트들 내 미세 입상도(finer granularity)를 허용하더라도 천공 패턴은 기본 폴라 코드를 위해 설계된다. L 비트들이 읽기 컬럼 와이즈, 위에서 아래로, 첫 번째 컬럼부터 시작이다. 마지막 컬럼의 조각만이 L이 2t의 곱이 아니면 읽는다. 따라서, 인덱스 (j - 1)2t + i를 갖는 전송된 비트는 i번째 로우와 j번째 컬럼 내 존재하는 컬럼 순열된 어레이의 (i,j)번째 엘리먼트이다. 방법은 두 단계 인코딩 구조들을 갖는 더 긴 최종 폴라 코드 상의 규칙적인 천공 패턴을 유지한다.
이러한 방법은 전송된 코드 길이 L이 마더 코드 길이 Q보다 더 큰 경우를 허용한다. 가장 중요한 비트들의 반복에 의해, 전송된 폴라 코드의 레이트는 K/L이고, 마더 폴라 코드 K/Q의 레이트보다 더 낮다. L > Q이면, 컬럼 순열 이후의 2t x 2n 어레이는 순환 어레이로 고려되고, (Q+1) 번째 전송된 비트는 컬럼 순열된 어레이의 (1,1)번째 비트이다.
송신기(803)는 2n x 2t 어레이 생성기(801)의 출력에 연결된 입력과, 출력을 포함한다.
제 1 안테나(805)는 전송된 최종 폴라 코드의 비트들을 브로드캐스팅하기 위한 송신기(803)의 출력에 연결된다.
제 2 안테나(807)는 제 1 안테나(805)에 의해 브로드캐스트하는 최종 폴라 코드의 비트들을 수신한다.
수신기(809)는 제 2 안테나(807)에 연결된 입력과 최종 폴라 코드의 수신된 비트들을 나타내는 것을 출력하는 출력을 포함한다. 수신기(809)는 최종 폴라 코드의 전송된 비트들을 수신한다. 수신기(809)는 제로들로 초기화된 어레이, 컬럼을 기준으로 컬럼 단위에서 수신된 비트들(예를 들면, 채널로부터의 소프트 로그-유사도)을 정렬한다. 천공된 비트들을 위한 로그-유사도는 제로로 초기화된다.
2n x 2t 초기화 어레이 생성기(811)는 최종 폴라 코드의 비트들을 수신하기 위한 수신기(809)의 출력에 연결된 입력을 포함한다.
도 9는 본 발명의 실시예에 따른 체이스 결합과 증가성 중복을 허용하는 재전송과 HARQ 결합을 위한 비트 선택의 방법을 도시한 순서도이다.
도 9를 참조하면, 901단계에서, 재전송을 위해 사용되는 체이스 결합 또는 증가성 중복 중 하나를 결정한다.
903단계에서, 체이스 결합이 재전송을 위해 사용되면, 초기화되어 전송된 비트들은 재전송된다.
905단계에서, 증가성 중복이 재전송을 위해 사용되면, 적어도 하나의 비트가 초기화되어 전송되고, 적어도 하나의 추가된 비트가 전송된다.
각 전송은 전송 인덱스로 정렬될 수 있고, T개의 다른 전송 인덱스들일 수 있다. 이러한 경우, 전송 인덱스를 갖는 전송은 컬럼을 기준으로 컬럼 단위로 전송된 비트들의 읽기가 시작된다. 다른 전송 인덱스들을 갖는 전송들은 다른 컬럼 인덱스들로부터 출력 비트들의 읽기가 시작된다. 전송 인덱스들은 어레이의 컬럼들 사이에서 균등하게 분배될 수 있다. {1, 2, ..., T}의 전송 인덱스들은
Figure 112016028494020-pat00028
의 컬럼 인덱스들에 해당한다. 전송 레이트가 K/L이면, 전송 인덱스에 의해 특징지어진 인덱스를 갖는 컬럼의 맨 위로부터 시작하는 읽기 및 전송 컬럼 와이즈를 위한 비트들의 수는 L이다. K/Q 보다 더 낮은 K/L의 코딩 레이트에서 전송을 필요로 하면, L 비트들은 전송 인덱스 L에 의해 특징지어진 인덱스를 갖는 컬럼으로부터 시작하는 읽기 컬럼 와이즈이다. 어레이의 끝이 모든 L비트들을 읽기 전에 읽혀(예를 들면, 가장 우측 컬럼 내 아래 비트)지면, 레이트 정합기는 순환 컬럼 와이즈 방법 내 읽기를 계속한다. 이는 컬럼-순열된 어레이의 제 1 컬럼(예를 들면, 제 1 컬럼 내 최상위 비트)으로부터 출력 비트들의 나머지의 읽기에 의한 것이다.
Figure 112016028494020-pat00029
이면, 다른 전송 인덱스들을 갖는 전송들은 중복된 비트들을 갖는 반면, 전송들은 상호 배타적인 비트들을 갖는다.
907단계에서, 수신 노드는 제로들로 초기화된 어레이, 전송 인덱스에 해당하는 컬럼 인덱스로부터 시작하는 컬럼을 기준으로 컬럼 단위에서 수신된 비트들(예를 들면, 채널로부터의 소프트 로그-유사도)을 정렬한다. 천공된 비트들을 위한 로그-유사도는 제로로 초기화된다. 반복의 경우에서, 어레이는 순환 어레이로서 다루어지고, 동일 어레이 인덱스 내 중복된 수신 소프트 비트들은 상호 간에 결합된다. 수신 노드는 점진적인 천공 순서에 따라 수신된 어레이의 컬럼들을 재정렬한다. 점진적인 천공 시퀀스가
Figure 112016028494020-pat00030
이면, 결론적(resultant)으로 어레이 내
Figure 112016028494020-pat00031
번째 컬럼은 수신된 어레이 내 제 1 컬럼이다.
본 발명의 실시예에 따르면, 전송 인덱스들에 따른 컬럼 인덱스들은 최적화된 절차에 따른 전체 어레이를 고르게 분배되어 교차되기 위해 필요하지 않다. 추가로, 제 1 전송에 따른 컬럼 인덱스는 최적화된 절차에 따른 제 1 컬럼으로 되는 것을 필요로 하지 않는다.
도 10은 본 발명의 실시예에 따른 재전송과 HARQ 결합을 위해 비트 선택을 하는 장치를 도시한 블록도이다.
도 10을 참조하면, 장치(1000)는 체이스 결합/증가성 중복 결정기(1001), 결합기(1003), 및 송신기(105)를 포함한다.
체이스 결합/증가성 증복 결정기(1001)는 체이스 결합과 증가성 중복 사이를 선택하기 위한 제 1 입력과 최종 폴라 코드의 가장 최근 전송을 수신하기 위한 제 2 입력을 포함한다. 체이스 결합/증가성 증복 결정기(1001)는 최종 폴라 코드의 가장 최근 전송을 출력하기 위한 제 1 출력과 증가성 중복을 실행하기 위한 제 2 출력을 포함한다.
결합기(1003)는 체이스 결합/증가성 중복 결정기(1001)의 제 1 출력에 연결된 제 1 입력과 체이스 결합/증가성 중복 결정기(1001)의 제 2 출력에 연결된 제 2 입력을 포함한다. 결합기(1003)는 전송되는 부가적인 비트들을 수신하기 위한 제 3 입력과 전송되는 부가적인 비트들과 결합되는 최종 폴라 코드의 가장 최근 전송의 비트들의 일부를 출력하는 출력을 포함한다.
송신기(1005)는 체이스 결합/증가성 중복 결정기(1001)의 제 1 출력에 연결되는 제 1 입력과 결합기(1003)의 출력에 연결되는 제 2 입력을 포함한다. 송신기(1005)는 최종 폴라 코드의 가장 최근 전송을 전송하거나, 최종 폴라 코드로부터 전송되어진 추가적인 비트들을 함께 갖는 최종 폴라 코드의 가장 최근 전송의 비트의 일부 또는 아무것도 전송하지 않는 것 중 하나를 위한 출력을 포함한다.
각 전송은 전송 인덱스로 배치될 수 있고, 그것은 T의 다른 전송 인덱스들일 수 있다. 체이스 결합에 대해, 모든 전송들은 동일한 인덱스를 갖는다. 증가성 중복에 대해, 다른 전송들은 다른 전송 인덱스들을 갖는다. 이러한 경우, 전송 인덱스를 갖는 전송은 컬럼을 기준으로 컬럼 단위로 전송된 비트들의 읽기를 시작한다. 다른 전송 인덱스들을 갖는 전송들은 다른 컬럼 인덱스들로부터 출력되는 비트들의 읽기를 시작한다. 전송 인덱스들은 어레이의 컬럼들 사이에 균등하게 분배된다. {1, 2, ..., T}의 전송 인덱스들은
Figure 112016028494020-pat00032
의 컬럼 인덱스들에 해당한다. 전송 레이트가 K/L이면, 전송 인덱스에 의해 특징지어진 인덱스를 갖는 컬럼의 맨 위로부터 시작하는 읽기 및 전송 컬럼 와이즈를 위한 비트들의 수는 L이다. K/Q보다 더 낮은 K/L의 코딩 레이트에서 전송을 필요로 하면, L 비트들은 전송 인덱스 L에 의해 특징지어진 인덱스를 갖는 컬럼으로부터 시작하는 읽기 컬럼 와이즈이다. 어레이의 끝이 모든 L비트들을 읽기 전에 읽혀(예를 들면, 가장 우측 컬럼 내 아래 비트)지면, 레이트 정합기는 순환 컬럼 와이즈 방법 내 읽기를 계속한다. 이는 컬럼-순열된 어레이의 제 1 컬럼(예를 들면, 제 1 컬럼 내 최상위 비트)으로부터 출력 비트들의 나머지의 읽기에 의한 것이다.
Figure 112016028494020-pat00033
이면, 다른 전송 인덱스들을 갖는 전송들은 중복된 비트들을 갖는 반면, 전송들은 상호 배타적인 비트들을 갖는다.
도 11을 참조하면, 본 발명의 실시예에 따른 시스터매틱 천공을 갖는 고차 변조 채널들로 비트 매핑을 통합하는 동안, 비트 인터리브된 코드 변조 상의 폴라리제이션을 최대화하는 방법을 도시한 순서도이다. 컴파운드 폴라 코딩(Compound polar coding)은 비트 인터리브드 코드 변조, 고차 변조 전송, 다중 채널들 상의 전송들의 경우에 사용될 수 있다.
도 11을 참조하면, 1101단계에서, 2q 심볼들을 갖는 고차 q-직교 진폭 변조(q-Quadrature Amplitude Modulation, 이하 'q-QAM'라 칭하기로 함)가 사용된다. q 비트들의 각 그룹은 하나의 심볼 상에 맵된다. 비트 투 심볼 매핑(bit to symbol mapping)에 따르면, 각 2 개의 비트들은 동일한 채널 신뢰성을 가질 수 있다. L 비트들이 전송되면,
Figure 112016028494020-pat00034
은 전송 인덱스에 따른 인덱스를 갖는 컬럼으로부터 시작하며, 비트들로부터의 컬럼들의 개수이다. 비트들은 전체에서 읽기되고 전송된다.
1103단계에서, q-QAM 전송들은 q/2 다른 채널 타입들로 만든다.
1105단계에서, C 컬럼들은 q/2 그룹들로 분류되고, 각 그룹은
Figure 112016028494020-pat00035
의 연속된 컬럼들로 구성되고, "
Figure 112016028494020-pat00036
"는 올림 함수(ceiling function)이다.
1107단계에서, 두 개의 컬럼 와이즈 연속 컬럼 비트들 각각은 각 컬럼 그룹으로부터 각 심볼에 맵된다. 두 개의 연속적인 심볼들은 동일한 채널 타입을 갖는 비트 인덱스들로 맵된다. 하나의 로우에 따른 짧은 길이의 구성 폴라 코드 각각 내 인코드되기 위해, 이러한 구조는 천공된 채널을 포함한 모든 채널 타입들에 허용된다. 이러한 구조는 좋은 성능으로 폴라리제이션과 결과를 유지한다.
본 발명의 실시예에 따르면, 다른 q/2의 컬럼 그룹들을 위한 q/2의 다른 채널 타입들의 매핑은 q/2! 방법으로 수행될 수 있다. 다른 매핑들은 미리 결정된 코딩 레이트에서 테스트되며, 최적의 하나일 수 있다. 그리고, 전송 인덱스(천공된 비트들의 유일한 집합에 따른)는 선택될 수 있다.
본 발명의 실시예에 따르면, 상술한 매핑은 하나의 전송 인덱스로부터 다른 것으로 스위치될 수 있다. 즉, T 전송 인덱스들 각각은 추가된 채널 다이버시티를 위해 다른 비트 매핑에 사용될 수 있다. 이 실시예에 따르면, 도 10의 송신기(1005)의 동작에 기술한 바와 같은 체이스 결합 또는 증가성 증폭 전송 중 하나에 해당할 수 있다.
본 발명의 실시예에 따르면, 모든 q 비트들은 읽기 컬럼 와이즈 이후 또는 천공된 코드 상의 추가된 인터리빙 이후에 연속하여 전송될 수 있다.
본 발명의 실시예에 따르면, 레이트 매칭 어레이는 q-QAM 전송들로서 q/2 채널 타입들을 갖는 다중 채널에 대해 q/2 번 복제될 수 있다. 이러한 경우, 복제된 매칭 어레이 각각으로부터 읽혀진 연속적인 비트들은 다른 채널 타입으로 맵된다.
도 12를 참조하면, 본 발명의 실시예에 따른 시스터매틱 천공을 갖는 고차 변조 채널들로 비트 매핑을 통합하는 동안, 비트 인터리브된 코드 변조 상의 폴라리제이션을 최대화를 위한 장치를 도시한 블록도이다.
도 12를 참조하면, 장치(1200)는 송신기(1201), 컬럼 분류기(1203), 및 컬럼 와이즈 맵퍼(1205)를 포함한다.
송신기(1201)는 2q 심볼들을 갖는 고차 q-QAM이 사용되는 것을 수신하기 위한 입력을 포함한다. q 비트들의 각 그룹은 하나의 심볼 상에 맵되고, 각 두 개의 비트들은 동일한 채널 신뢰성을 갖는다. 송신기(1201)는 q/2의 다른 채널 타입들을 갖는 q-QAM을 만들기 위한 출력을 포함한다. L 비트들이 전송되면,
Figure 112016028494020-pat00037
은 전송 인덱스에 따른 인덱스를 갖는 컬럼으로부터 시작하며, 비트들로부터의 컬럼들의 개수이다. 비트들은 전체에서 읽기되고 전송된다. "
Figure 112016028494020-pat00038
"는 올림 함수(ceiling function)를 나타낸다.
컬럼 분류기(1203)는 송신기(1201)의 출력에 연결되는 입력과 q/2 그룹들 내 분류된 C 컬럼들을 출력하는 출력을 포함한다. 각 그룹은
Figure 112016028494020-pat00039
의 연속된 컬럼들로 구성된다. "
Figure 112016028494020-pat00040
"는 올림 함수(ceiling function)이다.
컬럼 와이즈 맵퍼(1205)는 컬럼 분류기(1203)의 출력에 연결된 입력을 포함한다. 컬럼 와이즈 맵퍼(1205)는 각 컬럼 그룹으로부터 각 심볼로 두 개의 컬럼 아이즈 연속 컬럼 비트들의 각각을 맵하고, 두 개의 연속 심볼들은 동일 채널 타입을 갖는 비트 인덱스들로 맵된다. 하나의 로우에 따른 짧은 길이의 구성 폴라 코드 각각 내 인코드되기 위해, 이러한 구조는 천공된 채널을 포함한 모든 채널 타입들에 허용된다. 이러한 구조는 좋은 성능으로 폴라리제이션과 결과를 유지한다.
도 13은 본 발명의 실시예에 따른 정보 집합을 선택하는 방법을 도시한 순서도이다. 코드들의 구조적 패밀리는 동일 정보 비트들을 나르기 위한 입력 인덱스들의 집합을 갖는 것에 의해 특징지어진다. 동일 정보 비트는 미리 결정된 코드 길이를 갖는 동일한 패밀리 내 다른 레이트들을 갖는 모든 코드들에 교차한다.
도 13을 참조하면, 1301단계에서, 기본 폴라 코드 상의 정보 집합과 점진적인 천공 패턴은 추정된 채널 에러 확률에 따라 선택된다. 채널 에러 확률은 다양한 채널의 신호 대 노이즈 비율(SNRs: Signal to Noise Ratios)로 추정될 수 있다. 코드 내 낮은 SNR의 선택은 패밀리 내 낮은 레이트 코드들에 대한 우수한 성능을 갖는 코드에 대한 결과이다. 높은 SNR들을 갖는 채널에 근거한 점진적인 천공 패턴의 설계는 높은 코드 레이드들을 갖는 패밀리 내 코드들을 선호한다. 선택을 위한 SNR 지점은 중간값의 SNR, 또는 타겟 동작 코드 레이트로서 선택일 수 있다. 정보 집합은 미리 결정된 코드 길이를 갖는 각 패밀리를 위해 선택되어야만 한다. 기본 폴라 코드의 천공 패턴으로부터 획득된 최종 폴라 코드 상에 천공 패턴이 주어지면, 장보 비트 채널들의 집합은 가장 높은 코드 레이트를 갖는 패밀리 내 코드의 비트-채널 확률들의 추정에 의해 발견된다. 정보 비트 채널들은 최소의 에러 확률을 갖기 위해 선택된다.
1303단계에서, 정보 집합은 다음으로 동일한 패밀리 내 모든 다른 폴라 코드들을 위해 고정된다.
본 발명의 실시예에 따르면, 폴라 코드가 다른 채널 타입들을 교차하여 작업되도록 설계되면, 미리 결정된 폴라 코드(예를 들면, 폴라 코드들의 패밀리 내 가장 높은 코드 레이트를 갖는 폴라 코드)의 비트 채널 에러 성능은 모든 다른 채널 타입들에 교차하는 것으로 추정될 수 있다. 각 비트 채널에 대한 에러 확률의 상한은 정보 비트 선택을 위해 사용된다.
본 발명의 실시예에 따르면, 반복 절차는 기본 폴라 코드를 위한 정보 집합과 점진적인 천공 패턴을 공동으로 발견하기 위해 고안된다. 최적의 정보 집합은 다음 천공된 비트를 선택하기 위해 사용되는 각 천공 단계들 이후에 발견된다. 폴라 코드들의 패밀리 내 가장 높은 코드 레이트를 위한 천공 패턴의 발견 이후에, 정보 집합은 그러한 코드에 근거하여 발견된다. 이후, 점진적인 천공 패턴이 가장 높은 코드 레이트에 대한 정보 집합을 고정하는 동안 반복된다. 프로세스는 정보 집합 또는 점진적인 천공 내 변화가 없을 때까지 반복될 수 있다.
본 발명의 실시예에 따르면, 정보 집합은 상술한 반복 절차를 갖는 것과 같은 기본 폴라 코드로부터 선택될 수 있고, 최종 폴라 코드의 정보 집합으로부터 획득을 위해 사용될 수 있고, 최종 폴라 코드는 기본 폴라 코드보다 더 길다.
도 14를 참조하면, 본 발명의 실시예에 따른 정보 집합을 선택하기 위한 장치를 도시한 블록도이다.
도 14를 참조하면, 장치(1400)는 정보 집합/점진적 천공 패턴 선택기(1401)와 패밀리 폴라 코드 설정기(1403)를 포함한다.
정보 집합/점진적 천공 패턴 선택기(1401)는 추정된 채널 에러 확률들에 따른 기본 폴라 코드 상의 정보 집합과 점진적인 천공 패턴을 선택하기 위한 입력을 갖는다. 채널 에러 확률들은 노이즈 비율들(SNR들)에서 추정될 수 있다. 또한, 정보 집합/점진적 천공 패턴 선택기(1401)는 선택된 정보 집합과 점진적인 천공 패턴을 출력하는 출력을 갖는다.
패밀리 폴라 코드 설정기(1403)는 정보 집합/점진적 천공 패턴 선택기(1401)의 출력에 연결된 입력을 포함하고, 패밀리 폴라 코드 설정기(1403)는 동일한 패밀리 내 모든 다른 폴라 코드에 대해 고정된 정보 집합을 출력하기 위한 출력을 포함한다.
본 발명의 특정 실시에들이 본 발명의 상세한 설명에 기술되더라도, 본 발명은 본 발명의 범위를 벗어나지 않도록 다양한 형태로 수정될 수 있다. 따라서, 본 발명의 범위는 기술된 실시예들로만 결정되는 것이 아니며, 첨부된 청구항들과 그것의 균등물들에 근거하여 결정될 수 있다.
200, 400, 600, 800, 1000, 1200, 1400: 장치
201: 기본 폴라 코드 생성기 203: m-비트 천공 패턴 생성기
401: 카운터 403: 비교기
405: 설계 기준 테스터 407: 비트 선택기
601: 기본 폴라 코드 생성기 603: m-비트 천공 패턴 생성기
605: 기본 폴라 코드 천공기 607: 최종 폴라 코드 생성기
801: 2n x 2t 어레이 생성기 803: 송신기
805, 807: 안테나들 809: 수신기
811: 2n x 2t 초기화 어레이 생성기
1001: 체이스 결합/증가성 중복 결정기
1003: 결합기 1005: 송신기
1201: 수신기 1203: 컬럼 분류기
1205: 컬럼-와이즈 맵퍼
1401: 정보 집합/ 점진적 천공 패턴 선택기
1403: 패미리 폴라 코드 설정기

Claims (20)

  1. 하이브리드 자동 반복 요구(HARQ) 레이트-대립 폴라 코드들을 구성하는 방법에 있어서,
    단말에서, 2n(n은 정수)길이의 기본 폴라 코드를 구성하는 단계; 및
    상기 기본 폴라 코드 내의 천공을 위해, 미리 결정된 설계 기준(design criterion)을 최대 (22n + 2n)/2 - 1번 검사하여 2n 보다 작은 m(m은 정수) 비트의 시퀀스를 결정하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 시퀀스를 결정하는 단계는
    상기 단말에서, 카운터 i를 2n으로 설정(i=2n)하는 단계;
    상기 미리 결정된 설계 기준을 i번 검사하는 단계;
    천공을 위한 하나의 비트를 선택하는 단계;
    i를 감소시키는 단계;
    i가 2n-m과 동일하지 않으면, 상기 미리 결정된 설계 기준을 i번 검사하는 단계로 진행하는 단계; 및
    i가 2n-m과 동일하면, 종료하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 단말에서, 천공 시퀀스를 위한 상기 기본 폴라 코드를 검색하는 단계;
    상기 천공 시퀀스에 따른 상기 기본 폴라 코드를 천공하는 단계; 및
    2t번 천공된 기본 폴라 코드 내 2n 비트들 각각의 인코딩에 의해 2n+t의 비트 길이를 갖는 최종 폴라 코드를 구성하는 단계를 더 포함하는 방법.
  4. 제 3 항에 있어서,
    상기 단말에서, 2n 컬럼들과 2t 로우들의 어레이 내 상기 최종 폴라 코드의 비트들을 저장하는 단계;
    상기 천공 시퀀스에 따른 상기 어레이의 컬럼들을 정렬하는 단계;
    컬럼을 기준으로 컬럼 단위로 상기 최종 폴라 코드의 비트들을 읽는 단계;
    상기 최종 폴라 코드의 읽기 비트들을 상기 단말에 의해 전송하는 단계;
    상기 최종 폴라 코드의 읽기 비트들을 수신기에 의해 수신하는 단계;
    상기 수신기에 의해 제로들로 상기 어레이를 초기화하는 단계;
    상기 컬럼을 기준으로 컬럼 단위로, 상기 초기화된 어레이 내 상기 최종 폴라 코드의 읽기 비트들을 저장하는 단계;
    동일 어레이 인덱스에서 상기 최종 폴라 코드의 읽기 비트들을 결합하는 단계; 및
    천공 패턴에 따라 상기 수신된 어레이의 컬럼들을 정렬하는 단계를 더 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 단말에서, 재전송을 위해 사용되는 체이스 결합(Chase combining) 또는 증가성 중복(incremental redundancy)을 결정하는 단계;
    상기 재전송을 위해 상기 체이스 결합이 사용되면, 최초 전송된 최종 폴라 코드의 비트들을 상기 단말에 의해 재전송하는 단계;
    상기 재전송을 위해 증가성 중복이 사용되면, 적어도 하나의 추가 비트를 상기 단말에 의해 전송하는 단계;
    상기 재전송된 비트들을 수신기에 의해 수신하는 단계;
    상기 수신기에 의해 어레이를 제로들로 초기화하는 단계;
    컬럼을 기준으로 컬럼 단위로 상기 초기화된 어레이 내 재전송된 비트들을 저장하고, 전송 인덱스에 해당하는 컬럼 인덱스에서 시작하는 단계;
    동일 전송을 갖거나 다른 전송들에 교차하는 어레이 내 동일 인덱스에서 수신된 비트들을 결합하는 단계; 및
    천공 시퀀스에 따라 상기 비트들이 결합된 어레이의 컬럼들을 정렬하는 단계를 더 포함하는 방법.
  6. 제 1 항에 있어서,
    q 비트들을 하나의 심볼에 매핑하고, 2q 심볼들을 갖는 q-직교 진폭 변조(Quadrature Amplitude Modulation)(q-QAM)를, 상기 단말에 의해 사용하는 단계;
    q/2의 다른 채널 타입들을 갖는 q-QAM 전송들을 상기 단말에 의해 전송하는 단계;
    전송된 비트들의 C 컬럼들을 상기 단말에 의해 q/2 그룹들로 분류하고, 각 그룹은
    Figure 112023018623661-pat00041
    컬럼들을 포함하는 단계; 및
    각 컬럼 그룹으로부터 각 심볼로 두 개의 컬럼-와이즈 연속 컬럼 비트들을 상기 단말에 의해 매핑하고, 상기 두 개의 연속 심볼들은 동일 채널 타입의 비트-인덱스들에 맵되는 단계를 더 포함하는 방법.
  7. 제 1 항에 있어서,
    추정된 채널 에러 확률들에 따라 상기 기본 폴라 코드의 정보 집합과 천공 패턴을 상기 단말에 의해 선택하는 단계; 및
    폴라 코드들의 패밀리 내 각 폴라 코드를 위한 정보 집합을 선택하는 단계를 더 포함하는 방법.
  8. 하이브리드 자동 반복 요구(HARQ) 레이트-대립 폴라 코드들을 구성하는 장치에 있어서,
    n(n은 정수) 값을 수신하기 위한 입력과, 기본 폴라 코드를 포함하는 출력을 포함하는 기본 폴라 코드 생성기; 및
    상기 기본 폴라 코드 생성기의 상기 출력에 연결된 제 1 입력과 설계 기준(design criterion)을 수신하기 위한 제 2 입력, 및 상기 기본 폴라 코드 내의 천공을 위해, 2n 보다 작은 m(m은 정수) 비트의 시퀀스를 포함하는 출력을 포함하는 m-비트 천공 패턴 생성기를 포함하는 장치.
  9. 제 8 항에 있어서,
    n 값을 수신하기 위한 제 1 입력, 감소 신호를 수신하기 위한 제 2 입력, 및 출력을 포함하는 카운터;
    상기 카운터의 상기 출력에 연결된 제 1 입력, 기준 값을 수신하기 위한 제 2 입력, 및 출력을 포함하는 비교기; 및
    상기 비교기의 상기 출력에 연결되는 제 1 입력, 상기 설계 기준을 수신하기 위한 제 2 입력, 상기 카운터의 상기 제 2 입력에 연결된 제 1 출력, 및 제 2 출력을 포함하는 설계 기준 테스터를 더 포함하는 장치.
  10. 제 8 항에 있어서,
    상기 기본 폴라 코드 생성기의 상기 출력에 연결된 제 1 입력, m-비트 천공 패턴 생성기의 출력에 연결된 제 2 입력, 및 출력을 포함하는 기본 폴라 코드 천공기; 및
    상기 기본 폴라 코드 생성기의 상기 출력에 연결되거나 읽는 제 1 입력, t 값을 수신하기 위한 제 2 입력, 및 출력을 포함하는 최종 폴라 코드 생성기를 더 포함하는 장치.
  11. 제 10 항에 있어서,
    상기 최종 폴라 코드 생성기의 상기 출력에 연결된 입력, 및 출력을 포함하는 2n X 2t 어레이 생성기;
    2n X 2t 어레이 생성기의 출력에 연결된 입력, 및 제 1 안테나에 연결된 출력을 포함하는 송신기;
    제 2 안테나에 연결된 입력, 및 출력을 포함하는 수신기; 및
    상기 수신기의 상기 출력에 연결된 입력, 및 출력을 포함하는 2n X 2t 초기화 어레이 생성기를 더 포함하는 장치.
  12. 제 10 항에 있어서,
    체이스 결합과 증가성 중복 사이에 선택을 위한 제 1 입력, 초기 전송을 수신하기 위한 제 2 입력, 상기 초기 전송을 출력하는 제 1 출력, 및 인에이블 신호를 출력하는 제 2 출력을 포함하는 체이스 결합/증가성 중복 결정기;
    상기 체이스 결합/증가성 중복 결정기의 상기 제 1 출력에 연결되는 제 1 입력, 상기 체이스 결합/증가성 중복 결정기의 상기 제 2 출력에 연결되는 제 2 입력, 적어도 하나의 추가 비트를 수신하기 위한 제 3 입력, 및 출력을 포함하는 결합기; 및
    상기 체이스 결합/증가성 중복 결정기의 상기 제 1 출력에 연결되는 제 1 입력, 상기 결합기의 상기 출력에 연결되는 제 2 입력, 및 출력을 포함하는 송신기를 포함하는 장치.
  13. 제 11 항에 있어서,
    상기 송신기는 q 비트들을 하나의 심볼에 매핑하고, 2q 심볼들을 갖는 q-직교 진폭 변조(q-QAM)를 사용하고, q/2의 다른 채널 타입들을 갖는 q-QAM 전송들을 전송하고,
    상기 q-QAM 전송들을 수신하기 위한 입력, q/2 그룹들 내 분류된 C 컬럼들의 출력들인 출력을 포함하고, 각 그룹은 올림 함수(C/(q/2)) 컬럼을 구성하는 컬럼 분류기; 및
    상기 컬럼 분류기의 출력에 연결된 입력과 각 컬럼 그룹으로부터 각 심볼에 맵된 두 개의 컬럼 와이즈 연속 컬럼 비트들인 출력을 포함하고, 두 개의 연속 심볼들은 동일 채널 타입의 비트 인덱스들로 맵되는 컬럼 와이즈 맵퍼를 더 포함하는 장치.
  14. 제 8 항에 있어서,
    정보 집합과 천공 패턴을 선택하기 위한 입력을 포함하고, 출력을 갖는 정보 집합/천공 패턴 선택기; 및
    상기 정보 집합/천공 패턴 선택기의 상기 출력에 연결된 입력과 패밀리 내 모든 폴라 코드들을 위해 선택된 상기 정보 집합 및 상기 천공 패턴을 출력하는 출력을 포함하는 패밀리 폴라 코드 설정기를 더 포함하는 장치.
  15. 하이브리드 자동 반복 요구(HARQ) 레이트-대립 폴라 코드들을 구성하는 칩셋에 있어서,
    2n(n은 정수) 길이의 기본 폴라 코드를 구성하고, 상기 기본 폴라 코드 내의 천공을 위해, 미리 결정된 설계 기준을 최대 (22n + 2n)/2 - 1번 검사하여 2n보다 작은 m(m은 정수) 비트의 시퀀스를 결정하는 칩셋.
  16. 제 15 항에 있어서,
    상기 칩셋은 카운터 i를 2n으로 설정(i=2n)하고,
    상기 미리 결정된 설계 기준을 i번 검사하고,
    천공을 위한 하나의 비트를 선택하고,
    i를 감소시키고,
    i가 2n-m과 동일하지 않으면, 상기 미리 결정된 설계 기준을 i번 검사하는 동작을 되돌려 수행하고,
    i가 2n-m과 동일하면, 종료하는 칩셋.
  17. 제 15 항에 있어서,
    상기 칩셋은 천공 시퀀스를 위한 상기 기본 폴라 코드를 검색하고,
    상기 천공 시퀀스에 따른 상기 기본 폴라 코드를 천공하고,
    2t번 천공된 기본 폴라 코드 내 2n 비트들 각각의 인코딩에 의해 2n+t 비트 길이의 최종 폴라 코드를 구성하는 칩셋.
  18. 제 17 항에 있어서,
    상기 칩셋은 2n 컬럼들과 2t 로우들의 어레이 내 상기 최종 폴라 코드의 비트들을 저장하고,
    상기 천공 시퀀스에 따른 어레이의 컬럼들을 정렬하고,
    컬럼을 기준으로 컬럼 단위로 상기 최종 폴라 코드의 비트들을 읽고,
    상기 최종 폴라 코드의 읽기 비트들을 전송하고,
    상기 최종 폴라 코드의 읽기 비트들을 수신하고,
    제로들로 상기 어레이를 초기화하고,
    컬럼 별로, 상기 초기화된 어레이 내 상기 최종 폴라 코드의 읽기 비트들을 저장하고,
    동일 어레이 인덱스에서 상기 최종 폴라 코드의 읽기 비트들을 결합하고,
    천공 패턴에 따라 상기 수신된 어레이의 컬럼들을 정렬하는 칩셋.
  19. 제 15 항에 있어서,
    상기 칩셋은 재전송을 위해 사용되는 체이스 결합(Chase combining) 또는 증가성 중복(incremental redundancy)을 결정하고,
    상기 재전송을 위해 상기 체이스 결합이 사용되면, 최초 전송된 최종 폴라 코드의 비트들을 재전송하고,
    상기 재전송을 위해 증가성 중복이 사용되면, 적어도 하나의 추가 비트를 전송하고,
    상기 재전송된 비트들을 수신하고,
    제로들로 어레이를 초기화하고,
    컬럼을 기준으로 컬럼 단위로 상기 초기화된 어레이 내 재전송된 비트들을 저장하고, 전송 인덱스에 해당하는 컬럼 인덱스에서 시작하고,
    동일 전송을 갖거나 다른 전송들에 교차하는 어레이 내 동일 인덱스에서 수신된 비트들을 결합하고,
    천공 시퀀스에 따라 상기 비트들이 결합된 어레이의 컬럼들을 정렬하는 칩셋.
  20. 제 15 항에 있어서,
    상기 칩셋은 추정된 채널 에러 확률들에 따라 상기 기본 폴라 코드의 정보 집합과 천공 패턴을 선택하고,
    폴라 코드들의 패밀리 내 각 폴라 코드를 위한 정보 집합을 선택하는 칩셋.
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