KR102562157B1 - 코발트 전착 공정 - Google Patents

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Abstract

본 발명은 코발트 배선의 제작을 위한 공정 및 이를 구현할 수 있는 전해질에 관한 것이다. pH 4.0 미만의 전해질은 코발트 이온, 염화물 이온 및 최대 2 개의 저 분자량 유기 첨가제를 포함한다. 이들 첨가제 중 하나는 알파-히드록시 카르복실산 또는 1.8 내지 3.5 범위의 pKa 값을 갖는 화합물일 수 있다.

Description

코발트 전착 공정
본 발명은 전도성 표면 상의 코발트 전착에 관한 것이다. 보다 구체적으로, 집적 회로에서 전기 배선(interconnection)을 제작하는 데 사용될 수 있는 코발트 전착 공정에 관한 것이다.
반도체 장치는 표면을 따라 구동하는 트렌치(trench) 및 다양한 수준의 집적을 연결하는 비아(via)와 같은 전도성 금속 배선을 포함한다. 배선의 제작은 유전체 재료에서 구조물을 에칭한 다음, 전도성 금속으로 충전하는 후속 단계에서 전도성을 개선시키기 위해 구조물의 전체 표면에 걸쳐 금속성 시드 층을 증착하는 것을 포함하며, 충전 단계는 보통 전기화학적으로 수행된다.
배선을 코발트로 충전하기 위한 통상적인 공정은 코발트 염을 함유하는 전해질 및 상향식 충전이라 지칭되는 충전을 수득하기 위한 보완 기능을 갖는 억제제 및 가속화제를 포함한 수많은 유기 첨가제를 사용한다. 이들 첨가제의 조합은 일반적으로 우수한 품질의 코발트 덩어리를, 보다 특히 재료 보이드(void) 없이 수득하기 위해 필요하다. 억제제는 코발트 표면 위에 흡착되거나 또는 코발트 이온으로 착화함으로써, 캐비티(cavity)의 개구 및 캐비티를 둘러싸는 기판의 평평한 표면 상의 코발트 증착을 제어한다. 따라서 이 화합물은 캐비티 내부로 확산될 수 없는 중합체 또는 코발트-이온-착화제와 같은 고분자량 분자일 수 있다. 가속화제는 그 자체가 캐비티의 바닥으로 확산되며 그의 존재는 매우 깊은 캐비티에서 더 필요하다. 이는 캐비티의 바닥 및 또한 벽에서 코발트의 증착 속도를 증가시킬 수 있게 한다. 상향식 메커니즘에 의한 충전 방법은 코발트 증착물이 중공 패턴의 바닥 및 벽에서 동일한 속도로 늘어나는 "등각"이라고 불리는 충전 방법과는 대조적이다.
이들 전착 배스(bath) 및 그의 사용은 궁극적으로 제작된 전자 장치의 올바른 작동을 제한하고 제작 비용이 너무 비싸다는 여러 단점을 가지고 있다. 실제로 이들은 코발트에서 충전 홀(hole) 형성을 제한하는 데 필요한 유기 첨가제로 오염된 코발트 배선을 생성한다. 더욱이, 이들 화학물질로 수득된 충전 속도는 너무 느리고 산업 규모 생산과 호환되지 않는다.
따라서 성능이 개선된, 즉, 불순물 함량이 극도로 감소되고, 형성 속도가 장치를 비용-효율적으로 제작하기에 충분히 높고, 우수한 전도성을 보장하기 위해 재료 보이드가 없는 코발트 증착물을 생성하는 전해질 배스를 제공하려는 필요성이 남아있다.
본 발명자들은 알파-히드록시 카르복실산 계열이 이 목적을 달성할 수 있게 한다는 것을 발견하였다.
이들 첨가제는 "상향식" 또는 "초등각" 충전 공정으로 알려져 있다. 이들 공정에서, 배스는 캐비티의 바닥에서 증착을 가속화하고 기판의 평평한 구역 및 캐비티의 벽 상의 증착을 늦추기 위한 여러 첨가제를 함유하여야 한다. 이러한 시스템은 충전 동안 캐비티 개구의 조기 폐쇄에 의해 캐비티 내부의 코발트 증착물에서 보이드의 형성을 방지할 수 있게 한다.
그러나, 가속화제는 또한 알파-히드록시 카르복실산으로부터 유도된 레벨러(leveller)를 매우 자주 사용하여 그 효과를 상쇄시키고/줄이고, 표면에서 과량의 코발트 증착을 감소시키고, 후속 연마 단계를 너무 오래 피하도록 캐비티 외부 기판의 평평한 표면 상에서도 작용한다. 따라서 알파-히드록시 카르복실산은 트렌치 및/또는 비아가 거의 완전히 충전되었을 때 전착 공정의 종료 시 효과를 생성한다.
등각 코발트 전착 공정에서 알파-히드록시 카르복실산을 사용하여 pH 4 미만의 값에서 코발트를 증착시킬 가능성은 결코 제안되지 않았으며, 이는 본 발명의 결과를 더욱더 놀랍게 만든다.
따라서, 본 발명은 코발트 II 이온, 염화물 이온, 및 최대 2 개의 비-중합체 유기 첨가제, 예를 들어 단지 하나의 알파-히드록시 카르복실산 또는 2 개의 알파-히드록시 카르복실산을 함유하는 pH 2.0 내지 4.0의 수용액 형태의 코발트 전착용 전해질에 관한 것이다.
용어 "중합체"는 화학식에서 적어도 2 개의 반복 단위를 포함하는 화합물을 의미하는 것으로 의도된다.
본 발명은 또한 전술한 전해질을 사용하는 등각 증착 메커니즘에 의해 캐비티를 코발트로 충전하는 공정에 관한 것이다.
본 발명의 전해질 및 공정은 고순도의 연속 코발트 증착물을 산업 적용과 호환가능한 생산 시간에 수득할 수 있게 하며, 선행 기술의 시간과 비교하여 줄일 수 있다. 이는 코발트의 전도성 라인을 생성하는 데 사용되는 공정이 다음과 같은 2 개의 별도의 코발트 전착 단계를 시행하기 때문이다: 캐비티를 충전하기 위해 코발트 이온을 포함하는 제1 전해질을 사용하는 제1 전착 단계, 및 기판의 표면 전체에 걸쳐 "과부하" 층을 증착시키기 위해 코발트 이온을 포함하는 제2 전해질을 사용하는 제2 전착 단계. 더욱이, 기판은 제2 단계를 수행하기 전에 제1 전착 단계의 종료 시 헹구고 건조되어야 한다. 본 발명의 공정은 유리하게는 단일 전착 단계에서 캐비티의 충전 및 과부하 층의 증착을 수행할 수 있게 한다.
더욱이, 본 발명의 맥락에서 생성된 코발트 증착물은 매우 고순도라는 이점을 갖는다.
코발트 배선을 생성하기 위한 선행 기술 공정은 매우 낮은 전류 밀도를 적용함으로써 예를 들어, pH 9 초과의 알칼리성 전해질, 및 또한 코발트-특이적 억제제 화합물을 사용하여, 트렌치 내부의 pH가 충전 단계 내내 4 초과로 유지되도록 하며, 이는 수득된 코발트 증착물에서 코발트 히드록사이드의 실질적인 형성으로 이어지며, 코발트 히드록사이드는 코발트 배선의 전도성을 감소시키고 집적 회로의 성능을 감소시킨다.
본 발명의 전해질을 사용하여 수행될 수 있는 전착 공정은 등각 충전 모드를 따르며, 선행 기술의 상향식 충전 공정에서 다량으로 사용되고 오염을 생성하는 유기 첨가제가 필요하지 않도록 한다.
이어서, pH 4.0 미만의 범위에서 작업하는 것은 코발트 히드록사이드의 형성을 제한하는 이점이 있으며, 붕산과 같은 완충 화합물을 생략할 수 있게 하지만, 이는 알칼리성 전해질을 사용하는 공정의 분극 단계 동안 pH 값을 안정화하는데 필요한 것으로 선행 기술에 기재되어 있다. 그러나, 이 기능을 수행하는데 매우 흔히 사용되는 붕산은 코발트 증착물을 오염시키는 붕소 유도체로 분해된다. 전착 동안 전해질의 pH를 안정화시키기 위해서 전해질의 완충 화합물 농도는 높아야 하므로 오염이 더욱더 중요하다.
따라서 본 발명의 전해질 및 공정은 완충 물질과 같은 유기 분자의 농도, 및 전착 동안 코발트 히드록사이드의 형성을 제한함으로써 코발트 증착물의 오염을 상당히 제한할 수 있게 한다.
본 발명의 전해질은 또한 보이드를 함유하지 않는 코발트 라인 또는 비아를 생성하는 이점을 갖는다.
더욱이, 본 발명의 전해질 및 공정은 매우 낮은 불순물 함량, 바람직하게는 1000 ppm 미만의 원자를 갖는 동시에 더 빠른 증착 속도로 형성되는 코발트 배선을 수득할 수 있게 한다.
정의
용어 "전해질"은 전착 공정에 사용되는 금속 코팅의 전구체를 함유하는 액체를 의미하는 것으로 의도된다.
용어 "연속 충전"은 보이드가 없는 코발트 덩어리를 의미하는 것으로 의도된다. 선행 기술에서, 재료의 홀 또는 보이드는 패턴 벽 및 코발트 증착물 사이의 코발트 증착물("측벽 보이드")에서 관찰될 수 있다. 패턴 벽으로부터 동일한 거리에 위치한 보이드는 또한 홀 또는 라인("심(seam)") 형태로 관찰될 수 있다. 이들 보이드는 증착물의 단면을 가로질러 투과 또는 주사 전자 현미경에 의해 관찰되고 정량화될 수 있다. 본 발명의 연속 증착물은 바람직하게는 10 부피% 미만, 바람직하게는 5 부피% 이하의 평균 공극률을 갖는다. 충전될 구조물 내부의 공극률의 측정은 50 000 내지 350 000 배율로 전자 현미경에 의해 수행될 수 있다.
캐비티의 "평균 직경" 또는 "평균 폭"이라는 용어는 충전될 캐비티의 개구부에서 측정된 평균 치수를 의미하는 것으로 의도된다. 캐비티는 예를 들어 테이퍼형 채널 또는 실린더 형태이다.
용어 "등각 충전"은 코발트 증착물이 중공 패턴의 바닥 및 벽에서 동일한 속도로 늘어하는 충전 모드를 의미하는 것으로 의도된다. 이 충전 모드는 코발트의 증착 속도가 캐비티의 바닥에서 더 빠른 하부에서 상부로("상향식"이라 불림) 충전하는 것과는 대조적이다.
용어 "완충 물질" 또는 "완충 화합물"은 코발트 이온 및 염화물 이온을 포함하고 pH가 2.0 내지 4.0 범위인 전해질의 조성물 일부인 화합물을 의미하는 것으로 의도된다. 이 화합물은 전착 공정의 전기 단계 동안 코발트 금속으로 피복될 기판의 전도성 표면과 접촉한 후, 전해질의 pH를 ± 0.3 이내 및 바람직하게는 ± 0.2 이내로 안정화시키기에 충분한 양으로 사용된다. 따라서, 화합물은 주어진 전해질 내의 주어진 농도의 완충 물질일 수 있고 그 농도가 전기 단계 동안 전해질의 pH 변경을 피하는 데 충분하지 않다면 더이상 동일한 전해질 내의 완충 물질이 아니다. "완충 효과를 발휘하기에 충분한 양의 물질"이라는 표현이 또한 사용될 수 있다.
도 1 및 2는 본 발명의 공정(실시예 1 및 2)에 따라 충전된 캐비티의 투과 전자 현미경 이미지이다.
도 3은 선행 기술의 전착 공정(비교예 3)에 따라 충전된 캐비티의 주사 전자 현미경 이미지이다.
제1 구현예에 따르면, 본 발명은 수용액 중에, 코발트 II 이온, 염화물 이온, pH 1.8 내지 4.0, 예를 들어 2.0 내지 4.0을 수득하기에 충분한 양의 산, 및 적어도 하나는 바람직하게는 황을 포함하지 않는 알파-히드록시 카르복실산으로부터 선택된 최대 2 개의 유기 첨가제, 바람직하게는 단지 하나 또는 최대 2 개의 유기 첨가제를 포함하는 코발트 전착용 전해질에 관한 것이다.
특히, 본 발명은 전해질이 1 내지 5 g/l의 코발트 II 이온, 1 내지 10 g/l의 염화물 이온, pH 1.8 내지 4.0, 예를 들어 2.0 내지 4.0을 수득하기에 충분한 양의 산, 및 최대 2 개의 유기 첨가제를 포함하는 수용액이며, 상기 유기 첨가제는 중합체가 아니고 바람직하게는 이들 중 적어도 하나, 또는 심지어 둘 다는 황을 포함하지 않고, 바람직하게는 알파-히드록시 카르복실산인 것을 특징으로 하는, 코발트 전착용 전해질에 관한 것이다.
전해질은 바람직하게는 황을 포함하지 않는 알파-히드록시 카르복실산일 수 있는 최대 하나의 유기 첨가제를 포함한다.
유기 첨가제(들)는 바람직하게는 250 g/mol 미만, 바람직하게는 200 g/mol 미만, 및 50 g/mol 초과, 보다 바람직하게는 100 g/mol 초과의 분자량을 갖는다.
첨가제의 농도 또는 2 개의 첨가제 농도의 합은 바람직하게는 5 내지 200 mg/l이다. 이 구현예에서, 첨가제는 각각 황을 포함하지 않는 알파-히드록시 카르복실산일 수 있다.
코발트 II 이온의 중량 농도는 1 g/l 내지 5 g/l, 예를 들어 2 g/l 내지 3 g/l 범위일 수 있다. 염화물 이온의 중량 농도는 1 g/l 내지 10 g/l 범위일 수 있다.
매우 산성 pH에서 상대적으로 높은 코발트 이온 농도는 코발트 이온 측면에서 덜 농축된 염기성 또는 약간 산성 pH의 선행 기술 전해질 배스와 비교하여 여러 이점을 가지고 있다.
실제로, 본 발명자들은 선행 기술에 교시된 것과는 반대로, 코발트 증착물의 부식을 제한하기 위해 pH 4 초과에서 작업할 필요가 없다는 것을 발견하였다. 코발트 이온의 농도를 증가시키고 pH 값을 감소시키면, 임의의 이론에 구애받지 않고, 수용액에 존재하는 코발트 이온의 농도를 실질적으로 증가시킴으로써 코발트 금속의 증착물을 안정화시키는 것이 가능할 것이다. 따라서 본 발명자들은 선행 기술보다 더 빠른 증착 속도, 및 또한 증착물 내의 큰 크기, 전형적으로 100 nm 초과의 코발트 입자를 관찰하였다.
염화물 이온은 물 중에 코발트 클로라이드, 또는 코발트 클로라이드 6수화물과 같은 이의 수화물을 용해시켜 제공될 수 있다.
조성물은 바람직하게는 코발트 술페이트 또는 이의 수화물과 같은 코발트 염을 용해시켜 수득되지 않는데, 이는 피하는 것이 바람직한 코발트 증착물의 황을 함유하는 오염을 생성하기 때문이다.
유기 첨가제(들)는 바람직하게는 황을 포함하지 않고, 바람직하게는 시트르산, 타르타르산, 글리콜산, 락트산, 말산, 만델산, 말레산, 옥살산 및 2-히드록시부티르산 화합물과 같은 알파-히드록시 카르복실산으로부터 선택된다.
추가적인 유기 화합물은 상향식 충전 효과를 야기하지 않는 한 임의의 성질을 가질 수 있다. 화합물은 가속화제, 억제제, 성장 촉진제 또는 레벨러의 기능과 같은 다양한 기능을 가질 수 있지만, 본 발명의 전해질은 유리하게는 이 기능이 없다. 예를 들어, 본 발명의 전해질은 억제 중합체, 특히 폴리에틸렌 글리콜, 폴리비닐피롤리돈 또는 폴리에틸렌이민과 같은 중합체가 없다.
히드록실화 카르복실레이트는 예를 들어 타르트레이트이고, 전해질은 바람직하게는 최대 하나의 유기 첨가제를 포함한다.
본 발명의 전해질에서, 바람직하게는 분극 전에 및 분극 동안, 코발트 II 이온은 유리하게는 유리 형태, 즉 유기 첨가제(들)와 착화되지 않으며, 이러한 유기 첨가제는 예를 들어 알파-히드록시 카르복실산, 글리신 또는 에틸렌디아민일 것이다.
상당한 양의 코발트와 유기 분자의 복합체를 갖지 않는 것은 다음과 같은 많은 이점을 가지고 있다: 배스에서 유기 분자의 농도가 매우 낮을 수 있으므로 코발트 금속 증착물의 유기 오염을 감소시킬 수 있으며; 또한 구조물에서 코발트의 증착 내내 용액을 불안정하게 만들 수 있는 pH에서 임의의 제어되지 않은 변경을 피할 수 있게 한다. 더욱이, 코발트 이온은 복합체에 의해 안정화되지 않고 보다 용이하게 줄일 수 있어서 코발트의 증착 속도가 더 빨라지게 한다. 최종적으로, 매우 고농도의 코발트 이온은 캐비티의 전도성 표면의 표면을 부식으로부터 보호한다. 이 효과는 기판이 매우 작은 두께의 코발트 층(시드 층)으로 피복될 때 결정된다.
유기 첨가제 또는 2 개의 유기 첨가제가 알파-히드록시 카르복실산이고 전해질의 pH가 4.0 미만일 때, 첨가제는 코발트 이온으로 착화되지 않는다.
본 발명의 공정의 맥락에서 충전될 캐비티에서, 평평한 부분 및 평평한 부분 상의 여러 중공 사이에 구별이 이루어질 수 있다. 선행 기술에서 추구되는 목적 중 하나는 패턴의 중공으로 침투하지 않으면서, 기판의 평평한 표면 위에 특이적으로 흡착되는 억제제를 사용하여 평평한 부분 상의 코발트 증착을 늦추는 것이다. 이들은 본 설명에서 표면 억제제로 지칭될 것이다.
본 발명의 전해질은 유리하게는 하기 특성 중 하나를 단독으로 또는 조합하여 포함한다:
- 패턴의 바닥에서 코발트 증가를 위한 가속화제를 포함하지 않는다,
- 전해질은 전착 동안 이 부위에서 증착된 코발트 위에 특이적으로 흡착됨으로써, 캐비티의 개구부에서 기판의 평평한 부분 상의 코발트 증가를 늦출 수 있는 유기 억제 분자를 함유하지 않는다,
- 중합체를 포함하지 않는다,
- 황을 포함하는 화합물을 포함하지 않는다,
- 알칼리성 매질에 유용한, 예를 들어 붕산과 같은 완충 화합물을 포함하지 않는다,
- 상향식 충전 메커니즘을 야기하는 첨가제의 조합, 특히 억제제 및 가속화제의 조합, 또는 억제제, 가속화제 및 레벨러의 조합을 포함하지 않는다.
표면 억제제 중에서, 다음 화합물이 언급될 수 있다: 카르복시메틸셀룰로스, 노닐페놀폴리글리콜 에테르, 폴리에틸렌 글리콜 디메틸 에테르, 옥탄디올 비스(폴리알킬렌 글리콜 에테르), 옥탄올 폴리알킬렌 글리콜 에테르, 올레산의 폴리글리콜산 에스테르, 폴리(에틸렌 글리콜-프로필렌 글리콜), 폴리에틸렌 글리콜, 폴리에틸렌이민, 폴리에틸렌 글리콜 디메틸 에테르, 폴리옥시프로필렌 글리콜, 폴리프로필렌 글리콜, 폴리비닐 알코올, 스테아르산의 폴리글리콜산 에스테르, 스테아릴 알코올의 폴리글리콜산 에테르, 부틸 알코올/에틸렌 옥사이드/프로필렌 옥사이드 공중합체, 2-메르캅토-5-벤즈이미다졸술폰산, 2-메르캅토벤즈이미다졸.
가속화제는 일반적으로 황 원자를 포함하는 화합물, 예를 들어 N,N-디메틸디티오카르밤산의 (3-술포프로필), 3-메르캅토프로필술폰산의 (3-술포프로필) 에스테르, 3-술파닐-1-프로판 술포네이트, 디티오카르본산 o-에틸 에스테르 s-에스테르의 에스테르와 3-메르캅토-1-프로판술폰산의 칼륨 염, 비스-술포프로필 디술파이드, 3-(벤조티아졸릴-s-티오)프로필술폰산의 나트륨 염, 피리디늄 프로필술포베타인, 1-나트륨-3-메르캅토프로판-1-술포네이트, N,N-디메틸-디티오카르밤산의 (3-술포에틸) 에스테르, 3-메르캅토에틸프로필술폰산의 (3-술포에틸) 에스테르, 3-메르캅토에틸술폰산의 나트륨 염, 피리디늄 에틸술포베타인 또는 티오우레아이다.
제1 구현예에서, 전해질의 pH는 바람직하게는 2.0 내지 4.0이다. 일 특정 구현예에서, pH는 2.0 내지 3.5, 또는 2.0 내지 2.4, 또는 2.5 내지 3.5, 또는 다르게는 2.8 내지 3.2이다.
조성물의 pH는 임의적으로 당업자에게 알려진 염기 또는 산으로 조정될 수 있다. 사용되는 산은 염산일 수 있다.
본 발명의 일 바람직한 구현예에서, 전해질은 전착 공정의 분극 단계 동안 전해질의 pH 변경을 방지할 수 있는 500 ppm 미만의 완충 화합물(적어도 1 pKa를 가짐)을 포함한다. 전해질 내 완충 화합물의 농도는 바람직하게는 400 ppm, 300 ppm 또는 심지어 250 ppm 미만이다. 전기 단계 동안, 전해질의 pH는 필요에 따라 예를 들어 염산과 같은 산의 단리된 첨가로 재조정될 수 있다.
그러나, 본 발명의 일 바람직한 구현예에서, 전해질은 상당한 양의 완충 물질을 함유하지 않는다.
용매의 성질에 대한 원칙의 제한은 없지만(용액의 활성 종을 충분히 용해시키고 전착을 방해하지 않는 한), 바람직하게는 물일 것이다. 일 구현예에 따르면, 용매는 주로 부피 기준으로 물을 포함한다.
제2 구현예에 따르면, 본 발명은 pH가 1.8 내지 4.0, 예를 들어 2.0 내지 4.0이고, 수용액 중에, 코발트 II 이온, 염화물 이온 및 1.8 내지 3.5 범위, 바람직하게는 2.0 내지 3.5 범위, 및 보다 바람직하게는 2.2 내지 3.0 범위의 적어도 1 pKa를 갖는, 5 내지 200 mg/l의 하나 이상의 화합물을 포함하는 코발트 전착용 전해질에 관한 것이다.
이 제2 구현예는 하기 특성을 포함할 수 있다.
화합물은 바람직하게는 250 g/mol 미만, 바람직하게는 200 g/mol 미만, 및 50 g/mol 초과, 바람직하게는 100 g/mol 초과의 분자량을 갖는다.
2.0 내지 3.5 범위의 적어도 1 pKa 값을 갖는 화합물은, 특정 경우에, 제1 구현예에 사용되는 유기 첨가제 중 적어도 하나와 동일할 수 있다. 특히 시트르산, 타르타르산, 말산, 말레산 및 만델산으로부터 선택될 수 있다.
또한 화합물 푸마르산(pKa = 3.03), 글리세르산(pKa = 3.52), 오로트산(pKa = 2.83), 말론산(pKa = 2.85), L-알라닌(pKa = 2.34), 인산(pKa = 2.15), 아세틸살리실산(pKa = 3.5) 및 살리실산(pKa = 2.98)으로부터 선택될 수 있다.
코발트로 충전하기 위한 선행 기술 공정은 예를 들어 pH 9 초과의 알칼리성 전해질을 사용하면서, 매우 낮은 전류 밀도, 및 코발트-특이적 억제 화합물을 적용하여, 트렌치 내부의 pH가 충전 단계 내내 4 초과를 유지하여, 수득된 코발트 증착물에서 코발트 히드록사이드의 실질적 형성을 초래하고, 코발트 히드록사이드가 코발트 배선의 전도성을 감소시키고 집적 회로의 성능을 감소시키도록 한다.
본 발명의 전해질 및 본 발명의 공정은 증착된 코발트에 미량으로만 존재하는 방식으로 코발트 히드록사이드의 형성을 상당히 제한함으로써, 이 문제를 정확하게 해결하는 것을 목표로 한다. 이 문제에 대한 해결책은 pH가 1.8 내지 4.0, 예를 들어 2.0 내지 4.0인 전해질을 사용하고, 바람직하게는 다음과 같은 특성 중 적어도 하나, 또는 심지어 전부를 갖는 첨가제를 첨가하는 것으로 이루어진다:
- 기판의 분극 내내 전해질의 pH를 1.8 또는 2.0 초과 및 3.5 미만, 및 바람직하게는 2.5 미만의 값으로 유지할 수 있게 하는 완충 용량,
- 첨가제가 작은 개구 직경을 갖는 구조물에 확산될 수 있도록 하는 저분자량, 및
- 분극 시작 전에 전해질에 존재하는 첨가제의 양이 구조물의 캐비티에 거의 완전히 확산되고, 첨가제가 국소 완충 용량을 갖도록 하는, 전해질 내 매우 저농도.
이러한 첨가제를 포함하는 전해질은 예를 들어 기판의 평평한 표면에서가 아니라 구조물의 캐비티에서만 선택적인 방식으로 pH의 증가를 4.0 미만, 바람직하게는 3.0 미만의 값 및 보다 바람직하게는 2.0 내지 2.5의 값으로 제한할 수 있게 한다. 따라서 첨가제는 유리하게는 국소적으로, 즉 캐비티에서만 효과를 발휘함으로써 완충제의 기능을 수행할 수 있다. 1.8 내지 3.5 또는 2.0 내지 3.5 범위에서 적어도 1 pKa를 갖는 유기 첨가제 또는 화합물은 국소 완충제로 작용할 수 있으며, 그 효과는 캐비티에서만 관찰된다.
이 제2 구현예는 상기 기재된 본 발명의 제1 구현예의 일부 특성에 상응할 수 있는 다른 특성을 포함할 수 있다.
본 발명은 또한 캐비티를 충전하기 위한 전기화학 공정에 관한 것이며, 상기 공정은 하기 단계를 포함한다:
- 상기 캐비티의 전도성 표면을 상기 기재된 바와 같은 전해질 중 하나와 접촉시키는 단계, 및
- 상기 전도성 표면을 수득될 코발트 증착에 의해 캐비티를 완전히 충전하기에 충분한 시간 동안 분극화하며, 이 충전이 바람직하게는 등각인, 단계.
공정은 바람직하게는 분극 단계의 종료 시 수득되는 코발트 증착물을 어닐링하는 단계를 포함한다.
본 발명은 또한 기판에서 속이 비어있는 캐비티 내부의 전도성 표면 및 캐비티 외부의 전도성 표면을 포함하는 기판 상에 코발트 증착을 위한 전기화학 공정에 관한 것일 수 있으며, 상기 공정은 하기 단계를 포함한다:
- 상기 전도성 표면을 코발트 II 이온, 염화물 이온, 및 단지 하나 또는 최대 2 개의 유기 첨가제를 포함하는 pH 2.0 내지 4.0의 수용액 형태의 전해질과 접촉시키는 단계로서, 상기 유기 첨가제는 중합체가 아닌 단계,
- 캐비티를 코발트로 충전하고, 또한 캐비티 외부의 전도성 표면 상에 적어도 50 nm 두께의 코발트 층을 증착시키기에 충분한 시간 동안 상기 전도성 표면을 분극화하는 단계,
- 분극 단계의 종료 시 수득되는 코발트를 어닐링하는 단계.
과부하 층이라고도 불리는 코발트 층은 20 nm 내지 300 nm의 두께를 가질 수 있다. 유리하게는 캐비티 외부의 기판의 전체 표면에 걸쳐 일정한 두께를 갖는다. 층은 또한 균일하고 반짝이며 조밀하다. 순도는 바람직하게는 1000 ppm 미만 원자이다.
본 발명의 공정은 제1 구현예에 따른 1 또는 2 개의 비-중합체 유기 첨가제를 포함하거나, 또는 1.8 내지 3.5 범위, 바람직하게는 2.0 내지 3.5 범위, 및 보다 바람직하게는 2.2 내지 3.0 범위의 적어도 1 pKa를 갖는 5 내지 200 mg/l의 하나 이상의 화합물을 포함하는, 상기 기재된 전해질 중 하나로 수행될 수 있다.
본 발명의 공정의 맥락에서 사용되는 전해질은 상기 기재된 제1 구현예 또는 제2 구현예의 전해질에 상응할 수 있다.
본 발명의 공정의 충전 단계를 구현하는 내내, 캐비티 내부의 pH는 유리하게는 사용되는 전해질의 성질에 따라 3.5 미만, 또는 심지어 3.0 미만을 유지한다.
캐비티는 다마신(Damascene) 또는 듀얼-다마신(Dual-Damascene) 공정을 구현하는 맥락에서 고안될 수 있다. 캐비티는 특히 하기 단계를 수행함으로써 수득될 수 있다:
- 실리콘 기판에서 구조물을 에칭하는 단계,
- 산화규소 표면을 수득하기 위해 구조물의 실리콘 표면 상에 산화규소의 층을 형성하는 단계,
- 캐비티의 전도성 표면을 수득하기 위해, 상기 산화규소의 층 상에 금속 층을 증착하는 단계.
금속 층은 예를 들어 1 내지 10 nm의 두께를 갖는다. 바람직하게는 실리콘과 접촉하는 산화규소의 층 상에 증착된다.
본 발명의 공정은 선행 기술의 "상향식" 또는 "초등각" 공정과 반대되는 등각 공정이다. 본 발명의 등각 충전 공정에서, 코발트 증착물은 충전될 중공 패턴의 바닥 및 벽에서 동일한 속도로 늘어난다. 이 충전 모드는 코발트의 증착 속도가 캐비티의 벽보다 캐비티의 바닥에서 더 빠른 선행 기술의 다른 공정과는 대조적이다.
본 발명의 전착 공정은 상기 기재된 본 발명의 제1 측면의 대상인 배스를 사용할 수 있다. 본 발명의 제1 측면과 관련하여 기재된 모든 특성은 전착 공정에 적용된다.
본 발명의 전착 공정에 의해 수득되는 코발트 증착물의 총 불순물 함량은 1000 ppm 미만 원자이다. 불순물 중에는 주로 산소가 있고, 탄소 및 질소가 뒤따른다. 탄소 및 질소의 총 함량은 300 ppm 미만이다. 코발트 증착물은 유리하게는 연속적이다. 바람직하게는 부피 또는 표면적 기준으로 10% 미만, 바람직하게는 부피 또는 표면적 기준으로 5% 이하의 평균 공극률을 갖는다. 코발트 증착물의 공극률은 당업자에게 알려진 전자 현미경 관찰에 의해 측정될 수 있으며, 이들은 가장 적합한 것으로 보이는 방법을 선택할 것이다. 이러한 방법 중 하나는 50 000 내지 350 000 배율을 사용한 주사 전자 현미경(SEM) 또는 투과 전자 현미경(TEM)일 수 있다. 보이드 부피는 충전된 캐비티를 포함하는 기판의 하나 이상의 단면 상에서 관찰된 보이드 표면적을 측정함으로써 평가될 수 있다. 여러 단면 상에서 여러 표면적을 측정하는 경우에, 보이드 부피를 평가하기 위해 이들 표면적의 평균이 계산될 것이다.
전착 단계는 일반적으로 코발트 증착물이 기판의 평평한 표면을 피복할 때 중단되며: 이 경우에, 코발트 증착물은 캐비티 내부에 있는 코발트 증착물을 포함하고 코발트 층은 기판의 표면을 피복하며 여기서 캐비티는 속이 비어있다. 표면을 피복하는 코발트 층의 두께는 50 nm 내지 250 nm일 수 있고, 예를 들어 125 nm 내지 175 nm일 수 있다.
매우 낮은 백분율의 보이드와 조합된 불순물의 함량이 낮으면 저항률이 더 낮은 코발트 증착물을 수득할 수 있게 한다.
코발트 증착 속도는 0.1 내지 3.0 nm/s, 바람직하게는 1.0 내지 3.0 nm/s, 및 보다 바람직하게는 1 내지 2.5 nm/s이다.
관통-비아 및 배선은 다음을 포함하는 일련의 단계를 포함하는, 당업자에게 알려진 다마신 또는 듀얼-다마신 공정에 따라 이루어질 수 있다: - 중공을 형성하는 수직 프로파일을 갖는 패턴을 수득하기 위해 웨이퍼 표면에 수직인 주요 축에서 실리콘 웨이퍼 내 또는 이를 통한 패턴의 에칭; - 일반적으로 산화규소로 이루어진 절연 유전체 층의 증착; - 실리콘에서 코발트의 이동을 방지하는 역할을 하는 재료 층의 증착; - 시드 층이라 불리는 얇은 금속성 층의 임의적 증착; - 코발트 전착에 의한 패턴의 충전; 및 - 연마에 의한 과량의 코발트 제거.
전도성 코발트 라인은 반도체 장치 금속화 구조물의 전면(FEOL 라인) 또는 후면(BEOL 라인)에서 생성될 수 있다.
바람직한 패턴에 따라 에칭되고 이어서 산화규소 층으로 피복된 다음 금속의 시드 층일 수 있는 금속성 층, 코발트 확산에 대한 장벽 층, 라이너 또는 상기 중 적어도 2 개의 조합으로 피복된 실리콘 기판을 사용할 수 있다. 금속성 층은 1 nm 내지 10 nm, 예를 들어 2 nm 내지 5 nm의 두께를 가질 수 있고, 예를 들어 단일 층 또는 다양한 재료의 여러 중첩된 층을 포함할 수 있다.
패턴의 전도성 표면은 코발트, 구리, 텅스텐, 티타늄, 탄탈룸, 루테늄, 니켈, 티타늄 니트라이드 및 탄탈룸 니트라이드로 이루어진 군으로부터 선택된 적어도 하나의 화합물을 포함하는 금속 층의 표면이다. 일 특정 구현예에서, 전도성 표면은 코발트 표면이다.
따라서 금속성 층은 1 nm 내지 6 nm의 두께를 갖는 탄탈룸 니트라이드 TaN의 층을 포함할 수 있으며, 그 자체가 피복되고 코발트가 전기 단계 동안 증착되는 곳에서, 1 nm 내지 10 nm, 바람직하게는 2 nm 내지 5 nm의 두께를 갖는 코발트 금속 층과 접촉한다.
금속성 층 및 코발트 증착물을 포함하는 어셈블리의 저항률은 7 내지 10 ohm/cm 범위일 수 있다. 바람직하게는 7.5 내지 8.5 ohm/cm이다.
본 발명의 공정에 따라 코발트로 충전되도록 의도된 캐비티는 그들의 개구부에서 바람직하게는 기판의 표면 수준으로 10 nm 내지 200 nm 또는 10 nm 내지 100 nm, 바람직하게는 10 내지 40 nm, 및 보다 바람직하게는 15 nm 내지 30 nm로 생성된 폭 또는 직경을 갖는다. 이들의 깊이는 50 내지 250 nm 범위일 수 있다. 일 구현예에 따르면, 이들은 10 nm 내지 30 nm의 폭 및 125 nm 내지 175 nm의 깊이를 갖는다.
본 발명의 전해질은 개구부에서 40 nm 미만의 폭 또는 직경을 갖는 매우 얇은 트렌치 또는 작은 비아를 충전할 수 있게 하며, 이는 선행 기술 공정보다 더 빠른 속도로 등각 충전에 따라 행해진다는 것이 입증되었다. 전해질은 또한 재료의 보이드 없이 연속 코발트 질량을 수득할 수 있게 하며, 코발트 히드록사이드와 같은 불순물 함량은 매우 낮다.
전기 단계에서 사용되는 분극의 강도는 바람직하게는 2 mA/cm2 내지 20 mA/cm2 범위인 반면, 알칼리성 전해질이 사용된 선행 기술 공정에서는 일반적으로 0.2 mA/cm2 내지 1 mA/cm2 범위이다.
본 발명의 공정의 전기 단계는 단지 하나 또는 여러 분극 단계를 포함할 수 있으며, 이 단계 중 당업자는 그들의 일반적인 지식에 기초하여 변수를 선택할 수 있을 것이다.
전기 단계는 램프 모드, 정전류 모드 및 갈바노-펄스형(galvano-pulsed) 모드로 이루어진 군으로부터 선택된 적어도 하나의 분극 모드를 사용하여 수행될 수 있다.
따라서 전기 단계는 갈바노-펄스형 모드에서의 적어도 하나의 전착 단계 및 정전류 모드에서의 적어도 하나의 전착 단계를 포함할 수 있으며, 정전류 모드에서의 전착 단계는 바람직하게는 갈바노-펄스형 모드에서의 전착 단계를 따른다.
예를 들어, 전기 단계는 바람직하게는 5 내지 50 ms의 시간(Ton) 동안 3 mA/cm2 내지 20 mA/cm2, 예를 들어 12 mA/cm2 내지 16 mA/cm2 범위의 전류를 교류하는 갈바노-펄스형 모드에서 캐소드(cathode)의 분극, 및 바람직하게는 50 내지 150 ms의 시간(Toff) 동안 제로 분극의 제1 단계를 포함한다.
이 제1 단계에서, 기판은 분극 전, 또는 분극 후에 전해질과 접촉할 수 있다. 전해질과 접촉하는 금속 층의 부식을 제한하기 위해, 전압을 인가하기 전에 캐비티와 접촉하는 것이 바람직하다.
제2 단계에서, 캐소드는 3 mA/cm2 내지 20 mA/cm2 범위의 전류로 정전류 모드에서 분극화될 수 있다. 두 단계는 바람직하게는 실질적으로 동일한 지속기간을 갖는다.
정전류 모드에서의 제2 단계는 그 자체가 다음 두 단계를 포함할 수 있으며: 전류가 3 mA/cm2 내지 8 mA/cm2 범위의 강도를 갖는 제1 단계 및 전류가 9 mA/cm2 내지 20 mA/cm2 범위의 강도를 갖는 제2 단계가 인가된다.
이 전기 단계는 특히 전해질의 pH가 2.5 내지 3.5일 때 사용될 수 있다.
또 다른 예에 따르면, 전기 단계는 바람직하게는 0 mA/cm2 내지 15 mA/cm2, 바람직하게는 0 mA/cm2 내지 10 mA/cm2의 전류로 램프 모드에서의 캐소드를 분극화하는 제1 단계, 이어서 10 mA/cm2 내지 20 mA/cm2 범위, 바람직하게는 8 mA/cm2 내지 12 mA/cm2 범위의 전류를 인가함으로써 정전류 모드에서의 단계를 포함한다. 이 전기 단계는 특히 전해질의 pH가 2.0 내지 2.5일 때 사용될 수 있다.
본 발명의 공정은 바람직하게는 상기 기재된 충전의 종료 시 수득된 코발트 증착물을 어닐링하는 단계를 포함한다.
이 어닐링 열 처리는 바람직하게는 N2에서 4%의 H2와 같은 환원 가스 하에, 350℃ 내지 550℃, 예를 들어 약 450℃의 온도에서 수행될 수 있다.
상기 공정은 기판의 표면에 존재하는 천연 금속 옥사이드를 줄이기 위해 플라즈마를 환원시킴으로써 처리 예비 단계를 포함할 수 있다. 플라즈마는 또한 트렌치의 표면 상에서 작용하여, 시드 층 및 전착된 코발트 사이의 계면 품질을 개선시킬 수 있게 한다. 천연 옥사이드의 재형성을 최소화하기 위해 플라즈마 처리 직후 후속 전착 단계를 수행하는 것이 바람직하다.
더욱이 본 출원은 하기 단계를 포함하는, 캐비티의 등각 충전용 전기화학 공정을 기재한다:
- 상기 캐비티의 전도성 표면을 코발트 II 이온, 염화물 이온 및 알파-히드록시 카르복실산을 포함한 최대 2 개의 유기 첨가제를 포함하는 pH 2.0 내지 4.0의 수용액과 접촉시키는 단계, 및
- 등각 충전 모드에 따라 캐비티를 코발트로 충전하기 위해 상기 전도성 표면을 분극화하는 단계.
알파-히드록시 카르복실산은 바람직하게는 작은 크기로 인해 캐비티 내부로 확산된다.
이 공정은 본 발명의 전기화학 공정과 관련하여 이전에 기재된 특성 중 하나 이상을 충족시킬 수 있다.
본 발명의 공정은 특히 표면을 따라 구동하는 트렌치 및 다양한 수준의 집적을 연결하는 비아와 같은 전도성 금속 배선의 생성 동안 반도체 장치의 제작에 사용될 수 있다.
본 발명은 하기 예시적인 구현예에 의해 추가로 예시된다.
실시예 1: 26 nm 폭 및 150 nm 깊이의 구조물 및 유기 첨가제를 사용한 pH=3.0에서의 전착
26 nm 폭 및 150 nm 깊이의 트렌치를 코발트 시드 층 상의 전착에 의해 코발트로 충전하였다. 증착은 pH 3.0에서 코발트 디클로라이드 및 알파-히드록시 카르복실산을 함유하는 조성물을 사용하여 수행한다. 최종적으로, 증착된 금속의 품질을 개선시키기 위해 기판을 열-처리한다.
A. 재료 및 장비 :
기판:
이 실시예에 사용되는 기판은 4x4 cm의 실리콘 쿠폰으로 이루어졌다. 실리콘은 4 nm 두께의 TaN 층과 접촉하여 산화규소로 피복되어 있으며, 그 자체가 피복되고 3 nm 두께의 코발트 금속 층과 접촉한다. 따라서 충전될 트렌치는 26 nm의 폭 및 150 nm의 깊이를 갖는다. 캐비티가 코발트로 충전된 기판의 측정된 저항률은 대략 300 ohm/square이다.
전착 용액:
이 용액에서, Co2+ 농도는 CoCl2(H2O)6으로부터 수득된 2.47 g/l와 동일하다. 타르타르산은 5 내지 200 ppm, 예를 들어 15 ppm의 농도를 갖는다. 용액의 pH는 염산을 첨가하여 pH=3.0으로 조정된다.
장비:
이 실시예에서, 두 부분으로 구성된 전착 장비를 사용하였다: 시스템의 유체역학을 제어하기 위해 유체 재순환 시스템이 장착된, 전착 용액을 함유하도록 의도된 셀, 및 사용되는 쿠폰의 크기(4 cm x 4 cm)에 적합한 샘플 홀더가 장착된 회전 전극. 전착 셀은 2 개의 전극으로 구성된다:
- 코발트 애노드(anode),
- 캐소드를 구성하는 상기 기재된 층으로 코팅된 구조화된 실리콘 쿠폰,
- 애노드에 연결되는 참조.
커넥터(Connector)는 최대 20 V 또는 2 A를 인가하는 전기화학 계측기(potentiostat)에 전선으로 연결된 전극의 전기 접촉을 가능하게 하였다.
B. 실험 프로토콜 :
예비 단계:
기판 상에 존재하는 천연 코발트 옥사이드를 줄이기 위해 실리콘 샘플 상에서 H2 플라즈마에 의한 짧은 처리(0.5 mbar, 70 W, 5 분)를 수행한다.
전기 공정:
공정은 3 단계로 수행한다:
a) 제1 단계에서, 캐소드를 캐소드 분극에서 5 내지 50 ms, 및 2 개의 캐소드 펄스 사이의 제로 분극에서 50 내지 150 ms의 펄스 시간으로 30 mA(또는 3.8 mA/cm2) 내지 150 mA(또는 19 mA/cm2)의 전류 범위, 예를 들어 110 mA(또는 14 mA/cm2)에서 갈바노-펄스형 모드로 분극화하였다. 이 단계를 50 초 동안 50 rpm의 회전으로 수행하였다. 전해질은 전압 인가 전에 기판과 접촉한다.
b) 제2 단계에서, 캐소드를 30 mA(또는 3.8 mA/cm2) 내지 60 mA(또는 7.6 mA/cm2)의 전류 범위, 예를 들어 55 mA(또는 7 mA/cm2)의 전류에서 정전류 모드로 분극화하였다. 이 단계를 20 초 동안 100 rpm의 회전으로 수행하였다.
c) 최종 단계 동안, 캐소드를 80 mA(또는 10 mA/cm2) 내지 150 mA(또는 19 mA/cm2)의 전류 범위, 예를 들어 110 mA(또는 13.75 mA/cm2)에서 정전류 모드로 분극화하였다. 이 단계를 30 초 동안 100 rpm의 회전으로 수행하였다.
이러한 3 단계 연속 전기-그래프팅 후, 상기 두꺼운 코발트 층을 증착하여 높은 종횡비를 갖는 구조물의 완전 충전이 100 초 내에 수득된다.
어닐링 단계:
환원 가스(N2에서 4%의 H2, 형성 가스라 불림) 하에 500℃에서 어닐링을 10 분 동안 수행한다.
C. 수득된 결과 :
어닐링 후 수행된 투과 전자 현미경(Mag = 320 k, EHT= 100 kV)에 의한 분석은 코발트의 우수한 핵화를 반영하는 트렌치 벽 상의 홀("측벽 보이드")의 무결함 충전을 입증하고, 이러한 유형의 결함을 제거하는 어닐링을 반영하는 구조물 내 홀("심-보이드")이 없음을 입증한다(도 1 참조). 구조물 상의 150 nm의 두꺼운 코발트 층은 8.0 Ohm.cm의 저항률을 갖는다.
수득된 코발트 증착물의 총 불순물 함량은 790 ppm 원자이다. 탄소 및 질소의 총 함량은 200 ppm이다.
코발트 증착 속도는 1.5 nm/s이다.
실시예 2: 16 nm 폭 및 150 nm 깊이의 구조물 및 유기 첨가제를 사용한 pH=3.0에서의 전착
실시예 1보다 더 깊은(aggressive), 16 nm 폭 및 150 nm 깊이의 트렌치를 코발트 층 상의 전착에 의해 코발트로 충전하였다. 증착은 또한 pH 3.0에서 코발트 디클로라이드 및 타르타르산을 함유하는 조성물을 사용하여 수행한다. 증착된 금속의 품질을 개선시키기 위해 기판을 또한 열-처리한다.
A. 재료 및 장비 :
기판:
이 실시예에 사용되는 기판은 4x4 cm의 실리콘 쿠폰으로부터 수득하였다. 실리콘은 4 nm 두께의 TaN 층과 접촉하여 산화규소로 피복되어 있으며, 그 자체가 피복되고 3 nm 두께의 코발트 금속 층과 접촉한다. 따라서 충전될 트렌치는 16 nm의 폭 및 150 nm의 깊이를 갖는다. 기판의 측정된 저항률은 대략 170 ohm/square이다.
전착 용액:
용액은 실시예 1의 용액과 동일하다.
장비:
장비는 실시예 1의 장비와 동일하다.
B. 실험 프로토콜 :
예비 단계:
플라즈마 처리는 실시예 1의 플라즈마 처리와 동일하다.
전기 공정:
실시예 1에 기재된 바와 같으며; 이 경우에도 공정은 3 단계로 수행되고 정확히 동일하다.
어닐링 단계:
어닐링 단계는 실시예 1의 어닐링 단계와 완전히 동일하다.
C. 수득된 결과 :
어닐링 후 수행된 투과 전자 현미경(Mag = 320 k, EHT = 100 kV)에 의한 분석은 코발트의 우수한 핵화를 반영하는 트렌치 벽 상의 홀("측벽 보이드")의 무결함 충전을 입증하고, 이러한 유형의 결함을 제거하는 어닐링을 반영하는 구조물 내 홀("심-보이드")이 없음을 입증한다(도 2 참조). 구조물 상의 150 nm의 두꺼운 코발트 층은 8.5 Ohm.cm의 저항률을 갖는다.
동일한 공정이 pH 3.0에서 수행될 때, 수득된 코발트 증착물의 총 불순물 함량은 790 ppm 원자이다. 탄소 및 질소의 총 함량은 200 ppm이다.
코발트 증착 속도는 1.5 nm/s이다.
비교예 3: 26 nm 폭 및 150 nm 깊이의 구조물 및 유기 첨가제를 사용한 pH=5.3에서의 전착
26 nm 폭 및 150 nm 깊이의 트렌치를 코발트 시드 층 상의 전착에 의해 코발트로 충전하였다. 증착은 pH 5.3에서 코발트 디클로라이드 수화물 및 타르타르산을 함유하는 조성물을 사용하여 수행한다. 최종적으로, 증착된 금속의 품질을 개선시키기 위해 기판을 열-처리한다.
A. 재료 및 장비 :
기판:
사용되는 기판은 실시예 1의 기판과 완전히 동일하다.
전착 용액:
이 용액에서, Co2+ 농도는 CoCl2(H2O)6으로부터 수득된 2.47 g/l와 동일하다. 타르타르산은 5 내지 200 ppm, 예를 들어 15 ppm의 농도를 갖는다. 용액의 pH는 염산을 첨가하여 pH=5로 조정된다.
장비:
장비는 실시예 1의 장비와 동일하다.
B. 실험 프로토콜 :
전기 공정:
실시예 1에 기재된 바와 같이, 이 경우에도 공정은 3 단계로 수행되고 정확히 동일하다.
어닐링 단계:
어닐링 단계는 실시예 1의 어닐링 단계와 완전히 동일하다.
C. 결과 및 논의 :
주사 현미경(Mag= 100 k, WD=2.2 nm, 신호 A = ESB, EHT = 2.0 kV)에 의한 기판의 분석은 도 3에서 흑색으로 볼 수 있는 "심-보이드" 유형의 많은 홀 결함을 갖는 불량한 충전 품질을 입증한다.
이러한 결과는 사용된 용액으로 우수한 전착을 수득하기 위해 pH 4 미만을 사용해야 할 필요성을 강조한다.
기판의 표면 상의 150 nm 두께의 코발트 층은 9.0 Ohm.cm의 저항률을 갖는다.
실시예 4: 16 nm 폭 및 150 nm 깊이의 구조물 및 유기 첨가제를 사용한 pH=2.2에서의 전착
16 nm 폭 및 150 nm 깊이의 트렌치를 코발트 시드 층 상의 전착에 의해 코발트로 충전하였다. 이 실시예는 전기 단계의 조건 및 pH로 인해 실시예 2와 상이하다.
A. 재료 및 장비 :
기판:
기판은 실시예 2의 기판과 동일하다.
전착 용액:
용액은 실시예 1의 용액과 동일하지만, pH는 2.2로 조정된다.
장비:
장비는 실시예 1의 장비와 동일하다.
B. 실험 프로토콜 :
예비 단계:
플라즈마 처리는 실시예 1의 플라즈마 처리와 동일하다.
전기 공정:
공정은 2 단계로 수행한다:
a) 제1 단계에서, 캐소드를 동전류 램프 모드로 분극화하였으며 여기서 전류는 0 mA 이상의 값에서 110 mA(또는 13.75 mA/cm2)의 최대 값에 도달하는 시간에 비례하여 변한다. 이 실시예에서, 전류는 1.33 mA/sec의 속도로 0 mA에서 80 mA(또는 10 mA/cm2)로 변한다. 이 단계를 60 초 동안 50 rpm의 회전으로 수행하였다.
b) 제2 단계 동안, 캐소드를 80 mA(또는 10 mA/cm2) 내지 150 mA(또는 19 mA/cm2)의 전류 범위, 예를 들어 80 mA(또는 10 mA/cm2)에서 정전류 모드로 분극화하였다. 이 단계를 40 초 동안 50 rpm의 회전으로 수행하였다.
이러한 연속 2 단계 후, 높은 종횡비를 갖는 구조물의 완전한 충전, 및 또한 기판의 평평한 표면 상에 코발트 층의 형성이 100 초 내에 수득된다.
어닐링 단계:
환원 가스(N2에서 4%의 H2, 형성 가스라 불림) 하에 450℃에서 어닐링을 빠른 열 어닐링 공정에 의해 5 분 동안 수행한다.
C. 수득된 결과 :
어닐링 후 수행된 TEM 분석은 코발트의 우수한 핵화를 반영하는 트렌치 벽 상의 홀("측벽 보이드")의 무결함 충전을 입증하고, 이 유형의 결함을 제거하는 어닐링을 반영하는 구조물 내 홀("심-보이드")이 없음을 입증한다. 구조물 상의 150 nm의 두꺼운 코발트 층은 7.5 Ohm.cm의 저항률을 갖는다.
코발트 증착 속도는 1.9 nm/s이다.
비교예 5: 22 nm 폭 및 75 nm 깊이의 트렌치 및 유기 첨가제를 사용한 pH=8.0에서의 전착
기판 상에 구리 층의 증착에 의해 수득된 구리의 유리 표면을 갖는 22 nm 폭 및 75 nm 깊이의 트렌치를 코발트로 충전하였다. 트렌치를 1 대 1의 비율로 코발트와 함께 화학양론적 양으로 존재하는 트리에틸렌테트라민을 기반으로 한 조성물을 사용하여 충전하였다.
A. 재료 및 장비 :
기판:
이 실시예에 사용되는 기판은 22 nm 폭 및 75 nm 깊이의 트렌치를 갖는 구조화된 산화규소의 층으로 피복된, 4 cm의 길이 및 4 cm의 폭을 갖는 실리콘 쿠폰으로 이루어졌다. 산화규소는 피복되고 2 nm 두께의 코발트 층과 접촉하며, 그 자체가 피복되고 4 nm 미만의 두께의 구리 층과 접촉한다. 구리 층의 저항률은 250 ohm/square이다.
전착 용액:
이 용액에서, 코발트와 함께 화학양론적 양으로 존재하는 트리에틸렌테트라민의 농도는 1.32 g/l(상용 용액에서 60%)이다. CoSO4(H2O)6의 농도는 1.5 g/l(즉 0.31 g/l의 Co2+ 농도)이다.
또한 티오글리콜산을 10 ppm의 농도로 첨가하였다. 용액의 pH는 8.0이었다.
장비:
이 실시예에서, 두 부분으로 구성된 전착 장비를 사용하였다: 시스템의 유체 역학을 제어하기 위해 유체 재순환 시스템이 장착된, 전착 용액을 함유하도록 의도된 셀, 및 사용된 쿠폰의 크기(4 cm x 4 cm)에 적합한 샘플 홀더가 장착된 회전 전극. 전착 셀은 2 개의 전극으로 구성된다:
- 불활성 탄소 흑연 애노드(애노드),
- 캐소드를 구성하는 구리 층으로 코팅된 구조화된 실리콘 쿠폰,
- 애노드에 연결되는 참조.
커넥터는 최대 20 V 또는 2 A를 인가하는 전기화학 계측기에 전선으로 연결된 전극의 전기 접촉을 가능하게 하였다.
B. 실험 프로토콜 :
캐소드를 캐소드 분극에서 1 내지 10 kHz, 및 2 개의 캐소드 펄스 사이의 제로 분극에서 0.5 내지 5 kHz의 펄스 주파수로 3 mA(또는 0.38 mA/cm2) 내지 35 mA(또는 4.38 mA/cm2)의 전류 범위, 예를 들어 9 mA(또는 1.14 mA/cm2)에서 갈바노-펄스형 모드로 분극화하였다. 캐소드의 회전을 6 rpm으로 설정하였다.
25 nm 폭 및 75 nm 깊이의 트렌치를 완전히 충전하기 위해 전착 단계의 지속기간은 14분이었다.
C. 수득된 결과 :
TEM 분석은 우수한 품질의 상향식 메커니즘에 의해 수득된 코발트 금속으로의 충전을 입증한다.
그러나, 표면에 증착된 화합물은 코발트 옥사이드로만 구성되는 반면, 코발트를 수득하는 것이 바람직하다.
또한, 코발트가 염기성 매질에서 착제화될 때 충전 시간은 매우 길다. 기판의 표면 상에 형성된 20 nm-두께의 코발트 옥사이드 층은 12 분 내에 수득되었다.
이러한 결과는 코발트 금속을 충분한 속도로 수득하기 위해 산성 pH에서 작업할 필요성을 강조한다.

Claims (16)

  1. 코발트의 전착용 전해질로서, 상기 전해질이 1 내지 5 g/l의 코발트 II 이온, 1 내지 10 g/l의 염화물 이온, pH 1.8 내지 3.5을 수득하기에 충분한 양의 산, 및 최대 2 개의 유기 첨가제를 포함하는 수용액이며, 상기 유기 첨가제는 중합체가 아닌 것을 특징으로 하는, 캐비티의 전도성 표면을 충전하여 코발트 배선을 형성하기 위한, 코발트의 전착용 전해질.
  2. 제1항에 있어서, 상기 유기 첨가제(들)가 250 g/mol 미만 및 50 g/mol 초과의 분자량을 갖는 것을 특징으로 하는, 전해질.
  3. 제1항에 있어서, 최대 하나의 유기 첨가제를 포함하는 것을 특징으로 하는, 전해질.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 유기 첨가제(들)가 알파-히드록시 카르복실산으로부터 선택되는 것을 특징으로 하는, 전해질.
  5. 제1항에 있어서, 상기 산이 염산이고 상기 유기 첨가제 중 적어도 하나가 1.8 내지 3.5 범위의 적어도 1 pKa를 갖는 유기 화합물로부터 선택되는 것을 특징으로 하는, 전해질.
  6. 제5항에 있어서, 상기 유기 첨가제 중 적어도 하나가 시트르산, 타르타르산, 말산, 만델산, 말레산, 푸마르산, 글리세르산, 오로트산, 말론산, L-알라닌, 아세틸살리실산 및 살리실산으로부터 선택되는 것을 특징으로 하는, 전해질.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 코발트 II 이온이 유리 형태, 즉 유기 첨가제(들)와 착화되지 않는 것을 특징으로 하는, 전해질.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 그것의 pH가 2.0 내지 3.5인 것을 특징으로 하는, 전해질.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 첨가제의 농도 또는 2 개의 첨가제 농도의 합이 5 내지 200 mg/l인 것을 특징으로 하는, 전해질.
  10. 캐비티를 충전하기 위한 전기화학 공정(electrochemical process)으로서,
    - 상기 캐비티의 전도성 표면을 제1항 내지 제3항 중 어느 한 항에 따른 전해질과 접촉시키는 단계,
    - 상기 코발트 증착에 의해 캐비티의 등각(conformal) 및 완전 충전을 수행하기에 충분한 시간 동안 상기 전도성 표면을 분극화하는 단계, 및
    - 상기 분극 단계의 종료 시 수득된 코발트 증착물을 어닐링하는 단계
    를 포함하는 공정.
  11. 제10항에 있어서, 상기 캐비티가,
    - 실리콘 기판에서 구조물을 에칭하는 단계,
    - 산화규소 표면을 수득하기 위해 상기 구조물의 실리콘 표면 상에 산화규소 층을 형성하는 단계,
    - 상기 캐비티의 전도성 표면을 수득하기 위해 상기 산화규소 표면 또는 금속 합금 층 상에 금속 층을 증착하는 단계
    를 수행하여 수득되는 것을 특징으로 하는, 공정.
  12. 제11항에 있어서, 상기 금속 층이 코발트, 구리, 텅스텐, 티타늄, 탄탈룸, 루테늄, 니켈, 티타늄 니트라이드 및 탄탈룸 니트라이드로 이루어진 군으로부터 선택된 적어도 하나의 화합물을 포함하는 것을 특징으로 하는, 공정.
  13. 제10항에 있어서, 상기 캐비티가 개구부에서 15 nm 내지 30 nm의 폭 또는 직경, 및 50 nm 내지 250 nm의 깊이를 갖는 것을 특징으로 하는, 공정.
  14. 제10항에 있어서, 상기 코발트 증착물이 1000 ppm 미만 원자의 불순물 함량을 갖고 전자 현미경에 의해 측정 시, 부피 또는 표면적 기준으로 10% 미만의 평균 공극률(void percentage)을 포함하는 것을 특징으로 하는, 공정.
  15. 제10항에 있어서, 상기 코발트 증착 속도가 0.1 내지 3.0 nm/s인 것을 특징으로 하는, 공정.
  16. 기판에서 속이 비어있는 캐비티 내부의 전도성 표면 및 상기 캐비티 외부의 전도성 표면을 포함하는 기판 상의 코발트 증착을 위한 전기화학 공정으로서,
    - 상기 전도성 표면을 코발트 II 이온, 염화물 이온, 및 단지 하나 또는 최대 2 개의 유기 첨가제를 포함하는 pH 2.0 내지 3.5의 수용액 형태의, 상기 캐비티의 전도성 표면을 충전하여 코발트 배선을 형성하기 위한, 코발트의 전착용 전해질과 접촉시키는 단계로서, 상기 유기 첨가제는 중합체가 아닌 단계,
    - 상기 캐비티를 코발트로 충전하고, 또한 상기 캐비티 외부의 전도성 표면 상에 적어도 50 nm 두께의 코발트 층을 증착시키기에 충분한 시간 동안 상기 전도성 표면을 분극화하는 단계,
    - 상기 분극 단계의 종료 시 수득된 코발트를 어닐링하는 단계
    를 포함하는, 공정.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11230778B2 (en) * 2019-12-13 2022-01-25 Macdermid Enthone Inc. Cobalt chemistry for smooth topology

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006213945A (ja) * 2005-02-02 2006-08-17 Tanaka Kikinzoku Kogyo Kk 白金−コバルト合金めっき液及びめっき方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3905776A (en) * 1973-07-05 1975-09-16 Nico Magnetics Inc Method of making a thin, ferro-magnetic memory layer and article made thereby
US4441969A (en) * 1982-03-29 1984-04-10 Omi International Corporation Coumarin process and nickel electroplating bath
JPS60190588A (ja) * 1984-03-12 1985-09-28 Toyo Kohan Co Ltd 亜鉛または亜鉛合金めつき鋼板の黒色処理方法
JPS62109991A (ja) * 1985-07-29 1987-05-21 C Uyemura & Co Ltd 電気めつき液
US4904353A (en) * 1988-08-31 1990-02-27 Martin Marietta Corporation Optically black cobalt surface
JP2004031586A (ja) * 2002-06-25 2004-01-29 Sony Corp 半導体装置の製造方法
US8372744B2 (en) * 2007-04-20 2013-02-12 International Business Machines Corporation Fabricating a contact rhodium structure by electroplating and electroplating composition
WO2011094393A1 (en) 2010-01-29 2011-08-04 Research Triangle Institute Methods for forming piezoelectric ultrasonic transducers, and associated apparatuses
US20110253545A1 (en) * 2010-04-19 2011-10-20 International Business Machines Corporation Method of direct electrodeposition on semiconductors
JP2012009473A (ja) 2010-06-22 2012-01-12 Panasonic Corp 半導体装置及びその製造方法
JP6422658B2 (ja) 2014-02-27 2018-11-14 新光電気工業株式会社 電気めっき浴及び電気めっき方法
US9758896B2 (en) * 2015-02-12 2017-09-12 Applied Materials, Inc. Forming cobalt interconnections on a substrate
US9777386B2 (en) * 2015-03-19 2017-10-03 Lam Research Corporation Chemistry additives and process for cobalt film electrodeposition
US11035048B2 (en) * 2017-07-05 2021-06-15 Macdermid Enthone Inc. Cobalt filling of interconnects

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006213945A (ja) * 2005-02-02 2006-08-17 Tanaka Kikinzoku Kogyo Kk 白金−コバルト合金めっき液及びめっき方法

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