KR102552894B1 - 다층 스티프너를 포함하는 전자 패키지 - Google Patents

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Abstract

기판 및 기판에 부착된 다이를 포함하는 전자 패키지. 전자 패키지는 다이에 인접한 기판에 부착되는 스티프너를 더 포함한다. 스티프너는 하나의 재료로 이루어진 제1 층과 상이한 재료로 이루어진 제2 층으로 형성된다.

Description

다층 스티프너를 포함하는 전자 패키지
우선권 주장
이 특허 출원은 "ELECTRONIC PACKAGE AND METHOD OF CONNECTING A FIRST DIE TO A SUBSTRATE TO FORM AN ELECTRONIC PACKAGE"라는 발명의 명칭으로 2015년 3월 3일자로 출원된 미국 가특허출원 제62/127,499호의 이익을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.
본 명세서에 설명된 실시예들은 일반적으로 다층 스티프너(multi-layer stiffener)를 포함하는 전자 패키지에 관한 것이다.
무어의 법칙을 계속 유지하기 위해 트랜지스터 크기를 최소화하는 것은 제1 레벨 인터커넥트(first level interconnect)(FLI) 피치 및 범프 크기를 지속적으로 줄일 것을 요구한다. 또한, 첨단 유전체들을 사용하는 것은 종종 실리콘에서 로우-k 및 극도의 로우-k 재료들을 이용하게 된다.
이러한 팩터들의 조합은 어셈블리 및 열 기계적 스트레스 동안 스트레스에 대한 더 높은 감도를 초래한다. 따라서, 새로운 기술 진보가 있을 때마다, 열 기계적 스트레스를 줄이기 위한 해결책들은 훨씬 더 중요해지게 되었다.
반도체 디바이스들의 두께는 스마트폰들 및 태블릿들과 같은 소형 폼 팩터 디바이스들의 출현으로 줄어들고 있다. 결과적으로, 소형 폼 팩터 디바이스들에 대해 코어리스 패키징(coreless packaging)이 더 많은 주목을 받고 있다. 전자 패키지들의 기판에 코어가 없다는 것은 전형적으로 그러한 종래의 패키지들에 대해 상대적으로 높은 휨(warpage)이 있다는 것을 암시한다.
패키징 기술의 다른 하나의 진보는, 종종 더 작은 폼 팩터들을 얻을 수 있는 볼 그리드 어레이(ball grid array)(BGA) 피치 영역의 감소에 있었다. 코어리스 패키징과 감소된 BGA 피치의 조합은 효율적인 표면 실장(surface mount)(SMT) 프로세스를 사용하여 그러한 전자 패키지들을 제조하기 위해 전자 패키지의 피크 대 밸리 휨 제어(peak to valley warpage control)를 매우 엄격하게 요구한다.
휨 문제를 극복하기 위해 일반적으로 이용되는 해결책들 중 2가지는, (a) 몰딩된 언더필(molded underfill)(MUF) 및 (b) 스티프너를 사용하는 것이다. MUF와 스티프너의 두께는 전자 패키지를 형성하는 다이들(dice)의 두께에 의해 결정된다.
이러한 기존의 해결책들은 종종 다이 두께가 ~300 미크론 이상인 전자 패키지들에 대해서는 충분한 프로세스 제어를 제공할 수 있다. 그러나, 이러한 기존의 해결책들은 다이 두께가 더 작아지면서(예를 들어, 100-200 미크론에 가깝게 되면서) 전자 패키지들에 대해 충분한 프로세스 제어를 제공할 수 없는 경우(즉, 너무 많이 휨)가 종종 있다.
다음의 설명 및 도면들은 특정한 실시예들을 충분히 설명하여 본 기술분야의 통상의 기술자들이 그것들을 실시할 수 있게 한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 기타 변경들을 포함할 수 있다. 일부 실시예들의 부분들 및 피처들은 다른 실시예들의 부분들 및 피처들 내에 포함되거나 그들을 대체할 수 있다. 청구항들에서 설명되는 실시예들은 그러한 청구항들의 모든 이용 가능한 균등물들을 포함한다.
도 1은 다이 두께의 함수로서 피크-대-밸리 휨에서의 변화들을 도시한다.
도 2는 바이메탈 재료 스티프너들을 사용하여 얇은 다이들(thin dice)의 SMT 동안 개선된 휨 제어를 제공할 수 있는 경우를 나타내는 모델링 데이터를 도시한다.
도 3은 스티프너의 폭을 바이메탈 스티프너로 감소시킨 후에도 휨이 전체 폭 모놀리식 스티프너(full width monolithic stiffener)보다 작을 수 있는 경우를 나타내는 모델링 데이터를 도시한다.
도 4는 바이메탈 스티프너에 대한 재료들이 전도성 접착제와 화학적/금속학적 조인트들(metallurgical joints)을 형성하기 위해 선택될 수 있음을 도시한다.
도 5는 예시적인 전자 패키지의 단면도를 도시한다.
도 6은 도 4에 도시된 전자 패키지의 다른 형태를 도시한다.
도 7a 및 도 7b는 바이메탈 스티프너 시스템 상의 예시적인 과장된 실온 및 고온 휨을 도시한다.
아래의 설명 및 도면들은 특정 실시예들을 충분히 예시하여 본 기술분야의 통상의 기술자들이 그들을 실시하는 것을 가능하게 한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 기타 변경들을 포함할 수 있다. 일부 실시예들의 부분들 및 피처들은 다른 실시예들의 부분들 및 피처들 내에 포함되거나 그들을 대체할 수 있다. 청구항들에 개시된 실시예들은 그러한 청구항들의 모든 이용 가능한 균등물들을 포함한다.
본 출원에서 사용되는 "수평"과 같은 방향 용어는 웨이퍼 또는 기판의 방향과 무관하게, 웨이퍼 또는 기판의 통상의 평면 또는 표면에 평행한 평면에 대하여 정의된다. 용어 "수직"은 위에서 정의된 수평과 수직인 방향을 언급한다. "상에(on)", ("측벽"에서와 같이) "측(side)", "더 높은(higher)", "더 낮은(lower)", "위로(over)" 및 "아래로(under)"와 같은 전치사들은, 웨이퍼 또는 기판의 방향과 무관하게, 웨이퍼 또는 기판의 상부 표면인, 통상의 평면 또는 표면에 대하여 정의된다.
본 명세서에 설명된 전자 패키지들 및 방법들은 더 밀집된 BGA 피치를 갖는 더 얇은 다이들에 대한 휨 제어를 유지하는 것과 연관된 쟁점들을 처리할 수 있다. 기본 원칙은 CTE 불일치에 기반하며, CTE 불일치는 처음에는 휨을 유발한다.
본 명세서에 설명된 전자 패키지들 및 방법들은 패키지들이 휘어질 때 강성을 제공할 뿐만 아니라 더 높은 온도들에서 대항 모멘트를 제공하여 휨을 추가로 감소시키는 바이메탈 2-재료 스티프너(bimetallic two-material stiffener)를 사용한다. 대항 모멘트는 전자 패키지의 고온 휨을 저지하여 전체 패키지의 평균 휨을 감소시킬 것이다.
스티프너들이 동일한 전자 패키지 상에서 더 얇아질수록 휨 제어가 악화되는 경우를 나타내는 모델링 데이터가 도 1에 제시되어 있다. 특히, 도 1은 다이 두께의 함수로서 피크-대-밸리 휨에서의 변화를 도시한다. 이 모델링에서는 스티프너의 두께가 다이 두께와 동일하다고 가정한 것에 유의하는 것이 중요하다.
도 1에 도시된 바와 같이, 동일한 패키지 치수들에서는, 휨은 다이들이 더 얇아질수록 더 악화된다. 예로서, 0.4mm BGA 피치 및 .035 BGA 피치에 대한 목표 평균 휨(target mean warpage) TMW1 및 스펙 상한(upper spec limit) USL1이 도 1에 도시된다. 또한, 0.4mm BGA 피치에 대한 목표 평균 휨 TMW1 및 스펙 상한 USL1은 각각 80 및 140㎛이다. 이것이 도 1에서 볼 수 있듯이 270μm 다이들에 대해서는 달성 가능할지라도, 더 얇은 다이들에 대해서는 더 어려워지게 된다.
다이의 두께와는 별도로, BGA 피치를 0.35mm로 감소시키는 것은 목표 평균 휨 TMW2를 50㎛로 떨어뜨리고 스펙 상한 USL2를 110㎛로 떨어뜨리는 것을 요구한다. 이 모델링 데이터는 종래의 스티프너들(예를 들어, 종래의 스테인리스 스틸 스티프너들)이 다이 두께가 감소되고 BGA 피치가 감소된 전자 패키지들에 요구되는 휨 제어를 제공하지 않는다는 것을 명확하게 보여준다.
바이메탈 2-재료 스티프너는 더 밀집된 BGA 피치를 요구하는 미래의 얇은 다이 전자 패키지들 상에 휨 제어를 제공할 수 있다. 도 2는 바이메탈 2-재료 스티프너들을 사용하여 얇은 다이들의 SMT 동안 향상된 휨 제어를 제공할 수 있는 경우를 보여주는 모델링 데이터를 도시한다.
구체적으로, 도 2는 (a) 스틸; (b) 알루미늄; 및 (c) 스틸/알루미늄 바이메탈 스트립 및 휨에 대한 25℃ 및 200℃ 초과의 P-V 피크-대-밸리 휨을 예로서 도시한다. 도 2는 모놀리식 스티프너와 비교하여 바이메탈 2-재료 스티프너를 사용할 때 피크-대-밸리 휨에서의 현저한 감소(~35%)를 추가로 도시한다.
예로서, 피크는 일 방향에서 가장 큰 편향과 동일할 수 있고, 밸리는 반대 방향에서 가장 큰 편향과 동일할 수 있다. 측정된 편향은 피크(또는 밸리)가 전자 패키지의 편향되지 않은 상태로부터 평면을 벗어난 거리로 간주될 수 있다.
바이메탈 스티프너 재료들 및 두께들은, 바이메탈 2-재료 스티프너 높이가 다이 두께를 초과하지 않도록 상이한 다이 두께에 대해 선택될 수 있다. 따라서, 다이의 후면은 기판(예를 들어, 히트 싱크)에 열적으로 부착되도록 노출될 수 있다.
전술한 바와 같이, 도 2에 도시된 바와 같은 모델링 데이터는 고온 휨에 대한 상당한 개선(스틸보다는 35% 우수하고 알루미늄보다는 45% 우수함)을 입증한다. 실온의 휨은 또한 2개의 모놀리식 스티프너들보다 상당히 우수하다(스틸보다는 35% 우수하고 알루미늄보다는 7% 우수함). 모델링은 단순성을 위해 바이메탈의 경우 두 금속들에 대해 동일한 두께(100㎛)를 가정했다.
일부 형태들에서, 휨에서의 추가 감소는 두 금속들의 두께 및 다른 재료 특성들을 조정함으로써 달성될 수 있다. 예로서, 2가지 재료들이 상이한 CTE로 선택될 수 있는데, 이 경우 스티프너가 상이한 온도들에 노출될 때 전자 패키지의 예상되는 휨을 저지하는 벤딩 모멘트를 포함하도록 적절한 재료가 상부에 놓인다. 또한, 다층 금속 스티프너 시스템들을 사용함으로써 훨씬 우수한 성능이 달성될 수 있다.
얇은 다이들에 대해 더 우수한 휨 제어를 제공하는 것 이외에도, 바이메탈 2-재료 스티프너는 모놀리식 스티프너들과 비교하여 더 작은 풋프린트를 요구할 수도 있다. 이런 더 작은 풋프린트는 스티프너들에게 더 작은 접근 금지 구역(keep out zone)(KOZ)을 제공할 수 있다. 더 소형의 KOZ 축소는 전자 패키지의 휨 제어를 손상시키지 않으면서 전자 패키지의 폼 팩터를 감소시킬 수 있다.
도 3은 바이메탈(예를 들어, 알루미늄 및 스테인리스 스틸) 및 모놀리식(예를 들어, 스테인리스 스틸) 스티프너들에 대한 스티프너의 폭을 감소시킴으로써 피크-대-밸리 휨에서의 변화를 도시한다. 좁은 바이메탈 2-재료 스티프너에 대한 피크-대-밸리 휨은 전체 모놀리식 스티프너에 대한 휨보다 여전히 낮다는 점에 유의해야 한다.
구체적으로, 도 3에서의 모델링 데이터는 2-재료 스티프너의 폭을 ~50%만큼 감소시킨 후에도, 바이메탈 2-재료 스티프너의 델타 휨(delta warpage)(25-260℃)이 전체 폭 모놀리식 스티프너보다 작다는 것을 보여준다. 도 3은 170㎛ 얇은 다이/스티프너 상에서 획득된 모델링 데이터를 도시한다. 도 3은 좁은(모든 측면들에서 650μm) 바이메탈 2-재료 스티프너에 대한 델타 휨(25-260℃)이 전체(2개의 측면들 상에서는 1250㎛이고 다른 2개의 측면들 상에서는 더 큼) 모놀리식 스티프너의 휨보다 낮다는 것을 추가로 예시한다.
일부 형태들에서, 바이메탈 2-재료 스티프너는 전자 패키지의 고온 휨을 낮추기 위해 사용될 수 있다. 전자 패키지의 고온 휨을 낮추는 것은 더 높은 온도에서 바이메탈 시트들을 접합(joining)함으로써 달성될 수 있고, 이는 접합 온도에서 평평한 스티프너들을 생성할 것이다. 더 높은 온도에서 바이메탈 시트들을 접합하는 것이 온도들의 범위에 걸친 휨의 양을 변화시키지 않을 수 있지만, 전자 패키지 설계 및 원하는 휨 요구사항들에 따라 휨을 제어하기 위한 다른 방식을 제공할 수 있다.
또한, 본 명세서에 설명된 바이메탈 2-재료 스티프너들은, 스티프너가 기판에 접지될 필요가 있는 경우에 그러한 스티프너를 제공할 수 있다. 도 4는, 금속 접착제(예를 들어, 땜납)를 스테인리스 스틸에 부착시키는 것이 어려울 수 있지만, 바이메탈 재료에 대한 재료들은 스티프너가 전기를 전도하는 것을 용이하게 하기 위해 전도성 접착제와 전기적/화학적/금속학적 조인트들을 형성하도록 선택될 수 있음을 도시한다.
도 4에 도시된 예시적인 형태에서, 바이메탈 스티프너는, 스티프너들이 기판에 접지될 필요가 있는 상황들에서 부가적인 이점을 제공할 수 있다. 스테인리스 스틸에 금속 접착제(예를 들어, 땜납)를 부착시키는 것이 종종 어려울 수 있지만, 바이메탈 재료들은 전도성 접착제와의 전기 전도성 조인트들을 형성하도록 선택되고 배열될 수 있다.
도 4는 예시적인 전자 패키지의 일부를 도시하는 확대도이다. 도 5는 도 4에 도시된 전자 패키지의 확대된 부분에 대한 전체 전자 패키지를 도시한다.
도 4 및 도 5에 도시된 바와 같이, 전자 패키지(40)는 기판(41) 및 기판(41)에 부착된 다이(42)(도 5 참조)를 포함한다. 전자 패키지(40)는 다이(42)에 인접한 기판(41)에 부착되는 스티프너(43)를 더 포함한다. 스티프너(43)는 하나의 재료로 이루어진 제1 층 (44) 및 상이한 재료로 이루어진 제2 층(45)으로 형성된다.
일부 형태들에서, 스티프너(43)는 다이(42)를 완전히 둘러싸고 있다. 다른 형태들에서, 스티프너(43)는 다이(42)를 부분적으로 둘러쌀 수 있다. 스티프너(43)가 다이(42) 전체를 둘러싸고 있는지에 대한 결정은 (다른 요인들 중에서) 전자 패키지(40)의 풋프린트 설계에 부분적으로 의존할 것이다.
또한, 스티프너(43)는 다이(42)와 동심일 수 있다. 스티프너(43)는 또한 다이(42)와 부분적으로 동심일 수 있다.
일부 형태들에서, 스티프너(43)는 실질적으로 균일한 단면을 가질 수 있다. 다른 형태들에서, 스티프너(43)의 단면은 크기가 변할 수 있다. 예로서, 스티프너(43)의 2개의 대향 측면들은 하나의 타입의 단면을 가질 수 있고, 다른 2개의 대향 측면들은 다른 타입의 단면을 가질 수 있다.
또한, 제1 층(44)은 제2 층(45)과 동일한 크기일 수 있다. 전자 패키지(43)의 형태들은 제1 층(44) 및 제2 층(45)이 상이한 크기들인 경우를 고려한 것임에 유의해야 한다.
또한, 제1 층(44)은 제2 층(45)과 상이한 두께를 가질 수 있다. 다른 형태들에서, 제1 층(44)은 제2 층(45)과 동일한 두께일 수 있다. 제1 층(44)과 제2 층(45)의 상대적인 두께들은 (다른 요인들 중에서) 다이(42) 두께, 패키지 치수들 및 스티프너(43)에 대한 이용 가능한 풋프린트에 부분적으로 의존할 것이다.
일부 형태들에서, 제1 층(44)은 알루미늄으로 이루어질 수 있고, 제2 층(45)은 스테인리스 스틸로 이루어질 수 있다. 다른 형태에서, 제1 층(44)은 니켈 합금으로 이루어질 수 있고, 제2 재료는 망간-구리-니켈 합금으로 이루어질 수 있다. 제1 층(44) 및 제2 층(45)에 대해 다양한 재료들이 고려될 수 있음에 유의해야 한다. 제1 층(44) 및 제2 층(45)의 선택을 결정하는 요인들 중 일부는, (다른 요인들 중에서) (i) 다이 두께; (ⅱ) 패키지 치수들; (ⅲ) 패키지 휨; (ⅳ) 스티프너(43)의 이용 가능한 풋프린트; (v) 제조의 용이성; 및/또는 (ⅵ) 비용을 포함한다.
도 6은 전자 패키지(40)의 다른 예시적인 형태를 도시한다. 도 6에 도시된 예시적인 전자 패키지(40)에서, 전자 패키지(40) 내의 스티프너(43)는 제1 층(44) 및 제2 층(45)과 상이한 재료로 이루어진 제3 층(46)을 포함한다. 제1 층(44), 제2 층(45) 및 제3 층(46)의 상대적 크기 및 두께들은 전술한 많은 요인들에 부분적으로 의존할 것임에 유의해야 한다.
도 4 및 도 6에 도시된 바와 같이, 전자 패키지(40)는 기판(41)을 스티프너(43)의 제1 층(44)에 고정하는 전도성 접착제(47)를 더 포함할 수 있다. 제1 층(44)은, 제1 층(44)과 전도성 접착제(47)가 함께 전기적으로 접속되도록 전기 전도성 재료로 형성된다.
일부 형태들에서, 전자 패키지(40)의 기판(41)은 접지 평면(48)을 포함하여, 전도성 접착제(47)가 스티프너(43)의 제1 층(44)을 접지 평면(48)에 전기적으로 접속하게 한다.
도 4 및 도 6에 도시된 바와 같이, 기판(41)의 상부 표면은 땜납 레지스트(49)를 포함할 수 있어, 접지 평면(48)이 땜납 레지스트(49)를 통해 노출된다. 접지 평면(48)이 땜납 레지스트(49)를 통해 노출되는 정도는 전도성 접착제(47)의 타입 및 스티프너(43)의 제1 층(44)의 크기에 부분적으로 의존할 수 있다.
일부 형태들에서, 부가적인 유기 및 무기 층들은 땜납 레지스트(49)의 일부로서 포함될 수 있다. 전자 패키지(40)에 포함되는 땜납 레지스트(49) 타입은 (다른 요인들 중에서) 제조 고려 사항들, 및 전도성 접착제(47) 및 패키지 기판(41)에 사용되는 재료들의 타입들에 부분적으로 의존할 것이다.
일부 형태들에서, 스티프너(43)가 기판(41)에 부착되기 전에(또는 후에) 제1 층(44)은 제2 층(45)에 본딩될 수 있다. 예로서, 제1 층(44)은, 제1 층(44)을 제2 층(45)에 적층(예를 들어, 롤링)하고/하거나 제1 층(44) 및 제2 층(45)을 제1 층(44) 및 제2 층(45) 중 다른 하나에 도금함으로써 제2 층(45)에 본딩될 수 있다.
스티프너(43)는 피크-대-밸리 휨을 개선하기 위해 전체 전자 패키지의 벤딩 모멘트에 대항하도록 구성될 수 있다. 스티프너(43)에 대한 선택된 재료들의 상대적인 두께, 열팽창 계수(co-efficient of thermal expansion)(CTE) 및 다른 재료 특성들은, 특히 얇은 다이들의 SMT 동안 원하는 휨 특성들을 제공하도록 선택될 수 있다. 예로서, 제1 재료 및 제2 재료의 CTE, 두께 및 다른 재료 특성들은 전체 피크-대-밸리 휨을 개선하기 위해, 특히 고온에서 전자 패키지 휨에 대항 모멘트를 제공하도록 조정될 수 있다.
휨 예
휨 모델링은 270㎛ 두께의 10 x 10mm 다이를 갖는 20 x 20mm 코어리스 기판 상에서 수행되었다. 모델링된 스티프너의 두께와 폭은 각각 200μm와 2mm이다.
도 7a 및 도 7b는 바이메탈 스티프너 시스템 상의 (a) 실온 및 (b) 고온 휨을 도시한다. 이미지들은 휨을 강조하기 위해 30배 과장되었다.
이 개요는 본 주제의 비제한적인 예들을 제공하기 위한 것이며, 배타적인 또는 포괄적인 설명을 제공하기 위한 것이 아니다. 상세한 설명은 전자 패키지들에 대한 추가 정보를 제공하기 위해 포함된다.
본 명세서에 개시된 전자 패키지를 보다 잘 예시하기 위해, 예들에 대한 비제한적인 리스트가 이하에 제공된다:
예 1은 전자 패키지를 포함한다. 전자 패키지는 기판, 및 기판에 부착된 다이를 포함한다. 다이에 인접한 기판에 부착된 스티프너는 하나의 재료로 이루어진 제1 층 및 상이한 재료로 이루어진 제2 층으로 형성된다.
예 2는 예 1의 전자 패키지를 포함하며, 스티프너는 다이를 둘러싼다.
예 3은 예들 1-2 중 어느 한 예의 전자 패키지를 포함하며, 스티프너는 전도성 접착제로 기판에 고정되고, 스티프너의 제1 층은 전도성 접착제와 결합하고, 제1 층은 전기 전도성 재료로 형성된다.
예 4는 예들 1-3 중 어느 한 예의 전자 패키지를 포함하며, 제1 재료는 제1 열팽창 계수(CTE)를 갖고, 제2 재료는 제1 재료보다 낮은 CTE를 가지며, 스티프너는 온도 변화가 전자 패키지에 가해질 때 전자 패키지의 휨에 실질적으로 대항하는 벤딩 모멘트를 가진다.
예 5는 예들 1-4 중 어느 한 예의 전자 패키지를 포함하며, 스티프너는 실질적으로 균일한 단면을 갖는다.
예 6은 예들 1-5 중 어느 한 예의 전자 패키지를 포함하며, 제1 층은 제2 층과 동일한 크기이다.
예 7은 예들 1-6 중 어느 한 예의 전자 패키지를 포함하며, 제1 층은 제2 층과 상이한 두께를 갖는다.
예 8은 예들 1-7 중 어느 한 예의 전자 패키지를 포함하며, 제1 층은 알루미늄이고, 제2 층은 스테인리스 스틸이다.
예 9는 예들 1-8 중 어느 한 예의 전자 패키지를 포함하며, 스티프너는 제1 층 및 제2 층과 상이한 재료로 이루어진 제3 층을 포함한다.
예 10은 전자 패키지를 포함한다. 전자 패키지는 기판, 및 기판에 부착된 다이를 포함한다. 스티프너는 전도성 재료로 이루어진 제1 층, 상이한 재료로 이루어진 제2 층, 및 기판을 스티프너의 제1 층에 고정하는 전도성 접착제로 형성된다.
예 11은 예 10의 전자 패키지를 포함하며, 스티프너는 다이를 둘러싼다.
예 12는 예들 10-11 중 어느 한 예의 전자 패키지를 포함하며, 스티프너는 다이와 동심이다.
예 13은 예들 10-12 중 어느 한 예의 전자 패키지를 포함하며, 기판은 접지 평면을 포함하고, 전도성 접착제는 스티프너의 제1 층을 접지 평면에 전기적으로 접속한다.
예 14는 예들 10-13 중 어느 한 예의 전자 패키지를 포함하며, 기판의 상부 표면은 땜납 레지스트를 포함하고, 접지 평면은 땜납 레지스트를 통해 노출된다.
예 15는 예들 10-14 중 어느 한 예의 전자 패키지를 포함하며, 제1 층은 제2 층에 본딩된다.
예 16은 예들 10-15 중 어느 한 예의 전자 패키지를 포함하며, 스티프너는 실질적으로 균일한 단면을 가지며, 제1 층은 제2 층과 동일한 크기이다.
예 17은 예들 10-16 중 어느 한 예의 전자 패키지를 포함하며, 제1 층은 알루미늄이고, 제2 층은 스테인리스 스틸이다.
예 18은 전자 패키지를 포함한다. 전자 패키지는 기판, 및 기판에 부착된 다이를 포함한다. 스티프너는 자신이 다이를 둘러싸도록 기판에 부착되고, 스티프너는 알루미늄 층, 및 상이한 재료로 이루어진 제2 스테인리스 스틸 층으로 형성되고, 스티프너는 실질적으로 균일한 단면을 가지며, 알루미늄 층은 스테인리스 스틸 층과 동일한 크기이다.
예 19는 예 18의 전자 패키지를 포함하며, 기판은 접지 평면, 및 스티프너의 알루미늄 층이 접지 평면에 전기적으로 접속되도록 스티프너의 알루미늄 층을 접지 평면에 고정하는 전도성 접착제를 포함한다.
예 20은 예들 18-19 중 어느 한 예의 전자 패키지를 포함하며, 기판의 상부 표면은 땜납 레지스트를 포함하고, 접지 평면은 땜납 레지스트를 통해 노출된다.
전술한 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면들에 대한 참조를 포함한다. 도면들은, 예시로서, 본 발명이 실시될 수 있는 구체적인 실시예들을 도시하고 있다. 이러한 실시예들은 또한 본 명세서에서 "예들"로도 언급된다. 이러한 예들은 도시되거나 설명된 것들 이외의 요소들을 포함할 수 있다. 그러나, 본 발명자들은 또한, 이러한 도시되거나 설명된 요소들만이 제공되는 예들을 고려한다. 게다가, 본 발명자들은 또한, 특정한 예(또는 그것의 하나 이상의 양태들)에 대한, 또는 본 명세서에 도시되거나 설명된 다른 예들(또는 그것의 하나 이상의 양태들)에 대한, 도시되거나 설명된 요소들(또는 그것의 하나 이상의 양태들)의 임의의 조합 혹은 치환을 사용하는 예들을 고려한다.
본 문헌에서, "하나(a 또는 an)"라는 용어들은, 특허 문헌들에서 흔한 것으로, "적어도 하나" 또는 "하나 이상"의 임의의 다른 인스턴스들 또는 사용들에 독립적인, 하나 또는 하나보다 많은 것을 포함하는데 사용된다. 본 문헌에서, "또는(or)"이라는 용어는 비배타적 또는(nonexclusive or)을 말하는데 사용되는 것으로, "A 또는 B"는, 달리 표시되지 않는 한, "A이지만 B는 아닌", "B이지만 A는 아닌", 및 "A 및 B"를 포함한다. 본 문헌에서, "포함하는(including)" 및 "여기에서(in which)"라는 용어는 "포함하는(comprising)" 및 "여기에서(wherein)"라는 각각의 용어들의 평이한 영어 등가물들로서 사용된다. 또한, 이하의 청구항들에서, "포함하는(including 및 comprising)"이라는 용어는 개방형으로, 즉, 청구항 내의 그러한 용어 이후에 열거되는 것들 외의 요소들을 포함하는 시스템, 디바이스, 아티클, 컴포지션, 포뮬레이션, 또는 프로세스가 여전히 해당 청구항의 범위 내에 속하는 것으로 간주된다. 또한, 이하의 청구항들에서, 용어들 "제1", "제2", 및 "제3" 등은 단순히 라벨(label)들로 사용되고, 그들 대상들에 수치적 요건들을 부과하기 위해 의도되는 것은 아니다.
상기 설명은 예시적인 것으로 의도된 것이지, 제한적인 것이 아니다. 예를 들어, 전술한 예들(또는 그들의 하나 이상의 양태들)은 서로 조합하여 사용될 수 있다. 다른 실시예들은, 예를 들어 상기 설명의 검토시 본 기술분야의 통상의 기술자에 의해 사용될 수 있다.
또한, 상기 상세한 설명에서는, 본 개시내용을 간소화하기 위해 다양한 피처들이 함께 그룹화될 수 있다. 이것은 청구되지 않은 개시된 피처가 임의의 청구항에 필수적임을 의도하는 것으로 해석되어서는 안 된다. 오히려, 발명의 요지는 특정한 개시된 실시예의 모든 피처들보다 적은 것에 있을 수 있다. 따라서, 후속하는 청구항들은 이에 의해 본 상세한 설명에 통합되고, 각각의 청구항은 별개의 실시예로서 자립하고, 이러한 실시예들은 다양한 조합들 또는 치환들에서 서로 결합될 수 있다고 고려된다. 본 발명의 범위는, 첨부된 청구항들과 동등한 권리가 있는 균등물들의 전체 범위와 함께, 이러한 청구항들을 참조하여 결정되어야 한다.

Claims (20)

  1. 삭제
  2. 삭제
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  9. 삭제
  10. 전자 패키지로서,
    기판;
    상기 기판에 부착된 다이;
    전도성 재료로 이루어진 제1 층, 및 상이한 재료로 이루어진 제2 층으로 형성된 스티프너; 및
    상기 기판을 상기 스티프너의 제1 층에 고정하는 전도성 접착제
    를 포함하고, 상기 기판은 접지 평면을 포함하고, 상기 전도성 접착제는 상기 스티프너의 상기 제1 층을 상기 접지 평면에 전기적으로 접속하며, 상기 기판의 상부 표면은 땜납 레지스트(solder resist)를 포함하고, 상기 접지 평면은 상기 땜납 레지스트를 통해 노출되는 전자 패키지.
  11. 제10항에 있어서, 상기 스티프너는 상기 다이를 둘러싸는 전자 패키지.
  12. 제10항에 있어서, 상기 제1 층 및 상기 제2 층은 각각 상기 다이와 동심인 전자 패키지.
  13. 삭제
  14. 삭제
  15. 제10항에 있어서, 상기 제1 층은 상기 제2 층에 본딩되는 전자 패키지.
  16. 제10항에 있어서, 상기 스티프너는 실질적으로 균일한 단면을 가지며, 상기 제1 층은 상기 제2 층과 동일한 크기인, 전자 패키지.
  17. 제10항에 있어서, 상기 제1 층은 알루미늄이고, 상기 제2 층은 스테인리스 스틸인, 전자 패키지.
  18. 전자 패키지로서,
    기판;
    상기 기판에 부착된 다이 - 상기 기판은 접지 평면을 포함하고, 상기 기판의 상부 표면 상에 땜납 레지스트를 추가로 포함하여 상기 접지 평면이 상기 상부 표면의 땜납 레지스트을 통해 노출됨 -;
    스티프너로서, 상기 스티프너가 상기 다이를 둘러싸도록 상기 기판에 부착되는 스티프너 - 상기 스티프너는 알루미늄 층, 및 상이한 재료로 이루어진 제2 스테인리스 스틸 층으로 형성되고, 상기 스티프너는 실질적으로 균일한 단면을 가지며, 상기 알루미늄 층은 상기 스테인리스 스틸 층과 동일한 크기임 -; 및
    상기 스티프너의 상기 알루미늄 층이 상기 접지 평면에 전기적으로 접속되도록 상기 스티프너의 상기 알루미늄 층을 상기 접지 평면에 고정하는 전도성 접착제
    를 포함하는 전자 패키지.
  19. 제18항에 있어서, 상기 알루미늄 층 및 상기 제2 스테인리스 스틸 층은 각각 상기 다이와 동심인 전자 패키지.
  20. 삭제
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