KR102550456B1 - 웨이퍼 평가 방법 및 에피택셜 웨이퍼의 제조 방법 - Google Patents

웨이퍼 평가 방법 및 에피택셜 웨이퍼의 제조 방법 Download PDF

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신에쯔 한도타이 가부시키가이샤
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Abstract

[과제] 웨이퍼 표면에 대한 에피택셜 반응 또는 에칭 반응에 의해 생기는 웨이퍼 이면의 요철이 데포 반응과 에칭 반응의 어느 쪽에 기인하고 있는지를 평가할 수 있는 방법을 제공한다.
[해결 수단] SOI 웨이퍼를 준비하고(S1), SOI 웨이퍼의 SOI층의 두께를 측정한다(S2). SOI층이 서셉터측을 향하도록 SOI 웨이퍼를 상하 반전하여 서셉터에 재치하고 에피택셜 반응 또한 에칭 반응을 행한다(S3, S4). 반응 후의 SOI 웨이퍼를 SOI층이 위를 향하도록 상하 반전하고, SOI층의 두께를 측정한다(S5, S6). 반응 전후에서의 SOI층의 두께의 차분을 구함으로써, 웨이퍼 이면에 있어서의 데포 반응과 에칭 반응의 면내 분포를 얻는다(S7). 또한 얻어진 면내 분포에 기초하여 이 면내 분포를 균일화하는 에피택셜 성장을 위한 프로세스 조건을 구하고, 그 프로세스 조건에 기초하여 제품 기판 위에 에피택셜 성장을 행한다.

Description

웨이퍼 평가 방법 및 에피택셜 웨이퍼의 제조 방법{METHOD FOR EVALUATING WAFER AND METHOD FOR MANUFACTURING EPITAXIAL WAFER}
본 발명은 서셉터에 재치한 웨이퍼 표면에 대한 데포 반응(데포지션(막)을 퇴적시키는 반응) 또는 에칭 반응에 따라 일어나는, 이 웨이퍼의 이면에서의 반응을 평가하는 방법 및 에피택셜 웨이퍼의 제조 방법에 관한 것이다.
반도체 디바이스의 고집적화에 따라, 원료가 되는 웨이퍼에 요구되는 품질이 더한층 높아지고 있다. 에피택셜 웨이퍼의 경우, 표면에 기상 성장시키는 에피택셜층의 막 두께 분포의 평탄화 이외에도 이면(에피택셜층이 형성되는 측과 반대측의 웨이퍼 표면)의 요철의 평활화가 편평도(flatness) 품질 개선의 아이템 중 하나로 되어 있다.
웨이퍼의 이면에는 통상 적극적인 원료의 공급이 행해지지 않기 때문에, 표면에서 일어나는 것과 같은 큰 반응은 발생하지 않지만 미소하게 데포 반응과 에칭 반응이 공존하여, 서셉터의 디자인에 상관된 요철이 발생해 버린다. 반응의 조건이나 서셉터의 디자인에 따라 이 요철의 정도는 변화된다. 요철의 평가 방법으로서는 WaferSight2(KLA-Tencor사)와 같은 평탄도 테스터의 나노 토폴로지 해석 기능으로 시각적, 수치적으로 확인할 수 있다.
또한, 하기 특허문헌 1에는, 에피택셜 성장 전후에서의 웨이퍼 끝부의 형상의 변화를 평가하는 방법이 개시되어 있다.
일본 특개 2015-126010호 공보
그렇지만, WaferSight2의 나노 토폴로지로부터 얻어지는 정보는 높이의 변위량에 해당되기 때문에, 요철이 있어도 그것이 데포 반응에 의해 발생한 것인지 에칭 반응에 의해 발생한 것인지 구별이 되지 않는다고 하는 과제가 있었다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 에피택셜 반응 또는 에칭 반응에 의해 생기는, 웨이퍼 이면(웨이퍼의 서셉터측의 표면)의 요철이 데포 반응과 에칭 반응의 어느 쪽에 기인하고 있는지를 평가할 수 있는 웨이퍼 평가 방법과, 웨이퍼 이면을 평탄화한 에피택셜 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 웨이퍼 평가 방법은,
미리 두께를 알고 있는 두께 기지층을 표면에 갖고, 상기 두께 기지층을 포함하는 복수의 층이 적층된 웨이퍼를 준비하는 준비 공정과,
상기 두께 기지층이 서셉터에 대향하도록 상기 웨이퍼를 상기 서셉터에 재치한 상태에서, 상기 웨이퍼의, 상기 두께 기지층과 반대측의 표면에 대하여 막을 퇴적시키는 반응 또는 에칭 반응을 행하는 반응 공정과,
상기 반응 공정 후, 상기 두께 기지층의 두께를 측정하는 측정 공정과,
상기 반응 공정 전후에서의 상기 두께 기지층의 두께의 변화를 평가하는 평가공정
을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 상기 비교 공정에 의해, 반응 공정 후의 두께 기지층의 두께가 반응 공정 전에 비해 커졌는지 작아졌는지를 알 수 있고, 상기 비교 공정에서의 비교 결과에 기초하여 웨이퍼 이면의 요철이 데포 반응과 에칭 반응의 어느 쪽에 기인하고 있는지를 평가할 수 있다.
또한 상기 비교 공정에서는 상기 두께 기지층의 전체면에 걸쳐 상기 반응 공정 전후에서의 상기 두께 기지층의 두께를 비교한다. 이것에 의해, 웨이퍼 이면의 전체면에 있어서 데포지션부와 에칭부가 어떻게 분포하고 있는지를 평가할 수 있다. 또한, 본 발명에서는, 베이스 기판 위에 다른 층이 형성된 웨이퍼에 있어서의 베이스 기판도 「층」의 개념에 포함된다.
또한, 상기 웨이퍼는 실리콘 기판 위에 산화막과 실리콘층이 이 순서로 형성된 SOI(Silicon On Insulator) 웨이퍼이며, 상기 두께 기지층은 상기 실리콘층이라고 할 수 있다.
또한 본 발명의 에피택셜 웨이퍼의 제조 방법은 본 발명의 웨이퍼 평가 방법에 의해 얻어진, 상기 반응 공정 전후에서의 상기 두께 기지층의 두께 변화량의 면내 분포에 기초하여, 상기 면내 분포를 균일화하는 에피택셜 성장을 위한 프로세스 조건을 구하고, 그 프로세스 조건에 기초하여 제품 기판 위에 에피택셜 성장을 행하는 것을 특징으로 한다.
이것에 의하면, 웨이퍼 이면에 있어서의 데포지션량 또는 에칭량의 면내 분포를 균일화한 에피택셜 웨이퍼, 즉 웨이퍼 이면을 평탄화한 에피택셜 웨이퍼를 얻을 수 있다.
도 1은 에피택셜 성장 장치의 개략 구성을 나타낸 도면이다.
도 2는 웨이퍼 이면의 데포 반응과 에칭 반응의 면내 분포를 얻는 수순을 나타낸 플로우차트이다.
도 3은 웨이퍼 이면의 데포 반응과 에칭 반응의 면내 분포의 측정에 있어서 각 공정에서의 SOI 웨이퍼의 모습을 나타낸 도면이다.
도 4는 상하 램프의 파워비를 변경했을 때에 있어서의 웨이퍼 이면의 데포 반응과 에칭 반응의 면내 분포를 나타낸 도면이다.
도 5는 SOI 웨이퍼의 표면에서 에칭 반응을 행한 경우에 있어서의 웨이퍼 이면의 데포 반응의 면내 분포를 나타낸 도면이다.
도 6은 도 5와 동일한 웨이퍼에 있어서의 웨이퍼 이면의 에칭 반응의 면내 분포를 나타낸 도면이다.
(발명을 실시하기 위한 형태)
다음에 본 발명의 실시형태를 도면을 참조하면서 설명한다. 우선, 도 1을 참조하여 에피택셜 성장 장치의 구성을 설명한다. 도 1의 에피택셜 성장 장치(1)는 1장의 웨이퍼(W)에 대하여 그 표면에 실리콘 에피택셜층을 기상 성장시키는 장치이다.
에피택셜 성장 장치(1)는 투명 석영 부재 등으로 구성된 반응로(2)를 구비한다. 반응로(2) 내에는, 에피택셜 성장시키는 웨이퍼(W)를 재치하기 위한 서셉터(3)가 배치되어 있다. 서셉터(3)는, 예를 들면, SiC제이거나, 흑연 기재에 SiC 코팅이 시행된 것이거나 한다. 서셉터(3)는 원반 형상으로 형성되고, 상면 및 하면이 수평이 되도록 배치된다. 서셉터(3)의 상면에는 오목부(31)가 형성되어 있고, 이 오목부(31)에 웨이퍼(W)가 재치된다. 또한, 도 3(c)에 도시하는 바와 같이, 오목부(31)의 바닥면은 외주부에 비해 중앙부쪽이 깊은 형상으로 형성되어 있다. 그리고, 웨이퍼(W)의 외주부가 오목부(31)의 바닥면의 외주부에 지지되어 있고, 웨이퍼(W)의 중앙부는 오목부(31)의 바닥면에 접촉하고 있지 않다. 즉, 웨이퍼(W)와 오목부(31)의 바닥면 사이에는 공간이 형성되어 있다. 또한, 오목부(31)의 형상은 도 3(c)의 형상에 한정되지 않고, 웨이퍼(W) 이면의 전체면과 오목부(31)의 바닥면이 접촉하도록, 오목부(31)를 구성해도 된다.
또한 오목부(31)의 바닥면에는, 서셉터(3)의 이면까지 관통하는 구멍(도시외)이 형성되는 경우가 있다. 이 관통구멍은, 예를 들면, 웨이퍼(W)를 오목부(31)에 넣고 꺼낼 때에, 웨이퍼(W)의 이면을 선단으로 지지하여 웨이퍼(W)를 승강시키는 리프트 핀의 삽입구멍이다.
서셉터(3)의 이면은 서포트 샤프트(8)에 의해 지지되어 있다. 서포트 샤프트(8)는 그 축선(L1)이 서셉터(3)의 중심에 교차하도록 설치된다. 서포트 샤프트(8)에는 이것을 회전시키는 구동부(도시외)가 접속되어 있다. 에피택셜 성장 시에는, 구동부에 의해 서포트 샤프트(8)가 회전함으로써 서셉터(3) 및 이것에 재치된 웨이퍼(W)는 서포트 샤프트(8)의 축선(L1) 둘레로 회전한다.
반응로(2)의 상하에는 에피택셜 성장시에 웨이퍼(W)를 에피택셜 성장 온도(예를 들면, 900∼1200℃)로 가열하는 램프(6, 7)가 배치되어 있다. 이들 상측 램프(6), 하측 램프(7)의 파워는 개별적으로 제어 가능하게 되어 있다. 바꿔 말하면, 상측 램프(6)와 하측 램프(7)의 파워비를 변경 가능하게 되어 있다.
반응로(2)의 수평 방향에 있어서의 일단측에는 가스 공급구(4)가 설치되고, 그 가스 공급구(4)가 설치된 측과 반대측에는 가스 배출구(5)가 설치되어 있다. 가스 공급구(4)는 서셉터(3)보다 상측에 형성되어 있다. 가스 공급구(4)로부터는, 실리콘 단결정 박막(실리콘 에피택셜층)의 원료가 되는 실리콘 소스 가스(구체적으로는 트라이클로로실레인(TCS) 등의 실레인계 가스), 실리콘 소스 가스를 희석하기 위한 캐리어 가스(예를 들면, 수소), 및 에피택셜층의 도전형이나 도전율을 조정하기 위한 도판트 가스(예를 들면, 보론이나 인을 포함하는 가스)를 포함하는 반응 가스가 도입된다. 가스 공급구(4)로부터 공급된 반응 가스는 반응로(2)의 내부 공간에서 대략 수평으로 회전 유지되는 웨이퍼(W)의 표면을 따라 흐른다. 그 후, 반응 가스는 가스 배출구(5)로부터 배출된다. 즉, 반응 가스는 가스 공급구(4)로부터 가스 배출구(5)를 향하여, 대략 수평으로 또한 일방향으로 흐른다.
이상이 에피택셜 성장 장치(1)의 구성이다. 여기에서, 웨이퍼(W)에 대하여 반응 가스에 근거하는 데포 반응(에피택셜 반응) 또는 에칭 반응을 행할 때, 반응 가스가 웨이퍼(W)와 오목부(31)의 간극이나 오목부(31)의 바닥면에 형성된 관통구멍을 통하여 웨이퍼(W)의 이면으로 돌아들어가, 그 이면에 대해서도 약간 데포 반응 또는 에칭 반응이 행해져 버린다. 이들 데포 반응, 에칭 반응에 의해, 웨이퍼 이면에, 반응 조건이나 서셉터(3)의 디자인에 상관된 요철이 발생해 버린다. 이 요철이 데포 반응과 에칭 반응의 어느 쪽에 기인한 것인지를 아는 것은 반응 조건의 최적화나 서셉터(3)의 디자인의 최적화에 대한 단서를 잡기 위한 중요한 요소가 된다고 생각된다.
그래서, 본 실시형태에서는, 도 2, 도 3의 수순에 따라 웨이퍼 이면의 요철이 데포 반응과 에칭 반응의 어느 쪽에 기인한 것인지를 평가한다. 이하, 도 2, 도 3의 수순을 설명한다.
우선, SOI 웨이퍼를 준비한다(S1). 도 3(a)에는, S1에서 준비하는 SOI 웨이퍼(10)의 단면도를 도시하고 있다. SOI 웨이퍼(10)는 실리콘 단결정의 층으로서 구성되는 베이스 기판(11)(이하 실리콘 기판이라고 함) 위에 실리콘 산화막(12)이 형성되고, 이 실리콘 산화막(12)의 위에 실리콘 단결정의 층으로서 구성되는 SOI층(13)이 형성된 구조를 갖는다. SOI층(13)의 두께는, 후술의 S4의 공정시에 SOI층(13)에 대하여 행해지는 에칭량보다도 큰 값으로 설정되는 것이 바람직하고, 구체적으로는, 예를 들면, 40nm 이상으로 설정된다.
SOI 웨이퍼(10)는 2개의 실리콘 단결정 기판의 일방에 산화막을 형성하고, 그 형성한 산화막을 사이에 끼고 실리콘 단결정 기판을 접합하고, 그 후, 일방의 실리콘 단결정 기판을 박막화하여 SOI층으로 함으로써 얻어진다.
다음에 SOI층(13)의 두께를 측정한다(S2). 이 두께는 어떤 방법으로 측정해도 되지만, 예를 들면, 측정 대상의 박막에 투광하여, 표면 반사광과 이면 반사광에 의한 간섭으로부터 막 두께를 측정하는 광학 간섭식 측정기에 의해, SOI층(13)의 두께를 측정한다. 또한 SOI층(13)의 표면의 전체면에 걸쳐 두께를 측정해도 되고, SOI층(13)의 두께 분포가 균일하면 일부만 두께를 측정하고, 그 일부의 두께를 가지고 SOI층(13) 전체의 두께로 해도 된다. 또한, S1, S2의 공정이 본 발명의 준비 공정에 상당한다. 또한 SOI층(13)이 본 발명의 두께 기지층에 상당한다.
다음에 도 3(b)에 도시하는 바와 같이, SOI층(13)이 아래를 향하고, 실리콘 기판(11)이 위를 향하도록, SOI 웨이퍼(10)를 상하 반전시킨다(S3).
다음에 반전시킨 상태에서 SOI 웨이퍼(10)를 도 1의 반응로(2)에 투입 및 서셉터(3)에 재치하고, SOI 웨이퍼(10)에 대하여 소정의 에피택셜 반응 레시피 또는 에칭 반응 레시피로 반응(데포 반응 또는 에칭 반응)을 행하게 한다(S4). 즉, 도 3(c)에 도시하는 바와 같이, SOI층(13)이 서셉터(3)의 오목부(31)의 바닥면에 대향하도록, SOI 웨이퍼(10)를 서셉터(3)에 재치한다. 그리고, 상하의 램프(6, 7)에 의해 실리콘 기판(11)의 표면을 소정 온도까지 승온시키고, 그 표면에 데포 반응 또는 에칭 반응을 행하게 하는 가스를 공급한다. 구체적으로는 데포 반응을 행하게 하는 경우에는, 예를 들면, 트라이클로로실레인이나 다이클로로실레인 등의 실리콘 소스 가스를 실리콘 기판(11)의 표면에 공급한다. 다른 한편, 에칭 반응을 행하게 하는 경우에는, 예를 들면, 염화 수소(HCl) 가스를 실리콘 기판(11)의 표면에 공급한다.
이때, 실리콘 기판(11)의 표면에 공급한 가스의 일부가 SOI층(13)의 표면측으로 돌아들어가, SOI층(13)의 표면에 대하여 약간 데포 반응 또는 에칭 반응을 생기게 한다. 예를 들면, 실리콘 기판(11)의 표면에 트라이클로로실레인(SiHCl3)을 캐리어 가스 H2와 함께 공급한 경우, SiHCl3+H2→Si+3HCl의 반응에 의해 발생한 Si와 HCl이 SOI층(13)측으로 돌아들어감으로써, SOI층(13)에는 데포 반응과 에칭 반응의 양쪽이 공존하여 발생한다. SOI층(13)에 있어서의 데포 반응 또는 에칭 반응이 발생하는 부위의 분포는 반응 조건(가스의 종류, 유량, 온도 등)이나 서셉터(3)의 디자인(오목부(31)의 깊이 등)에 따라 바뀐다. 또한, SOI층(13)의 서셉터(3)측의 표면과 반대측의 면에는, 산화막(12) 및 실리콘 기판(11)이 적층되어 있으므로, 이 반대측의 면에 대해서는 데포 반응 또는 에칭 반응은 발생하지 않는다. 또한, S3, S4의 공정이 본 발명의 반응 공정에 상당한다.
다음에, 도 3(d)에 도시하는 바와 같이, SOI층(13)이 위를 향하고, 실리콘 기판(11)이 아래를 향하도록, 반응 후의 SOI 웨이퍼(10)를 상하 반전시킨다(S5).
다음에, 도 3(e)에 도시하는 바와 같이, 반응 후의 SOI 웨이퍼(10)에 있어서의 SOI층(13)의 두께를 측정한다(S6). 이 두께는 어떤 방법으로 측정해도 되지만, 예를 들면, 광학 간섭식 측정기에 의해 SOI층(13)의 두께를 측정한다. 또한 SOI층(13)의 표면의 어느 범위에 걸쳐 두께를 측정할지는, SOI층(13)의 표면의 어느 범위에 걸쳐 데포 반응과 에칭 반응의 분포를 얻고 싶은지에 따라 결정된다. 예를 들면, SOI층(13)의 표면의 전체면에 걸쳐 데포 반응과 에칭 반응의 분포를 얻고 싶은 경우에는, SOI층(13)의 표면의 전체면에 걸쳐 두께를 측정한다. 또한, S5, S6의 공정이 본 발명의 측정 공정에 상당한다.
다음에 S2의 공정에서 얻어진 반응 전 두께(T1)와, S6의 공정에서 얻어진 반응 후 두께(T2)의 차분을 산출함으로써 S4의 공정에 따라 발생한 SOI층(13)의 면내에 있어서의 데포 반응, 에칭 반응의 분포를 얻는다(S7). 이때, SOI층(13)의 면내의 동일 좌표에 있어서의 반응 전 두께(T1)와 반응 후 두께(T2)의 차분을 산출한다. 또한, S7의 공정이 본 발명의 비교 공정에 상당한다.
이것에 의해, 반응 후 두께(T2)로부터 반응 전 두께(T1)를 뺄셈한 값(=T2-T1)이 플러스의 값이 되는 부위(14)(도 3(e) 참조)는 데포 반응이 발생했다고 평가할 수 있고, 마이너스의 값이 되는 부위(15)((도 3(e) 참조)는 에칭 반응이 발생했다고 평가할 수 있다. 즉, 에피택셜 반응 또는 에칭 반응에 있어서 웨이퍼 이면에 생기는 요철이 데포 반응과 에칭 반응의 어느 쪽에 기인하고 있는지를 평가할 수 있다.
또한, 웨이퍼 이면에 있어서의 데포 반응이 발생한 부위(14)(데포지션부)와 에칭 반응이 발생한 부위(15)(에칭부)의 분포를 앎으로써, 반응 조건의 최적화나 서셉터 디자인의 최적화에 대한 단서를 잡을 수 있게 된다. 구체적으로는, 예를 들면, S7의 공정에서 얻어진 웨이퍼 이면(SOI층(13))에 있어서의 데포지션량 또는 에칭량의 면내 분포에 기초하여, 이 면내 분포를 균일화하는 에피택셜 성장을 위한 프로세스 조건을 구하고, 그 프로세스 조건에 기초하여 제품 기판이 되는 실리콘 단결정 기판 위에 에피택셜 성장에 의해 실리콘 단결정의 층을 형성한다. 보다 구체적으로는, 예를 들면, 후술의 실시예 1과 같이, 상기 면내 분포가 균일하게 되는 상측 램프(6)의 파워와 하측 램프(7)의 파워의 비인 파워 최적비를 구하고, 그 파워 최적비에 기초하여 제품 기판 위에 에피택셜 성장을 행한다. 또한, 예를 들면, 후술의 실시예 2와 같이, 서셉터의 오목부의 바닥면에 다수의 딤플(작은 구덩이)을 형성하고, 상기 면내 분포가 균일하게 되는 딤플 깊이인 최적 딤플 깊이를 구하고, 그 최적 딤플 깊이를 갖는 서셉터를 사용하여 제품 기판 위에 에피택셜 성장을 행한다.
이와 같이, 본 실시형태에 의하면, 웨이퍼 이면에 있어서의 데포 반응과 에칭 반응의 면내 분포를 평가할 수 있다. 이 평가에서는, SOI 웨이퍼를 사용하고 있고, 이 SOI 웨이퍼의 양쪽 표면은 제품 기판의 양쪽 표면과 동일한 실리콘층의 표면으로 되어 있으므로, 제품 기판에 대한 웨이퍼 이면의 데포 반응과 에칭 반응의 면내 분포와 상관성이 높은 면내 분포를 얻을 수 있다. 또한 SOI 웨이퍼의 SOI층은 실리콘층과는 상이한 층인 산화막의 위에 형성되므로, SOI층의 두께를 용이하고 또한 정확하게 측정할 수 있다.
(실시예)
이하, 실시예를 들어 본 발명을 구체적으로 설명하지만, 이것들은 본 발명을 한정하는 것은 아니다.
(실시예 1)
도 1과 동일한 에피택셜 성장 장치를 사용하여, 도 2의 수순에 따라 웨이퍼 이면(SOI층)에 있어서의 데포지션량 또는 에칭량의 면내 분포를 구했다. 이때, S4의 공정에 있어서 SOI 웨이퍼에 공급한 실리콘 소스 가스를 DCS(다이클로로실레인)가스로 하여, SOI 웨이퍼의 실리콘 기판의 표면에 대하여 주로 데포 반응(에피택셜 반응)을 행하게 하도록 했다. 또한, 복수의 SOI 웨이퍼에 대하여 1장씩 도 2의 수순을 실시하고, 이때, 복수의 SOI 웨이퍼 사이에서 S4의 공정에 있어서의 상측 램프와 하측 램프의 파워비를 상이하게 했다.
도 4는 각 SOI 웨이퍼에 있어서의 이면(SOI층)의 데포지션량 또는 에칭량의 면내 분포를 도시하고 있다. 도 4에서는, 상측 램프와 하측 램프의 합계 파워에 대한 하측 램프의 파워의 비를 좌측으로부터 47%(Lwr 47), 51%(Lwr 51), 55%(Lwr 55), 59%(Lwr 59)로 했을 때의 각 면내 분포를 나타내고 있다.
도 4에 도시하는 바와 같이, 상하 램프의 파워비를 변경함으로써 면내 분포가 변화되고, 구체적으로는, 하측 램프의 파워비가 47%, 51%, 55%의 면내 분포에서는, 데포 반응에 비해 에칭 반응이 우세하게 되어 있어, 특히, 47%, 51%, 55%의 어느 것도 웨이퍼 외주부의 에칭량이 커지고 있지만, 저파워비일수록 웨이퍼 외주부의 에칭 반응이 촉진되고 있다.
한편, 하측 램프의 파워비가 59%의 면내 분포에서는 데포 반응이 우세로 되어 있다(엄밀하게는, 데포지션량을 플러스의 값, 에칭량을 마이너스의 값으로 나타내는 것으로 하여, 데포지션량 또는 에칭량이 -20nm∼+20nm의 범위에 포함되는 면내 분포로 되어 있다).
또한 하측 램프의 파워비가 커질수록 균일한 면내 분포로 되어 있다. 이 점에서, 웨이퍼 이면의 데포지션량 또는 에칭량의 면내 분포를 균일하게 하기 위해서는, 하측 램프의 파워비를 크게 하는 것이 바람직한 것을 알 수 있다.
(실시예 2)
도 1과 동일한 에피택셜 성장 장치를 사용하여, 도 2의 수순에 따라 웨이퍼 이면(SOI층)에 있어서의 데포지션량 및 에칭량의 면내 분포를 구했다. 이때, S4의 공정에 있어서 SOI 웨이퍼의 표면에 HCl 가스를 공급하고, SOI 웨이퍼의 실리콘 기판의 표면에 대하여 주로 에칭 반응을 행하게 하도록 했다. 실리콘 기판의 표면의 에칭량이 0.5㎛가 되도록 반응 조건(HCl 가스의 유량 등)을 설정했다. 또한 서셉터 오목부의 바닥면에 딤플을 다수 형성한 서셉터를 준비했다. 그리고, 이 서셉터를 사용하여 SOI 웨이퍼의 표면에 HCl 가스를 공급하여 반응시켰다.
도 5, 도 6은, SOI 웨이퍼의 표면에 HCl 가스를 공급했을 때의, SOI 웨이퍼의 이면(SOI층)에 있어서의 데포지션량 및 에칭량의 면내 분포를 나타내고 있다. 또한, 도 5, 도 6의 면내 분포는 동일한 SOI 웨이퍼에 있어서의 면내 분포를 나타내고 있다. 구체적으로는 도 5는 데포 반응의 관점에서 표시한 면내 분포를 나타내고 있으며, 착색 부분은 데포 반응이 발생한 부분을 나타내고 있고, 흰 부분은 에칭 반응이 발생한 부분을 나타내고 있다. 도 5의 착색 부분에서는 색의 농담에 따라 데포지션량의 차이를 나타내고 있다(도 5 중의 눈금을 참조). 도 6은 에칭 반응의 관점에서 표시한 면내 분포를 나타내고 있으며, 착색 부분은 에칭 반응이 발생한 부분을 나타내고 있고, 흰 부분은 데포 반응이 발생한 부분을 나타내고 있다. 도 6의 착색 부분에서는 색의 농담에 따라 에칭량의 차이를 나타내고 있다(도 6 중의 눈금을 참조).
도 5에 나타내는 바와 같이, 표면측에서 에칭 반응을 행하고 있었다고 해도, 이면측에서는 데포 반응도 발생하고 있는 것을 알 수 있다. 또한 서셉터의 딤플 깊이를 변경한 바, 도 5, 도 6의 면내 분포가 변화되고, 구체적으로는, 도 5, 도 6의 예보다도 더욱 에칭 반응이 우세하게 되어 있는 면내 분포가 얻어졌다. 이와 같이, 딤플 깊이를 변경함으로써, 웨이퍼 이면에 있어서의 데포 반응과 에칭 반응의 밸런스를 변경할 수 있다.
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 얻을 수 있는 것은, 어떠한 것이었다고 해도 본 발명의 기술적 범위에 포함된다.
또한 상기 실시형태에서는 SOI 웨이퍼를 사용하여 웨이퍼 이면의 데포 반응과 에칭 반응의 면내 분포를 평가하는 예를 나타냈지만, SOI 웨이퍼 이외의 복수층이 적층된 웨이퍼를 사용하여 그 평가를 행해도 된다. 이 경우, S4의 공정시에 서셉터측에 배치되는 층을 제품 기판과 동일한 물질로 형성된 층, 즉 실리콘층으로 하는 것이 바람직하다. 이것에 의해, 제품 기판에 있어서의 웨이퍼 이면과 동일한 조건으로, 웨이퍼 이면에 있어서 데포 반응 또는 에칭 반응을 행하게 할 수 있다.
SOI 웨이퍼 이외의 웨이퍼로서, 예를 들면, 실리콘 기판 위에 실리콘 에피택셜층이 형성된 에피택셜 웨이퍼를 사용해도 된다. 이 경우, 실리콘 기판은 700㎛ 정도의 두께가 있어, 두께 측정이 곤란하므로, 에피택셜층을 두께 기지층으로 하고, 도 2의 S4의 공정에서는 에피택셜층이 서셉터에 대향하도록, 에피택셜 웨이퍼를 서셉터에 재치시킨다. 또한 기판과 동일 원료로 형성된 에피택셜층의 두께를 측정 가능하게 하기 위하여, 기판의 저항률과 에피택셜층의 저항률이 상이한 에피택셜 웨이퍼를 사용한다.
1 에피택셜 성장 장치
2 반응로
3 서셉터
6 상측 램프
7 하측 램프

Claims (4)

  1. 미리 두께를 알고 있는 두께 기지층을 표면에 갖고, 상기 두께 기지층을 포함하는 복수의 층이 적층된 웨이퍼를 준비하는 준비 공정과,
    상기 두께 기지층이 서셉터에 대향하도록 상기 웨이퍼를 상기 서셉터에 재치한 상태에서, 상기 웨이퍼의, 상기 두께 기지층과 반대측의 표면에 대하여 막을 퇴적시키는 반응 또는 에칭 반응을 행하는 반응 공정과,
    상기 반응 공정 후, 상기 두께 기지층의 두께를 측정하는 측정 공정과,
    상기 반응 공정 전후에서의 상기 두께 기지층의 두께를 비교하는 비교 공정
    을 구비하고,
    상기 웨이퍼는 실리콘 기판 위에 산화막과 실리콘층이 이 순서로 형성된 SOI 웨이퍼이고,
    상기 두께 기지층은 상기 실리콘층이며,
    상기 비교 공정에서는, 상기 두께 기지층의 전체면에 걸쳐 상기 반응 공정 전후에서의 상기 두께 기지층의 두께의 차분을 산출하는 것을 특징으로 하는 웨이퍼 평가 방법.
  2. 제 1 항에 있어서,
    복수의 상기 SOI 웨이퍼에 대하여 1장씩 상기 웨이퍼 평가 방법을 실시하고, 이때, 복수의 상기 SOI 웨이퍼 사이에서 반응로의 상측에 설치되는 램프와 하측에 설치되는 램프의 파워비를 다르게 하여 상기 반응 공정을 실시하는 것을 특징으로 하는 웨이퍼 평가 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 서셉터에는 상기 웨이퍼가 재치되는 오목부가 형성되어 있고, 상기 오목부의 바닥면에는 다수의 딤플이 형성되어 있으며,
    상기 딤플의 깊이를 바꾸어 상기 웨이퍼 평가 방법을 실시하는 웨이퍼 평가 방법.
  4. 제 1 항에 기재된 웨이퍼 평가 방법에 의해 얻어진, 상기 반응 공정 전후에서의 상기 두께 기지층의 두께 변화량의 면내 분포에 기초하여, 상기 면내 분포를 균일화하는 에피택셜 성장을 위한 프로세스 조건을 구하고, 그 프로세스 조건에 기초하여 제품 기판 위에 에피택셜 성장을 행하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조 방법.

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