KR102544338B1 - Metal oxide semiconductor device and manufacturing method thereof - Google Patents

Metal oxide semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
KR102544338B1
KR102544338B1 KR1020210121216A KR20210121216A KR102544338B1 KR 102544338 B1 KR102544338 B1 KR 102544338B1 KR 1020210121216 A KR1020210121216 A KR 1020210121216A KR 20210121216 A KR20210121216 A KR 20210121216A KR 102544338 B1 KR102544338 B1 KR 102544338B1
Authority
KR
South Korea
Prior art keywords
layer
substrate
metal oxide
oxide semiconductor
semiconductor device
Prior art date
Application number
KR1020210121216A
Other languages
Korean (ko)
Other versions
KR20230038367A (en
Inventor
김종민
전동환
조주영
전원진
Original Assignee
(재)한국나노기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (재)한국나노기술원 filed Critical (재)한국나노기술원
Priority to KR1020210121216A priority Critical patent/KR102544338B1/en
Publication of KR20230038367A publication Critical patent/KR20230038367A/en
Application granted granted Critical
Publication of KR102544338B1 publication Critical patent/KR102544338B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Abstract

본 발명은 금속 산화물 반도체 소자 및 이의 제조 방법에 관한 것으로, 버퍼층, 채널층, 스페이서층 및 배리어층을 포함하는 에피택셜 박막 구조물, 미리 정의된 게이트 예정 영역의 배리어층을 일정 두께만큼 산화시켜 형성된 게이트 산화막, 및 게이트 산화막 상에 형성된 게이트 전극을 포함한다.The present invention relates to a metal oxide semiconductor device and a method for manufacturing the same, and relates to an epitaxial thin film structure including a buffer layer, a channel layer, a spacer layer, and a barrier layer, and a gate formed by oxidizing a barrier layer of a predetermined gate area by a predetermined thickness. It includes an oxide film and a gate electrode formed on the gate oxide film.

Description

금속 산화물 반도체 소자 및 그 제조방법{METAL OXIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF} Metal oxide semiconductor device and its manufacturing method {METAL OXIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 금속 산화물 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 InAlAs 배리어층을 일정 두께 산화시켜 게이트 산화막을 형성하고, AlAs 희생층을 통해 메타모픽 버퍼를 제거하여 이종 기판에 전사할 수 있는 금속 산화물 반도체 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a metal oxide semiconductor device and a manufacturing method thereof, and more particularly, to oxidize an InAlAs barrier layer to a certain thickness to form a gate oxide film, remove a metamorphic buffer through an AlAs sacrificial layer, and transfer it to a heterogeneous substrate. It relates to a metal oxide semiconductor device and a manufacturing method thereof.

Ⅲ-Ⅴ족 화합물 반도체를 활용하는 전자 디바이스는 전자 이동도가 높기 때문에 초고속 및 더 높은 주파수에서 동작하는 능력과 같은 특징을 이용하여 초고속 트랜지스터에 활발하게 적용되었고, 최근에는, 저전력 소비의 이점으로 인해 휴대 전화와 같은 고주파 통신 기기의 다양한 주요 부품으로 사용되고 있다. Electronic devices utilizing group III-V compound semiconductors have been actively applied to ultra-high-speed transistors using features such as ultra-high speed and the ability to operate at higher frequencies because of their high electron mobility, and recently, due to the advantage of low power consumption, It is used as various main parts of high-frequency communication devices such as mobile phones.

이러한 초고속 트랜지스터로 고전자 이동도 전계 효과 트랜지스터(High Electron Mobility Transistor, 이하 HEMT)를 포함할 수 있다. HEMT는 전자를 공급하는 전자 공급층 및 전자가 이동하는 채널층으로 이루어진 헤테로 구조를 채용하는 것을 주요 특징으로 하며, 이들 층들은 상이한 재료로 이루어진다.Such an ultra-high-speed transistor may include a high electron mobility field effect transistor (HEMT). The main feature of the HEMT is that it adopts a hetero structure composed of an electron supply layer for supplying electrons and a channel layer for moving electrons, and these layers are made of different materials.

한편, 일반적인 HEMT는 쇼트키 배리어(Schottky barrier)에 게이트(Gate)를 형성하나, 최근 금속 산화물(Metal-oxide-semiconductor) 구조에 게이트를 형성하는 금속 산화물 반도체(Metal-Oxide-Semiconductor, 이하 MOS)형 HEMT가 제안되고 있다. HEMT의 경우 고주파 동작을 위해서는 게이트 길이(Gate length)를 줄여야 한다. 이때, InAlAs 배리어(Barrier) 또한 얇아져야 하며, 이는 게이트를 통하여 채널로 누설전류(Leakage current)를 증가시키는 요인으로 작용한다. 이러한 게이트 누설전류는 HEMT의 효율성과 내구성을 저하시킨다. 그런데, MOS형 HEMT의 경우 게이트에 산화막을 사용하기 때문에 이와 같은 스케일링(Scaling)시 게이트 누설전류를 획기적으로 줄일 수 있는 장점이 있다.On the other hand, general HEMT forms a gate on a Schottky barrier, but recently a metal-oxide-semiconductor (MOS) forming a gate on a metal-oxide-semiconductor structure A type HEMT has been proposed. In the case of HEMT, the gate length must be reduced for high-frequency operation. At this time, the InAlAs barrier must also be thinned, which acts as a factor in increasing leakage current to the channel through the gate. This gate leakage current degrades the efficiency and durability of the HEMT. However, in the case of a MOS-type HEMT, since an oxide film is used for a gate, there is an advantage in that a gate leakage current can be drastically reduced during such scaling.

일반적으로 게이트 산화막은 원자층 증착(atomic layer deposition, ALD) 장치를 이용하여 증착되며, 원자층 증착 장치를 이용하여 게이트 산화막을 형성하기 전에 깨끗한 표면이 확보되어야 한다. 따라서, 전처리 공정들이 반드시 수반되고, 공정 또한 복잡하다. 또한, 게이트 산화막 증착 전 기판 처리 과정에서 표면에 잔류한 오염 물질 또는 먼지(Particle) 발생 시 반도체와 산화물 사이에 계면 오염 및 결함이 발생할 수 있어 우수한 계면을 얻기 어려워진다. 또한, 원자층 증착 장치는 상대적으로 고가의 장치이므로 제조 비용이 상승할 수 있다.In general, a gate oxide film is deposited using an atomic layer deposition (ALD) device, and a clean surface must be secured before forming the gate oxide film using an atomic layer deposition (ALD) device. Therefore, pretreatment processes are necessarily involved, and the process is also complicated. In addition, when contaminants or dust (particles) remaining on the surface are generated during substrate treatment before deposition of the gate oxide film, interface contamination and defects may occur between the semiconductor and the oxide, making it difficult to obtain an excellent interface. Also, since the atomic layer deposition apparatus is relatively expensive, manufacturing costs may increase.

본 발명의 일 실시예는 InAlAs 배리어층을 일정 두께 산화시켜 게이트 산화막을 형성하고, AlAs 희생층을 통해 메타모픽 버퍼를 제거하여 이종 기판에 전사할 수 있는 금속 산화물 반도체 소자 및 그 제조 방법을 제공하고자 한다.An embodiment of the present invention is to provide a metal oxide semiconductor device capable of forming a gate oxide film by oxidizing an InAlAs barrier layer to a certain thickness, removing a metamorphic buffer through an AlAs sacrificial layer, and transferring the same to a heterogeneous substrate, and a manufacturing method thereof. do.

실시예들 중에서, 금속 산화물 반도체 소자는 버퍼층, 채널층, 스페이서층 및 배리어층을 포함하는 에피택셜 박막 구조물; 미리 정의된 게이트 예정 영역의 상기 배리어층을 일정 두께만큼 산화시켜 형성된 게이트 산화막; 및 상기 게이트 산화막 상에 형성된 게이트 전극을 포함한다.Among embodiments, a metal oxide semiconductor device may include an epitaxial thin film structure including a buffer layer, a channel layer, a spacer layer, and a barrier layer; a gate oxide film formed by oxidizing the barrier layer in a predetermined gate area by a predetermined thickness; and a gate electrode formed on the gate oxide layer.

실시예들 중에서, 금속 산화물 반도체 소자의 제조 방법은 버퍼층, 채널층, 스페이서층, 배리어층 및 오믹 콘택층을 포함하는 에피택셜 박막 구조물을 형성하는 단계; 미리 정의된 게이트 예정 영역의 상기 배리어층을 일정 두께만큼 산화시켜 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함한다.Among embodiments, a method of manufacturing a metal oxide semiconductor device includes forming an epitaxial thin film structure including a buffer layer, a channel layer, a spacer layer, a barrier layer and an ohmic contact layer; forming a gate oxide film by oxidizing the barrier layer in a predefined gate area by a predetermined thickness; and forming a gate electrode on the gate oxide layer.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technology may have the following effects. However, it does not mean that a specific embodiment must include all of the following effects or only the following effects, so it should not be understood that the scope of rights of the disclosed technology is limited thereby.

본 발명의 일 실시예에 따른 금속 산화물 반도체 소자 및 그 제조 방법은 InAlAs 배리어층을 일정 두께 산화시켜 게이트 산화막을 형성하고, AlAs 희생층을 통해 메타모픽 버퍼를 제거하여 이종 기판에 전사할 수 있다. In the metal oxide semiconductor device and method of manufacturing the same according to an embodiment of the present invention, a gate oxide film is formed by oxidizing an InAlAs barrier layer to a certain thickness, and a metamorphic buffer is removed through an AlAs sacrificial layer to be transferred to a heterogeneous substrate.

도 1은 본 발명의 일 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.
도 2a 내지 도 2c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.
도 3은 메타모픽 버퍼의 두께에 따른 열 저항을 설명하기 위해 도시한 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.
도 5a 내지 도 5f는 도 4에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.1 is a diagram illustrating a metal oxide semiconductor device according to an exemplary embodiment of the present invention.
2A to 2C are diagrams illustrating a method of manufacturing the metal oxide semiconductor device shown in FIG. 1 .
3 is a graph illustrating thermal resistance according to the thickness of a metamorphic buffer.
4 is a diagram illustrating a metal oxide semiconductor device according to another embodiment of the present invention.
5A to 5F are views illustrating a method of manufacturing the metal oxide semiconductor device shown in FIG. 4 .

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Since the description of the present invention is only an embodiment for structural or functional description, the scope of the present invention should not be construed as being limited by the embodiments described in the text. That is, since the embodiment can be changed in various ways and can have various forms, it should be understood that the scope of the present invention includes equivalents capable of realizing the technical idea. In addition, since the object or effect presented in the present invention does not mean that a specific embodiment should include all of them or only such effects, the scope of the present invention should not be construed as being limited thereto.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.Meanwhile, the meaning of terms described in this application should be understood as follows. It should be understood that when an element is referred to as being “connected” to another element, it may be directly connected to the other element, but other elements may exist in the middle. On the other hand, when an element is referred to as being "directly connected" to another element, it should be understood that no intervening elements exist. Meanwhile, other expressions describing the relationship between components, such as “between” and “immediately between” or “adjacent to” and “directly adjacent to” should be interpreted similarly.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Expressions in the singular number should be understood to include plural expressions unless the context clearly dictates otherwise, and terms such as “comprise” or “have” refer to an embodied feature, number, step, operation, component, part, or these. It should be understood that it is intended to indicate that a combination exists, and does not preclude the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs, unless defined otherwise. Terms defined in commonly used dictionaries should be interpreted as consistent with meanings in the context of the related art, and cannot be interpreted as having ideal or excessively formal meanings unless explicitly defined in the present application.

도 1은 본 발명의 일 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.1 is a diagram illustrating a metal oxide semiconductor device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 금속 산화물 반도체 소자(100)는 기판(110), 에피택셜 박막 구조물(120), 게이트 산화막(130), 소스/드레인 전극(140) 및 게이트 전극(150)을 포함할 수 있다. 여기에서, 기판(110)은 GaAs으로 형성될 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성될 수 있다. 또한, 기판(110)은 성장 기판으로서, 기판(110)의 성장면은 {001} 및 {111} 중 적어도 어느 하나일 수 있다.Referring to FIG. 1 , a metal oxide semiconductor device 100 according to an embodiment of the present invention includes a substrate 110, an epitaxial thin film structure 120, a gate oxide film 130, a source/drain electrode 140, and a gate Electrode 150 may be included. Here, the substrate 110 may be formed of GaAs, but is not limited thereto and may be formed of a substrate of other materials such as Si. In addition, the substrate 110 is a growth substrate, and the growth surface of the substrate 110 may be at least one of {001} and {111}.

에피택셜 박막 구조물(120)은 기판(110) 상에 형성되고, 변성 HEMT(metamorphic-HEMT, 이하 m-HEMT) 구조로 형성될 수 있다. 여기에서, 에피택셜 박막 구조물(120)은 MBE(molecular beam epitaxy), MOCVD(metal organic chemical vapor deposition) 등의 에피택셜 성장 공정을 이용하여 형성될 수 있다. The epitaxial thin film structure 120 may be formed on the substrate 110 and formed as a metamorphic-HEMT (hereinafter referred to as m-HEMT) structure. Here, the epitaxial thin film structure 120 may be formed using an epitaxial growth process such as molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD).

구체적으로, 에피택셜 박막 구조물(120)은 메타모픽(metamorphic) 버퍼층(1201), 버퍼층(1203), 채널층(1205), 스페이서층(1207), 델타 도핑층(1209), 배리어층(1211), 식각 정지층(1213) 및 오믹 콘택층(1215)을 포함할 수 있다. 메타모픽 버퍼층(1201)은 기판(110) 상에 형성되고, 채널층(1205)의 In 조성을 증가시키기 위해 형성된다.Specifically, the epitaxial thin film structure 120 includes a metamorphic buffer layer 1201, a buffer layer 1203, a channel layer 1205, a spacer layer 1207, a delta doped layer 1209, and a barrier layer 1211. , an etch stop layer 1213 and an ohmic contact layer 1215 . The metamorphic buffer layer 1201 is formed on the substrate 110 and is formed to increase the In composition of the channel layer 1205.

메타모픽 버퍼층(1201)은 In을 포함하는 반도체 물질로 형성될 수 있다. 예를 들어, 메타모픽 버퍼층(1201)은 InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성될 수 있다. 메타모픽 버퍼층(1201)은 In의 조성을 변화시키면서 성장시킨 조성 차등 버퍼(compositionally graded buffer)일 수 있고, 버퍼층(1203)의 조성과 동일한 시점에서 성장이 중지될 수 있다.The metamorphic buffer layer 1201 may be formed of a semiconductor material including In. For example, the metamorphic buffer layer 1201 may be formed of at least one of InP, InAlP, InAlAs, InGaAs, and combinations thereof. The metamorphic buffer layer 1201 may be a compositionally graded buffer grown while changing the composition of In, and growth may be stopped at the same time as the composition of the buffer layer 1203.

메타모픽 버퍼층(1201)은 기판(110)의 격자 상수에서 버퍼층(1203)의 격자 상수로의 변화 또는 전이를 제공하도록 구성될 수 있다. 즉, 메타모픽 버퍼층(1201)의 최하부는 기판(101)과 격자 정합을 이루고, 최상부는 버퍼층(1203)과 격자 정합을 이루며, 최하부에서 최상부로 갈수록 격자 상수가 증가할 수 있다.The metamorphic buffer layer 1201 may be configured to provide a change or transition from the lattice constant of the substrate 110 to the lattice constant of the buffer layer 1203 . That is, the lowermost portion of the metamorphic buffer layer 1201 is lattice matched with the substrate 101 and the uppermost portion is lattice matched with the buffer layer 1203, and the lattice constant may increase from the lowermost portion to the uppermost portion.

따라서, 메타모픽 버퍼층(1201)에 의해 InP보다 대면적으로 제작 가능한 GaAs 기판(110) 상에 In의 조성비가 높은 채널층(1205)을 형성할 수 있다. 즉, 메타모픽 버퍼층(1201)이 없는 의사 변성 HEMT(pseudomorphic-HEMT, p-HEMT) 소자의 경우 InxGa1-xAs 채널층은 In의 조성이 x<0.2 정도로 낮게 형성되나, 메타모픽 버퍼층(1201)을 포함하는 m-HEMT 소자의 경우 InxGa1-xAs 채널층은 In의 조성이 0.53<x<1로 높게 형성할 수 있다. 따라서, 고속 동작에서 유리하게 된다.Accordingly, the channel layer 1205 having a higher In composition ratio can be formed on the GaAs substrate 110 that can be fabricated with a larger area than InP by the metamorphic buffer layer 1201 . That is, in the case of a pseudomorphic HEMT (pseudomorphic-HEMT, p-HEMT) device without the metamorphic buffer layer 1201, the In x Ga 1-x As channel layer has an In composition as low as x<0.2, but the metamorphic buffer layer In the case of an m-HEMT device including (1201), the In x Ga 1-x As channel layer may have a composition of In as high as 0.53<x<1. Therefore, it is advantageous in high-speed operation.

버퍼층(1203)은 메타모픽 버퍼층(1201) 상에 형성되고, InAlAs층으로 형성될 수 있다. 채널층(1205)은 버퍼층(1203) 상에 형성되고, 격자 구조로 형성되는 양자 우물에 전자들이 구속되어 2DEG(2-Dimensional Electron Gas)이 형성되도록 한다. 채널층(1205)은 InxGa1-xAs층으로 형성될 수 있다. 이때, 채널층(1205)의 In은 0.53<x<1의 조성비로 형성될 수 있다.The buffer layer 1203 is formed on the metamorphic buffer layer 1201 and may be formed of an InAlAs layer. The channel layer 1205 is formed on the buffer layer 1203, and electrons are confined to a quantum well formed in a lattice structure to form 2-dimensional electron gas (2DEG). The channel layer 1205 may be formed of an In x Ga 1-x As layer. In this case, In of the channel layer 1205 may be formed in a composition ratio of 0.53<x<1.

스페이서층(1207)은 채널층(1205)과 배리어층(1211) 사이에 형성되어 전자 이동도 또는 2DEG 밀도를 향상시키는 역할을 수행하며, InAlAs층으로 형성될 수 있다. 델타 도핑층(1209)은 더 높은 항복 전압과 2DEG 밀도를 얻기 위해 스페이서층(1207)의 표면을 실리콘(Si)으로 델타 도핑하여 형성될 수 있다. 배리어층(1211)은 델타 도핑층(1209) 상에 형성되어 채널층(1205)에 2DEG을 형성시켜주는 역할을 수행하며, InAlAs층으로 형성될 수 있다.The spacer layer 1207 is formed between the channel layer 1205 and the barrier layer 1211 to improve electron mobility or 2DEG density, and may be formed of an InAlAs layer. The delta-doped layer 1209 may be formed by delta-doping the surface of the spacer layer 1207 with silicon (Si) to obtain a higher breakdown voltage and 2DEG density. The barrier layer 1211 is formed on the delta doped layer 1209 to form a 2DEG in the channel layer 1205, and may be formed of an InAlAs layer.

식각 정지층(1211)은 배리어층(1211)과 오믹 콘택층(1215) 사이에 개재되고, InP층으로 형성될 수 있다. 오믹 콘택층(1215)은 식각 정지층(1211) 상에 형성되고, 오믹 접합을 위한 물질로 형성될 수 있다. 예를 들어, 오믹 콘택층(1215)은 n형 불순물이 고농도로 도핑된 n+형 InGaAs층으로 형성될 수 있다. 식각 정지층(1211) 및 오믹 콘택층(1215)은 게이트 산화막(130)을 제외한 영역의 배리어층(1211) 상에 형성될 수 있다.The etch stop layer 1211 is interposed between the barrier layer 1211 and the ohmic contact layer 1215 and may be formed of an InP layer. The ohmic contact layer 1215 is formed on the etch stop layer 1211 and may be formed of a material for ohmic bonding. For example, the ohmic contact layer 1215 may be formed of an n+ type InGaAs layer doped with n type impurities at a high concentration. The etch stop layer 1211 and the ohmic contact layer 1215 may be formed on the barrier layer 1211 except for the gate oxide layer 130 .

게이트 산화막(130)은 배리어층(1211) 내에 형성되며, 게이트 전극(150)에 접하는 영역의 배리어층(1211)이 일정 두께만큼 산화되어 형성된 절연성의 산화막일 수 있다. 즉, InAlAs층이 산화되면 In2O3와Al2O3로 구성되며 절연 특성을 보인다. 여기에서, 게이트 산화막(130)은 배리어층(1211)이 약 20 nm의 두께일 때 약 10~11 nm의 두께로 형성될 수 있다. 즉, 게이트 산화막(130)은 배리어층(1211)의 두께 대비 약 50%의 수준으로 형성될 수 있다. The gate oxide film 130 is formed within the barrier layer 1211 and may be an insulating oxide film formed by oxidizing the barrier layer 1211 in a region in contact with the gate electrode 150 by a predetermined thickness. That is, when the InAlAs layer is oxidized, it is composed of In 2 O 3 and Al 2 O 3 and exhibits insulating properties. Here, the gate oxide layer 130 may be formed to a thickness of about 10 to 11 nm when the thickness of the barrier layer 1211 is about 20 nm. That is, the gate oxide layer 130 may be formed at a level of about 50% of the thickness of the barrier layer 1211 .

이와 같이, 본 발명의 일 실시예는 배리어층(1211)을 선택적으로 산화시켜 게이트 산화막(130)을 형성할 수 있다. 따라서, 원자층 증착 공정으로 게이트 산화막(130)을 별도로 증착하는 방식에 비해 계면 처리를 위한 전처리 공정이 필요 없고, 원자층 증착 장비보다 저가의 산화 장치(미도시)를 이용하여 게이트 산화막(130)을 구현할 수 있다. As such, according to an embodiment of the present invention, the gate oxide layer 130 may be formed by selectively oxidizing the barrier layer 1211 . Therefore, compared to the method of separately depositing the gate oxide film 130 by the atomic layer deposition process, a pretreatment process for the interface treatment is not required, and the gate oxide film 130 is formed using an oxidation device (not shown) that is cheaper than atomic layer deposition equipment. can be implemented.

소스/드레인 전극(140)은 오믹 콘택층(1215) 상에 형성되고, 게이트 전극(150)은 게이트 산화막(130) 상에 형성된다. The source/drain electrodes 140 are formed on the ohmic contact layer 1215 , and the gate electrode 150 is formed on the gate oxide layer 130 .

도 2a 내지 도 2c는 도 1에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이고, 도 3은 메타모픽 버퍼의 두께에 따른 열 저항을 설명하기 위해 도시한 그래프이다.2A to 2C are diagrams illustrating a method of manufacturing the metal oxide semiconductor device shown in FIG. 1, and FIG. 3 is a graph illustrating thermal resistance according to the thickness of a metamorphic buffer.

도 2a를 참조하면, 먼저 기판(110)을 준비한다. 여기에서, 기판(110)은 GaAs으로 형성할 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성할 수 있다. 또한, 기판(110)의 성장면은 {001} 및 {111} 중 적어도 어느 하나일 수 있다.Referring to FIG. 2A , first, a substrate 110 is prepared. Here, the substrate 110 may be formed of GaAs, but is not limited thereto and may be formed of a substrate of other materials such as Si. In addition, the growth surface of the substrate 110 may be at least one of {001} and {111}.

그 다음, 기판(110) 상에 에피택셜 박막 구조물(120)을 형성한다. 즉, 기판(110) 상에 메타모픽 버퍼층(1201), 버퍼층(1203), 채널층(1205), 스페이서층(1207), 델타 도핑층(1209), 배리어층(1211), 식각 정지층(1213) 및 오믹 콘택층(1215)을 순차적으로 형성한다. 여기에서, 메타모픽 버퍼층(1201)은 InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성할 수 있다. 그리고, 버퍼층(1203), 스페이스층(1207) 및 배리어층(1211) 각각은 InAlAs층으로 형성할 수 있다.Then, the epitaxial thin film structure 120 is formed on the substrate 110 . That is, a metamorphic buffer layer 1201, a buffer layer 1203, a channel layer 1205, a spacer layer 1207, a delta doped layer 1209, a barrier layer 1211, and an etch stop layer 1213 are formed on the substrate 110. ) and the ohmic contact layer 1215 are sequentially formed. Here, the metamorphic buffer layer 1201 may be formed of at least one of InP, InAlP, InAlAs, InGaAs, and combinations thereof. In addition, each of the buffer layer 1203, the spacer layer 1207, and the barrier layer 1211 may be formed of an InAlAs layer.

채널층(1205)은 InxGa1-xAs층(여기에서, 0.53<x<1)으로 형성할 수 있다. 델타 도핑층(1209)은 실리콘(Si)으로 델타 도핑하여 형성할 수 있다. 또한, 식각 정지층(1213)은 InP층으로 형성할 수 있고, 오믹 콘택층(1215)은 n형 불순물이 고농도로 도핑된 n+형 InGaAs층으로 형성할 수 있다.The channel layer 1205 may be formed of an In x Ga 1-x As layer (here, 0.53<x<1). The delta-doped layer 1209 may be formed by delta-doping with silicon (Si). In addition, the etch stop layer 1213 may be formed of an InP layer, and the ohmic contact layer 1215 may be formed of an n+-type InGaAs layer doped with n-type impurities at a high concentration.

도 2b를 참조하면, 오믹 콘택층(1215) 상에 미리 정의된 게이트 예정 영역을 노출시키는 마스크 패턴(121)을 형성한다. 그 다음, 마스크 패턴(121)을 식각 마스크로 오믹 콘택층(1215) 및 식각 정지층(1213)을 식각하여 배리어층(1211)을 노출시킨다.Referring to FIG. 2B , a mask pattern 121 exposing a predefined gate region is formed on the ohmic contact layer 1215 . Next, the barrier layer 1211 is exposed by etching the ohmic contact layer 1215 and the etch stop layer 1213 using the mask pattern 121 as an etch mask.

도 2c를 참조하면, 노출된 배리어층(1211)을 일정 두께 산화시켜 게이트 산화막(130)을 형성한다. 즉, 본 발명의 일 실시예는 배리어층(1211) 내에 게이트 산화막(130)을 형성한다. 따라서, 별도의 증착 공정 없이 게이트 산화막(130)을 형성할 수 있다. Referring to FIG. 2C , the gate oxide layer 130 is formed by oxidizing the exposed barrier layer 1211 to a predetermined thickness. That is, in an embodiment of the present invention, the gate oxide layer 130 is formed in the barrier layer 1211 . Accordingly, the gate oxide layer 130 may be formed without a separate deposition process.

그 다음, 마스크 패턴(121)을 제거하고, 오믹 콘택층(1215) 상에 소스/드레인 전극(140)을 형성한다. 그 다음, 게이트 산화막(130) 상에 게이트 전극(150)을 형성한다.Then, the mask pattern 121 is removed, and source/drain electrodes 140 are formed on the ohmic contact layer 1215 . Then, a gate electrode 150 is formed on the gate oxide layer 130 .

그런데, 상기와 같이 제조된 금속 산화물 반도체 소자(100)는 도 3에 도시된 바와 같이, 메타모픽 버퍼(1201)의 두께가 두꺼워질수록 열 저항(Thermal resistance, Rth)이 증가한다. 따라서, 금속 산화물 반도체 소자(100) 동작 시 발생하는 열의 방출에 불리하다. 이에, 메타모픽 버퍼(1201)를 제거할 수 있는 본 발명의 다른 실시예를 이하에서 설명한다.However, as shown in FIG. 3 , in the metal oxide semiconductor device 100 manufactured as described above, thermal resistance (Rth) increases as the thickness of the metamorphic buffer 1201 increases. Therefore, it is disadvantageous to dissipate heat generated during operation of the metal oxide semiconductor device 100 . Accordingly, another embodiment of the present invention capable of removing the metamorphic buffer 1201 will be described below.

도 4는 본 발명의 다른 실시예에 따른 금속 산화물 반도체 소자를 도시한 도면이다.4 is a diagram illustrating a metal oxide semiconductor device according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 금속 산화물 반도체 소자(200)는 금속 산화물 반도체 소자(100)의 기판 및 메타모픽 버퍼(도 1의 110, 1201)가 제거된 구조를 갖는다. 구체적으로, 금속 산화물 반도체 소자(200)는 에피택셜 박막 구조물(210), 본딩층(220), 지지 기판(230), 게이트 산화막(240), 소스/드레인 전극(250) 및 게이트 전극(260)을 포함할 수 있다.Referring to FIG. 4 , a metal oxide semiconductor device 200 according to another embodiment of the present invention has a structure in which the substrate and metamorphic buffers ( 110 and 1201 of FIG. 1 ) of the metal oxide semiconductor device 100 are removed. Specifically, the metal oxide semiconductor device 200 includes an epitaxial thin film structure 210, a bonding layer 220, a support substrate 230, a gate oxide film 240, a source/drain electrode 250, and a gate electrode 260. can include

여기에서, 에피택셜 박막 구조물(210)은 본딩층(220)을 통해 지지 기판(230)에 본딩되고, 메타모픽 버퍼를 제외한 오믹 콘택층(2101), 식각 정지층(2103), 배리어층(2105), 델타 도핑층(2107), 스페이서층(2109), 채널층(2111) 및 버퍼층(2113)을 포함한다. Here, the epitaxial thin film structure 210 is bonded to the support substrate 230 through the bonding layer 220, and the ohmic contact layer 2101 excluding the metamorphic buffer, the etch stop layer 2103, and the barrier layer 2105 ), a delta doping layer 2107, a spacer layer 2109, a channel layer 2111 and a buffer layer 2113.

에피택셜 박막 구조물(210)은 지지 기판(230)을 기준으로 버퍼층(2113), 채널층(2111), 스페이서층(2109), 델타 도핑층(2107), 배리어층(2105), 식각 정지층(2103) 및 오믹 콘택층(2101)의 순서로 적층된 구조를 갖는다.The epitaxial thin film structure 210 includes a buffer layer 2113, a channel layer 2111, a spacer layer 2109, a delta doped layer 2107, a barrier layer 2105, an etch stop layer (with respect to the support substrate 230) 2103) and an ohmic contact layer 2101 are stacked in this order.

즉, 버퍼층(2113)이 본딩층(220) 상에 배치되고, 버퍼층(2113) 상에 채널층(2111), 스페이서층(2109), 델타 도핑층(2107), 배리어층(2015), 식각 정지층(2103) 및 오믹 콘택층(2101)이 순서대로 배치된다. 그리고, 식각 정지층(2103) 및 오믹 콘택층(2101) 각각은 게이트 산화막(240)을 제외한 영역의 배리어층(2105) 상에 형성될 수 있다.That is, the buffer layer 2113 is disposed on the bonding layer 220, and the channel layer 2111, the spacer layer 2109, the delta doped layer 2107, the barrier layer 2015, and the etch stop are formed on the buffer layer 2113. A layer 2103 and an ohmic contact layer 2101 are disposed in this order. In addition, each of the etch stop layer 2103 and the ohmic contact layer 2101 may be formed on the barrier layer 2105 except for the gate oxide layer 240 .

여기에서, 버퍼층(2113), 스페이스층(2109) 및 배리어층(2105) 각각은 InAlAs층으로 형성될 수 있다. 채널층(2111)은 InxGa1-xAs층(여기에서, 0.53<x<1)으로 형성될 수 있다. 델타 도핑층(2107)은 실리콘(Si)으로 델타 도핑하여 형성될 수 있다. 또한, 식각 정지층(2103)은 InP층으로 형성될 수 있고, 오믹 콘택층(2101)은 n형 불순물이 고농도로 도핑된 n+형 InGaAs층으로 형성될 수 있다. Here, each of the buffer layer 2113, the spacer layer 2109, and the barrier layer 2105 may be formed of an InAlAs layer. The channel layer 2111 may be formed of an In x Ga 1-x As layer (here, 0.53<x<1). The delta doped layer 2107 may be formed by delta doping with silicon (Si). In addition, the etch stop layer 2103 may be formed of an InP layer, and the ohmic contact layer 2101 may be formed of an n+-type InGaAs layer doped with n-type impurities at a high concentration.

본딩층(220)은 지지 기판(230)과 버퍼층(2113) 사이에 개재되고, 지지 기판(230)을 버퍼층(2113)에 본딩시킨다. 여기에서, 본딩층(220)은 Al2O3층으로 형성할 수 있다. 본딩층(220)은 지지 기판(230)의 일면과 버퍼층(2113)의 일면 상에 각각 증착된 후 플라즈마 표면 처리 및 승온 가압하여 본딩될 수 있다. The bonding layer 220 is interposed between the support substrate 230 and the buffer layer 2113 and bonds the support substrate 230 to the buffer layer 2113 . Here, the bonding layer 220 may be formed of an Al 2 O 3 layer. The bonding layer 220 may be deposited on one surface of the support substrate 230 and one surface of the buffer layer 2113, respectively, and then bonded by plasma surface treatment and heating and pressurization.

지지 기판(230)은 에피택셜 박막 구조물(210)을 지지한다. 지지 기판(230)은 본 발명의 일 실시예에 따른 금속 산화물 반도체 소자(100)의 기판 대신에 에피택셜 박막 구조물(210)을 지지하는 이종 기판으로서, 열 전도도가 높은 물질로 형성될 수 있다.The support substrate 230 supports the epitaxial thin film structure 210 . The support substrate 230 is a heterogeneous substrate supporting the epitaxial thin film structure 210 instead of the substrate of the metal oxide semiconductor device 100 according to an embodiment of the present invention, and may be formed of a material having high thermal conductivity.

지지 기판(230)은 SiC, 사파이어, AlN, Cu, Au, 폴리머 및 이들의 조합 중 적어도 어느 하나로 형성될 수 있다. 여기에서, 지지 기판(230)이 Cu, Au 등과 같은 금속 물질로 형성될 경우 지지 기판(230)과 본딩층(220) 사이에 패시베이션층(231)이 개재될 수 있다. 패시베이션층(231)은 절연 물질, 예를 들어 Al2O3, SiO2 등으로 형성될 수 있다. The support substrate 230 may be formed of at least one of SiC, sapphire, AlN, Cu, Au, a polymer, and combinations thereof. Here, when the support substrate 230 is formed of a metal material such as Cu or Au, a passivation layer 231 may be interposed between the support substrate 230 and the bonding layer 220 . The passivation layer 231 may be formed of an insulating material such as Al 2 O 3 or SiO 2 .

게이트 산화막(240)은 게이트 전극(260)과 접하는 영역의 배리어층(2105) 내에 일정 두께만큼 형성된다. 게이트 산화막(240)은 배리어층(2105)에 대한 산화 공정으로 형성될 수 있다. 즉, 게이트 산화막(240)은 InAlAs를 산화시켜 형성된 In2O3과 Al2O3으로 구성된 절연성의 산화막으로 형성될 수 있다. The gate oxide film 240 is formed to a certain thickness within the barrier layer 2105 in a region in contact with the gate electrode 260 . The gate oxide layer 240 may be formed through an oxidation process for the barrier layer 2105 . That is, the gate oxide layer 240 may be formed of an insulating oxide layer composed of In 2 O 3 and Al 2 O 3 formed by oxidizing InAlAs.

소스/드레인 전극(250)은 오믹 콘택층(2101) 상에 형성되고, 게이트 전극(260)은 게이트 산화막(240) 상에 형성된다.The source/drain electrode 250 is formed on the ohmic contact layer 2101 , and the gate electrode 260 is formed on the gate oxide layer 240 .

도 5a 내지 도 5f는 도 4에 도시된 금속 산화물 반도체 소자의 제조 방법을 도시한 도면이다.5A to 5F are views illustrating a method of manufacturing the metal oxide semiconductor device shown in FIG. 4 .

도 5a를 참조하면, 먼저 기판(201)을 준비한다. 여기에서, 기판(201)은 GaAs으로 형성할 수 있으나, 이에 한정되지 않고 Si 등 다른 재질의 기판으로 형성할 수 있다. 또한, 기판(201)은 성장 기판으로서, 기판(201)의 성장면은 {001} 및 {111} 중 적어도 어느 하나일 수 있다.Referring to FIG. 5A , first, a substrate 201 is prepared. Here, the substrate 201 may be formed of GaAs, but is not limited thereto and may be formed of a substrate of other materials such as Si. In addition, the substrate 201 is a growth substrate, and a growth surface of the substrate 201 may be at least one of {001} and {111}.

그 다음, 기판(201) 상에 희생층(203)을 형성한다. 희생층(203)은 AlAs층으로 형성할 수 있다. 희생층(203)은 후속 전사 공정 시 습식 식각에 의해 제거되어 기판(201)을 박리시킬 수 있다. 여기에서, 본 발명의 다른 실시예는 후속 전사 공정 시 기판(201)의 박리 시간을 단축시키기 위해 별도의 스트레스 유도층(미도시)을 더 형성할 수 있다. 스트레스 유도층은 희생층(203) 상에 형성하거나, 에피택셜 박막 구조물(210)의 최상층에 형성할 수 있다. 스트레스 유도층은 에피택셜 박막 구조물(210)에 리프팅(lifting)을 유도하기 위해 압축 응력을 인가할 수 있는 물질로 형성할 수 있다. 예를 들어, 스트레스 유도층은 InGaP층으로 형성할 수 있다.Then, a sacrificial layer 203 is formed on the substrate 201 . The sacrificial layer 203 may be formed of an AlAs layer. The sacrificial layer 203 may be removed by wet etching during a subsequent transfer process to separate the substrate 201 . Here, in another embodiment of the present invention, a separate stress inducing layer (not shown) may be further formed to shorten the separation time of the substrate 201 during the subsequent transfer process. The stress inducing layer may be formed on the sacrificial layer 203 or on the uppermost layer of the epitaxial thin film structure 210 . The stress inducing layer may be formed of a material capable of applying compressive stress to induce lifting in the epitaxial thin film structure 210 . For example, the stress inducing layer may be formed of an InGaP layer.

그 다음, 희생층(203) 상에 메타모픽 버퍼층(205)을 형성한다. 여기에서, 메타모픽 버퍼층(205)은 In을 포함하는 반도체 물질로 형성할 수 있다. 예를 들어, 메타모픽 버퍼층(103)은 InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성할 수 있다.Then, a metamorphic buffer layer 205 is formed on the sacrificial layer 203 . Here, the metamorphic buffer layer 205 may be formed of a semiconductor material including In. For example, the metamorphic buffer layer 103 may be formed of at least one of InP, InAlP, InAlAs, InGaAs, and combinations thereof.

그 다음, 메타모픽 버퍼층(205) 상에 에피택셜 박막 구조물(210)을 형성한다. 이때, 에피택셜 박막 구조물(210)은 오믹 콘택층(2101), 식각 정지층(2103), 배리어층(2105), 델타 도핑층(2107), 스페이서층(2109), 채널층(2111) 및 버퍼층(2113)이 순차적으로 적층된 구조로 형성한다.Then, an epitaxial thin film structure 210 is formed on the metamorphic buffer layer 205 . At this time, the epitaxial thin film structure 210 includes an ohmic contact layer 2101, an etch stop layer 2103, a barrier layer 2105, a delta doped layer 2107, a spacer layer 2109, a channel layer 2111, and a buffer layer. 2113 is formed in a sequentially stacked structure.

여기에서, 오믹 콘택층(2101)은 n형 불순물이 고농도로 도핑된 n+형 InGaAs층으로 형성할 수 있다. 식각 정지층(2103)은 InP층으로 형성할 수 있고, 배리어층(2105), 스페이스층(2109) 및 버퍼층(2113) 각각은 InAlAs층으로 형성할 수 있다. 델타 도핑층(2107)은 실리콘(Si)으로 델타 도핑하여 형성할 수 있고, 채널층(2111)은 InxGa1-xAs층(여기에서, 0.53<x<1)으로 형성할 수 있다. Here, the ohmic contact layer 2101 may be formed of an n+ type InGaAs layer doped with n type impurities at a high concentration. The etch stop layer 2103 may be formed of an InP layer, and each of the barrier layer 2105, the spacer layer 2109, and the buffer layer 2113 may be formed of an InAlAs layer. The delta doping layer 2107 may be formed by delta doping with silicon (Si), and the channel layer 2111 may be formed of an In x Ga 1-x As layer (here, 0.53<x<1).

즉, 본 발명의 다른 실시예에 따른 에피택셜 박막 구조물(210)은 본 발명의 일 실시예에 따른 에피택셜 박막 구조물(도 1의 120)의 성장 구조와는 반대의 역 구조로 성장하여 형성한다. 이와 같이 에피택셜 박막 구조물(210)을 역 구조로 형성함으로써 후속 전사 공정에서 에피택셜 박막 구조물(210)을 한번에 지지 기판(230)에 전사할 수 있게 된다. That is, the epitaxial thin film structure 210 according to another embodiment of the present invention is formed by growing in an inverse structure opposite to the growth structure of the epitaxial thin film structure (120 in FIG. 1) according to one embodiment of the present invention . In this way, by forming the epitaxial thin film structure 210 in an inverse structure, the epitaxial thin film structure 210 can be transferred to the support substrate 230 at once in a subsequent transfer process.

도 5b를 참조하면, 에피택셜 박막 구조물(210)을 지지 기판(230)에 전사한다. 이를 위해, 버퍼층(2113) 상에 본딩층(220)을 형성하고, 본딩층(220) 상에 지지 기판(230)을 형성한다. 여기에서, 지지 기판(230)은 전사 대상 기판으로서, SiC, 사파이어, AlN, Cu, Au, 폴리머 및 이들의 조합 중 적어도 어느 하나로 형성할 수 있다. 지지 기판(230)을 Cu, Au 등과 같은 금속 물질로 형성할 경우 지지 기판(230)과 본딩층(220) 사이에 패시베이션층(231)을 개재할 수 있다. 여기에서, 패시베이션층(231)은 절연 물질, 예를 들어 Al2O3, SiO2 등으로 형성할 수 있다. 패시베이션층(231)은 약 10~200 nm의 두께로 형성할 수 있다.Referring to FIG. 5B , the epitaxial thin film structure 210 is transferred to a support substrate 230 . To this end, the bonding layer 220 is formed on the buffer layer 2113 and the support substrate 230 is formed on the bonding layer 220 . Here, the support substrate 230 is a transfer target substrate and may be formed of at least one of SiC, sapphire, AlN, Cu, Au, polymer, and combinations thereof. When the support substrate 230 is formed of a metal material such as Cu or Au, a passivation layer 231 may be interposed between the support substrate 230 and the bonding layer 220 . Here, the passivation layer 231 may be formed of an insulating material such as Al 2 O 3 or SiO 2 . The passivation layer 231 may be formed to a thickness of about 10 to 200 nm.

도 5c를 참조하면, 희생층(203)을 제거하여 기판(201)을 박리시킨다. 이때, 희생층(203)은 식각 용액을 이용한 습식 식각 방식에 의해 제거할 수 있다. 여기에서, 식각 용액은 일정 비율로 희석시킨 불산(HF)이 사용될 수 있다. Referring to FIG. 5C , the substrate 201 is separated by removing the sacrificial layer 203 . At this time, the sacrificial layer 203 may be removed by a wet etching method using an etching solution. Here, hydrofluoric acid (HF) diluted in a certain ratio may be used as the etching solution.

도 5d를 참조하면, 기판(201)이 박리되어 노출된 메타모픽 버퍼층(205)을 제거한다. 여기에서, 메타모픽 버퍼층(205)은 식각 용액을 이용한 습식 식각 방식을 통해 제거할 수 있다. 이때, 식각 용액은 일정 비율로 희석시킨 염산(HCl)을 이용할 수 있다. Referring to FIG. 5D , the substrate 201 is peeled off to remove the exposed metamorphic buffer layer 205 . Here, the metamorphic buffer layer 205 may be removed through a wet etching method using an etching solution. At this time, hydrochloric acid (HCl) diluted in a certain ratio may be used as the etching solution.

즉, 지지 기판(230) 상에 메타모픽 버퍼층(205)이 제거된 상태로 에피택셜 박막 구조물(210)이 기존의 성장 구조와 동일한 순서로 배치된다. 이에 따라, 메타모픽 버퍼층(205)의 두께로 인해 열 방출이 어려운 현상을 효과적으로 개선할 수 있다. That is, the epitaxial thin film structure 210 is disposed on the support substrate 230 in the same order as the existing growth structure, with the metamorphic buffer layer 205 removed. Accordingly, a phenomenon in which heat dissipation is difficult due to the thickness of the metamorphic buffer layer 205 can be effectively improved.

도 5e를 참조하면, 오믹 콘택층(2101) 상에 미리 정의된 게이트 예정 영역을 노출시키는 마스크 패턴(211)을 형성한다. 그 다음, 마스크 패턴(211)을 식각 마스크로 오믹 콘택층(2101) 및 식각 정지층(2103)을 식각하여 배리어층(2105)을 노출시킨다.Referring to FIG. 5E , a mask pattern 211 exposing a predefined gate region is formed on the ohmic contact layer 2101 . Next, the barrier layer 2105 is exposed by etching the ohmic contact layer 2101 and the etch stop layer 2103 using the mask pattern 211 as an etch mask.

도 5f를 참조하면, 노출된 배리어층(2105)을 일정 두께 산화시켜 게이트 산화막(240)을 형성한다. 즉, 본 발명의 다른 실시예는 배리어층(2105) 내에 게이트 산화막(240)을 형성한다. 따라서, 별도의 증착 공정 없이 게이트 산화막(240)을 형성할 수 있다. Referring to FIG. 5F , the gate oxide layer 240 is formed by oxidizing the exposed barrier layer 2105 to a predetermined thickness. That is, in another embodiment of the present invention, the gate oxide film 240 is formed in the barrier layer 2105. Accordingly, the gate oxide layer 240 may be formed without a separate deposition process.

그 다음, 마스크 패턴(211)을 제거하고, 오믹 콘택층(2101) 상에 소스/드레인 전극(250)을 형성한다. 그 다음, 게이트 산화막(240) 상에 게이트 전극(260)을 형성한다.Then, the mask pattern 211 is removed, and source/drain electrodes 250 are formed on the ohmic contact layer 2101 . Then, a gate electrode 260 is formed on the gate oxide layer 240 .

상술한 바와 같이, 본 발명의 실시예는 배리어층(1211, 2105)을 선택적으로 산화시켜 게이트 산화막(130, 240)을 형성함으로써 원자층 증착 장치를 이용한 별도의 증착 공정 없이 게이트 산화막을 구현할 수 있다. 따라서, 원자층 증착 장치를 이용하여 게이트 산화막을 형성하는 방식에서 발생할 수 있는 반도체와 산화물 사이의 계면 오염 문제를 없앨 수 있고, 원자층 증착 장치보다 저가의 산화 장치를 이용할 수 있어 비용 절감 및 공정의 용이성을 확보할 수 있다.As described above, the embodiment of the present invention selectively oxidizes the barrier layers 1211 and 2105 to form the gate oxide films 130 and 240, thereby implementing the gate oxide film without a separate deposition process using an atomic layer deposition apparatus. . Therefore, it is possible to eliminate the interface contamination problem between the semiconductor and the oxide that may occur in the method of forming a gate oxide film using an atomic layer deposition apparatus, and to use a cheaper oxidation apparatus than an atomic layer deposition apparatus, thereby reducing costs and improving processes. ease can be obtained.

또한, 메타모픽 버퍼(1201, 205)를 이용하여 In의 함유량이 높은 채널층(1205, 2111)을 형성할 수 있고, 채널층을 형성한 이후 메타모픽 버퍼를 제거함으로써 소자 동작시 발생하는 열을 효과적으로 방출할 수 있다. In addition, the channel layers 1205 and 2111 having a high In content may be formed using the metamorphic buffers 1201 and 205, and the metamorphic buffer is removed after forming the channel layer to reduce heat generated during device operation. can be released effectively.

100, 200: 금속 산화물 반도체 소자
110, 201: 기판
120, 210: 에피택셜 박막 구조물
220: 본딩층
230: 지지 기판
130, 240: 게이트 산화막
140, 250: 소스/드레인 전극
150, 260: 게이트 전극100, 200: metal oxide semiconductor element
110, 201: substrate
120, 210: epitaxial thin film structure
220: bonding layer
230: support substrate
130, 240: gate oxide
140, 250: source/drain electrode
150, 260: gate electrode

Claims (25)

버퍼층, 채널층, 스페이서층 및 배리어층을 포함하는 에피택셜 박막 구조물;
미리 정의된 게이트 예정 영역의 상기 배리어층을 일정 두께만큼 산화시켜 형성된 게이트 산화막; 및
상기 게이트 산화막 상에 형성된 게이트 전극을 포함하며,
상기 채널층은 InxGa1-xAs층(여기에서, 0.53<x<1)으로 형성되고,
상기 버퍼층, 상기 스페이서층 및 상기 배리어층 각각은 InAlAs층으로 형성되고,
상기 에피택셜 박막 구조물은 기판 상에 형성되고,
상기 기판 상에 형성된 메타모픽 버퍼층을 더 포함하며,
상기 에피택셜 박막 구조물이 전사되는 지지 기판을 더 포함하고,
상기 에피택셜 박막 구조물은 상기 기판 상에 상기 메타모픽 버퍼층, 상기 배리어층, 상기 스페이서층, 상기 채널층 및 상기 버퍼층의 순서로 형성되고,
상기 기판 및 메타모픽 버퍼층은 상기 지지 기판이 상기 버퍼층에 본딩된 상태로 제거되는 금속 산화물 반도체 소자.an epitaxial thin film structure including a buffer layer, a channel layer, a spacer layer, and a barrier layer;
a gate oxide film formed by oxidizing the barrier layer in a predetermined gate area by a predetermined thickness; and
A gate electrode formed on the gate oxide layer;
The channel layer is formed of an In x Ga 1-x As layer (here, 0.53<x<1),
Each of the buffer layer, the spacer layer, and the barrier layer is formed of an InAlAs layer,
The epitaxial thin film structure is formed on a substrate,
Further comprising a metamorphic buffer layer formed on the substrate,
Further comprising a support substrate to which the epitaxial thin film structure is transferred,
The epitaxial thin film structure is formed on the substrate in the order of the metamorphic buffer layer, the barrier layer, the spacer layer, the channel layer, and the buffer layer,
The substrate and the metamorphic buffer layer are removed while the support substrate is bonded to the buffer layer. 삭제delete 삭제delete 제1항에 있어서, 상기 기판은
GaAs로 형성되는 금속 산화물 반도체 소자.The method of claim 1, wherein the substrate
A metal oxide semiconductor device formed of GaAs. 제1항에 있어서, 상기 메타모픽 버퍼층은
InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성되는 금속 산화물 반도체 소자.The method of claim 1, wherein the metamorphic buffer layer
A metal oxide semiconductor device formed of at least one of InP, InAlP, InAlAs, InGaAs, and combinations thereof. 삭제delete 제1항에 있어서, 상기 지지 기판은
SiC, 사파이어, AlN, Cu, Au, 폴리머 및 이들의 조합 중 적어도 어느 하나로 형성되는 금속 산화물 반도체 소자.The method of claim 1, wherein the supporting substrate
A metal oxide semiconductor device formed of at least one of SiC, sapphire, AlN, Cu, Au, polymers, and combinations thereof. 삭제delete 제1항에 있어서,
상기 기판은 상기 기판과 상기 메타모픽 버퍼층 사이에 개재된 희생층의 습식 식각에 의해 박리되는 금속 산화물 반도체 소자.According to claim 1,
The substrate is a metal oxide semiconductor device that is peeled by wet etching of the sacrificial layer interposed between the substrate and the metamorphic buffer layer. 제9항에 있어서, 상기 희생층은
AlAs층으로 형성되는 금속 산화물 반도체 소자.10. The method of claim 9, wherein the sacrificial layer
A metal oxide semiconductor device formed of an AlAs layer. 제1항에 있어서,
상기 게이트 산화막을 제외한 상기 배리어층 상에 형성된 오믹 콘택층; 및
상기 오믹 콘택층 상에 형성된 소스/드레인 전극을 더 포함하는 금속 산화물 반도체 소자.According to claim 1,
an ohmic contact layer formed on the barrier layer except for the gate oxide layer; and
A metal oxide semiconductor device further comprising source/drain electrodes formed on the ohmic contact layer. 제11항에 있어서, 상기 오믹 콘택층은
n+형 InGaAs층으로 형성되는 금속 산화물 반도체 소자.12. The method of claim 11, wherein the ohmic contact layer
A metal oxide semiconductor device formed of an n+ type InGaAs layer. 버퍼층, 채널층, 스페이서층, 배리어층 및 오믹 콘택층을 포함하는 에피택셜 박막 구조물을 형성하는 단계;
미리 정의된 게이트 예정 영역의 상기 배리어층을 일정 두께만큼 산화시켜 게이트 산화막을 형성하는 단계; 및
상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함하고,
기판을 준비하는 단계; 및
상기 기판 상에 메타모픽 버퍼층을 형성하는 단계를 더 포함하며,
상기 에피택셜 박막 구조물은,
상기 메타모픽 버퍼층 상에 상기 오믹 콘택층, 상기 배리어층, 상기 스페이서층, 상기 채널층 및 상기 버퍼층의 순서로 형성되는 금속 산화물 반도체 소자의 제조 방법.Forming an epitaxial thin film structure including a buffer layer, a channel layer, a spacer layer, a barrier layer and an ohmic contact layer;
forming a gate oxide film by oxidizing the barrier layer in a predefined gate area by a predetermined thickness; and
Forming a gate electrode on the gate oxide film;
preparing a substrate; and
Further comprising forming a metamorphic buffer layer on the substrate,
The epitaxial thin film structure,
The method of manufacturing a metal oxide semiconductor device in which the ohmic contact layer, the barrier layer, the spacer layer, the channel layer, and the buffer layer are formed in order on the metamorphic buffer layer. 제13항에 있어서,
상기 채널층은 InxGa1-xAs층(여기에서, 0.53<x<1)으로 형성하고,
상기 버퍼층, 상기 스페이서층 및 상기 배리어층 각각은 InAlAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법.According to claim 13,
The channel layer is formed of an In x Ga 1-x As layer (here, 0.53<x<1),
Each of the buffer layer, the spacer layer, and the barrier layer is formed of an InAlAs layer. 제13항에 있어서, 상기 게이트 산화막을 형성하는 단계는
상기 오믹 콘택층 상에 상기 게이트 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각 마스크로 상기 오믹 콘택층을 식각하여 상기 배리어층을 노출시키는 단계;
상기 노출된 배리어층을 일정 두께만큼 산화시키는 단계; 및
상기 마스크 패턴을 제거하는 단계를 포함하는 금속 산화물 반도체 소자의 제조 방법.14. The method of claim 13, wherein forming the gate oxide layer
forming a mask pattern exposing the planned gate region on the ohmic contact layer;
etching the ohmic contact layer using the mask pattern as an etching mask to expose the barrier layer;
oxidizing the exposed barrier layer to a predetermined thickness; and
Method of manufacturing a metal oxide semiconductor device comprising the step of removing the mask pattern. 제15항에 있어서, 상기 오믹 콘택층은
n+형 InGaAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법.16. The method of claim 15, wherein the ohmic contact layer
A method for manufacturing a metal oxide semiconductor element formed of an n+ type InGaAs layer. 삭제delete 제13항에 있어서,
상기 기판은 GaAs로 형성하고,
상기 메타모픽 버퍼층은 InP, InAlP, InAlAs, InGaAs 및 이들의 조합 중 적어도 어느 하나로 형성하는 금속 산화물 반도체 소자의 제조 방법.According to claim 13,
The substrate is formed of GaAs,
The metamorphic buffer layer is a method of manufacturing a metal oxide semiconductor device formed of at least one of InP, InAlP, InAlAs, InGaAs, and combinations thereof. 삭제delete 제13항에 있어서,
상기 기판과 상기 메타모픽 버퍼층 사이에 희생층을 형성하는 단계를 더 포함하는 금속 산화물 반도체 소자의 제조 방법.According to claim 13,
The method of manufacturing a metal oxide semiconductor device further comprising forming a sacrificial layer between the substrate and the metamorphic buffer layer. 제20항에 있어서, 상기 희생층은
AlAs층으로 형성하는 금속 산화물 반도체 소자의 제조 방법.21. The method of claim 20, wherein the sacrificial layer
A method of manufacturing a metal oxide semiconductor device formed of an AlAs layer. 제20항에 있어서,
상기 희생층을 습식 식각하여 상기 기판을 박리시키는 단계; 및
본딩층을 통해 상기 버퍼층 상에 지지 기판을 본딩하는 단계를 더 포함하는 금속 산화물 반도체 소자의 제조 방법.According to claim 20,
Exfoliating the substrate by wet etching the sacrificial layer; and
The method of manufacturing a metal oxide semiconductor device further comprising the step of bonding a support substrate on the buffer layer through a bonding layer. 제22항에 있어서, 상기 지지 기판은
SiC, 사파이어, AlN, Cu, Au, 폴리머 및 이들의 조합 중 적어도 어느 하나로 형성하는 금속 산화물 반도체 소자의 제조 방법.23. The method of claim 22, wherein the supporting substrate
A method of manufacturing a metal oxide semiconductor device formed of at least one of SiC, sapphire, AlN, Cu, Au, polymers, and combinations thereof. 제23항에 있어서,
상기 지지 기판과 상기 본딩층 사이에 개재된 패시베이션층을 형성하는 단계를 더 포함하는 금속 산화물 반도체 소자의 제조 방법.According to claim 23,
The method of manufacturing a metal oxide semiconductor device further comprising forming a passivation layer interposed between the support substrate and the bonding layer. 제24항에 있어서, 상기 패시베이션층은
Al2O3 및 SiO2 중 적어도 어느 하나로 형성하는 금속 산화물 반도체 소자의 제조 방법.25. The method of claim 24, wherein the passivation layer
A method of manufacturing a metal oxide semiconductor element formed of at least one of Al 2 O 3 and SiO 2 .
KR1020210121216A 2021-09-10 2021-09-10 Metal oxide semiconductor device and manufacturing method thereof KR102544338B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210121216A KR102544338B1 (en) 2021-09-10 2021-09-10 Metal oxide semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210121216A KR102544338B1 (en) 2021-09-10 2021-09-10 Metal oxide semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20230038367A KR20230038367A (en) 2023-03-20
KR102544338B1 true KR102544338B1 (en) 2023-06-16

Family

ID=85796384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210121216A KR102544338B1 (en) 2021-09-10 2021-09-10 Metal oxide semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR102544338B1 (en)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3434623B2 (en) * 1995-08-09 2003-08-11 株式会社デンソー Field effect transistor

Also Published As

Publication number Publication date
KR20230038367A (en) 2023-03-20

Similar Documents

Publication Publication Date Title
JP6054070B2 (en) CMOS compatible method for manufacturing a HEMT device and the HEMT device
KR101108344B1 (en) Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US9812540B2 (en) Enhanced switch device and manufacturing method therefor
Arulkumaran et al. Improved Power Device Figure-of-Merit (4.0× 108 V2 Ω-1 cm-2) in AlGaN/GaN High-Electron-Mobility Transistors on High-Resistivity 4-in. Si
US11532740B2 (en) Semiconductor structure, HEMT structure and method of forming the same
JP2010045343A (en) Semiconductor device
US20140252371A1 (en) Heterojunction transistor and method of fabricating the same
JP2010192633A (en) METHOD FOR MANUFACTURING GaN-BASED FIELD-EFFECT TRANSISTOR
JP2015026629A (en) Structure and manufacturing method of nitride semiconductor device
JP2016174140A (en) High electron mobility transistor device and method of manufacturing the same
KR20190112526A (en) Heterostructure Field Effect Transistor and production method thereof
JP5415668B2 (en) Semiconductor element
KR101172857B1 (en) Enhancement normally off nitride smiconductor device and manufacturing method thereof
KR20070092482A (en) Gan semiconductor device and method for fabricating the same
US8558242B2 (en) Vertical GaN-based metal insulator semiconductor FET
CN115332322B (en) Multi-channel GaN HEMT device and manufacturing method
KR102544338B1 (en) Metal oxide semiconductor device and manufacturing method thereof
KR20190112523A (en) Heterostructure Field Effect Transistor and production method thereof
CN114899227A (en) Enhanced gallium nitride-based transistor and preparation method thereof
CN114496788A (en) P-type channel gallium nitride transistor and preparation method thereof
KR102543619B1 (en) Metal oxide semiconductor device and manufacturing method thereof
JP4850410B2 (en) Nitride semiconductor device and manufacturing method thereof
KR101935928B1 (en) High Electron Mobility Transistor having Reduced Gate Leakage Current
CN103681323B (en) The manufacture method of High Electron Mobility Transistor
JP7170940B2 (en) semiconductor equipment

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant