JP5415668B2 - Semiconductor element - Google Patents
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Description
本発明は、III族窒化物を用いて形成される接合ゲート型電界効果トランジスタ素子に関する。 The present invention relates to a junction gate field effect transistor element formed using a group III nitride.
半導体を用いたスイッチング素子(トランジスタ、サイリスタなど)や整流素子(ダイオード)は、電力用インバータまたはコンバータ回路用の素子として広く用いられている。現在、こうした電力用途の半導体素子(いわゆるパワーデバイス)としては、将来の高い電力需要に応えるため、より小型で低損失なものが望まれているという状況がある。従来、半導体材料としてはシリコンが広く用いられてきたが、このような状況を鑑み、次世代の半導体材料として、絶縁破壊電界の高いワイドバンドギャップ半導体材料の開発が進んでいる。SiCやダイヤモンド、III族窒化物半導体などのいわゆるワイドバンドギャップ半導体材料は、その材料物性から、低いオン抵抗と高い絶縁破壊電圧が見込まれるため、これらを用いて電力用途の半導体素子を形成することによる電力制御装置の大幅な小型化と低損失化とが期待されている。 Switching elements (transistors, thyristors, etc.) and rectifier elements (diodes) using semiconductors are widely used as elements for power inverters or converter circuits. At present, there is a demand for semiconductor devices for such power applications (so-called power devices) that are smaller and have lower loss in order to meet future high power demand. Conventionally, silicon has been widely used as a semiconductor material. However, in view of such a situation, development of a wide band gap semiconductor material having a high breakdown electric field is progressing as a next-generation semiconductor material. Since so-called wide band gap semiconductor materials such as SiC, diamond, and group III nitride semiconductors are expected to have low on-resistance and high breakdown voltage due to their physical properties, they should be used to form semiconductor elements for power applications. It is expected that the power control device will greatly reduce the size and loss.
こうした半導体素子の一種として、GaNなどのIII族窒化物を半導体層として用いる電界効果トランジスタ素子(FET)、およびその一種である高電子移動度トランジスタ素子(HEMT)がすでに公知である(例えば、非特許文献1ないし非特許文献3参照)。非特許文献1ないし非特許文献3には、III族窒化物を用いて形成されたショットキー型のFETやHEMTが開示されている。このうち、非特許文献3には、ノーマリーオフ型のHEMTについても開示されている。
As one type of such a semiconductor device, a field effect transistor device (FET) using a group III nitride such as GaN as a semiconductor layer and a high electron mobility transistor device (HEMT) which is one type thereof are already known (for example,
従来の、III族窒化物を用いて形成されたショットキー型のFETにおいては、逆方向ゲート電圧印加時に、いわゆるリーク電流が流れる。係るゲートリーク電流は、電流密度(単位ゲート幅あたりのリーク電流)で表した場合でおおよそ1μA/mm程度ではあるが、電極構造が櫛歯状である場合のように、ゲート幅が大きくなると、その損失は無視できないものとなる。省電力の観点からは、ゲートリーク電流がより抑制された、低損失のFETが求められている。 In a conventional Schottky FET formed using a group III nitride, a so-called leak current flows when a reverse gate voltage is applied. The gate leakage current is about 1 μA / mm in terms of current density (leakage current per unit gate width), but when the gate width is increased as in the case where the electrode structure is comb-like, The loss is not negligible. From the viewpoint of power saving, there is a demand for a low-loss FET in which gate leakage current is further suppressed.
また、パワーデバイスとして用いる場合、安全性ならびに装置全体の小型化という観点を鑑みると、FETはゲート電圧を印加しない限り主電流が流れない、つまりはピンチオフ状態にあるノーマリーオフ型であることが望ましい。従来のショットキー接触型のFETにおいてノーマリーオフ型のものを得るには、n型導電層の厚みを薄くすることで係るピンチオフ状態を実現することや、あるいは、n型導電層中のキャリア濃度を小さくすることが一般的な態様であった。しかしながらこれらの態様は、導通経路を狭める、あるいは直接的にキャリアの数を減らすというものであるために、順方向ゲート電圧印加時に良好なオン特性、より具体的には大きな出力電流を得るという観点からは好ましくはない。 In addition, when used as a power device, in view of safety and downsizing of the entire device, the FET does not flow main current unless a gate voltage is applied, that is, it is a normally-off type in a pinch-off state. desirable. In order to obtain a normally-off type conventional Schottky contact FET, the pinch-off state can be realized by reducing the thickness of the n-type conductive layer, or the carrier concentration in the n-type conductive layer It was a common aspect to reduce the size. However, since these modes narrow the conduction path or directly reduce the number of carriers, the viewpoint of obtaining a good on-characteristic when applying a forward gate voltage, more specifically, a large output current is obtained. Is not preferred.
本発明は、上記課題に鑑みてなされたものであり、III族窒化物を用いて構成される、特性の優れた電界効果トランジスタ素子を提供することを目的とする。 This invention is made | formed in view of the said subject, and it aims at providing the field effect transistor element excellent in the characteristic comprised using group III nitride.
上記課題を解決するため、請求項1の発明は、それぞれがAl1−x−yGaxInyN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成される非導電性の第1の窒化物層とn型の導電領域である第2の窒化物層とを、この順に積層することにより形成されてなる第1半導体層と、前記第1半導体層に接合形成されてなるゲート部と、を備え、前記第2の窒化物層が、2×1017/cm3のドーパント濃度で65nm以下の厚みに形成されてなり、前記ゲート部が、前記第1半導体層の上に、IV族半導体材料を用いて、p型の導電型を有するように形成されてなる第2半導体層と、前記第2半導体層にオーム性接触させて形成されてなるゲート金属電極と、からなり、前記第2半導体層のアクセプタ濃度が、少なくとも前記第1半導体層と接合される部分においては1×10 20 /cm 3 以上であり、前記n型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、ことを特徴とする。
In order to solve the above-mentioned problems, the inventions of
また、請求項2の発明は、半導体素子であって、それぞれがAl1−x−yGaxInyN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成される第1と第2の窒化物層を積層することにより形成されてなり、前記第1と第2の窒化物層の積層界面近傍に2次元的に生成した電子層が実質的にn型の導電領域として作用する第1半導体層と、前記第1半導体層に接合形成されてなるゲート部と、を備え、前記第2の窒化物層が18nm以下の厚みに形成されてなり、前記ゲート部が、前記第1半導体層の上に、IV族半導体材料を用いて、p型の導電型を有するように形成されてなる第2半導体層と、前記第2半導体層にオーム性接触させて形成されてなるゲート金属電極と、からなり、前記第2半導体層のアクセプタ濃度が、少なくとも前記第1半導体層と接合される部分においては1×10 20 /cm 3 以上であり、前記n型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、ことを特徴とする。 Further, the invention of claim 2 is a semiconductor element, and each is expressed by a composition formula of Al 1-xy Ga x In y N (x ≧ 0, y ≧ 0, 0 ≦ x + y ≦ 1). It is formed by laminating first and second nitride layers composed of group III nitride, and is generated two-dimensionally in the vicinity of the laminating interface between the first and second nitride layers. a first semiconductor layer electron layer that act as a conductive region of substantially n-type, and a gate portion formed by bonding the first semiconductor layer, the second nitride layer is less 18nm A second semiconductor layer formed to have a p-type conductivity using a group IV semiconductor material on the first semiconductor layer; a gate metal electrode 2 semiconductor layer in contact ohmic made is formed, it consists of, the second semiconductor Acceptor concentration is at 1 × 10 20 / cm 3 or more at a portion to be joined to at least said first semiconductor layer, the junction gate type field effect transistor structure of the n-type conductive region of the channel layer is formed It is characterized by.
また、請求項3の発明は、請求項1または請求項2に記載の半導体素子であって、前記第1半導体層のうち、少なくとも前記第2半導体層と接合される部分が、Al1−xGaxN(0≦x≦1)なる組成式で表現されるIII族窒化物を用いて構成される、ことを特徴とする。
The invention according to
また、請求項4の発明は、請求項2に記載の半導体素子であって、少なくとも前記第1と第2の窒化物層の隣接部分においては、前記第2の窒化物層を構成するIII族窒化物の禁制帯幅よりも前記第1の窒化物層を構成するIII族窒化物の禁制帯幅の方が狭い、ことを特徴とする。 The invention of claim 4 is the semiconductor device according to claim 2, in adjacent portions of at least the first and second nitride layers, III group constituting the second nitride layer The forbidden band width of the group III nitride constituting the first nitride layer is narrower than the forbidden band width of nitride.
また、請求項5の発明は、請求項4に記載の半導体素子であって、前記第2の窒化物層がAl1−xGaxN(0≦x≦1)なる組成式で表現されるIII族窒化物を用いて構成されてなる、ことを特徴とする。
The invention according to
また、請求項6の発明は、請求項5に記載の半導体素子であって、前記第2の窒化物層が、少なくとも前記第1の窒化物層と隣接する部分においてはAlNを用いて構成されてなる、ことを特徴とする。
The invention according to claim 6 is the semiconductor element according to
また、請求項7の発明は、請求項4ないし請求項6のいずれかに記載の半導体素子であって、前記第1の窒化物層が、少なくとも前記第2の窒化物層と隣接する部分においてはGa1−wInwN(0≦w≦1)なる組成式で表現されるIII族窒化物を用いて構成されてなる、ことを特徴とする。
The invention according to
また、請求項8の発明は、請求項7に記載の半導体素子であって、前記第1の窒化物層が、少なくとも前記第2の窒化物層と隣接しない部分においてはGaNを用いて構成されてなる、ことを特徴とする。
The invention according to
また、請求項9の発明は、請求項8に記載の半導体素子であって、前記第1の窒化物層がGaNを用いて構成されてなる、ことを特徴とする。 A ninth aspect of the present invention is the semiconductor element according to the eighth aspect , wherein the first nitride layer is made of GaN.
また、請求項10の発明は、請求項4ないし請求項9のいずれかに記載の半導体素子であって、前記第1と第2の窒化物層のそれぞれが、ウルツ鉱型構造を有するIII族窒化物を用いて(0001)面を主面として形成されてなる、ことを特徴とする。
The invention of
また、請求項11の発明は、請求項1ないし請求項10のいずれかに記載の半導体素子であって、前記第2半導体層の正孔濃度が、少なくとも前記第1半導体層と接合される部分においては1×1019/cm3以上である、ことを特徴とする。
The invention according to
また、請求項12の発明は、請求項1ないし請求項11のいずれかに記載の半導体素子であって、前記IV族半導体材料が、少なくとも前記第1半導体層と接合される部分においてはSi1−zGez(0≦z≦1)である、ことを特徴とする。
The invention according to
また、請求項13の発明は、請求項12に記載の半導体素子であって、前記所定の半導体材料が、少なくとも前記第1半導体層と接合される部分においてはSiである、ことを特徴とする。
The invention according to claim 13 is the semiconductor element according to
請求項1ないし請求項13の発明によれば、半導体素子において第1半導体層とゲート部を構成する第2半導体層との間でP−N接合を有する接合ゲート型の構造が実現される。加えて、第2半導体層を、IV族半導体材料にて形成するので、第2半導体層に内在する正孔濃度が高く且つ電子密度が極めて少ない状態が実現される。これにより、ショットキー接触型の構造の場合に生じる、ゲート電極側から導電層側への電子のトンネルに基づく逆方向ゲートリーク電流が、係る半導体素子においては原理上生じることがない。すなわち、ショットキー型のものに比して、逆方向ゲートリーク電流が十分に低減されてなる半導体素子が実現される。 According to the first to thirteenth inventions, a junction gate type structure having a PN junction between the first semiconductor layer and the second semiconductor layer constituting the gate portion in the semiconductor element is realized. In addition, since the second semiconductor layer is formed of a group IV semiconductor material, a state in which the hole concentration inherent in the second semiconductor layer is high and the electron density is extremely low is realized. Thereby, the reverse gate leakage current based on the tunnel of electrons from the gate electrode side to the conductive layer side, which occurs in the case of the Schottky contact type structure, does not occur in principle in such a semiconductor element. That is, a semiconductor element in which the reverse gate leakage current is sufficiently reduced as compared with the Schottky type is realized.
特に、請求項1の発明によれば、電界効果トランジスタ構造を有する半導体素子において、ショットキー型のものに比して、逆方向ゲートリーク電流の十分な低減が実現されてなる。 In particular, according to the first aspect of the present invention, in the semiconductor element having the field effect transistor structure, the reverse gate leakage current is sufficiently reduced as compared with the Schottky type.
特に、請求項2、および請求項4ないし請求項10の発明によれば、高電子移動度トランジスタ構造を有する半導体素子において、ショットキー型のものに比して、逆方向ゲートリーク電流の十分な低減が実現されてなる。 In particular, according to the invention of claim 2 and claims 4 to 10 , the semiconductor element having a high electron mobility transistor structure has a sufficient reverse gate leakage current as compared with a Schottky type. Reduction is realized.
特に、請求項4ないし請求項10の発明によれば、第1と第2の窒化物層の界面において、2次元電子ガス層が効果的に形成されるので、より特性の優れた電界効果トランジスタ構造を有する半導体素子が実現できる。 In particular, according to the inventions of claims 4 to 10 , a two-dimensional electron gas layer is effectively formed at the interface between the first and second nitride layers. A semiconductor device having a structure can be realized.
特に、請求項11ないし請求項13の発明によれば、第2半導体層の比抵抗が低くなることに加えて、ゲート部における第2半導体層の接触抵抗を低減することができるとともに、逆方向ゲート電圧印加時における第2半導体層への空乏層の拡がりを抑制できるため、第2半導体層を薄く形成することが可能となる。これらにより、第2半導体層における順方向ゲート電圧印加時の直列抵抗成分を低減することができる。
In particular, according to the inventions of
<第1の実施の形態>
<半導体素子の全体構成>
図1は、本発明の第1の実施の形態に係る半導体素子10の断面構造を説明するための図である。なお、図1以降の各図における各部の比率は、必ずしも実際のものを反映したものではない。半導体素子10は、基板1と、第1半導体層2と、ゲート部3と、ソース部電極と、ドレイン電極5と、絶縁保護層6とを、主として備える。係る半導体素子10は、いわゆる電界効果トランジスタ素子(FET)として機能するための諸構成を有するものである。
<First Embodiment>
<Overall configuration of semiconductor element>
FIG. 1 is a diagram for explaining a cross-sectional structure of a
第1半導体層2は、Al1-x-yGaxInyN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成される。より詳細には、第1半導体層2は、下地層2aと、n型導電層2bとが積層された積層構造を有する。
The first semiconductor layer 2 is configured using a group III nitride expressed by a composition formula of Al 1-xy Ga x In y N (x ≧ 0, y ≧ 0, 0 ≦ x + y ≦ 1). More specifically, the first semiconductor layer 2 has a stacked structure in which a
下地層2aは、該III族窒化物を用いて、好ましくはGaNを用いて、比抵抗が1×107Ωcm以上という高比抵抗状態が実現されるように形成されてなる高比抵抗層である。数μm程度の厚みに形成されるのがその好適な一例である。
The
一方、n型導電層2bは、電子を多数キャリアとするように構成されてなるn型の導電領域である。上述のような組成のIII族窒化物に対して、好ましくはAl1-xGaxN(0≦x≦1)に対して、より好ましくはGaNに対して、所定のドナー元素(n型ドーパント)をドープすることで構成される。ドナー元素としては、例えばSiなどを用いることができる。例えば、GaNに2×1017/cm3なる濃度のSiをドープすることによって、数nm〜数百nm程度の厚みに形成するのがその好適な一例である。
On the other hand, the n-type
このような第1半導体層2は、MOCVDなどの公知の成膜手法を用いて、基板1の上にIII族窒化物をエピタキシャル成長させることで形成するのが好適な一例である。基板1としては、例えば、SiCやサファイアなどの単結晶基材を用いることができる。あるいは、これら単結晶基材の上に、AlNやGaNなどのIII族窒化物からなるバッファ層を適宜に形成したものを基板1としてもよい。なお、基板1に第1半導体層2を形成したものを、半導体基板と称することがある。
Such a first semiconductor layer 2 is preferably formed by epitaxially growing a group III nitride on the
ゲート部3は、第1半導体層2の上面の所定位置に形成される。ゲート部3は、より詳細には、第2半導体層3aと、ゲート電極3bとがこの順に積層された積層構造を有する。なお、ゲート部3の形成位置を、つまりは、第1半導体層2とゲート部3との接合部分を、接合部7と称することとする。
The
第2半導体層3aは、IV族半導体に、所定のアクセプタ元素(p型ドーパント)をドープすることにより、正孔を多数キャリアとするよう構成されてなるp型の半導体層である。アクセプタ元素としては、例えばB(ボロン)を用いることができる。 The second semiconductor layer 3a is a p-type semiconductor layer configured to use holes as majority carriers by doping a group IV semiconductor with a predetermined acceptor element (p-type dopant). For example, B (boron) can be used as the acceptor element.
ゲート電極3bは、例えばAlからなる金属電極であり、第2半導体層3aに対して公知の手法によりオーミック接合されてなる。
The
ソース電極4とドレイン電極5はともに、例えばTi/Alからなる金属電極であり、ゲート部3を挟んで対向配置されてなる。いずれも、第2半導体層3aに対して公知の手法によりオーミック接合されてなる。
Both the source electrode 4 and the
絶縁保護層6は、半導体素子10の表層を保護するとともに電気的な絶縁を確保するために形成される。絶縁保護層6は、例えばSiNにて形成される。
The insulating protective layer 6 is formed to protect the surface layer of the
<ゲート部のP−N接合>
以上のような構成の半導体素子10においては、n型導電層2bと、ゲート部3を構成し、p型の導電層である第2半導体層3aとの間で、P−N接合が形成されていることになる。そして、第2半導体層3aの上にはゲート電極3bが形成されていることから、半導体素子10においては、n型導電層2bがチャネル層として作用する、接合ゲート型の電界効果トランジスタ構造が実現されていることになる。
<PN junction of gate part>
In the
仮に、ゲート電極がn型導電層にショットキー接触されている場合、ゲート電極として用いられるショットキー金属(例えばPtなど)の内部には高い密度で自由電子が存在するため、逆方向ゲート電圧印加時には、空乏領域をショットキー金属側から導電層側に向けて電子がトンネルすることに起因する、逆方向ゲートリーク電流が生じることになる。 If the gate electrode is in Schottky contact with the n-type conductive layer, there is a high density of free electrons inside the Schottky metal used as the gate electrode (for example, Pt). Occasionally, a reverse gate leakage current occurs due to electrons tunneling from the Schottky metal side to the conductive layer side in the depletion region.
しかし、本実施の形態に係る半導体素子10においては、上述のようにP−N接合による接合ゲート型の構造を実現することにより、係る電子のトンネルに基づく逆方向ゲートリーク電流の発生が、原理上起こらないようになっている。これにより、ショットキー型のものに比して、逆方向ゲートリーク電流が十分に抑制されてなる。
However, in the
図2は、半導体素子10のゲート部3の直下におけるバンド構造を説明するための図である。図2(a)は、対比のために示すショットキー電極を用いた従来のFETについてのバンド構造を示す図であり、図2(b)が、半導体素子10のバンド構造を示す図である。図2(a)においては、n型導電層102とゲート電極103とが接合部107においてショットキー接触されてなる場合を示している。また、図中のエネルギー値(単位eV)は、図2(a)についてはn型導電層102がn−GaNで形成されており、ゲート電極103がPtで形成されている場合の、図2(b)についてはn型導電層2bがn−GaNで形成されており、第2半導体層3aが多結晶Siで形成されてなり、ゲート電極3bがAlで形成されている場合の、それぞれ概算値である。
FIG. 2 is a diagram for explaining a band structure immediately below the
半導体素子10においては、第2半導体層3aが存在することによってショットキー接触の場合よりもn型導電層2bのバンドが持ち上げられることで、ショットキー接触の場合に比して拡散電位が大きくなっている。また、これに伴って、n型導電層2bにおける空乏領域の幅も大きくなっている。すなわち、ショットキー接触の場合の空乏領域の幅をW1、拡散電位をVD1とし、半導体素子10の空乏領域の幅をW2、拡散電位をVD2とすると、W2>W1、VD2>VD1が成り立つことになる。すなわち、ゲート電極をn型導電層に対してショットキー接触する従来の態様に代えて、ゲート部3においてn型導電層2bとp型導電層である第2半導体層3aとのP−N接合を設けた上で第2半導体層3aに対してゲート電極3bをオーミック接合するようにすることで、従来よりも広がった空乏領域と、大きな拡散電位とが得られることになる。
In the
また、拡散電位が大きいということは、該拡散電位で規定される最大ゲート印加電圧が大きくなるということでもある。このことは、ゲート部をショットキー接触に代えてP−N接合とすることで、ゲート電圧を正側へより大きく印加できるという効果が得られることのほか、主電流がピンチオフする電圧であるしきい値電圧がより高い半導体素子を得ることができる、ということを意味する。 Further, the fact that the diffusion potential is large also means that the maximum gate applied voltage specified by the diffusion potential is increased. This is the voltage at which the main current is pinched off in addition to the effect that the gate voltage can be applied to the positive side more greatly by replacing the Schottky contact with the PN junction. This means that a semiconductor element having a higher threshold voltage can be obtained.
図3は、これを説明するために示す、ノーマリーオン型の半導体素子についてのゲート印加電圧に対する出力電流の変化の概念図である。第1半導体層を同一の構成とした場合、ゲート部をショットキー接触に代えてP−N接合とすることでゲート接合部の拡散電位が増大するため、最大ゲート印加電圧の値がV1からV2に増大することになる。また、ゲート接合部の拡散電位の増大にともない、トランジスタのしきい値電圧がVt1からVt2(>Vt1)へと正側にシフトすることになる。これらのことは、図3に示す出力電流曲線が横軸正方向に平行移動することに相当する。すなわち、ショットキー接触の場合、P−N接合の場合のしきい値電圧をそれぞれVt1、Vt2と表すとすると、最大ゲート印加電圧の値がV1からV2に変化すると、しきい値電圧がVt1からVt2(>Vt1)へと変化することになる。
FIG. 3 is a conceptual diagram showing a change in output current with respect to a gate applied voltage for a normally-on type semiconductor element, which is shown for explaining this. When the first semiconductor layer has the same configuration, the gate portion is replaced with a PN junction instead of a Schottky contact so that the diffusion potential of the gate junction increases, so that the value of the maximum gate applied voltage is V1 to V2. Will increase. Further, with an increase of the diffusion potential of the gate junction, so that the threshold voltage of the transistor is shifted to the positive side from
なお、半導体素子10がP−N接合による接合ゲート型の構造を備えるようにすることは、半導体素子10においてノーマリーオフを実現する場合においても好適である。これについては後述する。
Note that it is preferable that the
<第1半導体層の詳細構成>
上述したように、第1半導体層2を構成する下地層2aとn型導電層2bとは、Al1-x-yGaxInyN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成される。係る場合において、第1半導体層2の全体において、あるいは、下地層2aとn型導電層2bのそれぞれにおいて、該III族窒化物が均一組成である必要はない。例えば、傾斜組成を有しているような構成であってもよい。好ましくは、n型導電層2bの少なくとも接合部7の近傍は、y=0なる組成のIII族窒化物、つまりはAl1-xGaxN(0≦x≦1)なる組成のIII族窒化物を用いて構成される。これにより、接合部7におけるP−N接合を、より良好な特性をもって実現することができる。
<Detailed configuration of first semiconductor layer>
As described above, the
<第2半導体層の詳細構成>
第2半導体層3aは、好ましくは、少なくとも接合部7の近傍における正孔濃度が1×1019/cm3以上であるように構成される。係る構成を有する場合、第2半導体層3a自体の比抵抗が低くなることに加えて、第2半導体層3aとゲート電極3bとの間の接触抵抗を低減することができる。また、逆方向ゲート電圧印加時における第2半導体層3aへの空乏層の拡がりを抑制できるため、第2半導体層3aを薄く形成することが可能となる。これらにより、第2半導体層3aにおける逆方向ゲート電圧印加時の直列抵抗成分を低減することができる。係る第2半導体層3aは、Bのようなアクセプタ元素を1×1020/cm3以上の濃度で含むようにすることで、容易に実現することができる。
<Detailed configuration of second semiconductor layer>
The second semiconductor layer 3a is preferably configured so that the hole concentration at least in the vicinity of the
IV族半導体材料としては、例えば、Si1-zGez(0≦z≦1)を用いることができる。このような第2半導体層3aは、例えば、第1半導体層2の上にCVD法、スパッタリング法、蒸着法などの種々の物理蒸着法や化学蒸着法などの公知の方法を用いてサブミクロンオーダーから数μm程度以下の厚みに積層形成することで、容易に実現される。なかでも、Siを用いるのが、層形成の制御性が高い点で好適である。係る場合、Siは多結晶であってもよい。 As the group IV semiconductor material, for example, Si 1-z Ge z (0 ≦ z ≦ 1) can be used. Such a second semiconductor layer 3a is formed on the first semiconductor layer 2 by submicron order using various physical vapor deposition methods such as CVD method, sputtering method, vapor deposition method and chemical vapor deposition method. Can be easily realized by stacking to a thickness of about several μm or less. Among these, using Si is preferable in terms of high controllability of layer formation. In such a case, Si may be polycrystalline.
第1半導体層2の少なくとも接合部7の近傍をAl1-xGaxN(0≦x≦1)なるIII族窒化物を用いて構成し、第2半導体層3aの少なくとも接合部の近傍をSi1-zGez(0≦z≦1)を用いて接合部7においてP−N接合を形成する。これにより、第2半導体層3aにおける正孔濃度が高く且つ電子密度が極めて小さい状態が実現されるので、逆方向ゲート電圧印加時において逆方向ゲートリーク電流が大幅に低減できるという効果が得られる。
At least the vicinity of the
<ノーマリーオフ>
次に、半導体素子10においてノーマリーオフを実現する場合について説明する。ノーマリーオフの半導体素子を得るには、ゲート電圧を印加しない状態でピンチオフが実現される必要がある。図2に示すように、本実施の形態に係る半導体素子10においては、接合部7においてゲート部3と第1半導体層2との間でP−N接合を形成することで、n型導電層2bにおいてショットキー接触の場合よりも広い空乏領域が形成される。このことから、ショットキー接触を用いたノーマリオフ型素子の場合に比して、n型導電層2bの厚みを大きくした場合、あるいはn型導電層2bのドナー濃度を高くした場合であっても、ピンチオフ状態を実現することが可能となる。言い換えれば、厚みを大きくすることによりn型導電層2bにおける導通断面積を広くできる、あるいはドナー濃度を高くすることによりn型導電層2bの比抵抗を下げることができるので、結果としてより導通抵抗の低い半導体層を第1半導体層として用いることができる。すなわち、接合部7においてゲート部3と第1半導体層2との間でP−N接合を形成することで、ショットキー接触の場合に比して導通抵抗が低いノーマリオフ型素子を得ることが可能となる。
<Normally off>
Next, a case where normally-off is realized in the
電界効果トランジスタにおいてノーマリオフ動作が実現されるためのn型導電層2bの具体的な厚みは、半導体のキャリア濃度に応じて異なるものであり、同様にn型導電層2bの具体的なキャリア濃度は、半導体の厚みに応じて異なるものである。さらにこれらの条件は、ゲート部3の具体的構成に応じて異なる。したがって、これらを適宜に調整することにより、ノーマリオフ型素子を得ることができるが、本発明のように、ゲート部3の構成としてショットキー接触に代えてP−N接合を用いた場合には、上述したように、第1半導体層としてより導通抵抗の低い半導体層を用いることができる。これにより、ショットキー接触のものよりも、順方向ゲート電圧印加時のオン特性が優れた半導体素子が実現される。図4は、このことを示すための、ノーマリーオフ型の半導体素子についてのゲート印加電圧に対する出力電流の変化の概念図である。すなわち、ノーマリーオフ型素子を作製する際、ゲート部をショットキー接触に代えてP−N接合とすることにより、より導通抵抗の低い半導体層を用いることができるため、同じゲート印加電圧に対して得られる出力電流が大きくなる。加えて、ゲート部の構成を本発明のようなP−N接合とすることにより、接合部の拡散電位を大きくすることができるので、最大ゲート印加電圧がV1からV2へと増大し、結果として半導体素子の最大出力電流を大きくすることが可能となる。
The specific thickness of the n-type
以上、説明したように、本実施の形態によれば、ゲート部の構成をショットキー接触型に代えてP−N接合による接合ゲート型とすることで、逆方向ゲートリーク電流が十分に抑制された半導体素子を得ることができる。また、ノーマリーオフ型の半導体素子を作製する際、ショットキー接触の場合に比して拡散電位のより大きなゲート部構成とすることができ、加えてより導通抵抗の低い半導体層を用いることができるため、オン特性の優れたノーマリーオフ型の半導体素子を得ることができる。 As described above, according to the present embodiment, the gate configuration is changed to a junction gate type using a PN junction instead of the Schottky contact type, thereby sufficiently suppressing the reverse gate leakage current. A semiconductor device can be obtained. Further, when a normally-off type semiconductor element is manufactured, a gate portion structure having a larger diffusion potential than that in the case of a Schottky contact can be formed, and in addition, a semiconductor layer having a lower conduction resistance can be used. Therefore, a normally-off semiconductor element having excellent on characteristics can be obtained.
<第2の実施の形態>
半導体素子におけるn型の導電領域の構成態様は、上述の実施の形態に限られるものではない。本実施の形態においては、第1半導体層においていわゆる2次元電子ガスが導電を担う態様、すなわち、半導体素子がHEMT構造を取る場合の態様について説明する。
<Second Embodiment>
The configuration of the n-type conductive region in the semiconductor element is not limited to the above-described embodiment. In the present embodiment, a mode in which a so-called two-dimensional electron gas bears conductivity in the first semiconductor layer, that is, a mode in which the semiconductor element has a HEMT structure will be described.
図5は、本発明の第2の実施の形態に係る半導体素子20の断面構造を説明するための図である。なお、半導体素子20において第1の実施の形態に係る半導体素子10の構成要素と実質的に同一の作用効果を奏する構成要素については、同一の符号を付してその説明を省略する。半導体素子20は、第1半導体層12が下地層12aとワイドバンドギャップ層12bとを備え、かつ、下地層12aとワイドバンドギャップ層12bとの界面近傍に2次元電子ガス領域8が形成されてなる点で、第1の実施の形態に係る半導体素子10と相違する。係る半導体素子20は、いわゆる高電子移動度トランジスタ素子(HEMT)として機能するための諸構成を有するものである。
FIG. 5 is a view for explaining a cross-sectional structure of the
第1半導体層12を構成する、下地層12aとワイドバンドギャップ層12bとはいずれも、Al1-x-yGaxInyN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成される。本実施の形態に係る第1半導体層12についても、第1の実施の形態に係る半導体層2と同様に、公知の成膜手法を用いて形成することができる。
Both the
下地層12aは、第1の実施の形態に係る下地層2aと同様に、該III族窒化物を用いて、好ましくはGaNを用いて、比抵抗が1×107Ωcm以上という高比抵抗状態が実現されるように形成されてなる高比抵抗層である。
As in the case of the
一方、ワイドバンドギャップ層12bは、下地層12aを構成するIII族窒化物よりもバンドギャップが大きいIII族窒化物を用いて形成される。例えば、下地層がGaNにて構成される場合であれば、Al1-xGaxN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成するのがその好適な一例である。
On the other hand, the wide
下地層12aとワイドバンドギャップ層12bと間で形成されるヘテロ界面近傍には、両層を構成するIII族窒化物のバンドギャップ差に起因して、ワイドバンドギャップ層12bからキャリアとなる電子が供給される。これにより、電子が2次元的にかつ高濃度に存在する2次元電子ガス領域8が形成されることになる。下地層12aは、数μm程度の厚みに形成されるのが好適である。一方、ワイドバンドギャップ層12bは、せいぜい数十nm以下に形成されるのが、良質な膜形成の点、2次元電子ガス領域8の形成の点ならびにデバイス動作の点(すなわちゲート電圧印加に対する主電流の制御性という点)からは好ましい。
In the vicinity of the heterointerface formed between the
係る構造を有する半導体素子20においては、2次元電子ガス領域8が実質的にn型導電領域として作用することになる。
In the
また、半導体素子20は、P−N接合による接合ゲート型の構造を有する点では第1の実施の形態に係る半導体素子10と同様であるので、ショットキー型のものに比して、逆方向ゲートリーク電流が十分に抑制されてなる。
Further, since the
図6は、係る半導体素子20のゲート部3の直下におけるバンド構造を説明するための図である。図6(a)は、対比のために示すショットキー電極を用いた従来のHEMTについてのバンド構造を示す図であり、図6(b)が、半導体素子20のバンド構造を示す図である。図6(a)においては、下地層112aとワイドバンドギャップ層112bとの接合界面部分に2次元電子ガス層108が形成され、ワイドバンドギャップ層112bとゲート電極103とが接合部107においてショットキー接触されてなる場合を示している。また、図中のエネルギー値(単位eV)は、図6(a)については下地層112aが高比抵抗のGaNで形成されており、ワイドバンドギャップ層112bがAl0.2Ga0.8Nで形成されており、ゲート電極103がPtで形成されている場合の、図6(b)については下地層12aが高比抵抗のGaNで形成されており、ワイドバンドギャップ層12bがAl0.2Ga0.8Nで形成されており、第2半導体層3aが多結晶Siで形成されてなり、ゲート電極3bがAlで形成されている場合の、それぞれ概算値である。
FIG. 6 is a diagram for explaining a band structure immediately below the
図6に示すように、HEMT構造を有する半導体素子20についても、第2半導体層3aが存在することによってワイドバンドギャップ層12bのバンドがショットキー接触の場合よりも持ち上げられる。これにより、ショットキー接触の場合に比して大きな拡散電位が実現されることになる。すなわち、最大ゲート印加電圧の高い半導体素子20を得ることができる。
As shown in FIG. 6, also in the
また、半導体素子20についても、第1の実施の形態に係る半導体素子と同様に、ノーマリーオフ型のものを得ることができる。ただし、半導体素子20の場合は、ワイドバンドギャップ層12bの厚みと2次元電子ガス領域8における2次元電子ガスの濃度をゲート部の構成に応じて適宜に調整することによってピンチオフ状態が実現されることになる。なお、2次元電子ガスの濃度は、ワイドバンドギャップ層12bの組成や厚みに依存する。例えばワイドバンドギャップ層12bがAl1-xGaxNであった場合には、Al濃度が大きいほど2次元電子ガスの濃度が大きくなる。また、ワイドバンドギャップ層12bの膜厚が大きいほど2次元電子ガスの濃度は大きくなる。つまりは、ワイドバンドギャップ層12bの組成・膜厚を調整すればピンチオフ状態は実現される。
Also, a normally-off
本実施の形態に係る半導体素子20においては、ゲート部3の構成としてショットキー接触に代えてP−N接合を用いることにより、図6に示すように、ワイドバンドギャップ層12bのバンドがショットキー接触の場合よりも持ち上げられた状態となる。よって、膜厚が同じであれば、ショットキー接触の場合よりも2次元電子ガス領域8における2次元電子ガスの濃度が実質的に引き下げられるという現象が起こる。このことは、ショットキー接触を用いたノーマリオフ型素子の場合に比して、ワイドバンドギャップ層12bの厚みをより大きくした場合であっても、ピンチオフ状態を実現できることを意味している。また、ワイドバンドギャップ層12bがAl1-xGaxNであった場合には、Al濃度をより大きくした場合であっても、ピンチオフ状態を実現できることを意味している。言い換えれば、より導通抵抗の低い半導体層を第1半導体層として用いることができる。
In the
すなわち、接合部7においてゲート部3と第1半導体層2との間でP−N接合を形成することで、ショットキー接触の場合に比して導通抵抗が低いノーマリオフ型素子を得ることが可能となる。これにより、ショットキー接触のものよりも、順方向ゲート電圧印加時のオン特性が優れた、より具体的に言えば出力電流の高い半導体素子が実現される。加えて、ゲート部の構成をP−N接合とすることにより、接合部の拡散電位を大きくすることができるので、最大ゲート印加電圧がV1からV2へと増大し、結果として半導体素子の最大出力電流を大きくすることが可能となる。
That is, by forming a PN junction between the
<第1半導体層の詳細構造>
第1半導体層12を形成する下地層2aとn型導電層2bはいずれも、均一組成層として存在する必要はなく、傾斜組成を有する態様であってもよい。あるいは、下地層2aとn型導電層2bとの少なくとも一方が、組成の異なるIII族窒化物を用いて形成された複数の層が積層されてなる態様であってもよい。このような積層構造についても、MOCVD法や分子線エピタキシャル成長法などの公知の成膜手法またはそれらの組合せを用いて容易に作製することができる。
<Detailed structure of first semiconductor layer>
Both the
例えば、ワイドバンドギャップ層12bは、少なくとも接合部7の近傍部分がAl1-xGaxN(0≦x≦1)なる組成のIII族窒化物を用いて数nm〜数十nm程度の厚みに構成されるのが好ましい。その場合、Al1-xGaxN(0≦x≦1)なる組成のIII族窒化物による組成の異なる複数の層(すなわちxの値が互いに異なる複数の層)が積層されてなる態様であってもよい。係る場合、例えばSiをドープしてなるn型導電層を含んでいてもよい。また、2次元電子ガスを効果的に生成させるという点からは、下地層12aと隣接する部分をAlNを用いて構成するのがより好ましい。
For example, the wide
一方、下地層12aは、少なくともワイドバンドギャップ層12bと隣接する部分においては、Ga1-wInwN(0≦w≦1)なる組成式で表現されるIII族窒化物を用いて数百nm〜数μm程度の厚みに構成されることが好ましい。その場合、Ga1-wInwN(0≦w≦1)なる組成のIII族窒化物による組成の異なる複数の層(すなわちwの値が互いに異なる複数の層)が積層されてなる態様であってもよい。
On the other hand, the
2次元電子ガスを効果的に生成させるという点からは、下地層12aは、少なくともワイドバンドギャップ層12bと隣接しない部分においては、GaNを用いて構成されることが好ましい。GaNはIII族窒化物の中でも特に結晶品質が良好であるので、その上に形成され導電を担う2次元電子ガス領域8における結晶性を良好なものとすることが可能となる。これにより、順方向ゲート電圧印加時の直列抵抗成分をより低減することができ、逆方向ゲート電圧印加時のゲートリーク電流をさらに低減させることができる。
From the standpoint of effectively generating a two-dimensional electron gas, the
さらには、下地層12aは、ワイドバンドギャップ層12bと隣接する部分についても、GaNを用いて構成されてなるのがより好ましい。これにより、順方向ゲート電圧印加時の直列抵抗成分のさらなる低減、逆方向ゲート電圧印加時のゲートリーク電流のさらなる低減が実現できる。
Furthermore, it is more preferable that the
なお、第1半導体層12において上述のような積層構造を構成するIII族窒化物は、ウルツ鉱型結晶構造を有するものであるのが望ましい。さらには、積層面がウルツ鉱型結晶の(0001)面に相当することが望ましい。このような構成を有する場合、結晶内部に発生するピエゾ分極効果、自発分極効果に起因して、効果的に2次元電子ガスが生成されることになり、このことも、半導体素子20の直列抵抗成分の低減に寄与するからである。
In addition, it is desirable that the group III nitride constituting the stacked structure as described above in the
以上、説明したように、本実施の形態によれば、HEMT構造を有する場合であっても、ゲート部の構造をショットキー接触型に代えてP−N接合による接合ゲート型とすることで、逆方向ゲートリーク電流が十分に抑制された半導体素子を得ることができる。また、オン特性の優れたノーマリーオフ型の半導体素子を得ることができる。 As described above, according to the present embodiment, even when the HEMT structure is provided, the structure of the gate portion is changed to the junction gate type by the PN junction instead of the Schottky contact type. A semiconductor element in which the reverse gate leakage current is sufficiently suppressed can be obtained. In addition, a normally-off semiconductor element having excellent on characteristics can be obtained.
<変形例>
ゲート部にP−N接合を有する接合ゲート型の半導体素子の構造は、上述の実施の形態のものには限定されない。図7は、接合ゲート型の半導体素子であってゲートリセス構造を有する、半導体素子30の断面構造を説明するための図である。図7においては、半導体素子30において上述の実施の形態に係る半導体素子の構成要素と実質的に同一の作用効果を奏する構成要素については、同一の符号を付してその説明を省略する。
<Modification>
The structure of the junction gate type semiconductor element having a PN junction in the gate portion is not limited to that of the above-described embodiment. FIG. 7 is a diagram for explaining a cross-sectional structure of a
半導体素子30においては、基板1の上に第2の実施の形態と同様に形成された下地層12aの上に、ゲート部3の直下をエッチングしてなるワイドバンドギャップ層12cを設けることで、ゲートリセス構造が実現されてなる。
In the
係る半導体素子30においては、ゲート部3の直下におけるワイドバンドギャップ層12cの厚みd(エッチング後の残存膜厚)を適宜に定めることで、つまりは、エッチング深さを調整することで、ノーマリーオフ型のものを得ることもできる。
In such a
実施例および比較例として、種々の半導体素子を作製し、その特性を評価した。図8は、それぞれの半導体素子の特性を一覧にして示す図である。なお、図8における最大出力電流密度としては、ゲート電圧を許容最大値としたときに得られた値を記載している。 As examples and comparative examples, various semiconductor elements were produced and their characteristics were evaluated. FIG. 8 is a diagram showing a list of characteristics of each semiconductor element. Note that, as the maximum output current density in FIG. 8, a value obtained when the gate voltage is set to the allowable maximum value is described.
(実施例1)
実施例1として、第1の実施の形態に係る半導体素子であって、ノーマリーオン型のものを作製した。
Example 1
As Example 1, a normally-on type semiconductor device according to the first embodiment was manufactured.
半絶縁性SiC基板、ならびに単結晶サファイア基板を用意した。これらの基板上に、MOCVD法によって、バッファ層(SiC基板の場合は膜厚200nmのAlNからなる層、単結晶サファイア基板の場合には、膜厚30nmのGaNからなる層)を形成した。これにより、2種類の基板1を得たことになる。以下、半絶縁性SiC基板を用いた基板1を単にSiC基板と称し、単結晶サファイア基板を用いた基板1を単にサファイア基板と称する。引き続き、MOCVD法によって、これら2種類の基板1の上に下地層2aとして比抵抗1×107Ωcm以上のGaN層を2μmの厚みに形成し、さらに、n型導電層2bとしてSi濃度が2×1017/cm3となるGaN層を0.2μmの厚みに形成した。このようにして得られた半導体基板のシート抵抗値は、SiC基板の場合が約4000Ω/sqであり、サファイア基板の場合が約4500Ω/sqであった。
A semi-insulating SiC substrate and a single crystal sapphire substrate were prepared. A buffer layer (a layer made of 200 nm thick AlN in the case of a SiC substrate and a layer made of
得られたそれぞれの半導体基板の主面上に、ソース電極4およびドレイン電極5の形成位置に、フォトリソグラフィと真空蒸着法を用いてTi/Alからなる金属層を形成し、次いで窒素雰囲気中で加熱処理することで、各々の金属層についてオーム性接触を得た。これにより、ソース電極5ならびにドレイン電極6が得られた。
On the main surface of each of the obtained semiconductor substrates, a metal layer made of Ti / Al is formed at the formation position of the source electrode 4 and the
続いて、ゲート部3の形成位置に、フォトリソグラフィと減圧CVD法を用い、第2半導体層3a層として、正孔濃度が1×1019/cm3以上となるように約2×1020/cm3のボロンをドープした多結晶Si層を、0.5μmの厚みに形成した。
Subsequently, at the position where the
さらに該多結晶Si層の上に、真空蒸着法を用いてAl金属層を形成し、窒素と水素の混合雰囲気中にて440℃の加熱処理を施すことで、Al金属層について多結晶Si層に対するオーム性接触を得た。これにより、ゲート電極3bが得られた。
Further, an Al metal layer is formed on the polycrystalline Si layer using a vacuum deposition method, and a heat treatment at 440 ° C. is performed in a mixed atmosphere of nitrogen and hydrogen, whereby the polycrystalline Si layer is formed on the Al metal layer. Ohmic contact was obtained. Thereby, the
最後に、各々の電極に対して図示しない配線取り出し用パッドを形成して、半導体素子10としての接合ゲート型電界効果トランジスタを得た。得られた半導体素子10について、ゲート電圧0Vにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。
Finally, a wiring extraction pad (not shown) was formed for each electrode to obtain a junction gate type field effect transistor as the
なお、作製した接合ゲート型電界効果トランジスタのゲート長、ゲート幅は各々0.5μm、100μmである。 Note that the gate length and gate width of the fabricated junction gate field effect transistor are 0.5 μm and 100 μm, respectively.
(比較例1)
比較例1として、ショットキー接触型のゲート構造を有する電界効果型トランジスタ素子であって、ノーマリーオン型のものを作製した。
(Comparative Example 1)
As Comparative Example 1, a normally-on type field effect transistor element having a Schottky contact type gate structure was manufactured.
具体的には、ゲート部の形成以外は実施例1のSiC基板の場合と同様に行い、ゲート部の形成に代えて、該ゲート部の形成位置に、フォトリソグラフィと真空蒸着法を用いて、Pt/Auからなるゲート電極をショットキー接触により形成した。 Specifically, except for the formation of the gate portion, it is performed in the same manner as in the case of the SiC substrate of Example 1, and instead of forming the gate portion, using the photolithography and the vacuum deposition method at the formation position of the gate portion, A gate electrode made of Pt / Au was formed by Schottky contact.
本比較例において得られた半導体素子についても、ノーマリオン動作型のデバイスであることを確認した。 The semiconductor element obtained in this comparative example was also confirmed to be a normally-on device.
(実施例2)
実施例2として、第1の実施の形態に係る半導体素子であって、ノーマリーオフ型のものを作製した。
(Example 2)
As Example 2, a normally-off type semiconductor device according to the first embodiment was manufactured.
具体的には、実施例1のSiC基板の場合と同様の手順で、n型導電層2bとしてのGaN層の厚みを種々に違えた半導体素子を作製した。その結果、GaN層の厚みを65nm以下としたものが、ゲート電圧0Vにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。GaN層の厚みが65nmの半導体基板のシート抵抗値は約6000Ω/sqであった。
Specifically, semiconductor elements having different thicknesses of the GaN layers as the n-type
(比較例2)
比較例2として、比較例1と同様の構成の電界効果型トランジスタ素子であってノーマリーオフ型のものを作製した。
(Comparative Example 2)
As Comparative Example 2, a normally-off type field effect transistor element having the same configuration as Comparative Example 1 was produced.
具体的には、比較例1と同様の手順で、n型導電層としてのGaN層の厚みを種々に違えた半導体素子を作製した。その結果、GaN層の厚みを50nm以下としたものが、ゲート電圧0Vにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。係る場合の半導体基板のシート抵抗値は約8500Ω/sqであった。 Specifically, semiconductor elements having different thicknesses of GaN layers as n-type conductive layers were prepared in the same procedure as in Comparative Example 1. As a result, a GaN layer having a thickness of 50 nm or less was obtained as a normally-off operation type semiconductor element in which a main current does not flow at a gate voltage of 0V. In such a case, the sheet resistance value of the semiconductor substrate was about 8500 Ω / sq.
(実施例3)
実施例3として、第2の実施の形態に係る半導体素子であって、ノーマリーオン型のものを作製した。
(Example 3)
As Example 3, a normally-on type semiconductor device according to the second embodiment was manufactured.
基板1として実施例1と同様のSiC基板とサファイア基板とを用意し、それぞれの上に、MOCVD法を用いて、膜厚200nmのAlNからなるバッファ層、下地層12aとして比抵抗1×107Ωcm以上のGaN層を2μmの厚みに形成し、さらに、ワイドバンドギャップ層12bとしてAl混晶比が0.2となるAlGaN層を25nmの厚みに形成した。このようにして得られた半導体基板について、ホール効果測定を行ったところ、SiC基板については、シート電子濃度が約1×1013/cm2、電子移動度が約1400cm2/Vs、シート抵抗が約450Ω/sqであり、サファイア基板についてはシート電子濃度が約1×1013/cm2、電子移動度が約1250cm2/Vs、シート抵抗が約500Ω/sqであった。
A SiC substrate and a sapphire substrate similar to those of Example 1 are prepared as the
得られた半導体基板を用い、実施例1に示す工程と同様に、ソース電極、ドレイン電極、およびゲート部(第2半導体層およびゲート電極)を形成し、半導体素子20を得た。得られた半導体素子20について、ゲート電圧0Vにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。
Using the obtained semiconductor substrate, a source electrode, a drain electrode, and a gate part (second semiconductor layer and gate electrode) were formed in the same manner as in the process shown in Example 1, and a
(比較例3)
比較例3として、ショットキー接触型のゲート構造を有する高電子移動度トランジスタ素子であって、ノーマリーオン型のものを作製した。
(Comparative Example 3)
As Comparative Example 3, a normally-on type high-electron mobility transistor element having a Schottky contact type gate structure was manufactured.
ゲート部の形成以外は実施例3のSiC基板の場合と同様に行い、ゲート部の形成に代えて、該ゲート部の形成位置に、フォトリソグラフィと真空蒸着法を用いて、Pt/Auからなるゲート電極をショットキー接触により形成した。 Except for the formation of the gate part, it is performed in the same manner as in the case of the SiC substrate of Example 3, and instead of forming the gate part, the formation position of the gate part is made of Pt / Au using photolithography and vacuum deposition. A gate electrode was formed by Schottky contact.
本比較例において得られた半導体素子についても、ノーマリオン動作型のデバイスであることを確認した。 The semiconductor element obtained in this comparative example was also confirmed to be a normally-on device.
(実施例4)
実施例4として、第2の実施の形態に係る半導体素子であって、ノーマリーオフ型のものを作製した。
Example 4
As Example 4, a normally-off type semiconductor device according to the second embodiment was manufactured.
具体的には、実施例3のSiC基板の場合と同様の手順で、ワイドバンドギャップ層12bとしてのAlGaN層の厚みを種々に違えた半導体素子を作製した。その結果、AlGaN層の厚みを18nm以下としたものが、ゲート電圧0Vにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。
Specifically, semiconductor elements having different thicknesses of the AlGaN layer as the wide
AlGaN層の厚みが18nmの半導体基板について行った、ホール効果測定においては、シート電子濃度が約0.9×1013/cm2、電子移動度が約1400cm2/Vs、シート抵抗が約500Ω/sqという結果が得られた。 In the Hall effect measurement performed on a semiconductor substrate having an AlGaN layer thickness of 18 nm, the sheet electron concentration is about 0.9 × 10 13 / cm 2 , the electron mobility is about 1400 cm 2 / Vs, and the sheet resistance is about 500Ω / A result of sq was obtained.
(比較例4)
比較例4として、比較例3と同様の構成の高電子移動度トランジスタ素子であってノーマリーオフ型のものを作製した。
(Comparative Example 4)
As Comparative Example 4, a normally-off type high-electron mobility transistor element having the same configuration as that of Comparative Example 3 was produced.
具体的には、比較例3と同様の手順で、ワイドバンドギャップ層としてのAlGaN層の厚みを種々に違えた半導体素子を作製した。その結果、AlGaN層の厚みを8nm以下としたものが、ゲート電圧0Vにおいて主電流が流れないノーマリオフ動作型の半導体素子として得られた。 Specifically, semiconductor elements with different thicknesses of the AlGaN layer as the wide band gap layer were prepared in the same procedure as in Comparative Example 3. As a result, an AlGaN layer having a thickness of 8 nm or less was obtained as a normally-off operation type semiconductor element in which a main current does not flow at a gate voltage of 0V.
AlGaN層の厚みが18nmの半導体基板について行った、ホール効果測定においては、シート電子濃度が約0.7×1013/cm2、電子移動度が約1000cm2/Vs、シート抵抗が約900Ω/sqという結果が得られた。 In the Hall effect measurement performed on a semiconductor substrate having an AlGaN layer thickness of 18 nm, the sheet electron concentration is about 0.7 × 10 13 / cm 2 , the electron mobility is about 1000 cm 2 / Vs, and the sheet resistance is about 900 Ω / A result of sq was obtained.
(実施例1〜実施例4と比較例1〜比較例4との対比)
表1に示すように、接合ゲート型構造を有する実施例1〜実施例4の半導体素子においては、ショットキー接触型構造を有する比較例1〜比較例4の半導体素子に比べ逆方向ゲートリーク電流が著しく低いことが確認された。これは、電子濃度が小さいp型半導体層を用いた接合ゲート型構造を有することで、逆方向ゲート電圧印加時の電子の流入が抑制されたことによると解される。
(Contrast between Example 1 to Example 4 and Comparative Example 1 to Comparative Example 4)
As shown in Table 1, in the semiconductor elements of Examples 1 to 4 having the junction gate type structure, the reverse gate leakage current is larger than that of the semiconductor elements of Comparative Examples 1 to 4 having the Schottky contact type structure. Was found to be significantly lower. This is understood to be due to the fact that the junction gate type structure using the p-type semiconductor layer having a low electron concentration has suppressed the inflow of electrons when the reverse gate voltage is applied.
また、基板を違えてノーマリーオン型の半導体素子を作製した実施例1においては、出力電流特性についてはSiC基板を用いた場合の方が優れていることが確認された。同様の結果は、実施例3においても確認された。このことは、SiC基板を用いることによりシート抵抗のより低い半導体層が得られたことによるもと解される。一方、逆方向ゲートリーク電流については有意差が見られていないことから、本発明は基板材質に関わらず有効であるということが明らかである。 Further, in Example 1 in which a normally-on type semiconductor device was manufactured using different substrates, it was confirmed that the output current characteristics were superior when the SiC substrate was used. Similar results were confirmed in Example 3. This is understood based on the fact that a semiconductor layer having a lower sheet resistance is obtained by using the SiC substrate. On the other hand, since there is no significant difference in the reverse gate leakage current, it is clear that the present invention is effective regardless of the substrate material.
また、いずれもノーマリーオン型の半導体素子を作製した実施例1および実施例3と、比較例1および比較例3とを対比すると、最大ゲート印加電圧およびしきい値電圧について、前者の方が大きいことが確認された。 Further, when Example 1 and Example 3 in which normally-on type semiconductor elements are both manufactured are compared with Comparative Example 1 and Comparative Example 3, the former is greater in terms of the maximum gate applied voltage and the threshold voltage. It was confirmed to be large.
さらに、いずれもノーマリーオフ型の半導体素子を作製した実施例2および実施例4と、比較例2および比較例4とを対比すると、前者の方が最大ゲート印加電圧および最大出力電流密度が大きいことが確認された。これは、p型半導体層を用いることでゲート接合部の拡散電位が大きくなった結果、シート抵抗値のより低い半導体基板を用いてノーマリーオフ状態が実現できるようになったことの表れである。 Furthermore, when Example 2 and Example 4 which produced the normally-off type semiconductor element were compared with Comparative Example 2 and Comparative Example 4, the former had a larger maximum gate applied voltage and maximum output current density. It was confirmed. This shows that the normally-off state can be realized by using a semiconductor substrate having a lower sheet resistance value as a result of the diffusion potential at the gate junction being increased by using the p-type semiconductor layer. .
(実施例5)
実施例5として、第2の実施の形態に係る半導体素子において、ワイドバンドギャップ層を2層構造としたものであって、ノーマリーオン型のものを作製した。
(Example 5)
As Example 5, a normally-on type semiconductor device according to the second embodiment having a wide band gap layer having a two-layer structure was manufactured.
具体的には、ワイドバンドギャップ層の形成以外は、実施例3と同様に行った。ワイドバンドギャップ層は、MOCVD法を用いて、AlN層を1nmの厚みに形成した上で、Al混晶比が0.2となるAlGaN層を25nmの厚みに形成することによって得た。 Specifically, the same procedure as in Example 3 was performed except for the formation of the wide band gap layer. The wide band gap layer was obtained by forming an AlN layer with a thickness of 1 nm by MOCVD and then forming an AlGaN layer with an Al mixed crystal ratio of 0.2 to a thickness of 25 nm.
このようにして得られた半導体基板について、ホール効果測定を行ったところ、シート電子濃度が約1×1013/cm2、電子移動度が約2000cm2/Vs、シート抵抗が約300Ω/sqであった。 When the Hall effect measurement was performed on the semiconductor substrate thus obtained, the sheet electron concentration was about 1 × 10 13 / cm 2 , the electron mobility was about 2000 cm 2 / Vs, and the sheet resistance was about 300 Ω / sq. there were.
得られた半導体素子について、ゲート電圧0Vにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。 With respect to the obtained semiconductor element, it was confirmed that the main current flows at a gate voltage of 0 V, that is, a normally-on operation type device.
(実施例6)
実施例6として、第2の実施の形態に係る半導体素子において、下地層を2層構造としたものであって、ノーマリーオン型のものを作製した。
(Example 6)
As Example 6, in the semiconductor element according to the second embodiment, a base layer having a two-layer structure and a normally-on type was manufactured.
具体的には、下地層の形成以外は、実施例3と同様に行った。 Specifically, the same procedure as in Example 3 was performed except for the formation of the underlayer.
下地層は、MOCVD法を用いて、比抵抗1×107Ωcm以上のGaN層を2μmの厚みに形成した上で、In混晶比が0.1となるInGaN層を5nmの厚みに形成することによって得た。 As the underlayer, an MOGaN method is used to form a GaN layer having a specific resistance of 1 × 10 7 Ωcm or more to a thickness of 2 μm, and an InGaN layer having an In mixed crystal ratio of 0.1 is formed to a thickness of 5 nm. Was obtained by
このようにして得られた半導体基板についてホール効果測定を行ったところ、シート電子濃度が約1.5×1013/cm2、電子移動度が約1000cm2/Vs、シート抵抗が約400Ω/sqという値を得た。 When the Hall effect measurement was performed on the semiconductor substrate thus obtained, the sheet electron concentration was about 1.5 × 10 13 / cm 2 , the electron mobility was about 1000 cm 2 / Vs, and the sheet resistance was about 400 Ω / sq. I got the value.
得られた半導体素子について、ゲート電圧0Vにおいて主電流が流れる、すなわちノーマリオン動作型のデバイスであることを確認した。 With respect to the obtained semiconductor element, it was confirmed that the main current flows at a gate voltage of 0 V, that is, a normally-on operation type device.
(実施例7)
実施例7として、変形例に係る半導体素子であって、ノーマリーオフ型のものを作製した。
(Example 7)
As Example 7, a normally-off type semiconductor device according to a modification was manufactured.
具体的には、ソース電極、ドレイン電極の形成までは実施例3と同様の手順で行った。 Specifically, the same procedure as in Example 3 was performed until the formation of the source electrode and the drain electrode.
続いて、フォトリソグラフィと反応性イオンエッチング法を用いて、ゲート部3の形成予定位置より上方の領域について、AlGaN層の残存膜厚dが18nm以下となるようエッチング加工した。
Subsequently, using photolithography and reactive ion etching, etching was performed in a region above the position where the
その後、エッチングされた領域に、実施例1と同様に、第2半導体層3aとしての多結晶Si層と、ゲート電極としてのAl金属層とからなるゲート部を形成した。 Thereafter, in the etched region, a gate portion made of a polycrystalline Si layer as the second semiconductor layer 3a and an Al metal layer as a gate electrode was formed in the same manner as in Example 1.
得られた半導体素子について、ゲート電圧0Vにおいて主電流が流れない、すなわちノーマリオフ動作型のデバイスとなることを確認した。 With respect to the obtained semiconductor element, it was confirmed that the main current does not flow at a gate voltage of 0 V, that is, it is a normally-off operation type device.
(実施例3と実施例5、実施例6との対比)
実施例5および実施例6において作製した半導体素子はいずれも、実施例3に係る高電子移動度トランジスタ構造を有するノーマリーオン型の半導体素子の構造をベースに、層構成を違えたものである。いずれの半導体素子においても、実施例3に係る半導体素子よりも高い最大出力電流密度が得られることが確認された。これは、ワイドバンドギャップ層および下地層を複数層化することで、実施例3に示す半導体素子に比べシート抵抗を低くすることができることを意味している。
(Contrast between Example 3 and Example 5 and Example 6)
The semiconductor elements manufactured in Example 5 and Example 6 have different layer configurations based on the structure of a normally-on semiconductor element having a high electron mobility transistor structure according to Example 3. . In any of the semiconductor elements, it was confirmed that a maximum output current density higher than that of the semiconductor element according to Example 3 was obtained. This means that the sheet resistance can be made lower than that of the semiconductor element shown in Example 3 by forming a plurality of wide band gap layers and underlying layers.
(実施例4と実施例7との対比)
実施例7において作製した半導体素子は、ゲート部直下のAlGaN層のみ薄くすることで、実施例4に係る高電子移動度トランジスタ構造を有する半導体素子と同様のノーマリーオフ状態を実現したものである。実施例7の方が実施例4よりも良好な出力電流特性が得られている。これは、実施例7の場合、実施例4と違って、層形成時にAlGaN層を薄く形成せずとも、ノーマリオフ状態を実現することができ、ゲート部直下以外の部分におけるAlGaN層の厚みは層形成時のままであるので、ゲート部直下以外のAlGaN層においては低いシート抵抗が維持されていることによると解される。
(Contrast between Example 4 and Example 7)
The semiconductor device manufactured in Example 7 realized a normally-off state similar to that of the semiconductor device having the high electron mobility transistor structure according to Example 4 by thinning only the AlGaN layer immediately below the gate portion. . The output current characteristics in Example 7 are better than those in Example 4. In the case of Example 7, unlike Example 4, a normally-off state can be realized without forming the AlGaN layer thin at the time of layer formation, and the thickness of the AlGaN layer in the portion other than directly below the gate portion is the layer thickness. Since it remains as formed, it is understood that low sheet resistance is maintained in the AlGaN layer other than just below the gate portion.
1 基板
2 第1半導体層
2a、12a 下地層
2b n型導電層
3 ゲート部
3a 第2半導体層
3b ゲート電極
4 ソース電極
5 ドレイン電極
6 絶縁保護層
7 接合部
8 2次元電子ガス領域
10、20、30 半導体素子
12 半導体層
12a 下地層
12b、12c ワイドバンドギャップ層
DESCRIPTION OF
Claims (13)
それぞれがAl1−x−yGaxInyN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成される非導電性の第1の窒化物層とn型の導電領域である第2の窒化物層とを、この順に積層することにより形成されてなる第1半導体層と、
前記第1半導体層に接合形成されてなるゲート部と、
を備え、
前記第2の窒化物層が、2×1017/cm3のドーパント濃度で65nm以下の厚みに形成されてなり、
前記ゲート部が、
前記第1半導体層の上に、IV族半導体材料を用いて、p型の導電型を有するように形成されてなる第2半導体層と、
前記第2半導体層にオーム性接触させて形成されてなるゲート金属電極と、
からなり、
前記第2半導体層のアクセプタ濃度が、少なくとも前記第1半導体層と接合される部分においては1×10 20 /cm 3 以上であり、
前記n型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、
ことを特徴とする半導体素子。 A semiconductor element,
Each non-conductive first layer is composed of a group III nitride expressed by a composition formula of Al 1-xy Ga x In y N (x ≧ 0, y ≧ 0, 0 ≦ x + y ≦ 1). A first semiconductor layer formed by laminating one nitride layer and a second nitride layer which is an n-type conductive region in this order;
A gate portion formed by bonding to the first semiconductor layer;
With
The second nitride layer is formed to a thickness of 65 nm or less with a dopant concentration of 2 × 10 17 / cm 3 ;
The gate portion is
A second semiconductor layer formed on the first semiconductor layer using a group IV semiconductor material so as to have a p-type conductivity;
A gate metal electrode formed in ohmic contact with the second semiconductor layer;
Consists of
The acceptor concentration of the second semiconductor layer is 1 × 10 20 / cm 3 or more at least in a portion joined to the first semiconductor layer ,
A junction gate field effect transistor structure having the n-type conductive region as a channel layer is formed;
The semiconductor element characterized by the above-mentioned.
それぞれがAl1−x−yGaxInyN(x≧0、y≧0、0≦x+y≦1)なる組成式で表現されるIII族窒化物を用いて構成される第1と第2の窒化物層を積層することにより形成されてなり、前記第1と第2の窒化物層の積層界面近傍に2次元的に生成した電子層が実質的にn型の導電領域として作用する第1半導体層と、
前記第1半導体層に接合形成されてなるゲート部と、
を備え、
前記第2の窒化物層が18nm以下の厚みに形成されてなり、
前記ゲート部が、
前記第1半導体層の上に、IV族半導体材料を用いて、p型の導電型を有するように形成されてなる第2半導体層と、
前記第2半導体層にオーム性接触させて形成されてなるゲート金属電極と、
からなり、
前記第2半導体層のアクセプタ濃度が、少なくとも前記第1半導体層と接合される部分においては1×10 20 /cm 3 以上であり、
前記n型の導電領域をチャネル層とする接合ゲート型電界効果トランジスタ構造が形成されてなる、
ことを特徴とする半導体素子。 A semiconductor element,
The first and second layers each composed of a group III nitride expressed by a composition formula of Al 1-xy Ga x In y N (x ≧ 0, y ≧ 0, 0 ≦ x + y ≦ 1). The electron layer formed two-dimensionally in the vicinity of the stack interface between the first and second nitride layers substantially acts as an n-type conductive region. 1 semiconductor layer;
A gate portion formed by bonding to the first semiconductor layer;
With
The second nitride layer is formed to a thickness of 18 nm or less;
The gate portion is
A second semiconductor layer formed on the first semiconductor layer using a group IV semiconductor material so as to have a p-type conductivity;
A gate metal electrode formed in ohmic contact with the second semiconductor layer;
Consists of
The acceptor concentration of the second semiconductor layer is 1 × 10 20 / cm 3 or more at least in a portion joined to the first semiconductor layer ,
A junction gate field effect transistor structure having the n-type conductive region as a channel layer is formed;
The semiconductor element characterized by the above-mentioned.
前記第1半導体層のうち、少なくとも前記第2半導体層と接合される部分が、Al1−xGaxN(0≦x≦1)なる組成式で表現されるIII族窒化物を用いて構成される、
ことを特徴とする半導体素子。 The semiconductor device according to claim 1 or 2, wherein
Of the first semiconductor layer, at least a portion bonded to the second semiconductor layer is configured by using a group III nitride expressed by a composition formula of Al 1-x Ga x N (0 ≦ x ≦ 1). To be
The semiconductor element characterized by the above-mentioned.
少なくとも前記第1と第2の窒化物層の隣接部分においては、前記第2の窒化物層を構成するIII族窒化物の禁制帯幅よりも前記第1の窒化物層を構成するIII族窒化物の禁制帯幅の方が狭い、
ことを特徴とする半導体素子。 The semiconductor device according to claim 2,
At least in the adjacent part of the first and second nitride layers, the group III nitride forming the first nitride layer is larger than the band gap of the group III nitride forming the second nitride layer. The forbidden bandwidth of things is narrower,
The semiconductor element characterized by the above-mentioned.
前記第2の窒化物層がAl1−xGaxN(0≦x≦1)なる組成式で表現されるIII族窒化物を用いて構成されてなる、
ことを特徴とする半導体素子。 The semiconductor device according to claim 4,
The second nitride layer is configured using a group III nitride expressed by a composition formula of Al 1-x Ga x N (0 ≦ x ≦ 1).
The semiconductor element characterized by the above-mentioned.
前記第2の窒化物層が、少なくとも前記第1の窒化物層と隣接する部分においてはAlNを用いて構成されてなる、
ことを特徴とする半導体素子。 The semiconductor device according to claim 5,
The second nitride layer is formed using AlN at least in a portion adjacent to the first nitride layer.
The semiconductor element characterized by the above-mentioned.
前記第1の窒化物層が、少なくとも前記第2の窒化物層と隣接する部分においてはGa1−wInwN(0≦w≦1)なる組成式で表現されるIII族窒化物を用いて構成されてなる、
ことを特徴とする半導体素子。 The semiconductor device according to claim 4, wherein:
The first nitride layer uses a group III nitride expressed by a composition formula Ga 1-w In w N (0 ≦ w ≦ 1) at least in a portion adjacent to the second nitride layer. Composed of,
The semiconductor element characterized by the above-mentioned.
前記第1の窒化物層が、少なくとも前記第2の窒化物層と隣接しない部分においてはGaNを用いて構成されてなる、
ことを特徴とする半導体素子。 The semiconductor device according to claim 7,
The first nitride layer is formed using GaN at least in a portion not adjacent to the second nitride layer.
The semiconductor element characterized by the above-mentioned.
前記第1の窒化物層がGaNを用いて構成されてなる、
ことを特徴とする半導体素子。 The semiconductor device according to claim 8,
The first nitride layer is made of GaN;
The semiconductor element characterized by the above-mentioned.
前記第1と第2の窒化物層のそれぞれが、ウルツ鉱型構造を有するIII族窒化物を用いて(0001)面を主面として形成されてなる、
ことを特徴とする半導体素子。 The semiconductor device according to claim 4, wherein:
Each of the first and second nitride layers is formed using a group-III nitride having a wurtzite structure and having a (0001) plane as a main surface.
The semiconductor element characterized by the above-mentioned.
前記第2半導体層の正孔濃度が、少なくとも前記第1半導体層と接合される部分においては1×1019/cm3以上である、
ことを特徴とする半導体素子。 A semiconductor device according to any one of claims 1 to 10,
The hole concentration of the second semiconductor layer is 1 × 10 19 / cm 3 or more at least in a portion bonded to the first semiconductor layer.
The semiconductor element characterized by the above-mentioned.
前記IV族半導体材料が、少なくとも前記第1半導体層と接合される部分においてはSi 1−z Ge z (0≦z≦1)である、
ことを特徴とする半導体素子。 A semiconductor device according to any one of claims 1 to 11,
The group IV semiconductor material is Si 1-z Ge z (0 ≦ z ≦ 1) at least in a portion bonded to the first semiconductor layer .
The semiconductor element characterized by the above-mentioned.
前記IV族半導体材料が、少なくとも前記第1半導体層と接合される部分においてはSiである、
ことを特徴とする半導体素子。 The semiconductor device according to claim 12 ,
The group IV semiconductor material is Si at least in a portion bonded to the first semiconductor layer.
The semiconductor element characterized by the above-mentioned.
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