KR102539893B1 - 다차원 어레이로부터 요소들의 다차원 블록을 프리페치하는 하드웨어 장치들 및 방법들 - Google Patents

다차원 어레이로부터 요소들의 다차원 블록을 프리페치하는 하드웨어 장치들 및 방법들 Download PDF

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Abstract

다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어에 관련한 방법들 및 장치들. 일 실시예에서, 하드웨어 프로세서는 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어를 디코딩하는 디코더 - 프리페치 명령어의 적어도 하나의 피연산자는 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 요소들의 다차원 블록의 스트라이드, 및 요소들의 다차원 블록의 경계들을 표시함-; 및 프리페치 명령어를 실행하여 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스를 발생하고 요소들의 다차원 블록을 시스템 메모리 어드레스들로부터 캐시에 로딩하는 실행 유닛을 포함한다.

Description

다차원 어레이로부터 요소들의 다차원 블록을 프리페치하는 하드웨어 장치들 및 방법들{HARDWARE APPARATUSES AND METHODS TO PREFETCH A MULTIDIMENSIONAL BLOCK OF ELEMENTS FROM A MULTIMENSIONAL ARRAY}
본 개시는 일반적으로 전자 장치에 관한 것으로, 보다 구체적으로는, 본 개시의 실시예는 다차원 어레이로부터 요소들의 다차원 블록을 프리페치(prefetch)하는 것에 관한 것이다.
프로세서, 또는 프로세서들의 세트는 명령어 세트, 예를 들어, 명령어 세트 아키텍처(ISA)로부터의 명령어들을 실행한다. 명령어 세트는 프로그래밍과 관련된 컴퓨터 아키텍처의 부분이고, 일반적으로 원시 데이터 타입들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트, 및 예외처리, 및 외부 입력 및 출력(I/O)을 포함한다. 본 명세서에서 명령어라는 용어는 매크로-명령어, 예를 들어 실행을 위해 프로세서에 제공된 명령어, 또는 마이크로-명령어, 예를 들어 매크로-명령어들을 디코딩하는 프로세서의 디코더로부터 유래한 명령어를 지칭할 수 있다는 점에 유의해야 한다.
본 개시내용은 유사한 참조가 유사한 요소를 나타내는 첨부 도면의 그림에서, 제한적이지 않은 예로서 도시된다.
도 1은 본 개시의 실시예들에 따른 스파스 3 차원 스텐실을 도시한다.
도 2는 본 개시의 실시예들에 따른 프리페치 유닛을 갖는 다중 코어 하드웨어 프로세서의 블록도를 도시한다.
도 3은 본 개시의 실시예들에 따른 프리페치 유닛의 블록도를 도시한다.
도 4는 본 개시의 실시예들에 따라 다차원 어레이로부터 요소들의 다차원 블록을 프리페치하는 흐름도를 도시한다.
도 5는 본 개시의 실시예들에 따라 다차원 어레이로부터 요소들의 다차원 블록을 프리페치하는 흐름도를 도시한다.
도 6a는 본 개시의 실시예들에 따라 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 A 명령어 템플릿들을 나타내는 블록도이다.
도 6b는 본 개시의 실시예들에 따라 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 B 명령어 템플릿들을 나타내는 블록도이다.
도 7a는 본 개시의 실시예들에 따라 도 6a 및 도 6b의 일반적 벡터 친화적 명령어 포맷에 대한 필드들을 나타내는 블록도이다.
도 7b는 본 개시의 일 실시예에 따라 풀 opcode 필드를 구성하는 도 7a의 특정 벡터 친화적 명령어 포맷의 필드들을 나타내는 블록도이다.
도 7c는 본 발명의 일 실시예에 따라 레지스터 인덱스 필드를 구성하는 도 7a의 특정 벡터 친화적 명령어 포맷의 필드들을 나타내는 블록도이다.
도 7d는 본 발명의 일 실시예에 따라 증강 연산 필드(650)를 구성하는 도 7a의 특정 벡터 친화적 명령어 포맷의 필드를 나타내는 블록도이다.
도 8은 본 발명의 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 9a는 본 개시의 실시예들에 따른 예시적인 순차적 파이프라인 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 모두를 도시하는 블록도이다.
도 9b는 본 개시의 실시예들에 따라 프로세서에 포함될 순차적 아키텍처 코어 및 예시적 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어의 예시적 실시예 모두를 도시하는 블록도이다.
도 10a는 본 개시의 실시예에 따른, 온 다이 인터커넥트 네트워크에의 그 접속과 및 레벨 2(L2) 캐시의 그 로컬 서브세트와 함께 단일 프로세서 코어의 블록도이다.
도 10b는 본 개시의 실시예들에 따른 도 10a의 프로세서 코어의 일부분의 확대도이다.
도 11은 본 개시의 실시예에 따라 둘 이상의 코어를 가질 수 있고, 통합 메모리 제어기를 가질 수 있고, 통합 그래픽을 가질 수 있는 프로세서의 블록도이다.
도 12는 본 개시의 일 실시예에 따른 시스템의 블록도이다.
도 13은 본 개시의 실시예에 따른 보다 구체적인 예시적인 시스템의 블록도이다.
도 14는 본 개시의 실시예에 따른 제2의 보다 구체적인 예시적인 시스템의 블록도이다.
도 15는 본 개시의 실시예에 따른 SoC의 블록도이다.
도 16은 본 개시의 실시예들에 따른 소스 명령어 세트의 바이너리 명령어를 타깃 명령어 세트의 바이너리 명령어로 변환하기 위한 소프트웨어 명령어 변환기의 사용을 대조한 블록도이다.
이하의 설명에서, 다수의 특정 세부 사항이 제시된다. 그러나, 본 개시의 실시예들이 이러한 특정 세부 사항 없이도 실시될 수 있음을 이해할 수 있다. 다른 예들에서, 잘 알려진 회로, 구조 및 기술은 이 설명의 이해를 모호하게 하지 않기 위해 상세히 도시되지 않았다.
명세서에서 "일 실시예", "실시예", "예시 실시예" 등은 기술된 실시예가 특정의 특징, 구조 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예마다 반드시 특정의 특징, 구조 또는 특성을 포함해야만 하는 것은 아니다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것도 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명된 것과 관계없이 다른 실시예들과 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것이 통상의 기술자의 지식 범위 내에 있다는 것이 제시된다.
명령어 처리 하드웨어(예를 들어, 명령어들을 디코딩 및/또는 실행하기 위한 하나 이상의 코어를 갖는 하드웨어 프로세서)는, 예를 들어 산술 또는 로직 기능을 수행할 때 데이터에 대해 연산할 수 있다. 데이터에 액세스하는(예를 들어, 로딩 또는 저장하는) 프로세서는, 예를 들어 프로세서가 데이터를 대기하고 있으면서 아무것도 처리하지 않는(예를 들어, 유휴 상태에 안착한) 경우, 데이터가 도착하기를 기다리도록 강제될 수 있다. 소정 실시예들에서, 하드웨어 프로세서는 더 느린(예를 들어, 일반적으로 프로세서 사이클로 측정되는 액세스 및/또는 사이클 시간) 메모리로부터 더 빠른 메모리로 프로세서에 의해 연산될 데이터를 로딩(예를 들어, 복사)할 수 있는데, 이는 프리페칭이라고 지칭된다(예로, 데이터를 프리페칭한다). 예를 들어, 프로세서에 의해(예를 들어, 프로그램 순서 명령어에서의 이후의 것을 통해) 연산될 데이터는 시스템(예를 들어, 메인) 메모리로부터 캐시(예를 들어, 캐시 메모리)에 로딩될 수 있다. 캐시(예를 들어, 레벨 L1, L2, L3, L4 등의 모든 레벨 또는 하나 이상의 레벨)는 하드웨어 프로세서의 (예를 들어, 다이 상의) 부분일 수 있다. 일 실시예에서, 캐시는 SRAM(static random access memory)이다. 시스템 메모리는 하드웨어 프로세서와 별개의 컴포넌트일 수 있는데, 예를 들어 버스를 통해 프로세서에 의해 액세스 가능한 메모리일 수 있다. 일 실시예에서, 시스템 메모리는 동적 랜덤 액세스 메모리(DRAM) 및/또는 외부(프로세서로부터의) 메모리(예를 들어, 대용량 저장 디바이스)이다. 시스템 메모리는 캐시보다 액세스 및/또는 사이클 시간에 있어서(예를 들어, 요청된 로딩들 및 스토어들을 그 가운데 완료하는 데 있어서) 더 느릴 수 있다(예로, 적어도 1, 2, 3, 4, 5, 6, 7, 8, 9 또는 10 크기 차수 만큼). 본 명세서에 사용된 바와 같이, 캐시 라인은 일반적으로 코히런스 목적을 위한 유닛으로서 관리될 수 있는 데이터의 블록(예를 들어, 섹터)을 일반적으로 지칭할 수 있다. 캐시 라인은 다수의 분리된 성분들, 예를 들어 벡터의 성분들을 포함할 수 있다.
(예를 들어, 시스템 메모리로부터 또는 하위 레벨의 캐시에서 상위 레벨의 캐시로, 예를 들어 L3에서 L2로 또는 LI 캐시로) 캐시에 데이터를 프리페치(예로, prefetch)하면 프로세서가 해당 데이터에 대해 대기(예로, 유휴)하면서 소모하는 시간을 최소화할 수 있다 한다. 프리페치는 하드웨어 프로세서에서의 메모리 액세스 대기 시간을 감소시킬 수 있다. 소정의 처리 연산들(예를 들어, 스텐실(stencil) 계산들)은 비교적 큰(예를 들어, 캐시의 또는 캐시 레벨의 용량보다 큰) 데이터 양들을 포함할 수 있다. 예를 들어, 캐시로부터의 데이터(예로, 데이터의 캐시 라인)에 대한 하드웨어 프로세서의 요청이 미스인 경우(예로, 캐시 라인이 캐시에 또는 요청된 캐시 레벨에 없음) 처리 지연들이 야기될 수 있고, 데이터는 해당 캐시로부터의 로딩보다 느린 동작으로 로딩된다. 캐시는 시스템 메모리보다 더 작을 수 있다(예를 들어, 적어도 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 100 또는 1000 크기 차수만큼).
스텐실 계산(예를 들어, 연산)은 하드웨어 프로세서에 의해 수행되는 과학 계산, 금융 서비스, 및 지진 이미징에서 흔히 발견되는 연산(예를 들어, 벡터 계산)의 일례이다. 스텐실 계산은 다음과 같은 일반적 형식을 갖는다:
Figure 112017050603994-pct00001
여기서, 각각의 요소(예를 들어, 노드)는, 예를 들어, 소정의 인접 요소들로부터 가중 기여도를 형성하기 위해 그 자신의 데이터를 가질 수 있다. 스텐실 계산은, 예를 들어, SIMD 벡터들 및/또는 SIMD 하드웨어에 의한 것과 같이(이것에만 제한되지는 않음) 벡터 데이터에 대해 연산하기 위한 프로세서를 사용하여, 다차원 어레이로부터의 요소들의 다차원 블록(예를 들어, 서브세트)상에서 수행될 수 있다. 요소는 일반적으로 단일 값을 나타내는 개별 데이터 섹션을 지칭할 수 있다. 예를 들어, 512 비트 캐시 라인은 각각의 요소에 대해 32 비트를 갖는 16개의 요소, 각각의 요소에 대해 8 비트를 갖는 64개의 요소 등을 가질 수 있다. 본 명세서에서의 소정 실시예들은 요소들의 다차원 어레이 또는 다차원 블록이 메모리에서 요소들의 단일 차원 어레이 또는 블록으로 납작해지는 것을 가정할 수 있다. 이 개시의 소정 실시예들이 스텐실을 참조하여 논의되었지만, 이는 단지 본 개시의 한 응용 예일 뿐이다. 이 개시의 적용의 추가의 비 제한적인 예들이 이하에서 논의된다. 도 1은 본 발명의 실시예들에 따른 스파스 3 차원(3D) 스텐실(100)을 도시한다. 예를 들어, 이 스텐실(100)은 이 스텐실에 의해(예를 들어, 에서) 커버되는 6*k 요소의 값들에 기초하여 요소(105)에 대한 새로운 값을 계산하는데 사용될 수 있는데(예를 들어 그런 6*k 인접 요소로부터의 가중 기여도), 여기서 k는 스텐실의 절반 폭이다. 도 1을 참조하여 도시된 바와 같이, 스파스(sparse)는 다차원 블록 요소들의 최외곽 요소들에 의해 정의된 데이터의 전체 블록(예를 들어, 여기서 정육면체가 전체 블록일 것임)의 모든 요소들이 존재하는 것은 아니라는 것을 지칭할 수 있다(예로, (2*k+l)*(2*k+l) 요소 정육면체, 이것은 묘사된 대로 9*9*9(729) 요소 정육면체임).
다차원(예를 들어, 2 차원, 3 차원, 4 차원 등) 임의의 크기를 가질 수 있는데, 예를 들어 스텐실의 차원들과 비교하여 크기 차수(order of magnitude) 또는 그보다 큰 크기일 수 있다. 예를 들어, 스텐실은 다차원 어레이에서의 새로운 요소들로 이동되어 이전(예를 들어, 인접) 요소들에 기초하여 그런 새로운 요소들에 대한 새로운 값을 계산할 수 있다. 일 실시예에서, 다차원 어레이는 예를 들어 데이터베이스 파퓰레이션 방법을 사용하여 이전 프로세스에 의한 요소들로 파퓰레이팅된다. 일 실시예에서, 다차원 어레이의 각각의 요소는 4 바이트이다. 일 실시예에서, 다차원 어레이의 각각의 요소는 8 바이트이다. 일 실시예에서, 다차원 어레이의 각각의 요소는 16 바이트이다. 일 실시예에서, 다차원 어레이의 각각의 요소는 캐시 라인의 요소와 동일한 크기이다. 일 실시예에서, 요소들의 다차원 블록의 각각의 요소는 캐시 라인의 요소와 동일한 크기이다. 일 실시예에서, 요소들의 다차원 블록의 각각의 요소는 다차원 어레이의 각각의 요소와 동일한 크기이다.
(예로, 단일) 프리페치 명령어(예를 들어, 매크로 명령어)는 하드웨어 프로세서(예를 들어, 그의 프리페치 유닛)가 요소들의 다차원 블록을 다차원 어레이로부터 캐시로 프리페치하는 것을 허용할 수 있다. 그러한 명령어의 일부 비 제한적 포맷이 뒤 따른다. 소정 실시예들에서, 프리페치 명령어는 (에로, 프로세서에게) 요소들의 다차원 블록의 (예를 들어, 시작 또는 중심) 요소의 시스템(예를 들어, 가상) 메모리 어드레스, 요소들의 다차원 블록의 스트라이드(예로, 1 이상의 차원들에서의 것), 요소들의 다차원 블록의 경계들(예를 들어, 및 형상), 또는 이들의 임의의 조합들을 나타내는 데이터 필드(예로, 피연산자 또는 피연산자들)를 포함한다. 일 실시예에서, 해당 어드레스는 스텐실의 중심인데, 예를 들어 도 1의 요소(105)이다. 일 실시예에서, 해당 어드레스는 스텐실의 경계 요소인데, 예를 들어 k가 4일 때 도 1의 요소(101x 또는 109x)이다. 어레이의 스트라이드(예로, 스텝 크기 또는 증분)는 일반적으로 한 요소의 시작과 다음 요소의 시작 사이의 메모리에서의 (예로, 가상 또는 물리적) 어드레스들의 수를 지칭한다. 스트라이드는 측정될 수 있거나 또는 어레이의 요소들(예로, 셀들)의 크기 단위로일 수 있다. 일 실시예에서, 스트라이드는 요소 크기보다 크고, 따라서 인접한 요소들 사이의 여분의 공간을 나타낸다. 소정 실시예들에서, 프리페치 명령어는 요소들의 다차원 블록(예를 들어, 결과적 어레이) 및/또는 다차원(예를 들어, 소스) 어레이의 모든 또는 소정 차원들에 대한 스트라이드를 나타낼 수 있으며, 예를 들어 스트라이드는 프리페치 명령어의 데이터 필드(예로, 피연산자 또는 피연산자들)에 의해 나타내어질 수 있다. 예를 들어, 각각의 차원에서, 소정 차원들에서, 또는 1차원에서, 스트라이드를 나타내기 위해 프리페치 명령어에서의 피연산자 필드에 있어서, 제1 차원에서의 스트라이드는 S1(스트라이드 값)의 형태일 수 있고, 제2 차원에서의 스트라이드는 S2(스트라이드 값)의 형태일 수 있고, 등등과 같이 된다. 제1 및 제2 차원에서의 균일한 스트라이드는 S12(즉치 스트라이드 값)의 형태일 수 있다. 제1, 제2 및 제3 차원에서의 균일한 스트라이드는 S123(즉치 스트라이드 값)의 형태일 수 있다. 여기서 괄호가 사용되었지만, 임의 포맷의 피연산자가 사용될 수 있다.
일 실시예에서, 경계들은 다차원 블록 및/또는 다차원 어레이의 최외곽 차원들에서의 어드레스들일 수 있다. 일 실시예에서, 경계 또는 경계들은, 예를 들어 공지된 시스템 메모리 어드레스의 요소(들)에 대해 측정될 때, 각각의 차원에서의 요소들의 수일 수 있다. 예를 들어, 도 1의 중심 요소(105)의 어드레스 및 차원 k가 주어진다면, 경계들이 결정될 수 있다. 또한, 경계들(또는 경계들을 나타내는 코드의 스트림)은 요소들의 다차원 블록(예를 들어, 도 1의 스파스 스텐실(100))에서의 다른 요소들의 어드레스를 결정하는데 사용될 수 있다. 경계들은 다중 차원의 각 차원마다 다를 수 있다.
소정 실시예들에서, 프리페치 명령어는, 예를 들어 opcode 및/또는 임의의 데이터 필드(예로, 피연산자 또는 피연산자들)를 통해 요소들의 다차원 블록을 어느 캐시 레벨(예컨대, 레벨 1 (L1), 레벨 2 (L2), 레벨 3 (L3), 레벨 4 (L4) 등)에 로딩할지를 나타낼 수 있다. 예를 들어, "L1", "L2", "L3", "L4"의 텍스트, 또는 다른 피연산자는 캐시의 타깃 레벨을 나타내기 위해 프리페치 명령어에서의 피연산자 필드에 포함될 수 있다. 일 실시예에서, 프리페치는 시스템 메모리로부터 캐시에 데이터를 프리페치하는 것 (또는 해당 데이터에 대한 시스템 메모리 어드레스를 프리페치하는 것) 또는 캐시의 한 레벨로부터보다 높은 레벨의 캐시로(예를 들어, L3에서 L2 또는 L1로) 프리페치하는 것을 포함할 수 있다.
프리페치 명령어(예를 들어, 프로그래밍 언어로 묘사되고 기계어로 표현되지 않음)의 예시적인 포맷이 하기 표 1에 제공된다.
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끝의 괄호 안에 있는 숫자는 아래의 설명을 돕기 위한 것일 뿐이지 피연산자 필드들의 일부가 아니다. opcode 명칭들은 단지 예일 뿐이며 다른 명칭들이 사용될 수 있다. 피연산자는 즉치 값, 어드레스, 레지스터(예를 들어, 모든 피연산자들에 대한 단일 벡터 레지스터 또는 피연산자 또는 피연산자들에 대한 다중 레지스터) 등일 수 있다. 소정 피연산자들이 소정 opcode들와 함께 열거되기는 하였지만, 그 개시는 그렇게만 제한되지는 않고, 예를 들어, opcode들 및 피연산자(들)는 임의의 조합으로 이용될 수 있다. 프리페치 명령어는 메모리, 예를 들어, 시스템 메모리 또는 레지스터(예를 들어, 단일 명령 다중 데이터(SIMD) 레지스터)를 사용하여 모든 또는 다양한 피연산자들을 보유할 수 있다. 일 실시예에서, 피연산자는 다중 데이터 레지스터의 각각의 요소에 저장된다. 일 실시예에서, 피연산자는 다수의 레지스터들의 각각에 저장된다. 프리페치 명령어는 영역에 관한 부가적인 정보, 예를 들어 데이터 타입 크기들(예를 들어, 각각의 요소의 비트 크기)을 나타내는 피연산자를 포함할 수 있다.
예시적 명령어 포맷 (1)을 참조하면, opcode PREFETCH2D는 하드웨어 프로세서(예를 들어, 여기서 논의된 대로의 것임)로 하여금 다차원(예를 들어, 2D 또는 3D) 어레이로부터 요소들의 2 차원(2D) 블록을 프리페치하도록 야기할 수 있다. 베이스의 피연산자 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 요소들의 2 차원 블록의 베이스(예로, 시스템 메모리) 어드레스를 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, 베이스의 피연산자 필드는 시작 요소이고, 예를 들어 반드시 경계상의 요소일 필요는 없다. 영역의 피연산자 필드(이것은 단일 레지스터 또는 다중 레지스터, 등에 있을 수 있음)는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 요소들의 2D 영역의 차원들(예로, 높이 및 폭)을 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, 영역의 피연산자 필드는 폭(예를 들어, 데카르트 좌표의 x 방향) 및 높이(예를 들어, 데카르트 좌표의 y 방향) 각각에서의 비트들 또는 요소들의 수이다. 스트라이드의 피연산자 필드는 프리페치될 요소들의 다차원 블록 및/또는 시스템 메모리에서의 다차원 어레이의 스트라이드(예를 들어, 비트들로 또는 요소들의 수로)를 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 스트라이드는 2차원의 각각에서 다를 수 있는데, 예를 들어 스트라이드 데이터 필드는 어느 한 차원(예로, 데카르트 좌표의 x 방향)에 대한 제1 스트라이드 및 제2 차원(예로, 데카르트 좌표에서의 y 방향)에 대한 제2 스트라이드를 포함할 수 있다. 타킷 캐시의 피연산자 필드는, 요소들의 2차원 블록이 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 캐시에 페치될(예로, 로딩될) (예로, 타깃) 캐시(예로, 캐시 레벨)의 식별을 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, 타깃 캐시의 피연산자 필드는 최종 레벨 캐시 또는 L3이다. 이러한 명령어의 실행은 베이스 어드레스로 시작하고 직사각형 영역의 대응하는 행들 및/또는 열들 사이의 스트라이드(들)를 사용하여 시스템 메모리 영역의 높이 곱하기 폭의 전체 직사각형을 캐시에 프리페치할 수 있다.
예시적인 명령어 포맷(2)을 참조하면, opcode PREFETCH3D는 하드웨어 프로세서(예를 들어, 본 명세서에서 논의된 대로임)로 하여금 다차원(예를 들어, 3D 또는 4D) 어레이로부터 요소들의 3 차원(3D) 블록을 프리페치하도록 야기할 수 있다. 베이스의 피연산자 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 캐시(예를 들어, 타깃)에 페치될 요소들의 3 차원 블록의 베이스(를 들어, 시스템 메모리) 어드레스를 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, 베이스의 피연산자 필드는 시작 요소인데, 예를 들어 반드시 경계상의 요소일 필요는 없다. 영역의 피연산자 필드(이것은 단일 레지스터 또는 다중 레지스터 등에 있을 수 있음)는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 캐시(예를 들어, 타깃)에 페치될 3D 영역의 차원들(예로, 높이, 폭 및 깊이)을 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, 영역의 피연산자 필드는 높이(예를 들어, 데카르트 좌표에서의 z 방향), 폭(예를 들어, 데카르트 좌표에서의 x 방향), 및 깊이(예를 들어, 데카르트 좌표에서의 y 방향)의 각각에서의 비트들 또는 요소들의 수이다. 스트라이드의 피연산자 필드는 프리페치될 요소들의 다차원 블록 및/또는 시스템 메모리에서의 다차원 어레이의 스트라이드(예를 들어, 비트들로 또는 요소들의 수)를 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 스트라이드는 2 차원 또는 3 차원 각각에서 다를 수 있는데, 예를 들어 스트라이드 데이터 필드는 한 차원(예로, 데카르트 좌표에서의 x 방향)에 대한 첫 번째 스트라이드, 두 번째 차원(예로, 데카르트 좌표에서의 y 방향)에 대한 두 번째 스트라이드, 세 번째 차원(예로, 데카르트 좌표에서의 z 방향)에 대한 세 번째 스트라이드일 수 있다. 타깃 캐시의 피연산자 필드는 요소들의 3 차원 블록이 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 캐시에 페치될 (예로, 타깃) 캐시(예로, 캐시 레벨)의 식별을 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, 타깃 캐시의 피연산자 필드는 최종 레벨 캐시 또는 L3이다. 이러한 명령어의 실행은 베이스 어드레스를 포함하여 시작하고 직사각형 영역의 대응하는 요소들 사이의 스트라이드를 사용하여 시스템 메모리 영역의 높이 곱하기 폭 곱하기 깊이의 전체 입방체를 캐시에 프리페치할 수 있다.
예시적인 명령어 포맷(3)을 참조하면, opcode PREFETCH는 (예를 들어, 본 명세서에서 논의된 바와 같은) 하드웨어 프로세서로 하여금 차원들의 수가 opcode의 일부가 되는 대신에 피연산자 필드가 되는 다차원 어레이로부터 요소들의 다차원 블록을 프리페치하도록 야기할 수 있다. 예를 들어, 차원이 2인 피연산자 필드를 가진 PREFETCH 명령어는 위의 PREFETCH2D 명령어로 기능할 수 있다. 예를 들어, 차원이 3인 피연산자 필드를 가진 PREFETCH 명령어는 위의 PREFETCH3D 명령어로 기능할 수 있다. 차원의 피연산자 필드는 2, 3, 4, 5, 6, 7, 8, 9 등이 될 수 있으며, 피연산자들을 스케일링하는 것을 포함할 수 있는데, 예를 들어 프리페치될 요소들의 다차원 블록의 경계들을 정의하기 위해 스트라이드 피연산자(들) 및/또는 영역 피연산자를 스케일링(예로, 수정)할 수 있다. 일 실시예에서, 프리페치될 요소들의 다차원 블록의 하나 이상의 차원(예를 들어, 각각의 차원)에 대한 스트라이드는 즉치 값일 수 있고 및/또는 메모리, 예를 들어 레지스터에 저장될 수 있다.
예시적 명령어 포맷(4)을 참조하면, opcode 2D_BLOCK_PREFETCHx는 (예를 들어, 본 명세서에서 논의된 바와 같은) 하드웨어 프로세서로 하여금 다차원(예로, 2D 또는 3D) 어레이로부터 요소들의 2차원(2D) 블록(예로, 정사각형)을 프리페치하도록 야기할 수 있다. [A]의 피연산자 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 요소들의 2차원 블록의 베이스(예로, 시스템 메모리) 어드레스를 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, [A]의 피연산자 필드는 시작 요소, 예를 들어 경계상의 요소이다. 예를 들어, 절반 폭을 지칭할 수 있는 k의 (또는 예를 들어 도 1의 스텐실(100)에서와 같이 요소들의 다차원 블록의 적어도 1차원에서 (2*k+l)의 전체 폭에 해당하는) 피연산자 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예를 들어, 타깃) 캐시에 페치될 2D 영역의 차원들(예를 들어, 높이 및 폭)을 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 일 실시예에서, k의 피연산자 필드는 (2*k+1)이 폭(예를 들어, 데카르트 좌표에서의 x 방향) 및 높이(예를 들어, 데카르트 좌표에서의 y 방향)의 각각에서 비트들 또는 요소들의 수임을 나타낸다. n1의 피연산자 필드는 프리페치될 요소들의 다차원 블록 및/또는 시스템 메모리에서의 다차원 어레이의 스트라이드(예를 들어, 비트들 또는 요소들의 수에서)을 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 스트라이드는 2차원 각각에서 다를 수 있는데, 예를 들어 스트라이드 데이터 필드 nl은 어느 한 차원(예로, 데카르트 좌표에서의 x 방향)에 대한 제1 스트라이드 및 두 번째 차원(예로, 데카르트 좌표에서의 y 방향)에 대한 두 번째 스트라이드를 포함할 수 있다. x의 opcode 필드는 요소들의 2차원 블록이 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 캐시에 페치될(즉, 로딩될) (예로, 타깃) 캐시(예를 들어, 캐시 레벨)의 식별을 나타낼 수 있다(예로, 인코딩할 수 있다). 대안적으로, x는 피연산자 필드에 있을 수 있다. 일 실시예에서, 타깃 캐시의 피연산자 필드는 최종 레벨 캐시 또는 L3이다. 이러한 명령어의 실행은 베이스 어드레스에서 시작하여 직사각형 영역의 대응하는 행들 및/또는 열들 사이의 스트라이드(들)를 사용하여 시스템 메모리 영역의 높이 곱하기 폭의 전체 정사각형의 캐시에 프리페치할 수 있다. 예를 들어, 이 명령어는 (예를 들어, 제1 피연산자에 의해 지정된 바와 같이) 어드레스 A로부터 시작하는 2*k+l 수의 요소들(예를 들어, 캐시 라인들)을 캐시 레벨 "x"(여기서 x는 변수임)에 프리페치할 수 있다. 프리페치된 k 요소(예를 들어, 캐시 라인들)의 세트는 [A], [A+n1], [A+2*n1], ...[A+(k-l)*nl]과 같이 각각의 차원에서 연장하는 정사각형일 수 있다.
예시적 명령어 포맷(5)을 참조하면, opcode 2D_BLOCK_CENTER_PREFETCHx는 하드웨어 프로세서로 하여금 다차원(예를 들어, 2D 또는 3D) 어레이로부터 요소들의 2 차원(2D) 블록(예를 들어, 정사각형)을 프리페치하도록 야기할 수 있다. [A]의 피연산자 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 요소들의 2차원 블록의 베이스(예로, 시스템 메모리) 어드레스를 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 일 실시예에서, [A]의 피연산자 필드는 요소들의 다차원 블록의 정사각형의 중심 요소, 예컨대 도 1의 요소(105)이다. 다른 피연산자들은, 예를 들어, 위의 예시적 명령어 포맷(4)을 참조하여 논의된 바와 같이 포함될 수 있다. 예를 들어, 이 명령어는 (예로, 중심의) 어드레스 A(예로, 첫 번째 피연산자로 지정된 바와 같음)를 포함하는 k 개 요소(예로, 캐시 라인)를 캐시 레벨 "x"(여기서 x는 변수)에 프리페치할 수 있다. 프리페치된 k 요소(예를 들어, 캐시 라인들)의 세트는 [A-k*n1] 내지 [A+k*n1]과 같이 각각의 차원에서 연장되는 정사각형일 수 있다.
데이터 필드, 예를 들어, 피연산자 n1은 다차원 블록이 3D에서의 예를 들어 (+ 또는 -) x, y 또는 z 방향으로 연장하는 방향을 포함할 수 있다.
예시적 명령어 포맷(6)을 참조하면, opcode 3D_BLOCK_SPARSE_PREFETCHx는 하드웨어 프로세서(여기서 논의된 대로임)로 하여금 다차원(예를 들어, 3D 또는 4D) 어레이로부터 요소들의 스파스 3차원(sparse 3D) 블록을 프리페치하도록 야기할 수 있다. [A]의 피연산자 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 (스파스) 요소들의 3차원 블록의 베이스(예로, 시스템 메모리) 어드레스를 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 일 실시예에서, [A]의 피연산자 필드는 시작 요소, 예를 들어 스파스 블록의 중심에 있는 요소이다. k의 피연산자 필드(예를 들어, 이것은 요소들의 다차원 블록의 적어도 하나의 차원에서 (2*k+1)의 절반 폭 또는 전체 폭을 참조할 수 있음)는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 3D (스파스) 블록의 3차원 블록의 차원들(예를 들어, 높이, 폭, 및 깊이, 예로, 모두 동일한 값)을 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, (2*k+1)의 피연산자 필드는 폭(예로, 데카르트 좌표에서의 x 방향), 높이(예로, 데카르트 좌표에서의 z 방향), 및 깊이(예로, 데카르트 좌표에서의 y 방향) 각각에서의 비트들 또는 요소들의 수이다. n1 및 n2의 피연산자 필드들은 제각기 프리페치될 요소들의 다차원 블록의 및/또는 시스템 메모리에서의 다차원 어레이의 제1 방향 및 제2 방향으로의 스트라이드(예를 들어, 비트들로 또는 요소들의 수)를 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 스트라이드는 2차원의 각각에서 다를 수 있는데, 예를 들어 스트라이드 데이터 필드는 어느 한 차원(예를 들어, 데카르트 좌표의 x 방향)에 대한 제1 스트라이드 nl과 두 번째 차원(예를 들어, 데카르트 좌표의 y 방향)에 대한 제2 스트라이드 n2를 포함할 수 있다. 제3 방향의 스트라이드는 n1*n2 일 수 있다. 예를 들어, 시작 요소가 A[x, y, z]이고 가야할 요소가 A[x, y, z+1]이면, 이들 사이의 거리는 A[x, y, z] + 요소의 n1*n2 크기이다. x의 opcode 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 캐시에 요소들의 스파스 3차원 블록이 페치될(예로, 로딩될) (예로, 타깃) 캐시(예로, 캐시 레벨)의 식별을 나타낼 수 있다(예로, 인코딩할 수 있다). 대안적으로, x는 피연산자 필드에 있다. 일 실시예에서, 타깃 pOcache의 피연산자 필드는 최종 레벨 캐시 또는 L3이다. 이러한 명령어의 실행은 영역의 대응하는 행들 및/또는 열들 간의 스트라이드(들)를 사용하여 베이스 어드레스를 포함하는 시스템 메모리 영역의 높이 곱하기 폭 곱하기 깊이의 3개의 교차하는 1차원 어레이(예를 들어, 서로 직교함)를 캐시에 프리페치할 수 있다. 예를 들어, 이 명령어는 (예를 들어, 제1 피연산자에 의해 지정된 바와 같이) 어드레스 A를 포함하는 요소들(예를 들어, 캐시 라인들)의 수 6*k+1를 캐시 레벨 "x"(여기서 x는 변수임)에 프리페치할 수 있다. 프리페치된 k 개의 요소의 세트(예를 들어, 캐시 라인들)는, 예를 들어 도 1의 스텐실(100)에서와 같이 [A-k*n1] 내지 [A+k*n1]과 같은 각각의 차원에서 연장하는 스파스 3D 블록 일 수 있다.
예시적 명령어 포맷(7)을 참조하면, opcode 3D_BLOCK_PREFETCHx는 하드웨어 프로세서(예로, 여기서 논의된 대로임)로 하여금 다차원(예를 들어, 3D 또는 4D) 블록으로부터 3차원(3D) 블록을 프리페치하도록 야기할 수 있다. [A]의 피연산자 필드는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 요소들의 3차원 블록의 베이스(예로, 시스템 메모리) 어드레스를 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 일 실시예에서, [A]의 피연산자 필드는 시작 요소, 예를 들어 스파스 블록의 중심에 있는 요소이다. k의 피연산자 필드(예를 들어, 이것은 요소들의 다차원 블록(예로, 스텐실)의 적어도 하나의 차원에서 (2*k+1)의 절반 폭 또는 전체 폭을 참조할 수 있음)는 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 (예로, 타깃) 캐시에 페치될 3D 블록의 3차원 블록의 차원들(예를 들어, 높이, 폭, 및 깊이, 예로, 모두 동일한 값)을 나타낼 수 있다(예로, 인코딩할 수 있다). 일 실시예에서, k의 피연산자 필드는 (2*k+1)이 폭(예로, 데카르트 좌표에서의 x 방향), 높이(예로, 데카르트 좌표에서의 z 방향), 및 깊이(예로, 데카르트 좌표에서의 y 방향) 각각에서의 비트들 또는 요소들의 수인 것을 나타낸다. n1 및 n2의 피연산자 필드들은 제각기 프리페치될 요소들의 다차원 블록의 및/또는 시스템 메모리에서의 다차원 어레이의 제1 방향 및 제2 방향으로의 스트라이드(예를 들어, 비트들로 또는 요소들의 수)를 나타낼 수 있다(예를 들어, 인코딩할 수 있다). 스트라이드는 2차원의 각각에서 다를 수 있는데, 예를 들어 스트라이드 데이터 필드는 어느 한 차원(예를 들어, 데카르트 좌표의 x 방향)에 대한 제1 스트라이드 nl과 두 번째 차원(예를 들어, 데카르트 좌표의 y 방향)에 대한 제2 스트라이드 n2를 포함할 수 있다. 제3 방향으로의 스트라이드는 n1*n2 일 수 있다. x의 opcode 필드는 요소들의 스파스 3차원 블록이 명령어의 실행에 의해 시스템 메모리에 자리잡은 다차원 어레이로부터 캐시에 페치될(예로, 로딩될) (예로, 타깃) 캐시의 식별을 나타낼 수 있다(예로, 인코딩할 수 있다). 대안적으로, x는 피연산자 필드에 있다. 일 실시예에서, 타깃 캐시의 피연산자 필드는 최종 레벨 캐시 또는 L3이다. 이러한 명령어의 실행은 영역의 대응하는 행들 및/또는 열들 간의 스트라이드(들)를 사용하여 베이스 어드레스를 포함하는 시스템 메모리 영역의 높이 곱하기 폭 곱하기 깊이의 입방체를 캐시에 프리페치할 수 있다. 예를 들어, 이 명령어는 (예를 들어, 제1 피연산자에 의해 지정된 바와 같이) (에로, 모서리) 어드레스 A로 시작하여 요소들(예를 들어, 캐시 라인들)의 수 (2*k+1)*(2*k+1)*(2*k+1)를 캐시 레벨 "x"(여기서 x는 변수임)에 프리페치할 수 있다. 프리페치된 k개 요소들(예로, 캐시 라인들)의 수는 [A],[A+n1],[A+2*n1],...,[A+(k-1)*n1],[A+n1*n2],[A+n1*n2+n1],...[A+(k-1)n1*n2+(k-1)*n1]으로부터 형성되는 입방체이다. 대안적으로, 이 명령어는 2D_BLOCK_PREFETCHx의 양 (2*k+1)에 의해 대체될 수 있다.
타깃 캐시(예로, 그 내로 요소들의 다차원 블록을 로딩한 캐시의 식별)가 (예로, 타깃 캐시 또는 x로서) 앞서 보여졌지만, 이것은 필수적인 것은 아니고, 예를 들어 어떤 타깃 캐시 필드도 존재하지 않을 수 있다. 부가적으로 또는 대안적으로, 타깃 캐시는 피연산자에서 암시적일 수 있는데, 예를 들어, 프리페치 opcode는 (예를 들어, 디코딩 동안) 명령어를 실행하는 하드웨어 프로세서에게 타깃 캐시가 소정 캐시 레벨(예를 들어, L1, L2, L3, L4 등)인 것을 나타낼 수 있다. 일 실시예에서, 명령어에 대한 타깃 캐시는 opcode와 동일하여, 특정 opcode가 타깃 캐시를 하드웨어 프로세서에게 표시할 수 있는데, 예를 들어, 타깃 캐시는 항상 소정 캐시 레벨(예를 들어, L1, L2, L3, L4 등)이다.
도 2는 본 발명의 실시예에 따른 프리페치 유닛(220)을 갖는 다중 코어 하드웨어 프로세서(202)의 블록도(200)를 도시한다. 임의의 프로세서는 프리페치 유닛, 예를 들어, 이하에서 설명되는 프로세서를 포함할 수 있다. 도 2는 다중 프로세서 코어(코어 A 및 코어 B) 및 예를 들어 캐시 코히런시 계층 구조에 있는 다중 레벨의 캐시(L1, L2 및 L3)의 실시예를 도시한다. 2 개의 코어가 도시되어 있지만, 1개 또는 2개를 초과하는 코어가 이용될 수 있다. 다중 레벨 캐시가 도시되어 있지만, 단일 또는 임의의 수의 캐시가 이용될 수 있다. 캐시(들)는 예를 들어 물리적 또는 논리적으로 중앙집중화된 또는 분산된 캐시와 같이 임의의 방식으로 조직화될 수 있다.
실시예에서, 도면들에 도시된 프로세서 코어들을 포함하는 프로세서 또는 프로세서들과 같은 프로세서, 또는 임의의 다른 프로세서는 하나 이상의 캐시를 포함할 수 있다. 도 2는 3 레벨(예를 들어, 레벨들 1(LI), 2(L2) 및 3(L3)) 캐시의 실시예를 도시한다. 프로세서는 적어도 하나의 코어 및 적어도 하나의 비 코어를 포함할 수 있다. 일 실시예에서, 다중 코어(코어 A 및 B)는 단일 프로세서(202)의 것이다. 코어(예를 들어, 코어 A 및 코어 B)는 명령어들을 실행하기 위해 프로세서의 컴포넌트들을 포함할 수 있다. 비 코어는 코어에 없는 모든 로직을 포함할 수 있다. 프로세서 코어(예를 들어, 코어 A)는 레벨 1 명령어 캐시(L1I)(208) 및 레벨 1 데이터 캐시(L1D)(210)와 같은 컴포넌트들을 포함할 수 있다. 코어(예로, 코어 A)는 AGU(address generation unit)(212), TLB(translation lookaside buffer)(214), 및 레벨 2 캐시(L2)(216)와 같은 컴포넌트들을 포함할 수 있다. 코어는 다른 코어들과 캐시를 공유할 수도 있고 공유하지 않을 수도 있는데, 예를 들어, 코어 A 및 코어 B는 레벨 3 캐시(L3)(218)를 공유할 수 있지만, L2(216) 또는 L1(208,210)은 아니다. 코어는 이러한 컴포넌트들의 임의의 조합을 포함할 수 있거나 또는 이런 컴포넌트들 중 어느 것도 포함하지 않을 수 있다. 프로세서(202)(예를 들어, 코어 A 및 코어 B)는 예를 들어 화살표로 표시된 바와 같이 시스템 메모리(224)의 데이터에 액세스(예를 들어, 로딩 및 저장)할 수 있다. 일 실시예에서, 시스템 메모리(224)는 예컨대 코어가 캐시(예를 들어, 프로세서(202)상의 캐시)에 액세스하는 것보다 느린 액세스 및/또는 사이클 시간에서 버스를 통해 코어와 통신한다. 시스템 메모리(224)는, 예를 들어 프리페치 명령어의 실행 이전에 시스템 메모리(224)에 로딩된 다차원 어레이(226)를 포함할 수 있다.
예를 들어 어드레스 계산 유닛(ACU)과 같은 어드레스 발생 유닛(예를 들어, AGU(212))은 메모리(예를 들어, 시스템 메모리(224))에 액세스하는데에, 예를 들어 코어가 시스템 메모리에 액세스하기 위해 사용되는 어드레스들을 계산하는 프로세서(예를 들어, 코어) 내부의 실행 유닛을 지칭할 수 있다. 일 실시예에서, AGU는 입력으로서 어드레스 스트림(예를 들어, 등식들)을 취하여 그 스트림에 대한 (예를 들어, 가상의) 어드레스들을 출력한다. AGU(예를 들어, 회로)는 예를 들어, 그것에 관한 가산기, 승산기, 시프터, 로테이터 등을 이용하여, 가산, 감산, 모듈로 연산, 또는 비트 시프트와 같은 산술 연산을 수행할 수 있다.
변환 참조 버퍼(translation lookaside buffer)(예를 들어, TLB(214))는 가상 어드레스를 (예를 들어, 시스템 메모리의) 물리적 어드레스로 변환할 수 있다. TLB는, 예를 들어 물리적 메모리 어드레스를 획득하기 위해 존재하는 각각의 가상 어드레스상에서 변환이 수행될 필요가 없도록, (예를 들어 최근에 사용된) 가상 대 물리적 메모리 어드레스 변환들을 저장하는 데이터 테이블을 포함할 수 있다. 가상 어드레스 엔트리가 TLB에 없다면, 프로세서는 가상 대 물리적 메모리 어드레스 변환을 결정하기 위해 페이지 워크(page walk)를 수행할 수 있다.
프리페치 유닛(220)은, 예를 들어 코어의 기능 유닛들(예를 들어, 실행 유닛, 산술 논리 유닛(ALU), AGU, TLB 등)을 활용하지 않는 별도의 기능 유닛일 수 있다. 프리페치 유닛은 (예를 들어, 본 명세서에 개시된 바와 같이) 프리페치 명령에 의해 이용될 수 있다. 프리페치 유닛은 여기에서 논의된 프리페치를 수행하기 위한 회로 및/또는 하드웨어 로직을 포함할 수 있다. 프리페치 유닛은 프로세서의 일부일 수 있다(예로, 비 코어상에 있음). 프리페치 유닛은, 예컨대 링 네트워크와 같은 것이지만 이것에만 제한되지는 않는 통신 자원들(도시되지 않음)을 통해 프로세서의 코어(들)와 통신할 수 있다. 프로세서(202)는 메모리 제어기(예를 들어, 프로세서의 일부로서) 및/또는 인터커넥트를 통해 시스템 메모리(224) 및/또는 캐시들(예컨대, 도 2의 L1, L2 또는 L3)과 통신할 수 있다. 프리페치 유닛(220)은 시스템 메모리(224)에서의 다차원 어레이(226)로부터 캐시(예를 들어, 도 2의 L1, L2 또는 L3)에 로딩될(예를 들어, 복사될) 요소들의 다차원 블록의 시스템 메모리 어드레스들을 출력할 수 있다. 프리페치 유닛(220)은 시스템 메모리 어드레스들을 프로세서(202)의 메모리 제어기(도시되지 않음)에 출력할 수 있다.
도 3은 본 개시의 실시예에 따른 하드웨어 프리페치 유닛(320)의 블록도를 도시한다. 하드웨어 프리페치 유닛은 도시된 요소들의 임의의 조합을 포함하거나 어느 것도 포함하지 않을 수 있다. 예를 들어, 프리페치 유닛은, 캐시에 프리페치하기 위해 및/또는 예를 들어 요소들의 다차원 블록의 해당 데이터를 캐시로 이동시키기 위해 요소들의 다차원 블록의 (예로, 물리적) 시스템 메모리 어드레스들을 (예로, 로직 또는 FSM(유한 상태 머신)과 같은 상태 머신을 통해) 출력하기 위해 입력으로서 요소들의 다차원 블록의 명세들(예를 들어, 차원, 베이스 어드레스, 영역 경계들, 스트라이드, 및/또는 타깃 캐시)을 취하는 제어 유닛(324)(또는 제어 유닛 로직)만을 포함할 수 있다. 일 실시예에서, 시스템 메모리 어드레스들의 출력(예를 들어, 메모리 요청)은, 예를 들어, 그러한 요청들을 완료하기 위해 메모리 제어 유닛(예를 들어, 메모리 제어기)의 큐 또는 버퍼로 전송된다.
일 실시예에서, 하드웨어 프리페치 유닛은 시스템 메모리에 접속하여 요소들의 다차원 블록의 캐시로의 이동을 (예를 들어, 코어의 자원들을 이용하지 않고서) 야기할 수 있다.
일 실시예에서, 프리페치 유닛은 실행 유닛 및/또는 프로세서 파이프라인(예컨대, 도 9의 900)과 분리되어 있다. 예를 들어, 프리페치 명령어는 실행 유닛에 의해 실행(예를 들어, 개시)될 수 있고, 그 후 프리페치 유닛을 이용하여 어드레스들이 프로세서의 코어(예로, 코어의 실행 유닛)에 생성되지 않으면서 캐시에 배치될 요소의 다차원 블록의 시스템 메모리 어드레스들을 획득할 수 있다.
도 3에서, 묘사된 프리페치 유닛(320)은 입력(322)을 포함한다. 입력(322)은 캐시로 프리페치하기 위한 요소들의 다차원 블록의 명세들(예를 들어, 차원, 베이스 어드레스, 영역 경계들, 스트라이드, 및/또는 타깃 캐시)일 수 있다. 명세들은 프리페치 명령어로부터의 피연산자 및/또는 opcode 데이터일 수 있다. 입력(322A)(옵션)은 명세들을 제공하고 및/또는 큐를 포함하기 위해 제어 유닛(324)에 직접 접속될 수 있다. 제어 유닛(324)은 명세들을 가상 어드레스들로 변환하는 로직을 포함할 수 있다. 일 실시예에서, 제어 유닛(324)은 명세들을 가상 어드레스들로 변환하는 유한 상태 머신(FSM 325)을 포함한다. 예를 들어, FSM은 각각의 다차원 블록 크기(예 : 2D, 3D, 4D 등)에 대한 상태(또는 상태 집합)를 갖고 또한 FSM의 특정 상태를 이용하여(예로, 등식들)사양들에 대해 그에 따라 어드레스 스트림을 출력한다. 예를 들어, 2D_BLOCK_PREFETCHx opcode에 대한 예시적 명령어 포맷(4)을 참조하면, 어드레스 스트림은 [A], [A+n1], [A+2*n1], ... [A+(k-1)*nl]를 포함할 수 있고 A, k 및 nl에 대한 값을 제공한다.
어드레스 스트림은 어드레스 발생 유닛(AGU)(312)에 출력(326)될 수 있다. AGU는 프리페치 유닛의 AGU(312) 또는 코어의 AGU(예컨대, 도 2의 AGU(212))일 수 있다. AGU는 어드레스 스트림에 대한 (예를 들어, 가상) 어드레스를 생성할 수 있다. 전술한 바와 같이, AGU의 하드웨어 회로는 예로, 가산기, 승산기, 시프트 레지스터 등과 같은 산술 또는 다른 하드웨어 컴포넌트들을 포함할 수 있다. (예를 들어, 전체) 스트림에 대한 가상 어드레스들은 이후 변환 참조 버퍼(TLB)(314)(또는 가상 어드레스를 프로세서가 시스템 메모리 (예를 들어, 도 2의 시스템 메모리(224))에 액세스하는데 사용할 수 있는 어드레스 포맷으로 변환하기 위한 다른 컴포넌트)에의 (예를 들어, 순차적으로) 출력(328)일 수 있다. 도 3에서, TLB(314)는 가상 어드레스들을 수신하여 이들을 물리적 어드레스들로 변환할 수 있다. 일 실시예에서, TLB는 프리페치 유닛의 TLB(314) 또는 코어의 TLB(예컨대, 도 2의 TLB(214))일 수 있다. 물리적 어드레스들은, 예를 들어 출력(330)을 통해 또는 TLB(300A)로부터 직접적으로 프리페치 유닛(320)으로부터 출력될 수 있다. 큐는 (330) 또는 (330A)에 포함될 수 있다. 선택적 특징으로서, 프리페치 유닛(320)은 상태 레지스터(332)(또는 다른 상태 표시자)를 포함할 수 있어서 컴포넌트 또는 사용자가 프리페치 유닛의 상태를 결정하기 위해 상태 레지스터(332)에 질의할 수 있도록 한다. 일 실시예에서, 상태 레지스터(332)는, 예를 들어 출력(334A)을 통해, 현재 프리페치 동작이 진행 중, 완료됨, 실패함 등을 나타낼 수 있다. 일 실시예에서, 상태 레지스터(332)는 프리페치 유닛이 사용 중(busy) 또는 사용 중이 아님을 나타낼 수 있다. 일 실시예에서, 상태 레지스터로부터의 출력 및/또는 입력 질의는 프리페치 유닛 출력(334)을 통해 발생할 수 있다. 제어 유닛(324)은 상태 레지스터(332)를 제어(예를 들어, 갱신)할 수 있다.
본 명세서에서 통신을 위해 화살표를 사용함에 있어서, 단일 방향 화살표는 어느 방향으로든지 (예를 들어, 신호를 송신 및/또는 수신) 통신을 허용할 수 있음을 주의한다.
도 4는 본 개시의 실시예에 따라 다차원 어레이로부터 요소들의 다차원 블록을 프리페치하는 흐름도(400)를 도시한다. 입력(402)은 프리페치될 요소들의 다차원 블록의 명세들(예를 들어, 차원, 베이스 어드레스, 영역 경계들, 스트라이드, 및/또는 타깃 캐시)일 수 있다. 그 후, 이들 사양은 (예를 들어, 제어 유닛(324)에 의해) 어드레스 스트림(404)을 생성하는데 사용될 수 있다. 그 다음, 어드레스 스트림은 (예를 들어, 가상) 어드레스를 발생하는데 사용될 수 있다. 스트림의 모든 어드레스들이 캐시에 프리페치될(410) 때까지, 즉 완수(예로, 완료)될 때까지(412) 스트림은 (408)에서 반복될 수 있다. 일 실시예에서, 프리페치 로직(예를 들어, FSM)은 흐름도(400)에서의 소정의 또는 모든 액션들의 수행을 제어할 수 있다.
추가 예로서, 아래에 3개의 가능한 하드웨어 로직(예를 들어, FSM) 구현이 있다. 첫째, 로직(예, FSM)은 어드레스들(예로, 어드레스 A(베이스 어드레스) +64; 다른 예들에 대해서는 상기 어드레스 스트림들 참조)을 계산하기 위한 정수 가산기 (및/또는 승산기 등) 및 메모리 서브 시스템(예로, 제어기)에 보내기 전에 가상 어드레스를 물리적 어드레스로 변환하는 TLB를 포함할 수 있다. 이 구현에서, FSM은 자체 포함될 수 있으며 프로세서 내부의 별도 기능 유닛으로서 개발될 수 있다. 일 실시예에서, 프리페치 유닛의 TLB는 프로세서의 TLB와의 코히런시가 유지된다. 둘째, 로직(예로, FSM)은 가상 어드레스들을 생성하는 AGU(예로, 정수 가산기)를 포함할 수 있으며 가상 어드레스들은 이후 가상 대 물리적 변환(예로, TLB를 통해)을 위해 프로세서의 메모리 파이프라인에 공급될 수 있으며 및/또는 캐시 및 시스템 메모리 액세스들에 대해(예로, 각각 교대하면서) 큐를 이룰 수 있다. 셋째, 로직(예로, FSM)은 어드레스 스트림을 생성하기 위한 제어 유닛을 포함하지만 시스템 메모리의 가상 어드레스를 발생하는 프로세서 코어의 AGU 및 캐시와 시스템 메모리 액세스들에 대해 큐를 이룰 물리적 시스템 메모리 요청들을 발생하는 프로세서 코어의 TLB를 사용할 수 있다.
도 5는 본 개시의 실시예에 따라 다차원 어레이로부터 요소들의 다차원 블록을 프리페치하는 흐름도(500)를 도시한다. 흐름도는 디코딩 유닛에 의해 다차원 어레이로부터 캐시에 요소들의 다차원 블록을 프리페치하기 위한 프리페치 명령어를 디코딩하는 것 - 여기서 프리페치 명령의 적어도 하나의 피연산자는 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 요소들의 다차원 블록의 스트라이드, 및 요소들의 다차원 블록의 경계들을 표시하기 위한 것임(502)-, 및 실행 유닛에 의해 프리페치 명령어를 실행하여, 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 생성하고, 시스템 메모리 어드레스들(504)로부터 캐시에 요소들의 다차원 블록을 로딩하는 것을 포함할 수 있다.
본 명세서에 개시된 하드웨어 프리페치 방법들 및 장치들은 이들 블록들 내의 규칙적인 액세스 패턴들을 사용하여 데이터의 규칙적으로 형상화된 (예컨대, 1D, 2D 또는 3D) 블록들에 대해 이용될 수 있다. 인접한 블록들은 (예를 들어, 컨볼루션 애플리케이션에서) 연속적이거나 또는 (예를 들어, 스파스 솔버, 스파스 블록 매트릭스 벡터 승산, 또는 지진 모델링 및 예측 애플리케이션에서) 비연속적일 수 있다.
소정 실시예에서, 프리페치 명령어는 요소들의 다차원 블록을 캐시 레벨들 중 하나 이상에 프리페치할 수 있다. 일 실시예에서, 캐시 레벨은 희생 캐시이다. 희생 캐시는 예를 들어 도 2의 L3(218)과 같은 최종 레벨 캐시(LLC)일 수 있다. 일 예에서, (예를 들어, 매크로) 명령어는 시스템 메모리로부터 희생 캐시에 요소들의 다차원 블록을 프리페치한다. 프로세서(예로, 코어)는 (예로, 훨씬 느린) 시스템 메모리에 액세스하기 전에 캐시들을 통해 볼 수 있음에 따라(데이터(예로, 캐시 라인)에 대해 최고(예로, 도 2의 L1)부터 최저(예로, 도 2의 L3)까지), 희생 캐시에의 프리페치는 프로세서로 하여금 시스템 메모리에 액세스하지 않고 또한 프로세서에게 관심 대상인 데이터가 캐시 내에 있다는 다른 통지 없이 해당 데이터에 액세스하도록 할 수 있다. 또 다른 실시예에서, 요소들의 다차원 블록의 프리페치는 프로세서(예로 코어들)에게 요소들의 다차원 블록이 (예를 들어, 캐시 내의 그러한 캐시 라인들의 태그 디렉토리를 사용하여) 캐시에 로딩된다는 것을 통지하는 것을 포함할 수 있다.
추측적 프리페치 데이터 세트가 생성되어 캐시에 배치될 수 있었던 일 실시예에서, 여기에서 논의된 프리페치 명령어들, 방법들 및 장치들은 캐시의 추측적 프리페치 데이터 세트를 요소들의 다차원 블록으로 대체할 수 있다. 기존의 (예를 들면,이용 가능하지 않은) 캐시를 대체하는 것은, 예를 들어, (예로, 추측적 프리페치 데이터 세트 및/또는) 요소들의 다차원 블록의 크기에 상대적인 캐시의 제한된 크기, 시스템 메모리로부터 데이터를 페치하기 위한 제한된 자원들, 및 부정확한 프리페치에 의해 야기되는 전력 소비 때문에 유용할 수 있다. 일 실시예에서, 추측적 프리페치 데이터 세트 및 요소들의 다차원 블록은 이 데이터에 대해 연산하게 될 동일한 미래의 명령어에 대응한다.
소정 실시예들에서, 본 명세서에 개시된 하드웨어 프리페치 방법들 및 장치들은, 예를 들어, 단순히 요소들의 전체 다차원 블록에 대한 연속적인 가상 어드레스들만이 아니라, (예를 들어, 가상) 어드레스들 사이의 일정하지 않은 차이를 갖는 다중 메모리 요청들을 생성할 수 있다. 소정 실시예에서, 하드웨어 방법들 및 장치들은 단순히 난수를 생성하는 것만이 아니라, 대신에 (예를 들어, 본 명세서에서 논의된 바와 같이) 특정 고정 패턴을 목표로 할 수 있다.
소정 실시예들에서, 본 명세서에 개시된 하드웨어 프리페치 방법들 및 장치들은 캐시 미스 레이트를 감소시키고, 예를 들어 상이한 크기의, 무작위하게 메모리 내에 자리잡은 (예를 들어, 규칙적으로 형성된 1D, 2D 또는 3D) 요소들의 블록들에 대해 연산하는 연산들에 대한 성능들을 개선할 수 있다. 각각의 블록 내에서의 액세스 패턴이 규칙적(예로, 순차적임 또는 스트라이드됨)일 수 있지만, 연산(예로, 스텐실 연산)이 다음의 그런 블록으로 이동함에 따라, 액세스 패턴은 인터럽트될 수 있고, 추측적 프리페치 엔진은 본 명세서에 개시된 바와 같은 요소들의 (예를 들어, 프로그래머) 정의된 다차원 블록의 프리페치를 허용하는 프리페치 명령어와는 대조적으로 새로운 블록 내에서의 또 다른 액세스 패턴의 학습을 필요로 할 수 있다(예를 들어, 새로운 블록에서의 정확한 데이터가 캐시에 있지 않도록 야기함).
예를 들어, 스트림을 학습하고 해당 스트라이드로 추측적으로 프리페치를 시작하기 위해서 동일한 스트라이드를 세 번 보는 것을 필요로 하는 프리페치를 고려하자. 새 블록으로 이동한 후, 연산은 캐시에서 데이터의 3회 미스를 경험할 수 있다. 데이터가 메모리로부터 오고 메모리 액세스에 대해 300 사이클 대기 시간을 가정하면, 프로세서 파이프라인은 최대 1000 사이클을 지연(stall)시킬 수 있다. 블록 내에서의 계산에 500 사이클이 걸린다면, 해당 데이터에 대한 연산이 실행되고 있을 때까지 또는 그 전에 데이터가 캐시에서 이용 가능할 때와 비교하여 3 팩터의 성능 손실(예컨대, 1500/500)이 있다.
일 실시예에서, 스파스 선형은 등식 M*x=b의 스파스 시스템을 풀기 위한 직접적인 방법이다. 일 구현에서, 어레이(예를 들어, 매트릭스) M이 재정렬된다. 또한, 재정렬된 매트릭스의 열들은 슈퍼 블록들로 파티션될 수 있는데, 예를 들어 각각의 슈퍼 블록은 동일한 비-제로 구조를 갖는 연속적인 열들의 작은 서브세트이다. 동일한 비-제로 구조로 인해, 이들 슈퍼 블록들은 비교적 길고 좁은 고밀도 매트릭스로서, 예를 들어, 슈퍼 블록의 개별 행들/열들에 액세스하기 위한 추가의 인덱싱 데이터 구조를 가지며 저장될 수 있다. 이런 매트릭스들의 폭과 높이는 비-제로 구조뿐만이 아니라 매트릭스 내에서의 자신들의 로케이션에 의존할 수 있다. 어느 한쪽(예를 들어, 왼쪽)상의 슈퍼 노드들은 다른 한쪽(예를 들어, 오른쪽)상의 슈퍼 노드들보다(예를 들어, 훨씬) 작을 수 있다. 일 예에서, 슈퍼 노드 크기들은 1x1과 512x16 사이에서 상이하다. 멀티코어 프로세서상에서 병렬성을 노출시키기 위해, (예를 들어 더 큰) 슈퍼 노드들이 가변 차원의 (예를 들어 더 작은) 밀도 매트릭스들로 추가로 분할될 수 있다. 두 슈퍼 노드 모두가 무작위 방식으로 액세스 될 수 있으므로, 예를 들어 제거 트리 순서에 의해 지시되는 대로 추측적 프리페치는, 예를 들어 어느 한 슈퍼 노드에서 또 다른 것으로의 무작위 전이들을 캡처하지 않기 때문에 올바른 데이터를 프리페치하지 않을 수 있고, 따라서 다음 슈퍼 노드에서 시작부를 프리페치한다. 또한, 슈퍼 노드들의 크기는 작고 및/또는 상이할 수 있다. 슈퍼 노드는 삼각형 2D 어레이를 포함할 수 있다. 본 명세서의 소정 실시예들은 (예를 들어, 삼각형 2D 영역에 대한) 슈퍼 노드 데이터의 프리페치를 허용할 수 있다.
본 개시의 실시예들은 (예를 들어, 그리드 레벨의 셀들을 프리페치하기 위한) 기하학적 멀티 그리드 방법들; 인텔®통합 성능 프리미티브(IPP)와 같은 것이지만 이것에만 제한되지는 않는 컨볼루션 기반 커널들; 전산 유체 역학(CFD)에서의 고차원 방법들; 및 기본 선형 대수 서브 프로그램(예로, BLAS3) 조밀 선형 대수 커널들의 고성능 구현을 위한 데이터의 프리페치를 허용한다. 본 명세서의 소정 실시예에 의한 프리페치가 컨볼루션을 위해 이용될 수 있지만, 본 개시는 이것에만 제한되지는 않는다. 예를 들어, 소정 실시예는 순차적인 또는 거의 순차적인 액세스 패턴을 드러내지 않는 데이터를 프리페치하기 위해 이용될 수 있다.
일 실시예에서, 본 개시에 따른 다중 프리페치 명령어에 대한 프리페치 피연산자들은 (예를 들어, 레지스터들 내의) 개별 메모리 로케이션들에 저장되고, 각각의 프리페치 명령어는 예를 들어 바라는 시간에 각각의 프리페치된 데이터 세트를 제공하기 위해 그 제각기 피연산자들의 세트에 대해 실행될 수 있다. 소정 실시예에서, 이는 각각의 블록이 다른(예를 들어, 이전에 액세스된) 블록과 상이한, 비 순차적(예를 들어, 불규칙) 액세스 패턴의 것인 경우의 요소들의 다차원 블록들의 프리페치를 허용할 수 있다.
또 다른 실시예에서, 3D에서의 공간 적응성은 예를 들어 지진 모델링 및 예측 응용에서 유연한 비구조화 다면체(예를 들어, 사면체 또는 육면체) 메시에 의해 실현될 수 있다. 사면체 메시는 예를 들어 4개의 삼각형 면의 다차원 어레이를 형성할 수 있다. 육면체 메시는 예컨대 6개의 면의 다차원 어레이를 형성할 수 있다. 본 명세서의 소정 실시예는 (예를 들어, 메시의 면에 대한) 해당 데이터의 프리페치를 허용할 수 있다. 예를 들어, 본 개시의 방법들 및 장치들은 전역적 연산자 및 시간 적분된 미지수들에 대한 프리페치 연산자를 제공할 수 있다. 액세스 구조는 메시에 의해 정의될 수 있다(예를 들면, 런타임시에는 알려지지만 컴파일링시에는 알려지지 않음). 다면체(예로, 사면체 또는 육면체)의 i번째 면이 처리되는 동안, 본 개시는 (i+1) 번째 면에 필요한 매트릭스들의 범위 프리페치를 제공할 수 있다. 요구된 매트릭스들이 (예를 들어, 매트릭스의 스파스 패턴에 의존하여) 변하는 크기를 가질 수 있으므로, 2D 프리페치가 이용될 수 있다.
일 실시예에서, 블록 압축 행(BCR:block compressed row) 포맷 및 다중 우변들을 사용하는 스파스 매트릭스-벡터 곱셈은 다차원 어레이의 비연속적 블록들을 포함할 수 있다. 본 명세서의 소정 실시예는 해당 불연속적 데이터의 프리페치를 허용할 수 있다.
일 실시예에서, 하드웨어 프로세서는 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위해 프리페치 명령어를 디코딩하는 디코더 - 여기서 프리페치 명령어의 적어도 하나의 피연산자는 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 요소들의 다차원 블록의 스트라이드, 및 요소들의 다차원 블록의 경계들을 표시함-, 및 프리페치 명령어를 실행하여 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스를 발생하고 요소들의 다차원 블록을 시스템 메모리 어드레스들로부터 캐시에 로딩하는 실행 유닛을 포함한다. 실행 유닛은 프리페치 명령어를 실행하여 하드웨어 프리페치 유닛으로 하여금 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스를 발생하고 및/또는 요소들의 다차원 블록을 시스템 메모리 어드레스로부터 캐시에 로딩하게 야기할 수 있다. 하드웨어 프로세서는 상태 머신으로부터 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 프리페치 유닛을 포함할 수 있다. 프리페치 유닛은 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 가산기를 포함할 수 있다. 프리페치 유닛은 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 어드레스 발생 유닛을 포함할 수 있다. 명령어의 적어도 하나의 피연산자는 요소들의 다차원 블록을 로딩하기 위한 캐시의 레벨을 나타낼 수 있다. 스트라이드는 제1 차원에서의 첫 번째 스트라이드와 제2 차원에서의 두 번째 스트라이드를 포함할 수 있다. 실행 유닛은 요소들의 다차원 블록을 희생 캐시에 로딩할 수 있다. 실행 유닛은 캐시에 있는 추측적 프리페치 데이터 세트를 요소들의 다차원 블록으로 대체할 수 있다.
또 다른 실시예에서, 방법은, 디코드 유닛에 의해, 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어를 디코딩하는 단계 - 여기서 프리페치 명령어의 적어도 하나의 피연산자는 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 요소들의 다차원 블록의 스트라이드, 및 요소들의 다차원 블록의 경계들을 표시함-, 및 실행 유닛에 의해 프리페치 명령어를 실행하여 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하고 요소들의 다차원 블록을 시스템 메모리 어드레스들로부터 캐시에 로딩하는 단계를 포함한다. 방법은 상태 머신으로부터 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위해 프리페치 유닛을 제공하는 단계를 포함할 수 있다. 프리페치 유닛은 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 가산기를 포함할 수 있다. 프리페치 유닛은 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 생성하기 위한 어드레스 발생 유닛을 포함할 수 있다. 명령어의 적어도 하나의 피연산자는 요소들의 다차원 블록을 로딩하기 위한 캐시의 레벨을 나타낼 수 있다. 스트라이드는 제1 차원의 첫 번째 스트라이드와 제2 차원의 상이한 두 번째 스트라이드를 포함할 수 있다. 실행 유닛은 요소들의 다차원 블록을 희생 캐시에 로딩할 수 있다. 실행 유닛은 캐시에 있는 추측적 프리페치 데이터 세트를 요소들의 다차원 블록으로 대체할 수 있다.
또 다른 실시예에서, 장치는 하나 이상의 프로세서들의 세트와 코드를 저장하는 하나 이상의 데이터 저장 디바이스들의 세트를 포함하며, 코드는 프로세서들의 세트에 의해 실행될 때 하나 이상의 프로세서들의 세트가 다음을 수행하게 야기한다: 디코드 유닛에 의해, 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어를 디코딩하는 단계 - 여기서 프리페치 명령어의 적어도 하나의 피연산자는 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 요소들의 다차원 블록의 스트라이드, 및 요소들의 다차원 블록의 경계들을 표시함-, 및 실행 유닛에 의해 프리페치 명령어를 실행하여 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하고 요소들의 다차원 블록을 시스템 메모리 어드레스들로부터 캐시에 로딩하는 단계. 데이터 저장 디바이스들의 세트는 추가로 코드를 저장할 수 있으며, 코드는 프로세서들의 세트에 의해 실행될 때 프로세서들의 세트가 다음을 수행하게 야기한다: 상태 머신으로부터 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위해 프리페치 유닛을 추가로 제공하는 단계. 데이터 저장 디바이스들의 세트는 코드를 추가로 저장할 수 있으며, 코드는 프로세서들의 세트에 의해 실행될 때 프로세서들의 세트가 다음을 수행하게 야기한다: 프리페치 유닛이 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 가산기를 추가로 포함하는 것. 데이터 저장 디바이스들의 세트는 코드를 더 저장할 수 있으며, 코드는 프로세서들의 세트에 의해 실행될 때 프로세서들의 세트가 다음을 수행하게 야기한다: 프리페치 유닛이 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스를 발생하는 어드레스 발생 유닛을 추가로 포함하는 것. 데이터 저장 디바이스들의 세트는 코드를 더 저장할 수 있으며, 코드는 프로세서들의 세트에 의해 실행될 때 프로세서들의 세트가 다음을 수행하게 야기한다: 명령어의 적어도 하나의 피연산자가 요소들의 다차원 블록을 로딩하기 위한 캐시의 레벨을 나타내는 것. 데이터 저장 디바이스들의 세트는 추가로 코드를 저장할 수 있으며, 코드는 프로세서들의 세트에 의해 실행될 때 프로세서들의 세트가 다음을 수행하게 야기한다: 스트라이드가 제1 차원의 제1 스트라이드 및 제2 차원의 상이한 제2 스트라이드를 포함하는 것. 데이터 저장 디바이스들의 세트는 코드를 추가로 저장할 수 있으며, 코드는 프로세서들의 세트에 의해 실행될 때 프로세서들의 세트가 다음을 수행하게 야기한다: 실행 유닛이 요소들의 다차원 블록을 희생 캐시에 로딩하는 것. 데이터 저장 디바이스들의 세트는 코드를 추가로 저장할 수 있으며, 코드는 프로세서들의 세트에 의해 실행될 때 프로세서들의 세트가 다음을 수행하게 야기한다: 실행 유닛은 캐시의 추측적 프리페치 데이터 세트를 요소들의 다차원 블록으로 대체하는 것.
또 다른 실시예에서, 하드웨어 프로세서는 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어를 디코딩하는 수단 - 여기서 프리페치 명령어의 적어도 하나의 피연산자는 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 요소들의 다차원 블록의 스트라이드, 및 요소들의 다차원 블록의 경계들을 표시함-, 및 프리페치 명령어를 실행하여 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하고 요소들의 다차원 블록을 시스템 메모리 어드레스들로부터 캐시에 로딩하기 위한 수단을 포함한다.
또 다른 실시예에서, 머신 판독 가능 저장 매체는 실행될 때 머신으로 하여금 본 명세서에 개시된 방법을 수행하게 야기하는 코드를 포함한다.
명령어 세트는 하나 이상의 명령어 포맷을 포함할 수 있다. 주어진 명령어 포맷은, 무엇보다도, 수행될 연산(예를 들어, opcode) 및 연산이 그에 대해 수행될 피연산자(들)를 특정하기 위한 다양한 필드들(예를 들어, 비트 수, 비트 로케이션) 및/또는 다른 데이터 필드(들)(예를 들어, 마스크)을 포함할 수 있다. 일부 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 더 세분화된다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿들은 명령어 포맷의 필드들의 상이한 서브세트들을 갖도록 정의될 수 있고(포함된 필드들은 전형적으로 동일한 순서이지만, 적어도 일부는 포함된 필드가 더 적기 때문에 다른 비트 위치를 가짐) 및/또는 주어진 필드가 다르게 해석되도록 정의될 수 있다. 따라서, ISA의 각각의 명령어는 주어진 명령어 포맷(및, 정의된 경우, 해당 명령어 포맷의 명령어 템플릿들 중 주어진 하나에서)을 사용하여 표현되며, 연산 및 피연산자들을 지정하기 위한 필드들을 포함한다. 예를 들어, 예시적인 ADD 명령어는 해당 opcode를 지정하기 위한 opcode 필드 및 피연산자들(소스 1/목적지 및 소스 2)을 선택하기 위한 피연산자 필드들을 포함하는 명령어 포맷을 갖고; 및 명령어 스트림에서의 이 ADD 명령어의 발생은 특정 피연산자들을 선택하는 피연산자 필드들에서 특정 내용을 가질 것이다. SVX(Advanced Vector Extensions)(AVX1 및 AVX2)라고도 하며 VEX(Vector Extensions) 코딩 체계를 사용하는 SIMD 확장이 발표 및/또는 게시되었다(예로, 인텔® 64 및 IA-32 아키텍처 소프트웨어 개발자 설명서, 2014년 9월 참조; 및 인텔® 고급 벡터 확장 프로그래밍 레퍼런스, 2014년 10월 참조).
예시적인 명령어 포맷
본 명세서에 설명되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 부가적으로, 예시적 시스템들, 아키텍처들, 및 파이프라인들이 아래에 상세하게 설명된다. 명령어(들)의 실시예들은 그러한 시스템들, 아키텍처들, 및 파이프라인들 상에서 실행될 수 있지만, 이들 상세에 한정되지는 않는다.
일반 벡터 친화적 명령어 포맷
벡터 친화적 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 소정 필드들이 존재함). 벡터 및 스칼라 연산들 양쪽 모두가 벡터 친화적 명령어 포맷을 통해 지원되는 실시예들이 설명되지만, 대안적인 실시예들은 벡터 친화적 명령어 포맷의 벡터 연산들만을 사용한다.
도 6a-6b는 본 발명의 실시예들에 따른 일반 벡터 친화적 명령어 포맷 및 이것의 명령어 템플릿들을 도시하는 블록도들이다. 도 6a는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 A 명령어 템플릿들을 도시하는 블록도인 한편; 도 6b는 본 발명의 실시예들에 따른 일반적 벡터 친화적 명령어 포맷 및 이것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로, 일반 벡터 친화적 명령어 포맷(600)은 클래스 A 및 클래스 B 명령어 템플릿들이 정의되고, 이 양자는 메모리 액세스 없음(no memory access)(605) 명령어 템플릿들 및 메모리 액세스(620) 명령어 템플릿들을 포함한다. 벡터 친화적 명령어 포맷의 상황에서 일반(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 지칭한다.
벡터 친화적 명령어 포맷이 다음의 것을 지원하는 본 발명의 실시예들이 설명될 것이지만: 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트) 또는 64 비트(8 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기)(따라서, 64 바이트 벡터는 16개의 더블워드-크기의 요소들 또는 대안적으로 8개의 쿼드워드-크기의 요소들로 구성됨); 데이터 요소 폭들(또는 크기들)이 16 비트(2 바이트) 또는 8 비트(1 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기); 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 32 바이트 벡터 피연산자 길이(또는 크기); 및 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 16 바이트 벡터 피연산자 길이(또는 크기); 대안적인 실시예들은, 더 크거나, 더 작거나 또는 상이한 데이터 요소 폭들(예를 들어, 128 비트(16 바이트)의 데이터 요소 폭들)을 갖는 더 크거나, 더 작거나 그리고/또는 상이한 벡터 피연산자 크기들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.
도 6a의 클래스 A 명령어 템플릿들은: 1) 메모리 액세스 없음(605) 명령어 템플릿들 내에 메모리 액세스 없음, 풀 라운드 제어 유형 연산(610) 명령어 템플릿 및 메모리 액세스 없음, 데이터 변환 유형 연산(615) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(620) 명령어 템플릿들 내에 메모리 액세스, 시간(625) 명령어 템플릿 및 메모리 액세스, 비-시간(630) 명령어 템플릿이 도시되는 것을 포함한다. 도 6b의 클래스 B 명령어 템플릿들은: 1) 메모리 액세스 없음(605) 명령어 템플릿들 내에 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 유형 연산(612) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, vsize 유형 연산(617) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(620) 명령어 템플릿들 내에 메모리 액세스, 기입 마스크 제어(627) 명령어 템플릿이 도시되어 있는 것을 포함한다.
일반 벡터 친화적 명령어 포맷(600)은 도 6a-6b에 도시된 순서로 아래 나열된 다음의 필드들을 포함한다.
포맷 필드(640) - 이 필드 내의 특정 값(명령어 포맷 식별자 값)은 벡터 친화적 명령어 포맷, 및 따라서 명령어 스트림들 내의 벡터 친화적 명령어 포맷에서의 명령어들의 발생들을 고유하게 식별한다. 이와 같이, 이런 필드는 이것이 일반 벡터 친화적 명령어 포맷만을 갖는 명령어 세트를 필요로 하지 않는다는 점에서 선택적이다.
베이스 연산 필드(642) - 그의 내용은 상이한 베이스 연산들을 구별한다.
레지스터 인덱스 필드(644)-그의 내용은, 직접 또는 어드레스 생성을 통해, 그것들이 레지스터들 내에 있든지 메모리 내에 있든지, 소스 및 목적지 피연산자들의 위치들을 지정한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터를 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있지만, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 2개의 소스까지 지원할 수 있고, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지까지를 지원할 수 있다).
변경자 필드(Modifier field)(646) - 그의 내용은 메모리 액세스하지 않는 것들로부터 메모리 액세스를 지정하는 일반 벡터 명령어 포맷 내의 명령어들의 발생들을 구별하는데, 즉, 메모리 액세스 없음(605) 명령어 템플릿들과 메모리 액세스(620) 명령어 템플릿들 사이에서 구별한다. 메모리 액세스 연산들은(일부 경우에서 레지스터들 내의 값들을 사용하여 소스 및/또는 목적지 어드레스들을 지정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 반면에, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들이 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 3가지 상이한 방식들 사이에서 또한 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나 또는 상이한 방식들을 지원할 수 있다.
증강(Augmentation) 연산 필드(650) - 그의 내용은 베이스 연산 이외에 수행될 다양한 상이한 연산들 중 어느 하나를 구별한다. 이 필드는 상황에 고유하다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(668), 알파 필드(652), 및 베타 필드(654)로 분할된다. 증강 연산 필드(650)는 연산들의 공통 그룹들이 2, 3, 또는 4개의 명령어보다는 단일 명령어에서 수행될 수 있게 한다.
스케일 필드(660) - 그의 내용은 메모리 어드레스 생성을 위한(예를 들어, 2scale * index + base를 이용하는 어드레스 생성을 위한) 인덱스 필드의 내용의 스케일링(scaling)을 허용한다.
변위 필드(662A)-그의 내용은 (예를 들어, 2scale * index + base + displacement를 이용하는 어드레스 생성을 위한) 메모리 어드레스 생성의 부분으로서 이용된다.
변위 인자 필드(Displacement Factor Field)(662B)(변위 인자 필드(662B) 바로 위의 변위 필드(662A)의 병치(juxtaposition)는 하나 또는 다른 것이 이용됨을 나타낸다는 것에 주목한다) - 그의 내용은 어드레스 생성의 부분으로서 이용되고, 그것은 메모리 액세스의 크기(N)에 의해 스케일링될 변위 인자를 지정하며, 여기서 N은(예를 들어, 2scale * index + base + scaled displacement를 이용하는 어드레스 생성을 위한) 메모리 액세스에서의 바이트들의 수이다. 잉여 하위 비트들(redundant low-order bits)은 무시되고, 따라서 변위 인자 필드의 내용은 유효 어드레스를 계산하는데 이용될 최종 변위를 생성하기 위해서 메모리 피연산자 총 크기(N)로 승산된다. N의 값은 풀 opcode 필드(674)(본 명세서에서 나중에 설명됨) 및 데이터 조작 필드(654C)에 기초하여 실행시간에 프로세서 하드웨어에 의해 결정된다. 변위 필드(662A) 및 변위 인자 필드(662B)는 그것들이 메모리 액세스 없음(605) 명령어 템플릿들을 위해 이용되지 않고 및/또는 상이한 실시예들은 둘 중 하나만 구현하거나 또는 아무것도 구현하지 않을 수 있다는 점에서 선택적이다.
데이터 요소 폭 필드(664)-그의 내용은 이용될 다수의 데이터 요소 폭들 중 하나를 구별한다(일부 실시예에서 모든 명령어들에 대해; 다른 실시예들에서 명령어들 중 일부만에 대해). 이 필드는, 단 하나의 데이터 요소 폭만이 지원되고/되거나 데이터 요소 폭들이 opcode들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않는다는 점에서 선택적이다.
기입 마스크 필드(670)-그의 내용은, 데이터 요소 위치 기초로, 목적지 벡터 피연산자 내의 그 데이터 요소 위치가 베이스 연산 및 증강 연산의 결과를 반영하는지를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 반면에, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이(베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 해주고; 다른 일 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 목적지의 각각의 요소의 이전의 값을 보존할 수 있게 해준다. 이에 반해, 제로화할 때에, 벡터 마스크들은 목적지 내의 임의의 세트의 요소들이(베이스 연산 및 증대 연산에 의해 특정되는) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 목적지의 요소는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 요소들의 범위(span)는 첫 번째 것으로부터 마지막 것까지 변경됨); 변경되는 요소들이 연속적인 것은 필요하지 않는다. 따라서, 기입 마스크 필드(670)는 로드, 저장, 산술, 논리 등을 포함한 부분 벡터 연산들을 허용한다. 기입 마스크 필드(670)의 내용이 이용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터들 중 하나를 선택하는(및 따라서 기입 마스크 필드(670)의 내용은 수행될 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 설명되지만, 대안적인 실시예들은 그 대신에 또는 부가적으로 마스크 기입 필드(670)의 내용이 수행될 마스킹을 직접 특정할 수 있게 한다.
즉치 필드(672) - 그의 내용은 즉치의 명시(specification)를 허용한다. 이 필드는, 이것이 즉시를 지원하지 않는 일반 벡터 친화적 포맷의 구현에 존재하지 않으며, 즉시를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 선택적이다.
클래스 필드(668) - 그의 내용은 명령어들의 상이한 클래스들 간을 구별한다. 도 6a-b를 참조하면, 이 필드의 내용들은 클래스 A 및 클래스 B 명령어들 간을 선택한다. 도 6a-b에서, 라운딩된 코너 정사각형들(rounded corner squares)을 이용하여 특정 값이 필드(예를 들어, 도 6a-b에서 클래스 필드(668)에 대해 각각 클래스 A(668A) 및 클래스 B(668B))에 존재함을 나타낸다.
클래스 A의 명령어 템플릿
클래스 A의 메모리 액세스 없음(605) 명령어 템플릿들의 경우, 알파 필드(652)는 RS 필드(652A)로서 해석되고, 그 내용은 상이한 증강 연산 유형들 중 어느 것이 수행되어야 하는지를 구별하고(예를 들어, 라운드(652A.1) 및 데이터 변환(652A.2)은 각각 메모리 액세스 없음, 라운드 유형 연산(610) 및 메모리 액세스 없음, 데이터 변환 유형 연산(615) 명령어 템플릿들에 대해 지정되고), 베타 필드(654)는 지정된 유형의 연산들 중 어느 것이 수행되어야 하는지를 구별한다. 메모리 액세스 없음(605) 명령어 템플릿들에서, 스케일 필드(660), 변위 필드(662A), 및 변위 스케일 필드(662B)는 존재하지 않는다.
메모리 액세스 없음 명령어 템플릿 - 풀 라운드 제어 유형 연산
메모리 액세스 없음 풀 라운드 제어 유형 연산(610) 명령어 템플릿에서, 베타 필드(654)는 라운드 제어 필드(654A)로서 해석되고, 그 내용(들)은 정적 라운딩을 제공한다. 본 발명의 설명된 실시예들에서, 라운드 제어 필드(654A)는 SAE(suppress all floating point exceptions) 필드(656) 및 라운드 연산 제어 필드(658)를 포함하지만, 대안적인 실시예들은 이러한 개념들 양자를 동일한 필드에 인코딩하거나 오직 이러한 개념들/필드들 중 하나 또는 다른 하나만을 갖는 것(예를 들어, 오직 라운드 연산 제어 필드(658)를 가질 수 있다)을 지원할 수 있다.
SAE 필드(656) - 그의 내용은 예외 이벤트 보고를 디스에이블할 것인지 여부를 구별하고; SAE 필드(656)의 내용이 억제가 인에이블됨을 나타낼 때, 주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그를 보고하지 않고, 임의의 부동 소수점 예외 핸들러를 발생시키지 않는다.
라운드 연산 제어 필드(658)-그의 내용은 수행할 라운딩 연산들(예를 들어, 라운드-업, 라운드-다운, 제로를 향해 라운드(Round-towards-zero) 및 근사치로 라운드(Round-to-nearest))의 그룹 중 하나를 구별한다. 따라서, 라운드 연산 제어 필드(658)는 명령어당 기초로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 지정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(650)의 내용은 그 레지스터 값을 무효로 한다.
메모리 액세스 없음 명령어 템플릿 - 데이터 변환 유형 연산
메모리 액세스 없음 데이터 변환 유형 연산(615) 명령어 템플릿에서, 베타 필드(654)는 데이터 변환 필드(654B)로서 해석되고, 그 내용은 다수의 데이터 변환(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트) 중 어느 것이 수행되어야 하는지를 구별한다.
클래스 A의 메모리 액세스(620) 명령어 템플릿의 경우에서, 알파 필드(652)는 축출 힌트 필드(eviction hint field)(652B)로서 해석되고, 그 내용은 이용될 축출 힌트들 중 하나를 구별하지만(도 6a에서, 일시적(652B.1) 및 비일시적(652B.2)이 각각 메모리 액세스, 일시적(625) 명령어 템플릿 및 메모리 액세스, 비일시적(630) 명령어 템플릿에 대해 특정된다), 베타 필드(654)는 데이터 조작 필드(654C)로서 해석되고, 그 내용은 수행될 다수의 데이터 조작 연산들(프리미티브들(primitives)이라고도 알려짐)(예를 들어, 조작 없음, 브로드캐스트, 소스의 상향 변환, 및 목적지의 하향 변환) 중 하나를 구별한다. 메모리 액세스(620) 명령어 템플릿들은 스케일 필드(660), 및 선택적으로 변위 필드(662A) 또는 변위 스케일 필드(662B)를 포함한다.
벡터 메모리 명령어들은 변환 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 스토어들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소-관련 방식으로 메모리로부터/로 데이터를 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다.
메모리 액세스 명령어 템플릿 - 일시적
일시적 데이터는 캐싱으로부터 이익을 얻기에 충분할 만큼 빨리 재사용될 가능성이 있는 데이터이다. 그러나 이것은 힌트이며, 상이한 프로세서는 힌트를 완전히 무시하는 것을 포함하는 상이한 방식으로 그것을 구현할 수 있다.
메모리 액세스 명령어 템플릿 - 비일시적
비일시적 데이터는 제1 레벨 캐시 내의 캐싱으로부터 이익을 얻기에 충분할 만큼 빨리 재사용될 가능성이 없는 데이터이고, 축출에 대한 우선순위가 주어져야 한다. 그러나 이것은 힌트이고, 상이한 프로세서는 힌트를 완전히 무시하는 것을 포함하는 상이한 방식으로 그것을 구현할 수 있다.
클래스 B의 명령어 템플릿
클래스 B의 명령어 템플릿의 경우에, 알파 필드(652)는 기입 마스크 제어(Z) 필드(652C)로서 해석되고, 그 내용은 기입 마스크 필드(670)에 의해 제어된 기입 마스킹이 병합 또는 제로화이어야 하는지를 구별한다.
클래스 B의 메모리 액세스 없음(605) 명령어 템플릿들의 경우에, 베타 필드(654)의 부분은 RL 필드(657A)로서 해석되고, 그 내용은 수행될 상이한 증강 연산 유형들 중 하나를 구별하지만(예를 들어, 라운드(657A.1) 및 벡터 길이(VSIZE)(657A.2)는 각각 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 유형 연산(612) 명령어 템플릿 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE 유형 연산(617) 명령어 템플릿에 대해 특정된다), 베타 필드(654)의 나머지는 수행될 특정된 유형의 연산들 중 어느 하나를 구별한다. 메모리 액세스 없음(605) 명령어 템플릿들에서, 스케일 필드(660), 변위 필드(662A), 및 변위 스케일 필드(662B)는 존재하지 않는다.
메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 유형 연산(610) 명령어 템플릿에서, 베타 필드(654)의 나머지는 라운드 연산 필드(659A)로서 해석되고, 예외 이벤트 보고는 디스에이블된다(주어진 명령어는 임의의 종류의 부동 소수점 예외 플래그를 보고하지 않고, 임의의 부동 소수점 예외 핸들러를 발생시키지 않는다).
라운드 연산 제어 필드(659A)-단지 라운드 연산 제어 필드(658)로서, 그의 내용은 수행될 라운딩 연산들(예를 들어, 라운드-업, 라운드-다운, 제로를 향해 라운드 및 근사치로 라운드)의 그룹 중 하나를 구별한다. 따라서, 라운드 연산 제어 필드(659A)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 지정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(650)의 내용은 그 레지스터 값을 무효로 한다.
메모리 액세스 없음, 기입 마스크 제어, VSIZE 유형 연산(617) 명령어 템플릿에서, 베타 필드(654)의 나머지는 벡터 길이 필드(659B)로서 해석되고, 그 내용은 수행될 다수의 데이터 벡터 길이들(예를 들어, 128, 256, 또는 512 바이트) 중 하나를 구별한다.
클래스 B의 메모리 액세스(620) 명령어 템플릿의 경우에, 베타 필드(654)의 부분은 브로드캐스트 필드(657B)로서 해석되고, 그 내용은 브로드캐스트 유형 데이터 조작 연산이 수행될 것인지 여부를 구별하지만, 베타 필드(654)의 나머지는 벡터 길이 필드(659B)로서 해석된다. 메모리 액세스(620) 명령어 템플릿들은 스케일 필드(660), 및 선택적으로 변위 필드(662A) 또는 변위 스케일 필드(662B)를 포함한다.
일반 벡터 친화적 명령어 포맷(600)과 관련하여, 포맷 필드(640), 베이스 연산 필드(642), 및 데이터 요소 폭 필드(664)를 포함하는 풀 opcode 필드(674)가 도시된다. 풀 opcode 필드(674)가 이들 필드들 전부를 포함하는 일 실시예가 도시되지만, 풀 opcode 필드(674)는 그것들 전부를 지원하지 않는 실시예들에 있어서 이들 필드들 전부보다 적게 포함한다. 풀 opcode 필드(674)는 연산 부호(opcode)를 제공한다.
증강 연산 필드(650), 데이터 요소 폭 필드(664), 및 기입 마스크 필드(670)는 이러한 특징들이 일반 벡터 친화적 명령어 포맷에서 명령어당 기초로 특정될 수 있게 한다.
기입 마스크 필드와 데이터 요소 폭 필드의 조합들은, 마스크가 상이한 데이터 요소 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타이핑된 명령어들(typed instructions)을 생성한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 본 발명의 일부 실시예에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만을, 클래스 B만을, 또는 양자의 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅에 대해 의도된 고성능 범용 비순차 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅에 대해 의도된 코어는 클래스 A만을 지원할 수 있고, 양쪽 모두를 위해 의도된 코어는 양쪽 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 명령어들 및 템플릿들의 소정의 혼합을 갖지만 양자의 클래스들로부터의 명령어들 및 템플릿들 전부를 갖지는 않는 코어는 본 발명의 범위 내에 있다). 또한, 단일 프로세서가 복수의 코어를 포함할 수 있는데, 이들 모두는 동일한 클래스를 지원하거나 또는 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽 및/또는 과학 컴퓨팅에 대해 의도된 그래픽 코어들 중 하나는 클래스 A만을 지원할 수 있는 반면에, 범용 코어들 중 하나 이상은, 클래스 B만을 지원하는, 범용 컴퓨팅에 대해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양쪽 모두를 지원하는 하나 이상의 범용 순차적 또는 비순차적 코어를 포함할 수 있다. 물론, 하나의 클래스로부터의 피처들은 본 발명의 다양한 실시예들에 있어서 다른 클래스에서 또한 구현될 수 있다. 하이 레벨 언어로 작성되는 프로그램은 1) 실행을 위한 타깃 프로세서에 의해 지원되는 클래스(들)의 명령어만을 갖는 형태; 또는 2) 모든 클래스의 명령어의 상이한 조합을 이용하여 작성된 대안 루틴을 갖고, 현재 코드를 실행하고 있는 프로세서에 의해 지원되는 명령어에 기초하여 실행할 루틴을 선택하는 제어 흐름 코드를 갖는 형태를 포함하는 다양한 상이한 실행 가능 형태가 될 것이다(예로서, 적시(just in time) 컴파일링 또는 정적 컴파일링될 것이다).
예시적인 특정 벡터 친화적 명령어 포맷
도 7은 본 발명의 실시예에 따른 예시적인 특정 벡터 친화적 명령어 포맷을 나타내는 블록도이다. 도 7은 필드들의 위치, 크기, 해석 및 순서뿐만 아니라, 이들 필드의 일부에 대한 값들을 지정한다는 점에서 특정적인 특정 벡터 친화적 명령어 포맷(700)을 도시한다. 특정 벡터 친화적 명령어 포맷(700)은 x86 명령어 세트를 확장하는 데 이용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그의 확장(예를 들어, AVX)에서 이용된 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 opcode 바이트 필드(real opcode byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉치 필드들과 일관되게 유지된다. 도 7로부터의 필드들이 매핑하는 도 6으로부터의 필드들이 예시된다.
본 발명의 실시예들은 예시의 목적으로 일반 벡터 친화적 명령어 포맷(600)의 문맥에서 특정 벡터 친화적 명령어 포맷(700)을 참조하여 설명되지만, 본 발명은 청구되는 경우를 제외하고 특정 벡터 친화적 명령어 포맷(700)으로 한정되지 않는다는 것을 이해해야 한다. 예를 들어, 일반 벡터 친화적 명령어 포맷(600)은 다양한 필드에 대한 다양한 가능한 크기들을 고려하지만, 특정 벡터 친화적 명령어 포맷(700)은 특정 크기들의 필드들을 갖는 것으로서 도시된다. 특정 예에 의해, 데이터 요소 폭 필드(664)는 특정 벡터 친화적 명령어 포맷(700)에서 1 비트 필드로서 도시되지만, 본 발명은 그것으로 한정되지 않는다(즉, 일반 벡터 친화적 명령어 포맷(600)은 데이터 요소 폭 필드(664)의 다른 크기들을 고려한다).
일반 벡터 친화적 명령어 포맷(600)은 도 7a에 도시된 순서로 아래에 나열된 다음의 필드들을 포함한다.
EVEX 프리픽스(바이트 0-3)(702) - 4 바이트 형태로 인코딩된다.
포맷 필드(640)(EVEX 바이트 0, 비트들 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(640)이고, 그것은 0x62(본 발명의 일 실시예에서 벡터 친화적 명령어 포맷을 구별하는 데 이용되는 고유 값)을 포함한다.
제2 내지 제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 다수의 비트 필드를 포함한다.
REX 필드(705)(EVEX 바이트 1, 비트 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7]-R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6]-X), 및 657BEX 바이트 1, 비트 [5]-B로 이루어진다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일한 기능성을 제공하고, 1들 보수 형태(1s complement form)를 이용하여 인코딩되는데, 즉 ZMM0은 1111B로 인코딩되고, ZMM15는 0000B로 인코딩된다. 명령어들의 다른 필드들은 관련 기술분야에 공지된 바와 같이 레지스터 인덱스들의 하위 3비트를 인코딩하여(rrr, xxx, 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.
REX' 필드(610) - 이것은 REX' 필드(610)의 제1 부분이고, 확장된 32개의 레지스터 세트의 상위 16 또는 하위 16을 인코딩하는 데 이용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4]-R')이다. 본 발명의 일 실시예에서, 이 비트는, 아래에 표시되는 바와 같은 다른 것들과 함께, (잘 알려진 x86 32-비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 opcode 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드 내의 11의 값을 수락하지 않으며; 본 발명의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래에 표시되는 다른 비트들을 저장하지 않는다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말해서, R'Rrrr는 다른 필드들로부터의 EVEX.R', EVEX.R, 및 다른 RRR를 결합시킴으로써 형성된다.
opcode 맵 필드(715)(EVEX 바이트 1, 비트[3:0] - mmmm) - 그의 내용은 암시적인 선단 opcode 바이트(implied leading opcode byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.
데이터 요소 폭 필드(664)(EVEX 바이트 2, 비트 [7]-W) - 표기법 EVEX.W에 의해 표현된다. EVEX.W는 데이터유형(32비트 데이터 요소 또는 64비트 데이터 요소)의 입도(크기)를 정의하는 데 사용된다.
EVEX.vvvv(720)(EVEX 바이트 2, 비트 [6:3]-vvvv) - EVEX.vvvv의 역할은 다음을 포함할 수 있는데, 즉 1) EVEX.vvvv는 반전된 (1의 보수) 형태로 지정된 제1 소스 레지스터 피연산자를 인코딩하고, 2개 이상의 소스 피연산자를 갖는 명령어에 대해 유효하거나; 2) EVEX.vvvv는 특정 벡터 시프트를 위해 1의 보수 형태로 지정된 목적지 레지스터 피연산자를 인코딩하거나; 3) EVEX.vvvv는 어떠한 피연산자도 인코딩하지 않고, 필드는 예약되고, 1111b를 포함해야 한다. 따라서, EVEX.vvvv 필드(720)는 반전된 (1의 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 4개의 낮은 순서 비트를 인코딩한다. 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 지정자 크기를 32개의 레지스터로 확장하기 위해 이용된다.
EVEX.U 클래스 필드(668)(EVEX 바이트 2, 비트 [2]-U)-EVEX.U = 0이면, 그것은 클래스 A 또는 EVEX.U0을 나타내고, EVEX.U = 1이면, 그것은 클래스 B 또는 EVEX.U1을 나타낸다.
프리픽스 인코딩 필드(725)(EVEX 바이트 2, 비트[1:0]-pp) - 베이스 연산 필드에 대한 추가 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 외에, 이것은 또한 SIMD 프리픽스를 간소화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2비트만을 요구함). 일 실시예에서, 레거시 포맷 및 EVEX 프리픽스 포맷 양자에서 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어를 지원하기 위해, 이들 레거시 SIMD 프리픽스는 SIMD 프리픽스 인코딩 필드에 인코딩되고; 런타임에서 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서, PLA는 변경 없이 레거시와, 이들 레거시 명령어의 EVEX 포맷 양자를 실행할 수 있다). 더 새로운 명령어들이 opcode 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있지만, 소정 실시예들은 일관성을 위해 유사한 방식으로 확장되고, 오히려 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안적인 실시예는 2비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.
알파 필드(652)(EVEX 바이트 3, 비트[7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N으로도 알려짐; 또한 α로 예시됨) - 앞서 설명된 바와 같이, 이 필드는 상황에 고유하다.
베타 필드(654)(EVEX 바이트 3, 비트들[6:4]-SSS, EVEX.s2-0, EVEX.r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB라고도 함; 또한 βββ로 예시되어 있음) - 앞서 설명된 바와 같이, 이 필드는 상황에 고유하다.
REX' 필드(610) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3]-V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하기 위해 1의 값이 이용된다. 다시 말해서, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.
기입 마스크 필드(670)(EVEX 바이트 3, 비트들 [2:0]-kkk) - 그의 내용은 전술한 바와 같은 기입 마스크 레지스터들에 레지스터의 인덱스를 지정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떤 기입 마스크도 이용되지 않음을 암시하는 특정한 거동을 갖는다(이것은 모든 것들에 하드와이어드된 기입 마스크 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 이용을 포함하는 각종 방식들로 구현될 수 있음).
실제 opcode 필드(730)(바이트 4)는 또한 opcode 바이트로 알려진다. opcode의 일부는 이 필드에서 특정된다.
MOD R/M 필드(740)(바이트 5)는 MOD 필드(742), Reg 필드(744), 및 R/M 필드(746)를 포함한다. 전술한 바와 같이, MOD 필드(742)의 내용은 메모리 액세스와 메모리 액세스 없음 연산들 사이를 구별한다. Reg 필드(744)의 역할은 두 가지 상황으로 요약될 수 있는데, 즉 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하거나, opcode 확장으로서 간주되고, 임의의 명령어 피연산자를 인코딩하는 데 사용되지 않는다. R/M 필드(746)의 역할은 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하거나, 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것을 포함할 수 있다.
SIB(Scale, Index, Base) 바이트(바이트 6) - 전술한 바와 같이, 스케일 필드(650)의 내용은 메모리 어드레스 생성을 위해 이용된다. SIB.xxx(754) 및 SIB.bbb(756)-이 필드들의 내용들은 레지스터 인덱스들 Xxxx 및 Bbbb과 관련하여 앞서 언급하였다.
변위 필드(662A)(바이트들 7-10) - MOD 필드(742)가 10을 포함할 때, 바이트들 7-10은 변위 필드(662A)이고, 그것은 레거시 32-비트 변위(disp32)와 동일하게 작용하고, 바이트 입도에서 작용한다.
변위 인자 필드(662B)(바이트 7) - MOD 필드(742)가 01을 포함할 때, 바이트 7은 변위 인자 필드(662B)이다. 이 필드의 위치는 바이트 입도로 작용하는 레거시 x86 명령어 세트 8비트 변위(disp8)의 위치와 동일하다. disp8이 부호 확장되기(sign extended) 때문에, 이것은 단지 -128과 127바이트 오프셋들 사이를 어드레싱할 수 있고; 64바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, -64, 0, 64로만 설정될 수 있는 8비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4바이트를 요구한다. disp8 및 disp32와 반대로, 변위 인자 필드(662B)는 disp8의 재해석이고; 변위 인자 필드(662B)를 이용할 때, 실제 변위는 메모리 피연산자 액세스의 크기(N)로 곱해진 변위 인자 필드의 내용에 의해 결정된다. 이러한 유형의 변위는 disp8*N으로 지칭된다. 이것은 평균 명령어 길이를 감소시킨다(단일 바이트가 그 변위에 사용되지만 훨씬 더 큰 범위를 갖는다). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 입도의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말해, 변위 인자 필드(662B)는 레거시 x86 명령어 세트 8-비트 변위를 대체한다. 따라서, 변위 인자 필드(662B)는 disp8이 disp8*N으로 오버로드된다는 것만 제외하고 x86 명령어 세트 8 비트 변위와 동일한 방식으로 인코딩된다(그래서 ModRM/SIB 인코딩 규칙들에서 어떠한 것도 변하지 않는다). 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에서 어떤 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 크기에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다. 즉치 필드(672)는 전술한 바와 같이 동작한다.
풀 opcode 필드
도 7b는 본 발명의 일 실시예에 따른 풀 opcode 필드(674)를 구성하는 특정 벡터 친화적 명령어 포맷(700)의 필드들을 도시하는 블록도이다. 구체적으로, 풀 opcode 필드(674)는 포맷 필드(640), 베이스 연산 필드(642), 및 데이터 요소 폭(W) 필드(664)를 포함한다. 베이스 연산 필드(642)는 프리픽스 인코딩 필드(725), opcode 맵 필드(715), 및 실제 opcode 필드(730)를 포함한다.
레지스터 인덱스 필드
도 7c는 본 발명의 일 실시예에 따른 레지스터 인덱스 필드(644)를 구성하는 특정 벡터 친화적 명령어 포맷(700)의 필드들을 도시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(644)는 REX 필드(705), REX' 필드(710), MODR/M.reg 필드(744), MODR/M.r/m 필드(746), VVVV 필드(720), xxx 필드(754), 및 bbb 필드(756)를 포함한다.
증강 연산 필드
도 7d는 본 발명의 일 실시예에 따른 증강 연산 필드(650)를 구성하는 특정 벡터 친화적 명령어 포맷(700)의 필드들을 도시하는 블록도이다. 클래스(U) 필드(668)가 0을 포함할 때, 그것은 EVEX.U0(클래스 A(668A))을 의미하고; 그것이 1을 포함할 때, 그것은 EVEX.U1(클래스 B(668B))를 의미한다. U=0이고 MOD 필드(742)가 11을 포함할 때(메모리 액세스 없음 연산을 의미함), 알파 필드(652)(EVEX 바이트 3, 비트 [7]-EH)는 rs 필드(652A)로서 해석된다. rs 필드(652A)가 1을 포함할 때(라운드 652A.1), 베타 필드(654)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 라운드 제어 필드(654A)로서 해석된다. 라운드 제어 필드(654A)는 1 비트 SAE 필드(656) 및 2 비트 라운드 연산 필드(658)를 포함한다. rs 필드(652A)가 0을 포함할 때(데이터 변환 652A.2), 베타 필드(654)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 3 비트 데이터 변환 필드(654B)로서 해석된다. U=0이고 MOD 필드(742)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 의미함), 알파 필드(652)(EVEX 바이트 3, 비트 [7]-EH)는 축출 힌트(EH) 필드(652B)로서 해석되고, 베타 필드(654)(EVEX 바이트 3, 비트들 [6:4]- SSS)는 3 비트 데이터 조작 필드(654C)로서 해석된다.
U=1일 때, 알파 필드(652)(EVEX 바이트 3, 비트 [7]-EH)는 기입 마스크 제어(Z) 필드(652C)로서 해석된다. U=1이고 MOD 필드(742)가 11을 포함할 때(메모리 액세스 없음 연산을 의미함), 베타 필드(654)의 부분(EVEX 바이트 3, 비트 [4]- S0)은 RL 필드(657A)로서 해석되고; 그것이 1을 포함할 때(라운드 657A.1), 베타 필드(654)의 나머지(EVEX 바이트 3, 비트 [6-5]-S2- 1)는 라운드 연산 필드(659A)로서 해석되고, RL 필드(657A)가 0을 포함할 때(VSIZE 657.A2), 베타 필드(654)의 나머지(EVEX 바이트 3, 비트 [6-5]-S2- 1)는 벡터 길이 필드(659B)(EVEX 바이트 3, 비트 [6-5]-L1- 0)로서 해석된다. U=1이고 MOD 필드(742)가 00, 01, 또는 10을 포함할 때(메모리 액세스 연산을 의미함), 베타 필드(654)(EVEX 바이트 3, 비트들 [6:4]-SSS)는 벡터 길이 필드(659B)(EVEX 바이트 3, 비트 [6-5]-L1-0) 및 브로드캐스트 필드(657B)(EVEX 바이트 3, 비트 [4]-B)로서 해석된다.
예시적인 레지스터 아키텍처
도 8은 본 발명의 일 실시예에 따른 레지스터 아키텍처(800)의 블록도이다. 도시된 실시예에서, 폭이 512 비트인 32개의 벡터 레지스터들(810)이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터들의 하위 256비트는 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레이된다. 특정 벡터 친화적 명령어 포맷(700)은 아래 표에 예시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 동작한다.
Figure 112017050603994-pct00003
다시 말해, 벡터 길이 필드(659B)는 최대 길이와 하나 이상의 다른 더 짧은 길이들 사이에서 선택하고, 각각의 그러한 더 짧은 길이는 선행 길이의 절반 길이이고; 벡터 길이 필드(659B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 동작한다. 또한, 일 실시예에서, 특정 벡터 친화적 명령어 포맷(700)의 클래스 B 명령어 템플릿들은 팩킹 또는 스칼라 단/배 정밀도 부동 소수점 데이터 및 팩킹 또는 스칼라 정수 데이터에 대해 동작한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터 내의 최하위 데이터 요소 위치에서 수행되는 연산들이고; 상위 데이터 요소 위치들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.
기입 마스크 레지스터들(815) - 도시된 실시예에서, 각각 64 비트 크기인 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재한다. 대안적인 실시예에서, 기입 마스크 레지스터들(815)은 16 비트 크기이다. 전술한 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크(hardwired write mask)를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.
범용 레지스터들(825) - 예시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 이용되는 16개의 64-비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름들로 참조된다.
MMX 팩킹 정수 플랫 레지스터 파일(850)이 에일리어싱되는 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(845)-예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80-비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하는 데 이용된 8-요소 스택이고; MMX 레지스터들을 이용하여 64-비트 팩킹 정수 데이터에 대해 연산들을 수행하고, 또한 MMX 및 XMM 레지스터들 사이에서 수행되는 일부 연산들에 대한 피연산자들을 유지한다.
본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
예시적인 코어 아키텍처, 프로세서 및 컴퓨터 아키텍처
프로세서 코어는 상이한 방식으로, 상이한 목적을 위해, 상이한 프로세서에서 구현될 수 있다. 예를 들어, 그러한 코어의 구현은 1) 범용 컴퓨팅을 위해 의도된 범용 순차 코어; 2) 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차 코어; 3) 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 특수 목적 코어를 포함할 수 있다. 상이한 프로세서의 구현은: 1) 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 순차 코어 및/또는 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 비순차 코어를 포함하는 CPU; 및 2) 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 하나 이상의 특수 목적 코어를 포함하는 코프로세서를 포함할 수 있다. 이러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들을 초래하고, 이들 아키텍처들은, 1) CPU와는 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지에서의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 이러한 코프로세서는 때때로 통합 그래픽 및/또는 과학(스루풋) 논리와 같은 특수 목적 논리 또는 특수 목적 코어로 지칭됨); 및 4) 부가적인 기능성, 전술한 코프로세서 및 설명된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로 지칭됨)를 동일한 다이 상에 포함할 수 있는 시스템 온 칩을 포함할 수 있다. 예시적 코어 아키텍처들이 다음에 설명되고, 예시적 프로세서들 및 컴퓨터 아키텍처들의 설명들이 후속된다.
예시적 코어 아키텍처 순차적 및 비순차적 코어 블록도
도 9a는 본 발명의 실시예들에 따른 예시적인 순차적 파이프라인과 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 양자를 도시하는 블록도이다. 도 9b는 본 발명의 실시예들에 따른 프로세서에 포함되는 순차적 아키텍처 코어와 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어의 예시적인 실시예 양자를 도시하는 블록도이다. 도 9a-b의 실선 상자들은 순차적 파이프라인 및 순차적 코어를 도시하고, 점선 상자들의 선택적인 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 도시한다. 순차적 양태가 비순차적 양태의 서브세트인 것을 고려하여, 비순차적 양태가 설명될 것이다.
도 9a에서, 프로세서 파이프라인(900)은 인출 스테이지(902), 길이 디코드 스테이지(904), 디코드 스테이지(906), 할당 스테이지(908), 리네이밍 스테이지(910), 스케줄링(디스패치 또는 발행이라고도 알려짐) 스테이지(912), 레지스터 판독/메모리 판독 스테이지(914), 실행 스테이지(916), 라이트백(write back)/메모리 기입 스테이지(918), 예외 핸들링 스테이지(922), 및 커미트 스테이지(924)를 포함한다.
도 9b는 실행 엔진 유닛(950)에 결합된 프론트엔드 유닛(930)을 포함하는 프로세서 코어(990)를 도시하고, 양자가 메모리 유닛(970)에 결합되어 있다. 코어(990)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적인 코어 유형일 수 있다. 또 다른 선택 사항으로서, 코어(990)는 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 프로세싱 유닛(general purpose computing graphics processing unit)(GPGPU) 코어, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.
프론트엔드 유닛(930)은 명령어 캐시 유닛(934)에 결합된 분기 예측 유닛(932)을 포함하고, 명령어 캐시 유닛(934)은 명령어 변환 색인 버퍼(TLB)(936)에 결합되고, 명령어 변환 색인 버퍼(TLB)(936)는 명령어 인출 유닛(938)에 결합되고, 명령어 인출 유닛(938)은 디코드 유닛(940)에 결합된다. 디코드 유닛(940)(또는 디코더)은 명령어들을 디코딩하고, 오리지널 명령어들로부터 디코딩되거나, 다른 방식으로 오리지널 명령어들을 반영하거나, 오리지널 명령어들로부터 도출되는, 하나 이상의 마이크로 연산들, 마이크로-코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들, 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코드 유닛(940)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘의 예는 탐색표, 하드웨어 구현, 프로그램 가능 논리 어레이(PLA), 마이크로코드 판독 전용 메모리(ROM) 등을 포함하지만 이에 한정되지 않는다. 일 실시예에서, 코어(990)는 (예를 들어, 디코드 유닛(940)에 또는 그렇지 않으면 프론트엔드 유닛(930) 내에) 특정 매크로 명령어들에 대한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(940)은 실행 엔진 유닛(950)의 리네이밍/할당기 유닛(952)에 결합된다.
실행 엔진 유닛(950)은 리타이어먼트 유닛(954) 및 하나 이상의 스케줄러 유닛(들)(956)의 세트에 결합되는 리네이밍/할당기 유닛(952)을 포함한다. 스케줄러 유닛(들)(956)은 예비 스테이션들, 중앙 명령어 윈도우 등을 포함하는 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(956)은 물리적 레지스터 파일(들) 유닛(들)(958)에 결합된다. 물리적 레지스터 파일(들) 유닛(들)(958) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들이 스칼라 정수, 스칼라 부동 소수점, 팩킹 정수, 팩킹 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 유형들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(958)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이들 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(958)은(예를 들어, 재정렬 버퍼(들) 및 회수 레지스터 파일(들)을 이용하여; 미래의 파일(들), 히스토리 버퍼(들), 및 회수 레지스터 파일(들)을 이용하여; 레지스터 맵 및 레지스터들의 풀(pool)을 이용하여; 등등) 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방식을 예시하기 위해 리타이어먼트 유닛(954)에 의해 오버랩된다. 리타이어먼트 유닛(954)과 물리적 레지스터 파일(들) 유닛(들)(958)은 실행 클러스터(들)(960)에 결합된다. 실행 클러스터(들)(960)는 하나 이상의 실행 유닛들(962)의 세트 및 하나 이상의 메모리 액세스 유닛들(964)의 세트를 포함한다. 실행 유닛들(962)은 다양한 유형의 데이터(예를 들어, 스칼라 부동 소수점, 팩킹 정수, 팩킹 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 덧셈, 뺄셈, 곱셈)을 수행할 수 있다. 일부 실시예는 특정 기능들이나 기능들의 세트들에 전용의 복수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(956), 물리적 레지스터 파일(들) 유닛(들)(958), 및 실행 클러스터(들)(960)는 가능하게는 복수 개인 것으로 도시되는데, 그것은 특정 실시예들이 특정 유형의 데이터/연산들에 대해 별개의 파이프라인들(예를 들어, 각각이 그들 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/팩킹 정수/팩킹 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인-별개의 메모리 액세스 파이프라인의 경우에, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(964)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛들(964)의 세트는 레벨 2(L2) 캐시 유닛(976)에 결합된 데이터 캐시 유닛(974)에 결합된 데이터 TLB 유닛(972)을 포함하는 메모리 유닛(970)에 결합된다. 일 예시적인 실시예에서, 메모리 액세스 유닛들(964)은 로드 유닛, 저장 어드레스 유닛, 및 저장 데이터 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(970)의 데이터 TLB 유닛(972)에 결합된다. 명령어 캐시 유닛(934)은 또한 메모리 유닛(970)의 레벨 2(L2) 캐시 유닛(976)에 결합된다. L2 캐시 유닛(976)은 하나 이상의 다른 레벨의 캐시 및 최종적으로 메인 메모리에 결합된다.
예로서, 예시적 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(900)을 구현할 수 있는데: 1) 명령어 인출(938)이 인출 및 길이 디코딩 스테이지들(902 및 904)을 수행하고; 2) 디코드 유닛(940)이 디코드 스테이지(906)를 수행하고; 3) 리네임/할당기 유닛(952)이 할당 스테이지(908) 및 리네이밍 스테이지(910)를 수행하고; 4) 스케줄러 유닛(들)(956)이 스케줄 스테이지(912)를 수행하고; 5) 물리 레지스터 파일(들) 유닛(들)(958) 및 메모리 유닛(970)이 레지스터 판독/메모리 판독 스테이지(914)를 수행하고; 실행 클러스터(960)가 실행 스테이지(916)를 수행하고; 6) 메모리 유닛(970) 및 물리 레지스터 파일(들) 유닛(들)(958)이 라이트백/메모리 기입 스테이지(918)를 수행하고; 7) 다양한 유닛들이 예외 핸들링 스테이지(922)에 수반될 수 있고; 8) 리타이어먼트 유닛(954) 및 물리 레지스터 파일(들) 유닛(들)(958)이 커미트 스테이지(924)를 수행한다.
코어(990)는 본 명세서에 설명된 명령어(들)를 포함한 하나 이상의 명령어 세트들(예를 들어, x86 명령어 세트(및 더 새로운 버전들이 추가된 그의 일부 확장들); 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트(및 NEON과 같은 선택적인 부가 확장들))을 지원할 수 있다. 일 실시예에서, 코어(990)는 팩킹 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2)을 지원하는 논리를 포함함으로써, 많은 멀티미디어 애플리케이션에 의해 이용되는 연산들이 팩킹 데이터를 이용하여 수행될 수 있게 한다.
코어가 (연산들 또는 스레드들의 2개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있고, 시간 슬라이싱된 멀티스레딩, 동시 멀티스레딩을 포함하는 다양한 방식으로(이 경우 단일 물리 코어는 물리 코어가 동시에 멀티스레딩하는 각각의 스레드에 대한 논리 코어를 제공함), 또는 이들의 조합(예를 들어, Intel® 하이퍼스레딩 기술에서와 같은 시간 슬라이싱된 인출 및 디코딩 및 그 후의 동시 멀티스레딩)으로 지원할 수 있음을 이해해야 한다.
레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 예시된 실시예가 또한 개별적인 명령어 및 데이터 캐시 유닛들(934/974)과 공유 L2 캐시 유닛(976)을 포함하고 있지만, 대안의 실시예들은, 예를 들어, 레벨 1(L1) 내부 캐시, 또는 다수의 레벨의 내부 캐시와 같은, 명령어들 및 데이터 둘 다에 대한 단일 내부 캐시를 가질 수 있다. 일부 실시예에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 캐시 모두가 코어 및/또는 프로세서에 대해 외부적일 수 있다.
특정의 예시적 순차적 코어 아키텍처
도 10a-b는 더 특정한 예시적인 순차 코어 아키텍처의 블록도를 도시하며, 이 코어는 칩 내의(동일한 유형 및/또는 상이한 유형들의 다른 코어들을 포함하는) 여러 개의 논리 블록 중 하나이다. 논리 블록들은 애플리케이션에 따라, 일부 고정 기능 논리, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 논리를 갖는 고 대역폭 상호 접속 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.
도 10a는 본 발명의 실시예들에 따른 온-다이 상호접속 네트워크(1002)에 대한 접속 및 레벨 2(L2) 캐시(1004)의 로컬 서브세트와 함께, 단일 프로세서 코어의 블록도이다. 일 실시예에서, 명령어 디코더(1000)는 팩킹 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1006)는 스칼라 유닛 및 벡터 유닛에 대한 캐시 메모리로의 낮은 레이턴시 액세스들을 허용한다. (설계를 단순화하기 위해) 일 실시예에서 스칼라 유닛(1008) 및 벡터 유닛(1010)은 별개의 레지스터 세트들(각각 스칼라 레지스터들(1012) 및 벡터 레지스터들(1014))을 이용하고, 이들 사이에 전달되는 데이터는 메모리에 기입된 다음, 레벨 1(L1) 캐시(1006)로부터 다시 판독되지만, 본 발명의 대안적인 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일의 레지스터 세트를 이용하거나, 또는 기입 및 다시 판독되지 않고 2개의 레지스터 파일 사이에서 데이터가 전달되는 것을 허용하는 통신 경로를 포함함).
L2 캐시(1004)의 로컬 서브세트는 프로세서 코어당 하나씩, 별개의 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 부분이다. 각 프로세서 코어는 L2 캐시(1004)의 그 자신의 로컬 서브세트에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그의 L2 캐시 서브세트(1004)에 저장되고, 그 자신의 로컬 L2 캐시 서브세트들에 액세스하는 다른 프로세서 코어들과 병렬로, 신속히 액세스될 수 있다. 프로세서 코어에 의해 기입된 데이터는 그 자신의 L2 캐시 서브세트(1004)에 저장되고, 필요한 경우 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)를 보장한다. 링 네트워크는 양방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 논리 블록들과 같은 에이전트들이 칩 내에서 상호 통신하는 것을 허용한다. 각각의 링 데이터-경로는 방향당 1012 비트 폭이다.
도 10b는 본 발명의 실시예들에 따른 도 10a의 프로세서 코어의 부분의 확대도이다. 도 10b는 벡터 유닛(1010) 및 벡터 레지스터들(1014)에 관한 추가 상세뿐만 아니라, L1 캐시(1004)의 L1 데이터 캐시(1006A) 부분을 포함한다. 구체적으로, 벡터 유닛(1010)은 16-폭 벡터 프로세싱 유닛(VPU)(16-폭 ALU(1028) 참조)이고, 이것은 정수, 단정밀도 부동, 및 배정밀도 부동 명령어들 중 하나 이상을 실행한다. VPU는 스위즐 유닛(1020)에 의한 레지스터 입력들의 스위즐링, 수치 변환 유닛들(1022A-B)에 의한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1024)에 의한 복제를 지원한다. 기입 마스크 레지스터들(1026)은 결과적인 벡터 기입들의 서술을 허용한다.
도 11은 본 발명의 실시예들에 따라, 2개 이상의 코어를 가질 수 있고, 통합 메모리 제어기를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(1100)의 블록도다. 도 11의 실선 박스들은 싱글 코어(1102A), 시스템 에이전트(1110), 하나 이상의 버스 제어기 유닛(1116)의 세트를 갖는 프로세서(1100)를 도시하는 한편, 옵션인 점선 박스들의 추가는 다수의 코어들(1102A-N), 시스템 에이전트 유닛(1110) 내의 하나 이상의 통합 메모리 제어기 유닛(들)(1114)의 세트, 및 특수 목적 로직(1108)을 갖는 대안적인 프로세서(1100)를 도시한다.
따라서, 프로세서(1100)의 다양한 구현들은 다음을 포함할 수 있다: 1)(하나 이상의 코어를 포함할 수 있는) 통합 그래픽 및/또는 과학적(쓰루풋) 로직인 특수 목적 로직(1108), 및 하나 이상의 범용 코어인 코어들(1102A-N)(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 둘의 조합)을 갖는 CPU; 2) 그래픽 및/또는 과학적(쓰루풋)을 위해 주로 의도된 다수의 특수 목적 코어들인 코어들(1102A-N)을 갖는 코프로세서; 및 3) 다수의 범용 순차적 코어들인 코어들(1102A-N)을 갖는 코프로세서. 따라서, 프로세서(1100)는 범용 프로세서, 코프로세서, 또는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 하이 쓰루풋 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서 등과 같은 특수 목적 프로세서일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1100)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술들 중 임의의 것을 사용하여 하나 이상의 기판의 일부가될 수 있고 및/또는 이들 기판 상에 구현될 수 있다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨들의 캐시, 세트 또는 하나 이상의 공유 캐시 유닛들(1106), 및 통합 메모리 제어기 유닛들(1114)의 세트에 연결되는 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1106)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 기타 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, LLC(last level cache), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 인터커넥트 유닛(1112)은 통합 그래픽 로직(1108), 공유 캐시 유닛들(1106)의 세트, 및 시스템 에이전트 유닛(1110)/통합 메모리 제어기 유닛(들)(1114)을 상호접속하지만, 대안적인 실시예들은 이러한 유닛들을 상호접속하기 위한 잘 알려진 기술들 중 임의의 것을 사용할 수 있다. 일 실시예에서는, 하나 이상의 캐시 유닛들(1106)과 코어들(1102A-N) 사이에 코히런시가 유지된다.
일부 실시예들에서, 코어들(1102A-N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1110)는 코어들(1102A-N)을 조정하고 동작시키는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1110)은 예를 들어 PCU(power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1102A-N) 및 통합 그래픽 로직(1108)의 전원 상태를 조절하기 위해 필요한 로직과 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속된 디스플레이들을 구동하기 위한 것이다.
코어들(1102A-N)은 아키텍처 명령어 세트와 관련하여 동종 또는 이종일 수 있다; 즉, 코어들(1102A-N) 중 2개 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 것들은 그 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다.
도 12 내지 도 15는 예시적인 컴퓨터 아키텍처들의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, DSP(digital signal processor)들, 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱 박스들, 마이크로컨트롤러들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들에 대해 본 기술분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시되는 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제 도 12를 참조하면, 본 발명의 일 실시예에 따른 시스템(1200)의 블록도가 도시된다. 시스템(1200)은 하나 이상 프로세서들(1210, 1215)을 포함할 수 있고, 이는 제어기 허브(1220)에 연결된다. 일 실시예에서, 제어기 허브(1220)는, GMCH(graphics memory controller Hub)(1290) 및 IOH(Input/Output Hub)(1250)(개별 칩들 상에 있을 수 있음)를 포함하고; GMCH(1290)는 메모리 및 메모리(1240)와 코프로세서(1245)에 연결되는 그래픽 제어기들을 포함하고; IOH(1250)는 GMCH(1290)에 입력/출력(I/O) 디바이스들(1260)을 연결한다. 대안적으로, 메모리 및 그래픽 제어기들 중 하나 또는 둘 다는(본 명세서에서 설명되는 바와 같이) 프로세서 내에 통합되고, 메모리(1240) 및 코프로세서(1245)는 프로세서(1210) 및 IOH(1250)와 단일 칩에 있는 제어기 허브(1220)에 직접 연결된다.
추가 프로세서들(1215)의 옵션 특성은 도 12에서 파선으로 표기된다. 각각의 프로세서(1210, 1215)는, 본 명세서에 설명되는 처리 코어들 중 하나 이상을 포함할 수 있고, 프로세서(1100)의 일부 버전일 수 있다.
메모리(1240)는, 예를 들어, DRAM(dynamic random access memory), PCM(phase change memory), 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 대해, 제어기 허브(1220)는, FSB(frontside bus)와 같은 멀티-드롭 버스, QPI(QuickPath Interconnect)와 같은 포인트 투 포인트 인터페이스, 또는 유사한 접속(1295)을 통해 프로세서(들)(1210, 1215)과 통신한다.
일 실시예에서, 코프로세서(1245)는, 예를 들어, 하이 쓰루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(1220)는 통합 그래픽 가속기를 포함할 수 있다.
아키텍처 특성, 마이크로아키텍처 특성, 열적 특성, 전력 소비 특성 등을 포함하는 장점 기준들의 스펙트럼과 관련하여 물리적 리소스들(1210, 1215) 사이에는 다양한 상이함이 존재할 수 있다.
일 실시예에서, 프로세서(1210)는 일반적인 유형의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 임베딩될 수 있다. 프로세서(1210)는 이러한 코프로세서 명령어들을 부속된 코프로세서(1245)에 의해 실행되어야 하는 유형의 것으로 인식한다. 따라서, 프로세서(1210)는 이러한 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서 버스 또는 다른 인터커넥트 상에서 코프로세서(1245)에 발행한다. 코프로세서(들)(1245)는 수신된 코프로세서 명령어들을 수락 및 실행한다.
이제 도 13을 참조하면, 본 발명의 일 실시예에 따른 제1의 더 구체적인 예시적인 시스템(1300)의 블록도가 도시된다. 도 13에 도시된 바와 같이, 멀티프로세서 시스템(1300)은 포인트 투 포인트 인터커넥트 시스템이고, 포인트 투 포인트 인터커넥트(1350)를 통해 연결되는 제1 프로세서(1370) 및 제2 프로세서(1380)를 포함한다. 프로세서들(1370 및 1380) 각각은 프로세서(1100)의 일부 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1370 및 1380)은 각각 프로세서들(1210 및 1215)이고, 코프로세서(1338)은 코프로세서(1245)이다. 또 다른 실시예에서, 프로세서들(1370 및 1380)은 각각 프로세서(1210) 및 코프로세서(1245)이다.
프로세서들(1370 및 1380)은 각각 IMC(integrated memory controller) 유닛들(1372 및 1382)을 포함하는 것으로 도시된다. 프로세서(1370)는 또한 자신의 버스 제어기 유닛들의 일부로서 포인트 투 포인트(P-P) 인터페이스들(1376, 1378)을 포함하고; 유사하게, 제2 프로세서(1380)는 P-P 인터페이스들(1386, 1388)을 포함한다. 프로세서들(1370, 1380)은 P-P 인터페이스 회로들(1378, 1388)을 사용하는 포인트 투 포인트(P-P) 인터페이스(1350)를 통해 정보를 교환할 수 있다. 도 13에 도시된 바와 같이, IMC들(1372 및 1382)은 프로세서들을 각각의 메모리, 즉 메모리(1332) 및 메모리(1334)에 연결하며, 이는 각각의 프로세서들에 로컬로 부속되는 주 메모리의 일부들일 수 있다.
프로세서들(1370, 1380)은 각각 포인트 투 포인트 인터페이스 회로들(1376, 1394, 1386, 1398)을 사용하여 개별 P-P 인터페이스들(1352, 1354)을 통해 칩셋(1390)과 정보를 교환할 수 있다. 칩셋(1390)은 옵션으로 고성능 인터페이스(1339)를 통해 코프로세서(1338)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(1338)는, 예를 들어, 하이 쓰루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.
공유 캐시(도시되지 않음)는 어느 하나의 프로세서에 포함되거나, 둘 다의 프로세서의 외부이지만 여전히 P-P 인터커넥트를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저전력 모드에 놓이는 경우 어느 하나 또는 둘 다의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(1390)은 인터페이스(1396)를 통해 제1 버스(1316)에 연결될 수 있다. 일 실시예에서, 제1 버스(1316)는 PCI(Peripheral Component Interconnect) 버스이거나, 또는 PCI Express 버스 또는 또 다른 제3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.
도 13에 도시된 바와 같이, 다양한 I/O 디바이스들(1314)이 제1 버스(1316)를 제2 버스(1320)에 연결하는 버스 브리지(1318)와 함께 제1 버스(1316)에 연결될 수 있다. 일 실시예에서, 코프로세서, 하이 스루풋 MIC 프로세서, GPGPU, 가속기(예를 들어, 그래픽 가속기 또는 디지털 신호 처리(DSP) 유닛 등), 필드 프로그래머블 게이트 어레이 또는 임의의 다른 프로세서와 같은 하나 이상의 추가적인 프로세서(들)(1315)가 제1 버스(1316)에 연결된다. 일 실시예에서, 제2 버스(1320)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서는, 예를 들어, 키보드 및/또는 마우스(1322), 통신 디바이스들(1327) 및 명령어들/코드 및 데이터(1330)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스와 같은 저장 유닛(1328)을 포함하는 다양한 디바이스들이 제2 버스(1320)에 연결될 수 있다. 또한, 오디오 I/O(1324)가 제2 버스(1320)에 연결될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 13의 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티드롭 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.
이제 도 14를 참조하면, 본 발명의 실시예에 따른 제2의 더 구체적인 예시적인 시스템(1400)의 블록도가 도시된다. 도 13 및 도 14에서 동일한 요소들은 동일한 참조 번호들을 가지며, 도 13의 특정 양태들은 도 14의 다른 양태들을 불명료하게 하는 것을 회피하기 위해 도 14로부터 생략되었다.
도 14는 프로세서들(1370, 1380)이 통합 메모리 및 I/O 제어 로직("CL")(1372 및 1382)를 각각 포함할 수 있다는 점을 도시한다. 따라서, CL(1372, 1382)는 통합 메모리 제어기 유닛들 및 I/O 제어 로직을 포함한다. 도 9는 CL(1372, 1382)에 메모리들(1332, 1334)만이 연결되는 것이 아니라, 제어 로직(1372, 1382)에 I/O 디바이스들(1414)도 연결된다는 점을 도시한다. 레거시 I/O 디바이스들(1415)은 칩셋(1390)에 연결된다.
이제, 도 15를 참조하면, 본 발명의 일 실시예에 따른 SoC(1500)의 블록도가 도시된다. 도 11에서의 유사한 요소들은 동일한 참조 번호를 갖는다. 또한, 파선 박스들은 더 진보된 SoC들에 대한 옵션 특징들이다. 도 15에서, 인터커넥트 유닛(들)(1502)은 다음에 연결된다: 하나 이상의 코어(202A-N)의 세트 및 공유 캐시 유닛(들)(1106)을 포함하는 애플리케이션 프로세서(1510); 시스템 에이전트 유닛(1110); 버스 제어기 유닛(들)(1116); 통합 메모리 제어기 유닛(들)(1114); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1520) 또는 그 세트; SRAM(static random access memory) 유닛(1530); DMA(direct memory access) 유닛(1532); 및 하나 이상의 외부 디스플레이에 연결하기 위한 디스플레이 유닛(1540). 일 실시예에서, 코프로세서(들)(1520)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 하이 쓰루풋 MIC 프로세서, 임베디드 프로세서와 같은 특수 목적 프로세서를 포함한다.
본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은, 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 13에 도시된 코드(1330)과 같은 프로그램 코드는 본 명세서에 설명되는 기능들을 수행하고 출력 정보를 생성하도록 입력 명령어들에 적용될 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 애플리케이션을 위해, 처리 시스템은, 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 하이 레벨 절차형 또는 객체 지향형 프로그래밍 언어로 구현될 수 있다. 또한, 프로그램 코드는 요구되는 경우에 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 임의의 경우에, 이 언어는 컴파일형 또는 해석형 언어일 수 있다.
적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독될 때에 이 머신으로 하여금 본 명세서에 설명된 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 이러한 표현들은 유형(tangible) 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.
이러한 머신 판독가능 저장 매체는, 하드 디스크들, 플로피 디스크들, 광학 디스크들, CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritable's) 및 광자기 디스크들을 포함하는 임의의 다른 유형의 디스크, ROM들(read-only memories), RAM들(random access memories), 예를 들어 DRAM들(dynamic random access memories), SRAM들(static random access memories), EPROM들(erasable programmable read-only memories), 플래시 메모리들, EEPROM들(electrically erasable programmable read-only memories), 상변화 메모리(PCM)와 같은 반도체 디바이스들, 자기 또는 광학 카드들, 또는 전자 명령어들을 저장하기에 적합한 임의의 다른 유형의 매체와 같은 저장 매체를 비롯하여, 머신 또는 디바이스에 의해 제조되거나 형성되는 제조물들의 비일시적인 유형 배열들을 포함할 수 있지만, 이에 제한되지는 않는다.
따라서, 본 발명의 실시예들은, 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로 또한 언급될 수 있다.
에뮬레이션(바이너리 번역, 코드 모핑 들을 포함)
일부 경우에, 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 명령어 변환기가 이용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로(예를 들어, 정적 바이너리 번역, 동적 편집(dynamic compilation)을 포함하는 동적 바이너리 번역을 이용하여) 번역하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.
도 16은 본 발명의 실시예들에 따라 소스 명령어 세트 내의 바이너리 명령어들을 타겟 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블록도다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합으로 구현될 수 있다. 도 16은 하이 레벨 언어(1602)의 프로그램을 x86 컴파일러(1604)를 사용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616)에 의해 원천적으로 실행될 수 있는 x86 바이너리 코드(1606)를 생성할 수 있다는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위해,(1) Intel x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는(2) 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서 상에서 실행되도록 되어 있는 애플리케이션들 또는 다른 소프트웨어의 오브젝트 코드 버전들을, 호환가능하게 실행하거나 다른 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 기능들을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1604)는 추가적인 링크 처리 유무와 무관하게 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616)에서 실행될 수 있는 x86 바이너리 코드(1606)(예를 들어, 오브젝트 코드)를 생성하도록 동작될 수 있는 컴파일러를 나타낸다. 유사하게, 도 16은, 하이 레벨 언어(1602)에서의 프로그램이 대안 명령어 세트 컴파일러(1608)를 사용하여 컴파일되어, 적어도 하나의 x86 명령어 세트 코어가 없는 프로세서(1614)(예를 들어, 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들이 없는 프로세서)에 의해 원천적으로 실행될 수 있는 대안 명령어 세트 바이너리 코드(1610)을 생성할 수 있다는 점을 보여준다. 명령어 변환기(1612)는 x86 바이너리 코드(1606)를 x86 명령어 세트 코어가 없는 프로세서(1614)에 의해 원천적으로 실행될 수 있는 코드로 변환하는데 사용된다. 이러한 변환된 코드는 대안 명령어 세트 바이너리 코드(1610)와 동일할 가능성이 없는데, 그 이유는 이를 행할 수 있는 명령어 변환기를 제조하기 어렵기 때문이다; 그러나, 변환된 코드는 일반적인 연산을 달성할 것이며, 대안 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(1612)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 기타 전자 디바이스가 x86 바이너리 코드(1606)를 실행할 수 있게 해주는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.

Claims (48)

  1. 데이터를 프리페치하기 위한 하드웨어 프로세서로서:
    다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어를 디코딩하는 디코더 - 상기 프리페치 명령어의 적어도 하나의 피연산자는 상기 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 상기 요소들의 다차원 블록의 스트라이드, 및 상기 요소들의 다차원 블록의 경계들을 표시함 -; 및
    상기 프리페치 명령어를 실행하여 상기 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 발생하고, 및 상기 요소들의 다차원 블록을 상기 시스템 메모리 어드레스들로부터 상기 캐시에 로딩하는 실행 유닛
    을 포함하는 하드웨어 프로세서.
  2. 제1항에 있어서, 상태 머신으로부터 상기 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 프리페치 유닛을 추가로 포함하는 하드웨어 프로세서.
  3. 제2항에 있어서, 상기 프리페치 유닛은 상기 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 가산기를 추가로 포함하는 하드웨어 프로세서.
  4. 제2항에 있어서, 상기 프리페치 유닛은 상기 요소들의 다차원 블록의 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 어드레스 발생 유닛을 추가로 포함하는 하드웨어 프로세서.
  5. 제1항에 있어서, 상기 명령어의 적어도 하나의 피연산자는 상기 요소들의 다차원 블록을 로딩하기 위한 캐시의 레벨을 표시하는 하드웨어 프로세서.
  6. 제1항에 있어서, 상기 스트라이드는 제1 차원의 제1 스트라이드와 제2 차원의 상이한 제2 스트라이드를 포함하는 하드웨어 프로세서.
  7. 제1항에 있어서, 상기 실행 유닛은 상기 요소들의 다차원 블록을 희생 캐시에 로딩하는 하드웨어 프로세서.
  8. 제1항에 있어서, 상기 실행 유닛은 캐시에 있는 추측적 프리페치 데이터 세트를 상기 요소들의 다차원 블록으로 대체하는 하드웨어 프로세서.
  9. 데이터를 프리페치하기 위한 방법으로서,
    디코드 유닛에 의해, 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어를 디코딩하는 단계 - 상기 프리페치 명령어의 적어도 하나의 피연산자는 상기 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 상기 요소들의 다차원 블록의 스트라이드, 및 상기 요소들의 다차원 블록의 경계들을 표시함 -; 및
    실행 유닛에 의해 상기 프리페치 명령어를 실행하여 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하고, 및 상기 요소들의 다차원 블록을 상기 시스템 메모리 어드레스들로부터 상기 캐시에 로딩하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상태 머신으로부터 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 프리페치 유닛을 제공하는 단계를 추가로 포함하는 방법.
  11. 제10항에 있어서, 상기 프리페치 유닛은 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 가산기를 추가로 포함하는 방법.
  12. 제10항에 있어서, 상기 프리페치 유닛은 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 어드레스 발생 유닛을 추가로 포함하는 방법.
  13. 제9항에 있어서, 상기 명령어의 적어도 하나의 피연산자는 상기 요소들의 다차원 블록을 로딩하기 위한 캐시의 레벨을 표시하는 방법.
  14. 제9항에 있어서, 상기 스트라이드는 제1 차원의 제1 스트라이드와 제2 차원의 상이한 제2 스트라이드를 포함하는 방법.
  15. 제9항에 있어서, 상기 실행 유닛은 상기 요소들의 다차원 블록을 희생 캐시에 로딩하는 방법.
  16. 제9항에 있어서, 상기 실행 유닛은 상기 캐시에 있는 추측적 프리페치 데이터 세트를 상기 요소들의 다차원 블록으로 대체하는 방법.
  17. 데이터를 프리페치하기 위한 장치로서,
    하나 이상의 프로세서들의 세트; 및
    코드를 저장하는 하나 이상의 데이터 저장 디바이스들의 세트를 포함하며, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 하나 이상의 프로세서들의 세트로 하여금:
    디코드 유닛에 의해, 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 프리페치 명령어를 디코딩하는 것 - 상기 프리페치 명령어의 적어도 하나의 피연산자는 상기 요소들의 다차원 블록 중 한 요소의 시스템 메모리 어드레스, 상기 요소들의 다차원 블록의 스트라이드, 및 상기 요소들의 다차원 블록의 경계들을 표시함 -; 및
    실행 유닛에 의해 상기 프리페치 명령어를 실행하여 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하고, 및 상기 요소들의 다차원 블록을 상기 시스템 메모리 어드레스들로부터 상기 캐시에 로딩하는 것을 수행하도록 야기하는
    장치.
  18. 제17항에 있어서, 상기 데이터 저장 디바이스들의 세트는 코드를 추가로 저장하고, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 프로세서들의 세트로 하여금:
    상태 머신으로부터 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 프리페치 유닛을 제공하는 것을 추가로 포함하는 것을 수행하도록 야기하는 장치.
  19. 제18항에 있어서, 상기 데이터 저장 디바이스들의 세트는 코드를 추가로 저장하고, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 프로세서들의 세트로 하여금:
    상기 프리페치 유닛이 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스들을 발생하기 위한 가산기를 추가로 포함하는 것을 수행하도록 야기하는 장치.
  20. 제18항에 있어서, 상기 데이터 저장 디바이스들의 세트는 코드를 추가로 저장하고, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 프로세서들의 세트로 하여금:
    상기 프리페치 유닛이 상기 요소들의 다차원 블록 중 다른 요소들의 시스템 메모리 어드레스를 발생하기 위한 어드레스 발생 유닛을 추가로 포함하는 것을 수행하도록 야기하는 장치.
  21. 제17항에 있어서, 상기 데이터 저장 디바이스들의 세트는 코드를 추가로 저장하고, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 프로세서들의 세트로 하여금:
    상기 명령어의 적어도 하나의 피연산자가 상기 요소들의 다차원 블록을 로딩하기 위한 캐시의 레벨을 표시하는 것을 수행하도록 야기하는 장치.
  22. 제17항에 있어서, 상기 데이터 저장 디바이스들의 세트는 코드를 추가로 저장하고, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 프로세서들의 세트로 하여금:
    상기 스트라이드가 제1 차원의 제1 스트라이드 및 제2 차원의 상이한 제2 스트라이드를 포함하는 것을 수행하도록 야기하는 장치.
  23. 제17항에 있어서, 상기 데이터 저장 디바이스들의 세트는 코드를 추가로 저장하고, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 프로세서들의 세트로 하여금:
    상기 실행 유닛이 상기 요소들의 다차원 블록을 희생 캐시에 로딩하는 것을 수행하도록 야기하는 장치.
  24. 제17항에 있어서, 상기 데이터 저장 디바이스들의 세트는 코드를 추가로 저장하고, 상기 코드는 상기 프로세서들의 세트에 의해 실행될 때 상기 프로세서들의 세트로 하여금:
    상기 실행 유닛이 상기 캐시에 있는 추측적 프리페치 데이터 세트를 상기 요소들의 다차원 블록으로 대체하는 것을 수행하도록 야기하는 장치.
  25. 데이터를 프리페치하기 위한 하드웨어 프로세서로서:
    다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 명령어를 디코딩하는 디코더 - 상기 명령어의 하나 이상의 필드는 상기 요소들의 다차원 블록 중 한 요소의 메모리 어드레스, 상기 요소들의 다차원 블록의 스트라이드, 및 상기 요소들의 다차원 블록의 경계들을 표시함 -; 및
    상기 명령어를 실행하여 상기 요소들의 다차원 블록의 다른 요소들의 메모리 어드레스들을 발생하고, 및 상기 요소들의 다차원 블록을 상기 메모리 어드레스들로부터 상기 캐시에 로딩하는 실행 유닛
    을 포함하는 하드웨어 프로세서.
  26. 제25항에 있어서, 상기 실행 유닛은 상기 명령어를 실행하여 상기 하드웨어 프로세서의 프리페치 유닛으로 하여금 상기 요소들의 다차원 블록의 상기 다른 요소들의 메모리 어드레스들을 발생하게 하는 하드웨어 프로세서.
  27. 제26항에 있어서, 상기 메모리 어드레스들은 가상 어드레스들이고 상기 프리페치 유닛은 상기 요소들의 다차원 블록의 상기 다른 요소들의 메모리 어드레스들의 상기 가상 어드레스들로부터 대응하는 물리적 어드레스들을 발생하기 위한 변환 참조 버퍼(translation lookaside buffer)를 포함하는 하드웨어 프로세서.
  28. 제26항에 있어서,
    상기 프리페치 유닛은 상기 프리페치 유닛의 상태를 표시하기 위한 상태 레지스터를 추가로 포함하는 하드웨어 프로세서.
  29. 제26항에 있어서,
    상기 실행 유닛은 상기 명령어를 실행하여 상기 프리페치 유닛으로 하여금 상기 요소들의 다차원 블록을 상기 메모리 어드레스들로부터 상기 캐시에 로딩하게 하는 하드웨어 프로세서.
  30. 제25항에 있어서,
    상기 명령어의 opcode는 상기 요소들의 다차원 블록을 로딩할 상기 캐시의 레벨을 표시하는 하드웨어 프로세서.
  31. 제25항에 있어서,
    상기 스트라이드는 제1 차원의 제1 스트라이드와 제2 차원의 상이한 제2 스트라이드를 포함하는 하드웨어 프로세서.
  32. 제25항에 있어서, 상기 실행 유닛은 상기 명령어를 실행하여 상기 캐시 내의 추측적 프리페치 데이터 세트의 상기 요소들의 다차원 블록으로의 대체를 야기하는 하드웨어 프로세서.
  33. 데이터를 프리페치하기 위한 방법으로서,
    프로세서의 디코드 유닛에 의해, 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 명령어를 디코딩하는 단계 - 상기 명령어의 하나 이상의 필드는 상기 요소들의 다차원 블록 중 한 요소의 메모리 어드레스, 상기 요소들의 다차원 블록의 스트라이드, 및 상기 요소들의 다차원 블록의 경계들을 표시함 -; 및
    프로세서의 실행 유닛에 의해 상기 명령어를 실행하여 상기 요소들의 다차원 블록 중 다른 요소들의 메모리 어드레스들을 발생하고, 및 상기 요소들의 다차원 블록을 상기 메모리 어드레스들로부터 상기 캐시에 로딩하는 단계
    를 포함하는 방법.
  34. 제33항에 있어서, 상기 명령어를 실행하는 것은 상기 프로세서의 프리페치 유닛으로 하여금 상기 요소들의 다차원 블록의 상기 다른 요소들의 메모리 어드레스들을 발생하게 하는 방법.
  35. 제34항에 있어서, 상기 메모리 어드레스들은 가상 어드레스들이고 상기 프리페치 유닛은 상기 요소들의 다차원 블록의 상기 다른 요소들의 메모리 어드레스들의 상기 가상 어드레스들로부터 대응하는 물리적 어드레스들을 발생하는 변환 참조 버퍼를 포함하는 방법.
  36. 제34항에 있어서,
    상기 프리페치 유닛의 상태를 표시하기 위하여 상기 프리페치 유닛의 상태 레지스터를 갱신하는 단계를 추가로 포함하는 방법.
  37. 제34항에 있어서,
    상기 명령어를 실행하는 것은 상기 프로세서의 상기 프리페치 유닛으로 하여금 상기 요소들의 다차원 블록을 상기 메모리 어드레스들로부터 상기 캐시에 로딩하게 하는 방법.
  38. 제33항에 있어서,
    상기 명령어의 opcode는 상기 요소들의 다차원 블록을 로딩할 상기 캐시의 레벨을 표시하는 방법.
  39. 제33항에 있어서,
    상기 스트라이드는 제1 차원의 제1 스트라이드와 제2 차원의 상이한 제2 스트라이드를 포함하는 방법.
  40. 제33항에 있어서, 상기 명령어를 실행하는 것은 상기 캐시 내의 추측적 프리페치 데이터 세트를 상기 요소들의 다차원 블록으로 대체하는 방법.
  41. 데이터를 프리페치하기 위한 비일시적 머신 판독가능 매체로서, 상기 비일시적 머신 판독가능 매체는 머신에 의해 실행될 때 상기 머신으로 하여금 방법을 수행하게 하는 코드를 저장하고, 상기 방법은:
    프로세서의 디코드 유닛에 의해, 다차원 어레이로부터의 요소들의 다차원 블록을 캐시에 프리페치하기 위한 명령어를 디코딩하는 단계 - 상기 명령어의 하나 이상의 필드는 상기 요소들의 다차원 블록 중 한 요소의 메모리 어드레스, 상기 요소들의 다차원 블록의 스트라이드, 및 상기 요소들의 다차원 블록의 경계들을 표시함 -; 및
    프로세서의 실행 유닛에 의해 상기 명령어를 실행하여 상기 요소들의 다차원 블록 중 다른 요소들의 메모리 어드레스들을 발생하고, 및 상기 요소들의 다차원 블록을 상기 메모리 어드레스들로부터 상기 캐시에 로딩하는 단계
    를 포함하는 비일시적 머신 판독가능 매체.
  42. 제41항에 있어서, 상기 명령어를 실행하는 것은 상기 프로세서의 프리페치 유닛으로 하여금 상기 요소들의 다차원 블록의 상기 다른 요소들의 메모리 어드레스들을 발생하게 하는 비일시적 머신 판독가능 매체.
  43. 제42항에 있어서, 상기 메모리 어드레스들은 가상 어드레스들이고 상기 프리페치 유닛은 상기 요소들의 다차원 블록의 상기 다른 요소들의 메모리 어드레스들의 상기 가상 어드레스들로부터 대응하는 물리적 어드레스들을 발생하는 변환 참조 버퍼를 포함하는 비일시적 머신 판독가능 매체.
  44. 제42항에 있어서,
    상기 방법은 상기 프리페치 유닛의 상태를 표시하기 위하여 상기 프리페치 유닛의 상태 레지스터를 갱신하는 단계를 추가로 포함하는 비일시적 머신 판독가능 매체.
  45. 제42항에 있어서,
    상기 명령어를 실행하는 것은 상기 프로세서의 상기 프리페치 유닛으로 하여금 상기 요소들의 다차원 블록을 상기 메모리 어드레스들로부터 상기 캐시에 로딩하게 하는 비일시적 머신 판독가능 매체.
  46. 제41항에 있어서,
    상기 명령어의 opcode는 상기 요소들의 다차원 블록을 로딩할 상기 캐시의 레벨을 표시하는 비일시적 머신 판독가능 매체.
  47. 제41항에 있어서,
    상기 스트라이드는 제1 차원의 제1 스트라이드와 제2 차원의 상이한 제2 스트라이드를 포함하는 비일시적 머신 판독가능 매체.
  48. 제41항에 있어서, 상기 명령어를 실행하는 것은 상기 캐시 내의 추측적 프리페치 데이터 세트를 상기 요소들의 다차원 블록으로 대체하는 비일시적 머신 판독가능 매체.
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