KR102538699B1 - 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인 및 이를 이용하여 ptat 전압 발생을 위한 베이스 전류 보상 회로 - Google Patents

기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인 및 이를 이용하여 ptat 전압 발생을 위한 베이스 전류 보상 회로 Download PDF

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Abstract

기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인은, 기판 바이폴라접합트랜지스터의 베이스전류의 제1 미러링 베이스전류를 생성하는 제1 전류 미러부와, 제1 미러링 베이스전류를 전달하는 전류 전달부와, 전류 전달부에 의해 전달된 제1 미러링 베이스전류의 제2 미러링 베이스전류를 생성하여 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제2 전류 미러부와, 그리고 기판 바이폴라접합트랜지스터의 컬렉터 전류에 대응되는 드라이브 전류를 기판 바이폴라접합트랜지스터의 에미터에 공급하는 전류원을 포함한다.

Description

기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인 및 이를 이용하여 PTAT 전압 발생을 위한 베이스 전류 보상 회로{Circuit design of controlling collector current of substrate BJT and circuit of compensating base current for PTAT voltage generation using the same}
본 개시의 여러 실시예들은, 일반적으로 기판 바이폴라접합트랜지스터를 갖는 회로 디자인에 관한 것으로서, 특히 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인 및 이를 이용하여 PTAT 전압 발생을 위한 베이스 전류 보상 회로에 관한 것이다.
일반적으로 바이폴라접합트랜지스터(Bipolar Junction Transistor; BJT)는 모스(MOS; Metal-Oxide-Semiconductor)에 비하여 회로요소들 사이에서 보다 좋은 접합 특성을 갖는 것으로 알려져 있다. 특정 기능을 수행하기 위한 몇몇 회로들에서는 바이폴라접합트랜지스터의 특성이 요구될 수 있다. 따라서 하나의 프로세스로 모스 소자와 바이폴라접합트랜지스터 소자를 동시에 구현할 필요가 있다. 시모스 소자와 바이폴라접합트랜지스터 소자를 하나의 장치에 집적하기 위해, 바이시모스(BiCMOS; Bipolar Complementary MOS) 공정을 사용할 수 있다. 그러나 이 바이시모드 공정은 높은 제조 비용과 긴 개발시간을 요구한다. 더욱이 바이폴라접합트랜지스터를 시모스 공정을 사용하여 구현할 경우, 바이폴라접합트랜지스터의 특성이 저하되는 것으로 알려져 있다. 특히 시모스 공정에 의해 구현되는 기판 바이폴라접합트랜지스터(substrate BJT)의 경우, 컬렉터(collector)가 기판 내에 배치됨에 따라 컬렉터 전류를 직접적으로 제어하기 어렵다. 이에 따라 여러 회로 디자인들, 예컨대 온도 센서나 기준전압 발생 회로에 있어서 기판 바이폴라접합트랜지스터(substrate BJT)의 컬렉터 전류를 제어하기 위한 회로 디자인이 요구된다.
본 출원이 해결하고자 하는 과제는, 기판 바이폴라접합트랜지스터의 컬렉터 전류를 제어할 수 있는 회로 디자인을 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 회로 디자인을 이용하여 PTAT(Proportional To Absolute Temperature) 전압 발생을 위한 베이스 전류 보상 회로를 제공하는 것이다.
본 개시의 일 예에 따른 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인은, 기판 바이폴라접합트랜지스터의 베이스전류의 제1 미러링 베이스전류를 생성하는 제1 전류 미러부와, 제1 미러링 베이스전류를 전달하는 전류 전달부와, 전류 전달부에 의해 전달된 제1 미러링 베이스전류의 제2 미러링 베이스전류를 생성하여 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제2 전류 미러부와, 그리고 기판 바이폴라접합트랜지스터의 컬렉터 전류에 대응되는 드라이브 전류를 기판 바이폴라접합트랜지스터의 에미터에 공급하는 전류원을 포함한다.
본 개시의 일 예에 따른 PTAT 전압 발생을 위한 베이스 전류 보상 회로는, 제1 기판 바이폴라접합트랜지스터의 제1 컬렉터전류를 제1 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제1 전류 미러부와, 제1 기판 바이폴라접합트랜지스터의 제1 베이스전류의 제1 미러링 베이스전류를 생성하는 제2 전류 미러부와, 제1 미러링 베이스전류를 전달하는 전류 전달부와, 전류 전달부에 의해 전달된 제1 미러링 베이스전류의 제2 미러링 베이스전류를 생성하여 제1 기판 바이폴라접합트랜지스터의 에미터에 공급하고, 제1 미러링 베이스전류의 N배인 제2 베이스전류를 제2 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제3 전류 미러부와, 그리고 제1 컬렉터전류의 N배인 제2 컬렉터전류를 제2 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제2 컬렉터전류 전달부를 포함한다.
여러 실시예들에 따르면, 온도 변화 등과 같은 원인으로 기판 바이폴라접합트랜지스터의 베이스전류가 변화하더라도, 베이스전류의 변화에 무관하게 기판 바이폴라접합트랜지스터의 컬렉터전류를 제어하는 회로 디자인을 제공할 수 있다는 이점이 제공된다. 또한 이와 같은 회로 디자인을 이용하여 PTAT 전압 발생을 위한 베이스 전류 보상 회로를 구현하는데 있어서, 추가적인 연산증폭기의 사용 없이 모스 트랜지스터의 전류구동능력의 비를 다르게 함으로써 보다 간단한 온도 센서나 밴드갭 전압 발생기를 구현할 수 있다는 이점도 제공된다.
도 1은 본 개시의 일 예에 따른 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인을 나타내 보인 회로도이다.
도 2는 본 개시의 일 예에 따른 PTAT 전압 발생을 위한 베이스 전류 보상 회로를 나타내 보인 회로도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인을 나타내 보인 회로도이다. 도 1을 참조하면, 본 예에 따른 회로 디자인(100)은, 기판 바이폴라접합트랜지스터(Q)와, 제1 전류 미러부(110)와, 연산증폭기(120)와, 전류 전달부(130)와, 제2 전류 미러부(140)와, 그리고 전류원(150)을 포함하여 구성된다. 기판 바이폴라접합트랜지스터(Q)의 베이스는 제1 전류 미러부(110)에 결합된다. 기판 바이폴라접합트랜지스터(Q)의 에미터는, 제2 전류 미러부(140) 및 전류원(150)에 결합된다. 그리고 기판 바이폴라접합트랜지스터(Q)의 컬렉터는 그라운드 전압에 결합된다. 일 예에서 기판 바이폴라접합트랜지스터(Q)는 PNP형이다. 다른 예에서, 기판 바이폴라접합트랜지스터(Q)는 NPN형일 수도 있으며, 이 경우 이하에서의 모스트랜지스터의 도전형은 모두 반대가 된다.
제1 전류 미러부(110)는, 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)를 포함할 수 있다. 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)는 동일한 전류구동능력을 갖는다. 이를 위해 제1 N모스 트랜지스터(NM1) 및 제2 N모스 트랜지스터(NM2)는 동일한 트랜스컨덕턴스(gm; transconductance)를 가질 수 있다. 제1 N모스 트랜지스터(NM1)의 게이트 및 제2 N모스 트랜지스터(NM2)의 게이트는 상호 결합되며, 게이트바이어스전압(VG)이 인가된다. 제1 N모스 트랜지스터(NM1)의 소스 및 제2 N모스 트랜지스터(NM2)의 소스는 모두 그라운드 전압에 결합된다. 제1 N모스 트랜지스터(NM1)의 드레인은, 기판 바이폴라접합트랜지스터(Q)의 베이스 및 연산증폭기(120)의 비반전단자에 결합된다. 제2 N모스 트랜지스터(NM2)의 드레인은, 연산증폭기(120)의 반전단자 및 전류 전달부(130)에 결합된다. 제1 전류 미러부(110)는, 제1 N모스 트랜지스터(NM1)의 드레인전압과 제2 N모스 트랜지스터(NM2)의 드레인전압이 동일한 크기가 되도록 구성된다. 따라서 기판 바이폴라접합트랜지스터(Q)의 베이스전류(Ib)는 제1 N모스 트랜지스터(NM1)에 흐르고, 제2 N모스 트랜지스터(NM2)에는 베이스전류(Ib)가 복제되는 제1 미러링 베이스전류(Ib1)가 흐른다.
연산증폭기(120)는 제1 N모스 트랜지스터(NM1)의 드레인전압과 제2 N모스 트랜지스터(NM2)의 드레인전압이 같아지도록 제1 전류 미러부(110)를 구성하는데 이용된다. 구체적으로 연산증폭기(120)는, 전류전달부(130)를 통해 네가티브 피드백(negative feedback)이 걸리도록 구성된다. 네가티브 피드백으로 구성된 연산증폭기(120)는 비반전단자 및 반전단자에 입력되는 두 입력전압들이 같은 크기를 갖도록 출력이 형성된다. 따라서 연산증폭기(120)의 비반전단자와 반전단자는 동일한 전압을 나타내며, 그 결과 제1 N모스 트랜지스터(NM1)의 드레인전압과 제2 N모스 트랜지스터(NM2)의 드레인전압은 같은 크기를 갖는다.
전류 전달부(130)는, 제1 P모스 트랜지스터(PM1)로 구성될 수 있다. 제1 P모스 트랜지스터(PM1)의 게이트는 연산증폭기(120)의 출력단에 결합된다. 제1 P모스 트랜지스터(PM1)의 소스는 제2 전류 미러부(140)에 결합된다. 제1 P모스 트랜지스터의 드레인은, 제2 N모스 트랜지스터(NM2)의 드레인 및 연산증폭기(120)의 반전단자에 결합된다. 제1 P모스 트랜지스터(PM1)는, 연산증폭기(120)가 네가티브 피드백으로 구성되도록 하고, 또한 제1 전류 미러부(110)에서 생성된 제1 미러링 베이스전류(Ib1)를 제2 전류 미러부(140)에 전달한다.
제2 전류 미러부(140)는, 제2 P모스 트랜지스터(PM2) 및 제3 P모스 트랜지스터(PM3)를 포함할 수 있다. 제2 P모스 트랜지스터(PM2)의 게이트 및 제3 P모스 트랜지스터(PM3)의 게이트는 상호 결합된다. 제2 P모스 트랜지스터(PM2)의 소스 및 제3 P모스 트랜지스터(PM3)의 소스는 공급전압(VDD)에 결합된다. 제2 P모스 트랜지스터(PM2)의 드레인은, 전류 전달부(130)를 구성하는 제1 P모스 트랜지스터(PM1)의 소스에 결합된다. 제2 P모스 트랜지스터(PM2)는, 게이트 및 드레인이 단락(short)되는 다이오드-연결된 구조(diode-connected structure)를 갖는다. 제3 P모스 트랜지스터(PM3)의 드레인은, 기판 바이폴라접합트랜지스터(Q)의 에미터에 결합된다. 일 예에서 제2 P모스 트랜지스터(PM2) 및 제3 P모스 트랜지스터(PM3)는 동일한 전류구동능력을 갖는다. 이를 위해 제2 P모스 트랜지스터(PM2) 및 제3 P모스 트랜지스터(PM3)는 동일한 트랜스컨덕턴스(gm)를 가질 수 있다. 제3 P모스 트랜지스터(PM3)는, 제2 P모스 트랜지스터(PM2)에 흐르는 제1 미러링 베이스전류(Ib1)가 복제된 제2 미러링 베이스전류(Ib2)를 발생시킨다.
전류원(150)은, 기판 바이폴라접합트랜지스터(Q)의 에미터에 결합된다. 전류원(150)은 드라이브 전류(Idrive)를 기판 바이폴라접합트랜지스터(Q)의 에미터에 공급한다. 이에 따라 기판 바이폴라접합트랜지스터(Q)의 에미터에는, 제2 전류 미러부(140)에서 발생되는 제2 미러링 베이스전류(Ib2)와 전류원(150)으로부터 흐르는 드라이브 전류(Idrive)가 공급된다.
본 예에 따른 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로 디자인(100)의 동작을 설명하면, 먼저 기판 바이폴라접합트랜지스터(Q)의 베이스전류(Ib)가 제1 전류 미러부(110)의 제1 N모스 트랜지스터(NM1)로 흐른다. 연산증폭기(120)가 네가티브 피드백으로 구성됨에 따라, 제1 N모스 트랜지스터(NM1)의 드레인전압과 제2 N모스 트랜지스터(NM2)의 드레인전압은 동일하며, 이에 따라 제1 N모스 트랜지스터(NM1)에 흐르는 베이스전류(Ib)가 복제된 제1 미러링 베이스전류(Ib1)이 제2 N모스 트랜지스터(NM2)에 흐른다. 제1 미러링 베이스전류(Ib1)는, 전류 전달부(130)의 제1 P모스 트랜지스터(PM1)에 의해 제2 전류 미러부(140)의 제2 P모스 트랜지스터(PM2)로 전달된다.
제1 미러링 베이스전류(Ib1)는 제2 전류 미러부(140) 내에서 복제되어 제3 P모스 트랜지스터(PM3)에는 제2 미러링 베이스전류(Ib2)가 흐른다. 이 제2 미러링 베이스전류(Ib2)는, 전류원(150)으로부터의 드라이브 전류(Idrive)와 함께 기판 바이폴라접합트랜지스터(Q)의 에미터로 흐른다. 제2 미러링 베이스전류(Ib2)는 기판 바이폴라접합트랜지스터(Q)의 베이스전류(Ib)가 복제된 전류이며, 따라서 기판 바이폴라접합트랜지스터(Q)의 베이스전류(Ib)와 동일한 크기를 갖는다. 그 결과 기판 바이폴라접합트랜지스터(Q)의 컬렉터전류(Ic)는 전류원(150)으로부터 공급되는 드라이브 전류(Idrive)와 동일한 크기를 갖게 된다. 즉 전류원(150)에 의해 공급되는 드라이브 전류(Idrive)의 크기를 제어함으로써, 기판 바이폴라접합트랜지스터(Q)의 베이스전류가 온도 변화 등의 원인으로 변화하더라도, 그 변화와 무관하에 컬렉터전류(Ic)를 제어할 수 있다.
도 2는 본 개시의 일 예에 따른 PTAT 전압 발생을 위한 베이스 전류 보상 회로를 나타내 보인 회로도이다. 도 2를 참조하면, 본 예에 따른 PTAT 전압 발생을 위한 베이스 전류 보상 회로(200)는, 제1 기판 바이폴라접합트랜지스터(Q1) 및 제2 기판 바이폴라접합트랜지스터(Q2)와, 전류원(210)과, 제1 전류 미러부(220)와, 제2 전류 미러부(230)와, 연산증폭기(240)와, 전류 전달부(250)와, 제3 전류 미러부(260)와, 그리고 제2 컬렉터전류 전달부(270)를 포함하여 구성될 수 있다. 일 예에서 제1 기판 바이폴라접합트랜지스터(Q1) 및 제2 기판 바이폴라접합트랜지스터(Q2)는 동일한 기판에 집적될 수 있으며, 동일한 면적을 가질 수 있다. 그러나 PTAT 전압 발생을 위해, 제2 기판 바이폴라접합트랜지스터(Q2)의 전류 밀도와 제1 기판 바이폴라접합트랜지스터(Q1)의 전류 밀도가 다를 필요가 있다. 본 예에 따른 베이스 전류 보상 회로(200)는, 도 1을 참조하여 설명한 제1 기판 바이폴라접합트랜지스터(Q)의 컬렉터 전류 제어를 위한 회로 디자인(100)을 이용하여, 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 베이스전류 및 제2 컬렉터전류가 각각 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스전류의 N배(이하 N은 1보다 큰 정수) 및 제1 컬렉터전류의 N배가 되도록 구성된다.
제1 기판 바이폴라접합트랜지스터(Q1)는 제1 에미터, 제1 베이스, 및 제1 컬렉터를 갖는다. 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 에미터, 제1 베이스 및 제1 컬렉터는, 각각 제1 전류 미러부(220) 및 제3 전류 미러부(260)와, 제2 전류 미러부(230)와, 그리고 그라운드 전압에 결합된다. 제2 기판 바이폴라접합트랜지스터(Q2)는 제2 에미터, 제2 베이스 및 제2 컬렉터를 갖는다. 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터 및 제2 컬렉터는, 각각 제3 전류 미러부(260) 및 제2 컬렉터전류 전달부(270)와, 그라운드 전압에 결합된다. 일 예에서 제1 기판 바이폴라접합트랜지스터(Q1) 및 제2 기판 바이폴라접합트랜지스터(Q2)는 모두 PNP형이다. 다른 예에서, 제1 기판 바이폴라접합트랜지스터(Q1) 및 제2 기판 바이폴라접합트랜지스터(Q2)는 NPN형일 수도 있으며, 이 경우 이하에서의 모스트랜지스터의 도전형은 모두 반대가 된다.
제1 전류 미러부(220)는, 제1 P모스 트랜지스터(PM21) 및 제2 P모스 트랜지스터(PM22)를 포함할 수 있다. 제1 P모스 트랜지스터(PM21)의 게이트 및 제2 P모스 트랜지스터(PM22)의 게이트는 상호 결합된다. 제1 P모스 트랜지스터(PM21)의 소스 및 드레인은, 각각 공급전압(VDD) 및 전류원(210)의 일단에 결합된다. 전류원(210)의 타단은 그라운드 전압에 결합될 수 있다. 전류원(210)은, 전류원(210)으로부터 발생되는 바이어스 전류(Ibias)는 그라운드 방향으로 흐르도록 배치된다. 제1 P모스 트랜지스터(PM21)는, 게이트 및 드레인이 단락되는 다이오드-연결된 구조를 갖는다. 제2 P모스 트랜지스터(PM22)의 소스 및 드레인은, 각각 공급전압(VDD) 및 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 에미터에 결합된다. 제1 전류 미러부(220)는, 제1 컬렉터전류(Ic1)를 발생시키며, 이 제1 컬렉터전류(Ic1)는 제1 기판 바이폴라접합트랜지스터(Q1)의 에미터에 공급된다.
제2 전류 미러부(230)는, 제1 N모스 트랜지스터(NM21) 및 제2 N모스 트랜지스터(NM22)를 포함할 수 있다. 제1 N모스 트랜지스터(NM21) 및 제2 N모스 트랜지스터(NM22)는 동일한 전류구동능력을 갖는다. 이를 위해 제1 N모스 트랜지스터(NM12) 및 제2 N모스 트랜지스터(NM22)는 동일한 트랜스컨덕턴스(gm)를 가질 수 있다. 제1 N모스 트랜지스터(NM21)의 게이트 및 제2 N모스 트랜지스터(NM22)의 게이트는 상호 결합되며, 게이트바이어스전압(VG)이 인가된다. 제1 N모스 트랜지스터(NM21)의 소스 및 제2 N모스 트랜지스터(NM22)의 소스는 모두 그라운드 전압에 결합된다. 제1 N모스 트랜지스터(NM21)의 드레인은, 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스 및 연산증폭기(240)의 비반전단자에 결합된다. 제2 N모스 트랜지스터(NM22)의 드레인은, 연산증폭기(240)의 반전단자 및 전류 전달부(250)에 결합된다. 제2 전류 미러부(230)는, 제1 N모스 트랜지스터(NM21)의 드레인전압과 제2 N모스 트랜지스터(NM22)의 드레인전압이 동일한 크기가 되도록 구성된다. 따라서 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스전류(Ib1)는 제1 N모스 트랜지스터(NM21)에 흐르고, 제2 N모스 트랜지스터(NM22)에는 제1 베이스전류(Ib1)가 복제된 제1 미러링 베이스전류(Ib1')가 흐른다.
연산증폭기(240)는 제1 N모스 트랜지스터(NM21)의 드레인전압과 제2 N모스 트랜지스터(NM22)의 드레인전압이 같아지도록 제2 전류 미러부(230)를 구성하는데 이용된다. 구체적으로 연산증폭기(240)는, 전류전달부(250)를 통해 네가티브 피드백이 걸리도록 구성된다. 네가티브 피드백으로 구성된 연산증폭기(240)는 비반전단자 및 반전단자에 입력되는 두 입력전압들이 같은 크기를 갖도록 출력이 형성된다. 따라서 연산증폭기(240)의 비반전단자와 반전단자는 동일한 전압을 나타내며, 그 결과 제1 N모스 트랜지스터(NM21)의 드레인전압과 제2 N모스 트랜지스터(NM22)의 드레인전압은 같은 크기를 갖는다.
전류 전달부(250)는, 제3 P모스 트랜지스터(PM23)로 구성될 수 있다. 제3 P모스 트랜지스터(PM23)의 게이트는 연산증폭기(240)의 출력단에 결합된다. 제3 P모스 트랜지스터(PM23)의 소스는 제3 전류 미러부(260)에 결합된다. 제3 P모스 트랜지스터(PM23)의 드레인은, 제2 N모스 트랜지스터(NM22)의 드레인 및 연산증폭기(240)의 반전단자에 결합된다. 제3 P모스 트랜지스터(PM23)는, 연산증폭기(240)가 네가티브 피드백으로 구성되도록 하고, 또한 제2 전류 미러부(230)에서 생성된 제1 미러링 베이스전류(Ib1')를 제3 전류 미러부(260)에 전달한다.
제3 전류 미러부(260)는, 제4 P모스 트랜지스터(PM24), 제5 P모스 트랜지스터(PM25), 및 제6 P모스 트랜지스터(PM26)를 포함할 수 있다. 일 예에서, 제4 P모스 트랜지스터(PM24)는 제5 P모스 트랜지스터(PM25)와 동일한 전류구동능력을 갖는다. 반면에 제6 P모스 트랜지스터(PM26)는 제5 P모스 트랜지스터(PM25)의 N배의 전류구동능력을 갖는다. 이를 위해 제6 P모스 트랜지스터(PM26)의 트랜스컨덕턴스(gm)는 제5 P모스 트랜지스터(PM25)의 트랜스컨덕턴스의 N배일 수 있다. 제4 P모스 트랜지스터(PM24)의 게이트, 제5 P모스 트랜지스터(PM25)의 게이트, 및 제6 P모스 트랜지스터(PM26)의 게이트는 상호 결합된다. 제4 P모스 트랜지스터(PM24)의 소스 및 드레인은, 각각 공급전압(VDD)와, 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 에미터에 결합된다. 제5 P모스 트랜지스터(PM25)의 소스 및 드레인은, 각각 공급전압(VDD) 및 제3 P모스 트랜지스터(PM23)의 소스에 결합된다. 제5 P모스 트랜지스터(PM25)는, 게이트 및 드레인이 단락되는 다이오드-연결된 구조를 갖는다. 제6 P모스 트랜지스터(PM26)의 소스 및 드레인은, 각각 공급전압(VDD) 및 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터에 결합된다. 제5 P모스 트랜지스터(PM25)로 전달되는 제1 미러링 베이스전류(Ib1')는, 제4 P모스 트랜지스터(PM24)에 의해 복제된 제2 미러링 베이스전류(Ib1'')을 발생시키며, 또한 제6 P모스 트랜지스터(PM26)에 의해 복제된 제3 미러링 베이스전류(Ib1''')을 발생시킨다. 제2 미러링 베이스전류(Ib1'')는 제1 미러링 베이스전류(Ib1')와 동일한 크기를 갖지만, 제3 미러링 베이스전류(Ib1''')는 제1 미러링 베이스전류(Ib1')의 N배의 크기를 갖는다.
제2 컬렉터전류 전달부(270)는, 제7 P모스 트랜지스터(PM27)를 포함하여 구성될 수 있다. 일 예에서 제7 P모스 트랜지스터(PM27)는, 제2 P모스 트랜지스터(PM22)의 N배의 전류구동능력을 갖는다. 이를 위해 제7 P모스 트랜지스터(PM27)의 트랜스컨덕턴스(gm)는 제2 P모스 트랜지스터(PM22)의 트랜스컨덕턴스의 N배일 수 있다. 제7 P모스 트랜지스터(PM27)의 게이트는, 제1 P모스 트랜지스터(PM21)의 게이트 및 제2 P모스 트랜지스터(PM22)의 게이트에 결합된다. 제7 P모스 트랜지스터(PM27)의 소스 및 드레인은, 각각 공급전압(VDD)과, 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터에 결합된다. 제2 컬렉터전류 전달부(270)는, 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 컬렉터전류(Ic1)의 N배인 제2 컬렉터전류(Ic2=N??Ic1)를 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터에 공급한다.
제2 기판 바이폴라접합트랜지스터(Q2)의 제2 베이스는, 제3 N모스 트랜지스터(NM23)를 개재하여 그라운드 전압에 결합된다. 제3 N모스 트랜지스터(NM23)는, 제2 N모스 트랜지스터(NM22)보다 N배의 전류구동능력을 갖는다. 이를 위해 제3 N모스 트랜지스터(NM23)의 트랜스컨덕턴스는 제2 N모스 트랜지스터(NM22)의 트랜스컨덕턴스의 N배일 수 있다. 제3 N모스 트랜지스터(NM23)의 게이트는 게이트바이어스전압(VG)에 결합되고, 드레인 및 소스는, 각각 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 베이스 및 그라운드 전압에 결합된다. 제3 N모스 트랜지스터(NM23)는, 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 베이스로부터 흐르는 제2 베이스전류(Ib2=N??Ic1''')가 그라운드로 흐를 수 있도록 경로를 제공한다.
본 예에 따른 PTAT 전압 발생을 위한 베이스 전류 보상 회로(200)의 동작을 설명하면, 먼저 전류원(210)에 의해 공급되는 바이어스 전류(Ibias)에 의해 제1 P모스 트랜지스터(PM21)에는 컬렉터전류(Ic)가 흐른다. 그리고 제2 P모스 트랜지스터(PM22)에는 컬렉터전류(Ic)가 복제된 제1 컬렉터전류(Ic1)가 흐른다. 제1 컬렉터전류(Ic1)는 컬렉터전류(Ic)와 같은 크기일 수 있지만, 다른 크기일 수도 있다. 제1 컬렉터전류(Ic1)는 제1 기판 바이폴라접합트랜지스터(Q1)의 에미터에 공급된다. 본 예에서 전류원(210) 및 제1 전류 미러부(220)는, 도 1을 참조하여 설명한 기판 바이폴라접합트랜지스터(Q)의 컬렉터 전류 제어를 위한 회로 디자인(100)에서의 전류원(도 1의 150)과 유사한 기능을 수행한다. 즉 제1 컬렉터전류(Ic1)는, 전류원(210)에 의해 발생되는 바이어스 전류(Ibias)에 의해 제어될 수 있다.
제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스전류(Ib1)는 제2 전류 미러부(230)의 제1 N모스 트랜지스터(NM21)로 흐른다. 연산증폭기(240)가 네가티브 피드백으로 구성됨에 따라, 제1 N모스 트랜지스터(NM21)의 드레인전압과 제2 N모스 트랜지스터(NM22)의 드레인전압은 동일하며, 이에 따라 제1 N모스 트랜지스터(NM21)에 흐르는 제1 베이스전류(Ib1)가 복제된 제1 미러링 베이스전류(Ib1')이 제2 N모스 트랜지스터(NM22)에 흐른다. 제1 미러링 베이스전류(Ib1')는, 전류 전달부(250)의 제3 P모스 트랜지스터(PM23)에 의해 제3 전류 미러부(260)의 제5 P모스 트랜지스터(PM25)로 전달된다.
제1 미러링 베이스전류(Ib1')는, 제4 P모스 트랜지스터(PM24)에 의해, 제3 전류 미러부(260) 내에서 복제되어 제4 P모스 트랜지스터(PM24)에는 제2 미러링 베이스전류(Ib1'')가 흐른다. 이 제2 미러링 베이스전류(Ib1'')는, 제1 전류 미러부(220)의 제2 P모스 트랜지스터(PM22)로부터의 제1 컬렉터전류(Ic1)와 함께 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 에미터로 흐른다. 제2 미러링 베이스전류(Ib1'')는 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스전류(Ib1)가 복제된 전류이며, 따라서 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스전류(Ib)와 동일한 크기를 갖는다. 그 결과 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 컬렉터전류(Ic1)는 제2 P모스 트랜지스터(PM22)로부터 공급되는 제1 컬렉터전류(Ic1)와 동일한 크기를 갖게 된다. 즉 전류원(210)에 의해 공급되는 바이어스 전류(Ibias)의 크기를 제어함으로써, 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스전류(Ib1)가 온도 변화 등의 원인으로 변화하더라도, 그 변화와 무관하에 제1 컬렉터전류(Ic1)를 제어할 수 있다.
한편, 제1 미러링 베이스전류(Ib1')는, 제6 P모스 트랜지스터(PM26)에 의해, 제3 전류 미러부(260) 내에서 복제되어 제6 P모스 트랜지스터(PM26)에는 제3 미러링 베이스전류(Ib1''')가 흐른다. 제3 미러링 베이스전류(Ib1''')는, 제1 미러링 베이스전류(Ib1')의 N배의 크기를 갖는다. 제3 미러링 베이스전류(Ib1''')는 제6 P모스 트랜지스터(PM26)로부터 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터로 흐른다. 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터에는, 제3 미러링 베이스전류(Ib1'''=N??Ib1')와 함께 제2 컬렉터전류 전달부(270)에 의해 공급되는 제2 컬렉터전류(Ic2=N??Ic1)가 공급된다.
이와 같이, 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터에 흐르는 전류는 제6 P모스 트랜지스터(PM26)로부터 흐르는 제3 미러링 베이스전류(Ib1'''=N??Ib1')와 제2 컬렉터전류(Ic2=N??Ic1)가 합해진 크기를 갖는다. 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터에 흐르는 제3 미러링 베이스전류(Ib1'''=N??Ib1')는, 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 베이스로 흐르는 제2 베이스전류를 구성한다. 따라서 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 에미터에 공급되는 제2 컬렉터전류(N??Ic1)가 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 컬렉터전류(Ic2)를 구성한다. 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 베이스전류(Ib2)는, 제1 기판 바이폴라접합트랜지스터(Q1)의 제1 베이스전류(Ib1)의 N배의 크기를 갖는다. 또한 제2 기판 바이폴라접합트랜지스터(Q2)의 제2 컬렉터전류(Ic2)는, 제2 기판 바이폴라접합트랜지스터(Q1)의 제1 컬렉터전류(Ic1)의 N배의 크기를 갖는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...기판 바이폴라접합트랜지스터의 컬렉터 전류를 제어할 수 있는 회로 디자인
110...제1 전류 미러부 120...연산증폭기
130...전류 전달부 140...제2 전류 미러부
150...전류원 NM1...제1 N모스 트랜지스터
NM2...제2 N모스 트랜지스터 PM1...제1 P모스 트랜지스터
PM2...제2 P모스 트랜지스터 PM3...제3 P모스 트랜지스터

Claims (22)

  1. 기판 바이폴라접합트랜지스터의 베이스전류의 제1 미러링 베이스전류를 생성하는 제1 전류 미러부;
    상기 제1 미러링 베이스전류를 전달하는 전류 전달부;
    상기 전류 전달부에 의해 전달된 제1 미러링 베이스전류의 제2 미러링 베이스전류를 생성하여 상기 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제2 전류 미러부; 및
    상기 기판 바이폴라접합트랜지스터의 컬렉터 전류에 대응되는 드라이브 전류를 상기 기판 바이폴라접합트랜지스터의 에미터에 공급하는 전류원을 포함하는 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로.
  2. 제1항에 있어서,
    상기 기판 바이폴라접합트랜지스터는 PNP형인 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로.
  3. 제2항에 있어서,
    상기 제1 전류 미러부는, 게이트에 동일한 게이트 바이어스전압이 인가되고, 소스는 그라운드 전압에 결합되는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터를 포함하되,
    상기 제1 N모스 트랜지스터의 드레인은 상기 기판 바이폴라접합트랜지스터의 베이스에 결합되고, 상기 제2 N모스 트랜지스터의 드레인은 상기 전류 전달부에 결합되며, 그리고
    상기 제1 N모스 트랜지스터의 드레인전압 및 상기 제2 N모스 트랜지스터의 드레인전압이 동일한 크기를 갖도록 구성되는 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로.
  4. 제3항에 있어서,
    상기 제1 N모스 트랜지스터의 드레인전압 및 상기 제2 N모스 트랜지스터의 드레인전압이 동일한 크기를 갖도록 네가티브 피드백으로 구성된 연산증폭기를 더 포함하는 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로.
  5. 제4항에 있어서,
    상기 연산증폭기의 비반전단자 및 반전단자는, 각각 상기 제1 N모스 트랜지스터의 드레인 및 제2 N모스 트랜지스터의 드레인에 각각 결합되고,
    상기 연산증폭기의 출력단은 상기 전류 전달부에 결합되는 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로.
  6. 제5항에 있어서,
    상기 전류 전달부는, 상기 연산증폭기의 출력단에 결합되는 게이트와, 상기 제2 전류 미러부에 결합되는 소스와, 그리고 상기 제2 N모스 트랜지스터의 드레인에 결합되는 드레인을 갖는 제1 P모스 트랜지스터를 포함하는 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로.
  7. 제6항에 있어서,
    상기 제2 전류 미러부는, 게이트가 상호 결합되고 소스에 동일한 공급전압(VDD)이 인가되는 제2 P모스 트랜지스터 및 제3 P모스 트랜지스터를 포함하되,
    상기 제2 P모스 트랜지스터의 드레인은 상기 제1 P모스 트랜지스터의 소스에 결합되고,
    상기 제3 P모스 트랜지스터의 드레인은, 상기 기판 바이폴라접합트랜지스터의 에미터에 결합되며, 그리고
    상기 제2 P모스 트랜지스터는, 게이트 및 드레인이 단락되는 다이오드-연결된 구조를 갖는 기판 바이폴라접합트랜지스터의 컬렉터 전류 제어를 위한 회로.
  8. 제1 기판 바이폴라접합트랜지스터의 제1 컬렉터전류를 상기 제1 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제1 전류 미러부;
    상기 제1 기판 바이폴라접합트랜지스터의 제1 베이스전류의 제1 미러링 베이스전류를 생성하는 제2 전류 미러부;
    상기 제1 미러링 베이스전류를 전달하는 전류 전달부;
    상기 전류 전달부에 의해 전달된 제1 미러링 베이스전류의 제2 미러링 베이스전류를 생성하여 상기 제1 기판 바이폴라접합트랜지스터의 에미터에 공급하고, 상기 제1 미러링 베이스전류의 N배인 제2 베이스전류를 제2 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제3 전류 미러부; 및
    상기 제1 컬렉터전류의 N배인 제2 컬렉터전류를 상기 제2 기판 바이폴라접합트랜지스터의 에미터에 공급하는 제2 컬렉터전류 전달부를 포함하는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  9. 제8항에 있어서,
    상기 제1 기판 바이폴라접합트랜지스터 및 제2 기판 바이폴라접합트랜지스터는 PNP형인 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  10. 제9항에 있어서,
    상기 제1 전류 미러부는, 게이트가 상호 결합되고, 소스는 공급전압에 결합되는 제1 P모스 트랜지스터 및 제2 P모스 트랜지스터를 포함하되,
    상기 제1 P모스 트랜지스터는, 게이트 및 드레인이 단락되는 다이오드-연결된 구조를 가지며, 그리고
    상기 제2 P모스 트랜지스터의 드레인은 상기 제1 기판 바이폴라접합트랜지스터의 에미터에 결합되는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  11. 제10항에 있어서,
    상기 제1 P모스 트랜지스터의 드레인과 그라운드 사이에 배치되는 전류원을 더 포함하는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  12. 제10항에 있어서,
    상기 제2 전류 미러부는, 게이트에 동일한 게이트 바이어스전압이 인가되고, 소스는 그라운드 전압에 결합되는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터를 포함하되,
    상기 제1 N모스 트랜지스터의 드레인은 상기 제1 기판 바이폴라접합트랜지스터의 베이스에 결합되고, 상기 제2 N모스 트랜지스터의 드레인은 상기 전류 전달부에 결합되며, 그리고
    상기 제1 N모스 트랜지스터의 드레인전압 및 상기 제2 N모스 트랜지스터의 드레인전압이 동일한 크기를 갖도록 구성되는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  13. 제12항에 있어서,
    상기 제1 N모스 트랜지스터의 드레인전압 및 상기 제2 N모스 트랜지스터의 드레인전압이 동일한 크기를 갖도록 네가티브 피드백으로 구성된 연산증폭기를 더 포함하는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  14. 제13항에 있어서,
    상기 연산증폭기의 비반전단자 및 반전단자는, 각각 상기 제1 N모스 트랜지스터의 드레인 및 제2 N모스 트랜지스터의 드레인에 각각 결합되고,
    상기 연산증폭기의 출력단은 상기 전류 전달부에 결합되는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  15. 제14항에 있어서,
    상기 전류 전달부는, 상기 연산증폭기의 출력단에 결합되는 게이트와, 상기 제3 전류 미러부에 결합되는 소스와, 그리고 상기 제2 N모스 트랜지스터의 드레인에 결합되는 드레인을 갖는 제3 P모스 트랜지스터를 포함하는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  16. 제15항에 있어서,
    상기 제3 전류 미러부는, 게이트가 상호 결합되고 소스에 동일한 공급전압(VDD)이 인가되는 제4 P모스 트랜지스터, 제5 P모스 트랜지스터, 및 제6 P모스 트랜지스터를 포함하되,
    상기 제4 P모스 트랜지스터의 드레인은 상기 제1 기판 바이폴라접합트랜지스터의 에미터에 결합되고,
    상기 제5 P모스 트랜지스터의 드레인은 상기 제3 P모스 트랜지스터의 소스에 결합되고,
    상기 제6 P모스 트랜지스터의 드레인은, 상기 제2 기판 바이폴라접합트랜지스터의 에미터에 결합되며, 그리고
    상기 제5 P모스 트랜지스터는, 게이트 및 드레인이 단락되는 다이오드-연결된 구조를 갖는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  17. 제16항에 있어서,
    상기 제6 P모스 트랜지스터는 상기 제5 P모스 트랜지스터의 N배(N은 1보다 큰 정수)의 전류구동능력을 갖는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  18. 제17항에 있어서,
    상기 제2 컬렉터전류 전달부는, 상기 제2 P모스 트랜지스터의 N배(N은 1보다 큰 정수)의 전류구동능력을 갖는 제7 P모스 트랜지스터를 포함하는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  19. 제18항에 있어서,
    상기 제7 P모스 트랜지스터는, 상기 제1 P모스 트랜지스터의 게이트 및 제2 P모스 트랜지스터의 게이트에 결합되는 게이트와, 공급전압에 결합되는 소스와, 그리고 상기 제2 기판 바이폴라접합트랜지스터의 에미터에 결합되는 드레인을 갖는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  20. 제19항에 있어서,
    상기 제2 기판 바이폴라접합트랜지스터의 베이스와 그라운드 사이에 배치되는 제3 N모스 트랜지스터를 더 포함하는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  21. 제20항에 있어서,
    상기 제3 N모스 트랜지스터는, 상기 제2 N모스 트랜지스터의 N배(N은 1보다 큰 정수)의 전류구동능력을 갖는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
  22. 제21항에 있어서,
    상기 제3 N모스 트랜지스터는, 상기 게이트 바이어스전압이 인가되는 게이트와, 상기 제2 기판 바이폴라접합트랜지스터의 베이스에 결합되는 드레인과, 그리고그라운드에 결합되는 소스를 갖는 PTAT 전압 발생을 위한 베이스 전류 보상 회로.
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