KR102533893B1 - 가돌리늄이 도핑된 이산화 하프늄 3x3 크로스바 멤리스터 어레이 제조 방법 및 이의 3x3 크로스바 멤리스터 어레이 - Google Patents
가돌리늄이 도핑된 이산화 하프늄 3x3 크로스바 멤리스터 어레이 제조 방법 및 이의 3x3 크로스바 멤리스터 어레이 Download PDFInfo
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Abstract
본 발명은 실리콘 기판 상에 하부 전극을 증착하는 단계; 상기 하부 전극 상에 수직증착방법을 사용하여 실리콘 산화물의 박막층을 형성하는 단계; 상기 실리콘 산화물의 박막층 상에 가돌리늄이 도핑된 이산화하프늄의 나노 입자를 시사각(glancing angle) 증착공정을 이용하여 성장시켜 가돌리늄이 도핑된 이산화하프늄 디멘전(dimension)을 생성하는 단계; 상기 가돌리늄이 도핑된 이산화하프늄 디멘전과 상기 실리콘 산화물의 박막층과 하부 전극을 각각 다른 온도에서 어닐링을 하는 단계; 상기 어닐링 공정이 완료되면, 은(Ag)으로 구성된 상부전극을 상기 이산화하프늄 디멘전 상에 알루미늄 마스크를 통해 수직 증착하는 단계; 및 상기 상부전극과 상기 하부전극 사이에 상기 가돌리늄이 도핑된 이산화하프늄 디멘전과 상기 실리콘 산화물의 박막층만이 존재하도록, 상기 실리콘 산화물의 박막층의 일부를 리프트 오프 처리 공정을 이용하여 제거하는 단계:를 포함하는 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법 및 이의 방법으로 제조된 3 x 3 크로스바 멤리스터 어레이에 관한 것이다.
Description
본 발명은 신경 컴퓨팅을 위한 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법 및 이의 방법으로 제조된 3 x 3 크로스바 멤리스터 어레이에 관한 것이다.
최근에는 메모리 처리 시스템 (MPU: Memory Processing System) 및 그래픽 처리 기술(GPU: Graphics Processing Technology)은 인간의 망막 진단에 대해 상당한 관심을 받고 있다.
메모리 처리 시스템은 인공 망막 및 뇌컴퓨팅 애플리케이션에서 중요한 역할을 하는 비휘발성 디바이스(NVD: non-volatile devices)을 포함하고 있으며, 비휘발성 메모리(NVM: non-volatile memory는 고밀도, 유연성과 같은 매력적인 특성들과 저전력, 그리고 큰 안정성 등의 장점으로 인해 멤리스터에 이용되고 있다.
멤리스터(memristor)는 기억형 저항소자로서 인공지능 분야 뿐 아니라 다양한 종류의 자폐증환자 치료, 신경모방 컴퓨팅, 신경회로망 연구에 활용 가능한 소자로 알려져 있으며, 특히 신경 컴퓨팅 분야에 유용하게 이용될 것으로 예상되고 있다.
이러한 멤리스터는 다수의 연구기관이나 기업체 및 몇몇의 국가에서 개발중에 있으며, 특히 높은 안정성, 넓은 밴드갭, 우수한 전기적 특성, 내구성과 우수한 성능, 저전력 등의 성능을 가지도록 개발되고 있다. 그러나 아직까지 이러한 성능을 가진 제품화된 3 x 3 크로스바 멤리스터가 없는 실정이다.
본 발명이 해결하고자 하는 과제는 가돌리늄이 도핑된 이산화 하프늄을 이용하여 성능이 우수한 3 x 3 크로스바 멤리스터 어레이를 제조하는 방법을 제공하는 것이다.
상기된 바와 같은 기술적 과제로 한정되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
상기 과제를 해결하기 위한 실시 예에 따른 본 발명은 실리콘 기판 상에 하부 전극을 증착하는 단계; 상기 하부 전극 상에 수직증착방법을 사용하여 실리콘 산화물의 박막층을 형성하는 단계; 상기 실리콘 산화물의 박막층 상에 가돌리늄이 도핑된 이산화하프늄의 나노 입자를 시사각(glancing angle) 증착공정을 이용하여 성장시켜 가돌리늄이 도핑된 이산화하프늄 디멘전(dimension)을 생성하는 단계; 상기 가돌리늄이 도핑된 이산화하프늄 디멘전과 상기 실리콘 산화물의 박막층과 하부 전극을 각각 다른 온도에서 어닐링을 하는 단계; 상기 어닐링 공정이 완료되면, 은(Ag)으로 구성된 상부전극을 상기 이산화하프늄 디멘전 상에 알루미늄 마스크를 통해 수직 증착하는 단계; 및 상기 상부전극과 상기 하부전극 사이에 상기 가돌리늄이 도핑된 이산화하프늄 디멘전과 상기 실리콘 산화물의 박막층만이 존재하도록, 상기 실리콘 산화물의 박막층의 일부를 리프트 오프 처리 공정을 이용하여 제거하는 단계:를 포함하는 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법을 제공한다.
상기 하부 전극을 증착하는 단계는, 순도 99.995%의 구리의 상기 하부 전극을 사용하고, 전자빔에 의한 리프트 오프(lift off) 공정에 의해 상기 하부 전극을 상기 실리콘 기판 상에서 알루미늄 마스크를 통해 증착한다..
상기 이산화하프늄 디멘전(dimension)을 생성하는 단계는, 이산화하프늄의 나노 입자를 8nm로 성장시킨다.
상기 실리콘 산화물의 박막층을 형성하는 단계에서 성장시키는 상기 박막층의 성장 높이는 30nm이다.
상기에서 가돌리늄이 도핑된 이산화하프늄의 나노 입자는 순도 99.995%의 Gd2O3 1/3과 폴리비닐이 함유된 순도 99.995%의 이산화하프늄 2/3를 혼합하고, 혼합물을 유압 프레스로 20 분동안 압착하여 생성된다.
상기 어닐링을 하는 단계는 분당 4℃(4℃/min)로 가열 및 냉각하는 튜브로(tube furnace)를 이용하여 600℃, 800℃로 각각 1시간 동안 어닐링한다.
발명의 실시 예에 따르면, 본 발명은 우수한 전도성과 저장 용량을 제공하며 저 비용의 메모리 처리 시스템을 가능하게 하는 멤리스터를 제조할 수 있게 한다.
도 1은 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이를 보인 도면이다.
도 2는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 멤리스터의 제조 과정을 보인 도면이다.
도 3은 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이의 제조 과정을 보인 도면이다.
도 4는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 입자에 대한 3개의 어닐링 온도에 따른 입자 크기 변화 특성을 보인 도면이다.
도 5는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 입자에 대한 3개의 어닐링 온도별 광흡수 특성 및 파장대별 밀도 특성을 보인 도면이다.
도 2는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 멤리스터의 제조 과정을 보인 도면이다.
도 3은 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이의 제조 과정을 보인 도면이다.
도 4는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 입자에 대한 3개의 어닐링 온도에 따른 입자 크기 변화 특성을 보인 도면이다.
도 5는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 입자에 대한 3개의 어닐링 온도별 광흡수 특성 및 파장대별 밀도 특성을 보인 도면이다.
아래에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자들(이하, 통상의 기술자들)이 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 몇몇 실시 예가 명확하고 상세하게 설명될 것이다. 또한, 명세서에서 사용되는 "부" 이라는 용어는 하드웨어 구성요소 또는 회로를 의미할 수 있다.
이하에서는 첨부한 도면을 참조로 하여 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법 및 이의 3 x 3 크로스바 멤리스터 어레이를 설명한다.
도 1은 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이를 보인 도면이다. 도 1을 참고하면 본 발명의 실시 예에 따른 3 x 3 크로스바 멤리스터 어레이(100)는 3개의 하부 전극(110)과 3개의 상부 전극(120)의 서로 수직으로 교차 즉, 크로스(cross)되도록 제작된다.
그리고 하나의 하부 전극(110)과 하나의 상부 전극(120)이 교차하는 지점을 보면, 하부 전극(120)의 바로 아래층에 가돌리늄이 도핑된 이산화 하프늄이 증착되어 있다.
이하에서는 도 2를 참고하여 하나의 하부 전극(110)과 하나의 상부 전극(120)이 교차하는 지점을 기준으로 한 본 발명의 실시 예에 따른 멤리스터의 제조 과정을 설명한다.
도 2는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 멤리스터의 제조 과정을 보인 도면이다. 우선 도 2의 (a)와 같이 실리콘(Si) 기판(10)이 준비된다. 이때 실리콘 기판(10)은 RCA 세정방법(RCA 회사에서 발표한 세정기술)에 따라 세정된 기판이다. 여기서, 실리콘 기판(10)을 세정하는 동안에 증기 플럭스를 입사각으로 실리콘 기판(10) 상에 증착하는 과정을 추가할 수 있다.
다음으로, 도 2의 (b)에 도시된 바와 같이, 실리콘 기판(10) 상에 하부 전극(BE: Bottom Electrode)(110)을 증착시킨다. 이때 하부 전극(110)는 순도 99.995%의 구리로 이루어지고, 전자빔에 의한 리프트 오프(lift off) 공정에 의해 실리콘 기판(10) 상에서 알루미늄 마스크를 통해 증착된다.
하부 전극(110)이 증착되면, 도 2의 (c)에 도시된 바와 같이 하부 전극(110) 상에 실리콘 산화물(SiOx)의 박막(Thin Film)층(20)을 형성한다. 실리콘 산화물의 박막층은 열증발기 시스템을 이용한 수직증착방법을 사용하여 하부 전극(110) 상에 성장시키며, 이때 실리콘 산화물의 박막층(20)의 성장 높이는 30nm이다.
그리고 도 2의 (d)에 도시된 바와 같이, 실리콘 산화물의 박막층(20) 상에 가돌리늄(Gd)이 도핑된 이산화하프늄(HfO2)의 나노 입자를 시사각(glancing angle) 증착공정을 이용하여 8nm로 성장시켜 이산화하프늄 디멘전(dimension)(30)을 생성한다. 이때 실리콘 산화물의 박막층(20) 상에는 복수개의 이산화하프늄 디멘전(30)이 생성된다. 여기서, 가돌리늄이 도핑된 이산화하프늄(Gd-HfO2)의 입자 즉, 펠릿(pellet)은 순도 99.995%의 Gd2O3이 1/3과 폴리비닐이 함유된 순도 99.995%의 이산화하프늄(HfO2)이 2/3를 혼합하고, 혼합물을 유압 프레스로 20 분동안 압착하여 생성된다.
다음으로, 가돌리늄이 도핑된 이산화하프늄(Gd-HfO2) 디멘전(30)과 실리콘 산화물의 박막층(20)과 하부 전극(110)을 각각 다른 온도에서 어닐링을 한다. 구체적으로, 도 2의 (d)의 과정을 통해 제작된 샘플(가돌리늄이 도핑된 이산화하프늄(Gd-HfO2) 디멘전(30)과 실리콘 산화물의 박막층(20)과 하부 전극(110) 포함)에 대하여 분당 4℃(4℃/min)로 가열 및 냉각하는 튜브로(tube furnace)를 이용하여 600℃, 800℃로 각각 1시간 동안 어닐링(annealing)한다.
이와 같은 어닐링 공정이 완료되면, 도 2의 (f)에 도시된 바와 같이, 은(Ag)으로 구성된 상부전극(120)을 가돌리늄이 도핑된 이산화하프늄(Gd-HfO2) 디멘전(30) 상에 알루미늄 마스크를 통해 수직 증착한다. 여기서 상부전극에 포함된 은은 순도 99.995%이다.
도 3은 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이의 제조 과정을 보인 도면이다.
우선 도 3의 (a)에 도시된 바와 같이 RCA 세정방법(RCA 회사에서 발표한 세정기술)에 따라 세정된 실리콘(Si) 기판(10)이 준비된다. 여기서, 실리콘 기판(10)을 세정하는 동안에 증기 플럭스를 입사각으로 실리콘 기판(10) 상에 증착하는 과정을 추가할 수 있다.
다음으로, 도 3의 (b)에 도시된 바와 같이, 실리콘 기판(10) 상에 서로 이격된 3개의 하부 전극(BE: Bottom Electrode)(110)을 증착시킨다. 이때 하부 전극(110)는 순도 99.995%의 구리로 이루어지고, 전자빔에 의한 리프트 오프(lift off) 공정에 의해 실리콘 기판(10) 상에서 알루미늄 마스크를 통해 증착된다.
하부 전극(110)이 증착되면, 도 3의 (c)에 도시된 바와 같이 3개의 하부 전극(110) 상에 실리콘 산화물(SiOx)의 박막(Thin Film)층(20)을 형성한다. 실리콘 산화물의 박막층(20)은 열증발기 시스템을 이용한 수직증착방법을 사용하여 하부 전극(110) 상에 성장시키며, 이때 박막층(20)의 성장 높이는 30nm이다.
그리고 도 3의 (d)에 도시된 바와 같이, 실리콘 산화물의 박막층(20) 상에 가돌리늄 (Gd)이 도핑된 이산화하프늄(HfO2)의 나노 입자를 시사각(glancing angle) 증착공정을 이용하여 8nm로 성장시켜 이산화하프늄 디멘전(dimension)(30)을 생성한다. 이때 실리콘 산화물의 박막층(20) 상에는 복수개의 이산화하프늄 디멘전(30)이 생성된다. 도 3의 (d)에서는 하나의 하부 전극(110)에 3개의 이산화하프늄 디멘전(30)이 생성되어 있는 것으로 도시되어 있다.
상기 가돌리늄이 도핑된 이산화하프늄(Gd-HfO2)의 입자 즉, 펠릿(pellet)은 순도 99.995%의 Gd2O3이 1/3과 폴리비닐이 함유된 순도 99.995%의 이산화하프늄(HfO2)이 2/3를 혼합하고, 혼합물을 유압 프레스로 20 분동안 압착하여 생성된다.
다음으로, 가돌리늄이 도핑된 이산화하프늄(Gd-HfO2) 디멘전(30)과 실리콘 산화물의 박막층(20)과 하부 전극(110)을 각각 다른 온도에서 어닐링을 한다. 구체적으로, 도 3의 (d)의 과정을 통해 제작된 샘플(가돌리늄이 도핑된 이산화하프늄(Gd-HfO2) 디멘전(30)과 실리콘 산화물의 박막층(20)과 하부 전극(110) 포함)에 대하여 분당 4℃(4℃/min)로 가열 및 냉각하는 튜브로(tube furnace)를 이용하여 600℃로 1시간 동안 어닐링(annealing)한다.
이와 같은 어닐링 공정이 완료되면, 도 3의 (f)에 도시된 바와 같이, 은(Ag)또는 알루미늄(Al)으로 구성된 상부전극(120)을 가돌리늄이 도핑된 이산화하프늄(Gd-HfO2) 디멘전(30) 상에 전자빔을 이용하여 증착한다. 여기서 상부전극에 포함된 은(Ag) 또는 알루미늄(Al)은 순도 99.995%이다.
그리고 도 3의 (g)에 도시된 바와 같이, 리프트 오프 처리 공정을 이용하여 실리콘 산화물의 박막층(20)의 일부를 제거하여, 상부전극(120)과 하부전극(110) 사이에만 가돌리늄이 도핑된 이산화하프늄(Gd-HfO2) 디멘전(30)과 실리콘 산화물의 박막층(20)이 존재하게 한다.
도 4는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 입자에 대한 3개의 어닐링 온도에 따른 입자 크기 변화 특성을 보인 도면으로, 600℃ 및 800℃ 각각으로 어닐링된 디바이스의 FEG-SEM(feld emission gun-scanning electron microscopes) 이미지이다.
도 4에서 어닐링을 하지 않고 증착된 가돌리늄이 도핑된 이산화 하프늄의 입자 크기는 7.04nm(As-deposited)이고, 600℃에서 어닐링한 가돌리늄이 도핑된 이산화 하프늄의 입자 크기는 7.04nm(As-deposited)에서 20.90nm로 증가한다. 그리고, 600℃에서 어닐링한 가돌리늄이 도핑된 이산화 하프늄에 대하여 800℃에서 어닐링을 하면, 입자 크기는 20.90nm에서 12.84nm로 감소한다.
800℃에서 어닐링시에 입자 크기가 감소하는 것은 주로 Hf와 Si의 배위 수의 불일치로 인해 발생하며 실제로 가돌리늄이 도핑된 이산화 하프늄과 실리콘 산화막의 상호 확산 영역에서 더 많은 수의 댕글링 본드(dangling bonds)를 생성되고, 생성된 댕글링 본드가 끊어져 입자의 크기가 감소하기 때문이다.
도 5는 본 발명의 실시 예에 따른 가돌리늄이 도핑된 이산화 하프늄 입자에 대한 3개의 어닐링 온도별 광흡수 특성 및 파장대별 밀도 특성을 보인 도면으로, 광소스로 He-Cd 레이저를 사용하여 분광형광 광도계에서 관찰한 것이다
도 5의 (a)를 참고하면, 도 2의 (d) 또는 도 3의 (d)에 도시된 시료(Gd-HfO2 NPs/SiOx TF)를 600℃ 어닐링하고 이를 성형된(as-formed) 시료(Gd-HfO2 NPs/SiOx TF)와 비교한 결과, 600℃ 어닐링한 시료는 성형된 시료에 비해 약 1.2배의 흡수가 증가된 것으로 나타났다. 반면에, 온도를 높여 800℃에서 시료를 어널링하면 차단층이 형성되어 흡수를 감소시키는 것으로 나타났다.
그리고 도 5의 (b)를 참고하면, 광발광(PL: Photoluminescence)의 강도 피크는 543 및 1282 nm에서 나타났으며, 600℃ 어닐링한 시료가 800℃로 어닐링한 시료 및 성형된 시료에 비해 높은 강도를 나타냈다.
상기 설명들은 본 발명을 구현하기 위한 예시적인 구성들 및 동작들을 제공하도록 의도된다. 본 발명의 기술 사상은 위에서 설명된 실시 예들뿐만 아니라, 위 실시 예들을 단순하게 변경하거나 수정하여 얻어질 수 있는 구현들도 포함할 것이다. 또한, 본 발명의 기술 사상은 위에서 설명된 실시 예들을 앞으로 용이하게 변경하거나 수정하여 달성될 수 있는 구현들도 포함할 것이다.
Claims (7)
- 실리콘 기판 상에 하부 전극을 증착하는 단계;
상기 하부 전극 상에 수직증착방법을 사용하여 실리콘 산화물의 박막층을 형성하는 단계;
상기 실리콘 산화물의 박막층 상에 가돌리늄이 도핑된 이산화하프늄의 나노 입자를 시사각(glancing angle) 증착공정을 이용하여 성장시켜 가돌리늄이 도핑된 이산화하프늄 디멘전(dimension)을 생성하는 단계;
상기 가돌리늄이 도핑된 이산화하프늄 디멘전과 상기 실리콘 산화물의 박막층과 하부 전극을 각각 다른 온도에서 어닐링을 하는 단계;
상기 어닐링 공정이 완료되면, 은(Ag)으로 구성된 상부전극을 상기 이산화하프늄 디멘전 상에 알루미늄 마스크를 통해 수직 증착하는 단계; 및
상기 상부전극과 상기 하부전극 사이에 상기 가돌리늄이 도핑된 이산화하프늄 디멘전과 상기 실리콘 산화물의 박막층만이 존재하도록, 상기 실리콘 산화물의 박막층의 일부를 리프트 오프 처리 공정을 이용하여 제거하는 단계:를 포함하는 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법. - 제1항에 있어서,
상기 하부 전극을 증착하는 단계는,
순도 99.995%의 구리의 상기 하부 전극을 사용하고, 전자빔에 의한 리프트 오프(lift off) 공정에 의해 상기 하부 전극을 상기 실리콘 기판 상에서 알루미늄 마스크를 통해 증착하는 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법. - 제1항에 있어서,
상기 이산화하프늄 디멘전(dimension)을 생성하는 단계는,
이산화하프늄의 나노 입자를 8nm로 성장시키는 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법. - 제1항에 있어서,
상기 실리콘 산화물의 박막층을 형성하는 단계에서 성장시키는 상기 박막층의 성장 높이는 30nm인 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법. - 제1항에 있어서,
상기 가돌리늄이 도핑된 이산화하프늄의 나노 입자는 순도 99.995%의 Gd2O3 1/3과 폴리비닐이 함유된 순도 99.995%의 이산화하프늄 2/3를 혼합하고, 혼합물을 유압 프레스로 20 분동안 압착하여 생성되는 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법. - 제1항에 있어서,
상기 어닐링을 하는 단계는 분당 4℃(4℃/min)로 가열 및 냉각하는 튜브로(tube furnace)를 이용하여 600℃, 800℃로 각각 1시간 동안 어닐링하는 가돌리늄이 도핑된 이산화 하프늄 3 x 3 크로스바 멤리스터 어레이 제조 방법. - 삭제
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