KR102528557B1 - 다중 연결 포트를 갖는 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법 - Google Patents

다중 연결 포트를 갖는 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법 Download PDF

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Abstract

다중 연결 포트를 갖는 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법이 개시된다. 본 발명의 기술적 사상에 따른 메모리 시스템의 동작방법은, 제1 디바이스와의 연결 과정에서 상기 제1 디바이스의 연결 정보를 수신하는 단계와, 수신된 연결 정보를 이용하여 관리 테이블의 정보를 업데이트하는 단계 및 상기 제1 디바이스의 연결 정보를 포함하는 제1 패킷을 생성하여 기 연결된 제2 디바이스로 전송하는 단계를 구비하는 것을 특징으로 한다.

Description

다중 연결 포트를 갖는 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법{Operating Method of semiconductor device and memory system having multi-connection port and Communication Method of storage system}
본 발명의 기술적 사상은 스토리지 시스템의 통신 방법에 관한 것으로서, 상세하게는 다중 연결 포트를 갖는 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법에 관한 것이다.
반도체 장치의 일 예로서 불휘발성 메모리 시스템은 전원 공급이 차단되어도 저장하고 있던 데이터를 유지한다. 불휘발성 메모리 시스템은 ROM(Read Only Memory), PROM Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함한다. 불휘발성 메모리 시스템은 모바일 장치와 결합되어 사용되는 임베디드 메모리(embedded memory), 범용 컴퓨터 또는 모바일 장치와 결합 또는 분리되는 착탈식 메모리 카드 등을 포함할 수 있다.
한편, 반도체 장치의 일 예로서 어플리케이션 프로세서(Application Processor, AP)는 전술한 임베디드 메모리와 메모리 카드 등과 연결될 수 있으며, 어플리케이션 프로세서(AP)에 연결된 임베디드 메모리 및/또는 메모리 카드가 효율적으로 관리될 필요가 있다. 한편, 어플리케이션 프로세서(AP)와 메모리 시스템은 스토리지 시스템을 구성할 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 모바일 플랫폼에서 어플리케이션 프로세서, 임베디드 메모리 및 메모리 카드 등의 다중 연결을 지원하며, 모바일 플랫폼 내의 디바이스들을 효율적으로 관리하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 시스템의 동작방법은, 제1 디바이스와의 연결 과정에서 상기 제1 디바이스의 연결 정보를 수신하는 단계와, 수신된 연결 정보를 이용하여 관리 테이블의 정보를 업데이트하는 단계 및 상기 제1 디바이스의 연결 정보를 포함하는 제1 패킷을 생성하여 기 연결된 제2 디바이스로 전송하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 호스트를 포함하는 반도체 장치의 동작방법에 있어서, 호스트의 제1 포트를 통해 임베디드 메모리와의 물리적 연결을 감지함에 따라, 상기 임베디드 메모리의 연결 정보를 수신하는 단계와, 상기 호스트의 연결 정보를 상기 임베디드 메모리로 전송하는 단계 및 외부의 메모리 시스템이 상기 임베디드 메모리에 물리적으로 연결됨에 따라, 상기 임베디드 메모리에서 생성된 상기 메모리 시스템의 연결 정보를 수신하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 스토리지 시스템의 통신 방법은, 제1 디바이스가 제2 디바이스에 연결됨에 따라, 상기 제1 디바이스가 상기 제2 디바이스의 ID 정보를 포함하는 패킷을 수신하는 단계와, 상기 제1 디바이스에 구비되는 제1 관리 테이블에 상기 제2 디바이스의 ID 정보를 업데이트하는 단계 및 상기 제1 디바이스가 상기 제2 디바이스에 기 연결된 하나 이상의 제3 디바이스들의 ID 정보를 포함하는 패킷을 수신하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 메모리 시스템은, 디바이스 인터페이스를 포함하고, 상기 디바이스 인터페이스는 외부의 디바이스들의 연결 정보를 저장하는 관리 테이블을 포함하는 메모리 콘트롤러 및 다수의 메모리 셀들을 포함하는 메모리 장치를 구비하고, 상기 디바이스 인터페이스의 제1 포트를 통해 호스트에 연결되고, 상기 디바이스 인터페이스의 제2 포트를 통해 외부의 메모리에 착탈하여 연결 가능하며, 상기 외부의 메모리의 연결이 감지되는 경우, 상기 메모리 콘트롤러는 상기 외부의 메모리의 ID 정보를 상기 관리 테이블에 업데이트하고, 상기 외부의 메모리의 ID 정보를 상기 호스트로 전송하는 것을 특징으로 한다.
본 발명의 기술적 사상의 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법에 따르면, 새로 연결되는 디바이스의 ID 정보가 모바일 플랫폼 내에서 기 연결된 다수의 디바이스들에 제공되어 관리될 수 있으므로, 스토리지 시스템을 효율적으로 활용할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상의 반도체 장치, 메모리 시스템의 동작 방법 및 스토리지 시스템의 통신 방법에 따르면, 다중 연결되는 디바이스들의 물리적인 연결 순서를 나타내는 정보가 관리될 수 있으므로, 모바일 플랫폼 내에서 데이터의 전송을 효율적으로 관리할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 스토리지 시스템을 나타내는 블록도이다.
도 2는 본 발명의 스토리지 시스템에서 디바이스들 사이의 연결 관계의 일 예를 나타내는 블록도이다.
도 3a,b 내지 도 5a,b는 본 발명의 스토리지 시스템에 적용 가능한 다양한 형태의 네트워크 토폴로지를 나타내는 블록도이다.
도 6은 각각의 디바이스에 구비되는 인터페이스의 일 구현 예를 나타내는 블록도이다.
도 7은 도 6의 멀티 링크 매니저에 구비되는 관리 테이블의 일 예를 나타내는 도면이다.
도 8은 각각의 디바이스에 구비되는 인터페이스의 다른 구현 예를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 일 동작 예를 나타내는 플로우차트이다.
도 10은 본 발명의 일 실시예에 따른 스토리지 시스템의 일 동작 예를 나타내는 플로우차트이다.
도 11은 본 발명의 실시예들에 따른 스토리지 시스템에서 디바이스들의 연결 정보가 업데이트되는 과정을 나타내는 도면이다.
도 12a,b는 디바이스 연결 시 연결 정보를 제공하는 패킷의 다양한 예를 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 스토리지 시스템에서 관리 테이블의 업데이트 동작을 나타내는 블록도이다.
도 14는 다수 개의 디바이스들이 연결된 구조에서 연결 정보가 업데이트되는 예를 나타내는 블록도이다.
도 15는 디바이스의 관리 테이블이 업데이트되는 다른 예를 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 장치들 사이의 통신 방법을 나타내는 플로우차트이다.
도 17a,b는 본 발명의 실시예들을 다양한 호스트 장치에 적용하는 예를 나타내는 블록도이다.
도 18a,b는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 도 18의 메모리 셀 어레이의 어느 하나의 셀 블록을 구현하는 예를 나타내는 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 스토리지 시스템(10)을 나타내는 블록도이다.
스토리지 시스템(10)은 데이터를 송수신하는 각종 디바이스들을 포함할 수 있으며, 각각의 디바이스는 반도체 장치로 구현될 수 있다. 일 예로서 스토리지 시스템(10)은 반도체 장치들로서 호스트(100) 및 하나 이상의 메모리 시스템들(210, 220)를 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 장치 또는 메모리 시스템은 도 1에 도시된 호스트(100), 임베디드 메모리(embedded memory, 210) 및 메모리 시스템(220) 각각에 해당할 수 있다.
호스트(100)와 하나 이상의 메모리 시스템은 하나의 시스템을 구성할 수 있다. 예컨대, 모바일 단말기 등과 같은 데이터 처리 시스템(101)에 호스트(100)가 구비됨과 함께, 임베디드 메모리(210)가 데이터 처리 시스템(101)에 장착될 수 있다. 도 1에 도시된 메모리 시스템(220)은 메모리 카드 등과 같은 데이터 처리 시스템(101)에 착탈하여 연결 가능한 디바이스로서, 메모리 시스템(220)이 장착된 경우에는 호스트(100)와 임베디드 메모리(210) 및 메모리 시스템(220)이 데이터 처리 시스템(101)을 구성할 수 있다.
임베디드 메모리(210) 및 메모리 시스템(220) 각각은 다양한 종류의 메모리 장치들을 포함할 수 있으며, 일 예로서 플래시 메모리 장치나 ReRAM, MRAM 및 PRAM 등의 불휘발성 메모리 장치들을 포함할 수 있다. 일 예로, 임베디드 메모리(210)는 메모리 콘트롤러(211) 및 메모리 장치(212)를 포함할 수 있으며, 메모리 시스템(220)은 메모리 콘트롤러(221) 및 메모리 장치(222)를 포함할 수 있다. 호스트(100)는 데이터 억세스에 관련된 각종 요청 신호(Req)를 임베디드 메모리(210) 및 메모리 시스템(220)으로 제공할 수 있으며, 억세스된 데이터(DATA)는 호스트(100)와 임베디드 메모리(210) 및 메모리 시스템(220) 사이에서 송수신될 수 있다.
호스트(100)는 데이터를 처리할 수 있는 다양한 종류의 장치들(예컨대, 호스트 장치(110))을 포함할 수 있다. 호스트 장치(110)는 호스트(100) 내에 구현된 하드웨어 또는 회로를 의미할 수 있으며, 구현된 하드웨어에 따라 고유한 기능을 수행할 수 있다. 호스트 장치(110)는 데이터 처리에 관련된 각종 동작을 제어할 수 있으며, 일 예로서 메모리 억세스에 관련된 동작을 제어할 수 있다.
또한, 호스트(100)는 CPU(central processing unit), 프로세서, 마이크로프로세서(microprocessor) 또는 애플리케이션 프로세서(application processor, AP) 등으로 구현될 수 있다. 또한, 호스트(100)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 이하에서, 호스트(100)가 임베디드 메모리(210) 및 메모리 시스템(220)과 통신한다 함은, 호스트 장치(110)가 디바이스 인터페이스(111)를 통해 임베디드 메모리(210) 및 메모리 시스템(220)과 통신하는 것으로 이해되어도 무방하다.
호스트(100)는 임베디드 메모리(210) 및 메모리 시스템(220)과 다양한 표준 인터페이스들을 통해 통신할 수 있다. 예컨대, 호스트(100)는 디바이스 인터페이스(111)를 포함할 수 있으며, 또한 임베디드 메모리(210) 및 메모리 시스템(220)은 각각 디바이스 인터페이스(211_1, 221_1)를 포함할 수 있다. 호스트(100)는 디바이스 인터페이스(111)를 통해 외부의 디바이스들과 통신할 수 있다. 또한, 임베디드 메모리(210) 및 메모리 시스템(220) 각각은 디바이스 인터페이스(211_1, 221_1)를 통해 외부의 디바이스와 통신할 수 있다.
디바이스 인터페이스들(111, 211_1, 221_1) 각각은 다양한 표준 인터페이스를 제공한다. 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), 유니버설 플래시 기억장치(UFS), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
도 1에서 호스트(100), 임베디드 메모리(210), 메모리 시스템(220) 각각은 모바일 플랫폼 내에서 네트워크 통신을 수행하는 디바이스에 해당할 수 있다. 호스트(100)의 디바이스 인터페이스(111)는 외부의 메모리와 인터페이스를 수행하는 점에서 메모리 인터페이스로 지칭될 수 있다. 또한, 임베디드 메모리(210)와 메모리 시스템(220)의 디바이스 인터페이스들(211_1, 221_1) 각각은 호스트(100)로부터의 요청에 따른 메모리 동작을 수행할 수 있는 점에서 호스트 인터페이스로 지칭될 수 있다.
일 실시예에 따라, 호스트(100)는 디바이스 인터페이스(111)를 통해 다양한 종류의 메모리 시스템에 연결되어 이들을 관리할 수 있다. 호스트(100)와 다수 개의 메모리 시스템들은 다양한 형태의 네트워크 토폴로지에 따라 연결될 수 있다. 일 예로서, 체인(또는, 데이지 체인) 토폴로지 형태로서 호스트(100)와 다수 개의 메모리 시스템들이 연결될 수 있으며, 호스트(100)는 임베디드 메모리(120)에 물리적으로 연결되고, 또한 임베디드 메모리(120)는 메모리 시스템(220)에 물리적으로 연결될 수 있다.
상기와 같은 체인 토폴로지 형태에 따라, 모바일 플랫폼 내의 각각의 디바이스들은 다른 디바이스들과 다중 연결될 수 있다. 일 예로서, 호스트(100)는 어느 하나의 포트를 통해서 임베디드 메모리(210) 및 메모리 시스템(220)과 연결될 수 있으며, 예컨대 호스트(100)는 임베디드 메모리(210)와는 물리적으로 연결되고, 또한 호스트(100)는 메모리 시스템(220)과 간접적으로 연결될 수 있다. 또한, 임베디드 메모리(210)는 두 개의 서로 다른 포트들을 통하여 호스트(100)와 메모리 시스템(220)에 물리적으로 연결될 수 있다. 한편, 메모리 시스템(220)은 모바일 플랫폼 내에서 탈부착 가능한 디바이스로서, 임베디드 메모리(210)와는 물리적으로 연결되고 호스트(120)와는 간접적으로 연결될 수 있다.
일 실시예에 따라, 메모리 시스템(220)은 탈부착 가능한 카드 저장 장치로서 구현될 수 있다. 예컨대, 메모리 시스템(220)은 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 스토리지(UFS) 등으로 구현될 수 있다. 다른 예로서, 메모리 시스템(220)은 탈부착 가능한 SSD(Solid State Disk/Drive)로 구현되어도 무방하다. 메모리 시스템(220)은 핫 플러그(hot-plug)를 지원할 수 있으며, 이에 따라 스토리지 시스템(10)의 전원이 온(ON) 되어있는 상태에서 메모리 시스템(220)이 호스트(100)나 임베디드 메모리(210)에 물리적으로 연결될 수 있다.
메모리 시스템(220)의 포트와 임베디드 메모리(210)의 포트가 물리적으로 연결됨에 따라, 메모리 시스템(220)이 외부 디바이스와의 연결을 감지하면, 임베디드 메모리(210)와 메모리 시스템(220) 사이의 링크 연결을 위한 링크 스타트 업(Linkstartup) 과정이 수행된다. 또한, 상기 링크 스타트 업(Linkstartup) 과정에서 임베디드 메모리(210)와 메모리 시스템(220) 사이에 링크 연결을 위한 연결 정보(Info_connection)가 송수신될 수 있으며, 본 발명의 실시예들에 따라 디바이스 정보를 포함하는 연결 정보(Info_connection)가 패킷에 포함되어 임베디드 메모리(210)와 메모리 시스템(220) 사이에서 송수신될 수 있다.
일 실시예에 따라, 메모리 시스템(220)이 임베디드 메모리(210)에 새로이 연결되면, 메모리 시스템(220)에 관련된 연결 정보(Info_connection)가 호스트(100)로 제공될 수 있다. 일 예로서, 상기 연결 정보(Info_connection)는 임베디드 메모리(210)로부터 호스트(100)로 제공될 수 있다. 또한, 호스트(100) 및 임베디드 메모리(210) 각각은 모바일 플랫폼 내의 각종 디바이스들의 연결 정보를 관리하는 멀티 링크 매니저(미도시)를 포함할 수 있으며, 호스트(100) 및 임베디드 메모리(210) 각각은 연결 정보(Info_connection)를 이용하여 멀티 링크 매니저 내의 관리 테이블을 업데이트할 수 있다.
또한, 일 실시예에 따라, 임베디드 메모리(210)는 기존의 모바일 플랫폼에 포함된 디바이스들의 연결 정보(Info_connection)를 새로 연결된 메모리 시스템(220)으로 제공할 수 있다. 일 예로서, 임베디드 메모리(210)는 기 연결된 디바이스로서 호스트(100)에 관련된 연결 정보(Info_connection)를 메모리 시스템(220)으로 제공할 수 있다. 메모리 시스템(220)은 멀티 링크 매니저(미도시)를 포함할 수 있으며, 메모리 시스템(220)은 연결 정보(Info_connection)를 이용하여 멀티 링크 매니저 내의 관리 테이블을 업데이트할 수 있다.
전술한 본 발명의 실시예에 따른 스토리지 시스템(10)은, 모바일 플랫폼에서 호스트(100), 임베디드 메모리(210) 및 메모리 시스템(220)의 다중 연결을 실시간으로 제공할 수 있으며, 이와 함께 디바이스들의 연결 정보를 실시간으로 관리할 수 있으므로 각종 저장 장치를 효율적으로 활용할 수 있다. 또한, 호스트(100)의 입장에서, 다중 연결되는 디바이스들 각각에 대해 별개의 인터페이스를 구비할 필요가 없이, 하나의 인터페이스(또는, 하나의 포트)를 통하여 다수의 디바이스들을 활용할 수 있으므로, 사이즈(size) 및 파워(power)의 부담 증가를 감소할 수 있다.
도 2는 본 발명의 스토리지 시스템에서 디바이스들 사이의 연결 관계의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 스토리지 시스템(300)은 호스트(310) 및 다수 개의 메모리 시스템들을 포함할 수 있다. 메모리 시스템들의 일 예로서, 임베디드 메모리(eMEM, 320) 및 메모리 카드(Memory Card, 330)가 스토리지 시스템(300)에 포함될 수 있다. 도 2에서는, 호스트(310)가 어플리케이션 프로세서(AP)에 해당하는 예가 도시된다.
임베디드 메모리(320) 및 메모리 카드(330)는 다양한 종류의 메모리 장치를 포함할 수 있으며, 또한 임베디드 메모리(320)와 메모리 카드(330) 각각은 다양한 인터페이스에 따라 통신하는 메모리 시스템일 수 있다. 일 예로서, 임베디드 메모리(320)와 메모리 카드(330) 각각은 전술한 PCI, SATA 등 다양한 인터페이스에 따라 통신을 수행할 수 있으며, 임베디드 메모리(320)와 메모리 카드(330)가 UFS 프로토콜에 따라 통신하는 경우 임베디드 메모리(320)는 UFS 임베디드 메모리로 지칭될 수 있으며, 메모리 카드(330)는 UFS 메모리 카드로 지칭될 수 있다. 유니버셜 플래시 스토리지(UFS)는 고성능과 저전력 소모를 요구하는 모바일 애플리케이션들과 컴퓨팅 시스템들을 위해 고안된 저장 장치로서, UFS 프로토콜에 따라 외부 디바이스와 통신할 수 있다.
외부 디바이스와의 통신을 위하여, 각각의 디바이스는 다양한 프로토콜을 지원하는 인터페이스를 포함할 수 있다. 예컨대, 호스트(310)는 디바이스 인터페이스(311)를 포함할 수 있으며, 임베디드 메모리(320) 및 메모리 카드(330)는 각각 디바이스 인터페이스(321, 331)를 포함할 수 있다. 디바이스 인터페이스들(311, 321, 331)이 UFS 인터페이스에 해당하는 경우, 각각의 인터페이스는 JEDEC 규격의 UFS 스펙에 기재된 사양에 따라 통신을 수행할 수 있다.
호스트(310)에 구비되는 디바이스 인터페이스(311)는 메모리 시스템과 인터페이스를 수행하는 점에서 메모리 인터페이스로 지칭될 수 있다. 또한, 임베디드 메모리(320) 및 메모리 카드(330)에 구비되는 디바이스 인터페이스(321, 331) 각각은 호스트와 인터페이스를 수행하는 점에서 호스트 인터페이스로 지칭될 수 있다. 또한 디바이스 인터페이스들(311, 321, 331) 각각은 멀티 링크 매니저(Multi-Link Manager, MLM)를 포함할 수 있다.
스토리지 시스템(300)에 적용된 인터페이스에 따라 통신함에 따라, 디바이스 인터페이스들(311, 321, 331) 각각은 링크 레이어(미도시) 및 물리 레이어(미도시)를 포함할 수 있다. 링크 레이어는 소정의 규칙(예컨대, 통신 프로토콜)에 따라 송신 신호를 생성할 수 있으며, 또한 소정의 규칙에 따라 수신 신호를 수신할 수 있다. 링크 레이어는 OSI(Open Systems Interconnection) 레이어들 중 물리 어댑터 레이어(L1.5), 데이터 링크 레이어(L2), 네트워크 레이어(L3) 및 트랜스포트 레이어(L4)를 포함할 수 있다. 링크 레이어는 MIPI alliance에 의해 정의된 UniPro를 포함할 수 있다.
한편, 물리 레이어는 소정의 규칙에 따라 송신 신호를 송신할 수 있다. 물리 레이어는 소정의 규칙에 따라 수신 신호를 수신할 수 있다. 물리 레이어는 OSI 계층들 중 물리 레이어(L1)에 해당할 수 있다. 물리 레이어는 MIPI alliance에 의해 정의된 M-PHY를 포함할 수 있다.
본 발명의 실시예에 따른 스토리지 시스템(300)은 전술한 UFS 인터페이스 이외에도 다른 다양한 인터페이스들이 적용될 수 있다. 예컨대, MIPI에서 정하는 UniPro와 M-PHY를 사용하는 모든 인터페이스들이 상기 스토리지 시스템(300)에 적용될 수 있다. 이에 따라, 스토리지 시스템(300)에 구비되는 디바이스들은 동일한 종류 또는 서로 다른 종류의(또는, 서로 다른 인터페이스를 사용하는) 다양한 디바이스들이 적용될 수 있다.
도 2에 도시된 스토리지 시스템(300)에 따라, 다중 연결이 가능한 모바일 플랫폼 기반의 스토리지 시스템이 제공될 수 있으며, 임베디드 메모리(320)와 메모리 카드(330)가 동시에 사용될 수 있다. 또한, 메모리 카드(330)의 탈부착 특성을 고려하여, 메모리 카드(330)가 임베디드 메모리(320)에 연결됨이 감지되면, 다중 연결된 디바이스들의 연결 정보가 링크 레이어(UniPro) 내의 멀티 링크 매니저(MLM)에 의해 관리될 수 있다. 일 예로서, 새로이 연결된 메모리 카드(330)의 ID 정보(또는, 디바이스 ID)를 포함하는 연결 정보가 호스트(310)로 전달되어 호스트(310)의 멀티 링크 매니저(MLM)에 의해 관리될 수 있으며, 또한 기존에 연결된 호스트(310)의 ID 정보를 포함하는 연결 정보가 메모리 카드(330)로 전달됨에 따라 메모리 카드(330)의 멀티 링크 매니저(MLM)에 의해 관리될 수 있다.
도 3a,b 내지 도 5a,b는 본 발명의 스토리지 시스템에 적용 가능한 다양한 형태의 네트워크 토폴로지를 나타내는 블록도이다. 도 3a,b 내지 도 5a,b에서는 설명의 편의상 각각의 디바이스 내에 구비되는 구성에 대한 구체적인 설명은 생략된다.
도 3a를 참조하면, 스토리지 시스템(400A)은 호스트(410A), 임베디드 메모리(420A) 및 다수 개의 메모리 카드들(430A_1 ~ 430A_M)을 포함할 수 있다. 일 예로서, 호스트(410A)와 임베디드 메모리(420A)는 물리적으로 연결된 상태를 가질 수 있으며, 메모리 카드들(430A_1 ~ 430A_M)은 탈부착 가능한 디바이스일 수 있다. 일 연결 예로서, 제1 메모리 카드(430A_1)는 임베디드 메모리(420A)에 물리적으로 연결되고, 제2 메모리 카드(430A_2)는 제1 메모리 카드(430A_1)에 물리적으로 연결되며, 직렬한 연결 방식에 따라 제3 내지 제M 메모리 카드들(430A_3 ~ 430A_M)이 순차적으로 연결될 수 있다.
일 예로서, 제1 메모리 카드(430A_1)가 임베디드 메모리(420A)에 물리적으로 연결되면, 링크 스타트 업 과정을 통해 디바이스 ID를 포함하는 연결 정보가 제1 메모리 카드(430A_1)와 임베디드 메모리(420A) 사이에서 송수신될 수 있다. 또한, 새로이 연결된 제1 메모리 카드(430A_1)의 연결 정보는 호스트(410A)로 전송될 수 있으며, 또한 기존에 연결된 호스트(410A)의 연결 정보는 제1 메모리 카드(430A_1)로 제공될 수 있다.
또는, 제M 메모리 카드(430A_M)가 제M-1 메모리 카드(430A_(M-1))에 물리적으로 새로이 연결되면, 제M 메모리 카드(430A_M)의 연결 정보가 기 연결 상태를 갖는 호스트(410A), 임베디드 메모리(420A) 및 제1 내지 제M-2 UFS 메모리 카드(430A_1 ~ 430A_(M-2))로 각각 제공될 수 있으며, 또한 상기 기 연결된 호스트(410A), 임베디드 메모리(420A) 및 제1 내지 제M-2 메모리 카드(430A_1 ~ 430A_(M-2))의 연결 정보가 제M 메모리 카드(430A_M)로 제공될 수 있다.
한편, 도 3b를 참조하면, 스토리지 시스템(400B)은 호스트(410B), 다수 개의 임베디드 메모리들(420B_1 ~ 420B_M) 및 메모리 카드(430B)를 포함할 수 있다. 일 예로서, 호스트(410B) 와 다수 개의 임베디드 메모리들(420B_1 ~ 420B_M)은 물리적으로 연결된 상태를 가질 수 있으며, 메모리 카드(430B)는 탈부착 가능한 디바이스일 수 있다.
일 예로서, 메모리 카드(430B)가 어느 하나의 임베디드 메모리(예컨대, 제M 임베디드 메모리(420B_M))에 물리적으로 연결되면, 링크 스타트 업 과정을 통해 디바이스 ID를 포함하는 연결 정보가 메모리 카드(430B)와 제M 임베디드 메모리(420B_M) 사이에서 송수신될 수 있다. 또한, 새로이 연결된 메모리 카드(430B)의 연결 정보는 호스트(410B)로 전송될 수 있으며, 또한 기존에 연결된 호스트(410B)의 연결 정보는 메모리 카드(430B)로 제공될 수 있다.
또는, 메모리 카드(430B)가 제M 임베디드 메모리(420B_M)에 물리적으로 새로이 연결되면, 메모리 카드(430B)의 연결 정보가 기 연결 상태를 갖는 호스트(410B) 및 다수 개의 임베디드 메모리들(420B_1 ~ 420B_(M-1))로 각각 제공될 수 있으며, 또한 상기 기 연결된 호스트(410B), 다수 개의 임베디드 메모리들(420B_1 ~ 420B_(M-1))의 연결 정보가 제M 메모리 카드(430A_M)로 제공될 수 있다.
한편, 도 4a의 스토리지 시스템(400C)을 참조하면, 호스트(410C)는 적어도 두 개의 포트들을 통하여 두 개 이상의 메모리 시스템들과 물리적으로 연결될 수 있다. 예컨대, 호스트(410C)는 어느 하나의 포트를 통해 제1 임베디드 메모리(421C)에 물리적으로 연결되고, 또한 다른 하나의 포트를 통해 제2 임베디드 메모리(422C)에 물리적으로 연결될 수 있다. 또한, 탈부착 가능한 다수 개의 메모리 카드들(430C_1 ~ 430C_M, 440C_1 ~ 440C_N) 각각은 제1 임베디드 메모리(421C) 또는 제2 임베디드 메모리(422C)를 통해 호스트(410C)와 통신할 수 있다. 일 연결 예로서, 제1 내지 제M 메모리 카드들(430C_1 ~ 430C_M)이 제1 임베디드 메모리(421C)에 순차적으로 연결될 수 있으며, 또한 제1 내지 제N 메모리 카드들(440C_1 ~ 440C_N)이 제2 임베디드 메모리(422C)에 순차적으로 연결될 수 있다.
한편, 도 4b의 스토리지 시스템(400D)을 참조하면, 호스트(410D)는 임베디드 메모리(420D)와 물리적으로 연결될 수 있으며, 임베디드 메모리(420D)는 적어도 두 개의 포트들을 통하여 두 개 이상의 메모리 시스템들과 물리적으로 연결될 수 있다. 예컨대, 제1 내지 제M 메모리 카드들(430D_1 ~ 430D_M)이 임베디드 메모리(420D)의 어느 하나의 포트에 순차적으로 연결될 수 있으며, 또한 제1 내지 제N 메모리 카드들(440D_1 ~ 440D_N)이 임베디드 메모리(420D)의 다른 하나의 포트에 순차적으로 연결될 수 있다.
상기 도 4a,b에 도시된 실시예에 따라, 메모리 카드가 새로이 연결되는 경우 이에 대한 연결 정보는 다양한 방식에 따라 전달될 수 있다. 일 예로서, 도 4a의 스토리지 시스템(400C)에서, 제M 메모리 카드(430C_M)가 스토리지 시스템(400C)에 연결되면, 제M 메모리 카드(430C_M)의 연결 정보가 스토리지 시스템(400C) 내의 모든 디바이스들(예컨대, 기존에 연결된 디바이스들)로 모두 제공될 수 있다. 또는, 제M 메모리 카드(430C_M)가 포함된 체인 토폴로지의 디바이스들(예컨대, 호스트(410C), 제1 임베디드 메모리(421C), 제1 내지 제M-1 메모리 카드들(430C_1 ~ 430C_(M-1)) 만으로 상기 연결 정보가 제공되어도 무방하다. 도 4b에 도시된 스토리지 시스템(400D) 또한 전술한 바와 동일 또는 유사하게 연결 정보가 다양한 방식에 따라 전달될 수 있다.
한편, 도 5a,b에서는 스토리지 시스템에 다양한 프로토콜에 따른 메모리 시스템이 적용되는 예가 도시된다.
도 5a를 참조하면, 호스트(410E)는 적어도 두 개의 포트들을 통하여 두 개 이상의 메모리 시스템들과 물리적으로 연결될 수 있다. 예컨대, 호스트(410E)는 어느 하나의 포트를 통해 제1 임베디드 메모리(421E)에 물리적으로 연결되고, 또한 다른 하나의 포트를 통해 제2 임베디드 메모리(422E)에 물리적으로 연결될 수 있다. 본 실시예에 따라, 제1 임베디드 메모리(421E)와 제2 임베디드 메모리(422E)는 서로 다른 프로토콜에 따른 통신을 수행할 수 있으며, 일 예로서, 전술한 바와 같은 ATA, SATA, e-SATA, SCSI, SAS, PCI, PCI-E, IEEE 1394, USB, SD 카드, MMC, eMMC, 유니버설 플래시 기억장치, CF 카드 인터페이스 등 다양한 프로토콜이 상기 제1 및 제2 임베디드 메모리들(421E, 422E)에 각각 적용될 수 있다. 도 5a의 예에서는, 제1 임베디드 메모리(421E)가 UFS 프로토콜에 따라 통신하고 제2 임베디드 메모리(422E)가 SATA나 eMMC 등 다른 프로토콜에 따라 통신하는 예가 도시되었으나, 이는 다양하게 변형이 가능하다.
UFS 프로토콜에 따라 통신하는 다수 개의 메모리 카드들(430E_1 ~ 430E_M)이 제1 임베디드 메모리(421E)에 순차적으로 연결될 수 있으며, 또한 다른 프로토콜에 따라 통신하는 다수 개의 메모리 카드들(440C_1 ~ 440C_N)이 제2 임베디드 메모리(422E)에 순차적으로 연결될 수 있다. 호스트(410E)는 적어도 두 개의 프로토콜에 따라 메모리 시스템과 통신할 수 있으며, 일 예로서 호스트(410E)는 적어도 두 개의 서로 다른 프로토콜을 지원하기 위한 인터페이스들(411E, 412E)을 포함할 수 있다.
한편, 도 5b의 스토리지 시스템(400F)을 참조하면, 호스트(410F)는 임베디드 메모리(420F)와 물리적으로 연결될 수 있으며, 임베디드 메모리(420F)는 적어도 두 개의 포트들을 통하여 두 개 이상의 메모리 시스템들과 물리적으로 연결될 수 있다. 예컨대, UFS 프로토콜에 따라 통신하는 제1 내지 제M 메모리 카드들(430F_1 ~ 430F_M)이 임베디드 메모리(420F)의 어느 하나의 포트에 순차적으로 연결될 수 있으며, 또한 다른 프로토콜에 따라 통신하는 제1 내지 제N 메모리 카드들(440F_1 ~ 440F_N)이 임베디드 메모리(420F)의 다른 하나의 포트에 순차적으로 연결될 수 있다.
일 실시예에 따라, 임베디드 메모리(420F)는 적어도 두 개의 프로토콜들에 따라 다른 메모리 시스템과 통신하고, 이들 중 어느 하나의 프로토콜에 따라 호스트(410F)와 통신할 수 있다. 임베디드 메모리(420F)는 프로토콜들 사이의 변환 동작을 수행하는 프로토콜 변환부(420F_1)를 포함할 수 있다.
상기 도 5a,b에 도시된 실시예에 따르면, 본 발명의 실시예에 따라 스토리지 시스템에 연결되는 각종 메모리 시스템을 통합적으로 관리함에 있어서, 서로 다른 프로토콜을 이용하는 메모리 시스템들 사이에서도 그 연결 정보가 관리될 수 있다. 이 경우, 각각의 프로토콜의 특성을 고려하여 스토리지 시스템을 구성하는 메모리 시스템들을 이용할 수 있으므로, 효율적인 메모리 관리가 가능하다.
한편, 도 3a,b 내지 도 5a,b에 도시된 실시예들에서는 임베디드 메모리가 스토리지 시스템 내에 구비되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 스토리지 시스템이 호스트와 메모리 카드들 만으로 구성되고, 새로운 메모리 카드가 연결되면 전술한 방식에 따라 연결 정보가 기 연결된 디바이스들로 제공될 수 있을 것이다.
도 6은 각각의 디바이스에 구비되는 인터페이스의 일 구현 예를 나타내는 블록도이다. 도 6에 도시된 디바이스는 전술한 실시예에서의 호스트일 수 있으며, 또는 임베디드 메모리일 수 있다. 또는, 도 6에 도시된 디바이스는 전술한 실시예에서의 메모리 카드일 수 있다. 이하에서는, 도 6의 디바이스는 UFS 임베디드 메모리인 것으로 가정된다.
도 6을 참조하면, UFS 임베디드 메모리(500)(또는, UFS 임베디드 메모리의 인터페이스)는 어플리케이션 레이어(510), 링크 레이어(520) 및 물리 레이어(530)를 포함할 수 있다. 또한, 링크 레이어(520)는 트랜스포트 레이어(521, L4), 네트워크 레이어(522, L3), 데이터 링크 레이어(523, L2) 및 물리 어댑터 레이어(524, L1.5)를 포함할 수 있다. 일 실시예로서, 링크 레이어(520)에 구비되는 각각의 레이어는 Unipro에서 정의되는 표준에 따른 기능을 수행할 것이다. 본 발명의 실시예는 Unipro 이외에도 다양하게 변형이 가능하며, 일 예로서 링크 레이어(520)는 MIPI LLI(Low Latency Interface)로 대체될 수도 있다.
디바이스들이 도 6에 도시된 레이어 구조를 가짐에 따라, 디바이스들은 동일한 계층의 레이어들이 1:1 연결되는 Peer to Peer 통신을 수행할 수 있다. 일 예로서, 어플리케이션 레이어(510)는 상위 계층의 레이어로서 사용자 프로그램의 네트워크 서비스를 제공할 수 있다. 트랜스포트 레이어(521, L4)는 데이터 송수신시 안정적인 전송을 위하여 에러의 검출 및 복구 등에 관련된 기능을 제공하고, 네트워크 레이어(522, L3)는 디바이스들 사이의 통신의 최적 경로를 선택하는 기능을 제공할 수 있다. 한편, 데이터 링크 레이어(523, L2) 및 물리 어댑터 레이어(524, L1.5)는 디바이스들 사이의 물리적인 데이터 전송 기능을 지원하며, 예컨대 물리적인 주소를 패킷에 추가하는 기능을 제공할 수 있다. 한편, 물리 레이어(530)는 소정의 표준에 따라 디바이스들 사이의 전압, 전류 등을 이용한 전기적 전송을 담당할 수 있다.
메모리 카드(500)는 다중 연결 포트들을 지원할 수 있으며, 일 구현 예로서 물리 레이어(530), 물리 어댑터 레이어(524) 및 데이터 링크 레이어(523)가 포트 별로 독립적으로 존재할 수 있다. 예컨대, 제1 포트(Port #0)에 대응하여 제1 물리 레이어(PHY #0), 제1 물리 어댑터 레이어(PA #0) 및 제1 데이터 링크 레이어(DL #0)가 구비될 수 있으며, 이와 유사하게 제n 포트(Port #n-1)에 대응하여 제1 물리 레이어(PHY #n-1), 제1 물리 어댑터 레이어(PA #n-1) 및 제1 데이터 링크 레이어(DL #n-1)가 구비될 수 있다.
한편, 전술한 실시예들에 따라 UFS 임베디드 메모리(500)는 멀티 링크 매니저(522_1)를 포함할 수 있으며, 일 구현 예로서 상기 멀티 링크 매니저(522_1)는 네트워크 레이어(522, L3)에 구비될 수 있다. 멀티 링크 매니저(522_1)는 스토리지 시스템에 구비되는 다수의 디바이스들의 연결 정보를 관리하기 위한 관리 테이블(미도시)을 포함할 수 있다. 멀티 링크 매니저(522_1)는 다수 개의 포트들(Port #0 ~ Port #n-1)을 통해 물리적 및 간접적으로 연결된 다수 개의 디바이스들의 연결 정보를 저장할 수 있으며, 디바이스가 스토리지 시스템에 새로 연결되는 경우, 상기 디바이스의 연결 정보를 수신하고 이를 기반으로 하여 관리 테이블을 업데이트할 수 있다.
한편, 도 6에 도시된 멀티 링크 매니저에 구비되는 관리 테이블의 일 예를 설명하면 다음과 같다.
도 7은 도 6의 멀티 링크 매니저에 구비되는 관리 테이블의 일 예를 나타내는 도면이다. 도 7에서는 다수 개의 디바이스들(예컨대, 디바이스 A 내지 디바이스 H)이 네트워크 통신을 수행하고, 각각의 디바이스의 ID 정보가 관리 테이블에 저장되는 예가 도시된다. 또한, 도 6의 디바이스(예컨대, 메모리 카드(500))는 디바이스 A 에 해당하고, 메모리 카드(500)가 다른 디바이스들(예컨대, 디바이스 B 내지 디바이스 H)에 물리적 및 간접적으로 연결될 수 있다.
도 6 및 도 7을 참조하면, 메모리 카드(500)는 다수 개의 포트들(Port #0 ~ Port #n-1)을 포함하고, 멀티 링크 매니저(522_1)는 상기 포트들(Port #0 ~ Port #n-1)에 관련된 테이블 정보를 저장하는 관리 테이블을 포함할 수 있다. 일 예로서, 관리 테이블에는 각 포트가 연결된 상태로 유효한지를 나타내는 유효 필드(valid)와, 연결된 디바이스의 아이디 정보를 나타내는 ID 필드(Dev ID)를 포함할 수 있다. 또한, ID 필드(Dev ID)에는 각각의 포트에 연결된 디바이스들의 연결 순서(예컨대, 물리적 연결 순서)를 나타내는 순서 정보(order)가 함께 포함될 수 있다. 관리 테이블에 저장되는 각종 정보들은 링크 리스트(linked-list) 또는 트리(tree) 형태 등 다양한 방식의 구조를 가질 수 있다.
UFS 임베디드 메모리(500)는 다수 개의 포트들을 가짐에 따라 다수 개의 디바이스들에 다중 연결될 수 있다. 또한, 어느 하나의 포트를 통해 다수 개의 디바이스들에 다중 연결될 수 있다. 일 예로서, UFS 임베디드 메모리(500)는 제1 포트(Port #0)를 통해 외부의 디바이스와 유효한 연결 상태를 가지며, 예컨대 제1 포트(Port #0)를 통해 디바이스 B 및 디바이스 C에 순차적으로 연결될 수 있다. 즉, UFS 임베디드 메모리(500)는 제1 포트(Port #0)를 통해 디바이스 B에 물리적으로 연결되고, 또한 디바이스 B는 디바이스 C에 물리적으로 연결될 수 있다.
또한, UFS 임베디드 메모리(500)는 제2 포트(Port #1)를 통해 디바이스 D에 물리적으로 연결되고, 디바이스 D는 디바이스 E와 물리적으로 연결되며, 또한 디바이스 E는 디바이스 F와 물리적으로 연결될 수 있다. 또한, UFS 임베디드 메모리(500)는 제n 포트(Port #n-1)를 통해 디바이스 G에 물리적으로 연결될 수 있다
UFS 임베디드 메모리(500)에 관련된 디바이스들의 연결 상태가 변동되면, 멀티 링크 매니저(522_1)는 송수신된 연결 정보에 기반하여 관리 테이블을 업데이트할 수 있다. 일 예로서, UFS 임베디드 메모리(500)의 제n 포트(Port #n-1)에 연결된 디바이스 G와 새로운 디바이스 H가 새로이 물리적으로 연결될 때, 디바이스 G와 디바이스 H 사이의 링크 스타트 업 과정을 통해 연결 정보가 송수신될 수 있다. 또한, 링크 스타트 업 과정이나 또는 링크 스타트 업이 종료된 후, 디바이스 G는 상기 새로이 연결된 디바이스 H의 ID 정보를 포함하는 연결 정보를 UFS 임베디드 메모리(500)로 제공할 수 있다. UFS 임베디드 메모리(500)의 멀티 링크 매니저(522_1)는 수신된 연결 정보에 기반하여 관리 테이블을 업데이트하며, 이에 따라 제n 포트(Port #n-1)에 대응하는 ID 필드(Dev ID)에 새로이 연결된 디바이스 H의 ID 정보가 추가될 수 있다.
전술한 도 6 및 도 7에 도시된 바와 같이, 본 발명의 실시예들에 포함되는 디바이스의 인터페이스는 UniPro와 M-PHY의 조합을 포함할 수 있다. 이에 따라, 전술한 UFS 인터페이스 이외에도, 본 발명의 실시예들은 다른 종류의 호스트 장치와 디바이스들 사이의 통신에서도 적용이 가능하다. 일 예로서, UniPro와 M-PHY의 조합을 이용하는 DSI(Display Serial Interface)나 CSI(Camera Serial Interface)에도 본 발명의 실시예들이 적용이 가능할 것이다.
도 8은 각각의 디바이스에 구비되는 인터페이스의 다른 구현 예를 나타내는 블록도이다. 도 8에 도시된 디바이스는 전술한 실시예에서의 호스트, 임베디드 메모리 또는 메모리 카드일 수 있다. 이하에서는, 도 8의 디바이스는 UFS 임베디드 메모리인 것으로 가정된다.
도 8을 참조하면, UFS 임베디드 메모리(600)(또는, UFS 임베디드 메모리의 인터페이스)는 어플리케이션 레이어(610), 멀티 링크 매니저(620), 링크 레이어(630) 및 물리 레이어(640)를 포함할 수 있다. 또한, 링크 레이어(630)는 트랜스포트 레이어(631, L4), 네트워크 레이어(632, L3), 데이터 링크 레이어(633, L2) 및 물리 어댑터 레이어(634, L1.5)를 포함할 수 있다. 또한, 다중 연결 포트들을 구현함에 있어서, 물리 레이어(640), 물리 어댑터 레이어(634) 및 데이터 링크 레이어(633)가 포트 별로 독립적으로 존재할 수 있다. 예컨대, 제1 포트(Port #0)에 대응하여 제1 물리 레이어(PHY #0), 제1 물리 어댑터 레이어(PA #0) 및 제1 데이터 링크 레이어(DL #0)가 구비될 수 있으며, 이와 유사하게 제n 포트(Port #n-1)에 대응하여 제1 물리 레이어(PHY #n-1), 제1 물리 어댑터 레이어(PA #n-1) 및 제1 데이터 링크 레이어(DL #n-1)가 구비될 수 있다.
도 8에 도시된 실시예에 따르면, 멀티 링크 매니저(620)는 링크 레이어(630)와는 별개의 레이어로 구현될 수 있으며, 이에 따라 디바이스들의 다중 연결 관리는 링크 레이어(630)의 외부에서 수행될 수 있다. 예컨대, 멀티 링크 매니저(620)는 어플리케이션 레이어(610)와 링크 레이어(630) 사이에 위치함으로써, 새로운 디바이스가 연결되는 경우 연결 정보가 링크 레이어(630)로부터 멀티 링크 매니저(620)로 제공될 수 있으며, 또한 기 연결된 디바이스들의 연결 정보가 멀티 링크 매니저(620)로부터 링크 레이어(630)로 제공될 수 있다.
한편, 전술한 실시예에서는 도시되지 않았으나, 본 발명의 실시예들에 적용되는 멀티 링크 매니저는 다른 다양한 방식으로 구현되어도 무방하다. 일 예로서, 멀티 링크 매니저는 어플리케이션 레이어나 링크 레이어의 외부에 별도의 기능 블록으로 구현되어도 무방하다. 즉, 멀티 링크 매니저는 레이어와 무관하게 별도의 기능 블록으로 구현되고, 디바이스 ID에 관련된 정보를 링크 레이어로부터 수신하거나, 또는 디바이스 ID에 관련된 정보를 링크 레이어로 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 일 동작 예를 나타내는 플로우차트이다. 도 9에서는 호스트(또는, 어플리케이션 프로세서)의 일 동작 방법이 도시되며, 구체적으로는 호스트(또는, 호스트 장치)와 메모리 카드 사이에 연결되는 임베디드 메모리의 동작 방법이 도시된다.
도 9를 참조하면, 임베디드 메모리는 어플리케이션 프로세서 등의 호스트와 기존에 물리적으로 연결될 수 있으며, 임베디드 메모리는 외부의 메모리 시스템(예컨대, 메모리 카드)과 착탈 가능하게 연결되는 하나 이상의 포트들을 포함할 수 있다. 외부의 메모리 카드가 임베디드 메모리에 물리적으로 새로이 연결됨에 따라 임베디드 메모리와 메모리 카드 사이에서 링크 연결이 수행되고, 이에 따라 임베디드 메모리는 메모리 카드의 연결 정보를 수신할 수 있다(S11). 상기 연결 정보에는 전술한 실시예에 따른 방식에 따라 메모리 카드의 ID 정보가 포함될 수 있다.
임베디드 메모리 내부에는 관리 테이블을 포함하는 멀티 링크 매니저가 구비되고, 상기 연결 정보에 따라 임베디드 메모리의 관리 테이블의 정보가 업데이트된다(S12). 예컨대, 임베디드 메모리의 관리 테이블의 어느 하나의 포트(제1 포트)에 상기 메모리 카드가 연결됨에 따라, 관리 테이블의 제1 포트에 대응하는 다양한 필드들의 값이 업데이트될 수 있으며, 메모리 카드의 ID 정보가 어느 하나의 필드에 업데이트될 수 있다.
그리고, 임베디드 메모리에 관련된 다수의 디바이스들을 통합 관리하기 위하여, 임베디드 메모리는 상기 메모리 카드의 연결 정보를 포함하는 패킷을 생성하고, 상기 패킷을 기 연결된 호스트로 전송할 수 있다(S13). 또한, 임베디드 메모리는 상기 기 연결된 호스트의 연결 정보를 포함하는 패킷을 생성하고, 상기 패킷을 새로 연결된 메모리 카드로 전송할 수 있다(S14). 상기 호스트나 메모리 카드 내부에도 연결 정보를 관리하기 위한 관리 테이블이 구비될 수 있으며, 각각 수신된 정보에 기반하여 관리 테이블을 업데이트할 수 있을 것이다.
도 10은 본 발명의 일 실시예에 따른 스토리지 시스템의 일 동작 예를 나타내는 플로우차트이다. 도 10에서는 호스트 및 임베디드 메모리를 포함하는 스토리지 시스템의 동작 방법이 도시된다.
호스트는 디바이스(예컨대, 메모리 시스템)와 인터페이스를 위한 메모리 인터페이스를 포함하고, 상기 메모리 인터페이스를 통해 적어도 두 개의 메모리 시스템들에 순차적으로 연결될 수 있다. 즉, 어느 하나의 메모리 시스템은 호스트에 물리적으로 연결되고, 다른 하나 이상의 메모리 시스템은 호스트에 간접적으로 연결될 수 있다.
메모리 시스템(예컨대, 메모리 카드)이 임베디드 메모리와의 물리적 연결을 통해 호스트에 연결되고, 임베디드 메모리는 메모리 시스템의 연결 정보를 수신하며(S21), 임베디드 메모리 내에 구비되는 관리 테이블에 상기 메모리 시스템의 연결 정보가 업데이트된다(S22).
또한, 임베디드 메모리는 호스트로 상기 메모리 시스템의 연결 정보를 포함하는 패킷을 전송하고(S23), 호스트 내에 구비되는 관리 테이블에 상기 메모리 시스템의 연결 정보가 업데이트된다(S24). 호스트의 관리 테이블에는 상기 메모리 시스템의 ID 정보와 함께, 임베디드 메모리와 메모리 시스템의 물리적 연결 순서를 나타내는 정보가 저장될 수 있다. 또한, 상기 호스트의 연결 정보는 임베디드 메모리를 통해 외부의 메모리 시스템으로 전송될 수 있다(S25).
도 11은 본 발명의 실시예들에 따른 스토리지 시스템에서 디바이스들의 연결 정보가 업데이트되는 과정을 나타내는 도면이다. 도 11에서는 호스트(HOST)와 UFS 임베디드 메모리(eUFS)가 기 연결되며, UFS 메모리 카드(UFS Card)가 UFS 임베디드 메모리(eUFS)에 새로이 연결되는 예가 도시된다.
UFS 메모리 카드(UFS Card)가 UFS 임베디드 메모리(eUFS)에 물리적으로 연결됨에 따라, UFS 메모리 카드(UFS Card) 및 UFS 임베디드 메모리(eUFS)는 각각 물리적 연결을 감지하고, UFS 메모리 카드(UFS Card)와 UFS 임베디드 메모리(eUFS) 사이의 링크 연결을 위한 링크 스타트 업 동작이 수행될 수 있다. 일 예로서, 링크 스타트 업은 레인 디스커버리(lane discovery), 레인 리얼라인먼트(lane realignment) 및 레인 터미네이션(lane termination) 등과 같은 레인 형성에 관련된 동작들을 포함할 수 있으며, 링크 스타트 업 과정에서 UFS 메모리 카드(UFS Card)와 UFS 임베디드 메모리(eUFS) 사이에서 각종 정보들이 송수신될 수 있다.
일 예로서, UFS 임베디드 메모리(eUFS)는 자신의 디바이스 ID를 포함하는 패킷을 생성할 수 있으며, 예컨대 물리 어댑터 레이어(L1.5)에서 디바이스 ID가 패킷에 포함되어 UFS 메모리 카드(UFS Card)로 제공될 수 있다(S31_1). 이와 유사하게, UFS 메모리 카드(UFS Card)는 물리 어댑터 레이어(L1.5)에서 디바이스 ID를 패킷에 포함시키고, 디바이스 ID가 포함된 패킷을 UFS 임베디드 메모리(eUFS)로 제공할 수 있다.
상기와 같이 생성되는 패킷은 물리 레이어를 통해 송수신될 수 있으며, UFS 메모리 카드(UFS Card) 및 UFS 임베디드 메모리(eUFS)는 각각 수신된 패킷을 처리하여 그 내부의 디바이스 ID 정보를 추출할 수 있다. 또한, 추출된 정보를 이용하여 멀티 링크 매니저의 관리 테이블이 업데이트될 수 있다. 예컨대, UFS 임베디드 메모리(eUFS)는 멀티 링크 매니저의 관리 테이블을 업데이트함에 따라(S32_1), 테이블 정보에 새로이 연결된 UFS 메모리 카드(UFS Card)의 ID 정보가 추가될 수 있다. 이와 유사하게, UFS 메모리 카드(UFS Card)는 멀티 링크 매니저의 관리 테이블을 업데이트함에 따라(S32_2), 테이블 정보에 UFS 임베디드 메모리(eUFS)의 ID 정보가 추가될 수 있다.
UFS 임베디드 메모리(eUFS)는 다중 연결 정보를 포함하는 패킷을 생성할 수 있으며(S33), 일 예로서 상기 다중 연결 정보는 물리 어댑터 레이어에서 패킷에 포함될 수 있다. 예컨대, UFS 메모리 카드(UFS Card)가 UFS 임베디드 메모리(eUFS)에 새로이 연결되었음을 나타내는 다중 연결 정보가 패킷에 포함되어 물리 레이어를 통해 호스트(HOST)로 제공될 수 있다. 상기 다중 연결 정보는 호스트(HOST)에 물리적 및 간접적으로 연결되는 디바이스들의 연결 순서를 나타내는 정보를 포함할 수 있다. 호스트(HOST)는 수신된 정보에 기반하여 멀티 링크 매니저의 관리 테이블을 업데이트하고(S34_1), 이에 따라 호스트(HOST)의 어느 하나의 포트에 연결된 다수 개의 디바이스들의 연결 정보가 멀티 링크 매니저에 저장될 수 있다.
이와 유사하게, UFS 임베디드 메모리(eUFS)가 기존에 호스트(HOST)와 연결되었음을 나타내는 다중 연결 정보가 패킷에 포함되어 물리 레이어를 통해 UFS 메모리 카드(UFS Card)로 제공될 수 있다. UFS 메모리 카드(UFS Card)는 수신된 정보에 기반하여 멀티 링크 매니저의 관리 테이블을 업데이트하고(S34_2), 이에 따라 UFS 메모리 카드(UFS Card)의 어느 하나의 포트에 연결된 다수 개의 디바이스들의 연결 정보가 멀티 링크 매니저에 저장될 수 있다. 또한, 상기 다중 연결 정보에 따라, UFS 메모리 카드(UFS Card)에 물리적 및 간접적으로 연결되는 디바이스들의 연결 순서를 나타내는 정보가 UFS 메모리 카드(UFS Card)의 관리 테이블에 저장될 수 있다.
도 12a,b는 디바이스 연결 시 연결 정보를 제공하는 패킷의 다양한 예를 나타내는 도면이다.
도 12a를 참조하면, 새로운 디바이스의 연결 정보가 링크 스타트 업 과정에서 물리적으로 연결된 디바이스들 사이에서 송수신될 수 있다. 새로운 디바이스의 연결 정보는 디바이스의 인터페이스에서 생성될 수 있으며, 일 예로서 물리 어댑터 레이어(L1.5)에서 상기 연결 정보가 패킷에 추가될 수 있다. 도 12에 도시된 패킷(PACP_CAP_ind)은 새로이 연결되는 디바이스에서 생성되는 패킷의 예를 나타내며, 일 예로서 도 12에 도시된 패킷(PACP_CAP_ind)은 UniPro 스펙에서 정의된 패킷 종류인 PACP_CAP_ind와 동일한 형태를 가질 수 있다. 상기 패킷(PACP_CAP_ind)은 하나 이상의 리저브 영역(Reserved Region)을 포함할 수 있으며, 어느 하나의 리저브 영역에 새로이 연결된 디바이스의 ID 정보가 포함될 수 있다.
한편, 도 12b는 연결 정보가 디바이스 ID 이외에도 다른 다양한 정보들을 포함하는 예를 나타낸다.
메모리 시스템의 특성을 나타내는 정보로서, 디바이스 ID 이외에도 메모리 시스템의 속성, 상태, 용량, 제품 코드 및 벤더 버전 정보 등 다양한 정보들이 존재할 수 있다. 본 발명의 일 실시예에 따르면, 스토리지 시스템 내의 디바이스들 사이에서 송수신되는 연결 정보가 상기와 같은 다양한 정보들을 포함할 수 있으며, 일 예로서 도 12b에는 벤더(vendor) 버전 정보, 속성 정보 및 용량 정보 등이 패킷에 추가되는 예가 도시된다. 이외에도, 상기 연결 정보는 MIPI UniPro에서 특징될 수 있는 다른 다양한 파라미터들을 포함하여도 무방하다.
일 예로서, 스토리지 시스템 내의 디바이스들 각각은 벤더(vendor) 버전 정보, 속성 정보 및 용량 정보 등을 관리 테이블에 저장할 수 있으며, 이를 통해 스토리지 시스템이 관리될 수 있다. 예컨대, 상기와 같은 정보들에 기반하여 해당 메모리 시스템의 성능, 저장 공간 및 물리 레이어(PHY)의 능력치 등의 다양한 특성이 판단될 수 있으며, 이를 통해 각각의 메모리 시스템의 특성을 고려한 관리가 가능하다. 또한, 일 예로서, 각각의 메모리 시스템의 용량 정보가 호스트로 제공되면, 호스트 내에서 OS 커널을 통해 상기 용량 정보가 제공됨에 따라 다수의 메모리 시스템들이 하나의 대용량을 갖는 메모리 시스템에 해당하는 것으로서 관리될 수도 있다.
상기와 같은 다양한 정보들이 어느 하나의 레이어(예컨대, 물리 어댑터 레이어)의 형식을 갖는 패킷에 포함될 수도 있으며, 또는 변형 가능한 실시예에 따라 상기 다양한 정보들은 두 개 이상의 레이어를 통해 별개의 패킷에 포함되어도 무방하다. 예컨대, 다수의 정보들 중 일부는 전술한 실시예에 따라 L1.5에서 패킷에 포함되고, 다른 나머지 일부는 링크 레이어 내의 다른 레이어에서 지원하는 패킷에 포함되거나, 또는 링크 레이어 외부(예컨대, 어플리케이션 레이어)에서 지원하는 패킷에 포함되어도 무방하다.
이하에서는 새로운 디바이스가 연결됨에 따라 멀티 링크 매니저에서 관리 테이블이 업데이트되는 과정이 설명된다. 또한, 다수의 디바이스들은 UFS 프로토콜에 따른 통신을 수행하는 것으로 가정된다.
도 13은 본 발명의 실시예에 따른 스토리지 시스템에서 관리 테이블의 업데이트 동작을 나타내는 블록도이다. 도 13에서는 호스트(Host)로서 어플리케이션 프로세서(AP)가 다수 개의 디바이스들과 연결되는 예로서, 호스트(Host)가 제1 디바이스(예컨대, UFS 임베디드 메모리(eUFS))와 물리적으로 연결되고, UFS 임베디드 메모리(eUFS)가 제2 디바이스(예컨대, UFS 메모리 카드(UFS Card))와 새로이 물리적으로 연결되는 예가 도시된다. 또한, 디바이스들 각각은 하나의 포트를 통해 하나의 다른 디바이스와 물리적으로 연결되는 점에서, 디바이스들은 포인트 투 포인트(point to point) 형태의 연결 구조를 갖는 것으로 설명될 수 있다.
어플리케이션 프로세서(AP)의 제1 포트(#0)와 UFS 임베디드 메모리(eUFS)의 제1 포트(#0)가 물리적으로 연결되고, 스토리지 시스템이 파워 온(power-on)되면 어플리케이션 프로세서(AP)와 UFS 임베디드 메모리(eUFS) 사이의 연결이 감지된다. 어플리케이션 프로세서(AP)와 UFS 임베디드 메모리(eUFS) 사이의 링크 연결을 위한 링크 스타트 업 과정에서 전술한 실시예에서와 같은 디바이스 ID를 포함하는 패킷이 송수신되며, 송수신된 패킷에 따라 어플리케이션 프로세서(AP)와 UFS 임베디드 메모리(eUFS)의 관리 테이블이 업데이트된다.
일 예로서, 도 13의 (a)를 참조하면, 호스트(Host)는 UFS 임베디드 메모리(eUFS)로부터 수신된 패킷에 포함된 정보에 따라, 제1 포트(#0)에 대응하는 유효 정보(valid)를 제1 값(예컨대, 0)에서 제2 값으로 업데이트하고(예컨대, 1), 또한 상기 제1 포트(#0)에 대응하는 ID 필드(Peer devID)의 값을 UFS 임베디드 메모리(eUFS)의 디바이스 ID를 나타내는 값(예컨대, B)으로 업데이트한다. 이와 유사하게, UFS 임베디드 메모리(eUFS)는 호스트(Host)로부터 수신된 패킷에 포함된 정보에 따라, 제1 포트(#0)에 대응하는 유효 정보(valid)를 제1 값에서 제2 값으로 업데이트하고, 또한 상기 제1 포트(#0)에 대응하는 ID 필드(Peer devID)의 값을 호스트(Host)의 디바이스 ID를 나타내는 값(예컨대, A)으로 업데이트한다.
이후, 도 13의 (b)에 도시된 바와 같이, UFS 메모리 카드(UFS Card)가 UFS 임베디드 메모리(eUFS)의 제2 포트(#1)에 물리적으로 연결됨에 따라, UFS 메모리 카드(UFS Card)와 UFS 임베디드 메모리(eUFS) 사이의 링크 연결을 위한 링크 스타트 업이 수행되고, 이 과정에서 전술한 실시예에서와 같은 디바이스 ID를 포함하는 패킷이 송수신된다. UFS 임베디드 메모리(eUFS)는 제2 포트(#1)에 대응하는 유효 정보(valid)를 제1 값에서 제2 값으로 업데이트하고, 또한 상기 제2 포트(#1)에 대응하는 ID 필드(Peer devID)의 값을 UFS 메모리 카드(UFS Card)의 디바이스 ID를 나타내는 값(예컨대, C)으로 업데이트한다. 또한, UFS 메모리 카드(UFS Card)는 제1 포트(#0)에 대응하는 유효 정보(valid)를 제1 값에서 제2 값으로 업데이트하고, 또한 상기 제1 포트(#0)에 대응하는 ID 필드(Peer devID)의 값을 UFS 임베디드 메모리(eUFS)의 디바이스 ID를 나타내는 값(예컨대, B)으로 업데이트한다.
이후, 도 13의 (c)에 도시된 바와 같이, UFS 임베디드 메모리(eUFS)는 디바이스 ID를 포함하는 연결 정보를 기 연결된 디바이스나 새로 연결된 디바이스로 더 제공할 수 있다. 일 예로서, 상기 연결 정보는 패킷화되어 제공될 수 있으며, 다양한 종류의 패킷(예컨대, UniPro의 스펙에서 정의된 PACP 형식의 패킷)에 상기 연결 정보가 추가될 수 있다. 본 발명의 실시예에 따라 기 연결된 디바이스나 새로 연결된 디바이스로 제공되는 패킷의 명칭은 다양하게 정의될 수 있으며, 도 13의 (c)의 예에서는 상기 패킷의 명칭이 PACP_devID_inf 으로 정의된다.
UFS 임베디드 메모리(eUFS)는 별도의 패킷(PACP_devID_inf)을 생성하여 기 연결된 디바이스(예컨대, 호스트(Host))로 제공할 수 있다. 상기 패킷(PACP_devID_inf)은 특정 레이어에서 생성될 수 있으며, 예컨대 전술한 물리 어댑터 레이어(L1.5)에서 생성될 수 있다. 상기 패킷(PACP_devID_inf)은 다양한 프로토콜에 따라 전송될 수 있으며, 일 예로서 Unipro 스펙의 PACP 교환시 이용되는 요청/응답(request/confirm) 프로토콜이 이용될 수 있다. 패킷(PACP_devID_inf)은 새로이 연결된 UFS 메모리 카드(UFS Card)의 디바이스 ID를 포함할 수 있으며, 호스트(Host)는 패킷(PACP_devID_inf)을 통해 새로운 연결 정보를 확인할 수 있다.
호스트(Host)의 제1 포트(#0)를 통해 새로 연결된 UFS 메모리 카드(UFS Card)의 정보가 제공됨에 따라, 호스트(Host)는 제1 포트(#0)에 대응하는 연결 정보를 업데이트할 수 있다. 예컨대, 제1 포트(#0)를 통해 UFS 임베디드 메모리(eUFS) 및 UFS 메모리 카드(UFS Card)가 순차적으로 연결되었음을 나타내는 정보(B-C)가 제1 포트(#0)에 대응하는 ID 필드(Peer devID)에 업데이트될 수 있다. 즉, 하나의 포트에 대해 두 개 이상의 디바이스들의 연결 정보가 저장될 수 있다.
또한, UFS 임베디드 메모리(eUFS)는 기 연결된 호스트(Host)의 정보를 포함하는 별도의 패킷(PACP_devID_inf)을 생성하고 이를 새로이 연결된 UFS 메모리 카드(UFS Card)로 제공할 수 있다. UFS 메모리 카드(UFS Card)는 수신된 패킷을 이용하여 제1 포트(#0)에 대응하는 연결 정보를 업데이트할 수 있다. 예컨대, 제1 포트(#0)를 통해 UFS 임베디드 메모리(eUFS) 및 호스트(Host)가 순차적으로 연결되었음을 나타내는 정보(B-A)가 제1 포트(#0)에 대응하는 ID 필드(Peer devID)에 업데이트될 수 있다.
도 14는 다수 개의 디바이스들이 연결된 구조에서 연결 정보가 업데이트되는 예를 나타내는 블록도이다. 도 14에서는 하나의 호스트(Host), 하나의 UFS 임베디드 메모리(eUFS) 및 3 개의 UFS 메모리 카드(UFS Card)들이 예시되며, 디바이스 ID로서 E의 값을 갖는 제3 UFS 메모리 카드(UFS Card)가 새로이 연결되는 경우가 가정된다.
도 14의 (a)를 참조하면, 제3 UFS 메모리 카드(UFS Card)의 제1 포트(#0)와 제2 UFS 메모리 카드(UFS Card)의 제2 포트(#1)가 물리적으로 연결되고, 제3 UFS 메모리 카드(UFS Card)와 제2 UFS 메모리 카드(UFS Card) 사이에서 디바이스 ID를 포함하는 패킷(PACP #1)이 송수신된다. 제3 UFS 메모리 카드(UFS Card)의 관리 테이블에서 제1 포트(#0)에 대해 제2 UFS 메모리 카드(UFS Card)의 디바이스 ID(D)가 업데이트되며, 제2 UFS 메모리 카드(UFS Card)의 관리 테이블에서 제2 포트(#1)에 대해 제3 UFS 메모리 카드(UFS Card)의 디바이스 ID(E)의 정보가 업데이트된다.
제2 UFS 메모리 카드(UFS Card)는 새로이 연결된 제3 UFS 메모리 카드(UFS Card)의 정보를 기 연결된 디바이스로 제공하며, 예컨대 제2 UFS 메모리 카드(UFS Card)의 제1 포트(#0)와 제1 UFS 메모리 카드(UFS Card)의 제2 포트(#1) 사이에서 패킷(PACP #2)이 송수신된다. 또한 제1 UFS 메모리 카드(UFS Card)의 관리 테이블에서 제2 포트(#1)에 대해 제3 UFS 메모리 카드(UFS Card)의 디바이스 ID(E)의 정보가 업데이트된다.
이와 유사한 방식에 따라, 제1 UFS 메모리 카드(UFS Card)의 제1 포트(#0)와 UFS 임베디드 메모리(eUFS)의 제2 포트(#1) 사이에서 패킷(PACP #3)이 송수신되고, UFS 임베디드 메모리(eUFS)의 관리 테이블에서 제2 포트(#1)에 대해 제3 UFS 메모리 카드(UFS Card)의 디바이스 ID(E)의 정보가 업데이트된다. 또한, UFS 임베디드 메모리(eUFS)의 제1 포트(#0)와 호스트(Host)의 제1 포트(#0) 사이에서 패킷(PACP #4)이 송수신되고, 호스트(Host)의 관리 테이블에서 제1 포트(#0)에 대해 제3 UFS 메모리 카드(UFS Card)의 디바이스 ID(E)의 정보가 업데이트된다.
또한, 제2 UFS 메모리 카드(UFS Card)의 제2 포트(#1)와 제3 UFS 메모리 카드(UFS Card)의 제1 포트(#0) 사이에서 패킷(PACP #5)이 송수신되고, 제3 UFS 메모리 카드(UFS Card)는 제2 UFS 메모리 카드(UFS Card)에 기존에 연결된 다수 개의 디바이스들(예컨대, 호스트, UFS 임베디드 메모리 및 제1 UFS 메모리 카드)의 디바이스 ID 정보를 수신한다. 제3 UFS 메모리 카드(UFS Card)의 관리 테이블에서 제1 포트(#0)에 대해 상기 다수 개의 디바이스들의 디바이스 ID(C, B, A)의 정보가 업데이트된다.
상기와 같은 업데이트 과정에 따라, 각각의 디바이스의 관리 테이블에 저장된 정보는 도 14의 (a)로부터 (b)에 도시된 바와 같이 변동될 수 있다. 호스트(Host)의 관리 테이블을 참조하면, 호스트(Host)의 제1 포트(#0)를 통해 순차적으로 연결된 디바이스들의 순서에 따라 ID 정보(B-C-D-E)가 저장될 수 있다. 또한, 제3 UFS 메모리 카드(UFS Card)의 관리 테이블을 참조하면, 제3 UFS 메모리 카드(UFS Card)의 제1 포트(#0)를 통해 순차적으로 연결된 디바이스들의 순서에 따라 ID 정보(D-C-B-A)가 저장될 수 있다.
도 15는 디바이스의 관리 테이블이 업데이트되는 다른 예를 나타내는 블록도이다. 도 15의 예에서는, 어느 하나의 디바이스가 다수 개의 포트들을 통해 두 개 이상의 디바이스들과 연결된 경우에서 관리 테이블이 업데이트되는 예가 도시된다. 또한, 호스트(Host), UFS 임베디드 메모리(eUFS) 및 제1 UFS 메모리 카드(UFS Card)가 기존에 연결되고, 제2 UFS 메모리 카드(UFS Card)가 UFS 임베디드 메모리(eUFS)에 새로이 연결되는 예가 도시된다. 즉, 제1 UFS 메모리 카드(UFS Card)와 제2 UFS 메모리 카드(UFS Card)는 서로 별도의 채널을 통해 UFS 임베디드 메모리(eUFS)에 병렬하게 연결될 수 있다.
도 15의 (a)를 참조하면, 제2 UFS 메모리 카드(UFS Card)가 연결됨에 따라, 제2 UFS 메모리 카드(UFS Card)와 UFS 임베디드 메모리(eUFS) 사이에서 디바이스 ID를 포함하는 패킷(PACP #1)이 송수신된다. 이에 따라, UFS 임베디드 메모리(eUFS) 의 관리 테이블에서 제2 포트(#1)에 대해 제2 UFS 메모리 카드(UFS Card)의 디바이스 ID(D)가 업데이트되며, 제2 UFS 메모리 카드(UFS Card)의 관리 테이블에서 제1 포트(#0)에 대해 UFS 임베디드 메모리(eUFS)의 디바이스 ID(B)의 정보가 업데이트된다.
UFS 임베디드 메모리(eUFS)는 새로이 연결된 제2 UFS 메모리 카드(UFS Card)의 정보를 기 연결된 디바이스로 제공하며, 예컨대 UFS 임베디드 메모리(eUFS)와 호스트(Host) 사이에서 새로운 연결 정보를 포함하는 패킷(PACP #2)이 송수신되고, 또한 UFS 임베디드 메모리(eUFS)와 제1 UFS 메모리 카드(UFS Card) 사이에서 새로운 연결 정보를 포함하는 패킷(PACP #3)이 송수신될 수 있다. 또한, UFS 임베디드 메모리(eUFS)와 제2 UFS 메모리 카드(UFS Card) 사이에서 기존의 디바이스들의 연결 정보를 포함하는 패킷(PACP #4)이 송수신될 수 있다.
상기와 같은 과정에 따라, 각각의 디바이스의 관리 테이블이 도 15의 (a)로부터 (b)에 도시된 바와 같이 업데이트될 수 있다. 호스트(Host)의 관리 테이블을 참조하면, 호스트(Host)는 제1 포트(#0)를 통해 두 개의 통신 경로에 연결될 수 있으며, 일 예로서 제1 포트(#0)에 대응하여 UFS 임베디드 메모리(eUFS) 및 제1 UFS 메모리 카드(UFS Card)의 ID 정보(B-C)가 저장됨과 함께, 상기 제1 포트(#0)에 대응하여 UFS 임베디드 메모리(eUFS) 및 제2 UFS 메모리 카드(UFS Card)의 ID 정보(B-D)가 저장될 수 있다.
한편, 제1 UFS 메모리 카드(UFS Card)의 관리 테이블을 참조하면, 제1 UFS 메모리 카드(UFS Card)는 제1 포트(#0)를 통해 두 개의 통신 경로에 연결될 수 있으며, 일 예로서 제1 포트(#0)에 대응하여 UFS 임베디드 메모리(eUFS) 및 호스트(Host)의 ID 정보(B-A)가 저장됨과 함께, 상기 제1 포트(#0)에 대응하여 UFS 임베디드 메모리(eUFS) 및 제2 UFS 메모리 카드(UFS Card)의 ID 정보(B-D)가 저장될 수 있다. 이와 유사하게, 제2 UFS 메모리 카드(UFS Card)의 관리 테이블을 참조하면, 제1 포트(#0)에 대응하여 UFS 임베디드 메모리(eUFS) 및 호스트(Host)의 ID 정보(B-A)가 저장됨과 함께, 상기 제1 포트(#0)에 대응하여 UFS 임베디드 메모리(eUFS) 및 제1 UFS 메모리 카드(UFS Card)의 ID 정보(B-C)가 저장될 수 있다.
전술한 도 13 내지 도 15에 도시된 스토리지 시스템들의 구조 이외에도, 본 발명의 실시예들은 다양한 형태의 네트워크 토폴로지를 갖는 스토리지 시스템들에 적용될 수 있다. 즉, 본 발명의 실시예들은 상기 도시된 형태 이외에도 다양하게 변형이 가능하며, 관리 테이블의 업데이트 과정 또한 일부 변형이 가능할 수 있다.
도 16은 본 발명의 일 실시예에 따른 스토리지 시스템에서의 통신 방법을 나타내는 플로우차트이다. 도 16에서는 모바일 플랫폼 내에 구비되는 스토리지 시스템이 다수 개의 디바이스들을 포함하고, 상기 다수 개의 디바이스들 사이에서 수행되는 통신 방법의 일 예가 도시된다.
먼저, 제1 디바이스(예컨대, 메모리 카드)가 제2 디바이스(예컨대, 임베디드 메모리)에 물리적으로 연결됨에 따라, 제1 디바이스와 제2 디바이스 사이에서 링크 연결을 위한 링크 스타트 업 과정이 수행되고, 링크 스타트 업 과정에서 제2 디바이스의 ID 정보를 포함하는 패킷이 생성되어 상기 제1 디바이스로 전송된다(S31). 이에 따라, 제1 디바이스는 상기 제2 디바이스의 ID 정보를 포함하는 패킷을 수신한다. 제1 디바이스에는 제1 관리 테이블이 구비되고, 전송된 패킷에 포함된 정보에 따라 제1 관리 테이블에 상기 제2 디바이스의 ID 정보가 업데이트된다(S32).
또한, 상기 링크 스타트 업 과정에서 제1 디바이스의 ID 정보를 포함하는 패킷이 생성되어 상기 제2 디바이스로 전송된다(S33). 이에 따라, 제2 디바이스는 상기 제1 디바이스의 ID 정보를 포함하는 패킷을 수신한다. 제2 디바이스에는 제2 관리 테이블이 구비되고, 전송된 패킷에 포함된 정보에 따라 제2 관리 테이블에 상기 제1 디바이스의 ID 정보가 업데이트된다(S34).
제2 디바이스는 기존에 제3 디바이스(예컨대, 호스트)와 물리적으로 연결된 상태를 가지며, 상기 제3 디바이스의 ID 정보를 포함하는 패킷이 제2 디바이스에서 생성되어 제2 디바이스로부터 제1 디바이스로 전송된다(S35). 이에 따라, 제1 디바이스는 상기 제3 디바이스의 ID 정보를 포함하는 패킷을 수신한다. 상기 전송된 패킷에 포함된 정보에 따라 제1 관리 테이블에 상기 제3 디바이스의 ID 정보가 업데이트된다(S36).
또한, 새로이 연결된 제1 디바이스의 ID 정보를 포함하는 패킷이 제2 디바이스에서 생성되고, 상기 생성된 패킷은 제2 디바이스로부터 제3 디바이스로 전송된다(S37). 이에 따라, 제3 디바이스는 상기 제1 디바이스의 ID 정보를 포함하는 패킷을 수신한다. 상기 전송된 패킷에 포함된 정보에 따라 제3 관리 테이블에 상기 제1 디바이스의 ID 정보가 업데이트된다(S38).
도 17a,b는 본 발명의 실시예들을 다양한 호스트 장치에 적용하는 예를 나타내는 블록도이다.
전술한 실시예들에서는 메모리 시스템을 구성 요소로서 포함하는 스토리지 시스템에서의 통신 예가 설명되었으나, 본 발명의 실시예는 다양한 변형이 가능하다. 일 예로서, 본 발명의 실시예는 MIPI에서 사용하는 인터페이스들 중 UniPro와 M-PHY의 조합을 이용할 수 있는 다양한 인터페이스에 적용이 가능하다.
일 예로서, 도 17a를 참조하면, 데이터 처리 시스템(700A)는 호스트(710A), 제1 디바이스(720A) 및 제2 디바이스(730A)를 포함할 수 있다. 호스트(710A)는 다양한 종류의 호스트 장치들을 포함할 수 있으며, 예컨대 호스트(710A)는 DSI(Display Serial Interface) 호스트 장치(711A)를 포함할 수 있다. 또한, 호스트(710A)는 DSI 호스트 장치(711A)의 인터페이스 동작을 위한 디바이스 인터페이스(712A)를 포함할 수 있다. 본 발명의 실시예에 따라, 디바이스 인터페이스(712A)는 링크 레이어(LINK) 및 물리 레이어(M-PHY)를 포함할 수 있다. 또한, 디바이스 인터페이스(712A)는 멀티 링크 매니저(MLM)를 더 포함할 수 있다.
DSI 호스트 장치(711A)는 디바이스 인터페이스(712A)를 통해 디스플레이 동작을 제어할 수 있다. 제1 디바이스(720A)는 DSI 장치(721A) 및 디바이스 인터페이스(722A)를 포함할 수 있으며, 제2 디바이스(730A)는 DSI 장치(731A) 및 디바이스 인터페이스(732A)를 포함할 수 있다. 상기 디바이스 인터페이스들(722A, 732A) 각각은 링크 레이어(LINK) 및 물리 레이어(M-PHY)를 포함할 수 있으며, 또한 멀티 링크 매니저(MLM)를 더 포함할 수 있다. 또한, 제1 디바이스(720A) 및 제2 디바이스(730A) 각각은 디스플레이 장치를 포함할 수 있다.
호스트(710A), 제1 디바이스(720A) 및 제2 디바이스(730A)는 DSI 방식에 따라 서로 통신할 수 있다. 제1 디바이스(720A) 및 제2 디바이스(730A) 중 적어도 하나는 착탈 가능하게 연결될 수 있다. 새로운 디바이스가 연결되면, 전술한 실시예에들에 따라 데이터 처리 시스템(700A) 내에 구비되는 멀티 링크 매니저(MLM)의 정보가 업데이트될 수 있다.
한편, 도 17b는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 나타낸다. 도 17b를 참조하면, 데이터 처리 시스템(700B)는 호스트(710B), 제1 디바이스(720B) 및 제2 디바이스(730B)를 포함할 수 있다. 호스트(710B)는 다양한 종류의 호스트 장치로서, 예컨대 CSI(Camera Serial Interface) 호스트 장치(711B)를 포함할 수 있다. 또한, 호스트(710B)는 CSI 호스트 장치(711B)의 인터페이스 동작을 위한 디바이스 인터페이스(712B)를 포함할 수 있다. 본 발명의 실시예에 따라, 디바이스 인터페이스(712B)는 링크 레이어(LINK) 및 물리 레이어(M-PHY)를 포함할 수 있다. 또한, 디바이스 인터페이스(712B)는 멀티 링크 매니저(MLM)를 더 포함할 수 있다.
도 17b에 도시된 데이터 처리 시스템(700B) 또한 도 17a에서 설명된 바와 동일 또는 유사하게 동작할 수 있다. CSI 호스트 장치(711B)는 이미지 센서와 관련된 동작을 제어할 수 있으며, 제1 디바이스(720B) 및 제2 디바이스(730B) 각각은 이미지 센서를 포함할 수 있다. 또한, 제1 디바이스(720B) 및 제2 디바이스(730B) 각각은 링크 레이어(LINK), 물리 레이어(M-PHY) 및 멀티 링크 매니저(MLM)를 포함할 수 있으며, 만약 새로운 디바이스가 새로 연결되는 경우에는 데이터 처리 시스템(700B) 내에 구비되는 멀티 링크 매니저(MLM)의 정보가 업데이트될 수 있다.
도 18a,b는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다. 도 18a,b의 메모리 시스템은 전술한 임베디드 메모리일 수 있으며, 또는 메모리 카드일 수 있다.
도 18a를 참조하면, 메모리 시스템(800A)은 메모리 콘트롤러(810A) 및 메모리 장치(820A)를 포함할 수 있다. 메모리 콘트롤러(810A)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(820A)에 저장된 데이터를 독출하거나, 또는 메모리 장치(820A)에 데이터를 기록하도록 메모리 장치(820A)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(810A)는 메모리 장치(820A)에 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(820A)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(810A)와 메모리 장치(820A) 사이에서 송수신될 수 있다.
메모리 콘트롤러(810A)는 호스트와의 통신을 위한 호스트 인터페이스(811A)를 포함하고, 호스트 인터페이스(811A)는 전술한 실시예들에 따라 동작하는 링크 레이어(811A_1) 및 물리 레이어(811A_2)를 포함할 수 있다. 또한, 링크 레이어(811A_1)는 디바이스들의 연결 정보를 관리하는 멀티 링크 매니저(MLM)를 포함할 수 있다. 메모리 시스템(800A)은 다수 개의 포트들(미도시)을 포함할 수 있으며, 어느 하나의 포트를 통해 두 개 이상의 디바이스들이 다중 연결될 수 있다. 멀티 링크 매니저(MLM)는 메모리 시스템(800A)의 다수 개의 포트들 각각에 물리적 및 간접적으로 연결되는 디바이스들의 디바이스 ID 정보를 저장할 수 있다.
한편, 메모리 장치(820A)는 메모리 셀 어레이(821A)와 메모리 셀 어레이(821A)에 대한 데이터(DATA)의 독출 및 기록을 제어하는 제어 로직(822A)을 포함할 수 있다. 메모리 셀 어레이(821A)는 다수 개의 영역들을 포함할 수 있으며, 일 예로서 데이터 소거 단위로서의 셀 블록을 다수 개 포함할 수 있다.
한편, 도 18b는 변경 가능한 실시예로서, 메모리 시스템(800B)은 메모리 콘트롤러(810B) 및 메모리 장치(820B)를 포함할 수 있다. 메모리 콘트롤러(810B)는 멀티 링크 매니저(811B) 및 호스트 인터페이스(812B)를 포함할 수 있으며, 호스트 인터페이스(812B)는 링크 레이어 및 물리 레이어를 포함할 수 있다. 또한, 메모리 장치(820B)는 메모리 셀 어레이(821B) 및 제어 로직(822B)을 포함할 수 있다.
도 18b의 실시예에서는, 멀티 링크 매니저(811B)가 호스트 인터페이스(812B) 외부에 구비되는 예가 도시되며, 멀티 링크 매니저(811B)는 하드웨어적으로 구현되고, 메모리 콘트롤러(810B) 내의 중앙 처리 장치(미도시)에 의해 하드웨어적 또는 소프트웨어적으로 제어될 수 있다.
한편, 메모리 셀 어레이(821A, 821B)는 3 차원(3D) 메모리 셀 어레이일 수 있다. 상기 3D 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 셀 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 셀 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2012-0051138호 및 동 제2011-0204420호는 본 명세서에 인용 형식으로 결합된다.
도 19는 도 18의 메모리 셀 어레이의 어느 하나의 셀 블록을 구현하는 예를 나타내는 사시도이다.
도 19를 참조하면, 셀 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 19에서는, 셀 블록(BLK)이 2 개의 선택 라인들(GSL, SSL), 8 개의 워드 라인들(WL1 ~ WL8), 그리고 3 개의 비트 라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 ~ BL3)이 제공된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 메모리 시스템의 동작방법에 있어서,
    상기 메모리 시스템과 별개로 배치되는 제1 디바이스와의 연결 과정에서 상기 제1 디바이스의 연결 정보를 상기 메모리 시스템에서 수신하는 단계;
    상기 제1 디바이스의 연결 정보를 이용하여 상기 메모리 시스템에 구비되는 관리 테이블의 정보를 업데이트하는 단계; 및
    상기 제1 디바이스의 연결 정보를 포함하는 제1 패킷을 생성하여 상기 메모리 시스템에 기 연결되고 상기 메모리 시스템과 별개로 배치되는 제2 디바이스로 전송하는 단계를 구비하고,
    상기 제1 디바이스의 연결 정보는 상기 제1 디바이스의 ID 정보를 포함하고, 상기 제1 디바이스의 ID 정보는 상기 관리 테이블에 저장되며,
    상기 제1 패킷에 포함되는 상기 제1 디바이스의 연결 정보는 상기 제1 디바이스의 ID 정보를 포함하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  2. 제1항에 있어서,
    상기 기 연결된 제2 디바이스의 연결 정보를 포함하는 제2 패킷을 생성하여 상기 제1 디바이스로 전송하는 단계를 더 구비하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  3. 제2항에 있어서,
    상기 제2 디바이스의 연결 정보는 제2 디바이스 ID를 포함하는 것을 특징으로 하는 메모리 시스템의 동작방법.
  4. 제2항에 있어서,
    상기 메모리 시스템은 물리 레이어 및 링크 레이어를 포함하는 인터페이스를 구비하고, 상기 링크 레이어는 물리 어댑터 레이어, 데이터 링크 레이어 및 네트워크 레이어를 포함하며,
    상기 제1 및 제2 디바이스의 연결 정보들 각각은, 상기 물리 어댑터 레이어, 데이터 링크 레이어 및 네트워크 레이어 중 어느 하나의 레이어에서 상기 제1 패킷 또는 제2 패킷에 추가되는 것을 특징으로 하는 메모리 시스템의 동작방법.
  5. 제4항에 있어서,
    상기 관리 테이블은 상기 네트워크 레이어 내에 포함되는 것을 특징으로 하는 메모리 시스템의 동작방법.
  6. 제4항에 있어서,
    상기 관리 테이블은 상기 링크 레이어 외부의 별도의 레이어에 포함되는 것을 특징으로 하는 메모리 시스템의 동작방법.
  7. 제2항에 있어서,
    상기 제1 디바이스는 메모리 카드이고, 상기 제2 디바이스는 호스트이며, 상기 메모리 시스템은 상기 호스트와 물리적으로 연결되는 임베디드 메모리인 것을 특징으로 하는 메모리 시스템의 동작방법.
  8. 제2항에 있어서,
    상기 메모리 시스템은 상기 제1 디바이스 및 상기 제2 디바이스와 UFS 인터페이스에 따라 통신하는 UFS 메모리 시스템인 것을 특징으로 하는 메모리 시스템의 동작방법.
  9. 제1항에 있어서,
    상기 메모리 시스템은 물리 레이어 및 링크 레이어를 포함하는 인터페이스를 구비하고,
    상기 링크 레이어는 MIPI UniPro 및 MIPI LLI(Low Latency Interface) 중 어느 하나이고, 상기 물리 레이어는 MIPI M-PHY인 것을 특징으로 하는 메모리 시스템의 동작방법.
  10. 호스트를 포함하는 반도체 장치의 동작방법에 있어서,
    호스트의 제1 포트를 통해 임베디드 메모리와의 물리적 연결을 감지함에 따라, 상기 임베디드 메모리의 연결 정보를 수신하는 단계;
    상기 호스트의 연결 정보를 상기 임베디드 메모리로 전송하는 단계; 및
    외부의 메모리 시스템이 상기 임베디드 메모리에 물리적으로 연결됨에 따라, 상기 임베디드 메모리에서 생성된 상기 메모리 시스템의 연결 정보를 수신하는 단계를 구비하고,
    상기 호스트 내의 제1 관리 테이블에, 상기 메모리 시스템 및 상기 임베디드 메모리의 물리적 연결 순서에 관련된 정보가 저장되는 것을 특징으로 하는 반도체 장치의 동작방법.
  11. 제10항에 있어서,
    상기 제1 관리 테이블에, 상기 제1 포트에 대응하여 상기 메모리 시스템 및 임베디드 메모리의 아이디(ID) 정보가 더 저장되는 것을 특징으로 하는 반도체 장치의 동작방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 제1 관리 테이블에, 상기 메모리 시스템 및 상기 임베디드 메모리의 용량 정보, 속성 정보, 상태 정보, 제품 코드 및 벤더 버전 정보들 중에서 선택된 적어도 하나의 정보가 더 저장되는 것을 특징으로 하는 반도체 장치의 동작방법.
  14. 제10항에 있어서,
    상기 호스트는 메모리 인터페이스를 포함하고,
    상기 메모리 인터페이스는 물리 레이어 및 링크 레이어를 포함하고, 상기 링크 레이어는 물리 어댑터 레이어, 데이터 링크 레이어 및 네트워크 레이어를 포함하는 것을 특징으로 하는 반도체 장치의 동작방법.
  15. 제14항에 있어서,
    상기 메모리 시스템의 연결 정보를 수신하는 단계는, 상기 메모리 시스템의 연결 정보가 포함된 패킷을 수신하고,
    상기 메모리 인터페이스의 물리 어댑터 레이어에서, 상기 메모리 시스템의 아이디(ID) 정보가 추출되는 것을 특징으로 하는 반도체 장치의 동작방법.
  16. 제1 디바이스가 제2 디바이스에 연결됨에 따라, 상기 제1 디바이스가 상기 제2 디바이스의 ID 정보를 포함하는 패킷을 수신하는 단계;
    상기 제1 디바이스에 구비되는 제1 관리 테이블에 상기 제2 디바이스의 ID 정보를 업데이트하는 단계; 및
    상기 제1 디바이스가 상기 제2 디바이스에 기 연결된 하나 이상의 제3 디바이스들의 ID 정보를 포함하는 패킷을 수신하는 단계를 구비하고,
    상기 제1 관리 테이블에 상기 제2 디바이스 및 상기 하나 이상의 제3 디바이스들의 물리적 연결 순서에 관련된 정보가 저장되는 것을 특징으로 하는 스토리지 시스템의 통신 방법.
  17. 제16항에 있어서,
    상기 제1 관리 테이블에 상기 하나 이상의 제3 디바이스들의 ID 정보를 업데이트하는 단계를 더 구비하는 것을 특징으로 하는 스토리지 시스템의 통신 방법.
  18. 삭제
  19. 제16항에 있어서,
    상기 제2 디바이스가 상기 제1 디바이스의 ID 정보를 포함하는 패킷을 수신하는 단계; 및
    상기 제2 디바이스에 구비되는 제2 관리 테이블에 상기 제1 디바이스의 ID 정보를 업데이트하는 단계를 더 구비하는 것을 특징으로 하는 스토리지 시스템의 통신 방법.
  20. 제19항에 있어서,
    상기 제3 디바이스들이 상기 제1 디바이스의 ID 정보를 포함하는 패킷을 수신하는 단계를 더 구비하는 것을 특징으로 하는 스토리지 시스템의 통신 방법.
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