CN113806257A - 用于高速链路启动的存储设备以及包括该设备的存储系统 - Google Patents

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Abstract

一种通过多个通道连接到主机的存储设备的链路启动方法，包括在存储设备中执行初始化操作；通过所述多个通道中的连接的发送通道以及连接的接收通道来建立数据通信；通过存储设备的连接的发送通道向主机发送高速链接消息；以及基于由存储设备发送的高速链接，通过存储设备的连接的发送通道以及主机的连接的接收通道，在高速模式执行链路启动操作。

Description

用于高速链路启动的存储设备以及包括该设备的存储系统
相关申请的交叉引用
本申请要求于2020年6月17日提交韩国专利厅的韩国专利申请10-2020-0073919以及于2020年12月3日提交韩国专利厅的韩国专利申请10-2020-0167668的优先权，该等专利申请的全部公开内容以引用方式并入本文中。
技术领域
本发明构思的至少一些示例实施例涉及装置和方法，并且更具体地，涉及用于高速链路启动的存储设备以及包括所述存储设备的存储系统。
背景技术
存储系统包括主机和存储设备。主机通过各种标准接口例如通用闪存(UFS)接口、串行高级技术附件(SATA)接口、小型计算机小型接口(SCSI)、串行连接SCSI(SAS)以及嵌入式多媒体卡(eMMC)接口连接到存储设备。当存储系统用在移动设备中时，主机与存储设备之间的高速运行非常重要，并且主机与存储设备之间的快速链路启动是必要的。
发明内容
本发明构思的至少一些示例性实施例提供一种能够在存储设备与主机之间以高速模式执行链路启动的存储设备以及包括存储设备的存储系统。根据本发明构思的至少一些示例性实施例，通过多个通道连接到主机的存储设备的链路启动方法包括在存储设备中执行初始化操作；通过多个通道中的连接的发送通道以及连接的接收通道来建立数据通信；通过存储设备的连接的发送通道向主机发送高速链接消息；以及基于由存储设备发送的高速链接消息，通过存储设备的连接的发送通道以及主机的连接的接收通道，以高速模式执行链路启动操作。
根据本发明构思的至少一些示例性实施例，通过至少一个通道连接到存储设备的主机的链路启动方法包括：在主机中以高速模式执行初始化；通过至少一个通道中的连接的发送通道和连接的接收通道来建立数据通信；确定是否通过主机的连接的接收通道从存储设备接收到高速链接消息；识别通过其从存储设备接收高速链接消息的连接的接收通道，作为所述确定的结果；响应于识别通过其接收高速链接消息的连接的接收通道，通过存储设备的连接的发送通道以及主机的连接的接收通道在高速模式下执行链路启动操作。
根据本发明构思的至少一些示例性实施例，提供了一种存储设备，包括：互连部分，其包括至少一个接收器和至少一个发射器，所述互连部分通过连接在主机设备与存储设备之间的至少一个通道中的发送通道和接收通道来执行数据通信；非易失性存储器；以及存储控制器，其被配置成控制所述非易失性存储器，其中存储控制器还被配置成，至少一个发射器通过发送通道将高速链接消息发送到主机设备，并且被配置成，当在从高速链接消息的发送之后的设定时间内未通过接收通道从主机设备接收到低速链接消息时，基于高速链接，通过发送通道和接收通道以高速模式执行链路启动。
根据本发明构思的至少一些示例性实施例，提供了一种主机设备，包括：互连部分，包括至少一个接收器和至少一个发射器，其中所述互连部分通过连接在所述主机设备与存储设备之间至少有一个通道中的发送通道和接收通道来执行数据通信，并且主机设备被配置成当至少一个接收器确定是否通过接收通道从存储设备接收高速链接消息并且从存储设备接收高速链接消息作为上述确定的结果时，通过接收通道和发送通道以高速模式执行链路启动。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的示例性实施例的上述和其他特征和优势将更加明显。附图旨在描绘本发明构思的示例性实施例，并且不应被解释为限制权利要求书的预期范围。除非明确指出，否则附图不应视为按比例绘制。
图1是根据本发明构思的至少一些示例性实施例的存储系统的方框图；
图2是用于描述图1中的主机与存储设备之间的接口的图解；
图3是用于描述图2中的线路的状态的时序图；
图4是用于描述根据本发明构思的至少一些示例性实施例的通过存储设备的高速链接操作的图解；
图5是用于描述通过主机的高速链接操作的图解，作为图4的比较示例；
图6是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图；
图7是用于描述根据本发明构思的至少一些示例性实施例的存储系统的操作方法的图解；
图8是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图；
图9是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图；
图10是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图；
图11是用于描述根据本发明构思的至少一些示例性实施例的存储系统的操作方法的图解；
图12是用于描述根据本发明构思的至少一些示例性实施例的链路启动序列的信令图；
图13是应用根据本发明构思的至少一个示例性实施例的存储设备的系统的方框图；
图14是根据本发明构思的至少一个示例性实施例的通用闪存(UFS)系统的方框图；
图15A到图15C是用于描述UFS卡的形状因数的图解；
图16是根据本发明构思的至少一个示例性实施例的非易失性存储(NVM)储存器的方框图；
图17是根据本发明构思的至少一个示例实施例的NVM储存器的方框图；
图18是图17的存储器设备的方框图；
图19是用于描述根据本发明构思的至少一个示例性实施例的可应用于UFS设备的三维垂直NAND(3D V-NAND)结构的图解；以及
图20是根据本发明构思的至少一个示例性实施例的可应用于UFS设备的BVNAND结构的截面图。
具体实施方式
如本发明构思领域中的传统做法，就功能块、单元和/或模块而言来描述实施例，并且在附图中对实施例进行图示。所属领域技术人员应理解，这些块、单元和/或模块由可以使用基于半导体的制造技术或其他制造技术来形成的电子(或光学)电路，例如逻辑电路、分立元件、微处理器、硬连线电路、存储元件、布线连接等而物理地实现。在由微处理器或类似物实现的块、单元和/或模块的情况下，它们可以使用软件(例如，微代码)进行编程以执行本文所讨论的各种功能，并且可以可选地由固件和/或软件来驱动。替代地，每个块、单元和/或模块可以由专用硬件来实现，或者由执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关电路)的组合来实现。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以在物理上被分成两个或更多个相互作用和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
图1是根据本发明构思的至少一些示例性实施例的存储系统10的方框图。
参见图1，存储系统10可以包括主机20和存储设备30。主机20和存储设备30可以根据通用闪存(UFS)规范中定义的接口协议彼此连接，并且相应地，存储设备30可以是UFS存储设备，并且主机20可以是UFS主机。但是，本发明构思的至少一些示例性实施例不限于此，并且存储设备30和主机20可以根据各种标准接口彼此连接。
主机20可以控制存储设备30上的数据处理操作，例如，数据读取操作或数据写入操作。主机20可以指示能够处理数据的数据处理设备，例如中央处理单元(CPU)、处理器、微处理器或应用处理器(AP)。主机20可以执行操作系统(OS)和/或各种应用程序。根据本发明构思的至少一个示例性实施例，存储系统10可以被包括在移动设备中，并且主机20可以由AP来实现。根据本发明构思的至少一个示例性实施例，主机20可以由片上系统(SoC)来实现并且相应地，被嵌入在电子设备中。
尽管主机20和存储设备30在本实施例中被图示为包括多个概念上的硬件组件，但是本实施例不限于此，并且可以包括其他组件。主机20可以包括互连部分22和主机控制器24。互连部分22可以提供主机20与存储设备30之间的接口40。互连部分22可以包括物理层和链路层。互连部分22的物理层可以包括被配置成与存储设备30交换数据的物理组件，例如，包括至少一个发射器TX和至少一个接收器RX。主机20中的互连部分22可以包括例如四个发射器TX1到TX4以及四个接收器RX1到RX4。互连部分22的链路层可以管理数据的发送和/或组成，并且管理数据的完整性和错误。
存储设备30可以包括互连部分32、存储控制器34和非易失性存储器(NVM)36。存储控制器34可以响应于来自主机20的写入请求来控制NVM36，以便将数据写入NVM 36，或者响应于来自主机20的读取请求来控制NVM 36，以便读取存储在NVM 36中的数据。存储控制器34可以包括处理电路例如包括逻辑电路的硬件；执行软件的硬件/软件组合；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、处理器核、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等中的一者或多者。
互连部分32可以提供存储设备30与主机20之间的接口40。例如，互连部分32可以包括物理层和链路层。互连部分32的物理层可以包括被配置成与存储设备30交换数据的物理组件，例如，包括至少一个发射器TX和至少一个接收器RX。存储设备30中的互连部分32可以包括，例如，四个接收器RX1到RX4以及四个发射器TX1到TX4。互连部分32的链路层可以管理数据的发送和/或组成，并且管理数据的完整性和错误。
根据本发明构思的至少一个示例性实施例，当存储系统10是移动设备时，互连部分22和32的物理层可以由“M-PHY”规范定义，并且其链路层可以由“UniPro”规范定义。M-PHY和UniPro是移动行业处理器接口(MIPI)联盟提出的接口协议。互连部分22和32的每个链路层可以包括物理适配层，并且物理适配层可以控制物理层以管理数据的符号并管理功率。
包括在主机20中的互连部分22中的发射器TX以及包括在存储设备30中的互连部分32中的接收器RX可以形成一个通道，如图2所示。此外，包括在存储设备30中的互连部分32中的发射器TX以及包括在主机20中的互连部分22中的接收器RX也可以形成一个通道。本实施例示出，包括在主机20中的互连部分22中的发射器TX1到TX4以及接收器RX1到RX4的数量分别与包括在存储设备30中的互连部分32中的接收器RX1到RX4以及发射器TX1到TX4的数量相同。根据示例性实施例，包括在主机20中的互连部分22中的发射器TX和接收器RX的数量可以分别不同于包括在存储设备30中的互连部分32中的接收器RX和发射器TX的数量。此外，主机20的功能可以与存储设备30的功能不同。
主机20和存储设备30可以识别物理连接的通道，并且执行用于接收关于对方设备的信息的处理，例如，诸如链路启动等处理。主机20和存储设备30可以在交换数据之前执行链路启动序列(LSS)。通过执行LSS，主机20和存储设备30可以相互交换并且知道关于发射器TX和接收器RX的数量的信息、关于物理连接的通道的信息、关于对方设备的功能的信息等。完成LSS之后，可以将主机20和存储设备30设置成使得彼此稳定地交换数据的链接状态。
LSS可以在首次使用存储系统10时执行的初始化操作期间或在存储系统10的引导操作(booting operation)期间执行。另外，可以在针对链接状态的错误的恢复操作期间来执行LSS。由于LSS需要交换关于主机20和存储设备30的大量信息，因此可能花费较长时间来执行LSS。此外，当在低速(LS)模式下在主机20与存储设备30之间执行LSS时，可以花费更长的时间来执行链路启动操作。为缩短链路启动时间，主机20可以以高速(HS)模式执行链路启动操作。在HS模式下执行的链路启动操作也可以称为HS链路启动操作。
在一些例子中，主机20可以在存储设备30准备好执行链路启动操作之前向存储设备30发送HS链路启动消息，以便发起HS链路启动操作，因此，存储设备30可以不响应于HS链路启动消息。相应地，因为未从存储设备30接收到链路启动接收响应，主机20可以执行重试HS链路启动操作的重试操作(例如，通过重新发送HS链路启动消息)。由于主机20的重试操作，链路启动时间可能很长。相应地，如果存储设备30能够在完成初始化操作之后发送HS链路启动消息，如果该设施是可能的，存储设备30可以不等待来自主机20的HS链路启动消息，并且主机20可以执行HS链路启动操作而无需重试操作，因此可以缩短链路启动时间。
存储控制器34可以通过包括在互连部分32中的多个通道中的连接的发送通道和连接的接收通道执行数据通信。存储控制器34可以通过经由连接的发送通道发出激活周期或者激活周期和线路复位周期来执行控制，以便将HS链接消息发送到主机20。相应地，存储设备30可以在HS模式下执行与主机20的链路启动。
主机控制器24可以执行控制，以便通过包括在互连部分22中的多个通道中的连接的发送通道和连接的接收通道来执行数据通信。主机控制器24可以通过经由连接的接收通道接收激活周期或者激活周期和线路复位周期来执行控制，以便主机20执行HS链路启动操作。相应地，主机20可以在HS模式下执行与存储设备30的链路启动操作。主机控制器24可以包括处理电路，例如包括逻辑电路的硬件；执行软件的硬件/软件组合；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、处理器核、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等中的一者或多者。
NVM 36可以包括多个存储单元，并且多个存储单元可以是例如闪存单元。根据本发明构思的至少一个示例性实施例，多个存储单元可以是NAND闪存单元。但是，本发明构思的至少一些示例性实施例不限于此，并且在另一个实施例中，多个存储单元可以是电阻性存储单元，例如电阻性随机存取存储器(ReRAM或RRAM)存储单元、相变随机存取存储器(PRAM)存储单元或磁性随机存取存储器(MRAM)存储单元。
在一些实施例中，存储设备30可以由动态随机存取无存储器(DRAMless)设备来实现，并且DRAMless设备可以指示不包括DRAM高速缓存的设备。在该情况下，存储控制器34可以不包括DRAM控制器。例如，存储设备30可以将NVM 36的部分区域用作缓冲存储器。
在一些实施例中，存储设备30可以是嵌入在电子设备中的内部存储器。例如，存储设备30可以是嵌入式UFS存储器设备、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。然而，本发明构思的至少一些示例性实施例不限于此，并且存储设备30可以是NVM(例如，一次可编程只读存储器(OTPROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、掩码ROM或闪存ROM)。在一些实施例中，存储设备30可以是可拆卸地附接到电子设备的外部存储器。例如，存储设备30可以包括UFS存储卡、紧凑型闪存(CF)卡、安全数字(SD)卡、微型安全数字(Micro-SD)卡、微型安全数字(Mini-SD)卡、极限数字(xD)卡和记忆棒中的至少一种。
存储系统10可以由电子设备来实现，例如个人计算机(PC)、膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)或数字静物摄影机、数字摄像机、音频设备、便携式多媒体播放器(PMP)、个人导航设备或便携式导航设备(PND)、MP3播放器、手持游戏控制台或电子书。可替代地，存储系统10可以由各种类型的电子设备来实现，例如，诸如手表或头戴式显示器(HMD)等可穿戴设备。
图2是用于描述图1中的主机20与存储设备30之间的接口40的图解。将对在图2中的接口40中的通道、线路和链路的概念进行描述。在下文中，为了便于描述，将代表性地描述包括在图1的互连部分22和32中的多个发射器和接收器中的存储设备30中的互连部分32中的发射器TX1以及主机20中的互连部分22中的接收器RX1。
参照图2，接口40可以支持多个通道。每个通道是其上承载单向单信号信息的发送信道。通道可以包括发射器TX1、接收器RX1，以及在发射器TX1与接收器RX1之间的点对点互连线路。发射器TX1或接收器RX1具有一个与两个信号传输引脚匹配的差动输出或输入线路接口。引脚分别由指示差动信号的正节点的DP和指示差动信号的负节点的DN表示。一个选择性前缀TX或RX可以附接到引脚DP和DN中的每一个，以指示发射器引脚或接收器引脚。线路包括连接发射器TX1和接收器RX1的引脚的两个差动布线的配线。该配线是发送线路。
接口40在每个方向上包括至少一个通道。各个方向上的通道数量不必对称。链路可以包括在每个方向上的一个或多个通道以及被配置成提供双向数据传输功能的通道管理部分21和31。尽管图2中所示的通道管理部分21和31、主机控制器24和存储控制器34被单独地分离，但是本发明构思的至少一些示例性实施例不限于此，并且通道管理部分21和31可以分别包括在主机控制器24和存储控制器34中。
图3是用于描述图2中线路的状态的时序图。
参照图2和图3，线路可以具有几乎零差动线路电压的DIF-Z状态、具有负差动线路电压的DIF-N状态或者具有正差动线路电压的DIF-P状态。替代地，尽管未在图3中示出，线路可以具有指示高阻抗状态的DIF-Q状态，或者DIF-X状态，其既不是DIF-N状态也不是DIF-P状态。在本文中，差动线路电压可以由通过从连接到正节点的线路的电压中减去连接到负节点的线路的电压而获得的值来定义。
在发射器TX1与接收器RX1之间的线路中，当发射器TX1处于休眠状态(以下，被称为“HIBERN8状态”)时，接收器RX1可以将线路保持在DIF-Z状态，该休眠状态是超低功率的省电状态。在DIF-Z状态下从时间点T1到时间点T2的期间，线路处于HIBERN8状态。时间点T1与时间点T2之间的时间被称为休眠周期THIBERN8。
在时间点T2，发射器TX1可以将线路转换为DIF-N状态，以便发出从HIBERN8状态退出的信号。在此情况下，接收器RX1可以检测到线路的DIF-N状态，并且知道发射器TX1和接收器RX1这两者的链路均已准备好被使用，并且发射器TX1和接收器RX1均将从HIBERN8状态退出。时间点T2和时间点T3之间的时间，其中线路处于DIF-N状态被称为激活周期TACTIVATE。根据本发明构思的至少一个示例性实施例，激活周期TACTIVATE的长度可以小于约0.9ms。在另一个实施例中，激活周期TACTIVATE的长度可以小于约1.6ms。
例如，当线路的激活周期TACTIVATE的长度小于0.9ms时，发射器TX1和接收器RX1可以进入HS模式HS-MODE。当线路的激活周期TACTIVATE的长度是0.9ms或以上时，发射器TX1和接收器RX1可以进入LS模式LS-MODE。LS模式LS-MODE可以对应于脉冲宽度调制(PWM)模式。
在时间点T3，发射器TX1可以将线转换到DIF-P状态，以便发出线路复位操作的信号。在此情况下，接收器RX1可以检测到线路的DIF-P状态，并且知道发射器TX1和接收器RX1均准备好进行线路复位操作并执行线路复位操作。时间点T3与时间点T4之间的时间，其中线路处于DIF-P状态被称为线路复位周期TLINE-RESET。根据本发明构思的至少一个示例性实施例，线路复位周期TLINE-RESET的长度可以是约3.1ms或以上。
图4是用于描述根据本发明构思的至少一些示例实施例的通过存储设备30的HS链接操作的图解。
参照图4，当检测到根据存储系统10的引导的加电(power-up)时，存储设备30可以执行初始化操作400。存储设备30的初始化操作400可以包括读取存储在存储设备30中所包括的NVM 36中的初始化信息，并且将所读取的初始化信息设置在配置寄存器中。例如，初始化信息可以包括关于是否禁止编程/丢弃的保护信息(例如，非易失性存储器的数据的存储或擦除)、用于在操作模式下微调工作电压电平的微调数据、用于修复故障位线的列修复信息、有关包括坏存储单元的坏块的信息等。微调数据是不仅用于配置NVM 36的操作模式(例如，读取操作、编程操作和丢弃操作)中的电压调整的数据，而且还用于配置感测放大器或页面缓冲器的调整、基准单元的优化等的数据。
存储设备30可以在完成初始化操作400之后执行线路复位操作410。线路复位操作410可以包括：复位连接的通道的发射器TX，并且向主机20发送线路复位消息，该消息包括指示发射器TX被复位的信息。主机20可以接收从存储设备30发送的线路复位消息，并且执行线路复位操作412。线路复位操作412可以包括：复位连接的通道的接收器RX；以及向存储设备30发送线路复位消息，该消息包括指示接收器RX被复位的信息。线路复位操作410和412可以包括将互连部分32和22的物理层的所有属性复位或清除为默认值。存储设备30和主机20可以彼此交换线路复位信息(例如，经由线路复位消息)。
存储设备30可以执行线路复位操作410，然后执行HS链接操作420，其包括发送HS链接消息到主机20的消息。主机20可以接收由存储设备30发送的HS链接消息，并且执行HS操作422，其包括在HS模式下执行LSS，包括与存储设备30的触发事件的交换、功能信息交换、控制帧交换等。下文将参照图12描述LSS。如在图12中更详细地示出的，主机20与存储设备30之间的LSS操作包括主机设备20和存储设备30中的每一者执行多种操作，包括例如发送和接收多个消息(例如，包括原语的触发事件)。在本说明书中，在主机设备20处执行的链接操作(例如，HS链接操作422)是指由主机设备20执行的存储设备30与主机20之间的LSS的一部分，并且由存储设备30执行的链接操作(例如，HS链接操作420)是指由存储设备30执行的存储设备30与主机20之间的LSS的一部分。
当由存储设备30执行HS链接操作时，存储设备30与主机20之间的链路启动时间TLS1表示为从存储设备30的线路复位操作410的开始时间点到主机20的HS链接操作422的结束时间点。由存储设备30的链路启动时间TLS1可以相对地小于图5中的由主机20的链路启动时间TLS2。如图5所示，通过主机20的在主机20与存储设备30之间的链接可能需要相对较长的时间。
图5是用于描述通过主机20的HS链接的图解，作为图4的比较示例。
参照图5，主机20可以执行第一线路复位操作510。第一线路复位操作510可以包括：复位连接的通道的发射器TX；以及向存储设备30发送线路复位消息，其包括指示发射器TX被复位的信息。在执行线路复位操作510之后，主机20可以执行第一HS链接操作520。第一HS链接操作520可以包括向存储设备30发送HS链接消息。主机20可以发送第一HS链接消息，然后预期在HS模式下与存储设备30参与LSS。但是，当主机20在第一线路复位操作510和第一HS链接操作520期间分别向存储设备30发送第一线路复位消息和第一HS链接消息时，存储设备30可能正在执行初始化操作500。也就是说，主机20可以在主机20不知道存储设备30是否已经完成初始化操作500的状态下，和/或在存储设备30尚未准备好执行链路启动操作的状态下执行第一线路复位操作510和第一HS链接操作520。
当在第一HS链接操作520期间发送第一HS链接消息之后经过没有执行与存储设备30的链路启动操作的超时周期TTIMEOUT时，主机20可以执行在第二线路复位操作530期间发送第二线路复位消息和在第二HS链接操作540期间发送第二HS链接消息的重试操作。存储设备30可以接收第二线路复位消息和第二HS链接消息，并且在HS模式下执行LSS，此LSS包括与主机20的触发事件交换、功能信息交换、控制帧交换等。
当由主机20执行HS链接操作时，主机20与存储设备30之间的链路启动时间TLS2表示为从主机20的第一线路复位操作510的开始时间点到存储设备30的第二HS链接操作542的结束时间点。通过主机20的链路启动时间TLS2可以相对地大于图4中的存储设备30的链路启动时间TLS1。
图6是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图。将参照图6来描述图1所示存储系统10中的存储设备30的操作。
参照图1、图2、图3和图6，在操作S610中，当检测到根据存储系统10的引导的加电时，存储设备30可以执行初始化操作。在初始化操作中，存储设备30可以读取存储在NVM 36中的初始化信息，并将所读取的初始化信息设置在配置寄存器中。
在操作S610中执行初始化信息之后，存储设备30可以执行HS链接操作，此操作可以包括在操作S620中通过连接的发送通道发送到主机20的HS链接消息。
在操作S630中，存储设备30可以确定是否通过连接的接收通道接收到LS链接消息。所述确定可以包括：确定接收是在激活周期TACTIVATE中还是线路复位周期TLINE-RESET中执行，其中在该激活周期TACTIVATE中连接的接收通道的线路处于从DIF-Z状态开始的DIF-N状态，并且在该线路复位周期TLINE-RESET中线路处于处于DIF-P状态；以及线路复位周期TLINE-RESET的长度是第一时间还是以上。例如，第一时间可以设置为约3.1ms。
作为操作S630中的确定的结果，当通过连接的接收通道接收到LS链接消息时，存储设备30可以进行到操作S660和S670。存储设备30可以在操作S660中被初始化为LS模式状态，然后在操作S670中以LS模式执行LSS。此后，存储设备30可以处于与主机20LS链接状态。
作为操作S630中的确定的结果，当未通过连接的接收通道接收到LS链接消息时，存储设备30可以进行到操作S640和S650。在操作S640中，存储设备30可以在HS模式下执行与主机20的LSS。在操作S650中，存储设备30可以确定与主机20的HS链接状态是否成功(例如，确定主机20与存储设备30之间的HS模式LSS是否已经成功启动)，并且作为确定的结果，当与主机20的HS链接状态不成功时，存储设备30可以进行到操作S620以重试向主机20发送HS链接消息。
在本实施例中，在以PWM模式执行的LS模式的链路启动中，当通过通道(连接的发送通道或连接的接收通道)在存储设备30与主机20之间交换用于链路启动所需的信息时，指示链路启动所需的信息的位可以由通过通道发送的信号的脉冲宽度表示。在PWM模式下的LS模式链路启动中，可以应用归零(RZ)方案，其中通过通道发送的信号的两个逻辑高电平周期之间必然存在逻辑低电平周期。
与LS模式链路启动不同，在HS模式链路启动中，指示用于链路启动所需的信息的位可以由通过通道发送的信号的逻辑电平表示。在HS模式链路启动中，可以应用不归零(NRZ)方案，其中即便逻辑高电平周期是连续的，两个周期之间也不必存在逻辑低电平周期。相应地，可以以比LS链路启动操作更高的速度执行HS链路启动操作。
图7是根据本发明构思的至少一些示例性实施例的用于描述存储系统的操作方法的图解。
参照图6和图7，在操作S620中，当存储设备30正在执行包括将HS链路启动消息发送到主机20以尝试在主机20处发起HS链接操作的HS链接操作时，主机20可以执行LS链接操作，包括在操作S700中通过连接的发送通道向存储设备30发送LS链接消息。例如，如图7所示，当存储设备30尝试与主机20参与HS链路启动操作(例如，HS模式LSS)中时，主机20可能正在尝试参与与存储设备30的LS链路启动操作(例如，LS模式LSS)中。在该情况下，主机20可以执行LS链接操作，包括发送包括LS链路启动原语LS_LinkStartUp.ind的LS链接消息到存储设备30，以尝试在存储设备30处发起LS链接操作，以使得主机20和存储设备30可以一起参与LS模式LSS。主机20可以通过在LSS的第一触发事件TRG_UPR0(图12)上携带LS链路启动原语LS_LinkStartUp.ind来发送LS链路启动原语LS_LinkStartUp.ind。
主机20可以通过所有发送通道来发送包括LS链路启动原语LS_LinkStartUp.ind的第一触发事件TRG_UPR0。主机20可以连续地发送第一触发事件TRG_UPR0，直到连接到存储设备30的通道，例如可用接收通道接收第一触发事件TRG_UPR0。在操作S630中，存储设备30可以通过连接的接收通道来接收从主机20发送的第一触发事件TRG_UPR0中所包括的LS链路启动原语LS_LinkStartUp.ind。
存储设备30可以接收具有优先级的主机20的LS链路启动原语LS_LinkStartUp.ind，在操作S660中将其初始化为LS模式状态，并且在操作S670中以LS模式执行LSS。
图8是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图。将参照图8来描述图1所示存储系统10中的存储设备30的操作。
参考图8，与图6相比，区别在于存储设备30在操作S830中确定连接的通道的线路处于DIF-N状态的激活周期TACTIVATE的长度是否小于第二时间THS。下文中将参照图6来进行描述，不再重复。
在操作S830之前，连接到存储设备30的通道的线路可以不处于DIF-N状态，例如可以处于DIF-Z状态。第二时间THS可以是例如0.9ms。根据一个示例性实施例，第二时间THS可以被设置成不同于0.9ms。例如，第二时间THS可以具有小于0.9ms的值或者具有大于0.9ms的值(例如1.6ms)。
作为操作S830中的确定的结果，当连接的通道的激活周期TACTIVATE的长度是第二时间THS或以上时，存储设备30可以进行到操作S660和S670。
作为操作S830中的确定的结果，当连接的通道的激活周期TACTIVATE的长度小于第二时间THS时，存储设备30可以进行到操作S640和S650。
图9是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图。将参照图9来描述图1所示存储系统10中的主机20的操作。
参照图1、图2和图9，在操作S910中，主机20可以被初始化为HS模式状态并且待机。在操作S920中，主机20可以确定是否通过连接的接收通道从存储设备30接收到HS链接消息。该确定可以包括：确定是在激活周期TACTIVATE中还是线路复位周期TLINE-RESET中执行接收，在该激活周期TACTIVATE中连接的接收通道的线路处于从DIF-Z状态的DIF-N状态，在该线路复位周期TLINE-RESET中线路处于DIF-P状态；以及线路复位周期TLINE-RESET的长度是第一时间还是以上。例如，第一时间可以设置为约3.1ms。
作为操作S920中的确定的结果，当通过连接的接收通道接收到HS链接消息时，主机20可以进行到操作S930和S940。在操作S930中，主机20可以在HS模式下执行与存储设备30的LSS。在操作S940中，主机20可以确定与存储设备30的HS链接状态是否成功(例如，确定主机20与存储设备30之间的HS模式LSS是否已经成功发起)。作为操作S940中的确定的结果，当与存储设备30的HS链接状态是成功时，主机20可以处于与存储设备30的HS链接状态。作为操作S940中的确定的结果，当与存储设备30的HS链接状态是不成功时，主机20可以进行到操作S910以在HS模式状态下待机。
作为操作S920中的确定的结果，当通过连接的接收通道未接收到HS链接消息时，主机20可以进行到操作S950和S960。主机20可以尝试LS链接操作，其中可以包括在操作S950中发送到存储设备30的LS链接消息，以尝试在存储设备30处发起LS链接操作，使得主机20和存储设备30可以在操作S960中一起参与LS模式LSS。此后，主机20可以处于与存储设备30的LS链接状态。
图10是根据本发明构思的至少一些示例性实施例的存储系统的操作方法的流程图。将参照图10来描述图1所示存储系统10中的主机20的操作。
参照图10，与图9相比，区别在于主机20在操作S1020中确定是否通过连接的通道接收到HS链路启动原语HS_LinkStartUp.ind。下文中将参照图9进行描述，不再重复。
主机20可以在操作S910中在HS模式状态下待机，并且在操作S1020中确定是否通过连接的通道接收到HS链路启动原语HS_LinkStartUp.ind。HS链路启动原语HS_LinkStartUp.ind可以从存储设备30发送到主机20，并且指示主机20正在执行HS链接操作并且正在尝试在存储设备30处发起HS链接操作，使得主机20和存储设备30可以一起参与HS模式LSS。
作为操作S1020中的确定的结果，当接收到HS链路启动原语HS_LinkStartUp.ind时，主机20可以知道存储设备30将尝试HS链接操作。之后，在操作S930中，主机20可以在HS模式下执行与存储设备30的LSS。
作为操作S1020中的确定的结果，当未接收到HS链路启动原语HS_LinkStartUp.ind时，主机20可以知道存储设备30具有可能不包括尝试HS链接操作的产品规格。之后，主机20可以尝试LS链接操作，其中可以包括在操作S950中向存储设备30发送LS链接消息，以便在操作S960中以LS模式发起在LSS中存储设备30的参与。
图11是根据本发明构思的至少一些示例性实施例的用于描述存储系统的操作方法的图解。
参照图10和图11，在存储系统10中释放低电平激活的复位信号RESET_n，并且连接到主机20的通道的线路处于DIF-Z状态的HIBERN8状态。在操作S910中，主机20可以从HIBERN8状态退出、被初始化为HS模式状态，并且待机。在操作S1020中，主机20可以确定是否在从复位信号RESET_n的释放开始的第三时间THS-DEVICE-INITIAL内从存储设备30接收到HS链路启动原语HS_LinkStartUp.ind。第三时间THS-DEVICE-INITIAL可以被设置成存储设备30被初始化为HS模式状态所花费的时间。也就是说，可以在第三时间THS-DEVICE-INITIAL内将存储设备30初始化为HS模式状态，并尝试HS链接操作。例如，第三时间THS-DEVICE-INITIAL可以设置成约10ms。
存储设备30可以通过所有发送通道来发送包括HS链路启动原语HS_LinkStartUp.ind的第一触发事件TRG_UPR0。存储设备30可以连续地发送第一触发事件TRG_UPR0，直到连接到主机20的通道(例如，可用接收通道)接收到第一触发事件TRG_UPR0。在操作S1020中，主机20可以通过连接的接收通道来接收从存储设备30发送的第一触发事件TRG_UPR0中所包括的HS链路启动原语HS_LinkStartUp.ind。
当在操作S1020中没有通过连接的通道接收到HS链路启动原语HS_LinkStartUp.ind时，主机20可以在操作S950中通过经由所有发送通道将发送到存储设备30的LS链接消息来尝试执行低速(LS)链接操作。LS链接消息可以包括第一触发事件TRG_UPR0，该事件可以包括LS链路启动原语LS_LinkStartUp.ind。主机20可以连续地发送第一触发事件TRG_UPR0，直到连接到存储设备30的通道(例如可用接收通道)接收第一触发事件TRG_UPR0。
在操作S960和S1100中，存储设备30可以接收包括LS链路启动原语LS_LinkStartUp.ind的第一触发事件TRG_UPR0，并且以LS模式执行与主机20的LSS。
图12是用于描述根据本发明构思的至少一些示例性实施例的LSS的信令图。图12中的LSS在多阶段握手模式中执行，在该多阶段握手模式中，连接的通道(例如可用通道)交换UniPro触发事件以双向建立初始链路通信。
参照图1、图2和图12，在操作S1210中，存储设备30可以生成执行线路复位操作，其中包括将连接的通道的发射器TX复位，并且发送线路复位消息LINE-RESET，该消息包括指示发射器TX被复位的信息。主机20可以接收从存储设备30发送的线路复位消息LINE-RESET、执行包括复位连接的通道的接收器RX的线路复位操作，并且发送包括指示接收器RX被复位的信息的线路复位消息LINE-RESET。线路复位操作可以包括将互连部分32和22的物理层的所有属性复位或清除为默认值。存储设备30和主机20可以彼此交换线路复位信息(例如，经由线路复位消息)。操作S1210可以被称为线路复位阶段。在执行线路复位阶段S1210之后，LSS可以开始。
LSS可以由某些阶段定义。LSS可以为每个阶段使用触发事件，并且每个触发事件可以被发送多次。
在LSS的第一阶段S1220中，LSS可以发现连接的通道。为此，存储设备30可以通过所有发送通道来发送第一触发事件TRG_UPR0。存储设备30可以执行HS链接操作，该操作可以包括连续发送第一触发事件TRG_UPR0，直到连接到主机20的通道(例如可用接收通道)接收到第一触发事件TRG_UPR0。从存储设备30发送的第一触发事件TRG_UPR0可以包括存储设备30的发送通道的物理通道编号，通过该物理通道编号发送对应的触发。此外，从存储设备30发送的第一触发事件TRG_UPR0可以包括HS链路启动原语HS_LinkStartUp.ind，以尝试并发起LSS中主机20的参与。
此外，在第一阶段S1220中，主机20可以通过所有发送通道来发送第一触发事件TRG_UPR0。主机20可以连续地发送第一触发事件TRG_UPR0，直到连接到存储设备30的通道(例如可用接收通道)接收第一触发事件TRG_UPR0。从主机20发送的第一触发事件TRG_UPR0可以包括主机20的发送通道的物理通道编号，通过该物理通道编号发送对应的触发。
在LSS的第二阶段S1230中，LSS可以重新对准数据通道。为此，存储设备30可以通过所有发送通道来发送第二触发事件TRG_UPR1。存储设备30可以连续地发送第二触发事件TRG_UPR1，直到连接到主机20的通道(例如可用接收通道)接收到第二触发事件TRG_UPR1。从存储设备30发送的第二触发事件TRG_UPR1可以包括关于存储设备30的连接的发送通道的信息。
此外，在第二阶段S1230中，主机20可以通过所有发送通道来发送第二触发事件TRG_UPR1。主机20可以连续地发送第二触发事件TRG_UPR1，直到连接到存储设备30的通道(例如可用接收通道)接收到第二触发事件TRG_UPR1。从主机20发送的第二触发事件TRG_UPR1可以包括关于主机20的连接的发送通道的信息。
在LSS的第三阶段S1240中，LSS可以在互连部分32和22的物理层的属性上反映存储设备30与主机20之间有多少个连接的通道，例如可用通道。为此，存储设备30可以通过连接的发送通道(例如可用发送通道)来发送第三触发事件TRG_UPR2。存储设备30可以连续地发送第三触发事件TRG_UPR2，直到连接到主机20的接收通道(例如可用接收通道)接收到第三触发事件TRG_UPR2。从存储设备30发送的第三触发事件TRG_UPR2可以包括与存储设备30的连接的发送通道相关的逻辑通道编号。
此外，在第三阶段S1240中，主机20可以通过连接的发送通道(例如可用发送通道)来发送第三触发事件TRG_UPR2。主机20可以连续地发送第三触发事件TRG_UPR2，直到连接到存储设备30的接收通道(例如可用接收通道)接收到第三触发事件TRG_UPR2。从主机20发送的第三触发事件TRG_UPR2可以包括与主机20的连接的发送通道相关的逻辑通道编号。
当执行LSS的第三阶段S1240时，存储设备30和主机20可以具有与可用通道相关的匹配逻辑通道编号。在该时间点，存储设备30和主机20可以结束LSS并且执行功能交换。
在操作S1250中，存储设备30和主机20可以彼此交换关于对方设备的功能CAP的信息并且知道所交换的信息，以传达互连部分32和22的架构要求。互连部分32和22的架构要求可以包括例如带宽、定时器、变速传动装置、终止/取消终止(例如，恢复)和加扰。操作S1250可以被称为功能交换阶段。当执行功能交换阶段S1250时，通过互连部分32和22收集关于对方设备的功能CAP的信息，并且可以根据所收集的功能信息来设置互连部分32和22的物理层的属性。
在操作S1260中，存储设备30和主机20可以彼此交换控制帧AFC以提供可靠的数据链路。为此，存储设备30和主机20可以将初始数据帧发送到对方设备，并且已经接收到数据帧的设备可以将控制帧AFC发回给已经发送数据帧的设备。控制帧AFC可以被配置成不同于数据帧，并且可以被用于允许发送设备知道明确接收，并且可以用于通知发送设备可用数据链路层的缓冲空间。
图13是应用根据本发明构思的至少一个示例性实施例的存储设备的系统1000的方框图。图13的系统1000基本上可以是移动系统，例如便携式通信终端(移动电话)、智能电话、平板PC、可穿戴设备、医疗设备或物联网(IoT)设备。但是，图13的系统1000不一定限于移动系统，并且可以是PC、膝上型计算机、服务器、媒体播放器或诸如导航设备等汽车设备。下文中，附于附图标记的下标(例如，1200a中的a以及1300a中的a)用于区分被配置成执行相同设施的多个电路。
参照图13，系统1000可以包括主处理器1100、存储器1200a和1200b以及存储设备1300a和1300b，并且可以进一步包括图像捕获设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、供电设备1470和连接接口1480中的一者或多者。
主处理器1100可以控制系统1000的一般操作，并且更具体地，控制系统1000中所包括的其他组件的操作。主处理器1100可以由通用处理器、专用处理器、AP等实现。
主处理器1100可以包括一个或多个CPU核1110，并且可以进一步包括控制器1120，其被配置成控制存储器1200a和1200b以及/或者存储设备1300a和1300b。根据一个实施例，主处理器1100可以进一步包括加速器块1130，其是被配置成执行(诸如人工智能(AI)数据计算)HS数据计算的专用电路。加速器块1130可以包括图形处理单元(GPU)、神经处理单元(NPU)、数据处理单元(DPU)等，并且可以由物理上独立于主处理器1100中的其他组件的单独芯片来实现。
存储器1200a和1200b可以用作系统1000的主存储器设备，并且可以包括易失性存储器，例如静态随机存取存储器(SRAM)和/或DRAM，或者可以包括NVM，例如闪存、PRAM和/或RRAM。存储器1200a和1200b可以与主处理器1100实现于相同的封装中。
存储设备1300a和1300b可以用作存储数据的非易失性存储设备，而无论是否向其供电，并且可以具有比存储器1200a和1200b相对更大的存储容量。存储设备1300a和1300b可以包括存储控制器1310a和1310b以及分别在存储控制器1310a和1310b的控制下存储数据的NVM储存器1320a和1320b。NVM储存器1320a和1320b可以包括二维(2D)或三维(3D)结构或另一种类型的NVM，例如PRAM和/或RRAM的V-NAND闪存。
存储设备1300a和1300b可以被包括在与主处理器1100物理上分离的系统1000中，或者可以与主处理器1100实现于相同的封装中。此外，存储设备1300a和1300b可以具有诸如存储卡形状的形状，以通过诸如下文将描述的连接接口1480等接口而可拆卸地耦合到系统1000中的其他组件。存储设备1300a和1300b可以是对其应用诸如UFS协议等标准协议的设备，但是不必限于此。
图像捕获设备1410可以捕获静止图像或运动图像，并且可以包括摄像机、摄像机-录象机和/或网络摄像机等。
用户输入设备1420可以从系统1000的用户接收各种类型的数据，并且可以包括触摸板、小键盘、键盘、鼠标、麦克风等。
传感器1430可以感测可以从外部获得的各种类型的物理量，并且将感测到的物理量转换为电信号。传感器1430可以包括温度传感器、压力传感器、照明传感器、位置传感器、加速度传感器、生物传感器、陀螺仪等。
通信设备1440可以根据各种通信协议在系统1000与系统1000外部的其他设备之间执行信号发送和接收。通信设备1440可以使用天线、收发器、调制解调器等来实现。
显示器1450和扬声器1460可以用作被配置成分别向系统1000的用户输出视觉信息和听觉信息的输出设备。
供电设备1470可以适当地转换从系统1000中的电池(未示出)和/或外部电源供应的电力，并且将转换后的电力供应给系统1000中的每个组件。
连接接口1480可以提供系统1000与连接到系统1000的外部设备之间的连接，以向系统1000发送数据并且从系统1000接收数据。连接接口1480可以通过各种接口方案来实现，例如高级技术附件(ATA)接口、串行ATA(SATA)接口、外部SATA(e-SATA)接口、小型计算机小型接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)接口、PCI Express(PCIe)接口、NVM Express(NVMe)接口、电气与电子工程师协会(IEEE)1394接口、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、UFS接口、嵌入式UFS(eUFS)接口和紧凑型闪存(CF)卡接口。
图14是根据本发明构思的至少一个示例性实施例的UFS系统2000的方框图。UFS系统2000是符合联合电子设备工程委员会(JEDEC)所发布的UFS标准的系统，并且可以包括UFS主机2100、UFS设备2200和UFS接口2300。对图13的系统1000的以上描述也可以在与以下参照图14进行的描述不冲突的范围内应用于图14的UFS系统2000。
参照图14，UFS主机2100和UFS设备2200可以通过UFS接口2300彼此连接。当图13的主处理器1100是AP时，UFS主机2100可以被实现为AP的一部分。UFS主机控制器2110和主机存储器2140可以分别对应于图13的主处理器1100中的控制器1120以及存储器1200a和1200b。UFS设备2200可以对应于图13的存储设备1300a和1300b，并且UFS设备控制器2210和NVM储存器2220可以分别对应于图13的存储控制器1310a和1310b以及NVM储存器1320a和1320b。
UFS主机2100可以包括UFS主机控制器2110、应用程序2120、UFS驱动器2130、主机存储器2140和UFS互连(UIC)层2150。UFS设备2200可以包括UFS设备控制器2210、NVM储存器2220、储存器接口2230、设备存储器2240、UIC层2250和调节器2260。NVM储存器2220可以包括多个储存单元2221，并且储存单元2221可以包括2D或3D结构的V-NAND闪存或者另一种类型的NVM(诸如PRAM和/或RRAM)。UFS设备控制器2210和NVM储存器2220可以通过储存器接口2230彼此连接。储存器接口2230可以被实现为符合诸如切换(toggle)或开放NAND闪存接口(ONFI)协议等标准协议。
应用程序2120可以指示预期与UFS设备2200通信以使用UFS设备2200的设施的程序。应用程序2120可以向UFS驱动器2130发送针对UFS设备2200的输入或来自UFS设备2200的输出的输入输出请求(IOR)。IOR可以指示数据读取请求、数据写入请求、数据丢弃请求等，但是不必限于此。
UFS驱动器2130可以通过UFS-主机控制器接口(HCI)来管理UFS主机控制器2110。UFS驱动器2130可以将应用程序2120所生成的IOR翻译为UFS标准定义的UFS命令，并且将翻译后的UFS命令发送到UFS主机控制器2110。一个IOR可以被翻译成多个UFS命令。UFS命令基本上可以是由SCSI标准定义的命令，但也可以是UFS标准专用命令。
UFS主机控制器2110可以通过UIC层2150和UFS接口2300将由UFS驱动器2130翻译的UFS命令发送到UFS设备2200中的UIC层2250。在此过程中，UFS主机控制器2110中的UFS主机寄存器2111可以充当命令队列(CQ)。
UFS主机2100中的UIC层2150可以包括MIPI M-PHY 2151和MIPI UniPro 2152，而UFS设备2200中的UIC层2250也可以包括MIPI M-PHY 2251和MIPI UniPro 2252。
UFS接口2300可以包括通过其发送基准时钟信号REF_CLK的线路、通过其发送针对UFS设备2200的硬件复位信号RESET_n的线路、通过其发送差动输入信号对DIN_T和DIN_C的一对线路，以及通过其发送差动输出信号对DOUT_T和DOUT_C的一对线路。
从UFS主机2100提供给UFS设备2200的基准时钟信号REF_CLK的频率值可以是以下四个值中的一者，例如19.2MHz、26MHz、38.4MHz和52MHz，但不必限于此。即使在操作期间，例如，即使在UFS主机2100与UFS设备2200之间发送和接收数据时，UFS主机2100也可以改变基准时钟信号REF_CLK的频率值。UFS设备2200可以通过使用锁相环(PLL)等从从UFS主机2100接收的基准时钟信号REF_CLK来生成各种频率的时钟信号。此外，UFS主机2100可以基于基准时钟信号REF_CLK的频率值来设置UFS主机2100和UFS设备2200之间的数据速率值。也就是说，可以根据基准时钟信号REF_CLK的频率值来确定数据速率的值。
UFS接口2300可以支持多个通道，并且每个通道可以通过差动对来实现。例如，UFS接口2300可以包括一个或多个接收通道以及一个或多个发送通道。在图14中，经由其发送差动输入信号对DIN_T和DIN_C的一对线路可以形成接收通道，并且经由其发送差动输出信号对DOUT_T和DOUT_C的一对线路可以形成发送通道。尽管图14示出一个发送通道和一个接收通道，但是发送通道的数量和接收通道的数量可以变化。
接收通道和发送通道可以以串行通信方案发送数据，并且UFS主机2100与UFS设备2200之间的全双工通信可以通过接收通道与发送通道分离的结构来执行。也就是说，即便在通过接收通道从UFS主机2100接收数据的同时，UFS设备2200也可以通过发送通道向UFS主机2100发送数据。此外，控制数据例如从UFS主机2100到UFS设备2200的命令，以及要在UFS设备2200中的NVM储存器2220中存储或读取的用户数据可以通过同一通道发送。因此，除了接收通道和发送通道之外，不必在UFS主机2100与UFS设备2200之间进一步提供用于数据传输的单独通道。
UFS设备2200中的UFS设备控制器2210通常可以控制UFS设备2200的操作。UFS设备控制器2210可以通过逻辑单元(LU)2211(其是逻辑数据储存单元)来管理NVM储存器2220。LU 2211的数量可以是8，但不限于此。UFS设备控制器2210可以包括闪存转换层(FTL)，并且可以通过使用FTL的地址映射信息将从UFS主机2100发送的逻辑数据地址(例如，逻辑块地址(LBA))翻译为物理数据地址(例如，物理块地址(PBA))。在UFS系统2000中用于存储用户数据的逻辑块可以具有一定范围的大小。例如，根据本发明构思的至少一些示例性实施例，逻辑块的最小大小可以被设置成4KB。
当通过UIC层2250将来自UFS主机2100的命令输入到UFS设备2200时，UFS设备控制器2210可以根据输入的命令执行操作，并且在操作完成时向UFS将完成响应发送到UFS主机2100。
例如，当UFS主机2100期望将用户数据存储在UFS设备2200中时，UFS主机2100可以向UFS设备2200发送数据写入命令。当从UFS设备2200接收到指示已准备好接收用户数据的传送就绪(ready-to-transfer)响应时，UFS主机2100可以将用户数据发送到UFS设备2200。UFS设备控制器2210可以基于FTL的地址映射信息将接收到的用户数据临时存储在设备存储器2240中，并且将临时存储在设备存储器2240中的用户数据存储在NVM储存器2220的选定位置中。
作为另一示例，当UFS主机2100期望读取存储在UFS设备2200中的用户数据时，UFS主机2100可以向UFS设备2200发送数据读取命令。已经接收到数据读取命令的UFS设备控制器2210可以基于数据读取命令从NVM储存器2220读取用户数据，并且将所读取的用户数据临时存储在设备存储器2240中。在该读取过程中，UFS设备控制器2210可以通过使用嵌入式纠错码(ECC)电路(未示出)来检测所读取的用户数据的错误并校正所检测到的错误。之后，UFS设备控制器2210可以将临时存储在设备存储器2240中的用户数据发送到UFS主机2100。此外，UFS设备控制器2210还可以包括高级加密标准(AES)电路(未示出)，并且AES电路可以通过使用对称密钥算法来加密或解密数据，输入到UFS设备控制器2210。
UFS主机2100可以按顺序地将要发送到UFS设备2200的命令存储在可以用作CQ的UFS主机寄存器2111中，并且按照存储顺序将命令发送到UFS设备2200。在该情况下，即使当UFS设备2200正在处理先前发送的命令时，例如，即使当没有接收到指示先前发送的命令已由UFS设备2200完全处理的通知时，UFS主机2100也可以将缓冲在CQ中的后续命令发送到UFS设备2200，因此，即使在处理先前发送的命令时，UFS设备2200也可以从UFS主机2100接收后续命令。根据本发明构思的至少一些示例性实施例，可以存储在CQ中的命令的最大数量(队列深度)可以是例如32。此外，CQ可以以循环队列类型来实现，其中，CQ中存储的命令串的起点和终点分别由头指针和尾指针指示。
多个储存单元2221中的每一个可以包括存储单元阵列以及配置成控制存储单元阵列的操作的控制电路。存储单元阵列可以包括2D或3D存储单元阵列。存储单元阵列可以包括多个存储单元，并且每个存储单元可以是其中存储一位信息的单级单元(SLC)或者其中存储两位或更多位信息的单元，例如多层单元(MLC)、三层单元(TLC)或四层单元(QLC)。3D存储单元阵列可以包括垂直取向的V-NAND串，使得至少一个存储单元位于另一存储单元上。
电源电压例如VCC、VCCQ1和VCCQ2可以输入到UFS设备2200。VCC是用于UFS设备2200的主电源电压，并且可以具有约2.4V到约3.6V的值。VCCQ1是用于提供低电平电压的电源电压，主要用于UFS设备控制器2210，并且可以具有约1.14V到约1.26V的值。VCCQ2是用于提供电平低于VCC但高于VCCQ1的电压的电源电压，主要用于输入输出接口，例如MIPI M-PHY2251，并且可以具有约1.7V到约1.95V的值。可以通过调节器2260将电源电压提供给UFS设备2200中的每个组件。调节器2260可以由分别连接到上述电源电压的一组单元调节器来实现。
图15A到图15C是用于描述UFS卡的形状因数的图解。当参照图14描述的UFS设备2200以UFS卡4000的形式实现时，UFS卡4000的外观可以如图15A和15C所示。
图15A是UFS卡4000的俯视图。参照图15A，UFS卡4000通常具有鲨鱼形的设计。在图15A中，UFS卡4000可以具有例如下表1中所示的尺寸。
[表1]
分项 尺寸(mm)
T1 9.70
T2 15.00
T3 11.00
T4 9.70
T5 5.15
T6 0.25
T7 0.60
T8 0.75
T9 R0.80
图15B是UFS卡4000的侧视图。在图15B中，UFS卡4000可以具有例如下面的表2中所示的尺寸。
[表2]
分项 尺寸(mm)
S1 0.74±0.06
S2 0.30
S3 0.52
S4 1.20
S5 1.05
S6 1.00
图15C是UFS卡4000的仰视图。参照图15C，可以在UFS卡4000的底表面上形成用于与UFS插槽电接触的多个引脚，并且下文将描述每个引脚的功能。通过UFS卡4000的顶表面与底表面之间的对称性，参考图15A和表1所描述的关于尺寸的一些信息(例如，T1到T5和T9)也可以应用于如图15C所示的UFS卡4000的仰视图。
用于与UFS主机电连接的多个引脚可以形成在UFS卡4000的底表面上，并且根据图15C，引脚的总数可以是12。每个引脚可以具有矩形形状，并且与每个引脚相对应的信号名称如图15C所示。每个引脚的简要信息可以参照下文的表3，并且还可以参照上文参考图14进行的描述。
[表3]
Figure BDA0003118803180000251
图16是根据本发明构思的至少一个示例性实施例的NVM储存器2220a的方框图。
参照图16，NVM储存器2220a可以包括存储器设备2224和存储器控制器2222。NVM储存器2220a可以支持多个信道，例如，第一信道CH1到第m信道CHm，并且存储器设备2224和存储器控制器2222可以通过第一信道CH1到第m信道CHm彼此连接。例如，NVM储存器2220a可以由存储设备(诸如SSD)来实现。
存储器设备2224可以包括多个NVM设备NVM11到NVMmn。多个NVM设备NVM11到NVMmn中的每一个可以通过对应的路径连接到第一信道CH1至第m信道CHm中的一个。例如，NVM设备NVM11到NVM1n可以分别通过路径W11到W1n连接到第一信道CH1，并且NVM设备NVM21到NVM2n可以分别通过路径W21至W2n连接到第二信道CH2。在示例性实施例中，多个NVM设备NVM11到NVMmn中的每一个可以根据来自存储器控制器2222的单独命令在可操作的随机存储器单元中实现。例如，多个NVM设备NVM11到NVMmn中的每一个可以由芯片或裸片来实现，但是本发明构思的至少一些示例性实施例不限于此。
存储器控制器2222可以通过第一信道CH1到第m信道CHm向存储器设备2224发送信号并且从其接收信号。例如，存储器控制器2222可以通过第一信道CH1到第m信道CHm至M22向存储器设备2224发送命令CMDa～CMDm、地址ADDRa～ADDRm以及数据DATAa～DATAm，或者从存储器设备2224接收数据DATAa～DATAm。
存储器控制器2222可以通过相应的信道选择连接到相应信道的NVM设备中的一个，并且向所选择的NVM设备发送信号以及从其接收信号。例如，存储器控制器2222可以从连接到第一信道CH1的NVM设备NVM11到NVM1n中选择NVM设备NVM11。存储器控制器2222可以通过第一信道CH1将命令CMDa、地址ADDRa和数据DATAa发送到所选择的NVM设备NVM11，或者从所选择的NVM设备NVM11接收数据DATAa。
存储器控制器2222可以以并行方式通过不同信道向存储器设备2224发送信号并且从其接收信号。例如，存储器控制器2222可以通过第二信道CH2将命令CMDb发送到存储器设备2224，同时通过第一信道CH1将命令CMDa发送到存储器设备2224。例如，存储器控制器2222可以在通过第一信道CH1从存储器设备2224接收数据DATAa的同时通过第二信道CH2从存储器设备2224接收数据DATAb，。
存储器控制器2222可以控制存储器设备2224的一般操作。存储器控制器2222可以通过经由第一信道CH1到第m信道CHm发送信号来控制连接至第一信道CH1到第m信道CHm的多个NVM设备NVM11到NVMmn中的每一个。例如，存储器控制器2222可以通过经由第一信道CH1发送命令CMDa和地址ADDRa来控制NVM设备NVM11到NVM1n中选择的一个。
可以在存储器控制器2222的控制下操作多个NVM设备NVM11到NVMmn中的每一个。例如，NVM设备NVM11可以根据通过第一信道CH1提供的命令CMDa、地址ADDRa以及数据DATAa来对数据DATAa进行编程。例如，非易失性存储器设备NVM21可以根据通过第二信道CH2提供的命令CMDb和地址ADDRb读取数据DATAb，并且将所读取的数据DATAb发送到存储器控制器2222。
尽管图16示出存储器设备2224通过m个信道与存储器控制器2222通信，并且包括与每个信道相对应的n个NVM设备，但是信道的数量以及连接到一个信道的NVM设备的数量可以不同地改变。
图17是根据本发明构思的至少一个示例性实施例的NVM储存器2220b的方框图。参照图17，NVM储存器2220b可以包括存储器设备2226和存储器控制器2222。存储器设备2226可以对应于多个NVM设备NVM11到NVMmn中的一个，其基于图16的第一信道CH1到第m信道CHm中的一个而与存储器控制器2222通信。存储器控制器2222可以对应于图16所示的存储器控制器2222。
存储器设备2226可以包括第一引脚P11到第八引脚P18、存储器接口电路2310、控制逻辑电路2320和存储单元阵列2330。
存储器接口电路2310可以通过第一引脚P11从存储器控制器2222接收芯片使能信号nCE。存储器接口电路2310可以响应于芯片使能信号nCE而通过第二引脚P12到第八引脚P18向存储器控制器2222发送信号并且从其接收信号。例如，当芯片使能信号nCE处于使能状态(例如，低电平)时，存储器接口电路2310可以通过第二引脚P12到第八引脚P12到P18向存储器控制器2222发送信号并且从其接收信号。
存储器接口电路2310可以分别通过第二引脚P12到第四引脚P14从存储器控制器2222接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路2310可以通过第七引脚P17从存储器控制器2222接收或发送数据信号DQ。可以通过数据信号DQ来传送命令CMD、地址ADDR和数据DATA。例如，可以通过多个数据信号线路来传送数据信号DQ。在此情况下，第七引脚P17可以包括与多个数据信号线路相对应的多个引脚。
存储器接口电路2310可以基于写入使能信号nWE的切换定时，从在命令锁存使能信号CLE的使能周期(例如，高电平状态)中接收到的数据信号DQ中获得命令CMD。存储器接口电路2310可以基于写入使能信号nWE的切换定时，从在地址锁存使能信号ALE的使能周期(例如，高电平状态)中接收到的数据信号DQ获得地址ADDR。
在一个示例性实施例中，写入使能信号nWE可以保持静态(例如，高电平或低电平)，然后在高电平和低电平之间切换。例如，写入使能信号nWE可以在发送命令CMD或地址ADDR的周期中切换。相应地，存储器接口电路2310可以基于写入使能信号nWE的切换定时来获得命令CMD或地址ADDR。
存储器接口电路2310可以通过第五引脚P15从存储器控制器2222接收读取使能信号nRE。存储器接口电路2310可以通过第六引脚P16从存储器控制器2222接收数据选通信号DQS或向其发送数据选通信号DQS。
在存储器设备2226的数据输出操作中，存储器接口电路2310可以接收读取使能信号nRE，该读取使能信号nRE在输出数据DATA之前通过第五引脚P15来切换。存储器接口电路2310可以生成数据选通信号DQS，该数据选通信号DQS基于读取使能信号nRE的切换来切换。例如，存储器接口电路2310可以生成数据选通信号DQS，该数据选通信号DQS在从读取使能信号nRE的切换开始时间起的预定延迟(例如，tDQSRE)之后开始切换。存储器接口电路2310可以基于数据选通信号DQS的切换定时来发送包括数据DATA的数据信号DQ。相应地，数据DATA可以与数据选通信号DQS的切换定时对准并且被发送到存储器控制器2222。
在存储器设备2226的数据输入操作中，当从存储器控制器2222接收到包括数据DATA的数据信号DQ时，存储器接口电路2310可以接收数据选通信号DQS，该数据选通信号DQS与来自存储器控制器2222的数据DATA一起切换。存储器接口电路2310可以基于数据选通信号DQS的切换定时从数据信号DQ获得数据DATA。例如，存储器接口电路2310可以通过在数据选通信号DQS的前沿和后沿对数据信号DQ进行采样来获得数据DATA。
存储器接口电路2310可以通过第八引脚P18将就绪/占线输出信号nR/B发送到存储器控制器2222。存储器接口电路2310可以通过就绪/占线输出信号nR/B将存储器设备2226的状态信息发送到存储器控制器2222。当存储器设备2226处于占线状态时(例如，在执行存储器设备2226的内部操作的同时)，存储器接口电路2310可以将指示占线状态的就绪/占线输出信号nR/B发送到存储器控制器2222。当存储器设备2226处于就绪状态时(例如，当存储器设备2226的内部操作未执行或已完成时)，存储器接口电路2310可以将指示就绪状态的就绪/占线输出信号nR/B发送给存储器控制器2222。例如，当存储器设备2226响应于页面读取命令而从存储单元阵列2330读取数据DATA时，存储器接口电路2310可以将指示占线状态的就绪/占线输出信号nR/B(例如，低电平)发送给存储器控制器2222。例如，当存储器设备2226响应于编程命令而将数据DATA编程到存储单元阵列2330时，存储器接口电路2310可以将指示占线状态的就绪/占线输出信号nR/B发送给存储器控制器2222。
控制逻辑电路2320通常可以控制存储器设备2226的各种操作。控制逻辑电路2320可以从存储器接口电路2310接收命令/地址CMD/ADDR。控制逻辑电路2320可以响应于接收到的命令/地址CMD/ADDR而生成用于控制存储器设备2226中的其他组件的控制信号。例如，控制逻辑电路2320可以生成各种控制信号，用于将数据DATA编程到存储单元阵列2330或从存储单元阵列2330读取数据DATA。
存储单元阵列2330可以在控制逻辑电路2320的控制下存储从存储器接口电路2310获得的数据DATA。存储单元阵列2330可以在控制逻辑电路2320的控制下将所存储的数据DATA输出到存储器接口电路2310。
存储单元阵列2330可以包括多个存储单元。例如，多个存储单元可以是闪存单元。但是，本发明构思的至少一些示例性实施例不限于此，并且多个存储单元可以是RRAM单元、铁电随机存取存储器(FRAM)单元、PRAM单元、晶闸管随机存取存储器(TRAM)单元或MRAM单元。下文中将基于多个存储单元是NAND闪存单元的实施例来描述本发明构思的至少一些示例性实施例。
存储器控制器2222可以包括第一引脚P21到第八引脚P28以及控制器接口电路2410。第一引脚P21到第八引脚P28可以对应于存储器设备2226中的第一引脚P11到第八引脚P18。
控制器接口电路2410可以通过第一引脚P21将芯片使能信号nCE发送到存储器设备2226。控制器接口电路2410可以通过第二引脚P22到第八引脚P28向基于芯片使能信号nCE而选择的存储器设备2226发送信号并且从其接收信号。
控制器接口电路2410可以分别通过第二引脚P22到第四引脚P24将命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE发送到存储器设备2226。控制器接口电路2410可以通过第七引脚P27向存储器设备2226发送数据信号DQ或从其接收数据信号DQ。
控制器接口电路2410可以将包括命令CMD或地址ADDR的数据信号DQ与所切换的写入使能信号nWE一起发送到存储器设备2226。控制器接口电路2410可以根据具有使能状态的命令锁存使能信号CLE的发送，将包括命令CMD的数据信号DQ发送给存储器设备2226，并且根据具有使能状态的地址锁存使能信号ALE的发送，将包括地址ADDR的数据信号DQ发送给存储器设备2226。
控制器接口电路2410可以通过第五引脚P25将读取使能信号nRE发送到存储器设备2226。控制器接口电路2410可以通过第六引脚P26从存储器设备2226接收数据选通信号DQS或向其发送数据选通信号DQS。
在存储器设备2226的数据输出操作中，控制器接口电路2410可以生成所切换的读取使能信号nRE，并将读取使能信号nRE发送到存储器设备2226。例如，控制器接口电路2410可以生成读取使能信号nRE，该读取使能信号nRE在输出数据DATA之前从静态(例如，高电平或低电平)变为切换状态。相应地，存储器设备2226可以基于读取使能信号nRE生成所切换的数据选通信号DQS。控制器接口电路2410可以从存储器设备2226接收包括数据DATA的数据信号DQ以及切换的数据选通信号DQS。控制器接口电路2410可以基于数据选通信号DQS的切换定时从数据信号DQ获得数据DATA。
在存储器设备2226的数据输入操作中，控制器接口电路2410可以生成切换的数据选通信号DQS。例如，控制器接口电路2410可以生成数据选通信号DQS，该数据选通信号DQS在发送数据DATA之前从静态(例如，高电平或低电平)变为切换状态。控制器接口电路2410可以基于数据选通信号DQS的切换定时将包括数据DATA的数据信号DQ发送到存储器设备2226。
控制器接口电路2410可以通过第八引脚P28从存储器设备2226接收就绪/占线输出信号nR/B。控制器接口电路2410可以基于就绪/占线输出信号nR/B来确定存储器设备2226的状态信息。
图18是图17所示存储器设备2226的方框图。参照图18，存储器设备2226可以包括控制逻辑电路2320、存储单元阵列2330、页面缓冲器单元2340、电压发生器2350和行解码器3394。尽管在图18中未示出，存储器设备2226可以进一步包括图17所示的存储器接口电路2310，并且此外，存储器设备2226可以进一步包括包括列逻辑、预解码器、温度传感器、命令解码器、地址解码器等。
控制逻辑电路2320通常可以控制存储器设备2226的各种操作。控制逻辑电路2320可以响应于来自存储器接口电路2310的命令CMD和/或地址ADDR而输出各种控制信号。例如，控制逻辑电路2320可以输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。
存储单元阵列2330可以包括多个存储块BLK1到BLKz(z是正整数)，并且多个存储块BLK1至BLKz中的每一个可以包括多个存储单元。存储单元阵列2330可以通过位线BL连接到页面缓冲器单元2340，并且可以通过字线WL、串选择线SSL和接地选择线GSL连接到行解码器3394。
在一个示例性实施例中，存储单元阵列2330可以包括3D存储单元阵列，并且3D存储单元阵列可以包括多个NAND串。每个NAND串可以包括分别连接到垂直堆叠在衬底上的字线的存储单元。本说明书中引用了第7,679,133、8,553,466、8,654,587和8,559,235号美国专利公开案以及第2011/0233648号美国专利申请，该等专利公开案及专利申请全文以引用方式并入本文中。在一个示例性实施例中，存储单元阵列2330可以包括2D存储单元阵列，并且2D存储单元阵列可以包括布置在行和列方向上的多个NAND串。
页面缓冲器单元2340可以包括多个页面缓冲器PB1到PBn(n是大于或等于3的整数)，并且多个页面缓冲器PB1哦PBn可以分别通过多个位线BL连接到存储单元。页面缓冲器单元2340可以响应于列地址Y-ADDR从多个位线BL中选择至少一个位线BL。页面缓冲器单元2340可以根据操作模式而作为写入驱动器或读出放大器来操作。例如，在编程操作中，页面缓冲器单元2340可以将与要编程的数据相对应的位线电压施加到所选择的位线BL。在读取操作中，页面缓冲器单元2340可以通过感测所选择的位线BL的电流或电压来感测存储在存储单元中的数据。
电压生成器2350可以基于电压控制信号CTRL_vol而生成用于执行编程、读取和丢弃操作的各种类型的电压。例如，电压生成器2350可以生成编程电压、读取电压、编程验证电压、丢弃电压等作为字线电压VWL。
行解码器3394可以响应于行地址X-ADDR而选择多个字线WL中的一个，并且选择多个串选择线SSL中的一个。例如，在编程操作中，行解码器3394可以将编程电压和编程验证电压施加到选定的字线WL，并且在读取操作中，行解码器3394可以将读取电压施加到选定的字线WL。
图19是根据本发明构思的至少一个示例性实施例的用于描述可应用于UFS设备的3D V-NAND结构的图解。当UFS设备中的存储模块由3DV-NAND型闪存实现时，包括在存储模块中的多个存储块中的每一个可以由等效电路表示，如图19所示。
图19中所示的存储块BLKi指示在衬底上以3D结构形成的3D存储块。例如，包括在存储块BLKi中的多个存储NAND串可以在垂直于衬底的方向上形成。
参照图19，存储块BLKi可以包括连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个存储器NAND串NS11到NS33。多个存储器NAND串NS11到NS33中的每一个可以包括串选择晶体管SST、多个存储单元MC1,MC2,...,MC8以及接地选择晶体管GST。尽管图19示出多个存储器NAND串NS11到NS33中的每一个包括八个存储单元MC1,MC2,...,MC8，但是本发明构思的至少一些示例性实施例不必限于此。
串选择晶体管SST可以连接到对应的串选择线SSL1、SSL2或SSL3。多个存储单元MC1,MC2,...,MC8可以分别连接到对应的栅极线GTL1,GTL2,...,GTL8。选通线路GTL1,GTL2,...,GTL8可以对应于字线，并且某些栅极线GTL1,GTL2,...,GTL8可以对应于伪字线。接地选择晶体管GST可以连接到对应的接地选择线GSL1、GSL2或GSL3。串选择晶体管SST可以连接至对应的位线BL1、BL2或BL3，并且接地选择晶体管GST可以连接到公共源极线CSL。
相同高度的字线(例如，WL1)可以被共同地连接，并且接地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可以被单独地分开。尽管图19示出存储块BLKi连接到八个栅极线GTL1,GTL2,...,GTL8和三个位线BL1、BL2和BL3，本发明构思的至少一些示例性实施例不必限于此。
图20是根据本发明构思的至少一个示例性实施例的可应用于UFS设备的BVNAND结构的截面图。
参照图20，存储器设备2226可以具有芯片对芯片(C2C)结构。C2C结构可以指通过在第一晶片上制造包括单元区域CELL的上部芯片、在第二晶片上制造包括外围电路区域PERI的下部芯片、与第一晶片分离，然后将上部芯片和下部芯片相互接合。在此，所述接合处理可以包括将在上部芯片的最上层金属层上形成的接合金属与在下部芯片的最上层金属层上形成的接合金属电连接的方法。例如，当接合金属可以使用Cu对Cu接合来包括铜(Cu)时。但是，所述示例性实施例可以不限于此。例如，接合金属还可以由铝(Al)或钨(W)形成。
存储器设备2226的外围电路区域PERI和单元区域CELL中的每一者可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底3210、层间绝缘层3215，形成在第一衬底3210上的多个电路元件3220a、3220b和3220c，分别连接到多个电路元件3220a、3220b和3220c的第一金属层3230a、3230b和3230c，以及形成在第一金属层3230a、3230b和3230c上的第二金属层3240a、3240b和3240c。在一个示例性实施例中，第一金属层3230a、3230b和3230c可以由具有相对较高电阻率的钨形成，并且第二金属层3240a、3240b和3240c可以由具有相对较低电阻率的铜形成。
在图20中示出的一个示例性实施例中，尽管仅示出和描述了第一金属层3230a、3230b和3230c以及第二金属层3240a、3240b和3240c，但是此示例性实施例不限于此，并且第二金属层3240a、3240b和3240c上可以进一步形成一个或多个额外金属层。形成在第二金属层3240a、3240b和3240c上的一个或多个额外金属层的至少一部分可以由具有比形成第二金属层3240a、3240b和3240c的铜的电阻率低的铝等形成。
层间绝缘层3215可以设置在第一衬底3210上并且覆盖多个电路元件3220a、3220b和3220c，第一金属层3230a、3230b和3230c以及第二金属层3240a、3240b和3240c。层间绝缘层3215可以包括诸如氧化硅、氮化硅等绝缘材料。
下接合金属3271b和3272b可以形成在字线接合区域WLBA中的第二金属层3240b上。在字线结合区域WLBA中，外围电路区域PERI中的下结合金属3271b和3272b可以电结合到单元区域CELL的上结合金属3371b和3372b。下结合金属3271b和3272b以及上结合金属3371b和3372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属3371b和3372b可以被称为第一金属焊盘，并且外围电路区域PERI中的下接合金属3271b和3272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底3310和公共源极线3320。在第二衬底3310上，可以在垂直于第二衬底3310的上表面的方向(Z轴方向)上堆叠多个字线3331到3338(例如3330)。至少一个串选择线和至少一个接地选择线可以分别布置在多个字线3330之上和之下，并且多个字线3330可以布置在至少一个串选择线与至少一个接地选择线之间。
在位线接合区域BLBA中，信道结构CH可以在垂直于第二衬底3310的上表面的方向(Z轴方向)上延伸，并且穿过多个字线3330、至少一个串选择线和至少一个接地选择线。信道结构CH可以包括数据存储层、信道层、掩埋绝缘层等，并且信道层可以电连接到第一金属层3350c和第二金属层3360c。例如，第一金属层3350c可以是位线触点，并且第二金属层3360c可以是位线。在一个示例性实施例中，位线3360c可以在平行于第二衬底3310的上表面的第一方向(Y轴方向)上延伸。
在图20所示的示例性实施例中，其中布置有信道结构CH、位线3360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线3360c可以电连接到在外围电路区域PERI中提供页面缓冲器3393的电路元件3220c。位线3360c可以连接到单元区域CELL中的上接合金属3371c和3372c，并且上接合金属3371c和3372c可以连接到连接到页面缓冲器3393的电路元件3220c的下接合金属3271c和3272c。
在字线接合区域WLBA中，多个字线3330可以在平行于第二衬底3310的上表面并且垂直于第一方向的第二方向(X轴方向)上延伸，并且可以连接到多个单元触点插塞3341到3347(例如3340)。多个字线3330和多个单元触点插塞3340可以在由在第二方向上以不同长度延伸的多个字线3330的至少一部分所设置的焊盘中彼此连接。第一金属层3350b和第二金属层3360b可以顺序地连接到连接到多个字线3330的多个单元触点插塞3340的上部。多个单元触点插塞3340可以通过字线接合区域WLBA中的单元区域CELL的上接合金属3371b和3372b以及外围电路区域PERI的下接合金属3271b和3272b连接到外围电路区域PERI。
多个单元触点插塞3340可以电连接到在外围电路区域PERI中形成行解码器3394的电路元件3220b。在一个示例性实施例中，行解码器3394的电路元件3220b的工作电压可以不同于形成页面缓冲器3393的电路元件3220c的工作电压。例如，形成页面缓冲器3393的电路元件3220c的工作电压可以大于形成行解码器3394的电路元件3220b的工作电压。
公共源极线触点插塞3380可以设置在外部焊盘接合区域PA中。公共源极线触点插塞3380可以由诸如金属、金属化合物、多晶硅等导电材料形成，并且可以电连接到公共源极线3320。第一金属层3350a和第二金属层3360a可以按顺序地堆叠在公共源极线触点插塞3380的上部之上。例如，可以将其中布置有公共源极线触点插塞3380、第一金属层3350a和第二金属层3360a的区域定义为外部焊盘结合区域PA。
输入输出焊盘33205和3305可以设置在外部焊盘接合区域PA中。参照图20，可以在第一衬底3210的下方形成覆盖第一衬底3210的下表面的下绝缘膜3201，并且可以在下绝缘膜3201上形成第一输入输出焊盘3205。第一输入输出焊盘3205可以通过第一输入输出触点插塞3203连接到设置在外围电路区域PERI中的多个电路元件3220a、3220b和3220c中的至少一个，并且可以与第一衬底3210以下部绝缘膜3201隔开。此外，可以在第一输入输出触点插塞3203与第一衬底3210之间设置侧绝缘膜，以将第一输入输出触点插塞3203和第一衬底3210电隔离。
参照图20，可以在第二衬底3310上形成覆盖第二衬底3310的上表面的上绝缘膜3301，并且可以在上绝缘层3301上设置第二输入输出焊盘3305。第二输入输出焊盘3305可以通过第二输入输出触点插塞3303连接到设置在外围电路区域PERI中的多个电路元件3220a、3220b和3220c中的至少一者。在一个示例性实施例中，第二输入输出焊盘3305电连接到电路元件3220a。
根据实施例，第二衬底3310和公共源极线3320可以不设置在布置有第二输入输出触点插塞3303的区域中。此外，第二输入输出焊盘3305可以在第三方向(Z轴方向)上不与字线3330重叠。参照图20，第二输入输出触点插塞3303可以在平行于第二衬底3310的上表面的方向上与第二衬底3310分离，并且可以穿过要连接到第二输入输出焊盘3305的单元区域CELL的层间绝缘层3315。
根据实施例，可以选择性地形成第一输入输出焊盘3205和第二输入输出焊盘3305。例如，存储器设备2226可以仅包括设置在第一衬底3210上的第一输入输出焊盘3205或者设置在第二衬底3310上的第二输入输出焊盘3305。替代地，存储器设备2226可以包括第一输入输出焊盘3205和第二输入输出焊盘3305这两者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA中的每一个中，可以将设置在最上层金属层上的金属图案设置为伪图案，或者可以不设置最上层金属层。
在外部焊盘结合区域PA中，存储器设备2226可以包括下部金属图案3273a，其对应于形成在单元区域CELL的最上部金属层中的上部金属图案3372a，并且具有与单元区域CELL的上部金属图案3372a相同的截面形状，从而在外围电路区域PERI的最上层金属层中彼此连接。在外围电路区域PERI中，形成在外围电路区域PERI的最上金属层中的下部金属图案3273a可以不连接到触点。类似地，在外部焊盘接合区域PA中，与形成在外围电路区域PERI的最上金属层中的下部金属图案3273a相对应，并且具有与外围电路区域PERI的下部金属图案3273a相同的形状的上部金属图案3372a可以形成在单元区域CELL的最上层金属层中。
下部接合金属3271b和3272b可以形成在字线接合区域WLBA中的第二金属层3240b上。在字线接合区域WLBA中，外围电路区域PERI的下部接合金属3271b和3272b可以通过Cu到Cu接合而电连接到单元区域CELL的上部接合金属3371b和3372b。
此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上金属层中的下部金属图案3252相对应，并且具有与外围电路区域PERI的下部金属图案3252相同的截面形状的上部金属图案3392可以形成在单元区域CELL的最上层金属层中。形成在单元区域CELL的最上金属层中的上部金属图案3392之上可以不形成触点。
在一个示例性实施例中，与形成在单元区域CELL和外围电路区域PERI中的一者中的最上层金属层中的金属图案相对应，具有与金属图案相同的截面形状的增强金属图案可以形成于单元区域CELL和外围电路区域PERI中的另一者中的最上层金属层中。增强金属图案之上可以不形成触点。
至此已经描述了本发明构思的示例性实施例，显而易见的是，它们可以以许多方式变化。该等变化不应被视作脱离本发明构思的示例性实施例的预期精神和范围，并且对所属领域技术人员显而易见的所有修改均应包括在随附权利要求的范围内。

Claims (20)

1.一种用于通过多个通道连接到主机的存储设备的链路启动方法，所述方法包括：
在存储设备中执行初始化操作；
通过所述多个通道中的连接的发送通道和连接的接收通道建立数据通信；
通过存储设备的连接的发送通道向主机发送高速链接消息；以及
基于由存储设备所发送的高速链接消息，通过存储设备的连接的发送通道和主机的连接的接收通道来在高速模式下执行链路启动操作。
2.根据权利要求1所述的方法，还包括：
通过存储设备的连接的接收通道从主机接收低速链接消息；以及
基于低速链接消息，通过主机的连接的发送通道以及存储设备的连接的接收通道在低速模式下执行链路启动操作。
3.根据权利要求2所述的方法，其中，通过存储设备的连接的接收通道从主机接收低速链接消息包括：通过存储设备的连接的接收通道来接收低速链路启动原语。
4.根据权利要求3所述的方法，其中，在链路启动序列的第一触发事件中接收低速链路启动原语，并且
执行链路启动序列的所述第一触发事件，以便将主机的连接的发送通道的物理通道编号发送到存储设备的连接的接收通道。
5.根据权利要求1所述的方法，其中，通过存储设备的连接的发送通道向主机发送高速链接消息包括：将存储设备的连接的发送通道中的线路从零差动线路电压DIF-Z转变为负差动线路电压DIF-N，然后转变为具有正差动线路电压DIF-P的线路复位周期，
其中，线路复位周期的长度被设置为第一时间或以上。
6.根据权利要求5所述的方法，其中，所述第一时间被设置为3.1ms。
7.根据权利要求1所述的方法，其中，通过存储设备的连接的发送通道向主机发送高速链接消息包括：将存储设备的连接的发送通道中的线路从零差动线路电压DIF-Z转变为具有负差动线路电压DIF-N的激活周期，
其中，激活周期的长度被设置为小于第二时间。
8.根据权利要求7所述的方法，其中，所述第二时间被设置为0.9ms。
9.根据权利要求7所述的方法，其中，所述第二时间被设置为1.6ms。
10.根据权利要求1所述的方法，其中，在存储设备中执行初始化操作包括：当引导存储设备时，读取存储在嵌入到存储设备中的非易失性存储器中的初始化信息，以及将所读取的初始化信息设置在配置寄存器中。
11.根据权利要求10所述的方法，其中，初始化信息包括以下项中的至少一项：关于是否禁止存储或擦除非易失性存储器的数据的保护信息、用于在操作模式下微调工作电压电平的微调数据、用于修复故障位线的列修复信息，或者关于包括坏存储单元的坏块的信息。
12.一种通过至少一个通道连接到存储设备的主机的链路启动方法，所述方法包括：
在主机中在高速模式下执行初始化；
通过所述至少一个通道中的连接的发送通道和连接的接收通道来建立数据通信；
确定是否通过主机的连接的接收通道从存储设备接收高速链接消息；
作为确定的结果，识别通过其从存储设备接收高速链接消息的连接的接收通道；以及
响应于识别到通过其接收高速链接消息的连接的接收通道，通过存储设备的连接的发送通道以及主机的连接的接收通道来在高速模式下执行链路启动操作。
13.根据权利要求12所述的方法，其中，确定是否通过主机的连接的接收通道从存储设备接收高速链接消息包括：
将存储设备的连接的发送通道中的线路从零差动线路电压DIF-Z转换为负差动线路电压DIF-N，然后转换为具有正差动线路电压DIF-P的线路复位周期，
其中，线路复位周期的长度被设置为第一时间或以上。
14.根据权利要求13所述的方法，其中，所述第一时间被设置为3.1ms。
15.根据权利要求12所述的方法，其中，确定是否通过主机的连接的接收通道从存储设备接收高速链接消息包括：将存储设备的连接的发送通道中的线路从零差动线路电压DIF-Z转变为具有负差动线路电压DIF-N的激活周期，
其中，激活周期的长度被设置为小于第二时间。
16.根据权利要求15所述的方法，其中，所述第二时间被设置为0.9ms。
17.根据权利要求15所述的方法，其中，所述第二时间被设置为1.6ms。
18.根据权利要求12所述的方法，其中，确定是否通过主机的连接的接收通道从存储设备接收高速链接消息包括：
通过主机的连接的接收通道接收高速链路启动原语。
19.根据权利要求18所述的方法，其中，在链路启动序列的第一触发事件中接收高速链路启动原语，以及
执行链路启动序列的所述第一触发事件，以使存储设备的连接的发送通道的物理通道编号被主机的连接的接收通道接收到。
20.根据权利要求12所述的方法，其中，识别通过其从存储设备接收高速链接消息的连接的接收通道包括：由主机在从复位信号释放起的第三时间内接收高速链路启动原语。
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