CN104700894A - 存储卡和与存储卡通信的接口电路 - Google Patents

存储卡和与存储卡通信的接口电路 Download PDF

Info

Publication number
CN104700894A
CN104700894A CN201410741977.9A CN201410741977A CN104700894A CN 104700894 A CN104700894 A CN 104700894A CN 201410741977 A CN201410741977 A CN 201410741977A CN 104700894 A CN104700894 A CN 104700894A
Authority
CN
China
Prior art keywords
signal
controller
signal terminal
memory
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410741977.9A
Other languages
English (en)
Other versions
CN104700894B (zh
Inventor
张顺福
徐晟皓
李相燻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020140023276A external-priority patent/KR102206320B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN104700894A publication Critical patent/CN104700894A/zh
Application granted granted Critical
Publication of CN104700894B publication Critical patent/CN104700894B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明公开了存储卡和与存储卡通信的接口电路。该存储卡包括：第一信号端子，其被配置为输出第一信号；第二信号端子，其被配置为输出第二信号，第一信号与第二信号彼此互补；以及控制器，其被配置为在电力被供应至存储卡之后链路连接被执行之前驱动第一信号端子和第二信号端子以具有负状态。当第一信号的电平大于第二信号的电平时，第一信号端子和第二信号端子处于正状态，而当第一信号的电平小于第二信号的电平时，第一信号端子和第二信号端子处于所述负状态。

Description

存储卡和与存储卡通信的接口电路
本申请要求于3013年12月6日提交的美国临时专利申请No.61/912,729以及于2014年2月27日在韩国知识产权局提交的韩国专利申请No.10-2014-0023276的优先权，它们中的每一个的全部内容以引用方式并入本文中。
技术领域
本文描述的本发明构思的示例实施例涉及半导体电路，更具体地说，涉及存储卡和/或被配置为与存储卡通信的接口电路。
背景技术
可利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体来制造常规的半导体存储器装置。半导体存储器装置分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置在断电时丢失存储在其中的内容。示例易失性存储器装置包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置即使在断电时也保持存储的内容。示例非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
非易失性存储器可用作计算装置的存储。非易失性存储器也可用作与计算机装置一起使用的固态驱动器(SSD)、与移动装置一起使用的嵌入式存储、被配置为附接至计算机装置或移动装置或者从计算机装置或移动装置拆卸的可拆卸存储卡。
发明内容
本发明构思的至少一个示例实施例提供了一种存储卡。根据至少该示例实施例，所述存储卡包括：第一信号端子，其被配置为输出第一信号；第二信号端子，其被配置为输出第二信号，第一信号与第二信号彼此互补；以及控制器，其被配置为在电力被供应至存储卡之后链路连接被执行之前驱动第一信号端子和第二信号端子以具有第一负状态。当第一信号的电平大于第二信号的电平时，第一信号端子和第二信号端子处于正状态。当第一信号的电平小于第二信号的电平时，第一信号端子和第二信号端子处于第一负状态。
存储卡还可包括：第三信号端子，其被配置为接收第三信号；以及第四信号端子，其被配置为接收第四信号，第三信号与第四信号彼此互补。当供应电力时，控制器被配置为驱动第三信号端子和第四信号端子以具有地电平。
控制器可被配置为在第三信号的电平小于第四信号的电平的情况下检测第二负状态。当检测到第二负状态时，控制器可被配置为利用第一信号端子至第四信号端子来执行链路连接。
正状态可对应于第一比特，并且第一负状态可对应于第二比特。当执行链路连接时，控制器可通过第一信号端子和第二信号端子发送数据。控制器可被配置为利用正状态和第一负状态来发送数据。
控制器可被配置为驱动第一信号端子和第二信号端子以具有第一负状态来通知主机存储卡已连接至该主机。
在执行通电复位操作之后，控制器可被配置为驱动第一信号端子和第二信号端子以具有第一负状态。
在第一负状态下，第二信号与第一信号之间的电压差的范围可为约200mV至约400mV，包括两个端点。
至少一个其它示例实施例提供了一种接口电路，该接口电路被配置为与存储卡通信。根据至少该示例实施例，该接口电路包括：第一信号端子，其被配置为接收第一信号；第二信号端子，其被配置为接收第二信号，第一信号和第二信号彼此互补；以及控制器，其被配置为当存储卡未连接时驱动第一信号端子和第二信号端子以具有接地状态。所述控制器还被配置为基于通过第一信号端子和第二信号端子接收到的第一信号和第二信号来检测存储卡是否连接。
至少一个其它示例实施例提供了一种接口电路，该接口电路被配置为与存储卡通信。根据至少该示例实施例，该接口电路包括：第一信号端子，其被配置为接收第一信号；第二信号端子，其被配置为接收第二信号，第一信号和第二信号彼此互补；以及控制器，其被配置为基于通过第一信号端子和第二信号端子接收到的第一信号和第二信号来检测存储卡是否连接，以及当存储卡未连接时驱动第一信号端子和第二信号端子以具有接地状态。
当第一信号的电平大于第二信号的电平时，第一信号端子和第二信号端子可具有正状态。当第一信号的电平小于第二信号的电平时，第一信号端子和第二信号端子可具有负状态。控制器可被配置为当第一信号端子和第二信号端子具有负状态时检测存储卡的连接。
接口电路还可包括：第三信号端子，其被配置为输出第三信号；以及第四信号端子，其被配置为输出第四信号，第三信号与第四信号彼此互补。当存储卡未连接时，控制器可将第三信号端子和第四信号端子设为省电模式。
如果控制器检测到存储卡已连接，则控制器可驱动第三信号端子和第四信号端子以具有其中第三信号的电平小于第四信号的电平的负状态。
控制器被配置为在第三信号端子和第四信号端子被驱动以具有负状态之后通过第一信号端子至第四信号端子来执行与存储卡的链路连接。
控制器可被配置为检查与存储卡的连接，以及当连接失败时，检测存储卡的断开。
控制器可当发生与存储卡的通信故障时和/或定期地检查连接。
本发明构思的至少一个其它示例实施例提供了一种存储卡。根据至少该示例实施例，存储卡包括：第一输出端子，其被配置为输出第一输出信号；第二输出端子，其被配置为输出第二输出信号，第一输出信号与第二输出信号彼此互补；第一输入端子，其被配置为接收第一输入信号；第二输入端子，其被配置为接收第二输入信号，第一输入信号与第二输入信号彼此互补；控制器；以及非易失性存储器，其被配置为根据控制器的控制而操作。在从外部装置供应电力时，控制器被配置为：驱动第一输出端子和第二输出端子以使得第一输出信号的电平小于第二输出信号的电平，并驱动第一输入端子和第二输入端子以具有地电平。
控制器可被配置为响应于通过第一输入端子和第二输入端子检测到第一输入信号的电平小于第二输入信号的电平而执行与外部装置的链路连接。
存储卡可为可拆卸便携式存储装置。
至少一个其它示例实施例提供了一种通用快闪存储(UFS)装置。根据至少该示例实施例，UFS装置包括UFS存储器控制器。响应于被连接至UFS主机，UFS存储器控制器被配置为：响应于从UFS主机接收到电力而执行UFS装置的通电复位操作；向UFS主机通知UFS装置已连接至UFS主机；以及与UFS主机交换配置信息。
UFS存储器控制器还可被配置为确定UFS主机是否处于就绪状态，并且仅在UFS主机处于就绪状态之后才交换配置信息。
UFS存储器控制器可被配置为通过经UFS装置与UFS主机之间的上游数据通道输出信号来向UFS主机通知UFS装置连接至UFS主机。UFS存储器控制器还可被配置为经上游数据通道将数据输出至UFS主机。
配置信息可包括以下各项中的至少一项：用于调整与UFS主机的同步的模式；UFS装置的容量信息；以及UFS装置支持的功能。
UFS装置还可包括耦接至UFS存储器控制器的非易失性存储器。
UFS装置可连接至UFS主机并且被UFS主机访问，而不用重启或关闭UFS主机。
至少一个其它示例实施例提供了一种通用快闪存储(UFS)主机。根据至少该示例实施例，UFS主机包括UFS存储接口。UFS存储接口被配置为：基于来自UFS装置的通知信号检测UFS装置与UFS主机的连接；将就绪状态通知信号输出至UFS装置，就绪状态通知信号指示UFS主机已准备好与UFS装置交换配置信息；以及与UFS装置交换配置信息。
UFS存储接口可包括：互连单元，其被配置为经UFS主机与UFS装置之间的下游数据通道将就绪状态通知信号输出至UFS装置。UFS存储接口还可被配置为经下游数据通道将数据输出至UFS装置。
互连单元还可被配置为经UFS装置与UFS主机之间的上游数据通道从UFS装置接收通知信号。
UFS存储接口还可被配置为经上游数据通道从UFS装置接收数据。
配置信息可包括以下项目中的至少一项：用于调整与UFS装置的同步的模式；UFS装置的容量信息；以及UFS装置所支持的功能。
UFS存储接口可访问UFS装置，而不用重启或关闭UFS主机。
至少一个其它示例实施例提供了一种存储卡。根据至少该示例实施例，该存储卡包括：非易失性存储器；和通用快闪存储(UFS)存储器控制器，其耦接至非易失性存储器。UFS存储器控制器被配置为：响应于从UFS主机接收到电力而执行通电复位操作；向UFS主机通知存储卡已连接至UFS主机；以及与UFS主机交换配置信息。
UFS存储器控制器还可被配置为确定UFS主机是否处于就绪状态，以及仅在UFS主机处于就绪状态之后才交换配置信息。
UFS存储器控制器还可被配置为：通过经UFS装置与UFS主机之间的上游数据通道输出信号来向UFS主机通知UFS装置已连接至UFS主机；以及经上游数据通道将数据输出至UFS主机。
存储卡可连接至UFS主机并且被UFS主机访问，而不用重启或关闭UFS主机。
根据本发明构思的示例实施例，存储卡可通过驱动具有负状态的输出端子以将与主机的连接通知给该主机。基于来自存储卡的通知，可在主机与存储卡之间实现链路连接。因此，根据示例实施例的存储卡可支持热插拔功能和/或具有提高的性能。示例实施例还提供了与支持热插拔功能和/或具有提高的性能的存储卡进行通信的接口电路。
根据示例实施例，存储卡和/或UFS装置可连接至主机计算机系统并且被主机计算机系统访问，而不用重启和/或关闭主机计算机系统。例如，存储卡和/或UFS装置可连接至主机计算机系统并且被主机计算机系统访问，而不明显中断主机计算机系统的操作。
附图说明
从以下结合附图的描述中，示例实施例将变得清楚，其中除非另外说明，否则相同的附图标记在全部的各个附图中指代相同的部件，其中：
图1是示意性地示出根据本发明构思的示例实施例的计算装置的框图；
图2是示意性地示出根据本发明构思的示例实施例的主机装置的框图；
图3是示意性地示出根据本发明构思的示例实施例的存储装置的框图；
图4是示意性地示出根据本发明构思的示例实施例的存储装置的操作方法的流程图；
图5是示意性地示出根据本发明构思的示例实施例的主机装置的操作方法的流程图；
图6是示意性地示出根据本发明构思的示例实施例的其中主机装置与存储装置连接的示例的流程图；
图7是示意性地示出根据本发明构思的示例实施例的在存储接口与主机接口之间交换的信号的示例的时序图；
图8是示意性地示出根据本发明构思的另一示例实施例的主机装置的操作方法的流程图；
图9是示意性地示出根据本发明构思的又一示例实施例的主机装置的操作的流程图；
图10是示意性地示出根据本发明构思的示例实施例的存储接口或主机接口发送数据的方法的时序图；
图11是示意性地示出根据本发明构思的另一示例实施例的存储接口的框图；
图12是示意性地示出根据本发明构思的另一示例实施例的主机接口的框图；
图13是示意性地示出根据本发明构思的示例实施例的图3所示的存储装置的非易失性存储器的框图；
图14是示意性地示出根据本发明构思的示例实施例的图13所示的非易失性存储器的存储器块的电路图；
图15是示意性地示出根据本发明构思的另一示例实施例的图13所示的非易失性存储器的存储器块的电路图；
图16是示意性地示出根据本发明构思的示例实施例的存储器控制器的框图；
图17是示意性地示出根据本发明构思的另一示例实施例的存储装置的框图；以及
图18是示意性地示出根据本发明构思的示例实施例的存储卡的框图。
具体实施方式
将参照附图详细描述示例实施例。然而，本发明构思可按照多种不同形式实现，并且不应理解为仅限于示出的实施例。相反，提供这些实施例作为示例，以使得本公开将是彻底和完整的，并且将把本发明构思完整地传递给本领域技术人员。因此，对本发明构思的一些实施例未描述已知的工艺、元件和技术。除非另外说明，否则相同的附图标记在附图和书面描述中始终指代相同的元件，并且因此将不重复描述。在附图中，为了清楚起见，可能夸大层和区的尺寸和相对尺寸。
应该理解，虽然本文可使用术语“第一”、“第二”、“第三”等来描述各个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。因此，在不脱离本发明构思的教导的情况下，下面描述的第一元件、组件、区、层或部分可被称作第二元件、组件、区、层或部分。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……下”、“在……之上”、“上”等空间相对术语，以描述附图中所示的一个元件或特征与另一(些)元件或特征的关系。应该理解，除了图中所示的取向之外，空间相对术语旨在还涵盖使用或操作中的装置的其他不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”或“在其它元件或特征下”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”和“在……下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。另外，还应该理解，当一层被称作在两层“之间”时，其可为所述两层之间的唯一一层，或也可存在一个或更多个中间层。
本文所用的术语仅是为了描述特定实施例，而不旨在限制本发明构思。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”、“所述一个”也旨在包括复数形式。还应该理解，术语“包括”和/或“包括……的”当用于本申请中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如本文所用，术语“和/或”包括一个或多个相关所列项的任何和所有组合。另外，术语“示例性”旨在指示示例或示出。
应该理解，当元件或层被称作“位于”另一元件或层“上”、或者“连接至”、“耦接至”或“邻近于”另一元件或层时，其可直接地位于另一元件或层上、或者连接至、耦接至或邻近于另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”、“直接连接至”、“直接耦接至”或“直接邻近于”另一元件或层时，不存在中间元件或层。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和/或本申请的上下文中的含义一致的含义，而不应该理想化地或过于正式地解释它们。
如本文的讨论，示例实施例和/或其一个或多个组件(例如，主机装置、存储装置、处理器、控制器、存储接口、互连层、主机接口、解码器电路、控制逻辑电路、页缓冲器电路、数据输入/输出电路、纠错电路、存储器接口等)可为硬件、固件、执行软件的硬件或者它们的任意组合。当示例实施例和/或其一个或多个组件为硬件时，这种硬件可包括中央处理电路(CPU)、系统芯片(SOC)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)计算机等中的一个或多个，其被配置为专用机器，以执行本文所述的功能。CPU、SOC、DSP、ASIC和FPGA有时可一般地被称作处理器和/或微处理器。
图1是示意性地示出根据本发明构思的示例实施例的计算装置1000的框图。
参照图1，计算装置1000包括主机装置100和存储装置200。
主机装置100利用存储装置200存储和读取数据。主机装置100将电力供应至存储装置200，并与存储装置200交换信号。主机装置100在存储装置200中存储数据、从存储装置200读取数据和擦除存储在存储装置200中的数据。例如，主机装置100可包括计算机装置、专用计算机、智能电话、智能平板电脑、智能电视等
存储装置200在主机装置100的控制下执行写操作、读操作和擦除操作。存储装置200由主机装置100供应电力，并与主机装置100交换信号。存储装置200可包括非易失性存储器，诸如闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)等。例如，存储装置200可为附接至主机装置100或与主机装置100分离的可拆卸存储卡。
图2是示意性地示出根据本发明构思的示例实施例的主机装置100的框图。
参照图1和图2，主机装置100包括：处理器110、存储器120、调制解调器140和用户接口150。
处理器110控制主机装置100的整体操作，并执行逻辑操作。例如，处理器110可为系统芯片(SoC)。处理器110可为在计算机装置中使用的处理器、在专用计算机中使用的专用处理器或者在移动计算装置中使用的应用处理器。
处理器110包含存储接口130。存储接口130可提供主机装置100与存储装置200之间的通信接口。图2示出了其中存储接口130布置在处理器110内的示例。然而，本发明构思不限于此。存储接口130可作为与处理器分离的组件(诸如芯片集)而被包括。本文将参照附图更加全面地描述存储接口130。
存储器120与处理器110通信。存储器120可为处理器110或主机装置100的主存储器。处理器110将代码或数据暂时存储在存储器120中。处理器110利用存储器120执行代码以处理数据。处理器110可利用存储器120执行诸如操作系统、应用等的软件。处理器110利用存储器120控制主机装置100的整体操作。存储器120可包括诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等的易失性存储器，或诸如铁电RAM(FRAM)、PRAM、MRAM、RRAM等的非易失性存储器。存储器120可为随机存取存储器。
调制解调器140根据处理器110的控制与外部装置通信。例如，调制解调器140基于一个或多个无线通信协议或有线通信协议与外部装置通信，所述无线通信协议包括LTE(长期演进)、WiMAX(微波存取全球互通)、GSM(全球移动通信系统)、CDMA(码分多址)、蓝牙、NFC(近场通信)、WiFi、RFID(射频识别)等，所述有线通信协议包括USB(通用串行总线)、SATA(串行AT附加装置)、SCSI(小型计算机系统接口)、火线(Firewire)、PCI(外围组件互连)等。
用户接口150根据处理器110的控制与用户通信。例如，用户接口150可包括用户输入接口，诸如键盘、键区、按钮、触摸面板、触摸屏幕、触摸平板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器等。用户接口150还可包括用户输出接口，诸如LCD(液晶显示)装置、OLED(有机发光二极管)显示装置、AMOLED(有源矩阵OLED)显示装置、LED、扬声器、电机等。
存储接口130包括互连单元131和附接/拆卸控制器134。
互连单元131管理处理器110与存储装置200之间的通信。互连单元131包括链路层部分132和物理层部分133。
链路层部分132根据给定(或者另选地，期望或预定)规则(例如，通信协议)来产生发送信号。链路层部分132根据给定(或者另选地，期望或预定)规则对接收信号进行接收。链路层部分132可包括OSI(开放系统互连)各层的物理适配器层L1.5、数据链路层L2、网络层L3和传输层L4。链路层部分132可形成DME(装置管理实体)。链路层部分132包括MIPI联盟定义的“UniPro”。
物理层部分133根据给定(或者另选地，期望或预定)规则对发送信号进行发送。物理层部分133根据给定(或者另选地，期望或预定)规则对接收信号进行接收。物理层部分133可包括OSI各层的物理层L1。物理层部分133包括MIPI联盟定义的“M-PHY”。
附接/拆卸控制器134检测存储接口130是否通过互连单元131连接至存储装置200。附接/拆卸控制器134检测存储装置200是否连接至主机装置100，并根据检测结果控制使得主机装置100执行与存储装置200的链路连接。例如，附接/拆卸控制器134根据检测结果将中断发送至处理器110。附接/拆卸控制器134检测存储装置200是否连接至主机装置100，并根据检测结果控制使得主机装置100终止与存储装置200的链路连接。例如，附接/拆卸控制器134根据检测结果将中断发送至处理器110。
存储接口130具有第一输出端子DOUT_t、第二输出端子DOUT_c、第一输入端子DIN_t、第二输入端子DIN_c、复位端子RST_n和时钟端子REF_CLK。
存储接口130(尤其是互连单元131)通过第一输出端子DOUT_t和第二输出端子DOUT_c将信号传输至存储装置200。第一输出端子DOUT_t和第二输出端子DOUT_c可构成存储接口130的传输信道M-TX。可将第一输出端子DOUT_t和第二输出端子DOUT_c控制为具有至少四种状态之一。可将第一输出端子DOUT_t和第二输出端子DOUT_c控制为具有正状态DIF-P、负状态DIF-N、接地状态DIF-Z或浮置状态DIF-Q。
当第一输出端子DOUT_t上的第一输出信号的电平(例如，电压电平)大于第二输出端子DOUT_c上的第二输出信号的电平时，第一输出端子DOUT_t和第二输出端子DOUT_c可具有正状态DIF-P。当第一输出端子DOUT_t上的第一输出信号的电平小于第二输出端子DOUT_c上的第二输出信号的电平时，第一输出端子DOUT_t和第二输出端子DOUT_c可具有负状态DIF-N。在将第一输出端子DOUT_t和第二输出端子DOUT_c浮置的情况下，它们可具有浮置状态DIF-Q。当第一输出端子DOUT_t上的第一输出信号的电平等于或基本等于第二输出端子DOUT_c上的第二输出信号的电平时，第一输出端子DOUT_t和第二输出端子DOUT_c可具有接地状态DIF-Z。例如，如果第一输出端子DOUT_t和第二输出端子DOUT_c具有浮置状态DIF-Q，并且连接至浮置状态DIF-Q的端子处于接地状态DIF-Z，则第一输出端子DOUT_t和第二输出端子DOUT_c也可在接地状态DIF-Z下被驱动。
在存储装置200未连接的状态下，互连单元131根据附接/拆卸控制器134的控制将第一输出端子DOUT_t和第二输出端子DOUT_c设置为浮置状态DIF-Q。在存储装置200已连接的状态下，互连单元131利用第一输出端子DOUT_t和第二输出端子DOUT_c的正状态DIF-P和负状态DIF-N发送信息。也就是说，例如，互连单元131通过按照互补方式传输第一输出端子DOUT_t上的第一输出信号和第二输出端子DOUT_c上的第二输出信号来发送信息。在存储装置200已连接的状态下不存在将被发送至存储装置200的信息(例如，省电模式)的情况下，互连单元131将第一输出端子DOUT_t和第二输出端子DOUT_c设为浮置状态DIF-Q。连接至第一输出端子DOUT_t和第二输出端子DOUT_c的存储装置200的端子可具有接收等待状态(例如，接地状态DIF-Z)。也就是说，例如，第一输出端子DOUT_t和第二输出端子DOUT_c可设为接地状态DIF-Z。
存储接口130(具体地说，互连单元131)通过第一输入端子DIN_t和第二输入端子DIN_c从存储装置200接收信号。第一输入端子DIN_t和第二输入端子DIN_c可构成存储接口130的接收信道M-RX。可将第一输入端子DIN_t和第二输入端子DIN_c控制为具有至少四种状态之一。可将第一输入端子DIN_t和第二输入端子DIN_c控制为具有正状态DIF-P、负状态DIF-N、接地状态DIF-Z或浮置状态DIF-Q。
当第一输入端子DIN_t上的第一输入信号的电平(例如，电压电平)大于第二输入端子DIN_c上的第二输入信号的电平时，第一输入端子DIN_t和第二输入端子DIN_c可具有正状态DIF-P。当第一输入端子DIN_t上的第一输入信号的电平(例如，电压电平)小于第二输入端子DIN_c上的第二输入信号的电平时，第一输入端子DIN_t和第二输入端子DIN_c可具有负状态DIF-N。在第一输入端子DIN_t和第二输入端子DIN_c连接至接地端子的情况下，它们可具有接地状态DIF-Z。当将第一输入端子DIN_t和第二输入端子DIN_c浮置时，它们可具有浮置状态DIF-Q。
在存储装置200未连接的状态下，互连单元131根据附接/拆卸控制器134的控制将第一输入端子DIN_t和第二输入端子DIN_c设为接地状态DIF-Z。在存储装置200已连接的状态下，互连单元131利用第一输入端子DIN_t和第二输入端子DIN_c的正状态DIF-P和负状态DIF-N接收信息。例如，互连单元131驱动在接地状态DIF-Z下的第一输入端子DIN_t和第二输入端子DIN_c。此时，可根据经第一输入端子DIN_t和第二输入端子DIN_c接收的信号来控制第一输入端子DIN_t和第二输入端子DIN_c。例如，如果经第一输入端子DIN_t和第二输入端子DIN_c接收的信号处于正状态DIF-P，则可将它们设为正状态DIF-P。当经第一输入端子DIN_t和第二输入端子DIN_c接收的信号处于负状态DIF-N时，可将它们设为负状态DIF-N。在不经第一输入端子DIN_t和第二输入端子DIN_c接收信号的情况下，第一输入端子DIN_t和第二输入端子DIN_c可保持接地状态DIF-Z。也就是说，例如，互连单元131可通过按照互补方式接收第一输入端子DIN_t上的第一输入信号和第二输入端子DIN_c上的第二输入信号来识别信息。
存储接口130通过复位端子RST_n将复位信号发送至存储装置200。存储接口130经时钟端子REF_CLK向存储装置200提供时钟信号。存储接口130经电力端子PW向存储装置200提供电力。
在至少一些示例实施例中，存储接口130可为UFS(通用快闪存储)接口。
处理器110根据通过附接/拆卸控制器134产生的中断信号来操作。如果附接/拆卸控制器134发出指示存储装置200已连接的中断，则存储装置200的存储空间可在处理器110的控制下增加。如果附接/拆卸控制器134发出指示存储装置200已拆卸的中断，则可在处理器110的控制下去除存储装置200的存储空间。
图3是示意性地示出根据本发明构思的示例实施例的存储装置200的框图。
参照图1至图3，存储装置200包括非易失性存储器210和存储器控制器220。
非易失性存储器210根据存储器控制器220的控制执行写操作、读操作和擦除操作。非易失性存储器210可包括NAND闪速存储器。然而，本发明构思不限于此。非易失性存储器210可含有诸如PRAM、MRAM、RRAM、FRAM等的多种非易失性存储器中的至少一种。
存储器控制器220被配置为根据主机装置100的请求控制非易失性存储器210。存储器控制器220将控制信号发送至非易失性存储器210，并与非易失性存储器210交换数据。存储器控制器220可具有与主机装置100通信的主机接口230。主机接口230包括互连单元231和热插拔控制器234。
互连单元231管理主机装置100与存储器控制器220之间的通信。互连单元231含有链路层部分232和物理层部分233。
链路层部分232根据给定(或者另选地，期望或预定)规则(例如，通信协议)产生发送信号。链路层部分232根据给定(或者另选地，期望或预定)规则对接收信号进行接收。链路层部分232可包括OSI(开放系统互连)各层的物理适配器层L1.5、数据链路层L2、网络层L3和传输层L4。链路层部分232可形成DME(装置管理实体)。链路层部分232包括MIPI联盟定义的“UniPro”。
物理层部分233根据给定(或者另选地，期望或预定)规则对发送信号进行发送。物理层部分233根据给定(或者另选地，期望或预定)规则对接收信号进行接收。物理层部分233可包括OSI各层的物理层L1。物理层部分233包括MIPI联盟定义的“M-PHY”。
热插拔控制器234控制互连单元231，从而存储装置200向主机装置100通知存储装置200已连接至主机装置100。
主机接口230包含第一输出端子DOUT_t、第二输出端子DOUT_c、第一输入端子DIN_t、第二输入端子DIN_c、复位端子RST_n和时钟端子REF_CLK。
主机接口230(具体地说，互连单元231)通过第一输出端子DOUT_t和第二输出端子DOUT_c将信号传输至主机装置100。第一输出端子DOUT_t和第二输出端子DOUT_c可构成主机接口230的传输信道M-TX。可将第一输出端子DOUT_t和第二输出端子DOUT_c控制为具有至少四种状态之一。可将第一输出端子DOUT_t和第二输出端子DOUT_c控制为具有正状态DIF-P、负状态DIF-N、接地状态DIF-Z或浮置状态DIF-Q。
当第一输出端子DOUT_t上的第一输出信号的电平(例如，电压电平)大于第二输出端子DOUT_c上的第二输出信号的电平时，第一输出端子DOUT_t和第二输出端子DOUT_c可具有正状态DIF-P。当第一输出端子DOUT_t上的第一输出信号的电平小于第二输出端子DOUT_c上的第二输出信号的电平时，第一输出端子DOUT_t和第二输出端子DOUT_c可具有负状态DIF-N。在将第一输出端子DOUT_t和第二输出端子DOUT_c浮置的情况下，它们可具有浮置状态DIF-Q。当第一输出端子DOUT_t上的第一输出信号的电平等于或基本等于第二输出端子DOUT_c上的第二输出信号的电平时，第一输出端子DOUT_t和第二输出端子DOUT_c可具有接地状态DIF-Z。例如，如果第一输出端子DOUT_t和第二输出端子DOUT_c具有浮置状态DIF-Q，并且连接至浮置状态DIF-Q的端子处于接地状态DIF-Z，则第一输出端子DOUT_t和第二输出端子DOUT_c也可在接地状态DIF-Z下被驱动。
当连接至主机装置100时，如果从主机装置100供应电力，则互连单元231根据热插拔控制器234的控制将第一输出端子DOUT_t和第二输出端子DOUT_c设为负状态DIF-N。在主机装置100已连接的状态下，互连单元231利用第一输出端子DOUT_t和第二输出端子DOUT_c的正状态DIF-P和负状态DIF-N发送信息。也就是说，例如，互连单元231通过按照互补方式传输第一输出端子DOUT_t上的第一输出信号和第二输出端子DOUT_c上的第二输出信号来发送信息。
主机接口230(具体地说，互连单元231)通过第一输入端子DIN_t和第二输入端子DIN_c从主机装置100接收信号。第一输入端子DIN_t和第二输入端子DIN_c可构成主机接口230的接收信道M-RX。可将第一输入端子DIN_t和第二输入端子DIN_c控制为具有至少四种状态之一。可将第一输入端子DIN_t和第二输入端子DIN_c控制为具有正状态DIF-P、负状态DIF-N、接地状态DIF-Z或浮置状态DIF-Q。
当第一输入端子DIN_t上的第一输入信号的电平(例如，电压电平)大于第二输入端子DIN_c上的第二输入信号的电平时，第一输入端子DIN_t和第二输入端子DIN_c可具有正状态DIF-P。当第一输入端子DIN_t上的第一输入信号的电平(例如，电压电平)小于第二输入端子DIN_c上的第二输入信号的电平时，第一输入端子DIN_t和第二输入端子DIN_c可具有负状态DIF-N。在第一输入端子DIN_t和第二输入端子DIN_c连接至接地端子的情况下，它们可具有接地状态DIF-Z。当将第一输入端子DIN_t和第二输入端子DIN_c浮置时，它们可具有浮置状态DIF-Q。
当主机装置100已连接时，如果从主机装置100供应电力，则互连单元231根据热插拔控制器234的控制将第一输入端子DIN_t和第二输入端子DIN_c设为接地状态DIF-Z。在主机装置100已连接的状态下，互连单元231利用第一输入端子DIN_t和第二输入端子DIN_c的正状态DIF-P和负状态DIF-N接收信息。也就是说，例如，互连单元231通过按照互补方式接收第一输入端子DIN_t上的第一输入信号和第二输入端子DIN_c上的第二输入信号来识别信息。
主机接口230通过复位端子RST_n从主机装置100接收复位信号。主机接口230经时钟端子REF_CLK从主机装置100接收时钟信号。经电力端子PW从主机装置100向主机接口230供应电力。
在至少一些示例实施例中，主机接口230可为UFS(通用快闪存储)接口。
图4是示意性地示出根据本发明构思的示例实施例的存储装置200的操作方法的流程图。在图4中，示出了存储装置200的主机接口230的操作方法。
参照图1、图3和图4，在S 110，可执行通电复位。如果存储装置200连接至主机装置100，则主机装置100将电力供应至存储装置200。在从主机装置100供应电力时，主机接口230可执行通电复位；因此，主机接口230复位。主机接口230的互连单元231和热插拔控制器234可复位。
在S120，主机接口230向主机装置100通知这种互连。如果完成了通电复位，则热插拔控制器234和互连单元231可为可操作的；因此，在热插拔控制器234的控制下，互连单元231向主机装置100通知存储装置200连接至主机装置100。互连单元231根据热插拔控制器234的控制发送指示与主机装置100的这种互连的信号。指示这种互连的信号可通过第一输出端子DOUT_t和第二输出端子DOUT_c传输。也就是说，例如，互连单元231利用第一输出端子DOUT_t和第二输出端子DOUT_c向主机装置100通知这种互连，而非用单独的端子通知这种互连。
在S130，主机接口230确定主机装置100是否处于就绪状态。例如，主机接口230确定是否从主机装置100接收到通知就绪状态的信号。互连单元231确定是否经第一输入端子DIN_t和第二输入端子DIN_c而非单独的端子接收到通知就绪状态的信号。存储装置200等待，直至主机装置100进入就绪状态为止。
如果主机装置100进入就绪状态，则在S140，主机接口230执行与主机装置100的链路连接。例如，主机接口230与主机装置100交换用于调整同步的模式。例如，主机接口230将第一模式发送至主机装置100并从主机装置100接收第二模式。可基于第一模式和第二模式调整同步。主机接口230向主机装置100提供关于存储装置200的容量和存储装置200支持的功能的信息。
图5是示意性地示出根据本发明构思的示例实施例的主机装置100的操作方法的流程图。在图5中，示出了主机装置100的存储接口130的操作方法。
参照图1、图2和图5，在S210，可执行通电复位。在供应电力时，存储接口130可执行通电复位；因此，存储接口130复位。存储接口130的互连单元131和附接/拆卸控制器134可复位。
在S220，将存储接口130设为检测等待模式，在该检测等待模式中存储接口130检测存储装置200是否连接至存储接口130。
在S230，确定存储装置200是否连接至存储接口130。例如，存储接口130确定是否从存储装置200接收到通知互连的信号(例如，通知信号)。存储接口130确定是否经第一输入端子DIN_t和第二输入端子DIN_c而非单独的端子接收到通知互连的信号。如果未接收到通知互连的信号，则存储接口130保持检测等待模式。
如果接收到通知互连的信号，则在S240，存储接口130发出中断。例如，当接收到通知互连的信号时，附接/拆卸控制器134发出通知存储装置200已连接的中断。
在S250，存储接口130确定是否准备好连接与存储装置200的链路。如果准备好连接与存储装置200的链路，则在S260，存储接口130向存储装置200指示就绪状态。存储接口130经第一输出端子DOUT_t和第二输出端子DOUT_c而非单独的端子发送指示就绪状态的信号(例如，就绪状态通知信号)。
在S270，存储接口130执行与存储装置200的链路连接。例如，存储接口130与存储装置200交换用于调整同步的模式。
例如，存储接口130将第一模式发送至存储装置200并从存储装置200接收第二模式。可基于第一模式和第二模式调整同步。存储接口130向存储装置200提供关于存储装置200的容量和存储装置200支持的功能的信息。
图6是示意性地示出其中主机装置100与存储装置200连接的示例实施例的流程图。在图6中，示出了其中将存储装置200附接至在供应电力之后运行的主机装置100的示例。
参照图1至图3和图6，在S310，主机装置100的存储接口130与存储装置200的主机接口230连接。此时，存储接口130将电力供应至主机接口230。
在S320，主机接口230执行通电复位操作。在从存储接口130提供电力时，主机接口230执行通电复位操作。
如果通电复位操作结束，则在S330，主机接口230向存储接口130提供指示互连的信号。主机接口230可将例如第一输出端子DOUT_t和第二输出端子DOUT_c设为负状态DIF-N。也就是说，例如，在主机接口230的控制下，第一输出端子DOUT_t上的信号的电平可设为小于第二输出端子DOUT_c上的信号的电平。可将主机接口230的第一输出端子DOUT_t和第二输出端子DOUT_c上的信号分别发送至存储接口130的第一输入端子DIN_t和第二输入端子DIN_c。
也就是说，例如，如果在主机接口230的控制下将第一输出端子DOUT_t和第二输出端子DOUT_c设为负状态DIF-N，则负状态DIF-N可被传输至存储接口130的第一输入端子DIN_t和第二输入端子DIN_c。
当经第一输入端子DIN_t和第二输入端子DIN_c接收负状态DIF-N时，存储接口130发出指示存储装置200已连接的中断。
在S350，存储接口130向主机接口230提供指示存储接口130已准备好执行链路连接的信号。例如，存储接口130将第一输出端子DOUT_t和第二输出端子DOUT_c设为负状态DIF-N。也就是说，例如，根据存储接口130的控制，将第一输出端子DOUT_t上的信号的电平设为小于第二输出端子DOUT_c上的信号的电平。可将存储接口130的第一输出端子DOUT_t和第二输出端子DOUT_c的信号分别提供至主机接口230的第一输入端子DIN_t和第二输入端子DIN_c。也就是说，例如，如果存储接口130驱动具有负状态DIF-N的第一输出端子DOUT_t和第二输出端子DOUT_c，则负状态DIF-N可被分别传输至主机接口230的第一输入端子DIN_t和第二输入端子DIN_c。
在S360，可实现存储接口130与主机接口230之间的链路连接。
如果完成链路连接，则主机装置100可访问存储装置200。例如，主机装置100可在存储装置200中写数据、从存储装置200读数据和/或擦除存储在存储装置200中的数据。
图7是示意性地示出根据本发明构思的示例实施例的在存储接口130与主机接口230之间交换的信号的示例的时序图。
图7示出了当存储装置200连接至主机装置100时在存储接口130与主机接口230之间交换的信号。
参照图1至图3和图7，一开始，存储装置200与主机装置100可不连接。此时，主机接口230不操作，但存储接口130被设为检测等待模式。
在检测等待模式中，存储接口130的传输信道M-TX可处于省电模式。例如，存储接口130的传输信道M-TX可处于由UFS规范定义的“HIBERN8”状态。此时，传输信道M-TX的第一输出端子DOUT_t和第二输出端子DOUT_c可具有浮置状态DIF-Q。
在检测等待模式中，可将存储接口130的接收信道M-RX设为接收等待模式。例如，存储接口130的第一输入端子DIN_t和第二输入端子DIN_c可在接地状态DIF-Z下被驱动。
在T1，存储装置200连接至主机装置100。也就是说，例如，存储装置200的主机接口230可连接至主机装置100的存储接口130。存储接口130将电力供应至主机接口230。
在从存储接口130供应电力时，主机接口230的传输信道M-TX执行通电复位操作。例如，主机接口230的传输信道M-TX进入由UFS规范定义的“DISABLED”(“禁用”)状态，然后执行通电复位操作。此时，传输信道M-TX的第一输出端子DOUT_t和第二输出端子DOUT_c具有浮置状态DIF-Q。
在从存储接口130供应电力时，主机接口230的接收信道M-RX执行通电复位操作。例如，主机接口230的接收信道M-RX进入由UFS规范定义的“DISABLED”(“禁用”)状态，然后执行通电复位操作。此时，接收信道M-RX的第一输入端子DIN_t和第二输入端子DIN_c具有浮置状态DIF-Q。
在T2，主机接口230的通电复位操作结束，从而主机接口230的传输信道M-TX向主机装置100通知存储装置200连接至主机装置100。例如，传输信道M-TX可发送负状态DIF-N。传输信道M-TX的第一输出端子DOUT_t和第二输出端子DOUT_c在负状态DIF-N下被驱动。第一输出端子DOUT_t上的信号的电平可变得小于第二输出端子DOUT_c上的信号的电平。热插拔控制器234控制互连单元231的传输信道M-TX，以在通电复位操作结束时输出负状态DIF-N。
在通电复位操作结束时，主机接口230的接收信道M-RX进入接收等待状态。例如，接收信道M-RX的第一输入端子DIN_t和第二输入端子DIN_c可在接地状态DIF-Z下被驱动。
因为主机接口230的传输信道M-TX在负状态DIF-N下被驱动，所以经存储接口130的接收信道M-RX接收负状态DIF-N。在至少一些示例实施例中，当存储接口130的传输信道M-TX具有“HIBERN8”状态时，存储接口130检测负状态DIF-N。例如，当存储接口130的传输信道M-TX具有“HIBERN8”状态，并且接收信道M-RX具有接地状态DIF-Z时，存储接口130可处于由M-PHY规范定义的静噪状态。如果在静噪状态下接收信道M-RX在负状态DIF-N下被驱动，则存储接口130检测由M-PHY规范定义的“非静噪”状态。当检测到非静噪状态时，存储接口130执行由M-PHY规范定义的“HIBERN8”退出控制。也就是说，例如，在T2，存储接口130开始退出传输信道M-TX的省电模式(即，“HIBERN8”状态)的操作。在检测到互连单元131的接收信道M-RX在负状态DIF-N下被驱动时，附接/拆卸控制器134发出中断。
另外，由于主机接口230的接收信道M-RX在接地状态DIF-Z下被驱动，因此具有浮置状态DIF-Q的传输信道M-TX可在接地状态DIF-Z下被驱动。
在T3，退出存储接口130的传输信道M-TX的省电模式。也就是说，例如，已设为“HIBERN8”状态的存储接口130的传输信道M-TX可进入“ACTIVE”(“激活”)状态。在这种情况下，传输信道M-TX向主机接口230通知已准备好执行链路连接。例如，传输信道M-TX输出负状态DIF-N。因为存储接口130的传输信道M-TX在负状态DIF-N下被驱动，所以经主机接口230的接收信道M-RX接收负状态DIF-N。
然后，在T4，可实现存储接口130与主机接口230之间的链路连接。
在T5，如果完成链路连接，则存储接口130与主机接口230交换数据。例如，主机接口230可将写命令、读命令和/或擦除命令传输至存储接口130。存储接口130可向主机接口230提供地址。存储接口130将写数据发送至主机接口230。主机接口230将读数据发送至存储接口130。
图8是示意性地示出根据本发明构思的另一示例实施例的主机装置100的操作方法的流程图。在图8中，示出了当检测到存储装置200与主机装置100分离时存储接口130的操作方法。
参照图1、图2和图8，在S410，可确定是否发生错误。例如，当存储接口130与主机接口230通信时可确定是否发生错误。例如，在存储接口130将写命令或擦除命令发送至主机接口230的情况下，可确定是否发生超时。超时可为分配给存储装置200的写操作或擦除操作的有限时间间隔。例如，在存储接口130将读命令传输至主机接口230的情况下，可确定是否仅接收到请求的数据的一部分或者是否发生超时。
如果未检测到错误，则方法结束。如果检测到错误，则在S420，检查连接。存储接口130检查与主机接口230的连接。例如，存储接口130将由UFS规范定义的“NOP Out”事务发送至主机接口230。
在S430，确定是否发生超时。在检查连接的操作中，存储接口130确定是否发生超时。例如，存储接口130确定是否在给定(或者另选地，期望或预定)时间内从主机接口230接收到由UFS规范定义的“NOP In”事务。如果未在给定时间内接收到“NOP In”事务，则在S440，存储接口130确定存储装置200与主机装置100分离。附接/拆卸控制器134发出指示存储装置200已拆卸的中断。基于该中断，处理器110识别出存储装置200已拆卸；因此，处理器110释放存储装置200的存储空间。处理器110可释放用于管理存储装置200的元数据(例如，文件系统的数据)。处理器110可释放临时存储并与存储装置200关联的缓冲器数据、高速缓冲器数据和/或代码数据。
图9是示意性地示出根据本发明构思的又一示例实施例的主机装置100的操作方法的流程图。在图9中，示出了当存储装置200与主机装置100分离时存储接口130的操作方法。
参照图1、图2和图9，在S510，定期检查连接。存储接口130检查与主机接口230的连接。存储接口130定期将“NOP Out”事务传输至主机接口230。
在S520，确定是否发生超时。在检查连接的操作中，存储接口130确定是否发生超时。例如，存储接口130确定是否在给定(或者另选地，期望或预定)时间内从主机接口230接收到由UFS规范定义的“NOP In”事务。如果未在给定时间内接收到“NOP In”事务(例如，当发生超时时)，则在S530，存储接口130确定存储装置200已与主机装置100分离。附接/拆卸控制器134发出指示存储装置200已拆卸的中断。基于所述中断，处理器110识别出存储装置200已被拆卸。
如上所述，根据本发明构思的至少一些示例实施例，利用与UFS规范的“HIBERN8”状态关联的控制来检测出被配置为根据UFS规范操作的存储装置200的连接。另外，利用“NOP Out”事务来检测出被配置为根据UFS规范操作的存储装置200的分离。因此，在不改变UFS规范的情况下，可实施被配置为根据UFS规范操作的存储装置200的带电插拔或热插拔。
根据示例实施例，UFS装置可在不重启和/或不关闭主机计算机系统的情况下附接至、连接至主机计算机系统并且被主机计算机系统访问。例如，存储卡和/或UFS装置可在不明显中断主机计算机系统的操作的情况下连接至主机计算机系统并且被主机计算机系统访问。
图10是示意性地示出根据本发明构思的示例实施例的存储接口130或主机接口230发送数据的方法的时序图。
参照图2、图3和图10，第一输出端子DOUT_t或第二输出端子DOUT_c可利用负状态DIF-N或正状态DIF-P发送数据。
在第一时间段T1中，第一输出端子DOUT_t和第二输出端子DOUT_c具有负状态DIF-N。该负状态DIF-N可对应于数字比特“0”。
在第二时间段T2中，第一输出端子DOUT_t和第二输出端子DOUT_c具有正状态DIF-P。该正状态DIF-P可对应于数字比特“1”。
在第三时间段T3中，第一输出端子DOUT_t和第二输出端子DOUT_c具有正状态DIF-P。该正状态DIF-P可对应于数字比特“1”。
在第四时间段T4中，第一输出端子DOUT_t和第二输出端子DOUT_c具有负状态DIF-N。该负状态DIF-N可对应于数字比特“0”。
在第五时间段T5中，第一输出端子DOUT_t和第二输出端子DOUT_c具有正状态DIF-P。该正状态DIF-P可对应于数字比特“1”。
在图10所示的示例实施例中，第一输出端子DOUT_t和第二输出端子DOUT_c利用负状态DIF-N和正状态DIF-P发送比特流“01101”。
在至少一些示例实施例中，正状态DIF-P与负状态DIF-N之间的电压差可在约200mV至约400mV的范围内，包括两个端点。也就是说，例如，将作为数据传输的信号的摆动宽度可在约200mV至约400mV的范围内，包括两个端点。
图11是示意性地示出根据本发明构思的另一示例实施例的存储接口130’的框图。
参照图11，存储接口130’包含互连单元131’和附接/拆卸控制器134’。互连单元131’具有链路层部分132’和物理层部分133’。
与参照图2描述的存储接口130相比，存储接口130’的传输信道M-TX包括多个输出通道。各个输出通道可包括第一输出端子DOUT_t和第二输出端子DOUT_c。也就是说，例如，存储接口130’通过两个输出通道发送信号。
另外，存储接口130’的接收信道M-RX包括多个输入通道。各个输入通道可包括第一输入端子DIN_t和第二输入端子DIN_c。也就是说，例如，存储接口130’通过两个输入通道接收信号。附接/拆卸控制器134根据是否从一个或多个输入通道检测到非静噪状态来检测存储装置200的连接。
在至少一些示例实施例中，存储接口130’的输出通道的数量或输入通道的数量不限于一个或两个。例如，存储接口130’的输出通道的数量或输入通道的数量可为三个或更多个。
图12是示意性地示出根据本发明构思的另一示例实施例的主机接口230’的框图。参照图12，主机接口230’包括互连单元231’和热插拔控制器234’。互连单元231’包含链路层部分232’和物理层部分233’。
与参照图3描述的主机接口230相比，主机接口230’的传输信道M-TX包含多个输出通道，各个输出通道包括第一输出端子DOUT_t和第二输出端子DOUT_c。也就是说，例如，主机接口230’经两个或更多个输出通道发送信号。在通电复位操作结束之后，热插拔控制器234’控制互连单元231’以使得一个或多个输出通道驱动负状态DIF-N。
另外，主机接口230’的接收信道M-RX具有多个输入通道，各个输入通道包含第一输入端子DIN_t和第二输入端子DIN_c。也就是说，例如，主机接口230’经两个或更多个输入通道接收信号。
图13是示意性地示出根据本发明构思的示例实施例的图3所示的存储装置200的非易失性存储器210的框图。
参照图13，非易失性存储器210包括：存储器单元阵列211；地址解码器电路213；页缓冲器电路215；数据输入/输出电路217；以及控制逻辑电路219。
存储器单元阵列211包括多个存储器块BLK1至BLKz，各个存储器块包括多个存储器单元。各个存储器块通过至少一根串选择线SSL、多根字线WL和至少一根接地选择线GSL连接至地址解码器电路213。存储器单元阵列211通过多根位线BL连接至页缓冲器电路215。存储器块BLK1至BLKz可共同连接至多根位线BL。存储器块BLK1至BLKz的存储器单元可具有相同或基本相同的结构。
地址解码器电路213通过多根接地选择线GSL、多根字线WL和多根串选择线SSL连接至存储器单元阵列211。地址解码器电路213根据控制逻辑电路219的控制来操作。地址解码器电路213从存储器控制器220接收地址(参照图3)。地址解码器电路213将输入地址ADDR解码，并根据解码的地址来控制将被施加至字线WL的电压。例如，在编程操作中，地址解码器电路213根据控制逻辑电路219的控制将通电压(pass voltage)施加至字线WL。在编程操作中，地址解码器电路213还根据控制逻辑电路219的控制将编程电压施加至各字线WL中的对应于输入地址ADDR的字线WL。
页缓冲器电路215通过位线BL连接至存储器单元阵列211。页缓冲器电路215通过多根数据线DL连接至数据输入/输出电路217。页缓冲器电路215根据控制逻辑电路219的控制来操作。
页缓冲器电路215存储将在存储器单元阵列211的存储器单元中被编程的数据或从存储器单元阵列211的存储器单元读取的数据。在编程操作中，页缓冲器电路215存储将被存储在存储器单元中的数据。基于存储的数据，页缓冲器电路215将多根位线BL偏置。页缓冲器电路215用作用于编程操作的写驱动器。在读操作中，页缓冲器电路215感测位线BL上的电压并存储感测结果。页缓冲器电路215用作用于读操作的读出放大器。
数据输入/输出电路217通过数据线DL连接至页缓冲器电路215。数据输入/输出电路217与存储器控制器220交换数据。
数据输入/输出电路217临时存储从存储器控制器220接收的数据。数据输入/输出电路217将存储的数据传输至页缓冲器电路215。数据输入/输出电路217临时存储从页缓冲器电路215传输的数据。数据输入/输出电路217将存储的数据传输至存储器控制器220。数据输入/输出电路217用作缓冲存储器。
控制逻辑电路219从存储器控制器220接收命令CMD。控制逻辑电路219将接收到的命令解码并根据解码的命令控制非易失性存储器210的整体操作。控制逻辑电路219还从存储器控制器220接收多种控制信号和电压。
图14是示意性地示出根据本发明构思的示例实施例的图13所示的非易失性存储器210的存储器块BLKa的电路图。图14示出了图13所示的存储器单元阵列211的多个存储器块BLK1至BLKz中的一个BLKa。
参照图13和图14，存储器块BLKa包括分别连接至多根位线BL1至BLn的多个串SR。各个串SR包括接地选择晶体管GST、存储器单元MC和串选择晶体管SST。
在每个串SR中，接地选择晶体管GST连接在存储器单元MC与共源极线CSL之间，并且串SR的各接地选择晶体管GST共同连接至共源极线CSL。
在每个串SR中，串选择晶体管SST连接在存储器单元MC与位线BL之间，并且串SR的各串选择晶体管SST分别连接至多根位线BL1至BLn。位线BL1至BLn可连接至页缓冲器电路215。
在每个串SR中，多个存储器单元MC连接在接地选择晶体管GST与串选择晶体管SST之间。在每个串SR中，多个存储器单元MC串联连接。
在串SR中，具有相同高度或与共源极线CSL距离相同的存储器单元MC共同连接至一字线。串SR的各存储器单元MC连接至多根字线WL1至WLm。字线WL1至WLm可连接至地址解码器电路213。
图15是示意性地示出根据本发明构思的另一示例实施例的图13所示的非易失性存储器210的存储器块BLKb的电路图。
参照图15，存储器块BLKb包括多个单元串CS11至CS21和CS12至CS22。多个单元串CS11至CS21和CS12至CS22沿着行方向和列方向布置，并形成多行和多列。
例如，沿着行方向布置的单元串CS11和CS12形成第一行，并且沿着行方向布置的单元串CS21和CS22形成第二行。沿着列方向布置的单元串CS11和CS21形成第一列，并且沿着列方向布置的单元串CS12和CS22形成第二列。
各个单元串包括多个单元晶体管，多个单元晶体管包括接地选择晶体管GSTa和GSTb、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb。各个单元串的接地选择晶体管GSTa和GSTb、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb沿着垂直于或基本垂直于如下的平面(例如，存储器块BLKb的基底上方的平面)的高度方向堆叠，其中在该平面上沿着多行和多列布置有单元串CS11至CS21和CS12至CS22。
最下面的接地选择晶体管GSTa共同连接至共源极线CSL。
多个单元串CS11至CS21和CS12至CS22的接地选择晶体管GSTa和GSTb共同连接至接地选择线GSL。
在至少一些示例实施例中，具有相同高度(或等级)的接地选择晶体管可连接至相同的接地选择线，而不同高度(或等级)的接地选择晶体管可连接至不同的接地选择线。例如，具有第一高度的接地选择晶体管GSTa共同连接至第一接地选择线，而具有第二高度的接地选择晶体管GSTb共同连接至第二接地选择线。
在至少一些示例实施例中，同一行中的接地选择晶体管可连接至相同的接地选择线，而不同行中的接地选择晶体管可连接至不同的接地选择线。例如，第一行中的单元串CS11和CS12的接地选择晶体管GSTa和GSTb共同连接至第一接地选择线，而第二行中的单元串CS21和CS22的接地选择晶体管GSTa和GSTb共同连接至第二接地选择线。
相对于基底(或接地选择晶体管GST)布置在相同高度(或等级)的存储器单元共同连接至一字线。布置在不同高度(或等级)的存储器单元连接至不同的字线WL1至WL6。例如，各存储器单元MC1共同连接至字线WL1，各存储器单元MC2共同连接至字线WL2，并且各存储器单元MC3共同连接至字线WL3。各存储器单元MC4共同连接至字线WL4，各存储器单元MC5共同连接至字线WL5，并且各存储器单元MC6共同连接至字线WL6。
在单元串CS11至CS21和CS12至CS22的具有相同高度(或等级)的第一串选择晶体管SSTa中，不同行中的第一串选择晶体管SSTa连接至不同的串选择线SSL1a和SSL2a。例如，单元串CS11和CS12的第一串选择晶体管SSTa共同连接至串选择线SSL1a，并且单元串CS21和CS22的第一串选择晶体管SSTa共同连接至串选择线SSL2a。
在单元串CS11至CS21和CS12至CS22的具有相同高度(或等级)的第二串选择晶体管SSTb中，不同行中的第二串选择晶体管SSTb连接至不同的串选择线SSL1b和SSL2b。例如，单元串CS11和CS12的第二串选择晶体管SSTb共同连接至串选择线SSL1b，并且单元串CS21和CS22的第二串选择晶体管SSTb共同连接至串选择线SSL2b。
也就是说，例如，不同行中的单元串可连接至不同的串选择线。相同行中的单元串的具有相同高度(或等级)的串选择晶体管连接至相同的串选择线。相同行中的单元串的具有不同高度(或等级)的串选择晶体管连接至不同的串选择线。
在至少一些示例实施例中，相同行中的单元串的串选择晶体管共同连接至一根串选择线。例如，第一行中的单元串CS11和CS12的串选择晶体管SSTa和SSTb共同连接至一根串选择线，并且第二行中的单元串CS21和CS22的串选择晶体管SSTa和SSTb共同连接至一根串选择线。
单元串CS11至CS21和CS12至CS22的各列分别连接至不同的位线BL1和BL2。例如，第一列中的单元串CS11和CS21的串选择晶体管SSTb共同连接至位线BL1，并且第二列中的单元串CS12和CS22的串选择晶体管SSTb共同连接至位线BL2。
图15所示的存储器块BLKb仅是一个示例，本发明构思不限于此。例如，单元串的行数可增加或减少。随着单元串的行数改变，连接至一根位线的单元串的数量以及串选择线的数量或接地选择线的数量也可改变。
单元串的列数可增加或减少。随着单元串的列数改变，连接至单元串的各列的位线的数量以及连接至串选择线的单元串的数量也可改变。
单元串的高度可增大或减小。例如，在各个单元串中堆叠的接地选择晶体管、存储器单元和/或串选择晶体管的数量可增加或减少。
在至少一些示例实施例中，可通过行单元执行写操作和读操作。例如，可经串选择线SSL1a、SSL1b、SSL2a和SSL2b通过行单元来选择单元串CS11至CS21和CS12至CS22。
在单元串CS11至CS21和CS12至CS22的被选择的一行中，可通过字线单元执行写操作或读操作。在单元串CS11至CS21和CS12至CS22的被选择的一行中，可对连接至所选择的字线的存储器单元进行编程。
图16是示意性地示出根据本发明构思的示例实施例的存储器控制器220的框图。
参照图16，存储器控制器220包括：总线221；处理器222；存储器223；存储器接口224；ECC块225；和主机接口230。
总线221可被配置为在存储器控制器220的各组件之间提供信道。
处理器222控制存储器控制器220的整体操作并执行逻辑操作。处理器222通过主机接口230与外部主机装置100(参照图1)通信。处理器222通过存储器接口224与外部非易失性存储器210(参照图3)通信。处理器222可为微控制器。
存储器223可用作处理器222的工作存储器、高速缓冲存储器或缓冲存储器。存储器223存储处理器222执行的代码或指令。存储器223存储处理器222所处理的数据。存储器223可包括SRAM，但是示例实施例不限于该示例。
存储器接口224根据处理器222的控制与非易失性存储器210通信。
ECC块225执行纠错。ECC块225基于将写在非易失性存储器210中的数据来产生用于纠错的校验位和/或校验码。非易失性存储器210存储通过存储器接口224发送的数据和校验位/校验码。ECC块225利用通过存储器接口224从非易失性存储器210读取的数据和校验位/校验码来纠正数据中的错误。
主机接口230根据处理器222的控制与外部主机装置100通信。主机接口230可包括以上参照图3描述的主机接口。也就是说，例如，主机接口230支持带电插拔或热插拔。
图17是示意性地示出根据本发明构思的另一示例实施例的存储装置300的框图。
参照图17，存储装置300包括：非易失性存储器310；存储器控制器320；和缓冲存储器340。存储器控制器320包括主机接口330。主机接口330包括互连单元331和热插拔控制器334。互连单元331包括链路层部分332和物理层部分333。
与参照图3描述的存储装置200相比，存储装置300还包括缓冲存储器340。缓冲存储器340根据存储器控制器320的控制存储将被写入非易失性存储器310或从非易失性存储器310读取的数据。缓冲存储器340可包括DRAM，但示例实施例不限于该示例。
图18是示意性地示出根据本发明构思的示例实施例的存储卡400的框图。
参照图18，存储卡400包括：非易失性存储器410；存储器控制器420；连接器450；和主体460。存储器控制器420包括主机接口430。主机接口430包括互连单元431和热插拔控制器434。互连单元431具有链路层部分432和物理层部分433。主机接口430可支持带电插拔或热插拔。
连接器450被配置为附接至外部主机装置100(参照图1)和从外部主机装置100拆卸下来。连接器450具有多个连接端子451至459。从外部主机装置100向第一连接端子451供应地电压VSS。第一连接端子451向非易失性存储器410和存储器控制器420供应来自外部主机装置100的地电压VSS。
从外部主机装置100向第二连接端子452供应第一电源电压VCC。第二连接端子452向非易失性存储器410提供来自外部主机装置100的第一电源电压VCC。
从外部主机装置100向第三连接端子453供应第二电源电压VCCQ。第三连接端子453向存储器控制器420提供来自外部主机装置100的第二电源电压VCCQ。
第四连接端子454向存储器控制器420的时钟端子REF_CLK提供来自外部主机装置100的时钟。第五连接端子455向存储器控制器420的复位端子RST_n提供来自外部主机装置100的复位信号。第六连接端子456和第七连接端子457将来自外部主机装置100的信号发送至存储器控制器420的第一输入端子DIN_t和第二输入端子DIN_c。第八连接端子458和第九连接端子459将从存储器控制器420的第一输出端子DOUT_t和第二输出端子DOUT_c传输的信号传输至外部主机装置100。
主体460包围存储卡400的组件以在物理上保护存储卡400。
虽然已经参照示例实施例描述了本发明构思，但是本领域技术人员应该清楚，在不脱离本发明构思的精神和范围的情况下可作出各种改变和修改。因此，应该理解，以上示例实施例非限制性而是说明性的。

Claims (20)

1.一种存储卡，包括：
第一信号端子，其被配置为输出第一信号；
第二信号端子，其被配置为输出第二信号，所述第一信号与所述第二信号彼此互补；以及
控制器，其被配置为在电力被供应至所述存储卡之后链路连接被执行之前驱动所述第一信号端子和所述第二信号端子以具有第一负状态；其中
当所述第一信号的电平大于所述第二信号的电平时，所述第一信号端子和所述第二信号端子处于正状态，并且
当所述第一信号的电平小于所述第二信号的电平时，所述第一信号端子和所述第二信号端子处于第一负状态。
2.根据权利要求1所述的存储卡，还包括：
第三信号端子，其被配置为接收第三信号；
第四信号端子，其被配置为接收第四信号，所述第三信号与所述第四信号彼此互补；并且其中
所述控制器被配置为当电力被供应至所述存储卡时驱动所述第三信号端子和所述第四信号端子以具有地电平。
3.根据权利要求2所述的存储卡，其中控制器被配置为当所述第三信号的电平小于所述第四信号的电平时检测第二负状态。
4.根据权利要求3所述的存储卡，其中：
当检测到所述第二负状态时，所述控制器被配置为利用所述第一信号端子至所述第四信号端子来执行所述链路连接。
5.根据权利要求1所述的存储卡，其中：
所述正状态对应于第一比特，所述第一负状态对应于第二比特；并且
所述控制器被配置为当执行所述链路连接时通过所述第一信号端子和所述第二信号端子来发送数据。
6.根据权利要求5所述的存储卡，其中所述控制器被配置为利用所述正状态和所述第一负状态来发送所述数据。
7.根据权利要求1所述的存储卡，其中所述控制器被配置为通过驱动所述第一信号端子和所述第二信号端子以具有所述第一负状态来通知主机所述存储卡连接至该主机。
8.根据权利要求1所述的存储卡，其中所述控制器被配置为在通电复位操作被执行之后驱动所述第一信号端子和所述第二信号端子以具有所述第一负状态。
9.根据权利要求1所述的存储卡，其中，在所述第一负状态下，所述第二信号与所述第一信号之间的电压差的范围为200mV至400mV，包括两个端点。
10.一种接口电路，其被配置为与存储卡通信，所述接口电路包括：
第一信号端子，其被配置为接收第一信号；
第二信号端子，其被配置为接收第二信号，所述第一信号和所述第二信号彼此互补；以及
控制器，其被配置为基于通过所述第一信号端子和所述第二信号端子接收到的所述第一信号和所述第二信号来检测所述存储卡是否连接，所述控制器还被配置为当所述存储卡未连接时驱动所述第一信号端子和所述第二信号端子以具有接地状态。
11.根据权利要求10所述的接口电路，其中：
当所述第一信号的电平大于所述第二信号的电平时，所述第一信号端子和所述第二信号端子具有正状态；
当所述第一信号的电平小于所述第二信号的电平时，所述第一信号端子和所述第二信号端子具有负状态；并且
所述控制器被配置为当所述第一信号端子和所述第二信号端子具有所述负状态时检测所述存储卡的附接。
12.根据权利要求10所述的接口电路，还包括：
第三信号端子，其被配置为输出第三信号；
第四信号端子，其被配置为输出第四信号，所述第三信号与所述第四信号彼此互补；并且其中
所述控制器配置为当所述存储卡未连接时将所述第三信号端子和所述第四信号端子设为省电模式。
13.根据权利要求12所述的接口电路，其中所述控制器被配置为如果所述控制器检测到所述存储卡已连接，则驱动所述第三信号端子和所述第四信号端子以具有负状态，所述负状态为所述第三信号的电平小于所述第四信号的电平的状态。
14.根据权利要求13所述的接口电路，其中所述控制器被配置为在所述第三信号端子和所述第四信号端子被驱动以具有所述负状态之后通过所述第一信号端子至所述第四信号端子来执行与所述存储卡的链路连接。
15.根据权利要求10所述的接口电路，其中所述控制器还被配置为，
检查与所述存储卡的连接，以及
如果连接检查失败，则检测所述存储卡的断开。
16.根据权利要求15所述的接口电路，其中所述控制器还被配置为响应于与所述存储卡的通信错误而检查连接。
17.根据权利要求15所述的接口电路，其中所述控制器还被配置为定期检查连接。
18.一种存储卡，包括：
第一输出端子，其被配置为输出第一输出信号；
第二输出端子，其被配置为输出第二输出信号，所述第一输出信号与所述第二输出信号彼此互补；
第一输入端子，其被配置为接收第一输入信号；
第二输入端子，其被配置为接收第二输入信号，所述第一输入信号与所述第二输入信号彼此互补；
控制器，其被配置为在从外部装置供应电力时，驱动所述第一输出端子和所述第二输出端子以使得所述第一输出信号的电平小于所述第二输出信号的电平，并驱动所述第一输入端子和所述第二输入端子以具有地电平；以及
非易失性存储器，其被配置为根据所述控制器的控制而操作。
19.根据权利要求18所述的存储卡，其中所述控制器还被配置为响应于通过所述第一输入端子和所述第二输入端子检测到所述第一输入信号的电平小于所述第二输入信号的电平而执行与所述外部装置的链路连接。
20.根据权利要求19所述的存储卡，其中所述存储卡是可拆卸便携式存储装置。
CN201410741977.9A 2013-12-06 2014-12-05 存储卡和与存储卡通信的接口电路 Active CN104700894B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361912729P 2013-12-06 2013-12-06
US61/912,729 2013-12-06
KR1020140023276A KR102206320B1 (ko) 2013-12-06 2014-02-27 메모리 카드 및 메모리 카드와 통신하는 인터페이스 회로
KR10-2014-0023276 2014-02-27

Publications (2)

Publication Number Publication Date
CN104700894A true CN104700894A (zh) 2015-06-10
CN104700894B CN104700894B (zh) 2019-08-16

Family

ID=53271206

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410741977.9A Active CN104700894B (zh) 2013-12-06 2014-12-05 存储卡和与存储卡通信的接口电路

Country Status (2)

Country Link
US (1) US9952791B2 (zh)
CN (1) CN104700894B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107886149A (zh) * 2016-09-29 2018-04-06 三星电子株式会社 存储器卡以及包括其的存储系统
CN108897635A (zh) * 2018-06-25 2018-11-27 Oppo（重庆）智能科技有限公司 数据传输方法及电子设备、计算机可读存储介质

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102371557B1 (ko) * 2015-03-20 2022-03-07 삼성전자주식회사 호스트 장치, 그것과 복수의 장치들을 갖는 호스트 시스템 및 그것의 인터페이스 링크 레이어 구성 방법
KR20180077727A (ko) 2016-12-29 2018-07-09 삼성전자주식회사 반도체 집적 회로 카드 및 이를 포함하는 통신 시스템
US11037042B2 (en) 2016-12-29 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor integrated circuit cards and communication systems including the same
US10263715B1 (en) * 2018-02-14 2019-04-16 M31 Technology Corporation Transmitter and a post-cursor compensation system thereof
KR20210090774A (ko) 2020-01-10 2021-07-21 삼성전자주식회사 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법
TW202310594A (zh) * 2021-08-19 2023-03-01 韓商愛思開海力士有限公司 用於互連協定的錯誤處理的方法、控制器以及儲存裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6766401B2 (en) * 2001-04-27 2004-07-20 International Business Machines Corporation Increasing control information from a single general purpose input/output (GPIO) mechanism
US7292946B2 (en) * 1999-08-05 2007-11-06 O2Micro International Limited Integrated PC card host controller for the detection and operation of a plurality of expansion cards
CN101118522A (zh) * 2006-08-04 2008-02-06 欧姆龙株式会社 微型计算机装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI94680C (fi) * 1993-11-26 1995-10-10 Nokia Mobile Phones Ltd Laajennettu PCMCIA-liitäntä ja menetelmä sen tunnistamiseksi
JP3364133B2 (ja) * 1997-10-16 2003-01-08 富士通株式会社 カード、ホスト装置、及び、ドライブ装置
US6378026B1 (en) 1998-11-09 2002-04-23 Sipex Corporation Connection detection circuit and method
US6308230B1 (en) 1998-12-28 2001-10-23 The United States Of America As Represented By The Secretary Of The Navy Information/software interface having serial communications detection logic/electronics for determining either a host or an embedded microcomputer device controller connected thereto
US6438638B1 (en) * 2000-07-06 2002-08-20 Onspec Electronic, Inc. Flashtoaster for reading several types of flash-memory cards with or without a PC
GB0327216D0 (en) 2003-11-22 2003-12-24 Nokia Corp An interface for serial data communication
GB2409058B (en) 2003-12-09 2006-08-02 Nokia Corp An interface for serial data communication
KR100619898B1 (ko) 2004-08-24 2006-09-19 엘지전자 주식회사 외부장치 감지 기능을 갖는 이동통신 단말기 및 그 방법
US20090276546A1 (en) * 2008-05-01 2009-11-05 Broadcom Corporation Techniques for detection and serial communication for a non-usb serial interface over usb connector
KR101520051B1 (ko) 2008-10-08 2015-05-14 (주)멜파스 복수의 제어부를 갖는 접촉 감지 장치 및 그를 이용한 접촉감지 방법
US8468285B2 (en) 2009-05-18 2013-06-18 Stmicroelectronics, Inc. Operation of video source and sink with toggled hot plug detection
KR101206632B1 (ko) 2010-03-31 2012-11-29 금오공과대학교 산학협력단 분산 제어용 제어 모듈을 이용한 와이어링 하니스의 부하 감지 시스템
US8983410B2 (en) 2010-04-20 2015-03-17 Rf Micro Devices, Inc. Configurable 2-wire/3-wire serial communications interface
KR101151259B1 (ko) 2010-07-26 2012-06-14 세종대학교산학협력단 자동 인식 및 설정되는 플러그 앤 플레이 센서모듈 인터페이스 장치 및 방법
US8615611B2 (en) 2012-04-16 2013-12-24 Icron Technologies Corporation Devices and methods for transmitting USB data over DisplayPort transmission media

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7292946B2 (en) * 1999-08-05 2007-11-06 O2Micro International Limited Integrated PC card host controller for the detection and operation of a plurality of expansion cards
US6766401B2 (en) * 2001-04-27 2004-07-20 International Business Machines Corporation Increasing control information from a single general purpose input/output (GPIO) mechanism
CN101118522A (zh) * 2006-08-04 2008-02-06 欧姆龙株式会社 微型计算机装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107886149A (zh) * 2016-09-29 2018-04-06 三星电子株式会社 存储器卡以及包括其的存储系统
CN107886149B (zh) * 2016-09-29 2021-12-07 三星电子株式会社 存储器卡以及包括其的存储系统
CN108897635A (zh) * 2018-06-25 2018-11-27 Oppo（重庆）智能科技有限公司 数据传输方法及电子设备、计算机可读存储介质

Also Published As

Publication number Publication date
US9952791B2 (en) 2018-04-24
CN104700894B (zh) 2019-08-16
US20150160880A1 (en) 2015-06-11

Similar Documents

Publication Publication Date Title
CN104700894A (zh) 存储卡和与存储卡通信的接口电路
JP5547741B2 (ja) データをメモリ装置に再入力することなくページをプログラムするためのページバッファプログラムコマンド及び方法
US20190018618A1 (en) Methods and apparatuses for executing a plurality of queued tasks in a memory
US9824004B2 (en) Methods and apparatuses for requesting ready status information from a memory
US9619156B2 (en) Storage device, memory card, and communicating method of storage device
US20160203091A1 (en) Memory controller and memory system including the same
KR20160019594A (ko) 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
KR102187521B1 (ko) 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 불휘발성 메모리에 데이터를 프로그램하는 프로그램 방법
KR20150124751A (ko) 불휘발성 메모리 시스템
US8897092B2 (en) Memory storage device, memory controller and controlling method
KR20130056004A (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법
CN102096647A (zh) 多芯片存储器系统和相关的数据传送方法
US8913453B2 (en) Semiconductor device and method of operating the same
CN109800187B (zh) 被配置为更新现场可编程门阵列的存储设备及其操作方法
US9030878B2 (en) Semiconductor memory device including a plurality of cell strings, memory system including the same, and control method thereof
US9026895B2 (en) Flash memory controllers and error detection methods
US20190057049A1 (en) Memory system and operating method thereof
US20210055888A1 (en) Storage device temporarily suspending internal operation to provide short read response time for read request from host
KR102172869B1 (ko) 기준 전압 발생기를 포함하는 메모리 장치
KR102149665B1 (ko) 스토리지 장치, 메모리 카드, 및 스토리지 장치의 통신 방법
CN109841253B (zh) 半导体存储装置及其复位方法
KR20210087350A (ko) 저장 장치 및 이의 동작 방법
KR20140001479A (ko) 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
KR102206320B1 (ko) 메모리 카드 및 메모리 카드와 통신하는 인터페이스 회로
US10599208B2 (en) Memory system and controller

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant