CN109800187B - 被配置为更新现场可编程门阵列的存储设备及其操作方法 - Google Patents

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Abstract

一种存储设备，包括控制器和非易失性存储器件。控制器包括现场可编程门阵列(FPGA)并且响应于从外部接收的第一命令从外部接收用于更新FPGA的FPGA图像。非易失性存储器件存储FPGA图像。控制器通过主接口或边带接口接收FPGA图像，并且响应于从外部接收的第二命令执行FPGA图像。

Description

被配置为更新现场可编程门阵列的存储设备及其操作方法
相关申请的交叉引用
本申请要求于2017年11月17日在韩国知识产权局提交的韩国专利申请No.10-2017-0154277和于2018年7月9日在韩国知识产权局提交的韩国专利申请No.10-2018-0079421的优先权，所述申请的全部公开内容通过引用合并于此。
技术领域
示例实施例涉及半导体器件。例如，至少一些示例实施例涉及被配置为通过主接口或边带接口接收FPGA图像的存储设备。
背景技术
半导体存储器可以被分类为易失性存储器件和非易失性存储器件，易失性存储器件(例如，静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM))在断电时丢失存储在其中的数据，非易失性存储器件(例如，只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存器件、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM))即使在断电时也保留存储在其中的数据。
用于控制这种半导体存储器的控制器通常包括硬件模块、功能块、电路等，以便执行各种功能。硬件模块、功能块、电路等可以在控制器中实现，并且各自包括控制器和半导体存储器的各种电子设备被提供给终端用户。然而，一旦将电子设备提供给终端用户，就可能难以对构成控制器的硬件模块、功能块、电路等进行升级。因此，现场可编程门阵列(FPGA)可以被包括在控制器中，以实现可升级的特定功能。
为了对控制器的特定功能进行升级，可以更新FPGA。在这种情况下，诸如紧凑型闪存(CF)卡的外部存储器用于从外部接收与更新FPGA相关联的FPGA图像。然而，可以利用用于接收FPGA图像的单独专用电路来读取外部存储器，从而导致成本增加、芯片尺寸增加等。
发明内容
示例实施例提供了一种通过主接口或边带接口接收FPGA图像的存储设备。
根据示例实施例，存储设备可以包括非易失性存储器件；以及控制器，包括现场可编程门阵列(FPGA)，所述控制器被配置为：响应于从存储设备的外部接收的第一命令，经由主接口或边带接口从该外部接收FPGA图像，将FPGA图像存储在非易失性存储器件中，并且响应于从外部接收的第二命令执行存储在非易失性存储器件中的FPGA图像以更新FPGA。
根据示例实施例，存储设备可以包括非易失性存储器件；以及控制器，包括专用集成电路(ASIC)和现场可编程门阵列(FPGA)，FPGA被配置为：执行ASIC的至少一部分功能，所述控制器被配置为：通过主接口或边带接口从存储设备的外部接收FPGA图像，将FPGA图像存储在非易失性存储器件中，并且执行FPGA图像以更新由FPGA执行的功能。
根据示例实施例，提供了一种操作存储设备的方法，存储设备包括非易失性存储器件和控制器，所述控制器控制非易失性存储器件并且包括现场可编程门阵列(FPGA)，所述方法包括：响应于从存储设备的外部接收的第一命令，通过主接口或边带接口从该外部接收FPGA图像；将FPGA图像存储在非易失性存储器件中；响应于从外部接收的第二命令，加载存储在非易失性存储器件中的FPGA图像；以及响应于第二命令，执行从非易失性存储器件加载的FPGA图像。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的上述及其他目的和特征将变得显而易见。
图1是示出了根据本公开的示例实施例的存储设备的配置的框图。
图2是示出了图1中所示的控制器的示例配置的框图。
图3A、图3B和图3C是示出了图2的控制器的示例配置的框图。
图4是示出了根据本公开的示例实施例的存储设备的详细操作的框图。
图5是示出了图4中所示的存储设备的操作的流程图。
图6是示出了图4的示例实施例中从主机发送到存储设备的信号的图。
图7是示出了图4中所示的存储设备的操作的流程图。
图8是示出了图7的示例实施例中从主机发送到存储设备的信号的图。
图9是示出了根据本公开的示例实施例的存储设备的详细操作的框图。
图10是示出了图9中所示的存储设备的操作的流程图。
图11是示出了根据本公开的示例实施例的存储设备的配置的框图。
图12是示出了图2中所示的非易失性存储器件的配置的框图。
图13是示出了图12的存储单元阵列中包括的任何一个存储块的示例的电路图。
图14是示出了应用根据本公开的非易失性存储器件的固态驱动系统的框图。
图15是示出了应用根据本公开的示例实施例的存储器件的计算系统的框图。
具体实施方式
下面以使本领域普通技术人员容易实现本公开的程度详细并清楚地描述本公开的示例实施例。
在详细描述中参考术语“部分”、“单元”、“模块”等描述的组件和附图中示出的功能块可以用软件、硬件或者其组合来实现。在示例实施例中，软件可以是机器代码、固件、嵌入式代码和应用软件。例如，硬件可以包括电路、电子电路、处理器、计算机、集成电路、集成电路内核、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件或者其组合。
图1是示出了根据本公开的示例实施例的存储设备100的配置的框图。
参考图1，示例实施例被示出为存储设备100连接到主机10。
主机10可以包括主接口电路11、边带接口电路12和主机存储器13。主机10可以通过与存储设备100通信来向用户提供服务。例如，主机10可以向存储设备100提供要存储在存储设备100中的数据，并且可以接收从存储设备100读取的数据。此外，主机10可以允许存储设备100的控制器110以硬件和/或软件被更新。
主机存储器13可以存储用于与存储设备100进行通信的数据。例如，主机存储器13可以存储要存储在存储设备100中的写数据，并且可以存储从存储设备100读取的读数据。此外，主机存储器13可以存储用于管理存储设备100的数据。例如，主机存储器13可以存储用于更新FPGA 117的现场可编程门阵列(FPGA)图像。
存储设备100可以包括控制器110和非易失性存储器件120。控制器110可以包括主接口电路111、边带接口电路112和FPGA 117。
控制器110可控制存储设备100的整体操作。例如，控制器110可以响应于从主机10接收的命令，执行读操作和/或写操作。例如，可以通过主接口电路11和111来执行主机10和存储设备100之间的通信。例如，主接口电路11和111可以遵循外围组件互连快速(PCIe)接口协议彼此通信。
然而，这是示例。多种接口协议(例如，USB、小型计算机系统接口(SCSI)、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)、集成驱动电子设备(IDE)、增强型IDE(EIDE)、非易失性存储器快速(NVMe)和通用闪存(UFS))中的一种或多种可以用于主接口电路11和111之间的通信。
控制器110可以被配置为响应于从主机10接收的命令CMD来更新设置在控制器110中的FPGA 117。例如，可以接收FPGA图像以用于主接口电路11和111之间的通信。被接收以更新FPGA 117的命令CMD可以是写命令或者供应商特定命令。控制器110可以响应于命令CMD而从主机10接收FPGA图像。附加地/备选地，可以执行FPGA图像以用于边带接口电路12和112之间的通信。
边带接口电路12和112可以遵循管理组件传输协议(MCTP)规范或者系统管理总线(SMBus)规范中定义的协议彼此通信。在该示例中，边带接口电路12和112中的每一个可以采用通用异步收发机(UART)、内部集成电路(I2C)和/或串行编程接口(SPI)作为物理层。然而，这些示例并不旨在限制本公开。边带接口电路12和112可以采用各种边带接口协议中的一种或多种，以辅助主接口电路11和111。
非易失性存储器件120可以包括用于存储数据的多个非易失性存储器。例如，在非易失性存储器件120包括NAND型闪存的情况下，非易失性存储器件120可以包括沿多条字线和多条位线形成的存储单元阵列，其中存储单元阵列包括布置在多个单元串中的多个存储单元，并且每个单元串连接到多条位线中的一条位线。
然而，以上示例不限制本公开。非易失性存储器件120可以包括各种非易失性存储器件中的一种或多种，例如电可擦除可编程ROM(EEPROM)、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)、自旋扭矩磁RAM(STT-MRAM)等。
根据以上简要描述的配置，可以通过主接口或边带接口从主机10接收用于更新FPGA 117的FPGA图像。通常，由于不需要可以连接用于接收FPGA图像的外部存储器(例如，CF卡)的专用电路，因此可以减小芯片尺寸和制造成本。此外，由于使用现有的主接口和/或现有的边带接口，因此可以提高FPGA更新的效率。
图2是示出了图1中所示的控制器110的示例配置的框图。除了主接口电路111、边带接口电路112和FPGA 117之外，控制器110还可以包括处理器113、非易失性存储器接口电路114和缓冲控制器115。
主接口电路111和边带接口电路112可以遵循上述协议与主机10进行通信。
处理器113可以控制控制器110的整体操作。处理器113可以驱动用于驱动控制器110或用于控制非易失性存储器件120的各种固件/软件。例如，处理器113可以驱动用于管理映射表的闪存转换层(FTL)，在该映射表中定义了非易失性存储器件120的逻辑地址和物理地址之间的关系。处理器113可以执行从主机10接收的各种命令和/或指令。例如，处理器113可以处理与要通过主接口MI或边带接口SBI接收的FPGA图像相关联的命令。
非易失性存储器接口电路114可以执行与非易失性存储器件120的接口连接。例如，非易失性存储器接口电路114可以通过多个通道与非易失性存储器件120相连。缓冲控制器115可以管理/控制缓冲存储器130。
同时，上述主接口电路111、边带接口电路112、处理器113、非易失性存储器接口电路114、缓冲控制器115等可以被制造为专用集成电路(ASIC)116。尽管在图2中未示出，但是ASIC 116还可以包括R0M和ECC电路，ROM存储用于启动存储设备100的引导代码，ECC电路检测并校正从非易失性存储器件120加载的数据中的错误。
FPGA 117可以被配置为实现构成ASIC 116的多个硬件知识产权(IP)中的至少一些功能。例如，当更新特定硬件IP的功能时，可能难以(或备选地，不可能)替换特定硬件IP。在这种情况下，可以通过使用通过主接口MI或边带接口SBI从主机10接收的FPGA图像来实现要更新的特定硬件IP的功能。
图像加载器118可以加载从主机10接收的FPGA图像。例如，可以响应于从主机10接收的命令来加载并执行存储在非易失性存储器件120或缓冲存储器130中的FPGA图像。
图3A、图3B和图3C是示出了图2的控制器的示例配置的框图。可以以各种方式制造参考图2所描述的硬件|P。例如，可以用ASIC和/或FPGA实现构成控制器的硬件IP的至少一部分。为了更好的理解，将一起参考图2。
参考图3A，控制器110a可以包括ASIC 116a、FPGA 117a和图像加载器118a。ASIC116a可以包括主接口电路111、边带接口电路112、处理器113、非易失性存储器接口电路114和缓冲控制器115，其中的每一个都用硬件模块来实现。FPGA 117a可以被配置为使得通过程序来实现ASIC 116a的至少一部分功能。例如，ASIC 116a和FPGA 117a可以分别安装在一个板上，或者可以以叠层封装(PoP)方式来制造。
参考图3B，控制器110b可以包括ASIC 116b、FPGA 117b和图像加载器118b。与图3A的实施例不同，可以在ASIC 116b内实现FPGA 117b。也就是说，可以用一个芯片实现ASIC116b和FPGA 117b。
参考图3C，控制器110c可以包括FPGA 117c和图像加载器118c。与上述实施例不同，控制器110c可以不包括图2的硬件IP。取而代之地，FPGA 117c可以被配置为实现图2的硬件IP的功能。
然而，本公开不限于参考图3A至图3C所描述的示例配置。也就是说，本公开可以应用于用于通过主接口电路或边带接口电路接收用于FPGA更新的FPGA图像的各种配置。
图4是示出了根据本公开的示例实施例的存储设备的详细操作的框图。图5是示出了图4中所示的存储设备的操作的流程图。为了更好的理解，将一起参考图2、图4和图5给出描述。
主机10可以产生用于向存储设备100发送FPGA图像的写命令，并且可以向存储没备100发送该写命令。尽管在图4和5中未示出，但是FPGA图像将存储在非易失性存储器件中的地址可以与写命令一起发送。
存储设备100可以通过主接口或边带接口接收FPGA图像(S110)。FPGA图像可以包括用于更新构成控制器110的硬件IP的至少一部分功能的命令、程序代码等。接收到的FPGA图像可以存储在非易失性存储器件120中(S120)。在示例实施例中，可以在对FPGA图像进行加密之后，将其存储在非易失性存储器件120中。在这种情况下，还可以提供用于对FPGA进行加密的专用电路和/或软件、固件等。
在FPGA图像被完全存储的情况下，控制器110可以向主机10发送指示FPGA图像被完全存储的响应。主机10可以响应于从控制器110接收的响应，向控制器110发送供应商特定命令。例如，可以通过主接口电路111或边带接口电路112向控制器110发送供应商特定命令。
控制器110可以响应于供应商特定命令，加载存储在非易失性存储器件120中的FPGA图像(S130)。具体地，图像加载器118可以将存储在非易失性存储器件120中的FPGA图像加载到缓冲存储器130上。然而，在另一实施例中，图像加载器118可将存储在非易失性存储器件120中的FPGA图像加载到图像加载器118上。在这种情况下，图像加载器118可以包括用于存储经加载的FPGA图像的单独存储设备。
控制器110(更具体地，处理器113)可以响应于供应商特定命令，执行经加载的FPGA图像(S135)。之后，可以执行存储设备100的加电复位(POR)操作，并且可以更新要进行更新的硬件IP的一些功能。然而，在另一实施例中，即使未执行存储设备100的加电复位操作，也可以立即执行经更新的FPGA 117的功能。
图6是示出了图4和图5的实施例中从主机10发送到存储设备100的信号的图。为了更好的理解，将一起参考图4和图5给出描述。
为了更新FPGA，主机10可以产生写命令80h和将存储FPGA图像的区域的逻辑地址，并且可以向存储设备100发送命令80h和逻辑地址。实施例被示出为逻辑地址是非易失性存储器件120的页地址。地址C1和C2指示页的列地址，并且地址R1、R2和R3指示页的行地址。即使该实施例被示为仅产生/发送与一个页相对应的地址C1、C2、R1、R2和R3，也可以产生/发送与多个页相对应的地址。
主机10可以向存储设备100发送伴随写命令80h的写数据W-Data。当然，写数据W-Data可以是FPGA图像。
当完全接收到写数据W-Data时，控制器110可以向主机10发送指示完全接收到写数据W-Data的响应。供应商特定命令可以是用于执行FPGA图像以便更新FPGA 117的命令。
同时，控制器110还可以包括用于防止FPGA 117被另外更新的安全设备。例如，可以提供各种设备或元件(例如，电阻器)以物理地阻挡FPGA 117与非易失性存储器件120之间的FPGA图像传输路径。
此外，在该实施例中，针对非易失性存储器件120的写操作提及写命令80h，但是写命令不限于此。也就是说，在其他实施例中，针对非易失性存储器件的写操作，可以使用各种写命令。
图7是示出了图4中所示的存储设备的操作的流程图。图7的实施例与上述图5的实施例大部分相似。下面将主要描述差异。同时，由图4中的虚线示出指示写命令被输入到接口电路111和112的箭头。这指示在该实施例中不使用写命令。为了更好的理解，将一起参考图2、图4和图7给出描述。
为了更新FPGA 117，主机10可以产生供应商特定命令，并且可以向存储设备100发送供应商特定命令。例如，供应商特定命令可以与以下指令相关联：用于将FPGA图像存储在非易失性存储器件120中的指令、用于加载经存储的FPGA图像的指令、和用于执行经加载的FPGA图像的指令。尽管在图7中未示出，但是可以一起产生/发送将存储FPGA图像的区域的逻辑地址。
存储设备100可以通过主接口电路111或边带接口电路112接收FPGA图像(S220)。可以基于供应商特定命令将接收到的FPGA图像存储在非易失性存储器件120中。之后，控制器110(更具体地，图像加载器118)可以基于供应商特定命令加载FPGA图像(S230)，并且可以执行经加载的FPGA图像(S235)。当执行存储设备100的加电复位操作时，由经更新的FPGA执行的功能可以应用于控制器110(S240)。然而，在另一实施例中，可以在没有存储设备100的加电复位操作的情况下应用更新。
图8是示出了图7的示例实施例中从主机10发送到存储设备100的信号的图。图8中所示的时序图与图6中所示的时序图大部分相似。因此，将省略额外的描述以避免冗余。为了更好的理解，将一起参考图4和图7给出描述。
为了更新FPGA，主机10可以产生供应商特定命令VSC和将存储FPGA图像的区域的逻辑地址，并且可以向存储设备100发送命令VSC和逻辑地址。在供应商特定命令VSC和逻辑地址被完全发送之后，主机10可以向存储设备100发送写数据W-Data(即，FPGA图像)。
控制器110可以响应于供应商特定命令VSC，加载并执行存储在非易失性存储器件120中的FPGA图像。与图5的实施例(其中产生/发送单独的写命令80h和供应商特定命令)不同，在图8的实施例中，仅产生供应商特定命令VSC。因此，可以提高主机10和存储设备100的数据传输效率。
图9是示出了根据本公开的示例实施例的存储设备的详细操作的框图。图10是示出了图9中所示的存储设备的操作的流程图。为了更好的理解，将一起参考图2、图9和图10给出描述。
主机10可以产生用于向存储设备100发送FPGA图像的供应商特定命令，并且可以向存储设备100发送供应商特定命令。
存储设备100可以通过主接口或边带接口接收FPGA图像(S310)，并且接收到的FPGA图像可以存储在缓冲存储器130中(S320)。当FPGA图像被完全存储时，控制器110(更具体地，图像加载器118)可以基于供应商特定命令执行存储在缓冲存储器130中的FPGA图像(S335)。
之后，可以执行存储设备100的加电复位(POR)操作，并且可以更新要进行更新的硬件IP的一些功能(S340)。然而，在另一实施例中，即使未执行存储设备100的加电复位操作，也可以立即执行经更新的FPGA 117的功能。
图11是示出了根据本公开的示例实施例的存储设备200的配置的框图。存储设备200可以包括控制器210和非易失性存储器件220。
控制器210可以包括主接口电路211、边带接口电路212、FPGA 217和廉价磁盘冗余阵列(RAID)控制器219。除了控制器210还包括RAID控制器219之外，本实施例与上述实施例大部分相似。因此，将省略额外的描述以避免冗余。
RAID控制器219可以基于从主机接收的FPGA图像产生多条RAID奇偶校验数据。多条RAID奇偶校验数据可以分布并且存储在构成非易失性存储器件220的多个非易失性存储器221至22n的至少一部分中。因此，当根据从主机接收的命令CMD加载存储在非易失性存储器件220中的FPGA图像时，即使多条RAID奇偶校验数据中的一部分被损坏，也可以恢复原始FPGA图像。
同时，在另一实施例中，与通过使用RAID控制器219来应对FPGA图像的故障的本实施例不同，FPGA图像的副本可以存储在非易失性存储器221至22n中的至少一些中的每一个中。备选地，可以考虑例如非易失性存储器件220的可用容量来压缩FPGA图像。在这种情况下，可以在控制器210中提供/加载用于压缩FPGA图像的单独电路和/或用于执行压缩算法的固件或软件。
图12是示出了图2中所示的非易失性存储器件120的配置的框图。参考图12，非易失性存储器件120可以包括存储单元阵列121、地址解码器122、页缓冲器123、输入/输出电路124、以及控制逻辑器件125。
存储单元阵列121可以包括多个存储块。每个存储块可以包括多个单元串。每个单元串包括多个存储单元。多个存储单元可以与多条字线WL相连。每个存储单元可以是存储一个比特的单级单元(SLC)或存储至少两个比特的多级单元(MLC)。
地址解码器122通过多条字线WL、串选择线SSL和接地选择线GSL与存储单元阵列121相连。地址解码器122可以从外部接收地址ADDR，可以对接收到的地址ADDR进行解码，并且可以驱动字线WL。例如，地址ADD可以是通过对逻辑地址进行转换而获得的非易失性存储器件120的物理地址。可以由本公开的控制器(例如，图1的110)或由控制器110驱动的闪存转换层(FTL)执行上述地址转换操作。
页缓冲器123通过多条位线BL与存储单元阵列121相连。在控制逻辑器件125的控制下，页缓冲器123可以控制位线BL，使得从输入/输出电路124接收的数据“DATA”被存储在存储单元阵列121中。在控制逻辑器件125的控制下，页缓冲器123可以读取存储在存储单元阵列121中的数据，并且可以向输入/输出电路124提供读数据。在示例实施例中，页缓冲器123可以通过页从输入/输出电路124接收数据，或者可以通过页从存储单元阵列121读取数据。
输入/输出电路124可以从外部设备接收数据“DATA”，并且可以向页缓冲器123提供接收到的数据。
控制逻辑器件125可以响应于从外部接收的命令CMD和控制信号CTRL控制地址解码器122、页缓冲器123和输入/输出电路124。例如，控制逻辑器件125可以响应于命令CMD和控制信号CTRL控制任何其他组件，使得数据“DATA”被存储在存储单元阵列121中。备选地，控制逻辑器件125可以响应于命令CMD和控制信号CTRL控制任何其他组件，使得向外部设备发送存储在存储单元阵列121中的数据“DATA”。控制信号CTRL可以是控制器110为了控制非易失性存储器件120而提供的信号。
控制逻辑器件125可以产生用于使非易失性存储器件120进行操作的各种电压。例如，控制逻辑器件125可以产生各种电压，诸如多个编程电压、多个通过电压、多个选择读取电压、多个非选择读取电压、多个擦除电压、多个验证电压等。控制逻辑器件125可以将经产生的电压提供给地址解码器122或存储单元阵列121的基板。
图13是示出了图12的存储单元阵列中包括的任何一个存储块的示例的电路图。在示例实施例中，将一起参考图12来描述具有三维结构的存储块BLK。
存储块BLK可以包括多个单元串CS11、CS12、CS21和CS22。可以沿行方向和列方向布置多个单元串CS11、CS12、CS21和CS22以形成行和列。
例如，单元串CS11和CS12可以连接到串选择线SSL1a和SSL1b以构成第一行。单元串CS21和CS22可以连接到串选择线SSL2a和SSL2b以构成第二行。例如，单元串CS11和CS21可以连接到第一位线BL1以构成第一列。单元串CS12和CS22可以连接到第二位线BL2以构成第二列。
多个单元串CS11、CS12、CS21和CS22中的每一个包括多个单元晶体管。单元串CS11、CS12、CS21和CS22中的每一个可以包括串选择晶体管SSTa和SSTb、多个存储单元MC1至MC8、接地选择晶体管GSTa和GSTb、以及虚设存储单元DMC1和DMC2。在示例实施例中，包括在单元串CS11、CS12、CS21和CS22中的每个存储单元可以是电荷捕获闪存(CTF)存储单元。
存储单元MC1至MC8可以串联连接，并且可以沿高度方向堆叠，高度方向是与由行方向和列方向所限定的平面垂直的方向。在每个单元串中，串选择晶体管SSTa和SSTb可以串联连接，并且可以布置在存储单元MC1至MC8与位线BL1或BL2之间。在每个单元串中，接地选择晶体管GSTa和GSTb可以串联连接，并且可以布置在存储单元MC1至MC8与公共源极线CSL之间。
在示例实施例中，在每个单元串中，第一虚设存储单元DMC1可以插入在存储单元MC1至MC8与接地选择晶体管GSTa和GSTb之间。在示例实施例中，在每个单元串中，第二虚设存储单元DMC2可以插入在存储单元MC1至MC8与串选择晶体管SSTa和SSTb之间。
单元串CS11、CS12、CS21和CS22的接地选择晶体管GSTa和GSTb可以共同连接到接地选择线GSL。在示例实施例中，同一行中的接地选择晶体管可以连接到相同的接地选择线，并且不同行中的接地选择晶体管可以连接到另一接地选择线。例如，第一行中的单元串CS11和CS12的第一接地选择晶体管GSTa可以连接到第一接地选择线，并且第二行中的单元串CS21和CS22的第一接地选择晶体管GSTa可以连接到第二接地选择线。
在示例实施例中，即使在图13中未示出，设置在距离基板(未示出)相同高度的接地选择晶体管可以连接到相同的接地选择线，并且设置在不同高度的接地选择晶体管可以连接到不同的接地选择线。例如，在单元串CS11、CS12、CS21和CS22中，第一接地选择晶体管GSTa可以连接到第一接地选择线，并且第二接地选择晶体管GSTb可以连接到第二接地选择线。
距离基板(或接地选择晶体管GSTa和GSTb)相同高度的存储单元可以共同连接到相同的字线，并且距离基板不同高度的存储单元可以连接到不同的字线。例如，单元串CS11、CS12、CS21和CS22的存储单元MC1至MC8可以连接到第一字线WL1至第八字线WL8。
位于相同高度的第一串选择晶体管SSTa中属于同一行的串选择晶体管可以连接到相同的串选择线，第一串选择晶体管SSTa中属于不同行的串选择晶体管可以连接到不同的串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa可以共同连接到串选择线SSL1a，第二行中的单元串CS21和CS22的第一串选择晶体管SSTa可以共同连接到串选择线SSL2a。
同样地，位于相同高度的第二串选择晶体管SSTb中属于同一行的串选择晶体管可以连接到相同的串选择线，第二串选择晶体管SSTb中属于不同行的串选择晶体管可以连接到不同的串选择线。例如，第一行中的单元串CS11和CS12的第二串选择晶体管SSTb可以共同连接到串选择线SSL1b，第二行中的单元串CS21和CS22的第二串选择晶体管SSTb可以共同连接到串选择线SSL2b。
尽管在图13未示出，但是同一行中的单元串的串选择晶体管可以共同连接到相同的串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa和第二串选择晶体管SSTb可以共同连接到相同的串选择线。第二行中的单元串CS21和CS22的第一串选择晶体管SSTa和第二串选择晶体管SSTb可以共同连接到相同的串选择线。
在示例实施例中，位于相同高度的虚设存储单元与相同的虚设字线相连，并且位于不同高度的虚设存储单元与不同的虚设字线相连。例如，第一虚设存储单元DMC1可以连接到第一虚设字线DWL1，第二虚设存储单元DMC2可以连接到第二虚设字线DWL2。
在存储块BLK中，可以以行为单位执行读操作和写操作。例如，可以通过串选择线SSL1a、SSL1b、SSL2a和SSL2b选择第一存储块BLK的行。
例如，当向串选择线SSL1a和SSL1b提供导通电压并且向串选择线SSL2a和SSL2b提供关断电压时，第一行中的单元串CS11和CS12可以分别连接到位线BL1和BL2。当向串选择线SSL2a和SSL2b提供导通电压并且向串选择线SSL1a和SSL1b提供关断电压时，第二行中的单元串CS21和CS22可以分别连接到位线BL1和BL2。当驱动字线时，可以选择连接到经驱动的字线的存储单元中位于相同高度的存储单元。可以对所选择的存储单元执行读操作和写操作。所选择的存储单元可以构成物理页单元。
在存储块BLK中，可以由存储块或子块擦除存储单元。当由存储块执行擦除操作时，可以响应于擦除请求同时擦除存储块BLK中的所有存储单元MC。当由子块执行擦除操作时，可以响应于擦除请求同时擦除存储块BLK中的一些存储单元MC，而抑制擦除存储块BLK中的剩余存储单元。可以向连接到要擦除的存储单元的字线提供低电压(例如，接地电压)，并且可以浮置连接到抑制擦除的存储单元的字线。
在示例实施例中，图13中所示的存储块BLK仅是示例。单元串的数量可以增加或减少，并且单元串的行数和单元串的列数可以根据单元串的数量而增加或减少。在存储块BLK中，晶体管(GST、MC、DMC、SST等)的数量可以增加或减少，并且随着晶体管(GST、MC、DMC、SST等)的数量增加或减少，存储块BLK的高度可以增加或减少。此外，随着单元晶体管的数量增加或减少，与单元晶体管相连的线(GSL、WL、DWL、SSL等)的数量可以增加或减少。
图14是示出了应用根据本公开的非易失性存储器件的固态驱动(SSD)系统1000的框图。参考图14，SSD系统1000可以包括主机1100和SSD 1200。
SSD 1200可以通过信号连接器1201与主机1100交换信号SIG，并且可以通过电源连接器1202向SSD 1200提供电力PWR。SSD 1200可以包括SSD控制器1210、多个闪存1221至122n、辅助电源1230和缓冲存储器1240。
SSD控制器1210可以响应于从主机1100接收的信号SIG来控制闪存1221至122n。例如，基于参考图1至图11所描述的实施例，SSD控制器1210通过主接口或边带接口接收FPGA图像。
多个闪存1221至122n可以在SSD控制器1210的控制下操作。辅助电源1230可以通过电源连接器1002与主机1100相连。辅助电源1230可以由来自主机1100的电力PWR充电。在没有从主机1100平稳地供应电力PWR的情况下，辅助电源1230可以提供SSD系统1200的电力。
图15是示出了应用根据本公开的示例实施例的存储器件的计算系统的框图。例如，计算系统2000可以包括配备有边带接口的各种电子设备(例如，台式机、膝上型计算机、超移动PC(UMPC)、上网本、平板电脑、智能手机等)中的至少一种。
参考图15，计算系统2000可以包括中央处理单元(CPU)2100、芯片集2200、图形处理单元(GPU)2300、显示器2320，输入/输出(I/0)控制器2400、I/0单元2420、网络模块2500、存储器2600和板载SSD 2700。板载SSD 2700可以是指构成存储设备的控制器2720和非易失性存储器件2740等直接安装在板上的存储设备。
CPU 2100、芯片集2200、GPU 2300、I/O控制器2400、网络模块2500、存储器2600、控制器2720和非易失性存储器件2740可以设置在板上。例如，板可以包括诸如印刷电路板(PCB)、柔性板和磁带板的各种板中的至少一种。板可以是其中形成有内部布线的柔性印刷电路板或刚性印刷电路板或者其组合。
CPU 2100可以操作操作系统OS或应用程序以操作计算系统2000。
芯片集2200可以在CPU 2100的控制下控制计算系统2000中包括的各种组件。例如，芯片集2200可以控制GPU 2300、I/O控制器2400、网络模块2500、存储器2600和板载SSD2700的整体操作。
GPU 2300可以处理图形数据，并且可以将经处理的图形数据发送到显示器2320。显示器2320可以显示由GPU 2300处理的图形数据。显示器2320的面板可以是液晶显示器(LCD)面板、电泳显示面板、电润湿显示面板、等离子体显示面板(PDP)、有机发光二极管(OLED)显示面板等。
I/O控制器2400可以处理通过I/O单元2420输入到计算系统2000的信息。例如，I/O单元2420可以通过个人系统2(PS2)端口、外围组件互连(PCI)插槽、双列直插式存储器模块(DIMM)插槽、通用串行总线(USB)端口、红绿蓝(RGB)端口、数字视频交互(DVI)端口、高清多媒体接口(HDMI)端口等与I/O控制器2400相连。
网络模块2500可以提供计算系统2000与外部系统或网络之间的接口连接。网络模块2500可以被配置为通过上述协议从外部系统或网络接收FPGA图像。例如，网络模块2500可以基于诸如无线保真(Wi-Fi)、蓝牙、无线城域网(MAN)、高级长期演进(LTE-A)、全球移动通信系统(GSM)演进(EDGE)的增强数据速率、演进型高速分组接入(HSPA+)、以太网、光纤通道、电力线通信等的协议进行操作。
存储器2600可以用作计算系统2000的工作存储器。在引导中，可以加载从板载SSD2700读取的OS、应用等。存储器2600可以临时存储从外部接收的FPGA图像或从非易失性存储器件2740读取的FPGA图像。例如，可以用存储模块来实现存储器2600。在这种情况下，存储模块可以包括易失性随机存取存储器(例如DRAM、SDRAM、双倍数据速率DRAM(DDRSDRAM)、DDR2SDRAM、DDR3SDRAM、LPDDR DRAM、LPDDR2DRAM、或LPDDR3DRAM)或者非易失性随机存取存储器(例如PRAM、MRAM、RRAM或FRAM)。
板载SSD 2700可以包括控制器2720，控制器2720包括FPGA 2730和非易失性存储器件2740。板载SSD 2700可以通过边带信道SBI与外部设备或外部系统相连。例如，外部设备或外部系统可以提供用于更新FPGA 2730的FPGA图像。
尽管在图15中未示出，但是计算系统2000还可以包括存储基本输入/输出系统(BIOS)的ROM、相机图像处理器(CIS)、电池等。
根据本公开，由于通过主接口或边带接口接收FPGA图像，因此可以不需要用于接收FPGA图像的单独的专用电路。因此，可以降低成本，并且可以减小存储设备的尺寸。
尽管已经参考本公开的示例实施例描述了本公开，但是对于本领域普通技术人员而言将显而易见的是，在不脱离所附权利要求所阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (17)

1.一种存储设备，包括：
非易失性存储器件；以及
控制器，包括现场可编程门阵列“FPGA”，所述控制器被配置为：
从所述存储设备外部的主机设备接收供应商特定命令，以及
响应于所述供应商特定命令，
经由主接口或边带接口下载FPGA图像，所述FPGA图像来自于所述主机设备使得所述FPGA图像的源与所述供应商特定命令相同，
压缩下载的FPGA图像，
将压缩的FPGA图像存储在所述非易失性存储器件中，
加载存储在所述非易失性存储器件中的所述压缩的FPGA图像，
解压缩从所述非易失性存储器件加载的所述压缩的FPGA图像，以及
执行解压缩的FPGA图像以更新所述FPGA，
其中，所述供应商特定命令包括所述压缩的FPGA图像要存储在所述非易失性存储设备中的地址。
2.根据权利要求1所述的存储设备，其中所述控制器还包括：
主接口电路，被配置为通过所述主接口与所述主机设备通信；以及
边带接口电路，被配置为通过所述边带接口与所述主机设备通信。
3.根据权利要求2所述的存储设备，其中所述控制器还包括：
图像加载器，被配置为加载存储在所述非易失性存储器件中的所述FPGA图像。
4.根据权利要求3所述的存储设备，还包括：
缓冲存储器，被配置为临时存储加载到所述非易失性存储器件中的FPGA图像。
5.根据权利要求1所述的存储设备，其中所述控制器还包括廉价磁盘冗余阵列RAID控制器，所述RAID控制器被配置为：
基于所述FPGA图像产生多条RAID奇偶校验数据，以及
在所述非易失性存储器件中分发所述多条RAID奇偶校验数据。
6.根据权利要求1所述的存储设备，其中所述主接口基于以下至少一种：外围组件互连快速“PCIe”、通用串行总线“USB”、小型计算机系统接口“SCSI”、移动PCIe“M-PCIe”、高级技术附件“ATA”、并行ATA“PATA”、串行ATA“SATA”、串行附接SCSI“SAS”、集成驱动电子设备“IDE”、增强型IDE“EIDE”、非易失性存储器快速“NVMe”和通用闪存“UFS”。
7.根据权利要求1所述的存储设备，其中所述边带接口基于以下至少一种：通用异步收发机“UART”、内部集成电路“I2C”和/或串行编程接口“SPI”。
8.根据权利要求1所述的存储设备，其中所述非易失性存储器件包括：
存储单元阵列，包括垂直于基板形成的多个存储单元，所述多个存储单元连接到多条字线和多条位线；所述多个存储单元布置在多个单元串中，每个单元串包括所述多个存储单元中的串联连接在一起并与所述多条位线中的相同位线相关联的存储单元；以及
页缓冲器，被配置为存储从所述存储单元阵列读取的数据。
9.根据权利要求1所述的存储设备，其中，所述控制器被配置为：响应于所述供应商特定命令，在没有加电复位的情况下执行所述FPGA图像。
10.一种存储设备，包括：
非易失性存储器件；以及
控制器，包括专用集成电路“ASIC”和现场可编程门阵列“FPGA”，所述ASIC包括被配置为执行功能的处理电路，并且所述FPGA被配置为响应于所述控制器执行以下操作而执行所述ASIC的所述功能中的至少一部分功能：
从所述存储设备外部的主机设备接收供应商特定命令，以及
响应于所述供应商特定命令，
通过主接口或边带接口从所述主机设备下载FPGA图像，使得所述FPGA图像的源与所述供应商特定命令相同，
压缩下载的FPGA图像，
将压缩的FPGA图像存储在所述非易失性存储器件中，
加载存储在所述非易失性存储器件中的所述压缩的FPGA图像，
解压缩从所述非易失性存储器件加载的所述压缩的FPGA图像，以及
执行解压缩的FPGA图像以更新由所述FPGA执行的所述ASIC的所述功能的所述部分功能，
其中，所述供应商特定命令包括所述压缩的FPGA图像要存储在所述非易失性存储设备中的地址。
11.根据权利要求10所述的存储设备，其中所述控制器还包括：
主接口电路，被配置为通过所述主接口与所述主机设备通信；以及
边带接口电路，被配置为通过所述边带接口与所述主机设备通信。
12.根据权利要求10所述的存储设备，其中所述边带接口基于以下至少一种：通用异步收发机“UART”、内部集成电路“I2C”和/或串行编程接口“SPI”。
13.根据权利要求10所述的存储设备，其中，执行所述FPGA图像是在没有加电复位的情况下执行的。
14.一种操作存储设备的方法，所述存储设备包括非易失性存储器件和控制器，所述控制器包括现场可编程门阵列“FPGA”，所述方法包括：
从所述存储设备外部的主机设备接收供应商特定命令，以及
响应于所述供应商特定命令，
通过主接口或边带接口从所述主机设备下载FPGA图像，使得所述FPGA图像的源与所述供应商特定命令相同；
压缩下载的FPGA图像；
将压缩的FPGA图像存储在所述非易失性存储器件中；
加载存储在所述非易失性存储器件中的所述压缩的FPGA图像；
解压缩从所述非易失性存储器件加载的所述压缩的FPGA图像；以及
执行解压缩的FPGA图像以更新所述FPGA，
其中，所述供应商特定命令包括所述压缩的FPGA图像要存储在所述非易失性存储设备中的地址。
15.根据权利要求14所述的方法，其中所述控制器还包括：图像加载器，被配置为加载存储在所述非易失性存储器件中的所述FPGA图像。
16.根据权利要求14所述的方法，其中：
所述主接口基于以下至少一种：外围组件互连快速“PCIe”、通用串行总线“USB”、小型计算机系统接口“SCSI”、移动PCIe“M-PCIe”、高级技术附件“ATA”、并行ATA“PATA”、串行ATA“SATA”、串行附接SCSI“SAS”、集成驱动电子设备“IDE”、增强型IDE“EIDE”、非易失性存储器快速“NVMe”和通用闪存“UFS”，以及
所述边带接口基于以下至少一种：通用异步收发机“UART”、内部集成电路“I2C”和/或串行编程接口“SPI”。
17.根据权利要求14所述的方法，其中，执行从所述非易失性存储器件加载的FPGA图像是在没有加电复位的情况下执行的。
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