KR102526615B1 - 박막 트랜지스터와, 이를 포함하는 기판 내장형 드라이버 및 표시 장치 - Google Patents
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Abstract
본 발명은 박막 트랜지스터, 이를 포함하는 기판 내장형 드라이버와 표시 장치에 관한 것으로, 액티브층의 도체화된 영역의 구성을 변경함으로써, 액티브층의 손상을 방지하고 신뢰성을 향상시키며, 더불어 변경된 박막 트랜지스터를 기판 내장형 드라이버에 구비시 표시 장치의 구동 안정성을 확보할 수 있다.
Description
본 발명은 박막 트랜지스터에 관한 것으로, 특히 구성의 변경을 통해 항복 전압(Breakdown Voltage)을 높여 구동시 손상을 방지할 수 있는 박막 트랜지스터 및 이를 포함하는 기판 내장형 드라이버와 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기 전계발광 표시 장치(Organic Light Emitting Display: OLED), 액정 표시 장치(Liquid Crystal Display: LCD) 및 플라즈마 표시 장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
이러한 표시장치들은, 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔 신호(또는 게이트신호)를 공급하는 스캔 드라이버 및 표시패널에 데이터신호를 공급하는 데이터 드라이버 등이 포함된다.
그리고, 표시 패널 내부의 표시가 이루어지는 액티브 영역은 복수개의 서브 픽셀을 포함하며, 각 서브 픽셀에는 박막 트랜지스터가 구비되어 해당 서브 픽셀의 온/오프 및 계조가 조정된다.
상술한 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 서로 교차 배치된 스캔 라인(게이트 라인) 및 데이터 라인을 통해 각각 스캔 신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 온(on) 동작하며, 서브 픽셀 내 구비된 발광 다이오드에서의 발광이 이루어지거나 혹은 기판 하측으로부터 전달된 광이 통과됨으로써 영상을 표시할 수 있게 된다.
한편, 스캔 신호는 스캔 드라이버를 통해 출력하여 각 스캔 라인(게이트 라인)으로 전달된다. 그리고, 스캔 드라이버의 형태는 표시패널의 외부기판에 실장되는 외장형과, 기판의 액티브 영역 외곽에 내장형으로 구비되는 내장형으로 구비된다. 이 중 후자의 내장형 스캔 드라이버는 액티브 영역에 구비된 박막 트랜지스터의 형성 공정에서 함께 형성되는 것으로, 이 점에서 게이트인패널(GIP: Gate In Panel)라고도 한다. 스캔 드라이버가 게이트인패널(GIP)형으로 기판 상에 내장형으로 구비되는 경우, 스캔 드라이버는 각 게이트 라인에 대응하여 순차적으로 게이트 신호를 공급하도록 각 게이트 라인마다 연결되는 쉬프트 레지스터 등의 회로 구성을 가지며, 상기 쉬프트 레지스터는 내부에 복수개의 박막 트랜지스터가 조합된 구성으로 이루어진다.
한편, 현재는 기판의 전체 영역에서 액티브 영역의 이용률을 높이는 추세로, 스캔 드라이버가 내장되는 기판 상의 영역이 줄어들게 된다. 이에 따라, 한정된 영역에 배치된 스캔 드라이버는 각 게이트 라인에 대응하여 게이트인패널의 형태로 복수개의 박막 트랜지스터를 구비하고자 할 때, 각 박막 트랜지스터의 크기가 제한된다.
이 경우, 게이트인패널의 형태로 구비된 스캔 드라이버 내 박막 트랜지스터는 기능상 높은 게이트 전압 인가되는데, 이 때 박막 트랜지스터의 소스 전극과 드레인 전극간에 전류로 발생되는 발열로 액티브층의 손상이 발생되며, 심한 경우 액티브층이 터져 버리는 현상이 발생한다.
본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 특히 구성을 변경하여 액티브층의 손상을 방지하고 신뢰성을 향상시킨 박막 트랜지스터 및 이를 포함하는 기판 내장형 드라이버와 표시 장치에 관한 것이다.
본 발명의 박막 트랜지스터는 액티브층의 도체화 영역에 홀의 형태로 제거부를 가져 이를 통해 박막 트랜지스터의 단면적을 줄여 채널에 인접한 도체화 영역의 저항을 증가시킴으로써 저항이 증가된 영역에서 캐리어의 농도를 감소시켜 고전압 스트레스를 줄이며, 이를 통해 박막 트랜지스터의 안정화를 꾀할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 채널 영역과 상기 채널 영역 주변에 서로 대향되는 제 1, 제 2 도체화 영역을 갖는 액티브층과, 상기 액티브층의 상기 채널 영역과 중첩하여 상기 액티브층 상에 차례로 구비된 게이트 절연층 및 게이트 전극과, 상기 게이트 전극과 이격하며, 상기 제 1 도체화 영역과 제 1 접속부에서 접속된 제 1 전극 및 상기 제 2 도체화 영역과 제 2 접속부에서 접속된 제 2 전극 및 상기 제 1, 제 2 도체화 영역 중 상기 제 1, 제 2 접속부와 다른 영역에 구비된 홀을 포함할 수 있다.
상기 홀은 상기 액티브층의 제 1, 제 2 도체화 영역에, 복수개 구비될 수 있다.
또한, 상기 홀은 각각 평면상 상기 액티브층의 가장자리에서 이격하여 상기 액티브층 내부에 위치하며, 상기 액티브층을 관통하는 형상일 수 있다.
상기 홀은 상기 제 1 및 제 2 도체화 영역 각각에 제 1 홀 및 제 2 홀을 포함할 수 있다.
여기서, 상기 채널 영역으로부터, 상기 제 1 접속부까지의 제 1 거리가 상기 제 1 홀까지의 거리보다 길고, 상기 채널 영역으로부터 상기 제 2 접속부까지의 제 2 거리가 상기 제 2 홀까지의 거리보다 긴 것이 바람직하다.
또한, 상기 액티브층은 상기 게이트 전극에 대해 수직하는 방향으로 배열되는 복수개의 서브 액티브층을 포함하며, 상기 서브 액티브층은 각각 상기 홀을 구비할 수 있다.
상기 제 1, 제 2 도체화 영역과, 상기 제 1, 제 2 전극간의 층간에, 상기 제 1, 제 2 접속부를 제외하여 층간 절연막을 더 포함할 수 있다.
상기 홀 내에 상기 층간 절연막이 채워질 수 있다.
또한, 본 발명의 다른 실시예에 따른 기판 내장형 드라이버는 액티브 영역과 상기 액티브 영역을 둘러싼 외곽 영역을 갖는 기판 및 상기 외곽 영역에 구비되는, 상술한 박막 트랜지스터를 포함할 수 있다.
한편, 본 발명의 또 다른 실시예에 따른 표시 장치는 액티브 영역과 상기 액티브 영역을 둘러싼 외곽 영역을 갖는 기판과, 상기 액티브 영역에 서로 교차하는 복수개의 제 1 배선 및 제 2 배선과, 상기 외곽 영역에 상기 제 1 배선들에 각각 스캔 출력을 공급하는 다수의 스테이지를 포함하는 스캔 드라이버와, 필름 또는 인쇄회로 기판에 드라이버 IC를 구비하며, 상기 제 2 배선들에 공급하는 영상 신호를 공급하는 데이터 드라이버를 포함하며, 여기서, 상기 스캔 드라이버는 각 스테이지에 상술한 박막 트랜지스터를 적어도 하나 포함할 수 있다.
상기 복수개의 제 1 배선들과 제 2 배선들의 각각의 교차부에 화소 박막 트랜지스터를 더 포함할 수 있다.
그리고, 상기 스캔 드라이버의 각 스테이지들의 박막 트랜지스터는, 상기 게이트 전극 및 상기 제 1 전극과 제 2 전극이, 상기 제 1 배선과, 제 2 배선과 동일층의 금속으로 이루어질 수 있다.
또한, 상기 화소 박막 트랜지스터는 상기 스캔 드라이버의 각 스테이지들의 박막 트랜지스터의 액티브층과 동일층에, 화소 액티브층을 가질 수 있다.
본 발명의 박막 트랜지스터 및 이를 포함하는 기판 내장형 드라이버 및 표시 장치는 다음과 같은 효과가 있다.
첫째, 본 발명의 박막 트랜지스터는 액티브층의 도체화 영역의 일부를 제거하여 단면적 감소에 의해 도체화 영역의 저항을 높여 도체화 영역에 수렴되는 캐리어 농도를 줄여 고전압 인가시 공핍 영역에 발생될 수 있는 최대 전계를 줄일 수 있으며, 이를 통해 박막 트랜지스터의 항복 전압(BV: Breakdown Voltage)을 향상시킬 수 있다. 따라서, 액티브층의 손상없이 박막 트랜지스터의 신뢰성이 향상된다.
둘째, 특히, 액티브층의 도체화 영역은 홀의 형태로 액티브 영역 가장자리에서 이격하여 제거함으로써, 고전압 인가시 전류가 흐를 때, 홀을 경계로 분기되며 전류가 흐르도록 하여 발열이 발생되는 경로를 늘려 특정 부위에 발열이 집중되지 않게 하여, 액티브층의 특정 부위에 발열이 집중되어 손상이 발생되는 현상을 방지할 수 있다.
셋째, 상술한 구성 변경을 갖는 박막 트랜지스터를 스캔 드라이버에 구비되는 박막 트랜지스터들에 이용시 각 박막 트랜지스터의 항복 전압이 증가되어, 주기적으로 고전압이 인가되는 스캔 드라이버의 박막 트랜지스터의 특성상 소자의 구동 안정성이 향상된다. 따라서, 스캔 드라이버를 통해 안정적으로 게이트 신호(스캔 신호)의 전달이 가능하다.
넷째, 안정된 스캔 신호의 전달에 의해 표시 장치의 특정 라인 불량이 시인되는 등의 라인성 불량을 방지할 수 있다.
도 1은 본 발명의 표시 장치를 나타낸 블록도
도 2는 도 1의 스캔 드라이버를 나타낸 블록도
도 3은 각 게이트 라인과 연결되는 도 2의 스캔 드라이버의 단부 구성을 나타낸 회로도
도 4는 본 발명의 박막 트랜지스터를 나타낸 평면도
도 5는 도 4의 I~I' 선상의 단면도
도 6a 및 도 6b는 본 발명의 박막 트랜지스터의 게이트 전극 및 소오스 전극에 전압 신호 인가시 전자의 흐름과, 이에 따른 열의 경로를 나타낸 도면
도 7은 본 발명의 박막 트랜지스터의 구동시 액티브층의 캐리어 농도 및 전계 변화를 나타낸 그래프
도 8은 비교예에 따른 박막 트랜지스터를 고전압 인가시 발생된 액티브층의 손상을 나타낸 SEM도
도 9a 내지 도 9h는 제 1 내지 제 8 실험예의 박막 트랜지스터를 나타낸 평면도
도 10은 제 1 내지 제 8 실험예의 박막 트랜지스터의 항복 전압을 나타낸 그래프
도 11은 제 7 및 제 8 실험예의 I-V 특성을 나타낸 그래프
도 12는 제 7 및 제 8 실험예의 온-전류 특성을 비교한 그래프
도 13은 본 발명의 다른 실시예에 따른 게이트 라인에 연결된 스캔 드라이버 내의 단부 구성을 나타낸 평면도
도 2는 도 1의 스캔 드라이버를 나타낸 블록도
도 3은 각 게이트 라인과 연결되는 도 2의 스캔 드라이버의 단부 구성을 나타낸 회로도
도 4는 본 발명의 박막 트랜지스터를 나타낸 평면도
도 5는 도 4의 I~I' 선상의 단면도
도 6a 및 도 6b는 본 발명의 박막 트랜지스터의 게이트 전극 및 소오스 전극에 전압 신호 인가시 전자의 흐름과, 이에 따른 열의 경로를 나타낸 도면
도 7은 본 발명의 박막 트랜지스터의 구동시 액티브층의 캐리어 농도 및 전계 변화를 나타낸 그래프
도 8은 비교예에 따른 박막 트랜지스터를 고전압 인가시 발생된 액티브층의 손상을 나타낸 SEM도
도 9a 내지 도 9h는 제 1 내지 제 8 실험예의 박막 트랜지스터를 나타낸 평면도
도 10은 제 1 내지 제 8 실험예의 박막 트랜지스터의 항복 전압을 나타낸 그래프
도 11은 제 7 및 제 8 실험예의 I-V 특성을 나타낸 그래프
도 12는 제 7 및 제 8 실험예의 온-전류 특성을 비교한 그래프
도 13은 본 발명의 다른 실시예에 따른 게이트 라인에 연결된 스캔 드라이버 내의 단부 구성을 나타낸 평면도
이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과 상이할 수 있다.
본 발명의 다양한 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 본 명세서 전체에 걸쳐 동일한 도면 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
본 발명의 다양한 실시예에 포함된 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
본 발명의 다양한 실시예를 설명함에 있어, 위치 관계에 대하여 설명하는 경우에, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
본 발명의 다양한 실시예를 설명함에 있어, 시간 관계에 대한 설명하는 경우에, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 발명의 다양한 실시예를 설명함에 있어, '제 1~', '제 2~' 등이 다양한 구성 요소를 서술하기 위해서 사용될 수 있지만, 이러한 용어들은 서로 동일 유사한 구성 요소 간에 구별을 하기 위하여 사용될 따름이다. 따라서, 본 명세서에서 '제 1~'로 수식되는 구성 요소는 별도의 언급이 없는 한, 본 발명의 기술적 사상 내에서 '제 2~' 로 수식되는 구성 요소와 동일할 수 있다.
본 발명의 여러 다양한 실시예의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 다양한 실시예가 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
도 1은 본 발명의 표시 장치를 나타낸 블록도이며, 도 2는 도 1의 스캔 드라이버를 나타낸 블록도이고, 도 3은 각 게이트 라인과 연결되는 도 2의 스캔 드라이버의 단부 구성을 나타낸 회로도이다.
본 발명의 표시 장치는 예를 들어, 액정 표시 장치(Light Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 전기영동 표시 장치(Electrophoresis Display Device) 등으로 구현될 수 있다. 각 표시 장치의 형태에 따라 각 서브 픽셀에 포함되는 회로 구성이 상이할 수 있으나, 하기 설명하는 구성을 공통적으로 포함한다.
도 1과 같이, 본 발명의 표시 장치는 액티브 영역(AA)과, 상기 액티브 영역을 둘러싼 외곽 영역(PD)을 갖는 기판(101)과, 상기 액티브 영역(AA)에 서로 교차하는 복수개의 제 1 배선(GL) 및 제 2 배선(DL)과, 상기 외곽 영역(PD)에 상기 제 1 배선들(GL)에 각각 스캔 출력을 공급하는 다수의 스테이지를 포함하는 스캔 드라이버(40)와, 필름 또는 인쇄회로 기판에 드라이버 IC를 구비하며, 상기 제 2 배선들(DL)에 공급하는 영상 신호를 공급하는 데이터 드라이버(20)를 포함한다.
그리고, 표시 장치는 외측에 타이밍 컨트롤러(10)를 구비하여, 스캔 드라이버(40)와 데이터 드라이버(20)에 각각 클럭 신호, 전원 전압 및 RGB 영상 신호를 공급한다. 경우에 따라, 상기 타이밍 컨트롤러(10)는 데이터 드라이버(20)가 구비된 필름 또는 인쇄회로기판에 함께 구비될 수 있다.
여기서, 상기 스캔 드라이버(40)는 기판(101)의 외곽 영역(PD)에 내장형으로 구비되며, 상기 데이터 드라이버(20)는 기판(101)과는 별도의 필름 혹은 인쇄회로 기판에 구비되며, 기판(101)의 외곽 영역에 구비된 패드 전극들과 본딩되어 그 신호의 전달이 이루어진다.
스캔 드라이버(40)가 기판(101)에 내장형으로 구비된다는 의미는 드라이버 구비를 위해 별도 기판이나 필름없이 기판(101)에 직접 스캔 드라이버(40)를 이루는 회로가 구비된다는 의미이다. 상기 스캔 드라이버(40)를 이루는 회로는 상기 기판(101)의 액티브 영역 내에 구비된 제 1 배선(GL) 및 제 2 배선(DL)과 동시에 형성된다. 즉, 스캔 드라이버(40)는 제 1 배선(GL)들 각각에 대응하여 그 일측에 스테이지를 갖고, 상기 스테이지 내에 복수개의 박막 트랜지스터를 갖는다. 이들 스테이지 내에 구비된 박막 트랜지스터들은 상기 제 1 배선(GL)과 제 2 배선(DL)의 교차부에 형성되는 화소 박막 트랜지스터들과 동일 공정에서 형성될 수 있다. 경우에 따라, 상기 스캔 드라이버(40) 내 박막 트랜지스터들은 상기 화소 박막 트랜지스터와 다른 금속층이나 반도체층을 더 포함할 수 있다. 구성적으로 상기 스캔 드라이버(40) 내 박막 트랜지스터들은 한정된 외곽 영역(PD)의 공간에 밀집되어 있어, 상대적으로 서브 픽셀들에 구비되는 화소 박막 트랜지스터 대비 크기의 제약이 있다. 따라서, 스캔 드라이버(40) 내 박막 트랜지스터들은, 제한된 크기 내에 빠른 이동 속도를 구현하기 위해 구비하는 반도체층(액티브층)의 특성이 액티브 영역(AA)에 구비하는 반도체층 상이하거나 추가적인 반도체층을 더 구비할 수도 있고, 혹은 다른 금속층을 구비하기도 하는 것이다.
또한, 스캔 드라이버(40)는 클럭 신호에 따라 순차적으로 각 제 1 배선(GL)에 게이트 신호(스캔 신호)를 전달하기 위해 구비되는 것으로, 제 2 배선(DL)에 서로 다른 계조 값을 갖도록 다른 데이터 신호를 공급하는 데이터 드라이버(20) 대비 그 구조가 단순하여 기판(101)의 일측에 내장형(GIP: Gate In Panel)으로 구비가 가능하다.
기판(101)의 액티브 영역(AA)에는 서로 교차하는 복수개의 제 1 배선(GL) 및 제 2 배선(DL)에 의해 구획되는 서브 픽셀(SP)들이 포함된다. 상기 기판(101)은 글래스 기판 혹은 플라스틱 필름으로 이루어질 수 있다.
상기 타이밍 콘트롤러(10)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로를 통해 수직 동기신호, 수평동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(10)는 입력된 타이밍신호를 기준으로 데이터 드라이버(20)와 스캔 드라이버(40)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생할 수 있다.
데이터 드라이버(20)는 다수의 데이터 드라이브 IC(Integrated Circuit)들을 포함한다. 데이터 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 데이터 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 기판(101)의 제 2 배선들(DL)을 통해 공급한다. 데이터 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해, 기판(101)의 데이터 라인들(DL)의 일측에 연결되어 있는 패드 전극(미도시)에 접속된다.
스캔 드라이버(40)는 기능적으로 레벨 시프터(미도시)와 시프트 레지스터(도 2 참조)를 포함한다.
레벨 시프터는 타이밍 콘트롤러(10)의 제어하에 클럭신호들(clk), 리셋클록신호들(reset_clk) 및 스타트신호(vst)의 레벨을 시프팅한 후 시프트 레지스터에 공급한다.
도 2에 도시된 구성은 각 제 1 배선(GL)들에 대응하여 게이트 전압 신호를 출력하는 시프트 레지스터의 구성을 블록화하여 나타낸 것이다. 여기서, 시프트 레지스터는 기판(101)의 외곽 영역(PD)에 내장되어 구비되는 것으로, 타이밍 컨트롤러(10)로부터 레벨 쉬프터를 통해 전달된 클럭신호들(clk), 리셋클록신호들(reset_clk) 및 스타트신호(vst)에 대응하여 스캔 신호를 시프트하고 출력하는 스테이지들을 구비한다. 시프트 레지스터에 포함된 스테이지들은 출력단들을 통해 스캔 신호들을 순차적으로 출력한다.
경우에 따라 스캔 드라이버(40)에 레벨 시프터와 시프트 레지스터를 함께 구비할 수도 있고, 혹은 도 2에 도시된 바와 같은 시프트 레지스터의 구성만을 기판(101)에 내장하여 포함할 수 있다. 이 경우, 레벨 시프터는 타이밍 컨트롤러(10)의 구성에 포함하여 상기 데이터 드라이버(20)가 형성된 필름 혹은 인쇄회로기판에 함께 구성될 수도 있다.
<시프트 레지스터의 블록 구성도>
도 2와 같이, 시프트 레지스터에는 다수의 스테이지들(STn-2~STn+1)이 포함될 수 있다. 다수의 스테이지들(STn-2~STn+1)에는 4상의 클록신호들(clk1~clk4), 고전위전압(VDD) 및 제 1, 제 2저전위전압(VSS1, VSS2)이 공급될 수 있다.
또한 상기 다수의 스테이지들(STn-2~STn+1) 각각은 이전 스테이지의 출력 신호 및 다음 스테이지의 출력 신호를 입력 받을 수 있다.
제N-2 스테이지(STn-2)는 제N-4 스테이지(STn-4)로부터 출력되는 스캔 신호(Vg[n-4]), 제1클록신호(clk1) 및 제N 스테이지(STn)의 출력단자(Gout[n])로부터 출력되는 스캔 신호(Vg[n])를 기반으로 동작한다. 제N-2 스테이지(STGn-2)는 자신의 출력단(Gout[n-2])을 통해 제N-2 스캔 신호(Vg[n-2])를 출력할 수 있다.
제N-1 스테이지(STn-1)는 제N-3 스테이지로부터 출력되는 스캔 신호, 제2클록신호(clk2) 및 제N+1 스테이지(STn+1)의 출력단자(Gout[n+1])로부터 출력되는 스캔 신호(Vg[n+1])를 기반으로 동작한다. 제N-1 스테이지(STGn-1)는 자신의 출력단(Gout[n-1])을 통해 제N-1 스캔 신호(Vg[n-1])를 출력할 수 있다.
제N 스테이지(STn)는 제N-2 스테이지(STn-1)로부터 출력되는 스캔 신호(Vg[n-1]), 제3클록신호(clk3) 및 제N+2스테이지(STn+2)의 출력단자(Gout[n+2])로부터 출력되는 스캔 신호(Vg[n+2])를 기반으로 동작한다. 제N 스테이지(STGn)는 자신의 출력단(Gout[n])을 통해 제N 스캔 신호(Vg[n])를 출력할 수 있다.
제N+1 스테이지(STn+1)는 제N-2 스테이지(STn-2)로부터 출력되는 스캔 신호(Vg[n-2]), 제4클록신호(clk4) 및 제N+3 스테이지(STn+3)의 출력단자(Gout[n+3])로부터 출력되는 스캔 신호(Vg[n+3])를 기반으로 동작한다. 제N+1스테이지(STGn+1)는 자신의 출력단(Gout[n+1])을 통해 제N+1 스캔 신호(Vg[n+1])를 출력할 수 있다.
다수의 스테이지들(STn-2 ~ STn+1)은 위와 같이 두 단 전의 출력단으로부터 출력되는 스캔 신호를 후단이 이용하도록 종속적으로 접속된다. 예컨대, 제N스테이지(STn)의 출력단자(Gout[n])로부터 출력되는 스캔 신호(Vg_out[n])는 제N+2스테이지(STn+2)의 스타트신호단자(VST)에 공급된다. 또한, 다수의 스테이지들(STn-2~STn+1])은 위와 같이 자신보다 두 단 후에 위치하는 출력단자로부터 출력되는 스캔 신호를 리셋 신호(Q노드의 리셋 신호)로 이용하도록 접속된다. 예컨대, 제N스테이지(STn)의 출력단자(Gout[n])로부터 출력되는 스캔 신호(Vg[n])는 제N-2스테이지(STn-2)의 리셋단자(Reset)에 공급된다.
한편 상기 제1 및 제2 저전위전압(VSS1, VSS2)는 서로 다른 전위를 가진 저전위전압 또는 서로 동일한 저전위전압이 될 수 있다.
그리고, 도 3과 같이, 각 스테이지들은 상기 액티브 영역의 게이트 라인에 최인접하여, 서로 직렬로 연결된 제 1 박막 트랜지스터(T1) 및 제 2 박막 트랜지스터(T2)를 포함하는 GIP 출력부를 구비한다. 상기 GIP 출력부에서 상기 제 1, 제 2 박막 트랜지스터(T1, T2)이 접속된 노드가 각 스테이지의 출력단(Gout)이 된다. 그리고, 상기 출력단(Gout)은 상기 액티브 영역(AA)에 구비되는 제 1 배선(GL)의 일측과 직접 연결되어 게이트 전압 신호를 출력 전달한다.
상기 제 1, 제 2 박막 트랜지스터(T1, T2)는 각각 게이트 전극에 서로 반대 극성의 Q 노드 신호, QB 노드 신호를 인가받고, 상기 제 1, 제 2 박막 트랜지스터(T1, T2)가 서로 접속되지 않은 단자는 각각 클럭 신호 중 어느(Clk1~Clk4) 및 저전압 신호(Vss)가 인가된다.
상기 GIP 출력부에 구비되는 제 1, 제 2 박막 트랜지스터(T1, T2) 뿐만 아니라 스캔 드라이버의 각 스테이지에 구성되는 각 레지스터 내부 박막 트랜지스터에도 본 발명의 박막 트랜지스터의 구성이 적용될 수 있다.
스캔 드라이버 내부에 구성되는 박막 트랜지스터는 Vgs 전압이 25V 이상의 고전압이 인가되어, 고전압 인가로 고전류가 흐르게 되며, 특히 액티브층의 채널 영역으로부터 전류가 흘러나가는 도체화 영역간의 경계부에 열이 집중되는 경향을 보인다.
본 발명의 박막 트랜지스터는 제한된 면적 내에 구성을 변경하여 액티브층(반도체층) 도체화부의 저항을 늘려 채널 영역과 도체화부 경계에서 손상이 발생되는 것을 방지하고자 한다.
이하, 구체적으로 스캔 드라이버의 각 스테이지에 구비된 박막 트랜지스터의 구체적인 구성에 대해 설명한다.
도 4는 본 발명의 박막 트랜지스터를 나타낸 평면도이며, 도 5는 도 4의 I~I' 선상의 단면도이다.
도 4 및 도 5와 같이, 본 발명의 박막 트랜지스터는 채널 영역(110c)과 상기 채널 영역(110c) 주변에 서로 대향되는 제 1, 제 2 도체화 영역(110a, 110b)을 갖는 액티브층(110)과, 상기 액티브층(110)의 상기 채널 영역(110c)과 중첩하여 상기 액티브층 상에 차례로 구비된 게이트 절연층(115) 및 게이트 전극(120)과, 상기 게이트 전극(120)과 이격하며, 상기 제 1 도체화 영역(110a)과 제 1 접속부(155a)에서 접속된 제 1 전극(130) 및 상기 제 2 도체화 영역(110b)과 제 2 접속부(155b)에서 접속된 제 2 전극(140) 및 상기 제 1, 제 2 도체화 영역(110a, 110b) 중 상기 제 1, 제 2 접속부(155a, 155b)와 다른 영역에 구비된 홀(150a, 150b)을 포함할 수 있다.
상기 액티브층(110)은 반도체층으로 산화물 반도체층, 폴리실리콘층 혹은 비정질 실리콘층일 수 있다. 그리고, 액티브층(110)이 산화물 반도체층으로 이루어질 때, 이에 채널 영역(110c)과 그 주변의 제 1, 제 2 도체화 영역(110a, 110b)에 산소 주입량 혹은 산소 잔유량을 달리하여 제 1, 제 2 도체화 영역(110a, 110b)은 도전성을 유지하고, 채널 영역(110c)은 절연에 가까운 반도체 진성 특성을 갖게 한다. 경우에 따라, 상기 제 1, 제 2 도체화 영역(110a, 110b)의 도전성을 향상하기 위해 선택적으로 이 영역에 고온의 결정화를 진행하기도 한다. 상기 액티브층(110)이 폴리실리콘층이나 비정질 실리콘층일 때는 제 1, 제 2 도체화 영역(110a, 110b)에 선택적으로 불순물을 주입하여 진성의 채널(110c)과 구분시킨다.
상대적으로 산화물 반도체층으로 액티브층을 형성하는 경우, 폴리실리콘층으로 액티브층을 구비하는 경우 대비 저온 공정이 가능하며 증착 방법이 다양하여 글래스 기판은 물론 플라스틱 기판 등의 다양한 절연 기판 상에 형성이 가능하기 때문에, 표시 장치에 있어서는 플렉서블 등의 다양한 형태 변이성을 고려하여 산화물 반도체층의 이용이 선호되고 있다.
상기 액티브층(110)은 도체화 여부에 따라 제 1, 제 2 도체화 영역(110a, 110b)과 채널 영역(110c)으로 구분된다. 액티브층(110)의 채널 영역(110c)과 게이트 전극(120)사이 층간에는 게이트 절연막(115)이 구비된다. 게이트 절연막(115)은 상기 게이트 전극(120)과 동일 폭일 수도 있고, 혹은 게이트 전극(120)보다 큰 폭으로 형성될 수 있다.
상기 게이트 전극(120)과 게이트 절연막(115)은 동일 마스크로 패터닝하여 형성하되, 식각액의 선택비를 달리하여 최종 형성되는 폭을 달리할 수 있다. 상기 게이트 전극(120)과 중첩된 부위의 액티브층(110)은 채널 영역(110c)으로 기능하여 이 부위는 산화물 반도체층의 산소량이 많거나 실리콘층일 때 불순물이 미도핑되어 진성 영역으로 기능한다. 이러한 산소량의 조절이나 불순물의 도핑 여부는 상기 게이트 전극(120)을 마스크로 하여 이루어질 수 있어, 게이트 전극(120)가 중첩된 액티브층(110)의 부위가 채널 영역이 된다. 게이트 전극(120)과 중첩하지 않는 액티브층(110)의 영역은 산소 주입량을 낮추거나 수소 도핑 혹은 n형 또는 p형 도펀트 주입을 통해 도체화 특성을 유지할 수 있다.
도 5는 도 4에 도시된 박막 트랜지스터의 일 형태의 단면도로, 도 4, 5를 통해 참조하며, 본 발명의 박막 트랜지스터는, 기판(101) 상에 버퍼층(105)을 구비한 후, 액티브층(110), 상기 액티브층(110) 상에 게이트 절연막(115)을 개재하여 액티브층(110) 채널 영역(110c)에 중첩한 게이트 전극(120) 및 상기 액티브층(110)의 제 1, 제 2 도체화 영역(110a, 110b)에 제 1, 제 2 접속부(155a, 155b)를 통해 접속되는 제 1 전극 및 제 2 전극(도 6a 및 도 6b의 140 참조)으로 이루어진 점을 알 수 있다. 도 4에는 제 1, 제 2 접속부(155a, 155b)의 구성을 나타내기 위해, 제 1, 제 2 전극(130, 140)이 생략되어 있는데, 도 6a와 같이, 제 1, 제 2 도체화 영역(110a, 110b)의 상기 제 1, 제 2 접속부(155a, 155b)를 만나도록 제 1, 제 2 전극(130, 140)이 구성된다.
그리고, 본 발명의 박막 트랜지스터는 도 4 및 도 5에 도시된 바와 같이, 제 1, 제 2 도체화 영역(110a, 110b)을 제거하여 홀(150a, 150b)을 형성할 수 있다. 상기 홀(150a, 150b)은 선택적으로 게이트 전극(120)으로 구분되는 양 도체화 영역 중 하나에만 형성될 수 있다. 고전압이 인가되는 반대쪽의 전극의 접속부가 위치하는 도체화 영역에는 반드시 구비하는 것이 바람직하다. 즉, 상기 홀(150a, 150b)은 도 4와 같이, 게이트 전극(120)을 중심으로 하여 양단에 위치할 수도 있지만 기능적으로 일정하게 제 1, 제 2 전극(130, 140) 중 어느 한 전극에만 고전압이 인가된다면 그 반대편측에만 구비하여, 캐리어가 빠져나가는 측의 저항을 높임으로써 홀이 구비된 도체화 영역의 캐리어 농도를 낮추어 급격한 캐리어 농도 변화에 의해 고전압 인가 반대편의 액티브층 도체화 영역과 채널 영역의 경계에서의 열 집중으로 인한 손상을 방지할 수 있다. 홀이 하나의 도체화 영역에만 구비될 때, 홀의 개수는 단일일 수도 있고, 혹은 복수개일 수도 있다.
도 4와 같이, 물론 게이트 전극(120)에 대해 대칭형으로 제 1, 제 2 도체화 영역(110a, 110b)으로 홀(150a, 150b)을 구비할 수도 있다.
이하의 설명은 도시된 게이트 전극(120)에 대해 대칭형으로 구비하여 제 1, 제 2 도체화 영역(110a, 110b), 제 1, 제 2 접속부(155a, 155b) 및 제 1, 제 2 홀(150a, 150b)을 갖는 구조에 대한 것이다.
또한, 도시된 바와 같이, 각 제 1, 제 2 도체화 영역(110a, 110b)에 2개 이상 구비할 수도 있고, 각 도체화 영역 당 단일로 구비할 수도 있다. 그리고 각 도체화 영역에 복수개로 홀이 구비된다고 하더라도, 외곽 영역에 위치한 스캔 드라이버 내에 구비되는 박막 트랜지스터는 그 형성 면적이 제한되므로, 홀(150a, 150b)로 인해 제거된 영역에 의해 면적이 줄어드는 점을 감안하여, 도체화 영역(110a, 110b)이 채널 영역(110c)과의 전류 패스 기능을 유지하기 위해서는 홀(150a, 150b)의 개수는 각 도체화 영역(110a, 110b)당 10개를 넘지 않는 것이 바람직하다.
한편, 상기 제 1 전극(130) 또는 제 2 전극(140)에 고전압 인가시 채널 영역(110c)의 경계 부근에서 열이 집중되는 점을 고려하여, 제 1, 제 2 홀(150a, 150b)은 채널 영역(110c)과의 경계에서의 도체화 영역(110a, 110b)의 저항을 낮추는 기능을 효과적으로 하기 위해, 상대적으로 제 1, 제 2 접속부(155a, 155b)보다는 채널 영역(110c)에 가깝게 형성하는 것이 바람직하다. 즉, 상기 채널 영역(110c)으로부터 상기 제 1, 제 2 접속부(155a, 155b)까지의 제 1 수직 거리(v1)는 상기 채널 영역(110c)으로부터 상기 제 1, 제 2 홀(150a, 150b)의 제 2 수직 거리(v2)보다 길다.
그리고, 상기 제 1, 제 2 홀(150a, 150b)은 액티브층(110)의 가장자리로부터 이격하여 위치시키는 것으로, 이는 전극들(120, 130, 140)에 전압 인가시 액티브층(110)에 캐리어가 흐를 때, 상기 제 1, 제 2 홀(150a, 150b)을 사이에 두고 분기되어 흐르게 하여, 다중 패스를 형성하여 열의 분산을 위한 것이다. 만일 액티브층(110)의 제거부를 가장자리에 구비한다면 면적 감소에 의한 도체화 영역의 저항 증가의 효과는 얻을 수 있지만 전극들(120, 130, 140)에 전압 인가시 액티브층(110)의 열이 중앙으로 집중되어 채널 영역 경계부의 손상이 클 수 있다.
상기 제 1, 제 2 접속부(155a, 155b) 각각이 상기 액티브층(110)의 에지와 갖는 제 1 수평 간격(h1)은 상기 제 1 홀, 제 2 홀(150a, 150b) 각각이 상기 액티브층(110)의 에지와 갖는 제 2 수평 간격(h2)과 같을 수도 있고, 혹은 도시된 바와 같이, 제 1 수평 간격(h1)이 제 2 수평 간격(h2)보다 길 수 있다. 다만, 상기 제 1, 제 2 접속부(155a, 155b)는 액티브층(110)과 다른 층에 위치한 제 1, 제 2 전극(130, 140)과의 접속 저항을 줄이는 관점에서 면적과 위치가 조정될 수 있으며, 제 1, 제 2 홀(150a, 150b)은 캐리어가 빠져나가는 부위의 저항을 높이는 관점과 전류의 흐름을 다중화하는 관점에서 면적 및 위치가 조정될 수 있다. 경우에 따라, 제 1, 제 2 접속부(155a, 155b)은 액티브층(110)의 좌우 양 에지로부터 정 중앙이 아닌 일측 에지에 인접하게 위치할 수도 있다.
또한, 상기 제 1 홀, 제 2 홀(150a, 15b)이 각 도체화 영역(110a, 110b)에 단일로 구비되는 경우, 액티브층(110)의 좌우 다른 에지에 인접하여 배치될 수도 있다.
도 5에 관해, 설명하지 않은 부호 125는 층간 절연막을 나타내는 것으로, 제 1, 제 2 전극(130, 140)과 제 1, 제 2 접속부(155a, 155b)를 제외한 영역에서 제 1, 제 2 전극(130, 140)과 액티브층(110)의 층간 절연을 위함이다.
이 때, 홀(150a, 150b)은 상기 액티브층(110)을 관통하는 형상으로, 홀(150a, 150b)이 위치한 부분의 액티브층(110)의 도체화 영역(110a, 110b)은 제거됨으로써, 액티브층(110) 상부의 층간 절연막(125)이 상기 홀(150a, 150b)을 채울 수 있으며, 이 때, 홀(150a, 150b) 내의 층간 절연막(125)은 버퍼층(105)과 접할 수 있다.
한편, 본 발명의 박막 트랜지스터는 코플래너(coplanar) 구조로 이루어질 수 있다. 이 경우, 액티브층(110)의 채널 영역(110c) 하부에 배선(미도시)이 더 부기되어, 선택적으로 채널 영역(110c)에 상당한 배선 상부를 지나며 액티브층(110)이 융기하여 상기 액티브층의 채널 영역(110c)과 상기 제 1, 제 2 전극(130, 140)이 동일 평면에 위치할 수 있다.
경우에 따라, 코플래너 구조의 다른 예로, 층간 절연막(125) 상에 게이트 전극이 위치하여 각각 제 1 전극(130) 및 제 2 전극(140)과 동일 평면에 위치할 수도 있다.
본 발명의 박막 트랜지스터는 그 구동 특성을 위해 채널 영역(110c)을 게이트 전극(120)의 중첩되는 부분에서 변경없이 갖는다.
한편, 상기 제 1, 제 2 전극(130, 140)의 위치는 상하 서로 바뀔 수 있다.
이하, 본 발명의 박막 트랜지스터의 구동 원리를 설명한다.
도 6a 및 도 6b는 본 발명의 박막 트랜지스터의 게이트 전극 및 소오스 전극에 전압 신호 인가시 전자의 흐름과, 이에 따른 열의 경로를 나타낸 도면이다. 그리고, 도 7은 본 발명의 박막 트랜지스터의 구동시 액티브층의 캐리어 농도 및 전계 변화를 나타낸 그래프이다.
각각 제 1 전극(130)은 소스 전극으로 이용되고, 제 2 전극(140)은 드레인 전극으로 이용된 예를 나타낸다.
예를 들어, 제 1 전극(130)이 소스 전극으로 이용되고, 제 2 전극(155b)의 드레인 전극으로 이용될 때, 박막 트랜지스터 구동을 위해 게이트 전극(120)과 제 1 전극(130) 사이의 Vgs로 25V 이상의 고전압이 인가될 때, 제 1 전극(130) 부근에서 정공 캐리어 발생이 집중되고, 게이트 전극(120)이 중첩하는 액티브층(110)의 채널 영역(110c)에 교차하는 방향으로 정공 캐리어의 흐름이 발생되어, 제 2 전극(140)으로 흐르게 된다. 이 때, 제 2 전극(140)의 부근에 전자 캐리어 발생이 집중된다. 이 경우, 수직 방향으로 최단 캐리어 흐름이 발생되는 것으로, 캐리어들은 홀(150a, 150b)의 양단으로 나뉘어 흐르게 된다. 이러한 구동시 열 방출 상태를 보면, 도 6b와 같이, 수직으로 형성되는 캐리어 경로 중 홀(150a, 150b)을 사이에 두고 캐리어의 흐름이 생겨 열이 분산되는 효과가 발생되며, 홀(150a, 150b) 자체에서도 방열 기능을 가질 수 있다.
이 때, 액티브층(110)은 제 1 전극(130) 및 제 1 접속부(155a)를 통해 제 1 도체화 영역(110a)에 고전압이 인가되며 전자가 흘러가며, 게이트 전극(120) 하측의 채널 영역(110c)을 거쳐 반대편의 제 2 도체화 영역(110b)으로 전달되는데, 채널 영역(110c)으로부터 전자가 빠져나가는 제 2 도체화 영역(110b) 부근에 열이 집중될 수 있다. 이 때, 제 2 도체화 영역(110b)에 위치한 홀(155b)을 통해 열이 빠져나갈 수 있으며, 또한, 홀(155b)의 양단으로 열이 분산되어 열이 흐르는 경로가 특정 부위에 집중되지 않게 하여 열집중에 의해 액티브층(110)의 특정 영역에 손상되는 점을 방지할 수 있다.
도 7을 통해 캐리어의 흐름을 살펴보면, 소스 전극(130)과 게이트 전극(120) 사이에 Vgs의 고전압을 인가시 제 1 도체화부(110a)에서 집중된 캐리어가 고전압 인가에 따른 스위칭 동작에 따라, 채널 영역(110c)으로 일정하게 흐르다가 게이트 전극(120)과 제 2 도체화 영역(110b) 사이의 전자와 정공 캐리어가 존재하지 않았던 공핍 영역을 통과하며 전계 변화가 큰데, 본 발명은 홀(도 4 및 도 5의 150a, 150b 참조)의 구비로 캐리어가 빠져나가는 측인 제 2 도체화 영역(110b)의 저항 값을 늘려 최대 전계 변화를 감소시키며, 이로써, 제 2 도체화 영역(110b)측의 캐리어 농도를 균일하게 감소시키는 것이다.
도 8은 비교예에 따른 박막 트랜지스터를 고전압 인가시 발생된 액티브층의 손상을 나타낸 SEM도이다.
한편, 도 8은, 비교예의 홀을 구비하지 않은 구조에서는 박막 트랜지스터의 도체화 영역 중 최대 전계 변화가 심한 채널 영역과 도체화 영역 사이의 공핍 영역에서 캐리어 농도 변화가 커 이 부위의 열이 집중하고, 이에 따라, 액티브층 손상되어 터져 버린 현상을 나타낸 것이다.
이하, 여러 실험예들의 박막 트랜지스터를 통해 홀을 갖는 구조의 효과를 살펴본다. 각 실험예들의 항복 전압(BV)을 산출하여 그 안정성을 살펴본 것으로, 각 실험예들에 대해 각각 4번씩 실험을 하였고, 도 10에 나타낸 항복 전압 수치는 그 평균 값을 나타낸 것이다. 실험 조건은 Vgs의 전압을 32V로 하고, Vds 전압을 0 내지 120V로 하며 실험을 진행하였다.
도 9a 내지 도 9h는 제 1 내지 제 8 실험예의 박막 트랜지스터를 나타낸 평면도이다. 도 10은 제 1 내지 제 8 실험예의 박막 트랜지스터의 항복 전압을 나타낸 그래프이다.
도 9g의 제 7 실험예는 앞서 설명한 본 발명의 박막 트랜지스터 구조를 나타내며, 도 9a 의 제 1 실험예는 도 8의 문제점을 갖는 비교예의 박막 트랜지스터를 나타낸다. 제 7 실험예는 제 1, 제 2 홀(150a, 150b)이 더 구비된 점을 제외하고, 액티브층(110)의 폭 및 길이를 제 1 실험예의 액티브층과 동일하게 하였다.
그리고, 공통적으로 제 1 내지 제 8 실험예들은 채널 영역의 폭은 30㎛, 길이를 5.5㎛로 동일하게 적용하여 실험하였다.
도 9a에 따른 제 1 실험예는 게이트 전극(20)과 중첩된 액티브층에 채널 영역을 갖고, 게이트 전극(20) 양 측의 도체화 영역(30a, 30b)에 각각 이중 접속부(40)를 갖는 것이다.
도 9b는 제 1 실험예와 비교하여, 게이트 전극(65)의 양 측 도체화 영역(60a, 60b)에 각각 단일 접속부(40)를 갖는 것이다.
도 9c는 제 3 실험예로, 게이트 전극(370)의 양단에 위치하는 도체화 영역(360a, 360b)의 양단의 가장자리에 제거부(180a, 180b) (각 제거부 면적 5㎛*15㎛)를 갖는 것으로, 각각 액티브층의 에지로부터 5㎛의 폭으로 제거되었다. 제 3 실험예는 제 2 실험예와 동일 위치, 동일 개수로 접속부(385a, 385b)를 갖는다.
도 9d는 제 4 실험예로, 제 3 실험예와 비교하여, 도체화 영역(350a, 350b)의 양단으로부터 제거부(350a, 350b)의 폭을 늘려 갖는 것으로, 제거부(355a, 355b)의 폭은 각각 10㎛에 상당하다. 제 3 실험예는 제 2 실험예와 동일 위치, 동일 개수로 접속부(355a, 355b)를 갖는다.
도 9e는 제 5 실험예로, 제 3실험예와 비교하여, 액티브층의 상하부 가장자리를 남겨두어 최종 액티브층의 형상이 아령 형태가 되도록 도체화 영역(260a, 260b)을 선택적으로 제거하여 제 1, 제 2 제거부(280a, 280b) (각 제거부 면적 5㎛*10㎛)를 구비한 것이다. 상대적으로 제 3 실험예 대비 제거부 면적을 줄인 것이다. 제 5 실험예는 제 3 실험예와 동일 위치에 접속부(285a, 285b)를 갖는다.
도 9f는 제 6 실험예로, 제 4실험예와 비교하여, 액티브층의 상하부 가장자리를 남겨두어 최종 액티브층의 형상이 아령 형태가 되도록 도체화 영역(210a, 210b)을 선택적으로 제거하여 제 1, 제 2 제거부(250a, 250b) 를 구비한 것이다. 상대적으로 제 3 실험예 대비 제거부 면적을 줄인 것이다. 제 6 실험예는 제 4 실험예와 동일 위치에 접속부(255a, 255b)를 갖는다.
도 9g는 제 7 실험예로, 상술한 본 발명의 박막 트랜지스터와 같고, 여기에 홀(150a, 150b)은 각각 4㎛*4㎛의 직사각형 형상으로 구비하였고, 접속부(155a, 155b)는 각 도체화 영역(110a, 110b)에 홀들(150a, 150b) 사이에 각 홀의 크기보다 큰 크기로 구비하였다. 여기서 접속부(155a, 155b)의 크기 및 위치는 제 2 내지 제 6 실험예와 동일하다.
도 9g는 제 8 실험예로, 공핍 영역을 채널 영역 근방에 갖는 제 2 도체화 영역(410b)에만 액티브층의 에지로부터 제거부(450)(제거부는 5㎛*10㎛의 면적)를 갖는 것이다. 상기 제 1, 제 2 도체화 영역(410a, 410b)은 각각 제 2 내지 제 6 실험예와 동일 위치에 접속부(455a)를 갖는 것이다.
도 10과 같이, 각 실험예들의 항복 전압 특성을 살펴보면, 도체화 영역의 폭이 채널 영역과 동일하며, 이중 접속부를 통해 저항이 낮은 제 1 실험예가 31.73V로 항복 전압이 낮은 경향성을 보임을 알 수 있다. 제 2 실험예는 제 1 실험예와 비교하여 접속부 면적이 줄어들어 상대적으로 도체화 영역의 저항 증가 효과로 항복 전압이 32.67V로 약간 상승하였다. 제 3, 제 4 실험예간, 제 5, 제 6 실험예를 비교해보면, 같은 형태의 제거부의 경우, 제거부 면적이 클수록 도체화 영역 저항 증가 효과에 따라 항복 전압 증가 효과가 있음을 알 수 있다.
그러나, 단순히 액티브층 도체화 제거부 면적 비교로만은 제 7 실험예의 액티브층 내부의 홀 구비로, 제거 면적이 작은 구조에서의 항복 전압 증가가 다른 실험예들의 제거부 면적이 큰 구조 대비 큰 이유를 설명할 수 없다.
이하, 제 3 내지 제 6 실험예 및 제 8 실험예의 제거부의 면적 감소보다 본 발명(제 7 실험예)의 홀이 작은 면적 제거로도 큰 항복 전압을 갖는 이유는 앞서 도 6a 및 도 6b에서 살펴본 바와 같이, 본 발명의 홀이 도체화 영역 저항 증가 외로도 열의 방출 경로로 일부 이용되고 또한, 캐리어 패스를 다중화하여 열을 분산시키는 점에 있다. 그 구체적인 효과를 다음 실험을 통해 살펴본다.
이하의 실험은 제거부를 갖는 실험예들 중 가장 효과가 좋은 제 8 실험예와 본 발명의 제 7 실험예를 비교한 것이다.
도 11은 제 7 및 제 8 실험예의 I-V 특성을 나타낸 그래프이며, 도 12는 제 7 및 제 8 실험예의 온-전류 특성을 비교한 그래프이다.
도 11과 같이, 박막 트랜지스터의 구동시 온 전류(on- current) 특성을 제 7 및 제 8 실험예들에서 비교하면, 제 7 실험예(본 발명)는 36.46V의 항복 전압을 갖는 것으로, Vds 를 0V에서 36V 까지 증가시키며 인가시 대략 Ids는 0A에서 7.00E-04A로 선형적 증가에 가깝게 증가함을 알 수 있다. 제 8 실험예는 35. 60V의 항복 전압을 갖는 것으로, 36V까지 Vds 인가가 불가능하며 최고 Ids 전류도 6.00E-04A로, 고전압/고전류 구동 특성의 안정화가 제 7 실험예가 우수함을 확인할 수 있다.
한편, 항복 전압은 해당 박막 트랜지스터의 내구성을 나타내는 수치로 실제 박막 트랜지스터의 온 구동은 그 미만에서 이루어진다. Vds 전압으로 8V 인가시 Ids 전류를 측정하여 보면, 도 12와 같이, 제 7 실험예는 137㎂이며, 제 8 실험예는 127㎂로 상대적으로 동일한 전압 인가시 본 발명의 제 7 실험예가 고전류를 나타내고 있어, 제 7 실험예가 제 8 실험예보다 박막 트랜지스터의 특성이 우수함을 확인할 수 있다.
이와 같이, 제 7 실험예와 제 8 실험예를 비교하여 보면, 도체화 영역의 액티브층이 제거된 면적이 각각 64㎛2, 250㎛2로, 제 8 실험예가 오히려 4배 정도 커 전체 영역의 저항 증가 효과는 크지만, 전압 인가시 캐리어 집중이 중앙 부분에 이루어져 항복 전압의 개선을 제거부 면적에 비례하여 가질 수 없음을 알 수 있다. 반면, 본 발명의 박막 트랜지스터(제 7 실험예)는 홀의 캐리어 분산에 따른 열 분산 효과로 인해 작은 면적의 홀로도 항복 전압 개선 효과가 우수함을 알 수 있다.
이하, 다른 실시예에 따른 박막 트랜지스터의 예를 살펴본다.
도 13은 본 발명의 다른 실시예에 따른 게이트 라인에 연결된 스캔 드라이버 내의 단부 구성을 나타낸 평면도이다.
도 13과 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터는 복수개의 반도체층(510)을 평행하게 갖는 것으로, 각 반도체층(510)의 중앙을 게이트 전극(520)이 교차하며 지나가며, 제 1 , 제 2 도체화 영역(510a, 510b)의 교차하여 각각 제 1 전극(530), 제 2 전극(540)이 지나가는 형상이다.
여기서, 각 도체화 영역(510a, 510b)은 제 1, 제 2 접속부(555a, 555b)를 통해 제 1 전극(530)과 제 2 전극(540)에 각각 접속된다.
또한, 홀(550a, 550b)은 각 도체화 영역(510a, 510b)에서, 제 1, 제 2 접속부(555a, 555b)보다는 채널 영역(게이트 전극(520)과 중첩한 액티브층의 영역)에 가깝게 각 액티브층(510)에 구비된다.
도 13에 도시된 실시예에 따른 박막 트랜지스터는 앞서 설명한 실시예에 따른 박막 트랜지스터들이 병렬로 연결된 효과를 가지며, 고전압 고전류 특성을 향상시킬 수 있다.
필요에 따라 제 1 전극(530), 제 2 전극(540) 혹은 게이트 전극(520)이 중첩하는 부위를 달리하여 다른 배선 혹은 소자와 연결을 꾀할 수 있다.
이러한 도 13에 따른 박막 트랜지스터는 상술한 도 4 및 도 5의 구조의 박막 트랜지스터와 같이, 액티브층의 도체화 영역에 홀의 형태로 제거부를 가져 이를 통해 박막 트랜지스터의 단면적을 줄여 채널에 인접한 도체화 영역의 저항을 증가시킴으로써 저항이 증가된 영역에서 캐리어의 농도를 감소시켜 고전압 스트레스를 줄일 수 있으며, 구조적으로 홀 구성에 의해 캐리어 및 열 분산을 통해 박막 트랜지스터의 안정화를 꾀할 수 있다.
그리고, 상술한 본 발명의 박막 트랜지스터들은 스캔 드라이버와 같이, 기판 내장형 드라이버 내에 구비되는 박막 트랜지스터에 이용되어 고전압 인가되는 구조에서 항복 전압(BV) 향상에 의해 구동 신뢰성을 향상시킬 수 있다.
한편, 본 발명의 표시 장치는 도 1과 같이, 액티브 영역(AA)과 상기 액티브 영역(AA)을 둘러싼 외곽 영역(PA)을 갖는 기판(101)과, 상기 액티브 영역(AA)에 서로 교차하는 복수개의 제 1 배선(GL) 및 제 2 배선(DL)과, 상기 외곽 영역(PA)에 상기 제 1 배선들에 각각 스캔 출력(Vgout)을 공급하는 다수의 스테이지를 포함하는 스캔 드라이버(90)와, 필름 또는 인쇄회로 기판에 드라이버 IC를 구비하며, 상기 제 2 배선들에 공급하는 영상 신호를 공급하는 데이터 드라이버(80)를 포함하며, 여기서, 상기 스캔 드라이버(90)는 각 스테이지에 상술한 박막 트랜지스터를 적어도 하나 포함할 수 있다.
상기 복수개의 제 1 배선들(GL)과 제 2 배선들(DL)은 교차하며 각각 서브 픽셀(SP)이 구비되며, 각 서브 픽셀(PL)에는 화소 박막 트랜지스터가 포함된다.
그리고, 상기 스캔 드라이버(90)의 각 스테이지들의 박막 트랜지스터(도 3의 T1, T2)는, 상기 게이트 전극(120) 및 상기 제 1 전극(130)과 제 2 전극(140)이, 상기 제 1 배선(GL)과, 제 2 배선(DL)과 각각 동일층의 금속으로 이루어질 수 있다.
또한, 상기 화소 박막 트랜지스터는 상기 스캔 드라이버의 각 스테이지들의 박막 트랜지스터의 액티브층과 동일층에, 화소 액티브층을 가질 수 있다.
즉, 본 발명의 스캔 드라이버(90)에 구비된 박막 트랜지스터들과 액티브 영역(AA)에 구비된 화소 박막 트랜지스터들은 동일 공정에서 형성할 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101: 기판 110: 액티브층
110a: 제 1 도체화 영역 110b: 제 2 도체화 영역
110c: 채널 영역 120: 게이트 전극
130: 제 1 전극 140: 제 2 전극
150a, 150b: 홀 155a: 제 1 접속부
155b: 제 2 접속부 125: 층간 절연막
110a: 제 1 도체화 영역 110b: 제 2 도체화 영역
110c: 채널 영역 120: 게이트 전극
130: 제 1 전극 140: 제 2 전극
150a, 150b: 홀 155a: 제 1 접속부
155b: 제 2 접속부 125: 층간 절연막
Claims (13)
- 채널 영역과 상기 채널 영역 주변에 서로 대향되는 제 1, 제 2 도체화 영역을 갖는 액티브층;
상기 액티브층의 상기 채널 영역과 중첩하여 상기 액티브층 상에 차례로 구비된 게이트 절연층 및 게이트 전극;
상기 게이트 전극과 이격하며, 상기 제 1 도체화 영역과 제 1 접속부에서 접속된 제 1 전극 및 상기 제 2 도체화 영역과 제 2 접속부에서 접속된 제 2 전극; 및
상기 제 1, 제 2 도체화 영역 중 상기 제 1 접속부와 상기 채널 영역간의 제 1 이격거리 및 상기 제 2 접속부와 상기 채널 영역간의 제 2 이격거리의 각각보다 짧은 거리로 상기 제 1, 제 2 접속부와 상기 채널 영역 사이에 구비된 홀을 포함한 박막 트랜지스터. - 제 1항에 있어서,
상기 홀은 상기 액티브층의 제 1, 제 2 도체화 영역에, 복수개 구비된 박막 트랜지스터. - 제 2항에 있어서,
상기 홀은 각각 평면상 상기 액티브층의 가장자리에서 이격하되 상기 채널 영역과 인접하여 상기 액티브층 내부에 위치하며, 상기 액티브층을 관통하는 형상인 박막 트랜지스터. - 제 3항에 있어서,
상기 홀은 상기 제 1 및 제 2 도체화 영역 각각에 제 1 홀 및 제 2 홀을 포함하는 박막 트랜지스터. - 제 4항에 있어서,
상기 채널 영역으로부터, 상기 제 1 접속부까지의 상기 제 1 이격거리가 상기 채널 영역으로부터 상기 제 1 홀까지의 거리보다 길고,
상기 채널 영역으로부터 상기 제 2 접속부까지의 상기 제 2 이격거리가 상기 채널 영역으로부터 상기 제 2 홀까지의 거리보다 긴 박막 트랜지스터. - 제 3항에 있어서,
상기 액티브층은 상기 게이트 전극에 대해 수직하는 방향으로 배열되는 복수개의 서브 액티브층을 포함하며,
상기 서브 액티브층은 각각 상기 홀을 구비한 박막 트랜지스터. - 제 1항에 있어서,
상기 제 1, 제 2 도체화 영역과, 상기 제 1, 제 2 전극간의 층간에, 상기 제 1, 제 2 접속부를 제외하여 층간 절연막을 더 포함한 박막 트랜지스터. - 제 7항에 있어서,
상기 홀 내에 상기 층간 절연막이 채워진 박막 트랜지스터. - 액티브 영역과 상기 액티브 영역을 둘러싼 외곽 영역을 갖는 기판; 및
상기 외곽 영역에 구비되는, 제 1 항 내지 제 8항 중 어느 하나의 박막 트랜지스터를 포함한 기판 내장형 드라이버. - 액티브 영역과 상기 액티브 영역을 둘러싼 외곽 영역을 갖는 기판;
상기 액티브 영역에 서로 교차하는 복수개의 제 1 배선 및 제 2 배선;
상기 외곽 영역에 상기 제 1 배선들에 각각 스캔 출력을 공급하는 다수의 스테이지를 포함하는 스캔 드라이버;
필름 또는 인쇄회로 기판에 드라이버 IC를 구비하며, 상기 제 2 배선들에 공급하는 영상 신호를 공급하는 데이터 드라이버를 포함하며,
상기 스캔 드라이버는 각 스테이지에 상기 제 1 항 내지 제 8항 중 어느 하나의 박막 트랜지스터를 적어도 하나 포함한 표시 장치. - 제 10항에 있어서,
상기 복수개의 제 1 배선들과 제 2 배선들의 각각의 교차부에 화소 박막 트랜지스터를 더 포함한 표시 장치. - 액티브 영역과 상기 액티브 영역을 둘러싼 외곽 영역을 갖는 기판;
상기 액티브 영역에 서로 교차하는 복수개의 제 1 배선 및 제 2 배선;
상기 외곽 영역에 상기 제 1 배선들에 각각 스캔 출력을 공급하는 다수의 스테이지를 포함하는 스캔 드라이버;
필름 또는 인쇄회로 기판에 드라이버 IC를 구비하며, 상기 제 2 배선들에 공급하는 영상 신호를 공급하는 데이터 드라이버를 포함하며,
상기 스캔 드라이버는 각 스테이지에, 박막 트랜지스터를 포함하고,
상기 박막 트랜지스터는, 채널 영역과 상기 채널 영역 주변에 서로 대향되는 제 1, 제 2 도체화 영역을 갖는 액티브층, 상기 채널 영역과 중첩한 게이트 전극 및 상기 제 1, 제 2 도체화 영역과 각각 접속부를 통해 접속되는 제 1, 제 2 전극을 포함하며,
상기 제 1, 제 2 도체화 영역에서 상기 채널 영역에 대해 상기 접속부보다 더 가까운 이격거리에서 홀을 갖고,
상기 게이트 전극 및 상기 제 1 전극과 제 2 전극이, 상기 제 1 배선과, 제 2 배선과 동일층의 금속으로 이루어진 표시 장치. - 제 11항에 있어서,
상기 화소 박막 트랜지스터는 상기 스캔 드라이버의 각 스테이지들의 박막 트랜지스터의 액티브층과 동일층에, 화소 액티브층을 갖는 표시 장치.
Priority Applications (1)
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|---|---|---|---|
| KR1020180111390A KR102526615B1 (ko) | 2018-09-18 | 2018-09-18 | 박막 트랜지스터와, 이를 포함하는 기판 내장형 드라이버 및 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180111390A KR102526615B1 (ko) | 2018-09-18 | 2018-09-18 | 박막 트랜지스터와, 이를 포함하는 기판 내장형 드라이버 및 표시 장치 |
Publications (2)
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| KR102526615B1 true KR102526615B1 (ko) | 2023-04-27 |
Family
ID=69958558
Family Applications (1)
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| KR1020180111390A KR102526615B1 (ko) | 2018-09-18 | 2018-09-18 | 박막 트랜지스터와, 이를 포함하는 기판 내장형 드라이버 및 표시 장치 |
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