KR20210083052A

KR20210083052A - 표시장치

Info

Publication number: KR20210083052A
Application number: KR1020190175659A
Authority: KR
Inventors: 김대환; 강민구
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-26
Filing date: 2019-12-26
Publication date: 2021-07-06
Also published as: KR102615673B1

Abstract

본 발명의 실시예들은 표시장치에 관한 것으로서, 더욱 상세하게는, 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치돌 수 있는 레이아웃을 제공하고, 이를 통해, 서브픽셀 내 스토리지 캐패시터의 캐패시턴스를 증가시키고, 화상 품질을 향상시켜줄 수 있다.

Description

표시장치{DISPLAY DEVICE}

본 발명의 실시예들은 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 다양한 종류의 표시장치가 개발되고 있다. 이러한 표시장치 중에는, 표시패널의 외부에 백 라이트 유닛을 구비하지 않고, 스스로 빛을 내는 발광 소자들이 표시패널에 형성된 자 발광 디스플레이가 있다.

이러한 자 발광 디스플레이의 경우, 표시패널에 배치되는 다수의 서브픽셀 각각은, 발광 소자와, 발광 소자를 구동하기 위한 여러 개의 트랜지스터들과 적어도 하나의 캐패시터를 필요로 한다. 따라서, 서브픽셀 영역 내 구조가 복잡해질 수밖에 없다. 또한, 하나의 서브픽셀 영역 내 여러 개의 트랜지스터들과 적어도 하나의 캐패시터가 배치되어야 하기 때문에, 정작 큰 면적을 필요로 하는 패턴에게는 필요한 수준의 공간을 할애해주지 못할 수 있다. 이는 결국, 화상 품질 저하로 이어질 수 있다.

본 발명의 실시예들은 공간 활용도가 높은 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다.

본 발명의 실시예들은 큰 면적으로 필요로 하는 패턴(전극)에게 필요 수준의 공간을 할애해줄 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다.

본 발명의 실시예들은 서브픽셀 내 스토리지 캐패시터의 캐패시턴스를 증가시킬 수 있는 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다.

본 발명의 실시예들은 내부 보상 구동에 적합한 클러스터 구동을 수행하고, 클러스터 구동에 적합한 서브픽셀 구조를 갖는 표시장치를 제공할 수 있다.

본 발명의 실시예들은, 다수의 데이터 라인, 다수의 스캔 라인, 다수의 센스 라인, 다수의 발광 제어 라인, 다수의 구동 전압 라인 및 다수의 초기화 전압 라인이 배치되고, 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 스캔 라인, 다수의 센스 라인 및 다수의 발광 제어 라인을 구동하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각은, 발광 소자를 구동하는 구동 트랜지스터와, 스캔 라인에서 공급되는 스캔 신호에 따라 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 센스 라인에서 공급되는 센스 신호에 따라 구동 트랜지스터의 제2 노드와 초기화 전압 라인 간의 연결을 제어하는 센스 트랜지스터와, 발광 제어 라인에서 공급된 발광 제어 신호에 따라 구동 트랜지스터의 제3 노드와 구동 전압 라인 간의 연결을 제어하는 발광 제어 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각에서, 발광 제어 트랜지스터, 구동 트랜지스터 및 센스 트랜지스터 각각의 채널은 동일 평면 상에 형성되고, 스캔 트랜지스터의 채널은 발광 제어 트랜지스터, 구동 트랜지스터 및 센스 트랜지스터 각각의 채널보다 높은 층에 위치할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀은 제1 데이터 라인과 공통으로 연결되고 이웃한 제1 서브픽셀과 제2 서브픽셀을 포함하고, 제1 서브픽셀과 제2 서브픽셀 사이에는 초기화 전압 라인이 배치되고, 초기화 전압 라인은 제1 데이터 라인과 교차하는 방향으로 형성될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 제1 서브픽셀의 스토리지 캐패시터와 초기화 전압 라인 사이에 배치되고, 제2 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 초기화 전압 라인과 제2 서브픽셀의 스토리지 캐패시터 사이에 배치될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 다수의 서브픽셀 각각의 영역에 배치되는 제1 액티브 층과 제2 액티브 층을 더 포함하고, 제1 액티브 층과 제2 액티브 층은 제1 층간 절연막에 의해 분리되어 배치될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층의 일 부분과 제2 액티브 층의 일 부분은 중첩될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 구동 트랜지스터, 발광 제어 트랜지스터 및 센스 트랜지스터 각각의 게이트 전극은, 제1 게이트 절연막을 사이에 두고 제1 액티브 층 상에 위치할 수 있다. 스캔 트랜지스터의 게이트 전극은 제2 게이트 절연막을 사이에 두고 제2 액티브 층 상에 위치할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층에서, 구동 트랜지스터, 발광 제어 트랜지스터 및 센스 트랜지스터 각각의 게이트 전극과 중첩되는 3개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제2 액티브 층에서, 스캔 트랜지스터의 게이트 전극과 중첩되는 1개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다.

본 발명의 실시예들은, 제1 방향으로 배치되는 다수의 데이터 라인과, 제2 방향으로 배치되는 다수의 스캔 라인과, 픽셀 전극과, 픽셀 전극 상에 위치하는 발광층과, 발광층 상에 위치하는 공통 전극과, 픽셀 전극으로 구동 전류를 공급하는 구동 트랜지스터와, 스캔 라인에서 공급되는 스캔 신호에 따라 구동 트랜지스터의 제1 노드와 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하는 표시장치를 제공할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 구동 트랜지스터는, 제1 액티브 층과, 제1 액티브 층 상의 제1 게이트 절연막 상에 위치하는 게이트 전극을 포함할 수 있다. 제1 액티브 층에서 구동 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 구동 트랜지스터의 소스 노드와 드레인 노드가 형성될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 스캔 트랜지스터는, 제1 액티브 층 상의 제1 층간 절연막 상에 위치하는 제2 액티브 층과, 제2 액티브 층 상의 제2 게이트 절연막 상에 위치하는 게이트 전극을 포함할 수 있다. 제2 액티브 층에서 스캔 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 스캔 트랜지스터의 소스 노드와 드레인 노드가 형성될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제2 액티브 층에서 도체화 된 부분은 제1 층간 절연막의 컨택홀을 통해 구동 트랜지스터의 게이트 전극과 다이렉트 컨택이 될 수 있다.

본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치된 레이아웃을 제공함으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다.

이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)에 필요 수준 이상의 형성 공간에 할애해줄 수 있다.

본 발명의 실시예들에 의하면, 스토리지 캐패시터의 캐패시턴스를 증가시켜줄 수 있다.

본 발명의 실시예들에 의하면, 상하로 인접한 2개의 서브픽셀이 플립 된 구조(뒤집힌 구조)를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)에 필요 수준 이상의 형성 공간에 할애해줄 수 있다.

본 발명의 실시예들에 의하면, 상하로 인접한 2개의 서브픽셀이 플립 된 구조(뒤집힌 구조)를 가짐으로써, 내부 보상에 유리한 클러스터 구동에 적합한 구조를 만들어 줄 수 있다.

본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들은 동일한 층에 형성되지 않고, 일부가 다른 층에 형성되는 멀티-스테이지 구조를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)이 크게 형성될 수 있는 공간을 최대한 확보할 수 있다.

전술한 바에 따르면, 결국에는 화상 품질을 크게 향상시켜줄 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 서브픽셀의 구동 타이밍 다이어그램이다.
도 4는 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀의 제1 레이아웃과 제1 레이아웃을 갖는 2개의 서브픽셀을 간략하게 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀의 제2 레이아웃과, 제2 레이아웃을 갖는 2개의 서브픽셀을 간략하게 나타낸 도면이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, 서브픽셀의 등가회로들이다.
도 8은 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, 서브픽셀의 일부 영역의 단면도이다.
도 9는 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, n번째 서브픽셀 라인과 (n+1)번째 서브픽셀 라인이 배치된 영역에서의 신호 배선들에 대한 배치도이다.
도 10은 본 발명의 실시예들에 따른 표시장치에서, 서브픽셀이 제2 레이아웃과 멀티-스테이지 구조를 갖는 경우, 3개의 서브픽셀이 배치된 영역에 대한 평면 구조를 나타낸 도면이다.
도 11 내지 도 13은 도 10의 평면 구조를 제작하기 위한 공정 절차들을 간략하게 나타낸 도면들이다.
도 14는 도 10의 평면 구조에 X1-X2-X3의 단면 구조이다.
도 15는 본 발명의 실시예들에 따른 표시장치의 클러스터 구동을 위한 패널 구조를 간략하게 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 클러스터 구동 타이밍 다이어그램이다.

본 발명의 실시예들은 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치된 레이아웃(Layout)을 제공할 수 있다.

본 발명의 실시예들은 상하로 인접한 2개의 서브픽셀 내 트랜지스터들과 스토리지 캐패시터는 서로 대칭적인 위치에 배치될 수 있다. 즉, 본 발명의 실시예들은 상하로 인접한 2개의 서브픽셀은 플립(Flip) 된 구조(뒤집힌 구조)를 가질 수 있다.

본 발명의 실시예들은 서브픽셀 내 트랜지스터들은 동일한 층에 형성되지 않고, 일부가 다른 층에 형성되는 멀티-스테이지(Multi-Stage) 구조를 가질 수 있다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.

도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.

구동 회로는, 기능적으로 볼 때, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.

표시패널(110)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터 라인(DL)은 행(Row)으로 배치되고, 다수의 게이트 라인(GL)은 열(Column)로 배치되는 것으로 가정한다.

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어 신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.

데이터 구동 회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.

각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 다수의 게이트 라인(GL)로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다.

게이트 구동 회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.

게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.

데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.

게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.

표시패널(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인(SCL), 다수의 센스 라인(SCL) 및 다수의 발광 제어 라인(EML)을 포함할 수 있다. 스캔 라인(SCL), 센스 라인(SCL) 및 발광 제어 라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 센스 트랜지스터, 발광 제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔 신호, 센스 신호, 발광 제어 신호)를 전달하는 배선들이다. 이하, 도 2를 참조하여 설명한다.

본 실시예들에 따른 표시장치(100)는, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED(Micro Light Emitting Diode) 디스플레이 등의 자 발광 디스플레이일 수 있다.

본 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광 소자로서 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광 소자를 포함할 수 있다. 본 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광 소자로서 포함할 수 있다.

도 2는 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 각 서브픽셀(SP)은, 발광 소자(ED)와, 발광 소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 초기화 동작을 위한 센스 트랜지스터(SENT)와, 발광 제어를 위한 발광 제어 트랜지스터(EMT)와, 일정 기간 동안 전압 유지를 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.

도 2에 예시된 서브픽셀(SP)은, 발광 소자(ED)를 구동하기 위하여, 4개의 트랜지스터(DRT, SCT, SENT, EMT)와 1개의 캐패시터(Cst)를 갖기 때문에, 4T(Transistor)1C(Capacitor) 구조를 갖는다고 한다.

발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다. 발광 소자(ED)의 제1 전극(E1)은 애노드 전극 또는 캐소드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광 소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광 소자 등일 수 있다.

발광 소자(ED)의 제2 전극(E2)은 공통 전극일 수 있다. 이 경우, 발광 소자(ED)의 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다.

구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다.

구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.

스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 다수의 스캔 라인(SCL) 중 대응되는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.

스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트 라인(GL)의 한 종류인 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.

스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔 신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

센스 트랜지스터(SENT)는, 게이트 라인(GL)의 일종인 다수의 센스 라인(SENL) 중 대응되는 센스 라인(SENL)에서 공급되는 센스 신호(SENSE)에 응답하여, 발광 소자(ED)의 제1 전극(E1)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 초기화 전압 라인(IVL) 중 대응되는 초기화 전압 라인(IVL) 간의 연결을 제어할 수 있다.

센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 초기화 전압 라인(IVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트 라인(GL)의 일종인 센스 라인(SENL)과 전기적으로 연결되어 센스 신호(SENSE)를 인가 받을 수 있다.

센스 트랜지스터(SENT)는 턴-온 되어, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vini)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다.

센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스 신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스 신호(SENSE)에 의해 턴-오프 된다. 여기서, 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

발광 제어 트랜지스터(EMT)는 게이트 라인(GL)의 일종인 다수의 발광 제어 라인(EML) 중 대응되는 발광 제어 라인(EML)에서 공급되는 발광 제어 신호(EM)에 응답하여, 구동 트랜지스터(DRT)의 제3 노드(N3)와 다수의 구동 전압 라인(DVL) 중 대응되는 구동 전압 라인(DVL) 간의 연결을 제어할 수 있다. 즉, 도 2에 도시된 바와 같이, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 사이에 전기적으로 연결될 수 있다.

발광 제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동 전압 라인(DVL)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제3 노드(N3)에 전기적으로 연결될 수 있다. 발광 제어 트랜지스터(EMT)의 게이트 노드는 게이트 라인(GL)의 일종인 발광 제어 라인(EML)과 전기적으로 연결되어 발광 제어 신호(EM)를 인가 받을 수 있다.

이와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED)의 제1 전극(E1) 간의 연결을 제어할 수도 있다. 즉, 도 2에 도시된 바와 다르게, 발광 제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.

발광 제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광 제어 신호(EM)에 의해 턴-온 되고, 턴-오프 레벨 전압의 발광 제어 신호(EM)에 의해 턴-오프 된다. 여기서, 발광 제어 트랜지스터(EMT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 발광 제어 트랜지스터(EMT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.

스토리지 캐패시터(Cst)는 서로 이격된 제1 플레이트(PLT1)와 제2 플레이트(PLT2)를 포함할 수 있다. 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결되는 전극이거나 구동 트랜지스터(DRT)의 제2 노드(N2) 자체일 수 있다. 스토리지 캐패시터(Cst)의 제2 플레이트(PLT2)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결되는 전극이거나 구동 트랜지스터(DRT)의 제1 노드(N1) 자체일 수 있다.

스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.

구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어트랜지스터(EMT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.

도 2에 예시된 서브픽셀(SP)의 4T1C 구조는, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.

본 발명의 실시예들에 따른 표시장치(100)는 상부 발광(Top Emission) 구조를 갖거나, 하부 발광(Bottom Emission) 구조를 가질 수도 있다.

도 3은 본 발명의 실시예들에 따른 표시장치(100)의 서브픽셀(SP)의 구동 타이밍 다이어그램이다.

도 3은 한 프레임 시간 동안, n번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)의 구동 타이밍 다이어그램과, 한 프레임 시간 동안, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)의 구동 타이밍 다이어그램이다.

도 3을 참조하면, 한 프레임 시간 동안, n번째 서브픽셀 라인(SPLn) 및 (n+1) 번째 서브픽셀 라인(SPLn+1) 각각에 배치된 서브픽셀(SP)에 대한 구동 시구간은, 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)을 포함할 수 있다.

먼저, n번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)의 구동 시구간에 대하여 설명한다.

도 3을 참조하면, 초기화 시구간(initialize) 동안, 스캔 신호(SCAN (n)) 및 센스 신호(SENSE (n))는 턴-온 레벨 전압(도 3의 경우, 하이 레벨 전압)을 갖고, 발광 제어 신호(EM (n))는 턴-오프 레벨 전압(도 3의 경우, 로우 레벨 전압)을 갖는다. 이에 따라, 초기화 시구간(initialize) 동안, 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)는 턴-온 되고, 발광 제어 트랜지스터(EMT)는 턴-오프 상태이다.

초기화 시구간(initialize) 동안, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)은 턴-온 된 스캔 트랜지스터(SCT)를 통해 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가될 수 있다.

여기서, 데이터 전압(Vdata)은 영상 디스플레이를 위한 영상 데이터 전압일 수도 있지만, 영상 데이터 전압과 다른 센싱 구동용 데이터 전압일 수 있다. 일 예로, 데이터 전압(Vdata)은 구동 트랜지스터(DRT)의 문턱전압 센싱 및 보상을 위해 기 설정된 데이터 전압일 수 있다.

초기화 시구간(initialize) 동안, 초기화 전압 라인(IVL)에서 공급된 초기화 전압(Vini)은 턴-온 된 센스 트랜지스터(SENT)를 통해 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가될 수 있다.

전술한 바와 같이, 초기화 시구간(initialize) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 센싱 구동용 데이터 전압(Vdata)과 초기화 전압(Vini)으로 초기화 된다. 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)는 스토리지 캐패시터(Cst)의 양 단(PLT2, PLT1)에 해당한다. 따라서, 초기화 시구간(initialize) 동안, 스토리지 캐패시터(Cst)의 양 단(PLT2, PLT1)이 센싱 구동용 데이터 전압(Vdata)과 초기화 전압(Vini)으로 초기화 된다.

도 3을 참조하면, 초기화 시구간(initialize) 이후, 센싱 시구간(sensing) 동안, 스캔 신호(SCAN (n))는 턴-온 레벨 전압을 갖고, 센스 신호(SENSE (n))는 턴-오프 레벨 전압을 갖고, 발광 제어 신호(EM (n))는 턴-온 레벨 전압을 갖는다. 이에 따라, 센싱 시구간(sensing) 동안, 스캔 트랜지스터(SCT)는 턴-온 상태이고, 발광 제어 트랜지스터(EMT)는 턴-온 상태이고, 센스 트랜지스터(SENT)는 턴-오프 상태이다.

따라서, 센싱 시구간(sensing) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)는 정전압인 센싱 구동용 데이터 전압(Vdata)이 인가된 상태이지만, 구동 트랜지스터(DRT)의 제2 노드(N2)는 플로팅 상태이다.

이에 따라, 센싱 시구간(sensing) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 초기화 전압(Vini)에서 변동이 된다. 센싱 시구간(sensing) 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은, 초기화 전압(Vini)에서 부스팅 되다가 포화(saturation)가 된다. 구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압은, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압인 센싱 구동용 데이터 전압(Vdata)과 구동 트랜지스터(DRT)의 문턱전압(Vth) 간의 차이 값(Vdata-Vth)과 대응될 수 있다.

도 3에서는, 초기화 시구간(initialize)과 센싱 시구간(sensing)이 벌어져 있는데, 초기화 시구간(initialize) 후에 센싱 시구간(sensing)이 바로 진행될 수도 있다. 즉, 초기화 시구간(initialize)이 종료되면, 발광 제어 신호(EM (n))가 바로 턴-온 레벨 전압으로 바뀔 수 있다.

도 3을 참조하면, 센싱 시구간(sensing) 이후, 데이터 오프셋 시구간(data offset)이 진행될 수 있다. 데이터 오프셋 시구간(data offset) 동안, 스캔 신호(SCAN (n)) 및 센스 신호(SENSE (n))는 턴-오프 레벨 전압을 갖고, 발광 제어 신호(EM (n))는 턴-온 레벨 전압을 갖는다. 이에 따라, 데이터 오프셋 시구간(data offset) 동안, 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)는 턴-오프 상태이고, 발광 제어 트랜지스터(EMT)는 턴-온 상태이다.

데이터 오프셋 시구간(data offset) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)는 모두 플로팅 상태이다.

데이터 오프셋 시구간(data offset) 이후, 발광 제어 신호(EM (n))가 턴-오프 레벨 전압으로 바뀌어 발광 제어 트랜지스터(EMT)가 턴-오프 될 수 있다. 이에 따라, 데이터 오프셋 시구간(data offset) 이후, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)가 모두 턴-오프 상태인 기간(이하, 제1 홀딩 기간)이 잠시 있을 수 있다.

제1 홀딩 기간 동안, 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)는 턴-오프 상태일 수 있다. 제1 홀딩 기간(HOLD1) 동안, 구동 트랜지스터(DRT)의 도통 전류에 의해, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 상승한다. 이때, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전위차가 유지되므로, 구동 트랜지스터(DRT)의 제1 노드(N1) 및 제2 노드(N2)의 전압이 함께 변동(상승)될 수 있다.

한편, 센싱 시구간(sensing)이 종료될 때 발광 제어 신호(EM (n))가 턴-오프 될 수도 있다. 이 경우, 제1 홀딩 기간이 길어질 수 있다.

이러한 제1 홀딩 기간이 지난 이후, 데이터 쓰기 시구간(write)이 진행될 수 있다. 데이터 쓰기 시구간(write) 동안, 센스 신호(SENSE (n)) 및 발광 제어 신호(EM (n))는 턴-오프 레벨 전압을 갖지만, 스캔 신호(SCAN (n))는 턴-온 레벨 전압을 갖는다. 이에 따라, 데이터 쓰기 시구간(write) 동안, 센스 트랜지스터(SENT) 및 발광 제어 트랜지스터(EMT)는 턴-오프 상태이지만, 스캔 트랜지스터(SCT)는 턴-온 상태이다.

데이터 쓰기 시구간(write) 동안, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)이 턴-온 된 스캔 트랜지스터(SCT)를 통해 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가된다. 데이터 쓰기 시구간(write) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가된 데이터 전압(Vdata)은 영상 디스플레이를 위한 영상 데이터 전압이다. 여기서, 구동 트랜지스터(DRT)의 제1 노드(N1)는 스토리지 캐패시터(Cst)의 한 전극과 전기적으로 연결된다. 따라서, 데이터 쓰기 시구간(write) 동안, 영상 표시용 데이터 전압(VDTA)과 대응되는 전하가 스토리지 캐패시터(Cst)에 충전된다.

데이터 쓰기 시구간(write)은, 발광 소자(ED)에 흐르는 구동전류를 결정하는 기간으로서, 구동 트랜지스터(DRT)의 제1 노드(N1)에 영상 표시를 위한 데이터 전압(Vdata)이 인가되는 기간이다. 이때, 센싱 시구간(sensing)의 구동 동작으로 인해, 발광 소자(ED)에 흐르는 구동전류는 구동 트랜지스터(DRT)의 문턱 전압과 무관하게 결정될 수 있다. 이에 따라, 구동 트랜지스터들(DRT) 간의 문턱 전압 편차에 따른 휘도 불균일이 발생하지 않는다. 따라서, 센싱 시구간(sensing)을 구동 트랜지스터들(DRT) 간의 문턱 전압 편차를 보상해주는 내부 보상기간이라고도 한다.

데이터 쓰기 시구간(write) 이후, 3가지 게이트 신호(SCAN (n), SENSE (n), EM (n))가 모두 턴-오프 레벨 전압을 갖게 되어, 3개의 트랜지스터(SCT, SENT, EMT)가 모두 턴-오프 되는 기간(이하, 제2 홀딩 기간이라고 함)이 존재할 수 있다.

제2 홀딩 기간 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 간의 전압 차이를 유지하면서, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 각각은 전압이 상승하게 된다.

구동 트랜지스터(DRT)의 제2 노드(N2)의 전압이 발광 소자(ED)로 구동 전류가 흐를 수 있는 전압 값(예: 발광 소자(ED)의 제2 전극(E2)의 전압(EVSS)에서 발광 소자(ED)의 문턱 전압을 더한 전압)이 되면, 발광 시구간(emission)이 진행된다. 발광 시구간(emission) 동안, 발광 제어 신호(EM (n))는 턴-온 레벨 전압을 갖게 된다.

발광 시구간(emission) 동안, 발광 제어 트랜지스터(EMT)는 턴-온 되어 구동 전압(EVDD)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 인가하게 되고, 구동 트랜지스터(DRT)에 의해 구동 전류가 발광 소자(ED)로 흐르게 되어, 발광 소자(ED)가 발광을 한다.

전술한 n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)의 구동과 동일한 방식으로, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)도 구동된다.

(n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission) 각각의 시간적인 길이는, n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission) 각각의 시간적인 길이와 대응될 수 있다.

n 번째 서브픽셀 라인(SPLn) 이후, (n+1) 번째 서브픽셀 라인(SPLn+1)이 순차적으로 구동될 수 있다. 이러한 순차 구동(Sequential Driving) 방식에 따르면, 한 프레임 시간 동안, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)은, n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)과 일정 시간 차를 갖고 진행된다.

한 프레임 시간 동안, n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 초기화 시구간(initialize)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 센싱 시구간(sensing)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 센싱 시구간(sensing)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 데이터 오프셋 시구간(data offset)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 데이터 오프셋 시구간(data offset)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 데이터 쓰기 시구간(write)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 데이터 쓰기 시구간(write)이 진행될 수 있다. n 번째 서브픽셀 라인(SPLn)에 배치된 서브픽셀(SP)에 대한 발광 시구간(emission)이 시작한 이후, 정해진 시간 후, (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치된 서브픽셀(SP)에 대한 발광 시구간(emission)이 진행될 수 있다.

도 4는 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)의 제1 레이아웃(410)과 제1 레이아웃(410)을 갖는 2개의 서브픽셀(SP)을 간략하게 나타낸 도면이다.

도 4에 도시된 서브픽셀(SP)의 등가회로를 참조하면, 서브픽셀(SP)의 설계 시, 구동 전압 라인(DVL)이 연결되는 지점, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1), 센스 트랜지스터(SENT) 및 초기화 전압 라인(IVL)이 연결되는 지점까지 동일한 긴 배선(연결 경로(Path))으로 구성될 수 있다.

이에 따르면, 하나의 서브픽셀(SP)은, 스토리지 캐패시터(Cst)가 형성되는 스토리지 캐패시터 영역(Cst 영역)과, 스토리지 캐패시터 영역(Cst 영역)에 의해 분리된 2개의 트랜지스터 영역(TFT 영역)으로 구획되는 제1 레이아웃(410)을 가질 수 있다.

제1 레이아웃(410)에서, 2개의 트랜지스터 영역(TFT 영역) 중 스토리지 캐패시터 영역(Cst 영역)의 상단(또는 하단)에 위치하는 트랜지스터 영역(TFT 영역)에는 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT)가 배치될 수 있다. 2개의 트랜지스터 영역(TFT 영역) 중 스토리지 캐패시터 영역(Cst 영역)의 하단(또는 상단)에 위치하는 트랜지스터 영역(TFT 영역)에는 센스 트랜지스터(SENT)가 배치될 수 있다.

서브픽셀(SP)의 제1 레이아웃(410)에 따르면, 서브픽셀(Unit SP)의 영역 내에 불필요한 빈 공간이 많이 생겨날 수 있게 되어, 공간 활용도가 크게 떨어질 수 있다. 이러한 공간 활용도의 저하는 상하로 배치된 2개의 서브픽셀(SPn, SPn+1)에서 볼 때 더 큰 수준이고, 표시패널(110)의 전 영역으로 확장해서 보면, 서브픽셀(SP)의 제1 레이아웃(410)에 따른 공간 활용도 저하는 상당히 큰 수준으로 볼 수 있다.

서브픽셀(SP)의 제1 레이아웃(410)에 따른 공간 활용도 저하는, 서브픽셀(SP) 내에서 큰 면적을 필요로 하는 전극, 배선, 또는 각종 패턴 등에게 충분한 형성 공간을 만들어주지 못하는 비효율성을 동반하는 것이다. 이에, 본 발명의 실시예들은 서브픽셀(SP)의 공간 활용도를 높여주기 위한 새로운 개념의 구조를 제시한다. 아래에서는, 서브픽셀(SP)의 공간 활용도를 높여줄 수 있는 새로운 개념의 구조를 설명한다.

도 5는 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)의 제2 레이아웃(510)과, 제2 레이아웃(510)을 갖는 2개의 서브픽셀(SP)을 간략하게 나타낸 도면이다.

도 5를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)은 스토리지 캐패시터 영역(Cst)과 트랜지스터 영역(TFT 영역)으로 구획되는 제2 레이아웃(510)을 가질 수 있다.

서브픽셀(SP)의 제2 레이아웃(510)에 따르면, 하나의 서브픽셀(SP)의 영역에는 스토리지 캐패시터 영역(Cst)에 의해 분리되지 않은 하나의 트랜지스터 영역(TFT 영역)만이 존재한다.

다시 말해, 서브픽셀(SP)의 제1 레이아웃(410)의 경우, 센스 트랜지스터(SENT), 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT) 중에서, 센스 트랜지스터(SENT)만이 다른 트랜지스터 영역(TFT 영역)에 홀로 위치한다. 이에 비해, 서브픽셀(SP)의 제2 레이아웃(510)의 경우, 센스 트랜지스터(SENT), 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT) 모두가 동일한 트랜지스터 영역(TFT 영역)에 모여서 위치할 수 있다.

도 5를 참조하면, 다수의 서브픽셀(SP)은 제1 데이터 라인(DL)과 공통으로 연결되고 이웃한 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)을 포함한다. 제1 서브픽셀(SPn)은, 열 방향으로 인접한 n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPn+1) 중에서 n 번째 서브픽셀 라인(SPLn)에 배치될 수 있다. 제2 서브픽셀(SPn+1)은, 열 방향으로 인접한 n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPn+1) 중에서 (n+1) 번째 서브픽셀 라인(SPLn+1)에 배치될 수 있다.

도 5를 참조하면, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1) 사이에는 초기화 전압 라인(IVL)이 배치되고, 초기화 전압 라인(IVL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다.

제1 서브픽셀(SPn)의 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT), 센스 트랜지스터(SENT) 및 스캔 트랜지스터(SCT)는 제1 서브픽셀(SPn)의 스토리지 캐패시터(Cst)와 초기화 전압 라인(IVL) 사이에 배치될 수 있다.

제2 서브픽셀(SPn+1)의 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT), 센스 트랜지스터(SENT) 및 스캔 트랜지스터(SCT)는 초기화 전압 라인(IVL)과 제2 서브픽셀(SPn+1)의 스토리지 캐패시터(Cst) 사이에 배치될 수 있다.

열 방향으로 인접한 n 번째 서브픽셀 라인(SPLn)에 배치된 제1 서브픽셀(SPn)과, (n+1) 번째 서브픽셀 라인(SPn+1)에 배치된 제2 서브픽셀(SPn+1) 각각은 제2 레이아웃(510)을 가질 뿐만 아니라, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)은 서로 플립(Flip) 된 구조를 가질 수 있다. 즉, 제1 서브픽셀(SPn)은 제2 서브픽셀(SPn+1)을 뒤집은 구조일 수 있다. 제2 서브픽셀(SPn+1)은 제1 서브픽셀(SPn)을 뒤집은 구조일 수 있다.

제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)이 서로 플립(Flip) 된 구조를 갖는다는 것은, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)의 경계를 기준으로, 제1 서브픽셀(SPn)에 배치된 회로 구성들(Cst, DRT, EMT, SCT, SENT)의 위치와, 제2 서브픽셀(SPn+1)에 배치된 회로 구성들(Cst, DRT, EMT, SCT, SENT)의 위치가 서로 대칭인 것을 의미할 수 있다.

전술한 제2 레이아웃(510)로 서브픽셀(SP)이 설계가 되면, 서브픽셀(SP) 내 빈 공간이 줄어들 수 있다. 전술한 제2 레이아웃(510)로 서브픽셀(SP)이 설계가 되면, 서브픽셀(SP) 내 트랜지스터들(DRT, EMT, SENT, SCT)이 형성되는 면적을 크게 줄일 수 있다. 즉, 서브픽셀(SP) 내 트랜지스터 영역(TFT 영역)의 면적을 줄일 수 있다. 이에 따라, 서브픽셀(SP) 내 스토리지 캐패시터 영역(Cst 영역)의 면적을 증가시킬 수 있다. 즉, 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시킬 수 있다.

또한, 전술한 제2 레이아웃(510)로 서브픽셀(SP)이 설계가 되면, 구동 전압 라인(DVL)이 연결되는 지점, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1), 센스 트랜지스터(SENT) 및 초기화 전압 라인(IVL)이 연결되는 지점까지 이어지는 연결 경로가 짧게 형성될 수 있다.

구동 트랜지스터(DRT), 센스 트랜지스터(SENT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT)는 다양한 트랜지스터 타입으로 설계될 수 있다. 예를 들어, 구동 트랜지스터(DRT), 센스 트랜지스터(SENT), 발광 제어 트랜지스터(EMT) 및 스캔 트랜지스터(SCT)는 비정질 실리콘(a-Si: Amorphous Silicon) 트랜지스터, 저온 다결정 실리콘(LTPS: Low-Temperature Polycrystalline Silicon) 트랜지스터, 산화물(Oxide) 트랜지스터, 저온 폴리 옥사이드(LTPO: Low-Temperature Polycrystalline Oxide) 트랜지스터 등의 다양한 타입으로 만들어질 수 있다.

아래에서는, 도 5을 참조하여 간략하게 설명한 본 발명의 실시예들에 따른 서브픽셀(SP)의 제2 레이아웃(510)를 더욱 상세하게 설명하고, 서브픽셀(SP)의 멀티-스테이지 구조에 대해서도 설명한다.

도 6 및 도 7은 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 트랜지스터 구조를 갖는 경우, 서브픽셀(SP)의 등가회로들이다. 도 8은 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는 경우, 서브픽셀(SP)의 일부 영역의 단면도이다. 아래 설명에서 도 5도 함께 참조된다.

본 발명의 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL), 다수의 스캔 라인(SCL), 다수의 센스 라인(SENL), 다수의 발광 제어 라인(EML), 다수의 구동 전압 라인(DVL) 및 다수의 초기화 전압 라인(IVL)이 배치되고, 다수의 서브픽셀(SP)을 포함하는 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 다수의 스캔 라인(SCL), 다수의 센스 라인(SENL) 및 다수의 발광 제어 라인(EML)을 구동하는 게이트 구동 회로(130) 등을 포함할 수 있다.

다수의 서브픽셀(SP) 각각은, 발광 소자(ED)를 구동하는 구동 트랜지스터(DRT)와, 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT)와, 센스 라인(SENL)에서 공급되는 센스 신호(SENSE)에 따라 구동 트랜지스터(DRT)의 제2 노드(N2)와 초기화 전압 라인(IVL) 간의 연결을 제어하는 센스 트랜지스터(SENT)와, 발광 제어 라인(EML)에서 공급된 발광 제어 신호(EM)에 따라 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 전압 라인(DVL) 간의 연결을 제어하는 발광 제어 트랜지스터(EMT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)는 4개의 트랜지스터(DRT, SCT, SENT, EMT)가 여러 개의 층에 나뉘어져 형성되는 구조를 가질 수 있다. 이러한 구조를 본 명세서에서 멀티-스테이지 구조라고 한다.

도 6을 참조하면, 멀티-스테이지 구조의 일 예로, 스캔 트랜지스터(SCT)는 센스 트랜지스터(SENT), 구동 트랜지스터(DRT), 발광 제어 트랜지스터(EMT)가 형성되는 층과 다른 층에 형성될 수 있다. 보다 구체적으로, 스캔 트랜지스터(SCT)의 액티브 층과, 구동 트랜지스터(DRT), 센스 트랜지스터(SENT), 발광 제어 트랜지스터(EMT)의 액티브 층은 다른 층일 수 있다.

다시 말해, 다수의 서브픽셀(SP) 각각은 멀티-스테이지 구조를 갖는 경우, 일 예로, 다수의 서브픽셀(SP) 각각에 포함되는 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 센스 트랜지스터(SENT) 및 스캔 트랜지스터(SCT) 중에서, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 센스 트랜지스터(SENT)는 제1 박막 트랜지스터 층(First TFT Layer)에 위치하고, 스캔 트랜지스터(SCT)는 제2 박막 트랜지스터 층(Second TFT Layer)에 위치할 수 있다.

도 6을 참조하면, 제2 박막 트랜지스터 층(Second TFT Layer)은 제1 박막 트랜지스터 층(First TFT Layer)보다 높은 층일 수 있다.

도 6을 참조하면, 스토리지 캐피시터(Cst)의 제1 플레이트(PLT1)는 제1 박막 트랜지스터 층(First TFT Layer)에 형성되고, 스토리지 캐피시터(Cst)의 제2 플레이트(PLT2)는 제2 박막 트랜지스터 층(Second TFT Layer)에 형성될 수 있다.

도 6을 참조하면, 다수의 서브픽셀(SP) 각각이 멀티-스테이지 구조를 가짐으로써, 다수의 서브픽셀(SP) 각각에서, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 센스 트랜지스터(SENT) 각각의 채널은 동일 평면 상에 형성될 수 있다. 그리고, 스캔 트랜지스터(SCT)의 채널은 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT) 및 센스 트랜지스터(SENT) 각각의 채널보다 높은 층에 위치할 수 있다.

도 7 및 도 8을 참조하면, 표시패널(110)은, 다수의 서브픽셀(SP) 각각의 영역에 배치되는 제1 액티브 층(ACT1)과 제2 액티브 층(ACT2)을 더 포함할 수 있다. 제1 여기서, 일 예로, 액티브 층(ACT1)과 제2 액티브 층(ACT2)은 산화물 반도체 층들일 수 있다.

도 7 및 도 8을 참조하면, 발광 제어 트랜지스터(EMT), 구동 트랜지스터(DRT), 센스 트랜지스터(SENT)는 제1 액티브 층(ACT1)에 기반하여 형성될 수 있다. 스캔 트랜지스터(SCT)는 제2 액티브 층(ACT2)에 기반하여 형성될 수 있다.

도 7 및 도 8을 참조하면, 스토리지 캐패시터(Cst)의 제1 플레이트(PLT)는 제1 액티브 층(ACT1)에 기반하여 형성되고, 스토리지 캐패시터(Cst)의 제2 플레이트(PLT)는 제2 액티브 층(ACT2)에 기반하여 형성될 수 있다.

도 8을 참조하면, 기판(SUB) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF) 상에 제1 액티브 층(ACT1)이 위치할 수 있다. 제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 위치하고, 제1 게이트 절연막(GI1) 상에 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)이 위치할 수 있다.

도 8을 참조하면, 제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역은 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 일 측은 구동 트랜지스터(DRT)의 소스 노드이고, 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 타 측은 구동 트랜지스터(DRT)의 드레인 노드에 해당할 수 있다.

또한, 제1 액티브 층(ACT1)에서 도체화 된 부분 중 일 부분은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다.

도 8을 참조하면, 제1 게이트 절연막(GI1) 및 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)이 적층 된 제1 액티브 층(ACT1)을 덮으면서 제1 층간 절연막(ILD1)이 배치될 수 있다. 즉, 제1 층간 절연막(ILD1)은, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)의 상면과 측면, 제1 게이트 절연막(GI1)의 측면과, 그리고 제1 액티브 층(ACT1) 상부에 형성될 수 있다.

도 8을 참조하면, 제1 층간 절연막(ILD1) 상에 제2 액티브 층(ACT2)이 배치될 수 있다. 제2 액티브 층(ACT2) 상에 제2 게이트 절연막(GI2)이 배치되고, 제2 게이트 절연막(GI2) 상에 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 위치할 수 있다.

도 8을 참조하면, 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역은 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당한다. 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 일 측은 스캔 트랜지스터(SCT)의 소스 노드이고, 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측은 스캔 트랜지스터(SCT)의 드레인 노드에 해당할 수 있다.

도 8을 참조하면, 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은, 제1 층간 절연막(ILD1)의 컨택홀을 통해, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)의 상면(또는 측면)과 다이렉트 컨택(Direct Contact)이 될 수 있다.

도 8을 참조하면, 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 다이렉트 컨택(Direct Contact)이 되는 지점을 지나 더 연장되고, 스토리지 캐패시터(Cst)의 제2 플레이트(PLT2)의 역할을 할 수 있다.

도 8을 참조하면, 제2 게이트 절연막(GI2) 및 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 적층 된 제2 액티브 층(ACT2)을 덮으면서 제2 층간 절연막(ILD2)이 배치될 수 있다. 즉, 제2 층간 절연막(ILD2)은, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)의 상면과 측면, 제2 게이트 절연막(GI2)의 측면과, 그리고 제2 액티브 층(ACT2) 상부에 형성될 수 있다.

도 8을 참조하면, 제2 층간 절연막(ILD2) 상에 연결 전극(CTE)이 배치될 수 있다. 연결 전극(CTE)은 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)의 컨택홀을 통해 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다.

도 8을 참조하면, 제2 층간 절연막(ILD2) 상부에 위치한 연결 전극(CTE)은 제2 액티브 층(ACT2)과 중첩되어, 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다. 연결 전극(CTE)은 발광 소자(ED)의 픽셀 전극(예: 애노드 전극)인 제1 전극(E1)과 전기적으로 연결될 수 있다.

스토리지 캐패시터(Cst)는, 제1 액티브 층(ACT1)의 도체화 된 부분과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터와, 연결 전극(CTE)과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터가 병렬로 연결되어 구조일 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다.

도 8의 단면 구조를 다시 설명하면, 제1 액티브 층(ACT1)과 제2 액티브 층(ACT2)은 제1 층간 절연막(ILD1)에 의해 분리되어 배치될 수 있다. 제1 액티브 층(ACT1)의 일 부분과 제2 액티브 층(ACT2)의 일 부분은 중첩될 수 있다.

구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)은, 제1 게이트 절연막(GI1)을 사이에 두고 제1 액티브 층(ACT1) 상에 위치할 수 있다. 구동 트랜지스터(DRT)과 함께 제1 박막 트랜지스터 층(First TFT Layer)에 형성되는 발광 제어 트랜지스터(EMT) 및 센스 트랜지스터(SENT) 각각의 게이트 전극 또한, 제1 게이트 절연막(GI1)을 사이에 두고 제1 액티브 층(ACT1) 상에 위치할 수 있다. 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)은 제2 게이트 절연막(GI2)을 사이에 두고 제2 액티브 층(ACT2) 상에 위치할 수 있다.

제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE), 발광 제어 트랜지스터(EMT)의 게이트 전극 및 센스 트랜지스터(SENT)의 게이트 전극과 중첩되는 3개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다. 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩되는 1개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있을 수 있다.

도 8을 참조하면, 제1 액티브 층(ACT1)의 아래에는 버퍼층(BUF)이 위치할 수 있는데, 표시패널(110)은 이러한 버퍼층(BUF)의 아래에 위치하되 구동 트랜지스터(DRT)의 채널(DRT_CH)과 중첩되는 실드 패턴(LS)을 더 포함할 수 있다.

실드 패턴(LS)은 구동 트랜지스터(DRT)의 채널(DRT_CH)이 빛에 노출되는 것을 방지해주어, 구동 트랜지스터(DRT)의 특성 열화를 방지해줄 수 있다.

실드 패턴(LS)은 제1 액티브 층(ACT1)의 도체화 된 부분과 전기적으로 연결될 수 있다. 여기서, 제1 액티브 층(ACT1)의 도체화 된 부분 중에서 실드 패턴(LS)과 전기적으로 연결된 부분은 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드)인 제2 노드(N2)일 수 있다.

전술한 바와 같이, 다수의 서브픽셀(SP) 각각의 발광 소자(ED)는 픽셀 전극(E1), 발광층(EL) 및 공통 전극(E2)을 포함한다. 다수의 서브픽셀(SP) 각각의 영역에는 픽셀 전극(E1)과 발광층(EL)이 배치될 수 있다.

전술한 바와 같이, 제1 액티브 층(ACT1)은 픽셀 전극(E1)과 전기적으로 연결되고, 제1 액티브 층(ACT1)의 일 부분(제1 플레이트(PLT1)의 역할을 하는 부분)과 제2 액티브 층(ACT2)의 일 부분(제2 플레이트(PLT2)의 역할을 하는 부분)은 중첩되어 스토리지 캐패시터(Cst)를 형성할 수 있다.

전술한 바와 같이, 표시패널(110)은, 제2 액티브 층(ACT2) 상에 위치하는 제2 층간 절연막(ILD2)과, 제2 층간 절연막(ILD2) 상에 위치하며 픽셀 전극(E1)과 전기적으로 연결된 연결 전극(CTE)을 더 포함할 수 있다.

연결 전극(CTE)은 제2 층간 절연막(ILD2)과 제1 층간 절연막(ILD1)의 컨택홀을 통해 제1 액티브 층(ACT1)의 일 부분과 전기적으로 연결될 수 있다.

제1 액티브 층(ACT1)에서 연결 전극(CTE)이 전기적으로 연결된 부분은, 등가회로 적 관점에서 볼 때, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드)인 제2 노드(N2)일 수 있으며, 발광 소자(ED)의 픽셀 전극(E1)일 수 있다.

연결 전극(CTE)은, 제2 층간 절연막(ILD2) 상에 위치하고, 제2 층간 절연막(ILD2) 아래에 위치하는 제2 액티브 층(ACT2)의 일 부분과 중첩될 수 있다. 이에 따라, 연결 전극(CTE)은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다. 따라서, 연결 전극(CTE)은 스토리지 캐패시터(Cst)의 캐패시턴스를 증가시켜줄 수 있다.

도 9는 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는 경우, n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)이 배치된 영역에서의 각종 신호 배선들(DVL, DL, SENL, EML, SCL, IVL)에 대한 배치도이다.

도 9를 참조하면, 각종 신호 배선들(DVL, DL, SENL, EML, SCL, IVL)의 배치 구조를 설명하기 위하여, n 번째 서브픽셀 라인(SPLn)에 포함된 제1 서브픽셀들(SPn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함된 제2 서브픽셀들(SPn+1)을 예로 든다. 단, 본 명세서에서, 서브픽셀 라인은 서브픽셀 행(Sub-Pixel Row)일 수 있다. 물론, 보는 방향이나 설게 변경 등을 고려할 때, 서브픽셀 라인은 서브픽셀 컬럼(Sub-Pixel Column)일 수도 있다.

도 9를 참조하면, 표시패널(110)에는 열 방향 배선들로서 데이터 라인(DL)과 구동 전압 라인(DVL)이 배치될 수 있다. 데이터 라인(DL)은 하나의 서브픽셀 열마다 배치될 수 있다. 구동 전압 라인(DVL)은 하나의 서브픽셀 열 또는 둘 이상의 서브픽셀 열 마다 배치될 수 있다. 도 9의 예시는, 3개의 서브픽셀 열에 1개의 구동 전압 라인(DVL)이 배치된 경우이다. 즉, 3개의 서브픽셀 열이 1개의 구동 전압 라인(DVL)으로부터 구동 전압(EVDD)을 공급받는 경우이다.

도 9를 참조하면, 표시패널(110)에는 행 방향 배선들로서 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL)이 배치될 수 있다.

도 9를 참조하면, 제1 서브픽셀들(SPn)과 제2 서브픽셀들(SPn+1) 각각은 도 5 내지 도 8을 참조하여 전술한 바와 같이, 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는다. 또한, 열 방향으로 인접한 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)은 서로 플립된 구조를 갖는다.

따라서, n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1) 사이에 배치된 초기화 전압 라인(IVL)을 기준으로, 제1 서브픽셀들(SPn)의 스토리지 캐패시터(Cst)의 위치와, 제2 서브픽셀들(SPn+1)의 스토리지 캐패시터(Cst)의 위치는 서로 대칭이다.

도 9를 참조하면, 제1 서브픽셀(SPn) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 스토리지 캐패시터(Cst) 중 스토리지 캐패시터(Cst)는, 초기화 전압 라인(IVL)으로부터 가장 멀리 배치된다. 제2 서브픽셀(SPn+1) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 스토리지 캐패시터(Cst) 중 스토리지 캐패시터(Cst)는, 초기화 전압 라인(IVL)으로부터 가장 멀리 배치된다.

도 9를 참조하면, 제1 서브픽셀(SPn)의 스토리지 캐패시터(Cst)와, 제2 서브픽셀(SPn+1)의 스토리지 캐패시터(Cst) 사이에, 제1 서브픽셀(SPn) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 제2 서브픽셀(SPn+1) 내 4개의 트랜지스터들(DRT, SCT, SENT, EMT)가 배치될 수 있다.

도 9를 참조하면, 제1 서브픽셀(SPn) 내 트랜지스터 영역(TFT 영역)에 배치된 4개의 트랜지스터들(DRT, SCT, SENT, EMT)와 제2 서브픽셀(SPn+1) 내 트랜지스터 영역(TFT 영역)에 배치된 4개의 트랜지스터들(DRT, SCT, SENT, EMT)는, 초기화 전압 라인(IVL)을 기준으로 대칭적인 위치에 배치될 수 있다.

도 9를 참조하면, n 번째 서브픽셀 라인(SPLn)과 대응되는 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL) 중에서, 스캔 라인(SCL)이 초기화 전압 라인(IVL)으로부터 가장 가깝게 배치되고, 발광 제어 라인(EML)이 초기화 전압 라인(IVL)으로부터 그 다음을 가깝게 배치되고, 센스 라인(SENL)은 초기화 전압 라인(IVL)으로부터 가장 멀리 배치될 수 있다.

도 9를 참조하면, (n+1) 번째 서브픽셀 라인(SPLn+1)과 대응되는 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL) 중에서, 스캔 라인(SCL)이 초기화 전압 라인(IVL)으로부터 가장 가깝게 배치되고, 발광 제어 라인(EML)이 초기화 전압 라인(IVL)으로부터 그 다음을 가깝게 배치되고, 센스 라인(SENL)은 초기화 전압 라인(IVL)으로부터 가장 멀리 배치될 수 있다.

따라서, n 번째 서브픽셀 라인(SPLn)과 대응되는 센스 라인(SENL), 발광 제어 라인(EML) 및 스캔 라인(SCL)과, (n+1) 번째 서브픽셀 라인(SPLn+1)과 대응되는 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL)은, 초기화 전압 라인(IVL)을 기준으로 대칭적인 위치에 배치될 수 있다.

전술한 바와 같이, 공간 활용도를 높이기 위하여, 초기화 전압 라인(IVL)은, 행 방향으로 배치되고, n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1) 사이에 배치될 수 있다.

또한, 초기화 전압 라인(IVL)은 n 번째 서브픽셀 라인(SPLn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)에 의해 공유된다. 즉, 제1 서브픽셀들(SPn)에 포함된 센스 트랜지스터들(SENT)과, 제2 서브픽셀들(SPn+1)에 포함된 센스 트랜지스터들(SENT)은, 초기화 전압 라인(IVL)으로부터 초기화 전압(Vini)을 공통으로 공급받을 수 있다.

따라서, 제1 서브픽셀(SPn)의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드와, 제2 서브픽셀(SPn+1)의 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1) 사이에 배치되는 초기화 전압 라인(IVL)에 모두 전기적으로 연결될 수 있다.

전술한 바와 같이, 도 9를 참조하면, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다.

도 9를 참조하면, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다.

도 9를 참조하면, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL) 중 스캔 라인(SCL)이 초기화 전압 라인(IVL)과 가장 가깝게 위치하고, 센스 라인(SENL)이 초기화 전압 라인(IVL)과 가장 멀리 위치할 수 있다. 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL), 발광 제어 라인(EML) 및 센스 라인(SENL) 중 스캔 라인(SCL)이 초기화 전압 라인(IVL)과 가장 가깝게 위치하고, 센스 라인(SENL)이 초기화 전압 라인(IVL)과 가장 멀리 위치할 수 있다.

도 9를 참조하면, 제1 서브픽셀(SPn)과 제2 서브픽셀(SPn+1)과 연결된 구동 전압 라인(DVL)은 초기화 전압 라인(IVL)과 교차하는 방향으로 형성될 수 있다.

도 9를 참조하면, 표시패널(110)은, 구동 전압 라인(DVL)과 제1 서브픽셀(SPn)을 연결해주는 제1 연결 라인(EVDD_CL)과, 구동 전압 라인(DVL)과 제2 서브픽셀(SPn+1)을 연결해주는 제2 연결 라인(EVDD_CL)을 더 포함할 수 있다.

제1 연결 라인(EVDD_CL)과 제2 연결 라인(EVDD_CL)은 제1 데이터 라인(DL)과 교차하는 방향으로 형성될 수 있다. 제1 연결 라인(EVDD_CL)은 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)보다 초기화 전압 라인(IVL)에 더 인접하게 배치될 수 있다. 제2 연결 라인(EVDD_CL)은 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)보다 초기화 전압 라인(IVL)에 더 인접하게 배치될 수 있다. 즉, 제1 연결 라인(EVDD_CL)과 제2 연결 라인(EVDD_CL)은 행 방향 배선들(SENL, EML, SCL)보다 초기화 전압 라인(IVL)과 가장 가깝게 배치될 수 있다.

도 10은 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP)이 제2 레이아웃(510)과 멀티-스테이지 구조를 갖는 경우, 3개의 서브픽셀(SPn+1)이 배치된 영역에 대한 평면 구조를 나타낸 도면이고, 도 11 내지 도 13은 도 10의 평면 구조를 제작하기 위한 공정 절차들을 간략하게 나타낸 도면들이다. 도 14는 도 10의 평면 구조에 X1-X2-X3의 단면 구조이다.

도 10은 이상에서 설명한 구조들(제2 레이아웃(510), 멀티-스테이지 구조, 플립 구조 등)을 (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되고 행 방향으로 인접한 3개의 서브픽셀(SPn+1)에 대한 평면 구조로 다시 나타낸 것이고, 도 11 내지 도 13은 도 10의 평면 구조를 제작하는 과정들 중 몇 가지 대표적인 과정들을 간략하게 나타낸 도면들이다.

도 10 내지 도 13을 참조하면, 3개의 서브픽셀(SPn+1)의 형성하는 과정은, 제1 박막 트랜지스터 층(First TFT Layer) 형성 과정, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정 및 박막 트랜지스터 완성 과정을 포함할 수 있다.

제1 박막 트랜지스터 층(First TFT Layer) 형성 과정은 도 11에 도시되고, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정은 도 12에 도시되고, 박막 트랜지스터 완성 과정은 도 13에 도시된다.

먼저, 도 10, 도 11 및 도 14를 참조하여, 제1 박막 트랜지스터 층(First TFT Layer) 형성 과정을 설명한다.

제1 박막 트랜지스터 층(First TFT Layer) 형성 과정에서는, 구동 전압 라인(DVL) 및 데이터 라인들(DL)이 형성되고, 발광 제어 트랜지스터들(EMT), 구동 트랜지스터들(DRT) 및 센스 트랜지스터들(SENT)이 형성될 수 있다. 또한, 제1 박막 트랜지스터 층(First TFT Layer) 형성 과정에서는, 스토리지 캐패시터들(Cst)의 제1 플레이트(PLT1)가 형성될 수 있다.

기판(SUB) 상에 실드 패턴(LS)이 형성되고, 그 위에 버퍼층(BUF)이 배치될 수 있다.

버퍼층(BUF) 상에 제1 액티브 층(ACT1)이 배치된다.

제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 배치되고, 제1 게이트 절연막(GI1) 상에 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)이 배치될 수 있다.

제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩된 영역은 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 일 측은 구동 트랜지스터(DRT)의 소스 노드이고, 구동 트랜지스터(DRT)의 채널(DRT_CH)에 해당하는 영역의 타 측은 구동 트랜지스터(DRT)의 드레인 노드에 해당할 수 있다.

제1 액티브 층(ACT1)에서 도체화 된 부분 중 일 부분은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다.

제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 다른 위치(발광 제어 트랜지스터(EMT)가 형성되어야 하는 위치)에 배치되고, 제1 게이트 절연막(GI1) 상에 발광 제어 트랜지스터(EMT)의 게이트 전극(EMT_GATE)이 배치될 수 있다.

제1 액티브 층(ACT1)에서, 발광 제어 트랜지스터(EMT)의 게이트 전극(EMT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 발광 제어 트랜지스터(EMT)의 게이트 전극(EMT_GATE)과 중첩된 영역은 발광 제어 트랜지스터(EMT)의 채널(EMT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 발광 제어 트랜지스터(EMT)의 채널(EMT_CH)에 해당하는 영역의 일 측은 발광 제어 트랜지스터(EMT)의 소스 노드이고, 발광 제어 트랜지스터(EMT)의 채널(EMT_CH)에 해당하는 영역의 타 측은 발광 제어 트랜지스터(EMT)의 드레인 노드에 해당할 수 있다.

제1 액티브 층(ACT1) 상에 제1 게이트 절연막(GI1)이 또 다른 위치(센스 트랜지스터(SENT)가 형성되어야 하는 위치)에 배치되고, 제1 게이트 절연막(GI1) 상에 센스 트랜지스터(SENT)의 게이트 전극(SENT_GATE)이 배치될 수 있다.

제1 액티브 층(ACT1)에서, 센스 트랜지스터(SENT)의 게이트 전극(SENT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제1 액티브 층(ACT1)에서, 센스 트랜지스터(SENT)의 게이트 전극(SENT_GATE)과 중첩된 영역은 센스 트랜지스터(SENT)의 채널(SENT_CH)에 해당한다. 제1 액티브 층(ACT1)에서 도체화 된 부분 중 센스 트랜지스터(SENT)의 채널(SENT_CH)에 해당하는 영역의 일 측은 센스 트랜지스터(SENT)의 소스 노드이고, 센스 트랜지스터(SENT)의 채널(SENT_CH)에 해당하는 영역의 타 측은 센스 트랜지스터(SENT)의 드레인 노드에 해당할 수 있다.

제1 게이트 절연막(GI1)와 3가지 트랜지스터들(DRT, EMT, SENT)의 게이트 전극(DRT_GATE, EMT_GATE, SENT_GATE)이 적층 된 제1 액티브 층(ACT1)을 덮으면서 제1 층간 절연막(ILD1)이 배치될 수 있다.

다음으로, 도 10, 도 12 및 도 14를 참조하여, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정을 설명하고, 이어서, 도 10, 도 13 및 도 14를 참조하여 박막 트랜지스터 완성 과정을 설명한다.

제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정에서는, 센스 트랜지스터들(SCT)이 형성될 수 있다. 또한, 제2 박막 트랜지스터 층(Second TFT Layer) 형성 과정에서는, 스토리지 캐패시터들(Cst)의 제2 플레이트(PLT2)가 형성될 수 있다.

제1 층간 절연막(ILD1) 상에 제2 액티브 층(ACT2)이 배치될 수 있다.

제2 액티브 층(ACT2) 상에 제2 게이트 절연막(GI2)이 배치되고, 제2 게이트 절연막(GI2) 상에 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 배치될 수 있다.

제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역을 제외하고 나머지 부분은 도체화 될 수 있다. 제2 액티브 층(ACT2)에서, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩된 영역은 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당한다. 제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 일 측은 스캔 트랜지스터(SCT)의 소스 노드이고, 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측은 스캔 트랜지스터(SCT)의 드레인 노드에 해당할 수 있다.

제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은, 다이렉트 컨택 패턴(DIRECT_CNT)을 매개로, 제1 층간 절연막(ILD1)의 컨택홀을 통해, 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)의 상면(또는 측면)과 컨택될 수 있다.

제2 액티브 층(ACT2)에서 도체화 된 부분 중 스캔 트랜지스터(SCT)의 채널(SCT_CH)에 해당하는 영역의 타 측 방향으로 연장된 도체화 부분은 스토리지 캐패시터(Cst)의 제2 플레이트(PLT2)의 역할을 할 수 있다.

제2 게이트 절연막(GI2) 및 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)이 적층 된 제2 액티브 층(ACT2)을 덮으면서 제2 층간 절연막(ILD2)이 배치될 수 있다.

제2 층간 절연막(ILD2)은, 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)의 상면과 측면, 제2 게이트 절연막(GI2)의 측면과, 그리고 제2 액티브 층(ACT2) 상부에 형성될 수 있다.

제2 게이트 절연막(GI2) 상에 제1 연결 전극(CTE1)이 형성될 수 있다.

제1 연결 전극(CTE1)은, 제2 게이트 절연막(GI2) 및 제1 층간 절연막(ILD1)의 컨택홀을 통해, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드) 및 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다. 여기서, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드) 및 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)에 해당할 수 있다.

또한, 제1 연결 전극(CTE1)은, 제2 게이트 절연막(GI2), 제1 층간 절연막(ILD1) 및 버퍼층(BUF)의 컨택홀을 통해 실드 패턴(LS)과 연결될 수 있다.

제2 층간 절연막(ILD2) 상에 제2 연결 전극(CTE2)이 배치될 수 있다.

제2 연결 전극(CTE2)은, 제2 층간 절연막(ILD2)의 컨택홀을 통해, 제1 연결 전극(CTE1)과 연결될 수 있다. 이에 따라, 제2 연결 전극(CTE2)은 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드) 및 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다.

제2 연결 전극(CTE2)은 제2 층간 절연막(ILD2) 상에서 위치하며, 제2 액티브 층(ACT2)의 도체화 된 부분과 중첩될 수 있다. 제2 연결 전극(CTE2)은 스토리지 캐패시터(Cst)의 제1 플레이트(PLT1)의 역할을 할 수 있다.

스토리지 캐패시터(Cst)는, 제1 액티브 층(ACT1)의 도체화 된 부분과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터와, 제2 연결 전극(CTE2)과 제2 액티브 층(ACT2)의 도체화 된 부분 사이에 형성된 캐패시터가 병렬로 연결되어 구조일 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 캐패시턴스가 증가할 수 있다.

제2 층간 절연막(ILD2) 상에 제2 연결 전극(CTE2)이 형성될 때, 센스 라인(SENL) 및 발광 제어 라인(EML)도 함께 형성될 수 있다. 일 예로, 제2 연결 전극(CTE2), 센스 라인(SENL) 및 발광 제어 라인(EML)은 소스-드레인 물질로 구성될 수 있다.

제2 연결 전극(CTE2), 센스 라인(SENL) 및 발광 제어 라인(EML)이 형성될 때, 열 방향의 구동 전압 라인(DVL)과 전기적으로 연결된 연결 라인(EVDD_CL)도 행 방향으로 함께 형성될 수 있다. 이러한 연결 라인(EVDD_CL)은 발광 제어 트랜지스터(EMT)의 드레인 노드(또는 소스 노드)에 해당하는 제1 액티브 층(ACT1)의 도체화 된 부분과 연결될 수 있다.

제2 연결 전극(CTE2), 센스 라인(SENL) 및 발광 제어 라인(EML)이 형성된 이후, 패시베이션 층(PAS)이 형성되고, 그 위에 절연층(PAC)이 형성될 수 있다. 절연층(PAC)은 평탄화 층이라고 할 수 있고, 오버코트 층이라고도 할 수 있다.

절연층(PAC) 상에 발광 소자(ED)의 픽셀 전극(예: 애노드 전극)인 제1 전극(E1)이 형성될 수 있다. 제1 전극(E1)은 절연층(PAC)의 개구부(또는 컨택홀)를 통해 제2 연결 전극(CTE2)과 연결될 수 있다.

제1 전극(E1)이 제2 연결 전극(CTE2)과 연결됨으로써, 제1 전극(E1)은 제2 연결 전극(CTE2)과 연결된 제1 액티브 층(ACT1)의 도체화 된 부분과도 전기적으로 연결될 수 있다. 등가 회로적인 관점에서, 제2 연결 전극(CTE2)과 연결된 제1 액티브 층(ACT1)의 도체화 된 부분은, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드)에 해당하고, 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)에 해당할 수 있다.

제1 전극(E1)의 측면에는 서브픽셀(SP)의 발광 영역을 정의하기 위한 뱅크(BANK)가 배치될 수 있다.

한편, 도 3의 구동 타이밍 다이어그램과 같이, 순차 구동(Sequential Driving) 방식에 따라 디스플레이 구동 중에 내부 보상 구동도 함께 진행하는 경우, 디스플레이 구동에 필요한 시간으로 인해, 센싱 시구간(sensing)의 시간적 길이를 길게 확보하기가 어렵다. 다시 말해, 다수의 서브픽셀 라인을 개별적으로 순차적으로 구동하는 경우, 센싱 시구간(sensing)을 필요한 시간만큼 확보하기가 어렵다.

이에 따라, 본 발명의 실시예들에 따른 표시장치(100)는 클러스터 구동(Cluster Driving) 방식으로 내부 보상 구동을 수행할 수 있다. 아래에서는, 클러스터 구동 방식에 대하여 설명한다.

도 15는 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동을 위한 패널 구조를 간략하게 나타낸 도면이다.

도 15를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 다수의 서브픽셀 라인을 몇 개(도 15의 경우, M개)의 클러스터(CLST #1 ~ CLST #M, M은 2 이상의 자연수)로 그룹화하고, 하나의 클러스터에 포함되는 둘 이상의 서브픽셀 라인(SPL #1 ~ SPL #N, N은 2 이상의 자연수)을 동시에 구동하는 클러스터 구동(Cluster Driving) 방식을 제공할 수 있다. 클러스터 구동은 그룹 구동, 블록 구동, 또는 동시 구동 등이라고도 할 수 있다.

도 15을 참조하면, 다수의 서브픽셀(SP)은 M개의 클러스터(CLST #1 ~ CLST #M)으로 그룹화된다. M은 2 이상의 자연수일 수 있다.

도 15을 참조하면, M개의 클러스터(CLST #1 ~ CLST #M) 각각은 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)을 포함할 수 있다. N은 2이상의 자연수일 수 있다. N개의 서브픽셀 라인(SPL #1 ~ SPL #N) 각각에는 여러 개의 서브픽셀(SP)이 배치된다.

도 16은 본 발명의 실시예들에 따른 표시장치(100)의 클러스터 구동 타이밍 다이어그램이다. 단, 도 16에서는, M개의 클러스터(CLST #1 ~ CLST #M)에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)이 n 번째 및 (n+1) 번째 서브픽셀 라인(SPLn, SPLn+1)을 포함한다고 가정할 때, n 번째 및 (n+1) 번째 서브픽셀 라인(SPLn, SPLn+1)을 예로 들어 클러스터 구동 방식을 설명한다.

클러스터 구동 시, M개의 클러스터(CLST #1 ~ CLST #M)는 순차적으로 발광한다. 하지만, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)은 동시에 발광할 수 있다.

도 16을 참조하면, 한 프레임 시간 동안, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 구동은, 도 3에서와 동일하게, 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)의 순서대로 진행된다. 한 프레임 시간 동안, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 구동 또한, 초기화 시구간(initialize), 센싱 시구간(sensing), 데이터 오프셋 시구간(data offset), 데이터 쓰기 시구간(write) 및 발광 시구간(emission)의 순서대로 진행된다.

도 16을 참조하면, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset)과, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 제1 서브픽셀(SPn)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset)은, 동시에 진행될 수 있다.

따라서, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset) 동안, 센스 신호(SENSE (n)), 스캔 신호(SCAN (n)) 및 발광 제어 신호(EM (n))와, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 초기화 시구간(initialize), 센싱 시구간(sensing) 및 데이터 오프셋 시구간(data offset) 동안, 센스 신호(SENSE (n+1)), 스캔 신호(SCAN (n)+1) 및 발광 제어 신호(EM (n+1))는, 동일한 신호 파형을 갖는다.

하지만, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)의 데이터 쓰기 시구간(write)과, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)의 데이터 쓰기 시구간(write)은 서로 다른 타이밍에 진행될 수 있다.

즉, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)은, 내부 보상을 위한 센싱 동작 및 데이터 오프셋 동작은 동시에 진행되지만, 영상 디스플레이를 위한 데이터 쓰기 동작은 순차적으로 진행될 수 있다.

도 16을 참조하면, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)과 (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)은 동시에 발광할 수 있다. 즉, n 번째 서브픽셀 라인(SPLn)에 포함되는 제1 서브픽셀(SPn)에 공급되는 발광 제어 신호(EM (n))와, (n+1) 번째 서브픽셀 라인(SPLn+1)에 포함되는 제2 서브픽셀(SPn+1)에 공급되는 발광 제어 신호(EM (n+1))는, 동시에 턴-온 된다.

도 16을 참조하면, 한 프레임 시간 동안 볼 때, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))와, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는 다르다.

도 16을 참조하면, 제1 서브픽셀(SPn)과 연결된 센스 라인(SENL)에 공급되는 센스 신호(SENSE (n))와, 제2 서브픽셀(SPn+1)과 연결된 센스 라인(SENL)에 공급되는 센스 신호(SENSE (n+1))는 동일하다.

도 16을 참조하면, 제1 서브픽셀(SPn)과 연결된 발광 제어 라인(EML)에 공급되는 발광 제어 신호(EM (n))와, 제2 서브픽셀(SPn+1)과 연결된 발광 제어 라인(EML)에 공급되는 발광 제어 신호(EM (n+1))는 동일하다.

도 16을 참조하면, 한 프레임 시간 동안, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))는 1차 턴-온 레벨 전압 구간(예: 1차 하이 레벨 전압 구간)과 2차 턴-온 레벨 전압 구간(예: 2차 하이 레벨 전압 구간)을 갖는다.

마찬가지로, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖는다.

제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))와, 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는, 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 가질 수 있다.

하지만, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 대한 데이터 쓰기 동작은 순차적으로 진행되므로, 제1 서브픽셀(SPn)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n))와 제2 서브픽셀(SPn+1)과 연결된 스캔 라인(SCL)에 공급되는 스캔 신호(SCAN (n+1))는 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 가질 수 있다.

전술한 바와 같이, 클러스터 구동의 경우, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 공급되는 센스 신호들(SENSE)이 동일하고, M개의 클러스터(CLST #1 ~ CLST #M) 각각에 포함된 N개의 서브픽셀 라인(SPL #1 ~ SPL #N)에 공급되는 발광 제어 신호들(EM)이 동일하다.

따라서, 클러스터 구동 시, 발광 제어 라인(EML) 및 센스 라인(SENL)을 상하에 위치하는 2개의 서브픽셀(SPn, SPn+1)이 공유할 수 있다. 또는, 클러스터 구동 시, 발광 제어 신호(EM) 및 센스 신호(SENSE)을 상하에 위치하는 2개의 서브픽셀(SPn, SPn+1)이 공유할 수 있다.

도 5에 도시된 바와 같이, 본 발명의 실시예들에 따른 표시장치(100)에서 상하에 위치하는 2개의 서브픽셀(SPn, SPn+1)에서의 트랜지스터들(DRT, SCT, SENT, EMT)이 서로 인접하게 배치되는 플립 구조는, 클러스터 구동 시, 발광 제어 라인(EML) 및 센스 라인(SENL)의 공유 또는 발광 제어 신호(EM) 및 센스 신호(SENSE)의 공유에 매우 적합한 구조일 수 있다.

이상에서 설명한 본 발명의 실시예들에 따른 표시장치(100)를 간략하게 설명하면 아래와 같다. 전술한 본 발명의 실시예들을 가장 일반화 하기 위하여, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)은 2T(Transistor)1C(Capacitor) 구조인 것을 가정한다. 즉, 각 서브픽셀(SP)은 발광 소자(ED)와, 이를 구동하기 위하여 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)만을 포함할 수 있다. 이와 같이, 서브픽셀(SP)이 2T1C 구조를 갖고, 구동 트랜지스터(DRT)와 스캔 트랜지스터(SCT)가 멀티-스테이지 구조를 갖는 경우를 가정하여 전술한 구조들(제2 레이아웃(510), 멀티-스테이지 구조, 플립 구조)을 설명한다.

본 발명의 실시예들에 따른 표시장치(100)는, 제1 방향(예: 열 방향)으로 배치되는 다수의 데이터 라인(DL)과, 제2 방향(예: 행 방향)으로 배치되는 다수의 스캔 라인(SCL)과, 픽셀 전극(E1)과, 픽셀 전극(E1) 상에 위치하는 발광층(EL)과, 발광층(EL) 상에 위치하는 공통 전극(E2)과, 픽셀 전극(E1)으로 구동 전류를 공급하는 구동 트랜지스터(DRT)와, 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 따라 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 연결을 제어하는 스캔 트랜지스터(SCT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst)를 포함할 수 있다.

구동 트랜지스터(DRT)는, 제1 액티브 층(ACT1)과, 제1 액티브 층(ACT1) 상의 제1 게이트 절연막(GI1) 상에 위치하는 게이트 전극(DRT_GATE)을 포함할 수 있다.

제1 액티브 층(ACT1)에서 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 중첩되는 영역(DRT_CH)을 제외한 나머지 부분은 도체화 되어, 구동 트랜지스터(DRT)의 소스 노드와 드레인 노드가 형성될 수 있다.

스캔 트랜지스터(SCT)는, 제1 액티브 층(ACT1) 상의 제1 층간 절연막(ILD1) 상에 위치하는 제2 액티브 층(ACT2)과, 제2 액티브 층(ACT2) 상의 제2 게이트 절연막(GI2) 상에 위치하는 게이트 전극(SCT_GATE)을 포함할 수 있다.

제2 액티브 층(ACT2)에서 스캔 트랜지스터(SCT)의 게이트 전극(SCT_GATE)과 중첩되는 영역(SCT_CH)을 제외한 나머지 부분은 도체화 되어, 스캔 트랜지스터(SCT)의 소스 노드와 드레인 노드가 형성될 수 있다.

제2 액티브 층(ACT2)에서 도체화 된 부분은 제1 층간 절연막(ILD1)의 컨택홀을 통해 구동 트랜지스터(DRT)의 게이트 전극(DRT_GATE)과 다이렉트 컨택(Direct Contact)이 될 수 있다.

제1 액티브 층(ACT1)은 픽셀 전극(E1)과 전기적으로 연결되고, 제1 액티브 층(ACT1)의 일 부분과 제2 액티브 층(ACT2)의 일 부분은 중첩되어 스토리지 캐패시터(Cst)를 형성할 수 있다.

표시패널(110)은, 제2 액티브 층(ACT2) 상에 위치하는 제2 층간 절연막(ILD2)과, 제2 층간 절연막(ILD2) 상에 위치하며 픽셀 전극(E1)과 전기적으로 연결된 연결 전극(CTE)을 더 포함할 수 있다.

연결 전극(CTE)은 제2 액티브 층(ACT2)의 일 부분과 중첩되어 스토리지 캐패시터(Cst)를 추가로 형성할 수 있다.

이상에 전술한 본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들 중 일부가 스토리지 캐패시터에 의해 분리되지 않고 모여서 배치된 레이아웃을 제공함으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)에 필요 수준 이상의 형성 공간에 할애해줄 수 있다.

본 발명의 실시예들에 의하면, 상하로 인접한 2개의 서브픽셀이 플립 된 구조(뒤집힌 구조)를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)이 크게 형성될 수 있는 공간을 최대한 확보할 수 있다.

본 발명의 실시예들에 의하면, 서브픽셀 내 트랜지스터들은 동일한 층에 형성되지 않고, 일부가 다른 층에 형성되는 멀티-스테이지 구조를 가짐으로써, 서브픽셀의 공간 활용도를 높여줄 수 있다. 이를 통해, 큰 면적을 필요로 하는 패턴(예: 스토리지 캐패시터 등)을 큰 면적으로 형성해줄 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제1 액티브 층의 아래에 위치하는 버퍼층과, 버퍼층의 아래에 위치하되 구동 트랜지스터의 채널과 중첩되는 실드 패턴을 더 포함할 수 있다. 실드 패턴은 제1 액티브 층의 도체화 된 부분과 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 다수의 서브픽셀 각각의 발광 소자는 픽셀 전극, 발광층 및 공통 전극을 포함하고, 다수의 서브픽셀 각각의 영역에는 픽셀 전극과 발광층이 배치될 수 있다. 제1 액티브 층은 픽셀 전극과 전기적으로 연결되고, 제1 액티브 층의 일 부분과 제2 액티브 층의 일 부분은 중첩되어 스토리지 캐패시터를 형성할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 표시패널은, 제2 액티브 층 상에 위치하는 제2 층간 절연막과, 제2 층간 절연막 상에 위치하며 픽셀 전극과 전기적으로 연결된 연결 전극을 더 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 연결 전극은 제2 층간 절연막과 제1 층간 절연막의 컨택홀을 통해 제1 액티브 층의 일 부분과 전기적으로 연결되고, 연결 전극은 제2 층간 절연막 상에 위치하며 제2 층간 절연막 아래에 위치하는 제2 액티브 층의 일 부분과 중첩될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층과 제2 액티브 층은 산화물 반도체 층들일 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 제2 서브픽셀 사이에 배치되는 초기화 전압 라인은, 제1 서브픽셀의 센스 트랜지스터의 드레인 노드 또는 소스 노드와, 제2 서브픽셀의 센스 트랜지스터의 드레인 노드 또는 소스 노드에 모두 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인은 제1 데이터 라인과 교차하는 방향으로 형성되고, 제2 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인은 제1 데이터 라인과 교차하는 방향으로 형성되고, 제1 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인 중 스캔 라인이 초기화 전압 라인과 가장 가깝게 위치하고, 센스 라인이 초기화 전압 라인과 가장 멀리 위치하고, 제2 서브픽셀과 연결된 스캔 라인, 발광 제어 라인 및 센스 라인 중 스캔 라인이 초기화 전압 라인과 가장 가깝게 위치하고, 센스 라인이 초기화 전압 라인과 가장 멀리 위치할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 제2 서브픽셀과 연결된 구동 전압 라인은 초기화 전압 라인과 교차하는 방향으로 형성되고, 표시패널은, 구동 전압 라인과 제1 서브픽셀을 연결해주는 제1 연결 라인과, 구동 전압 라인과 제2 서브픽셀을 연결해주는 제2 연결 라인을 더 포함할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 연결 라인과 제2 연결 라인은 제1 데이터 라인과 교차하는 방향으로 형성되고, 제1 연결 라인은 제1 서브픽셀과 연결된 스캔 라인보다 초기화 전압 라인에 더 인접하게 배치되고, 제2 연결 라인은 제2 서브픽셀과 연결된 스캔 라인보다 초기화 전압 라인에 더 인접하게 배치될 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 제2 서브픽셀은 동시에 발광할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 연결된 스캔 라인에 공급되는 스캔 신호와, 제2 서브픽셀과 연결된 스캔 라인에 공급되는 스캔 신호는 다를 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 서브픽셀과 연결된 센스 라인에 공급되는 센스 신호와, 제2 서브픽셀과 연결된 센스 라인에 공급되는 센스 신호는 동일할 수 있다. 제1 서브픽셀과 연결된 발광 제어 라인에 공급되는 발광 제어 신호와, 제2 서브픽셀과 연결된 발광 제어 라인에 공급되는 발광 제어 신호는 동일할 수 있다.

본 발명의 실시예들에 따른 표시장치에서, 제1 액티브 층은 픽셀 전극과 전기적으로 연결되고, 제1 액티브 층의 일 부분과 제2 액티브 층의 일 부분은 중첩되어 스토리지 캐패시터를 형성할 수 있다.

연결 전극은 제2 층간 절연막과 제1 층간 절연막의 컨택홀을 통해 제1 액티브 층의 일 부분과 전기적으로 연결되고, 연결 전극은 제2 액티브 층의 일 부분과 중첩될 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 컨트롤러

Claims

다수의 데이터 라인, 다수의 스캔 라인, 다수의 센스 라인, 다수의 발광 제어 라인, 다수의 구동 전압 라인 및 다수의 초기화 전압 라인이 배치되고, 다수의 서브픽셀을 포함하는 표시패널;
상기 다수의 데이터 라인을 구동하는 데이터 구동 회로; 및
상기 다수의 스캔 라인, 상기 다수의 센스 라인 및 상기 다수의 발광 제어 라인을 구동하는 게이트 구동 회로를 포함하고,
상기 다수의 서브픽셀 각각은, 발광 소자를 구동하는 구동 트랜지스터와, 상기 스캔 라인에서 공급되는 스캔 신호에 따라 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터와, 상기 센스 라인에서 공급되는 센스 신호에 따라 상기 구동 트랜지스터의 제2 노드와 상기 초기화 전압 라인 간의 연결을 제어하는 센스 트랜지스터와, 상기 발광 제어 라인에서 공급된 발광 제어 신호에 따라 상기 구동 트랜지스터의 제3 노드와 상기 구동 전압 라인 간의 연결을 제어하는 발광 제어 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 다수의 서브픽셀 각각에서, 상기 발광 제어 트랜지스터, 상기 구동 트랜지스터 및 상기 센스 트랜지스터 각각의 채널은 동일 평면 상에 형성되고, 상기 스캔 트랜지스터의 채널은 상기 발광 제어 트랜지스터, 상기 구동 트랜지스터 및 상기 센스 트랜지스터 각각의 채널보다 높은 층에 위치하고,
상기 다수의 서브픽셀은 제1 데이터 라인과 공통으로 연결되고 이웃한 제1 서브픽셀과 제2 서브픽셀을 포함하고,
상기 제1 서브픽셀과 상기 제2 서브픽셀 사이에는 상기 초기화 전압 라인이 배치되고, 상기 초기화 전압 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고,
상기 제1 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 상기 제1 서브픽셀의 스토리지 캐패시터와 상기 초기화 전압 라인 사이에 배치되고,
상기 제2 서브픽셀의 구동 트랜지스터, 발광 제어 트랜지스터, 센스 트랜지스터 및 스캔 트랜지스터는 상기 초기화 전압 라인과 상기 제2 서브픽셀의 스토리지 캐패시터 사이에 배치되는 표시장치.
제1항에 있어서,
상기 표시패널은, 상기 다수의 서브픽셀 각각의 영역에 배치되는 제1 액티브 층과 제2 액티브 층을 더 포함하고,
상기 제1 액티브 층과 상기 제2 액티브 층은 제1 층간 절연막에 의해 분리되어 배치되고,
상기 제1 액티브 층의 일 부분과 상기 제2 액티브 층의 일 부분은 중첩되고,
상기 구동 트랜지스터, 상기 발광 제어 트랜지스터 및 상기 센스 트랜지스터 각각의 게이트 전극은, 제1 게이트 절연막을 사이에 두고 상기 제1 액티브 층 상에 위치하고,
상기 스캔 트랜지스터의 게이트 전극은 제2 게이트 절연막을 사이에 두고 상기 제2 액티브 층 상에 위치하는 표시장치.
제2항에 있어서,
상기 제1 액티브 층에서, 상기 구동 트랜지스터, 상기 발광 제어 트랜지스터 및 상기 센스 트랜지스터 각각의 게이트 전극과 중첩되는 3개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있고,
상기 제2 액티브 층에서, 상기 스캔 트랜지스터의 게이트 전극과 중첩되는 1개의 채널 영역을 제외한 나머지 부분은 도체화 되어 있는 표시장치.
제2항에 있어서,
상기 표시패널은, 상기 제1 액티브 층의 아래에 위치하는 버퍼층과, 상기 버퍼층의 아래에 위치하되 상기 구동 트랜지스터의 채널과 중첩되는 실드 패턴을 더 포함하고,
상기 실드 패턴은 상기 제1 액티브 층의 도체화 된 부분과 전기적으로 연결되는 표시장치.
제2항에 있어서,
상기 다수의 서브픽셀 각각의 상기 발광 소자는 픽셀 전극, 발광층 및 공통 전극을 포함하고, 상기 다수의 서브픽셀 각각의 영역에는 상기 픽셀 전극과 상기 발광층이 배치되고,
상기 제1 액티브 층은 상기 픽셀 전극과 전기적으로 연결되고,
상기 제1 액티브 층의 도체화 된 일 부분과 상기 제2 액티브 층의 도체화 된 일 부분은 중첩되어 상기 스토리지 캐패시터를 형성하는 표시장치.
제5항에 있어서,
상기 표시패널은, 상기 제2 액티브 층 상에 위치하는 제2 층간 절연막과, 상기 제2 층간 절연막 상에 위치하며 상기 픽셀 전극과 전기적으로 연결된 연결 전극을 더 포함하고,
상기 연결 전극은, 상기 제2 층간 절연막과 상기 제1 층간 절연막의 컨택홀을 통해 상기 제1 액티브 층의 일 부분과 전기적으로 연결되고, 상기 제2 층간 절연막 상에 위치하며 상기 제2 층간 절연막 아래에 위치하는 상기 제2 액티브 층의 일 부분과 중첩되는 표시장치.
제1항에 있어서,
상기 제1 액티브 층과 상기 제2 액티브 층은 산화물 반도체 층들인 표시장치.
제1항에 있어서,
상기 제1 서브픽셀과 상기 제2 서브픽셀 사이에 배치되는 상기 초기화 전압 라인은, 상기 제1 서브픽셀의 상기 센스 트랜지스터의 드레인 노드 또는 소스 노드와, 상기 제2 서브픽셀의 상기 센스 트랜지스터의 드레인 노드 또는 소스 노드에 모두 전기적으로 연결되는 표시장치.
제1항에 있어서,
상기 제1 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고,
상기 제2 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고,
상기 제1 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인 중 상기 스캔 라인이 상기 초기화 전압 라인과 가장 가깝게 위치하고, 상기 센스 라인이 상기 초기화 전압 라인과 가장 멀리 위치하고,
상기 제2 서브픽셀과 연결된 상기 스캔 라인, 상기 발광 제어 라인 및 상기 센스 라인 중 상기 스캔 라인이 상기 초기화 전압 라인과 가장 가깝게 위치하고, 상기 센스 라인이 상기 초기화 전압 라인과 가장 멀리 위치하는 표시장치.
제9항에 있어서,
상기 제1 서브픽셀과 상기 제2 서브픽셀과 연결된 상기 구동 전압 라인은 상기 초기화 전압 라인과 교차하는 방향으로 형성되고,
상기 표시패널은, 상기 구동 전압 라인과 상기 제1 서브픽셀을 연결해주는 제1 연결 라인과, 상기 구동 전압 라인과 상기 제2 서브픽셀을 연결해주는 제2 연결 라인을 더 포함하고,
상기 제1 연결 라인과 상기 제2 연결 라인은 상기 제1 데이터 라인과 교차하는 방향으로 형성되고, 상기 제1 연결 라인은 상기 제1 서브픽셀과 연결된 상기 스캔 라인보다 상기 초기화 전압 라인에 더 인접하게 배치되고, 상기 제2 연결 라인은 상기 제2 서브픽셀과 연결된 상기 스캔 라인보다 상기 초기화 전압 라인에 더 인접하게 배치되는 표시장치.
제1항에 있어서,
상기 제1 서브픽셀과 상기 제2 서브픽셀은 동시에 발광하는 표시장치.
제1항에 있어서,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호와, 상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 다르고,
상기 제1 서브픽셀과 연결된 상기 센스 라인에 공급되는 상기 센스 신호와, 상기 제2 서브픽셀과 연결된 상기 센스 라인에 공급되는 상기 센스 신호는 동일하고,
상기 제1 서브픽셀과 연결된 상기 발광 제어 라인에 공급되는 상기 발광 제어 신호와, 상기 제2 서브픽셀과 연결된 상기 발광 제어 라인에 공급되는 상기 발광 제어 신호는 동일한 표시장치.
제12항에 있어서,
한 프레임 시간 동안,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖고,
상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 1차 턴-온 레벨 전압 구간과 2차 턴-온 레벨 전압 구간을 갖고,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호와 상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 동일한 타이밍에 1차 턴-온 레벨 전압 구간을 갖고,
상기 제1 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호와 상기 제2 서브픽셀과 연결된 상기 스캔 라인에 공급되는 상기 스캔 신호는 서로 다른 타이밍에 2차 턴-온 레벨 전압 구간을 갖는 표시장치.
제1 방향으로 배치되는 다수의 데이터 라인;
제2 방향으로 배치되는 다수의 스캔 라인;
픽셀 전극;
상기 픽셀 전극 상에 위치하는 발광층;
상기 발광층 상에 위치하는 공통 전극;
상기 픽셀 전극으로 구동 전류를 공급하는 구동 트랜지스터;
상기 스캔 라인에서 공급되는 스캔 신호에 따라 상기 구동 트랜지스터의 제1 노드와 상기 데이터 라인 간의 연결을 제어하는 스캔 트랜지스터;
상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
상기 구동 트랜지스터는, 제1 액티브 층과, 상기 제1 액티브 층 상의 제1 게이트 절연막 상에 위치하는 게이트 전극을 포함하고,
상기 제1 액티브 층에서 상기 구동 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 상기 구동 트랜지스터의 소스 노드와 드레인 노드가 형성되고,
상기 스캔 트랜지스터는, 상기 제1 액티브 층 상의 제1 층간 절연막 상에 위치하는 제2 액티브 층과, 상기 제2 액티브 층 상의 제2 게이트 절연막 상에 위치하는 게이트 전극을 포함하고,
상기 제2 액티브 층에서 상기 스캔 트랜지스터의 게이트 전극과 중첩되는 영역을 제외한 나머지 부분은 도체화 되어, 상기 스캔 트랜지스터의 소스 노드와 드레인 노드가 형성되고,
상기 제2 액티브 층에서 도체화 된 부분은 상기 제1 층간 절연막의 컨택홀을 통해 상기 구동 트랜지스터의 게이트 전극과 다이렉트 컨택이 되는 표시장치.
제14항에 있어서,
상기 제1 액티브 층은 상기 픽셀 전극과 전기적으로 연결되고,
상기 제1 액티브 층의 일 부분과 상기 제2 액티브 층의 일 부분은 중첩되어 상기 스토리지 캐패시터를 형성하는 표시장치.
제15항에 있어서,
상기 표시패널은, 상기 제2 액티브 층 상에 위치하는 제2 층간 절연막과, 상기 제2 층간 절연막 상에 위치하며 상기 픽셀 전극과 전기적으로 연결된 연결 전극을 더 포함하고,
상기 연결 전극은 상기 제2 층간 절연막과 상기 제1 층간 절연막의 컨택홀을 통해 상기 제1 액티브 층의 일 부분과 전기적으로 연결되고,
상기 연결 전극은 상기 제2 액티브 층의 일 부분과 중첩되는 표시장치.