KR102514895B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR102514895B1
KR102514895B1 KR1020150120686A KR20150120686A KR102514895B1 KR 102514895 B1 KR102514895 B1 KR 102514895B1 KR 1020150120686 A KR1020150120686 A KR 1020150120686A KR 20150120686 A KR20150120686 A KR 20150120686A KR 102514895 B1 KR102514895 B1 KR 102514895B1
Authority
KR
South Korea
Prior art keywords
gate electrode
semiconductor
display device
gate
contact hole
Prior art date
Application number
KR1020150120686A
Other languages
English (en)
Other versions
KR20170026720A (ko
Inventor
문연건
마사타카 카노
송근규
신경주
임준형
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020150120686A priority Critical patent/KR102514895B1/ko
Publication of KR20170026720A publication Critical patent/KR20170026720A/ko
Application granted granted Critical
Publication of KR102514895B1 publication Critical patent/KR102514895B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 문턱 전압 값의 변화 없이 전하 이동도를 향상시킬 수 있는 표시 장치에 관한 것으로, 본 발명의 일 실시예에 의한 표시 장치는 기판, 상기 기판 위에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하고, 산화물 반도체 물질로 이루어진 반도체, 상기 반도체 위에 위치하는 식각 방지막, 상기 반도체를 노출시키도록 상기 식각 방지막에 형성되어 있는 제1 접촉 구멍 및 제2 접촉 구멍, 상기 식각 방지막 위에 위치하고, 상기 제1 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극, 상기 식각 방지막 위에 위치하고, 상기 제2 접촉 구멍을 통해 상기 반도체와 연결되어 있는 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막, 및 상기 보호막 위에 위치하는 제2 게이트 전극을 포함하는 것을 특징으로 한다.

Description

표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 문턱 전압 값의 변화 없이 전하 이동도를 향상시킬 수 있는 표시 장치에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극, 데이터선에 연결되어 있는 소스 전극, 화소 전극에 연결되어 있는 드레인 전극, 및 소스 전극과 드레인 전극 사이의 게이트 전극 위에 위치하는 반도체 등을 포함하여 이루어지며, 게이트선을 통해 전달되는 게이트 신호에 따라 데이터선을 통해 전달되는 데이터 신호를 화소 전극에 전달한다.
이때, 박막 트랜지스터의 반도체는 비정질 규소(amorphous silicon), 다결정 규소(polycrystalline silicon, poly silicon), 금속 산화물(metal oxide) 등을 재료로 하여 형성될 수 있다.
최근에는 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 금속 산화물을 이용하는 산화물 반도체(oxide semiconductor)에 대한 연구가 활발하게 진행되고 있다.
본 발명은 산화물 반도체 물질을 박막 트랜지스터의 반도체로 이용할 경우 문턱 전압 값의 변화 없이 전하 이동도를 향상시킬 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 표시 장치는 기판, 상기 기판 위에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하고, 산화물 반도체 물질로 이루어진 반도체, 상기 반도체 위에 위치하는 식각 방지막, 상기 반도체를 노출시키도록 상기 식각 방지막에 형성되어 있는 제1 접촉 구멍 및 제2 접촉 구멍, 상기 식각 방지막 위에 위치하고, 상기 제1 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극, 상기 식각 방지막 위에 위치하고, 상기 제2 접촉 구멍을 통해 상기 반도체와 연결되어 있는 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막, 및 상기 보호막 위에 위치하는 제2 게이트 전극을 포함하는 것을 특징으로 한다.
상기 식각 방지막은 상기 반도체의 상부면 및 측면을 덮을 수 있다.
상기 제2 게이트 전극의 폭은 상기 식각 방지막의 폭보다 좁을 수 있다.
상기 제2 게이트 전극에는 일정한 전압이 인가될 수 있다.
상기 제2 게이트 전극에는 양의 DC 전압이 인가될 수 있다.
상기 제2 게이트 전극에는 0V 이상 40V 이상의 전압이 인가될 수 있다.
상기 제2 게이트 전극은 상기 제1 게이트 전극과 다른 신호를 인가 받을 수 있다.
상기 반도체는 ITZO 또는 IGZO로 이루어질 수 있다.
상기 제2 게이트 전극은 ITO 또는 IZO로 이루어질 수 있다.
본 발명의 일 실시예에 의한 표시 장치는 외부로부터의 입력 제어 신호에 기초하여 스위칭 제어 신호를 생성하는 스위칭 제어 신호 생성부, 데이터 전압을 출력하는 데이터 구동부, 복수의 화소, 상기 화소에 상기 데이터 전압을 전달하는 복수의 데이터선, 상기 스위칭 제어 신호에 따라 상기 데이터 전압을 상기 데이터선에 전달하는 복수의 스위칭 소자를 포함하는 역다중화부를 더 포함하고, 상기 스위칭 소자는 상기 제1 게이트 전극, 상기 게이트 절연막, 상기 반도체, 상기 식각 방지막, 상기 제1 접촉 구멍, 상기 제2 접촉 구멍, 상기 소스 전극, 상기 드레인 전극, 상기 보호막, 및 상기 제2 게이트 전극을 포함할 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 의한 표시 장치는 다음과 같은 효과가 있다.
본 발명은 문턱 전압 값의 변화 없이 높은 전하 이동도를 가지는 박막 트랜지스터를 구현할 수 있다.
또한, 이러한 박막 트랜지스터를 고해상도 표시 장치의 역다중화부의 스위칭 소자에 적용할 경우 원가를 절감할 수 있고, 투과율 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치의 단면도이다.
도 2는 제2 게이트 전극에 인가되는 전압 값에 따른 문턱 전압을 나타낸 그래프이다.
도 3은 제2 게이트 전극에 인가되는 전압 값에 따른 전하 이동도를 나타낸 그래프이다.
도 4는 비교예에 의한 표시 장치의 단면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 장치의 블록도이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1을 참조하여 본 발명의 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 의한 표시 장치의 단면도이다.
도 1에 도시된 바와 같이, 기판(110) 위에는 제1 게이트 전극(124)이 형성되어 있다.
기판(110)은 투명한 유리 또는 플라스틱 등으로 이루어질 수 있다. 기판(110)은 평판으로 이루어질 수도 있고, 구부러지는 재질로 이루어질 수도 있다.
제1 게이트 전극(124)은 금, 은, 구리, 니켈, 알루미늄, 몰리브덴 등과 같은 금속 물질 또는 합금으로 이루어질 수 있다. 제1 게이트 전극(124)은 단일층으로 이루어질 수도 있고, 다중층으로 이루어질 수 있다. 예를 들면, 구리로 이루어진 층과 티타늄으로 이루어진 층이 적층된 형태로 이루어질 수도 있다.
제1 게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 게이트 절연막(140)은 단일막 또는 다중막으로 이루어질 수 있다.
게이트 절연막(140) 위에는 반도체(154)가 형성되어 있다. 반도체(154)는 제1 게이트 전극(124)과 중첩하도록 위치한다. 반도체(154)는 산화물 반도체 물질로 이루어질 수 있다. 예를 들면, 반도체(154)는 ITZO(Indium Tin Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 등으로 이루어질 수 있다.
반도체(154) 위에는 식각 방지막(180a)이 형성되어 있다. 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다.
식각 방지막(180a)은 반도체(154)의 상부면 및 측면을 덮고 있다.
식각 방지막(180a)에는 제1 접촉 구멍(181) 및 제2 접촉 구멍(183)이 형성되어 있다. 제1 접촉 구멍(181) 및 제2 접촉 구멍(183)에 의해 반도체(154)의 상부면의 일부가 노출된다. 식각 방지막(180a)은 제1 접촉 구멍(181) 및 제2 접촉 구멍(183)이 형성된 부분을 제외하고, 반도체(154)의 상부면을 전체적으로 덮고 있다.
식각 방지막(180a) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173) 및 드레인 전극(175)은 금속 물질 또는 합금으로 이루어질 수 있다. 소스 전극(173) 및 드레인 전극(175)은 단일층으로 이루어질 수도 있고, 다중층으로 이루어질 수 있다. 예를 들면, 구리로 이루어진 층과 티타늄으로 이루어진 층이 적층된 형태로 이루어질 수도 있다.
소스 전극(173)은 제1 접촉 구멍(181)을 통해 반도체(154)와 연결되어 있다. 드레인 전극(175)은 제2 접촉 구멍(183)을 통해 반도체(154)와 연결되어 있다.
소스 전극(173) 및 드레인 전극(175) 위에는 보호막(180b)이 형성되어 있다. 보호막(180b)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 다만, 이에 한정되지 않고, 보호막(180b)은 유기 절연 물질로 이루어질 수도 있다.
보호막(180b) 위에는 제2 게이트 전극(195)이 형성되어 있다. 제2 게이트 전극(195)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 금속 산화물로 이루어질 수 있다.
제2 게이트 전극(195)은 반도체(154)와 중첩한다. 또한, 반도체(154)와 제2 게이트 전극(195) 사이에는 식각 방지막(180a)이 위치한다. 제2 게이트 전극(195)의 폭은 식각 방지막(180a)의 폭보다 좁게 이루어진다.
이처럼 제1 게이트 전극(124), 제2 게이트 전극(195), 소스 전극(173), 및 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이룬다.
본 발명의 일 실시예에 의한 표시 장치는 복수의 화소와 화소를 구동하는 구동부를 포함할 수 있다. 이러한 박막 트랜지스터는 각 화소와 연결되어 있는 스위칭 소자로 이용될 수도 있고, 구동부 내에 위치하는 스위칭 소자로 이용될 수도 있다. 각 화소는 화소 전극 및/또는 공통 전극을 포함할 수 있으며, 제2 게이트 전극(195)은 화소 전극 또는 공통 전극과 동일한 층에 위치할 수 있으며, 동일한 물질로 이루어질 수 있다.
제1 게이트 전극(124)과 제2 게이트 전극(195)은 전기적으로 연결되어 있지 않다. 제1 게이트 전극(124)과 제2 게이트 전극(195)에는 서로 다른 신호가 인가된다. 제1 게이트 전극(124)에는 게이트 온 전압과 게이트 오프 전압이 주기적으로 번갈아 인가되고, 제2 게이트 전극(195)에는 일정한 전압이 인가된다.
이하에서는 도 2 및 도 3을 참고하여, 본 발명의 일 실시예에 의한 표시 장치의 제2 게이트 전극에 인가되는 전압과 문턱 전압, 전하 이동도의 관계에 대해 설명한다.
도 2는 제2 게이트 전극에 인가되는 전압 값에 따른 문턱 전압을 나타낸 그래프이고, 도 3은 제2 게이트 전극에 인가되는 전압 값에 따른 전하 이동도를 나타낸 그래프이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 의한 표시 장치의 제2 게이트 전극에 음의 전압이 인가될 때는 전압 값이 증가할수록 문턱 전압이 감소하는 경향을 나타내고 있다. 제2 게이트 전극에 양의 전압이 인가될 때는 전압 값에 관계 없이 문턱 전압이 일정한 경향을 나타내고 있다. 즉, 제2 게이트 전극에 양의 전압이 인가될 때는 전압 값이 증가하더라도 문턱 전압이 감소하지 않는다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 의한 표시 장치의 제2 게이트 전극에 음의 전압이 인가될 때는 전하 이동도가 낮은 값을 나타내고 있으며, 전압 값에 관계 없이 전하 이동도가 거의 일정한 것을 확인 할 수 있다. 제2 게이트 전극에 양의 전압이 인가될 때는 전압 값이 증가할수록 전하 이동도가 증가하는 경향을 나타내고 있다. 즉, 제2 게이트 전극에 양의 전압이 높게 인가될수록 전하 이동도가 증가한다.
도 2 및 도 3의 그래프를 참조하면, 본 발명의 일 실시예에 의한 표시 장치의 제2 게이트 전극에 양의 DC전압을 인가함으로써, 문턱 전압의 변화 없이 높은 전하 이동도를 가지는 박막 트랜지스터를 구현할 수 있다.
이하에서는 도 4를 참고하여 비교예에 대해 설명한다.
도 4는 비교예에 의한 표시 장치의 단면도이다.
비교예에 의한 표시 장치에서는 기판(110) 위에 제1 게이트 전극(124)이 형성되어 있고, 제1 게이트 전극(124) 위에 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140) 위에 산화물 반도체 물질로 이루어진 반도체(154)가 형성되어 있다. 반도체(154) 위에는 식각 방지막(180a)이 형성되어 있고, 식각 방지막(180a)은 반도체(154)의 중심부 위에만 위치한다. 식각 방지막(180a) 및 반도체(154) 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있고, 소스 전극(173) 및 드레인 전극(175) 위에 보호막(180b)이 형성되어 있다. 보호막(180b) 위에는 제2 게이트 전극(195)이 형성되어 있다.
비교예에서는 제2 게이트 전극(195)과 반도체(154) 사이의 일부 영역에만 식각 방지막(180a)이 위치한다. 반면에, 본 발명의 일 실시예에서는 제2 게이트 전극(195)과 반도체(154) 사이에는 전체적으로 식각 방지막(180a)이 위치한다. 비교예에 의한 표시 장치의 경우 제2 게이트 전극에 양의 전압이 인가될 경우 전압 값이 높아질수록 전하 이동도가 증가하고, 이에 따라 문턱 전압 값은 감소하는 경향을 나타낸다. 이와 달리 본 발명의 일 실시예에서는 제2 게이트 전극(195)에 양의 전압이 인가될 경우 전압 값이 높아질수록 전하 이동도는 증가하고, 식각 방지막(180a)에 의해 문턱 전압 값의 변동은 방지할 수 있다. 식각 방지막(180a)이 형성되는 영역이 비교예에서보다 넓게 이루어짐으로써, 제2 게이트 전극(195)에 인가되는 전압이 반도체(154)에 미치는 영향을 줄여줄 수 있기 때문이다.
이하에서는 도 5를 참고하여 본 발명의 일 실시예에 의한 표시 장치에 대해 설명한다. 앞서 설명한 도 1에 도시된 박막 트랜지스터 구조가 적용되는 표시 장치의 전체적인 구조에 대해 설명한다.
도 5는 본 발명의 일 실시예에 의한 표시 장치의 블록도이다.
본 발명의 일 실시예에 따른 표시 장치는 표시판부(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(Px)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 화소 회로(PX)를 포함한다.
스위칭 소자(Q)는 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-Dm)에 연결되어 있으며, 출력 단자는 화소 회로(PX)에 연결되어 있다. 이때, 스위칭 소자(Q)는 도 1에서 설명한 박막 트랜지스터로 이루어질 수 있다.
계조 전압 생성부(800)는 화소의 휘도와 관련된 한 벌 또는 두 벌의 복수 계조 전압을 생성한다. 두 벌이 있는 경우 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다. 이러한 게이트 구동부(400)는 실질적으로 시프트 레지스터로서 일렬로 배열된 복수의 스테이지(stage)를 포함한다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가한다.
데이터 구동부(500)와 데이터선(D1-Dm) 사이에는 역다중화부(DMX)가 형성되어 있다. 역다중화부(DMX)는 복수의 스위칭 소자(SW1-SWm)들로 이루어진다. 이때, 스위칭 소자(SW1-SWm)는 도 1에서 설명한 박막 트랜지스터로 이루어질 수 있다.
800ppi 이상의 고해상도 평판 표시 장치에서는 원가 절감 및 투과율 저하 방지를 위해 역다중화부(DMX)를 포함하는 것이 바람직하며, 이러한 역다중화부(DMX)는 높은 전하 이동도가 요구된다. 앞서 도 1에서 설명한 본 발명의 일 실시예에 의한 표시 장치의 박막 트랜지스터는 높은 전하 이동도를 가지므로, 역다중화부(DMX)의 스위칭 소자가 이러한 박막 트랜지스터로 이루어지는 것이 바람직하다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하고, 스위칭 제어 신호 생성부(650)는 역다중화부(DMX)에 위치한 스위칭 소자(SW1-SWm)의 동작을 제어한다.
그러면 이러한 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 제어 신호 및 입력 영상 신호(R, G, B)를 기초로 게이트 제어 신호(CONT1), 데이터 제어 신호(CONT2), 스위칭 제어 신호(CONT3) 등을 생성하고 영상 신호(R, G, B)를 표시판부(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)는 데이터 구동부(500)로 내보낸다.
또한, 신호 제어부(600)의 스위칭 제어 신호 생성부(650)는 외부로부터의 타이밍 생성부(도시하지 않음)로부터의 입력 제어 신호(CONTSW)에 기초하여 스위칭 소자(SW1-SWm)의 온/오프 시기를 제어하는 스위칭 제어 신호(CONT3)를 생성하여 내보낸다.
게이트 제어 신호(CONT1)는 게이트 온 전압(Von)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 전압(Von)의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(DAT)의 입력 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다.
데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(DAT)를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(DAT)를 해당 데이터 전압으로 변환하고 이를 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 데이터선(D1-Dm)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.
1 수평 주기(또는 "1H")[수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기]가 지나면 데이터 구동부(500)와 게이트 구동부(400)는 다음 행의 화소에 대하여 동일한 동작을 반복한다. 이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소에 데이터 전압을 인가한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 124: 제1 게이트 전극
154: 반도체 173: 소스 전극
175: 드레인 전극 180a: 식각 방지막
180b: 보호막 181: 제1 접촉 구멍
183: 제2 접촉 구멍 195: 제2 게이트 전극

Claims (10)

  1. 기판,
    상기 기판 위에 위치하는 제1 게이트 전극,
    상기 제1 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하고, 산화물 반도체 물질로 이루어진 반도체,
    상기 반도체 위에 위치하는 식각 방지막,
    상기 반도체를 노출시키도록 상기 식각 방지막에 형성되어 있는 제1 접촉 구멍 및 제2 접촉 구멍,
    상기 식각 방지막 위에 위치하고, 상기 제1 접촉 구멍을 통해 상기 반도체와 연결되어 있는 소스 전극,
    상기 식각 방지막 위에 위치하고, 상기 제2 접촉 구멍을 통해 상기 반도체와 연결되어 있는 드레인 전극,
    상기 소스 전극 및 상기 드레인 전극 위에 위치하는 보호막,
    상기 보호막 위에 위치하는 제2 게이트 전극;
    외부로부터의 입력 제어 신호에 기초하여 스위칭 제어 신호를 생성하는 스위칭 제어 신호 생성부,
    데이터 전압을 출력하는 데이터 구동부,
    복수의 화소,
    상기 화소에 상기 데이터 전압을 전달하는 복수의 데이터선, 및
    상기 스위칭 제어 신호에 따라 상기 데이터 전압을 상기 데이터선에 전달하는 복수의 스위칭 소자를 포함하는 역다중화부를 포함하고,
    상기 스위칭 소자는 상기 제1 게이트 전극, 상기 게이트 절연막, 상기 반도체, 상기 식각 방지막, 상기 제1 접촉 구멍, 상기 제2 접촉 구멍, 상기 소스 전극, 상기 드레인 전극, 상기 보호막, 및 상기 제2 게이트 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 식각 방지막은 상기 반도체의 상부면 및 측면을 덮는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 게이트 전극의 폭은 상기 식각 방지막의 폭보다 좁은 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 게이트 전극에는 일정한 전압이 인가되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 게이트 전극에는 양의 DC 전압이 인가되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 게이트 전극에는 0V 이상 40V 이상의 전압이 인가되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 다른 신호를 인가받는 표시 장치.
  8. 제1 항에 있어서,
    상기 반도체는 ITZO 또는 IGZO로 이루어지는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 게이트 전극은 ITO 또는 IZO로 이루어지는 표시 장치.
  10. 삭제
KR1020150120686A 2015-08-27 2015-08-27 표시 장치 KR102514895B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150120686A KR102514895B1 (ko) 2015-08-27 2015-08-27 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150120686A KR102514895B1 (ko) 2015-08-27 2015-08-27 표시 장치

Publications (2)

Publication Number Publication Date
KR20170026720A KR20170026720A (ko) 2017-03-09
KR102514895B1 true KR102514895B1 (ko) 2023-03-28

Family

ID=58402711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150120686A KR102514895B1 (ko) 2015-08-27 2015-08-27 표시 장치

Country Status (1)

Country Link
KR (1) KR102514895B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015070211A (ja) * 2013-09-30 2015-04-13 富士フイルム株式会社 金属酸化物膜の製造方法、金属酸化物膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110037220A (ko) * 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
KR102122517B1 (ko) * 2012-12-17 2020-06-12 엘지디스플레이 주식회사 유기발광 표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015070211A (ja) * 2013-09-30 2015-04-13 富士フイルム株式会社 金属酸化物膜の製造方法、金属酸化物膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ

Also Published As

Publication number Publication date
KR20170026720A (ko) 2017-03-09

Similar Documents

Publication Publication Date Title
US10886359B2 (en) Organic light emitting display device including an organic light emitting diode connected to connection electrodes
CN107004682B (zh) 显示器背板以及包括该显示器背板的显示器
CN107078135B (zh) 半导体装置、tft背板、显示器及其制造方法
US9412799B2 (en) Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
KR20200029103A (ko) 디스플레이 장치
WO2016184010A1 (zh) Oled阵列基板、显示面板和显示装置
US20130146866A1 (en) Circuit board, display device, and method for producing circuit board
US8089445B2 (en) Display apparatus
WO2016165189A1 (zh) Tft布局结构
EP2889913B1 (en) Organic light emitting display device
JP2019049590A (ja) アクティブマトリクス基板およびデマルチプレクサ回路
JP6031652B2 (ja) 表示装置及び電子機器
US10147360B2 (en) Rugged display device architecture
US9484466B2 (en) Thin film transistor
KR20230025508A (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
CN102592532A (zh) 有机电致发光显示单元和电子设备
KR102402602B1 (ko) 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인
KR102514895B1 (ko) 표시 장치
US8476628B2 (en) Device using oxide semiconductor, display device, and electronic apparatus
US11366557B2 (en) Array substrate and manufacturing method therefor, driving method, and touch display apparatus
US9673334B2 (en) Low temperature poly silicon thin film transistors (LTPS TFTs) and TFT substrates
JP6131289B2 (ja) 表示装置
TWI748818B (zh) 顯示裝置
US20230076003A1 (en) Thin film transistor and display apparatus comprising the same
KR20060100824A (ko) 표시 장치 및 그 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant