KR102503847B1 - 표시장치 - Google Patents

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Abstract

봉지막을 이루는 무기막에 크랙이 발생하는 것을 방지할 수 있고, 잔막이 발생하는 것을 방지할 수 있는 표시 장치를 제공한다. 본 발명의 일 실시예에 따른 표시 장치는 화소들이 배치된 표시 영역, 및 표시 영역에 인접하여 배치된 비표시 영역을 포함하는 기판, 표시 영역을 덮으며, 제1 무기막, 제2 무기막 및 제1 무기막과 제2 무기막 사이에 배치되는 유기막을 포함하는 봉지막, 비표시 영역에 배치되고, 봉지막의 유기막과 마주보는 제1 측면과 제1 측면의 반대측면인 제2 측면을 포함하는 제1 댐, 및 제1 댐 상에 패턴 형성된 금속 패턴을 포함한다. 제2 측면은 제1 측면보다 작은 경사를 가진다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다.
표시장치들 중에서 유기발광표시장치는 자체발광형으로서, 액정표시장치(LCD)에 비해 시야각, 대조비 등이 우수하며, 별도의 백라이트가 필요하지 않아 경량 박형이 가능하며, 소비전력이 유리한 장점이 있다. 또한, 유기발광표시장치는 직류 저전압 구동이 가능하고, 응답속도가 빠르며, 특히 제조비용이 저렴한 장점이 있다.
다만, 유기발광표시장치는 화소들 각각에 유기발광소자를 포함하는데, 유기발광소자가 외부의 수분, 산소와 같은 외적 요인에 의해 쉽게 열화가 일어나는 단점이 있다. 이를 방지하기 위하여, 유기발광표시장치는 외부의 수분, 산소가 유기발광소자에 침투되지 않도록 봉지막을 형성한다.
봉지막은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함함으로써, 유기발광층과 전극에 산소 또는 수분이 침투되는 것을 방지한다. 이때, 적어도 하나의 유기막은 일반적으로 폴리머(polymer)로 구성되며, 액상 형태로 기판 상에 도포된 후 경화 공정을 거쳐 형성된다. 이러한 유기막은 경화 공정 전까지 유동성이 있기 때문에 봉지막을 형성하고자 하는 영역 밖으로 흘러넘치는 경우가 발생할 수 있다. 이러한 문제점을 해결하기 위하여, 최근에는 유기발광소자의 외곽을 따라 유기막의 흐름을 차단하는 댐을 형성하고 있다.
한편, 이와 같이 댐을 형성하는 경우, 유기발광표시장치는 댐에 의하여 단차가 발생하여 증착하고자 하는 표면이 평탄하지 않게 되고, 이에 따라, 댐 상에 다른 층을 증착하는 경우 아래와 같은 문제점이 발생한다.
먼저, 댐 상에 봉지막을 이루는 무기막을 증착하는 경우, 무기막은 두께를 일정하게 형성하는 것이 어렵다는 문제가 있다. 특히, 기판과 댐이 접하는 영역에서 무기막의 두께가 더욱 얇게 형성되어 크랙이 발생할 수 있다. 크랙은 외부 충격에 의해 무기막을 따라 내부로 전파될 수 있고, 전파된 크랙을 통해 유입된 수분 및 산소는 흑점 및 흑선 얼룩을 유발한다는 문제가 있다.
또한, 댐 상에 금속 패턴들을 포토 레지스트 패턴을 이용한 공정을 통해 형성하는 경우, 금속 패턴들은 제거되어야 하는 영역의 금속이 제대로 제거되지 못하고 잔막으로 남는다는 문제가 있다.
본 발명은 잔막이 발생하는 것을 방지할 수 있는 표시 장치와 그의 제조 방법을 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 봉지막을 이루는 무기막에 크랙이 발생하는 것을 방지할 수 있는 표시 장치와 그의 제조 방법을 제공하는 것을 다른 기술적 과제로 한다.
본 발명의 일 실시예에 따른 표시 장치는 화소들이 배치된 표시 영역, 및 표시 영역에 인접하여 배치된 비표시 영역을 포함하는 기판, 표시 영역을 덮으며, 제1 무기막, 제2 무기막 및 제1 무기막과 제2 무기막 사이에 배치되는 유기막을 포함하는 봉지막, 비표시 영역에 배치되고, 봉지막의 유기막과 마주보는 제1 측면과 제1 측면의 반대측면인 제2 측면을 포함하는 제1 댐, 및 제1 댐 상에 패턴 형성된 금속 패턴을 포함한다. 제2 측면은 제1 측면보다 작은 경사를 가진다.
본 발명의 실시예는 봉지층 상에 터치 센싱층을 직접 형성함으로써, 제1 기판과 제2 기판을 합착시 정렬할 필요가 없다.
또한, 본 발명의 실시예는 댐을 적어도 하나의 측면이 경사를 가지도록 형성함으로써 댐에 의한 단차를 완화시킬 수 있다. 이를 통해, 본 발명의 실시예는 댐 상에 형성되는 구성들이 보다 평탄한 표면에 형성될 수 있도록 한다.
또한, 본 발명의 실시예는 댐 상에 형성되는 무기막이 일정 두께로 형성될 수 있도록 한다. 이에 따라, 크랙이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예는 댐 상에 금속 패턴들, 예컨대, 제1 터치 라인 또는 제2 터치 라인 형성시 잔막이 남는 것을 방지할 수 있다.
또한, 본 발명의 실시예는 댐의 제1 측면 및 제2 측면의 경사를 다르게 형성함으로써 댐의 단차를 완화시키는 동시에 베젤을 최소화시키는 최적화된 구조를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3은 도 1의 표시패널의 일 측을 개략적으로 보여주는 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 제1 기판을 개략적으로 보여주는 평면도이다.
도 5는 도 4의 제1 기판에 배치되는 터치 센싱층을 보여주는 평면도이다.
도 6은 도 5의 I-I'의 일 예를 보여주는 단면도이다.
도 7은 댐의 일 실시예를 보여주는 단면도이다.
도 8은 댐의 다른 실시예를 보여주는 단면도이다.
도 9는 댐의 또 다른 실시예를 보여주는 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 제1 기판을 개략적으로 보여주는 평면도이다.
도 11은 도 10의 제1 기판에 배치되는 터치 센싱층을 보여주는 평면도이다.
도 12는 도 10의 II-II'의 일 예를 보여주는 단면도이다.
도 13은 제1 및 제2 댐의 일 실시예를 보여주는 단면도이다.
도 14는 제1 및 제2 댐의 다른 실시예를 보여주는 단면도이다.
도 15는 제1 및 제2 댐의 또 다른 실시예를 보여주는 단면도이다.
도 16은 본 발명의 제1 실시 예에 따른 표시장치의 제조방법을 설명하기 위한 흐름도이다.
도 17a 내지 도 17e는 본 발명의 제1 실시 예에 따른 표시장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시패널(110), 스캔 구동부(120), 데이터 구동부(130), 타이밍 콘트롤러(160), 호스트 시스템(170), 터치 구동부(180), 및 터치 좌표 산출부(190)를 포함한다.
본 발명의 실시 예에 따른 터치 스크린 일체형 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display: FED), 플라즈마 표시장치(Plasma Display Panel, PDP), 유기발광 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시장치(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시 예에서, 본 발명의 실시 예에 따른 터치 스크린 일체형 표시장치가 유기발광 표시장치로 구현된 것을 중심으로 설명하지만, 이에 한정되지 않음에 주의하여야 한다.
표시패널(110)은 화소(P)들이 마련되어 화상을 표시하는 영역인 표시영역을 포함한다. 표시패널(110)에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수)과 스캔 라인들(S1~Sn, n은 2 이상의 양의 정수)이 형성된다. 데이터 라인들(D1~Dm)은 스캔 라인들(S1~Sn)과 교차되도록 형성될 수 있다. 화소(P)들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 형성될 수 있다.
표시패널(110)의 화소(P)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나와 스캔 라인들(S1~Sn) 중 어느 하나에 접속될 수 있다. 표시패널(110)의 화소(P)들 각각은 게이트 전극에 인가된 데이터 전압에 따라 드레인-소스간 전류를 조정하는 구동 트랜지스터(transistor), 스캔 라인의 스캔신호에 의해 턴-온되어 데이터 라인의 데이터 전압을 구동 트랜지스터의 게이트 전극에 공급하는 스캔 트랜지스터, 구동 트랜지스터의 드레인-소스간 전류에 따라 발광하는 유기발광다이오드(organic light emitting diode), 및 상기 구동 트랜지스터의 게이트 전극의 전압을 저장하기 위한 커패시터(capacitor)를 포함할 수 있다. 이로 인해, 화소(P)들 각각은 유기발광다이오드에 공급되는 전류에 따라 발광할 수 있다.
스캔 구동부(120)는 타이밍 콘트롤러(160)로부터 스캔 제어신호(GCS)를 입력받는다. 스캔 구동부(120)는 스캔 제어신호(GCS)에 따라 스캔 신호들을 스캔 라인들(S1~Sn)에 공급한다.
스캔 구동부(120)는 표시패널(110)의 표시영역의 일측 또는 양측 바깥쪽의 비표시영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부(120)는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(110)의 표시영역의 일측 또는 양측 바깥쪽의 비표시영역에 부착될 수도 있다.
데이터 구동부(130)는 타이밍 콘트롤러(160)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받는다. 데이터 구동부(130)는 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 정극성/부극성 데이터 전압으로 변환하여 데이터 라인들에 공급한다. 즉, 스캔 구동부(120)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소들이 선택되며, 선택된 화소들에 데이터 전압들이 공급된다.
데이터 구동부(130)는 도 1과 같이 복수의 소스 드라이브 IC(131)들을 포함할 수 있다. 복수의 소스 드라이브 IC(131)들 각각은 COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(140)에 실장될 수 있다. 연성필름(140)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 표시패널(110)의 비표시영역에 마련된 패드들 상에 부착되며, 이로 인해 복수의 소스 드라이브 IC(131)들은 패드들에 연결될 수 있다.
회로보드(150)는 연성필름(140)들에 부착될 수 있다. 회로보드(150)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(150)에는 타이밍 제어부(160)가 실장될 수 있다. 회로보드(150)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 콘트롤러(160)는 호스트 시스템(170)으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical synchronization signal), 수평동기신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함할 수 있다. 수직동기신호는 1 프레임 기간을 정의하는 신호이다. 수평동기신호는 표시패널(DIS)의 1 수평 라인의 화소들에 데이터 전압들을 공급하는데 필요한 1 수평기간을 정의하는 신호이다. 데이터 인에이블 신호는 유효한 데이터가 입력되는 기간을 정의하는 신호이다. 도트 클럭은 소정의 짧은 주기로 반복되는 신호이다.
타이밍 콘트롤러(160)는 스캔 구동부(120)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위해, 타이밍 신호들에 기초하여 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)와 스캔 구동부(120)의 동작 타이밍을 제어하기 위한 스캔 제어신호(GCS)를 발생한다. 타이밍 콘트롤러(160)는 스캔 구동부(120)에 스캔 제어신호(GCS)를 출력하고, 데이터 구동부(130)에 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 출력한다.
호스트 시스템(170)은 네비게이션 시스템, 셋톱박스, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 방송 수신기, 폰 시스템(Phone system) 등으로 구현될 수 있다. 호스트 시스템(170)은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터(DATA)를 표시패널(110)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템(170)는 디지털 비디오 데이터(DATA)와 타이밍 신호들을 타이밍 콘트롤러(160)로 전송한다.
표시패널(110)에는 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn) 이외에 제1 및 제2 터치 전극들이 형성될 수 있다. 제1 터치 전극들은 제2 터치 전극들과 교차되도록 형성될 수 있다. 제1 터치 전극들은 제1 터치 라인들(T1~Tj, j는 2 이상의 양의 정수)을 통해 제1 터치 구동부(181)에 연결될 수 있다. 제2 터치 전극들은 제2 터치 라인들(R1~Ri, i는 2 이상의 양의 정수)을 통해 제2 터치 구동부(182)에 연결될 수 있다. 제1 터치 전극들과 제2 터치 전극들의 교차부들 각각에는 터치 센서가 형성될 수 있다. 본 발명의 실시예에서 터치 센서가 상호 용량(mutual capacitance)으로 구현된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 제1 및 제2 터치 전극들에 대한 자세한 설명은 도 5를 결부하여 후술한다.
터치 구동부(180)는 제1 터치 라인들(T1~Tj)을 통해 제1 터치 전극들에 구동펄스를 공급하고 제2 터치 라인들(R1~Ri)을 통해 터치 센서들 각각의 차지 변화량을 센싱한다. 즉, 도 2에서는 제1 터치 라인들(T1~Tj)이 구동 펄스를 공급하는 Tx 라인들이고, 제2 터치 라인들(R1~Ri)이 터치 센서들 각각의 차지 변화량을 센싱하는 Rx 라인들인 것을 중심으로 설명하였다.
터치 구동부(40)는 제1 터치 구동부(181), 제2 터치 구동부(182), 및 터치 콘트롤러(183)를 포함한다. 제1 터치 구동부(181), 제2 터치 구동부(182), 및 터치 콘트롤러(183)는 하나의 ROIC(Read-out IC) 내에 집적될 수 있다.
제1 터치 구동부(181)는 터치 콘트롤러(183)의 제어 하에 구동펄스를 출력할 제1 터치 라인을 선택하고, 선택된 제1 터치 라인에 구동펄스를 공급한다. 예를 들어, 제1 터치 구동부(181)는 제1 터치 라인들(T1~Tj)에 순차적으로 구동펄스들을 공급할 수 있다.
제2 터치 구동부(182)는 터치 콘트롤러(183)의 제어 하에 터치 센서들의 차지 변화량들을 수신할 제2 터치 라인들을 선택하고, 선택된 제2 터치 라인들을 통해 터치 센서들의 차지 변화량들을 수신한다. 제2 터치 구동부(182)는 제2 터치 라인들(R1~Ri)을 통해 수신된 터치 센서들의 차지 변화량들을 샘플링하여 디지털 데이터인 터치 로우 데이터(touch raw data, TRD)로 변환한다.
터치 콘트롤러(183)는 제1 터치 구동부(181)에서 구동펄스가 출력될 제1 터치 라인을 설정하기 위한 Tx 셋업 신호와, 제2 터치 구동부(182)에서 터치 센서 전압을 수신할 제2 터치 라인을 설정하기 위한 Rx 셋업 신호를 발생할 수 있다. 또한, 터치 콘트롤러(183)는 제1 터치 구동부(181)와 제2 터치 구동부(182)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
터치 좌표 산출부(190)는 터치 구동부(180)로부터 터치 로우 데이터(TRD)를 입력받는다. 터치 좌표 산출부(190)는 터치 좌표 산출방법에 따라 터치 좌표(들)를 산출하고, 터치 좌표(들)의 정보를 포함하는 터치 좌표 데이터(HIDxy)를 호스트 시스템(170)으로 출력한다.
터치 좌표 산출부(190)는 MCU(Micro Controller Unit, MCU)로 구현될 수 있다. 호스트 시스템(170)은 터치 좌표 산출부(190)로부터 입력되는 터치 좌표 데이터(HIDxy)를 분석하여 사용자에 의해 터치가 발생한 좌표와 연계된 응용 프로그램(application program)을 실행한다. 호스트 시스템(170)은 실행된 응용 프로그램에 따라 디지털 비디오 데이터(DATA)와 타이밍 신호들을 타이밍 콘트롤러(160)로 전송한다.
터치 구동부(180)는 소스 드라이브 IC(131)들에 포함되거나 또는 별도의 구동 칩으로 제작되어 회로 보드(150) 상에 실장될 수 있다. 또한, 터치 좌표 산출부(190)는 구동 칩으로 제작되어 회로 보드(150) 상에 실장될 수 있다.
도 3은 도 1의 표시패널의 일 측을 개략적으로 보여주는 단면도이다.
도 3을 참조하면, 표시패널(110)은 제1 기판(111), 제2 기판(112), 제1 및 제2 기판들(111, 112) 사이에 배치된 박막 트랜지스터층(10), 유기발광소자층(20), 봉지층(30), 및 터치 센싱층(40)을 포함할 수 있다.
제1 기판(111)은 플라스틱 필름 또는 유리 기판일 수 있다.
제1 기판(111) 상에는 박막 트랜지스터층(10)이 형성된다. 박막 트랜지스터층(10)은 스캔 라인들, 데이터 라인들, 및 박막 트랜지스터들을 포함할 수 있다. 박막 트랜지스터들 각각은 게이트 전극, 반도체층, 소스 및 드레인 전극들을 포함한다. 스캔 구동부가 GIP(gate driver in panel) 방식으로 형성되는 경우, 스캔 구동부는 박막 트랜지스터층(10)와 함께 형성될 수 있다.
박막 트랜지스터층(10) 상에는 유기발광소자층(20)이 형성된다. 유기발광소자층(20)은 제1 전극들, 유기발광층, 제2 전극, 및 뱅크들을 포함한다. 유기발광층들 각각은 정공 수송층(hole transporting layer), 발광층(organic light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극과 제2 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동되며, 발광층에서 서로 결합하여 발광하게 된다. 유기발광소자층(20)이 형성된 영역에는 화소들이 마련되므로, 유기발광소자층(20)이 형성된 영역은 표시영역으로 정의될 수 있다. 표시영역의 주변 영역은 비표시영역으로 정의될 수 있다.
유기발광소자층(20) 상에는 봉지층(30)이 형성된다. 봉지층(30)은 유기발광소자층(20)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 봉지층(30)은 적어도 하나의 무기막을 포함할 수 있다.
봉지층(30) 상에는 터치 센싱층(40)이 형성된다. 터치 센싱층(40)은 사용자의 터치를 센싱하기 위한 제1 및 제2 터치 전극들을 포함하고, 제1 터치 전극들을 전기적으로 연결하거나 제2 터치 전극들을 전기적으로 연결하는 브리지 전극들을 포함할 수 있다.
이하에서는 도 4 내지 도 9를 참조하여 본 발명의 제1 실시예에 따른 봉지층(30) 및 터치 센싱층(40)에 대하여 보다 구체적으로 설명하도록 한다.
제1 실시예
도 4는 본 발명의 제1 실시예에 따른 제1 기판을 개략적으로 보여주는 평면도이고, 도 5는 도 4의 제1 기판에 배치되는 터치 센싱층을 보여주는 평면도이다. 도 6은 도 5의 I-I'의 일 예를 보여주는 단면도이고, 도 7 내지 도 9는 댐의 다양한 실시예를 보여주는 단면도들이다.
도 4 내지 도 6을 참조하면, 제1 기판(111)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분되며, 비표시 영역(NDA)에는 패드(PAD)들이 형성되는 패드 영역(PA) 및 댐(DAM)이 형성될 수 있다.
제1 기판(11)의 표시 영역(DA)에는 박막 트랜지스터층(10) 및 유기발광소자층(20)이 형성된다.
박막 트랜지스터층(10)은 박막 트랜지스터(210)들, 게이트 절연막(220), 층간 절연막(230), 보호막(240), 및 평탄화막(250)을 포함한다.
제1 기판(111)의 일면 상에는 버퍼막이 형성된다. 버퍼막은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(210)들과 유기발광소자(260)들을 보호하기 위해 제1 기판(111)의 일면 상에 형성된다. 제1 기판(111)의 일면은 제2 기판(112)과 마주보는 면일 수 있다. 버퍼막은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 생략될 수 있다.
버퍼막 상에는 박막 트랜지스터(210)가 형성된다. 박막 트랜지스터(210)는 액티브층(211), 게이트전극(212), 소스전극(213) 및 드레인전극(214)을 포함한다. 도 6에서는 박막 트랜지스터(210)가 게이트전극(212)이 액티브층(211)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 박막 트랜지스터(210)들은 게이트전극(212)이 액티브층(211)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트전극(212)이 액티브층(211)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
버퍼막 상에는 액티브층(211)이 형성된다. 액티브층(211)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 버퍼막과 액티브층(211) 사이에는 액티브층(211)으로 입사되는 외부광을 차단하기 위한 차광층이 형성될 수 있다.
액티브층(211) 상에는 게이트 절연막(220)이 형성될 수 있다. 게이트 절연막(220)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(220) 상에는 게이트전극(212)과 게이트 라인이 형성될 수 있다. 게이트전극(212)과 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트전극(212)과 게이트 라인 상에는 층간 절연막(230)이 형성될 수 있다. 층간 절연막(230)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(230) 상에는 소스전극(213), 드레인전극(214), 및 데이터 라인이 형성될 수 있다. 소스전극(213)과 드레인 전극(214) 각각은 게이트 절연막(220)과 층간 절연막(230)을 관통하는 콘택홀을 통해 액티브층(211)에 접속될 수 있다. 소스전극(213), 드레인전극(214), 및 데이터 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스전극(213), 드레인전극(214), 및 데이터 라인 상에는 박막 트랜지스터(210)를 절연하기 위한 보호막(240)이 형성될 수 있다. 보호막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
보호막(240) 상에는 박막 트랜지스터(210)로 인한 단차를 평탄하게 하기 위한 평탄화막(250)이 형성될 수 있다. 평탄화막(250)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
박막 트랜지스터층(10) 상에는 유기발광소자층(20)이 형성된다. 유기발광소자층(20)은 유기발광소자(260)들과 뱅크(270)를 포함한다.
유기발광소자(260)와 뱅크(270)는 평탄화막(250) 상에 형성된다. 유기발광소자는 제1 전극(261), 유기발광층(262), 및 제2 전극(263)을 포함한다. 제1 전극(261)은 애노드 전극이고, 제2 전극(263)은 캐소드 전극일 수 있다.
제1 전극(261)은 평탄화막(250) 상에 형성될 수 있다. 제1 전극(261)은 보호막(240)과 평탄화막(250)을 관통하는 콘택홀을 통해 박막 트랜지스터(210)의 소스전극(223)에 접속된다. 제1 전극(261)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(270)는 화소들(P)을 구획하기 위해 평탄화막(250) 상에서 제1 전극(261)의 가장자리를 덮도록 형성될 수 있다. 즉, 뱅크(270)는 화소들(P)을 정의하는 화소 정의막으로서 역할을 한다. 뱅크(270)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 전극(261)과 뱅크(270) 상에는 유기발광층(262)이 형성된다. 유기발광층(262)은 정공 수송층(hole transporting layer), 적어도 하나의 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 전극(261)과 제2 전극(263)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
유기발광층(262)은 백색 광을 발광하는 백색 발광층으로 이루어질 수 있다. 이 경우, 제1 전극(261)과 뱅크(270)를 덮도록 형성될 수 있다. 이 경우, 제2 기판(112) 상에는 컬러필터(미도시)가 형성될 수 있다.
또는, 유기발광층(262)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 또는 청색 광을 발광하는 청색 발광층으로 이루어질 수 있다. 이 경우, 유기발광층(262)는 제1 전극(261)에 대응되는 영역에 형성될 수 있으며, 제2 기판(112) 상에는 컬러필터가 형성되지 않을 수 있다.
제2 전극(263)은 유기발광층(262) 상에 형성된다. 유기발광표시장치가 상부 발광(top emission) 구조로 형성되는 경우, 제2 전극(263)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(263) 상에는 캡핑층(capping layer)이 형성될 수 있다.
유기발광소자층(20) 상에는 봉지층(30)이 제1 기판(111)의 표시 영역(DA)은 물론 비표시 영역(NDA)까지 형성된다. 봉지층(30)은 봉지막(280) 및 댐(DAM)을 포함한다.
봉지막(280)은 유기발광층(262)과 제2 전극(263)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 봉지막(280)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지막(280)은 제1 무기막(281), 유기막(282), 및 제2 무기막(283)를 포함할 수 있다.
제2 전극(263) 상에는 제1 무기막(281)이 배치될 수 있다. 제1 무기막(281)은 제2 전극(263)을 덮도록 형성될 수 있다. 제1 무기막(281) 상에는 유기막(282)이 배치될 수 있다. 유기막(282)은 이물들(particles)이 제1 무기막(281)을 뚫고 유기발광층(262)과 제2 전극(263)에 투입되는 것을 방지하기 위해 충분한 두께로 형성될 수 있다. 유기막(282) 상에는 제2 무기막(283)이 배치될 수 있다. 제2 무기막(283)은 유기막(282)을 덮도록 형성될 수 있다.
제1 및 제2 무기막들(281, 283) 각각은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 유기막(282)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 또는 폴리이미드 수지(polyimide resin)로 형성될 수 있다.
댐(DAM)은 비표시 영역(NDA)에 배치되어 봉지막(280)을 구성하는 유기막(282)의 흐름을 차단한다. 보다 구체적으로, 댐(DAM)은 표시 영역(DA)의 외곽을 둘러싸도록 형성되어 봉지막(280)을 구성하는 유기막(282)의 흐름을 차단할 수 있다. 또한, 댐(DAM)은 표시 영역(DA)와 패드 영역(PA) 사이에 배치되어 봉지막(280)을 구성하는 유기막(282)이 패드 영역(PA)을 침범하지 못하도록 유기막(282)의 흐름을 차단할 수 있다. 이를 통해, 댐(DAM)은 유기막(282)이 표시장치의 외부로 노출되거나 패드 영역(PA)을 침범하는 것을 방지할 수 있다.
이러한 댐(DAM)은 유기막(282)을 마주보는 제1 측면(S1) 및 제1 측면(S1)의 반대 측면인 제2 측면(S2)을 포함하며, 제1 측면(S1) 및 제2 측면(S2) 중 적어도 하나가 90도 보다 작은 경사를 가지는 것을 특징으로 한다.
댐(DAM)의 제1 측면(S1) 및 제2 측면(S2)은 도 7에 도시된 바와 같이 동일한 경사를 가질 수 있으나, 이에 한정되지 않는다. 댐(DAM)의 제1 측면(S1) 및 제2 측면(S2)은 도 8 및 도 9에 도시된 바와 같이 서로 다른 경사를 가질 수도 있다.
댐(DAM)의 제2 측면(S2)은 90도보다 작은 경사(θ2)를 가질 수 있고, 바람직하게는 45도보다 작은 경사를 가질 수 있다. 댐(DAM)은 제2 측면(S2)을 경사지게 형성함으로써 단차를 완화시킬 수 있다. 이에 따라, 본원발명은 제2 무기막(283) 및 금속 패턴들을 댐(DAM) 상에 형성할 때 보다 평탄한 표면을 제공할 수 있다. 이에 따라, 본원발명은 제2 무기막(283)의 두께를 일정하게 형성할 수 있고, 댐(DAM)과 보호막(240)이 접하는 영역에서 단차에 의하여 크랙이 발생하는 것을 방지할 수 있다. 또한, 본원발명은 댐(DAM) 상에 금속패턴을 형성할 때 제거되어야 하는 영역의 금속이 제대로 제거되지 못하고 잔막으로 남는 것을 방지할 수 있다.
댐(DAM)의 제1 측면(S1)은 도 7에 도시된 바와 같이 제2 측면(S2)과 동일한 경사(θ1)를 가질 수 있다. 이때, 댐(DAM)의 제1 측면(S1)은 90도보다 작은 경사를 가질 수 있고, 바람직하게는 45도보다 작은 경사를 가질 수 있다.
반면, 댐(DAM)의 제1 측면(S1)은 도 9에 도시된 바와 같이 제2 측면(S2)과 다른 경사(θ1)를 가질 수 있다. 이때, 댐(DAM)의 제1 측면(S1)은 제2 측면(S2) 보다 큰 경사(θ1)를 가질 수 있으며, 90도와 같거나 작은 경사를 가질 수 있다. 댐(DAM)의 제1 측면(S1)은 봉지막(280)을 이루는 유기막(282)에 의하여 덮여져 있으므로, 제2 무기막(283)과 금속 패턴들이 댐(DAM)의 제1 측면(S1)을 따라 형성되지 않는다. 즉, 댐(DAM)의 제1 측면(S1)과 보호막(240)이 접하는 영역에는 유기막(282)이 형성되어 단차를 완화 시켜준다. 이에 따라, 댐(DAM)의 제1 측면(S1)은 90도 경사를 가질 수 있으며, 90도보다 작은 경사를 가질 수도 있다. 다만, 댐(DAM)과 표시 영역(DA) 사이의 거리를 최소화시켜서 베젤을 최소화시키기 위하여, 댐(DAM)의 제1 측면(S1)은 제2 측면(S2)보다 큰 경사, 예컨대 90도를 가질 수 있다.
이러한 댐(DAM)은 화소(P)의 평탄화막(250) 또는 뱅크(270)와 동시에 형성될 수 있으며, 평탄화막(250) 또는 뱅크(270)와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 댐(DAM)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
한편, 도 6에서는 댐(DAM)이 제1 무기막(281)에 의하여 덮이지 않도록 도시하고 있으나, 이에 한정되지 않는다. 제1 무기막(281)은 표시 영역(DA)을 덮는다면 댐(DAM)을 덮도록 형성될 수도 있다.
봉지층(30) 상에는 터치 센싱층(40)이 형성된다. 터치 센싱층(40)은 버퍼층(290), 제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 브리지 전극(BE)들, 절연막(310) 및 패시베이션막(320)을 포함한다.
봉지층(30) 상에는 버퍼층(290)이 형성된다. 버퍼층(290)은 표시 영역(DA) 및 비표시 영역(NDA)에서 패드(PAD)가 노출되도록 형성된다. 이러한 버퍼층(290)은 댐(DAM)을 덮도록 형성된다. 이러한 버퍼층(290)은 생략될 수도 있다.
버퍼층(290) 상에는 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들이 표시 영역(DA)에 형성된다. 제1 터치 전극(TE)들은 제1 방향(y축 방향)으로 배치되어 서로 연결되며, 제2 터치 전극(RE)들은 제2 방향(x축 방향)으로 배치되어 서로 연결된다. 제1 방향(y축 방향)은 스캔 라인들(S1~Sn)과 나란한 방향이고, 제2 방향(x축 방향)은 데이터 라인들(D1~Dm)과 나란한 방향일 수 있다. 또는, 제1 방향(y축 방향)은 데이터 라인들(D1~Dm)과 나란한 방향이고, 제2 방향(x축 방향)은 스캔 라인들(S1~Sn)과 나란한 방향일 수 있다.
제1 방향(y축 방향)으로 연결된 제1 터치 전극(TE)들 각각은 제2 방향(x축 방향)으로 이웃하는 제1 터치 전극(TE)들과 전기적으로 절연된다. 제2 방향(x축 방향)으로 연결된 제2 터치 전극(RE)들 각각은 제1 방향(y축 방향)으로 이웃하는 제2 터치 전극(RE)들과 전기적으로 절연된다.
이로 인해, 제1 터치 전극(TE)과 제2 터치 전극(RE)의 교차 영역에는 터치 센서에 해당하는 상호 용량(mutual capacitance)이 형성될 수 있다.
제1 방향(y축 방향)으로 서로 연결된 제1 터치 전극들(TE) 중 일 측 끝에 배치된 제1 터치 전극(TE)은 비표시 영역(NDA)에서 제1 터치 라인(TL)과 연결될 수 있다. 제1 터치 라인(TL)은 제1 터치 전극(TE)에서 연장되어 패드 영역(PA)까지 패턴 형성될 수 있다. 제1 터치 라인(TL)은 패드 영역(PA)에서 패드(PAD)와 접속하여 패드(PAD)를 통해 제1 터치 구동부(181)에 연결될 수 있다. 따라서, 제1 방향(y축 방향)으로 서로 연결된 제1 터치 전극(TE)들은 제1 터치 라인(TL)을 통해 제1 터치 구동부(181)로부터 구동펄스를 입력받을 수 있다.
제2 방향(x축 방향)으로 서로 연결된 제2 터치 전극(RE)들 중 일 측 끝에 배치된 제2 터치 전극(RE)은 비표시 영역(NDA)에서 제2 터치 라인(RL)과 연결될 수 있다. 제2 터치 라인(RL)은 제2 터치 전극(RE)에서 연장되어 패드 영역(PA)까지 패턴 형성될 수 있다. 제2 터치 라인(RL)은 패드 영역(PA)에서 패드(PAD)와 접속하여 패드(PAD)를 통해 제2 터치 구동부(182)에 연결될 수 있다. 따라서, 제2 터치 구동부(182)는 제2 방향(x축 방향)으로 서로 연결된 제2 터치 전극(RE)들의 터치 센서들의 차지 변화량들을 입력받을 수 있다.
제1 터치 전극(TE)들 및 제2 터치 전극(RE)들 상에는 절연막(310)이 형성된다. 제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 제1 터치 라인(TL)들 및 제2 터치 라인(TL)들은 동일한 층에 배치될 수 있다. 절연막(310)은 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들 상에 배치될 뿐만 아니라 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들 사이에 배치될 수도 있다. 제1 터치 전극(TE)들 각각은 절연막(310)에 의해 제2 터치 전극(RE)들 각각과 절연될 수 있다.
절연막(310) 상에는 브리지 전극(BE)이 형성된다. 제1 터치 전극(TE)들과 제2 터치 전극(RE)들이 그들의 교차 영역들에서 서로 단락되는 것을 방지하기 위해, 제1 방향(y축 방향)으로 서로 인접한 제1 터치 전극(TE)들은 브리지 전극(BE)을 통해 전기적으로 연결될 수 있다. 브리지 전극(BE)은 제1 및 제2 터치 전극들(TE, RE)과 서로 다른 층에 배치되며, 콘택홀(CT)들을 통해 서로 인접한 제1 터치 전극(TE)들에 접속될 수 있다. 브리지 전극(BE)은 제2 터치 전극(RE)과 교차될 수 있다.
이때, 콘택홀(CT)들은 절연막(310)을 관통하여 형성될 수 있다. 브리지 전극(BE)은 절연막(310)에 형성되어 인접한 2개의 제1 터치 전극(TE)들을 노출시키는 2개의 관통홀(CT)들을 통해 인접한 2개의 제1 터치 전극(TE)들과 접속되고, 상기 2개의 관통홀(CT)을 연결한다. 이에 따라, 브리지 전극(BE)은 절연막(310) 상에 배치된다.
절연막(310) 및 브리지 전극(BE) 상에는 패시베이션막(320)이 형성된다. 패시베이션막(320)은 외부로부터 유해한 환경을 차단하여 표시 장치의 특성의 안정화를 유지한다.
본 발명의 실시예는 봉지층(30) 상에 터치 센싱층(40)을 직접 형성함으로써 제1 기판(111)과 제2 기판(112)을 합착시 정렬할 필요가 없다.
본원발명은 상술한 바와 같이 적어도 하나의 측면이 경사를 가진 댐(DAM)을 형성함으로써 댐(DAM)에 의한 단차를 완화시킨다. 이를 통해, 본원발명은 댐(DAM) 상에 형성되는 제2 무기막(283)이 일정 두께로 형성되도록 하고, 크랙이 발생하는 것을 방지할 수 있다. 또한, 본원발명은 댐(DAM) 상에 금속 패턴들, 예컨대, 제1 터치 라인(TL) 또는 제2 터치 라인(RL) 형성시 잔막이 남는 것을 방지할 수 있다.
또한, 본원발명은 댐(DAM)의 제1 측면(S1) 및 제2 측면(S2)의 경사를 다르게 형성할 수 있다. 댐(DAM)의 제1 측면(S1)은 유기막(282)에 의하여 단차가 완화되므로, 경사를 크게 형성함으로써 댐(DAM)과 표시 영역(DA) 간의 거리를 최소화시킬 수 있다. 한편, 댐(DAM)의 제2 측면(S2)은 경사를 작게 형성함으로써 댐(DAM)의 단차를 최대한 완화시킬 수 있다. 이를 통해, 댐(DAM)의 단차를 완화시키는 동시에 베젤을 최소화시키는 최적화된 구조를 구현할 수 있다.
제2 실시예
도 10은 본 발명의 제2 실시예에 따른 제1 기판을 개략적으로 보여주는 평면도이고, 도 11은 도 10의 제1 기판에 배치되는 터치 센싱층을 보여주는 평면도이다. 도 12는 도 10의 II-II'의 일 예를 보여주는 단면도이고, 도 13 내지 도 15는 댐의 다양한 실시예를 보여주는 단면도들이다.
도 10 내지 도 15을 참조하면, 제1 기판(111)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분되며, 비표시 영역(NDA)에는 패드(PAD)들이 형성되는 패드 영역(PA), 제1 댐(DAM1) 및 제2 댐(DAM2 )이 형성될 수 있다.
제1 기판(11)의 표시 영역(DA)에는 박막 트랜지스터층(10) 및 유기발광소자층(20)이 형성된다. 박막 트랜지스터층(10) 및 유기발광소자층(20)은 본 발명의 제1 실시예에 따른 제1 기판과 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다.
유기발광소자층(20) 상에는 봉지층(30)이 제1 기판(111)의 표시 영역(DA)은 물론 비표시 영역(NDA)까지 형성된다. 봉지층(30)은 봉지막(280), 제1 댐(DAM1) 및 제2 댐(DAM2)을 포함한다.
봉지막(280)은 유기발광층(262)과 제2 전극(263)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 봉지막(280)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지막(280)은 제1 무기막(281), 유기막(282), 및 제2 무기막(283)를 포함할 수 있다.
제2 전극(263) 상에는 제1 무기막(281)이 배치될 수 있다. 제1 무기막(281)은 제2 전극(263)을 덮도록 형성될 수 있다. 제1 무기막(281) 상에는 유기막(282)이 배치될 수 있다. 유기막(282)은 이물들(particles)이 제1 무기막(281)을 뚫고 유기발광층(262)과 제2 전극(263)에 투입되는 것을 방지하기 위해 충분한 두께로 형성될 수 있다. 유기막(282) 상에는 제2 무기막(283)이 배치될 수 있다. 제2 무기막(283)은 유기막(282)을 덮도록 형성될 수 있다.
제1 및 제2 무기막들(281, 283) 각각은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 유기막(282)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 또는 폴리이미드 수지(polyimide resin)로 형성될 수 있다.
제1 댐(DAM1) 및 제2 댐(DAM2)은 비표시 영역(NDA)에 배치되어 봉지막(280)을 구성하는 유기막(282)의 흐름을 차단한다. 보다 구체적으로, 제1 댐(DAM1)은 표시 영역(DA)의 외곽을 둘러싸도록 형성되어 봉지막(280)을 구성하는 유기막(282)의 흐름을 1차적으로 차단할 수 있다. 또한, 제1 댐(DAM1)은 표시 영역(DA)와 패드 영역(PA) 사이에 배치되어 봉지막(280)을 구성하는 유기막(282)이 패드 영역(PA)을 침범하지 못하도록 유기막(282)의 흐름을 1차적으로 차단할 수 있다.
또한, 제2 댐(DAM2)은 제1 댐(DAM1)의 외곽을 둘러싸도록 형성되어 제1 댐(DAM1)의 외곽으로 흘러 넘치는 유기막(282)을 2차적으로 차단할 수 있다. 이를 통해, 제1 댐(DAM1) 및 제2 댐(DAM2)은 유기막(282)이 표시장치의 외부로 노출되거나 패드 영역(PA)을 침범하는 것을 보다 효과적으로 차단할 수 있다.
이러한 제1 댐(DAM1)은 유기막(282)을 마주보는 제1 측면(S1) 및 제2 댐(DAM2)을 마주보는 제2 측면(S2)을 포함하고, 제1 측면(S1) 및 제2 측면(S2) 중 적어도 하나가 90도보다 작은 경사를 가진다. 제2 댐(DAM2)은 제1 댐(DAM1)을 마주보는 제3 측면(S3) 및 제3 측면(S3)의 반대측면인 제4 측면(S4)를 포함하며, 제3 측면(S3) 및 제4 측면(S4) 중 적어도 하나가 90도보다 작은 경사를 가진다.
제1 댐(DAM1)의 제1 측면(S1) 및 제2 측면(S2)은 도 13 및 도 14에 도시된 바와 같이 동일한 경사를 가질 수 있으나, 이에 한정되지 않는다. 제1 댐(DAM)의 제1 측면(S1) 및 제2 측면(S2)은 도 15에 도시된 바와 같이 서로 다른 경사를 가질 수도 있다.
제2 댐(DAM2)의 제3 측면(S3) 및 제4 측면(S4)은 도 13 및 도 15에 도시된 바와 같이 동일한 경사를 가질 수 있으나, 이에 한정되지 않는다. 제2 댐(DAM2)의 제3 측면(S3) 및 제4 측면(S4)은 도 14에 도시된 바와 같이 서로 다른 경사를 가질 수도 있다.
제1 댐(DAM1)의 제1 측면(S1) 및 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3) 및 제4 측면(S4)은 도 13에 도시된 바와 같이 동일한 경사를 가질 수 있다. 이때, 제1 댐(DAM1) 및 제2 댐(DAM2)의 단차를 효과적으로 완화시켜주기 위해서는 경사가 45도 이하인 것이 바람직하다. 한편, 제1 댐(DAM1)과 제2 댐(DAM2)은 서로 접촉하지 않는다. 제2 댐(DAM2)에 크랙이 발생하는 경우, 크랙을 통해 침투된 수분, 산소 등이 제1 댐(DAM1)으로 전파되는 것을 방지하기 위해서이다. 이에 따라, 제1 댐(DAM1)의 제1 측면(S1) 및 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3) 및 제4 측면(S4)의 경사가 모두 동일한 경우, 경사는 아래 수학식 1을 만족한다.
Figure 112022006829429-pat00001
상기 a는 제1 댐(DAM1)의 두께 또는 제2 댐(DAM2)의 두께를 나타내고, 상기 b는 제1 댐(DAM1)에서 상면과 제2 측면(S2)이 접하는 지점으로부터 제2 댐(DAM2)에서 상면과 제3 측면(S3)이 접하는 지점까지의 수평 거리를 나타내며, 상기 c는 제1 댐(DAM1)에서 상면과 제2 측면(S2)이 접하는 지점으로부터 하면과 제2 측면(S2)이 접하는 지점까지의 수평 거리를 나타낸다.
한편, 도 13에서는 제1 댐(DAM1)의 제1 측면(S1) 및 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3) 및 제4 측면(S4)의 경사가 모두 동일한 것으로 도시하고 있으나, 이에 한정되지 않는다. 제2 댐(DAM2)의 제4 측면(S4)은 도 14에 도시된 바와 같이 제1 댐(DAM1)의 제1 측면(S1) 및 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3) 보다 작은 경사(θ4)를 가지도록 형성될 수 있다.
제1 댐(DAM1)의 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3)은 서로 접촉하지 않아야 하므로, 경사의 최소값이 제한된다. 반면, 제2 댐(DAM2)의 제4 측면(S4)은 제1 댐(DAM1)의 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3)과 같은 제한이 없으며, 제2 댐(DAM2)에서 패드(PAD)까지 상대적으로 넓은 면적을 확보할 수 있다. 이에 따라, 제2 댐(DAM2)의 제4 측면(S4)은 제1 댐(DAM1)의 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3) 보다 작은 경사를 가질 수 있으며, 단차를 최대한 완화시킬 수 있다.
한편, 도 13에서는 제1 댐(DAM1)의 제1 측면(S1) 및 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3) 및 제4 측면(S4)의 경사가 모두 동일한 것으로 도시하고 있으나, 이에 한정되지 않는다. 제1 댐(DAM1)의 제1 측면(S1)은 도 15에 도시된 바와 같이 제1 댐(DAM1)의 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3) 및 제4 측면(S4) 보다 큰 경사(θ1)를 가지도록 형성될 수 있다.
제1 댐(DAM1)의 제1 측면(S1)은 봉지막(280)을 이루는 유기막(282)에 의하여 덮여져 있으므로, 제2 무기막(283)과 금속 패턴들이 제1 댐(DAM1)의 제1 측면(S1)을 따라 형성되지 않는다. 즉, 제1 댐(DAM1)의 제1 측면(S1)과 보호막(240)이 접하는 영역에서는 유기막(282)이 형성되어 유기막(282)에 의하여 단차를 완화 시켜준다. 이에 따라, 제1 댐(DAM1)의 제1 측면(S1)은 90도 경사를 가질 수 있으며, 90도보다 작은 경사를 가질 수도 있다. 제1 댐(DAM1)과 표시 영역(DA) 사이의 거리를 최소화시켜서 베젤을 최소화시키기 위하여, 제1 댐(DAM1)의 제1 측면(S1)은 제2 측면(S2)보다 큰 경사, 예컨대 90도를 가질 수 있다.
한편, 도 13 내지 도 15에서는 제1 댐(DAM1)의 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3)이 서로 동일한 각도의 경사를 가지는 것으로 도시하고 있으나, 이에 한정되지 않는다. 제1 댐(DAM1)의 제2 측면(S2)과 제2 댐(DAM2)의 제3 측면(S3)은 서로 접촉하지 않는다면 서로 다른 각도의 경사를 가질 수도 있다.
이러한 제1 댐(DAM1) 및 제2 댐(DAM2)은 화소(P)의 평탄화막(250) 또는 뱅크(270)와 동시에 형성될 수 있으며, 평탄화막(250) 또는 뱅크(270)와 같은 물질로 이루어질 수 있다. 이와 같은 경우, 댐(DAM)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
한편, 도 12에서는 제1 댐(DAM1) 및 제2 댐(DAM2)이 제1 무기막(281)에 의하여 덮이지 않도록 도시하고 있으나, 이에 한정되지 않는다. 제1 무기막(281)은 표시 영역(DA)을 덮는다면 제1 댐(DAM1) 및 제2 댐(DAM2)을 덮도록 형성될 수도 있다.
봉지층(30) 상에는 터치 센싱층(40)이 형성된다. 터치 센싱층(40)은 버퍼층(290), 제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 절연막(310) 및 패시베이션막(320)을 포함한다.
봉지층(30) 상에는 버퍼층(290)이 형성된다. 버퍼층(290)은 표시 영역(DA) 및 비표시 영역(NDA)에서 패드(PAD)가 노출되도록 형성된다. 이러한 버퍼층(290)은 제1 댐(DAM1) 및 제2 댐(DAM2)을 덮도록 형성된다. 이러한 버퍼층(290)은 생략될 수도 있다.
버퍼층(290) 상에는 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들이 표시 영역(DA)에 형성된다. 제1 터치 전극(TE)들은 제1 방향(x축 방향)으로 연장되어 라인 형상을 가지며, 제2 터치 전극(RE)들은 제2 방향(y축 방향)으로 연장되어 라인 형상을 가진다. 제1 방향(x축 방향)은 스캔 라인들(S1~Sn)과 나란한 방향이고, 제2 방향(y축 방향)은 데이터 라인들(D1~Dm)과 나란한 방향일 수 있다. 또는, 제1 방향(x축 방향)은 데이터 라인들(D1~Dm)과 나란한 방향이고, 제2 방향(y축 방향)은 스캔 라인들(S1~Sn)과 나란한 방향일 수 있다.
한편, 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들 사이에는 절연막(310)이 배치되어 제1 터치 전극(TE)들과 제2 터치 전극(RE)들은 전기적으로 절연된다. 또한, 제1 방향으로 연장된 제1 터치 전극(TE)들 각각은 제2 방향으로 이웃하는 제1 터치 전극(TE)들과 전기적으로 절연된다. 제2 방향으로 연장된 제2 터치 전극(RE)들 각각은 제1 방향으로 이웃하는 제2 터치 전극(RE)들과 전기적으로 절연된다.
이로 인해, 제1 터치 전극(TE)과 제2 터치 전극(RE)의 교차 영역에는 터치 센서에 해당하는 상호 용량(mutual capacitance)이 형성될 수 있다.
제1 방향(y축 방향)으로 서로 연결된 제1 터치 전극들(TE) 중 일 측 끝에 배치된 제1 터치 전극(TE)은 비표시 영역(NDA)에서 제1 터치 라인(TL)과 연결될 수 있다. 제1 터치 라인(TL)은 제1 터치 전극(TE)에서 연장되어 패드 영역(PA)까지 패턴 형성될 수 있다. 제1 터치 라인(TL)은 패드 영역(PA)에서 패드(PAD)와 접속하여 패드(PAD)를 통해 제1 터치 구동부(181)에 연결될 수 있다. 따라서, 제1 방향(y축 방향)으로 서로 연결된 제1 터치 전극(TE)들은 제1 터치 라인(TL)을 통해 제1 터치 구동부(181)로부터 구동펄스를 입력받을 수 있다.
제2 방향(x축 방향)으로 서로 연결된 제2 터치 전극(RE)들 중 일 측 끝에 배치된 제2 터치 전극(RE)은 비표시 영역(NDA)에서 제2 터치 라인(RL)과 연결될 수 있다. 제2 터치 라인(RL)은 제2 터치 전극(RE)에서 연장되어 패드 영역(PA)까지 패턴 형성될 수 있다. 제2 터치 라인(RL)은 패드 영역(PA)에서 패드(PAD)와 접속하여 패드(PAD)를 통해 제2 터치 구동부(182)에 연결될 수 있다. 따라서, 제2 터치 구동부(182)는 제2 방향(x축 방향)으로 서로 연결된 제2 터치 전극(RE)들의 터치 센서들의 차지 변화량들을 입력받을 수 있다.
절연막(310) 및 제2 터치 전극(RE) 상에는 패시베이션막(320)이 형성된다. 패시베이션막(320)은 외부로부터 유해한 환경을 차단하여 표시 장치의 특성의 안정화를 유지한다.
*본 발명의 제2 실시예에서는 터치 센싱층(40)이 도 11에 도시된 바와 같이 제1 터치 전극(TE)과 제2 터치 전극(RE)이 서로 다른 층에 형성된 구조를 가지는 것으로 설명되어 있으나, 이에 한정되지 않는다. 본 발명의 제2 실시예에서는 터치 센싱층(40)이 도 5에 도시된 바와 같이 제1 터치 전극(TE)과 제2 터치 전극(RE)이 서로 동일 층에 형성된 구조도 적용될 수 있다.
이와 반대로, 본 발명의 제1 실시예에서는 터치 센싱층(40)이 도 5에 도시된 구조는 물론 도 11에 도시된 구조도 적용될 수 있다.
도 16은 본 발명의 제1 실시 예에 따른 표시장치의 제조방법을 설명하기 위한 흐름도이고, 도 17a 내지 도 17e는 본 발명의 제1 실시 예에 따른 표시장치의 제조방법을 설명하기 위한 단면도들이다.
먼저, 표시영역(DA)에 화소(P)를 형성하고, 비표시 영역(NDA)에 댐(DAM)을 형성한다(S1601).
보다 구체적으로, 도 17a와 같이 제1 기판(111) 상에 박막 트랜지스터(210)들을 형성한다. 구체적으로, 제1 기판(111) 상에 버퍼막을 형성할 수 있다. 버퍼막은 투습에 취약한 제1 기판(111)을 통해 침투하는 수분으로부터 박막 트랜지스터(210)와 유기발광소자(260)를 보호하기 위한 것으로, 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 CVD법(Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
그리고 나서, 버퍼막 상에 박막 트랜지스터의 액티브층(211)을 형성한다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 버퍼막 상의 전면에 액티브 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 액티브 금속층을 패터닝하여 액티브층(211)을 형성한다. 액티브층(211)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
그리고 나서, 액티브층(211) 상에 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
그리고 나서, 게이트 절연막(220) 상에 박막 트랜지스터(210)의 게이트 전극(212)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 게이트 절연막(220) 상의 전면(全面)에 제1 금속층을 형성한다. 그 다음, 포토 레지스트 패턴을 이용한 마스크 공정으로 제1 금속층을 패터닝하여 게이트 전극(212)을 형성한다. 게이트 전극(212)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
그리고 나서, 게이트 전극(212) 상에 층간 절연막(230)을 형성한다. 층간 절연막(230)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
그리고 나서, 게이트 절연막(220)과 층간 절연막(230)을 관통하여 액티브층(211)을 노출시키는 콘택홀들을 형성한다.
그리고 나서, 층간 절연막(230) 상에 박막 트랜지스터(210)의 소스 및 드레인전극들(213, 214)을 형성한다. 구체적으로, 스퍼터링법 또는 MOCVD법 등을 이용하여 층간 절연막(230) 상의 전면에 제2 금속층을 형성한다. 그 다음, 포토 레지스트 패턴을 이용한 마스크 공정으로 제2 금속층을 패터닝하여 소스 및 드레인전극들(213, 214)을 형성한다. 소스 및 드레인전극들(213, 214) 각각은 게이트 절연막(220)과 층간 절연막(230)을 관통하는 콘택홀을 통해 액티브층(211)에 접속될 수 있다. 소스 및 드레인전극들(213, 214)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
그리고 나서, 박막 트랜지스터(210)의 소스 및 드레인전극들(213, 214) 상에 보호막(240)을 형성한다. 보호막(240)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 보호막(240)은 CVD법을 이용하여 형성될 수 있다.
그리고 나서, 보호막(240) 상에 박막 트랜지스터(210)로 인한 단차를 평탄화하기 위한 평탄화막(250)을 형성한다. 평탄화막(250) 각각은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
그리고 나서, 도 17b와 같이 평탄화막(250) 상에 유기발광소자(260)를 형성한다. 보다 구체적으로, 평탄화막(250) 상에 유기발광소자(260)의 제1 전극(261)을 형성한다. 스퍼터링법 또는 MOCVD법 등을 이용하여 평탄화막(280) 상의 전면에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제3 금속층을 패터닝하여 제1 전극(261)을 형성한다. 제1 전극(261)은 보호막(240)과 평탄화막(250)을 관통하는 콘택홀을 통해 박막 트랜지스터(220)의 소스전극(223)에 접속될 수 있다. 제1 전극(261)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다.
그리고 나서, 화소들(P)을 구획하기 위해 평탄화막(250) 상에서 제1 전극(261)의 가장자리를 덮도록 뱅크(270)를 형성하고, 이와 함께 댐(DAM)을 형성한다. 이때, 댐(DAM)은 비표시 영역(NDA)에 형성된다. 댐(DAM) 및 뱅크(270) 각각은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
특히, 댐(DAM)은 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 공정을 통하여 적어도 하나의 측면에 90도 보다 작은 경사를 가지도록 형성할 수 있다. 보다 구체적으로, 댐(DAM)의 상면을 형성하고자 하는 영역에서는 풀톤(Full tone) 마스크를 배치하고, 댐(DAM)의 경사진 측면을 형성하고자 하는 영역에서는 하프톤(Half tone) 마스크 또는 슬릿(Slit) 마스크를 배치하여 노광 공정을 진행함으로써, 적어도 하나의 측면에 90도 보다 작은 경사를 가진 댐(DAM)을 형성할 수 있다.
한편, 앞서 댐(DAM)이 뱅크(270)와 동시에 형성되는 것으로 설명하고 있으나, 이에 한정되지 않으며, 다른 일 실시예에 있어서, 댐(DAM)은 평탄화막(250)과 동시에 형성될 수도 있다.
그리고 나서, 제1 전극(261)과 뱅크(270) 상에 유기발광층(262)을 증착 공정 또는 용액 공정으로 형성한다. 그리고 나서, 유기발광층(262) 상에 제2 전극(263)을 형성한다. 제2 전극(263)은 화소들(P)에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(263)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다. 제2 전극(263)은 스퍼터링법과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 제2 전극(263) 상에는 캡핑층(capping layer)이 형성될 수 있다.
다음, 표시 영역(DA)을 덮도록 봉지막(280)을 형성한다(S1602).
도 17c와 같이 제2 전극(263) 상에 봉지막(280)을 형성한다. 봉지막(280)은 유기발광층(262)과 제2 전극(263)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 이를 위해, 봉지막(280)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
예를 들어, 봉지막(280)은 제1 무기막(281), 유기막(282) 및 제2 무기막(283)을 포함할 수 있다. 이 경우, 제1 무기막(281)은 제2 전극(263)을 덮도록 형성된다. 유기막(282)은 제1 무기막을 덮도록 형성된다. 유기막(282)은 이물들(particles)이 제1 무기막을 뚫고 유기발광층(262)과 제2 전극(263)에 투입되는 것을 방지하기 위해 충분한 두께로 형성되는 것이 바람직하다. 제2 무기막(283)은 유기막을 덮도록 형성된다.
제1 및 제2 무기막들(281, 283) 각각은 실리콘 산화물, 실리콘 질화물, 실리콘옥시나이트라이드, 알루미늄 산화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 또는 티타늄 산화물로 형성될 수 있다. 유기막(282)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 또는 폴리이미드 수지(polyimide resin)로 형성될 수 있다.
다음, 봉지막(280) 및 댐(DAM) 상에 금속 패턴들, 예컨대, 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들을 형성한다(S1603).
도 17d와 같이 봉지막(280) 상에 버퍼층(290)을 형성한다. 그리고 나서, 버퍼층(290) 상에 제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 제1 터치 라인(TL)들 및 제2 터치 라인(RL)들을 형성한다. 구체적으로, 제1 터치 전극(TE)들은 제1 방향(y축 방향)으로 배치되어 일정한 간격으로 이격되도록 형성되고, 제2 터치 전극(RE)들은 제2 방향(x축 방향)으로 배치되어 서로 연결되도록 형성된다. 이때, 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들 각각은 직사각 형태, 팔각 형태, 원 형태 또는 마름모 형태를 가질 수 있다.
제1 방향(y축 방향)으로 서로 연결된 제1 터치 전극들(TE) 중 일 측 끝에 배치된 제1 터치 전극(TE)은 비표시 영역(NDA)에서 제1 터치 라인(TL)과 연결될 수 있다. 제1 터치 라인(TL)은 제1 터치 전극(TE)에서 연장되어 패드 영역(PA)까지 패턴 형성될 수 있다. 제1 터치 전극(TE)과 제1 터치 라인(TL)은 동일 층에 형성될 수 있으며, 동일 물질로 형성될 수 있다.
제2 방향(x축 방향)으로 서로 연결된 제2 터치 전극(RE)들 중 일 측 끝에 배치된 제2 터치 전극(RE)은 비표시 영역(NDA)에서 제2 터치 라인(RL)과 연결될 수 있다. 제2 터치 라인(RL)은 제2 터치 전극(RE)에서 연장되어 패드 영역(PA)까지 패턴 형성될 수 있다. 제2 터치 전극(RE)과 제2 터치 라인(RL)은 동일 층에 형성될 수 있으며, 동일 물질로 형성될 수 있다.
이러한 제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 제1 터치 라인(TL)들 및 제2 터치 라인(RL)들은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material)로 형성될 수 있다.
스퍼터링법 또는 MOCVD법 등을 이용하여 버퍼층(290) 상의 전면에 제4 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정으로 제4 금속층을 패터닝하여 제1 터치 전극(TE)들, 제2 터치 전극(RE)들, 제1 터치 라인(TL)들 및 제2 터치 라인(RL)들을 형성한다.
그리고 나서, 도 17e와 같이 절연막(310), 브리지 전극(BE)들 및 패시베이션막(320)을 형성한다. 보다 구체적으로, 제1 터치 전극(TE)들 및 제2 터치 전극(RE)들 상에 절연막(310)을 형성한다.
그리고 나서, 절연막(310) 상에 브리지 전극(BE)들을 형성한다. 절연막(310)에 제1 터치 전극(TE)들의 일부를 노출시키는 콘택홀(CT)들을 형성하고, 포토 레지스트 패턴을 이용한 마스크 공정으로 절연막(310) 상에 브리지 전극(BE)을 형성한다. 브리지 전극(BE)은 절연막(310)을 관통하는 콘택홀(CT)을 통해 인접한 제1 터치 전극(TE)들에 접속되어 전기적으로 연결할 수 있다.
그리고 나서, 제1 기판(111)의 전면에 패시베이션막(320)을 형성한다.
도면에 구체적으로 도시하고 있지 않지만, 패시베이션막(320)이 형성된 제1 기판(111)은 제2 기판(112)과 합착한다. 접착층(미도시)을 이용하여 제1 기판(111)의 패시베이션막(320)과 제2 기판(112)을 접착함으로써, 제1 기판(111)과 제2 기판(112)을 합착할 수 있다. 접착층(미도시)은 투명한 접착 레진(optically clear resin, OCR) 또는 투명한 접착 레진 필름(optically clear adhesive film, OCA)일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 터치 스크린 일체형 표시장치 110: 표시패널
111: 하부 기판 112: 상부 기판
120: 게이트 구동부 130: 데이터 구동부
131: 소스 드라이브 IC 140: 연성필름
150: 회로보드 160: 타이밍 콘트롤러
170: 호스트 시스템 180: 터치 구동부
181: 제1 터치 구동부 182: 제2 터치 구동부
183: 터치 콘트롤러 190: 터치 좌표 산출부
10: 박막 트랜지스터층 20: 유기발광소자층
30: 봉지층 40: 터치 센싱층
210: 박막 트랜지스터 211: 액티브층
212: 게이트전극 213: 소스전극
214: 드레인전극 220: 게이트 절연막
230: 층간 절연막 240: 보호막
250: 평탄화막 260: 유기발광소자
261: 제1 전극 262: 유기발광층
263: 제2 전극

Claims (9)

  1. 화소들이 배치된 표시 영역, 및 상기 표시 영역에 인접하여 배치된 비표시 영역을 포함하는 기판;
    상기 표시 영역을 덮으며, 제1 무기막, 제2 무기막 및 상기 제1 무기막과 상기 제2 무기막 사이에 배치되는 유기막을 포함하는 봉지막;
    상기 비표시 영역에 배치되고, 상기 봉지막의 상기 유기막과 마주보는 제1 측면과 상기 제1 측면의 반대측면인 제2 측면을 포함하는 제1 댐; 및
    상기 제1 댐 상에 패턴 형성된 금속 패턴을 포함하고,
    상기 제2 측면은 상기 제1 측면보다 작은 경사를 가지는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 측면은 90도 보다 작은 경사를 가지고,
    상기 제2 측면은 45도와 같거나 작은 경사를 가지는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제1 댐의 외곽에 배치된 제2 댐을 더 포함하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제2 댐은 상기 제1 댐의 상기 제2 측면과 마주보는 제3 측면, 및 상기 제3 측면의 반대측면인 제4 측면을 포함하고,
    상기 제3 측면은 45도와 같거나 작은 경사를 가지고,
    상기 제2 측면과 상기 제3 측면은 서로 이격 배치되는 표시 장치.
  5. 제4항에 있어서,
    상기 제4 측면은 제1 내지 제3 측면보다 작은 경사를 가지는 표시 장치.
  6. 제1항에 있어서,
    상기 봉지막 상에 형성된 제1 터치 전극들 및 제2 터치 전극들을 더 포함하고,
    상기 금속 패턴은 상기 제1 터치 전극들 및 상기 제2 터치 전극들 중 적어도 하나로부터 연장되어 형성되는 표시 장치.
  7. 제6항에 있어서,
    서로 이격 배치된 상기 제1 터치 전극들을 전기적으로 연결하는 브리지 전극들을 더 포함하는 표시 장치.
  8. 제1항에 있어서,
    상기 제1 무기막은 상기 제1 댐의 상부면, 상기 제1 측면 및 상기 제2 측면을 덮는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 댐의 외곽에 배치되고, 상기 제1 댐의 상기 제2 측면과 마주보는 제3 측면, 및 상기 제3 측면의 반대측면인 제4 측면을 포함하는 제2 댐을 더 포함하고,
    상기 제1 무기막은 상기 제2 댐의 상부면, 상기 제3 측면 및 상기 제4 측면을 덮는 표시장치.
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