KR102497467B1

KR102497467B1 - Gate driving circuit and display device including the same

Info

Publication number: KR102497467B1
Application number: KR1020150182071A
Authority: KR
Inventors: 팽상원; 김재성
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-12-18
Filing date: 2015-12-18
Publication date: 2023-02-07
Also published as: KR20170073315A

Abstract

게이트 구동회로 및 이를 포함하는 표시 장치가 제공된다. 게이트 구동회로는 기준 게이트 스타트 펄스에 기초하여, 기준 게이트 스타트 펄스의 펄스 폭 정보를 갖는 딜레이 모드 선택 신호를 생성하는 모드 선택부를 포함한다. 신호 생성부는 딜레이 모드 선택 신호를 수신하여, 기준 게이트 스타트 펄스 및 기준 게이트 출력 신호 각각에 기초하여, 기준 게이트 스타트 펄스의 펄스 폭 정보에 대응하는 펄스 폭을 갖는 구동 모드용 게이트 스타트 펄스 및 구동 모드용 게이트 출력 신호를 생성한다. 시프트 레지스터부는 구동 모드용 게이트 스타트 펄스 및 구동 모드용 게이트 출력 신호를 이용하여, 순차적으로 시프트되는 복수의 게이트 신호를 생성한다. 레벨 시프터부는 게이트 하이 전압 및 게이트 로우 전압을 이용하여, 시프트 레지스터부로부터 순차적으로 공급되는 복수의 게이트 신호 각각의 전압 레벨을 레벨 시프팅시켜 복수의 스캔 신호를 생성한다. 본 발명의 일 실시예에 따른 게이트 구동회로에서는 산화물 박막 트랜지스터 특성의 열화 및 신뢰성 저하로 인한 크로스 토크 및 휘점과 같은 화질 불량이 개선될 수 있다.A gate driving circuit and a display device including the same are provided. The gate driving circuit includes a mode selection unit that generates a delay mode selection signal having pulse width information of the reference gate start pulse based on the reference gate start pulse. The signal generator receives the delay mode selection signal, and based on the reference gate start pulse and the reference gate output signal, respectively, the gate start pulse for the driving mode and the driving mode having a pulse width corresponding to the pulse width information of the reference gate start pulse. Generates a gate output signal. The shift register unit generates a plurality of gate signals that are sequentially shifted using the gate start pulse for the driving mode and the gate output signal for the driving mode. The level shifter generates a plurality of scan signals by level-shifting the voltage level of each of a plurality of gate signals sequentially supplied from the shift register unit using the gate high voltage and the gate low voltage. In the gate driving circuit according to an embodiment of the present invention, image quality defects such as crosstalk and bright spots due to deterioration of characteristics and reliability of an oxide thin film transistor may be improved.

Description

Gate driving circuit and display device including the same

본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 리프레시 레이트(refresh rate)에 따라 게이트 온 시간(gate on time)을 변경할 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.The present invention relates to a gate driving circuit and a display device including the same, and more particularly, to a gate driving circuit capable of changing a gate on time according to a refresh rate and a display device including the same it's about

모바일폰, 타블렛, 노트북 컴퓨터, 텔레비전 및 모니터와 같은 다양한 전자 디바이스에 평면 패널 표시 장치(flat panel display; FPD)가 채용되었다. 최근 FPD에는 액정 표시 장치(Liquid Crystal Display Device, 이하 ‘LCD’라 함), 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode Display, 이하 ‘OLED’라 함) 등이 있다. 이와 같은 표시 장치는 복수의 화소를 포함하고, 영상이 표시되고 복수의 화소로 이루어진 화소 어레이와 복수의 화소 각각에서 광이 투과되거나 발광되도록 제어하는 구동회로를 포함한다. 표시 장치의 구동회로는 화소 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 데이터 신호에 동기되는 게이트 신호(또는 스캔 신호)를 화소 어레이의 게이트 라인들(또는 스캔 라인)에 순차적으로 공급하는 게이트 구동회로(또는 스캔 구동회로) 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 콘트롤러 등을 포함한다. Flat panel displays (FPDs) have been employed in various electronic devices such as mobile phones, tablets, notebook computers, televisions and monitors. Recently, FPDs include a liquid crystal display device (hereinafter referred to as 'LCD') and an organic light emitting diode display (hereinafter referred to as 'OLED'). Such a display device includes a plurality of pixels, displays an image, includes a pixel array composed of a plurality of pixels, and a driving circuit that controls light to be transmitted or emitted from each of the plurality of pixels. The driving circuit of the display device includes a data driving circuit supplying data signals to data lines of the pixel array and sequentially supplying a gate signal (or scan signal) synchronized with the data signal to the gate lines (or scan lines) of the pixel array. and a timing controller controlling the gate driving circuit (or scan driving circuit) and the data driving circuit and the gate driving circuit.

도 1은 종래의 액정 표시 장치의 화소를 개략적으로 설명하기 위한 도면이다.1 is a diagram schematically illustrating pixels of a conventional liquid crystal display device.

도 1을 참조하면, 복수의 화소 각각은 박막 트랜지스터(TFT), 액정층(Clc), 및 스토리지 커패시터(Cst)를 포함하여 구성된다.Referring to FIG. 1 , each of the plurality of pixels includes a thin film transistor TFT, a liquid crystal layer Clc, and a storage capacitor Cst.

박막 트랜지스터(TFT)는 게이트 라인(GL)과 데이터 라인(DL)에 접속되어 게이트 라인(GL)에 공급되는 게이트 하이 전압(Gate High Voltage; VGH)의 스캔 신호에 따라 턴-온되어 데이터 라인(DL)에 공급되는 데이터 전압(또는 화소 전압)을 액정층(Clc)에 공급한다.The thin film transistor TFT is connected to the gate line GL and the data line DL, and is turned on according to a scan signal of a gate high voltage (VGH) supplied to the gate line GL to turn on the data line ( The data voltage (or pixel voltage) supplied to DL is supplied to the liquid crystal layer Clc.

액정층(Clc)는 박막 트랜지스터(TFT)에 접속된 화소 전극(Ep), 및 액정을 사이에 두고 화소 전극(Ep)과 대면하는 공통 전극(Ec)으로 구성된다. 이러한, 액정층(Clc)는 화소 전극(Ep)에 공급된 화소 전압과 공통 전극(Ec)에 공급된 공통 전압(Vcom)의 차전압을 충전하고, 그 차전압에 따라 백라이트 유닛으로부터 조사되는 광의 투과율을 조절한다.The liquid crystal layer Clc is composed of a pixel electrode Ep connected to the thin film transistor TFT, and a common electrode Ec facing the pixel electrode Ep with liquid crystal interposed therebetween. The liquid crystal layer Clc charges a difference voltage between the pixel voltage supplied to the pixel electrode Ep and the common voltage Vcom supplied to the common electrode Ec, and the light emitted from the backlight unit is changed according to the difference voltage. Adjust the permeability.

스토리지 커패시터(Cst)는 액정 커패시터에 충전된 전압을 다음 화소 전압이 공급될 때까지 유지시킨다.The storage capacitor Cst maintains the voltage charged in the liquid crystal capacitor until the next pixel voltage is supplied.

박막 트랜지스터(TFT)는 이동도, 누설전류 등과 같은 기본적인 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 박막 트랜지스터(TFT)의 내구성 및 전기적 신뢰성에 관한 특성 중 하나는 박막 트랜지스터(TFT)의 문턱 전압(Threshold Voltage; Vth)이다. In addition to basic characteristics such as mobility and leakage current, durability and electrical reliability capable of maintaining a long lifespan are very important for thin film transistors (TFTs). One of the characteristics related to the durability and electrical reliability of the thin film transistor (TFT) is the threshold voltage (Vth) of the thin film transistor (TFT).

최근에는 액정 표시 패널의 고해상도 추세에 따라 각 화소의 충전 시간의 줄어듬에 따라, 박막 트랜지스터(TFT)의 반도체층으로서, 실리콘 계열의 반도체 물질 대신에 이동도 특성이 우수한 산화물(Oxide) 반도체 물질이 사용되고 있다. 산화물 반도체는 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 이러한 산화물 반도체를 박막 트랜지스터(TFT)의 반도체층으로 이용하면 별도의 공정 장비를 추가적으로 구입하지 않고도 기존의 공정 장비를 이용하여 저온에서 트랜지스터를 제조할 수 있으며, 이온 주입 공정이 생략되는 등 여러 가지 장점이 있다.Recently, as the charging time of each pixel decreases according to the high-resolution trend of liquid crystal display panels, an oxide semiconductor material with excellent mobility characteristics is used instead of a silicon-based semiconductor material as a semiconductor layer of a thin film transistor (TFT). there is. An oxide semiconductor is evaluated as an amorphous and stable material, and if such an oxide semiconductor is used as a semiconductor layer of a thin film transistor (TFT), a transistor can be manufactured at a low temperature using existing process equipment without additionally purchasing additional process equipment. There are several advantages, such as the omission of the ion implantation process.

이와 같은 산화물 반도체를 이용한 액정 표시 장치에서, 각 화소의 박막 트랜지스터(TFT)는 게이트 하이 전압의 스캔 신호에 의해 한 프레임의 짧은 시간 동안에만 턴-온되어 액정층(Clc)에 화소 전압을 공급한 이후에 한 프레임의 나머지 시간 동안 게이트 로우 전압(Gate Low Voltage; VGL)의 스캔 신호에 의해 턴-오프 상태를 유지하게 된다. 이에 따라, 각 화소의 박막 트랜지스터(TFT)에는 장시간 동안 게이트 로우 전압(VGL)에 따른 네거티브 바이어스(negative bias)가 인가되고, 이로 인하여 박막 트랜지스터(TFT)의 문턱 전압(Vth)이 음(negative)의 전압 쪽으로 시프트되게 된다.In such a liquid crystal display using an oxide semiconductor, the thin film transistor (TFT) of each pixel is turned on only for a short period of one frame by the scan signal of the gate high voltage to supply the pixel voltage to the liquid crystal layer (Clc). Thereafter, for the remainder of one frame, the turn-off state is maintained by a gate low voltage (VGL) scan signal. Accordingly, a negative bias according to the gate low voltage (VGL) is applied to the thin film transistor (TFT) of each pixel for a long time, and as a result, the threshold voltage (Vth) of the thin film transistor (TFT) is negative. is shifted toward the voltage of

도 2는 종래의 산화물 박막 트랜지스터의 트랜스퍼 특성을 나타내는 그래프이다.2 is a graph showing transfer characteristics of a conventional oxide thin film transistor.

도 2를 참조하면, 산화물 박막 트랜지스터(TFT)는 장시간의 네거티브 바이어스로 인하여, 게이트-소스 전압(Vgs)에 따른 드레인 전류(Id)의 특성 곡선이 음(negative)의 전압 쪽으로 시프트되고, 이로 인하여 산화물 박막 트랜지스터(TFT)의 문턱 전압이 음(negative)의 전압 쪽으로 시프트되는 것을 확인할 수 있다.Referring to FIG. 2, in the oxide thin film transistor (TFT), due to a negative bias for a long time, the characteristic curve of the drain current (Id) according to the gate-source voltage (Vgs) is shifted to the negative voltage side, and due to this It can be seen that the threshold voltage of the oxide thin film transistor (TFT) is shifted toward a negative voltage.

이와 같은, 산화물 반도체를 이용한 액정 표시 장치는 산화물 박막 트랜지스터(TFT)의 장시간 구동시 문턱 전압이 음(negative)의 전압 쪽으로 시프트되어 산화물 박막 트랜지스터(TFT)의 특성이 열화된다. 이에, 산화물 박막 트랜지스터(TFT)의 특성이 열화됨에 따라, 산화물 박막 트랜지스터(TFT)의 오프 전류(off current)의 증가와 같은 신뢰성 저하 문제가 발생하고, 이로 인하여 크로스 토크 및 휘점 등의 화질 불량이 발생된다는 문제점이 있다.In such a liquid crystal display using an oxide semiconductor, when the oxide thin film transistor (TFT) is driven for a long time, the threshold voltage is shifted to a negative voltage, and thus the characteristics of the oxide thin film transistor (TFT) are deteriorated. Accordingly, as the characteristics of the oxide thin film transistor (TFT) are deteriorated, reliability degradation problems such as an increase in off current of the oxide thin film transistor (TFT) occur, and as a result, image quality defects such as crosstalk and bright spots occur. There is a problem that occurs.

이에, 이전 스테이지의 출력 신호 및 다음 스테이지의 출력 신호를 제어하여 글리치에 의한 문제점을 저감시킬 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치에 대한 필요성이 존재한다. Accordingly, there is a need for a gate driving circuit capable of reducing problems caused by glitches by controlling an output signal of a previous stage and an output signal of a next stage, and a display device including the gate driving circuit.

[관련기술문헌][Related technical literature]

1. 게이트 드라이버 및 이를 포함하는 표시 장치 (한국공개특허번호 제 10-2015-0116102 호)1. Gate driver and display device including the same (Korean Patent Publication No. 10-2015-0116102)

본 발명의 발명자들은 상술한 바와 같이 산화물 박막 트랜지스터(TFT)의 특성이 열화되는 것을 억제하도록 산화물 박막 트랜지스터(TFT)에 연결된 게이트 라인에 공급되는 게이트 신호를 제어할 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치의 새로운 구조를 발명하였다.As described above, the inventors of the present invention are a gate driving circuit capable of controlling a gate signal supplied to a gate line connected to an oxide thin film transistor (TFT) to suppress deterioration of characteristics of the oxide thin film transistor (TFT), and including the same A new structure of a display device was invented.

이에, 본 발명이 해결하고자 하는 과제는 게이트 신호의 게이트 온 시간(gate-on time)을 구동 주파수에 연동하여 변경할 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.Accordingly, an object to be solved by the present invention is to provide a gate driving circuit capable of changing a gate-on time of a gate signal in association with a driving frequency and a display device including the same.

또한, 본 발명이 해결하고자 하는 다른 과제는 게이트 라인에 공급되는 게이트 신호의 구동 주파수 및 게이트 온 시간을 동시에 변경함으로써 산화물 박막 트랜지스터(TFT)의 특성이 열화되는 것을 억제시킬 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.In addition, another problem to be solved by the present invention is a gate driving circuit capable of suppressing deterioration of characteristics of an oxide thin film transistor (TFT) by simultaneously changing the driving frequency and gate-on time of a gate signal supplied to a gate line, and the same It is to provide a display device comprising

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of the present invention are not limited to the tasks mentioned above, and other tasks not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시예에 따른 액정 표시 패널의 화소에 형성된 산화물 박막 트랜지스터를 구동하기 위한 게이트 구동회로가 제공된다. 게이트 구동회로는 기준 게이트 스타트 펄스에 기초하여, 기준 게이트 스타트 펄스의 펄스 폭 정보를 갖는 딜레이 모드 선택 신호를 생성하는 모드 선택부를 포함한다. 신호 생성부는 딜레이 모드 선택 신호를 수신하여, 기준 게이트 스타트 펄스 및 기준 게이트 출력 신호 각각에 기초하여, 기준 게이트 스타트 펄스의 펄스 폭 정보에 대응하는 펄스 폭을 갖는 구동 모드용 게이트 스타트 펄스 및 구동 모드용 게이트 출력 신호를 생성한다. 시프트 레지스터부는 구동 모드용 게이트 스타트 펄스 및 구동 모드용 게이트 출력 신호를 이용하여, 순차적으로 시프트되는 복수의 게이트 신호를 생성한다. 레벨 시프터부는 게이트 하이 전압 및 게이트 로우 전압을 이용하여, 시프트 레지스터부로부터 순차적으로 공급되는 복수의 게이트 신호 각각의 전압 레벨을 레벨 시프팅시켜 복수의 스캔 신호를 생성한다. 본 발명의 일 실시예에 따른 게이트 구동회로에서는 산화물 박막 트랜지스터 특성의 열화 및 신뢰성 저하로 인한 크로스 토크 및 휘점과 같은 화질 불량이 개선될 수 있다.A gate driving circuit for driving an oxide thin film transistor formed in a pixel of a liquid crystal display panel according to an embodiment of the present invention is provided. The gate driving circuit includes a mode selection unit that generates a delay mode selection signal having pulse width information of the reference gate start pulse based on the reference gate start pulse. The signal generator receives the delay mode selection signal, and based on the reference gate start pulse and the reference gate output signal, respectively, the gate start pulse for the driving mode and the driving mode having a pulse width corresponding to the pulse width information of the reference gate start pulse. Generates a gate output signal. The shift register unit generates a plurality of gate signals that are sequentially shifted using the gate start pulse for the driving mode and the gate output signal for the driving mode. The level shifter generates a plurality of scan signals by level-shifting the voltage level of each of a plurality of gate signals sequentially supplied from the shift register unit using the gate high voltage and the gate low voltage. In the gate driving circuit according to an embodiment of the present invention, image quality defects such as crosstalk and bright spots due to deterioration of characteristics and reliability of an oxide thin film transistor may be improved.

모드 선택부는 기준 게이트 스타트 펄스의 라이징 에지를 기준으로 기준 게이트 스타트 펄스의 폴링 에지까지 게이트 시프트 클럭의 개수를 카운팅하여 모드 선택 신호를 생성하는 제1 카운터부, 및 모드 선택 신호를 미리 결정된 시간만큼 딜레이시킨 딜레이 모드 선택 신호를 생성하는 딜레이부를 포함할 수 있다.The mode selection unit includes a first counter unit generating a mode selection signal by counting the number of gate shift clocks from the rising edge of the reference gate start pulse to the falling edge of the reference gate start pulse, and delaying the mode selection signal by a predetermined time. and a delay unit that generates a delay mode selection signal.

미리 결정된 시간은 1 수평기간이고, 딜레이 모드 선택 신호는 하나의 프레임에서 블랭크(blank) 구간에서 생성될 수 있다.The predetermined time is one horizontal period, and the delay mode selection signal may be generated in a blank period in one frame.

모드 선택부는 기준 게이트 스타트 펄스의 펄스 폭 정보에 기초하여, 1 내지 4 수평기간 각각에 대응되는 펄스 폭을 갖는 제1 내지 제4 딜레이 모드 선택 신호 중 어느 하나를 생성할 수 있다.The mode selector may generate one of first to fourth delay mode selection signals having pulse widths corresponding to 1 to 4 horizontal periods, respectively, based on pulse width information of the reference gate start pulse.

신호 생성부는 딜레이 모드 선택 신호를 수신하여, 구동 모드용 게이트 스타트 펄스로 변환하는, 게이트 스타트 펄스 생성부를 포함할 수 있다.The signal generator may include a gate start pulse generator that receives the delay mode selection signal and converts it into a gate start pulse for a driving mode.

게이트 스타트 펄스 생성부는 딜레이 모드 선택 신호를 기준 게이트 스타트 펄스의 펄스 폭 정보에 대응하는 펄스 폭을 갖는, 제1 내지 제4 구동 모드용 게이트 스타트 펄스 중 어느 하나로 변환할 수 있다.The gate start pulse generator may convert the delay mode selection signal into one of gate start pulses for the first to fourth driving modes having a pulse width corresponding to pulse width information of the reference gate start pulse.

신호 생성부는 게이트 시프트 클럭 및 기준 게이트 출력 신호를 이용하여 구동 모드별로 상이한 펄스 폭과 상이한 개수를 갖는 적어도 하나의 구동 모드별 게이트 출력 신호를 생성하고, 구동 모드별 게이트 출력 신호 중에서 기준 게이트 스타트 펄스의 펄스 폭 정보에 대응되는 적어도 하나의 구동 모드용 게이트 출력 신호를 시프트 레지스터부에 공급하는, 게이트 출력 신호 생성부를 포함할 수 있다.The signal generator generates at least one gate output signal for each driving mode having a different pulse width and a different number for each driving mode using the gate shift clock and the reference gate output signal, and selects a reference gate start pulse from among the gate output signals for each driving mode. and a gate output signal generation unit supplying a gate output signal for at least one driving mode corresponding to the pulse width information to the shift register unit.

게이트 출력 신호 생성부는 게이트 시프트 클럭에 기초하여, 기준 게이트 출력 신호를 카운팅하여 적어도 하나의 제1 내지 제4 구동 모드용 게이트 출력 신호를 생성하는 제2 카운터부, 및 제2 카운터부로부터 공급되는 적어도 하나의 제1 내지 제4 구동 모드용 게이트 출력 신호 중에서 딜레이 모드 선택 신호에 대응되는 구동 모드용 게이트 출력 신호를 시프트 레지스터부에 공급하는 게이트 출력 신호 선택부를 포함할 수 있다.The gate output signal generating unit counts the reference gate output signal based on the gate shift clock and generates at least one gate output signal for the first to fourth driving modes; and at least one supplied from the second counter unit. A gate output signal selection unit may be provided to supply a gate output signal for a driving mode corresponding to a delay mode selection signal among gate output signals for one of the first to fourth driving modes to the shift register.

제2 카운터부는 1 수평기간에 대응되는 펄스 폭을 갖는 제1 구동 모드용 게이트 출력 신호, 2 수평기간에 대응되는 펄스 폭을 가지면서 게이트 시프트 클럭의 1 클럭 만큼 시프트된 제2 구동 모드용 제1 및 제2 게이트 출력 신호, 3 수평기간에 대응되는 펄스 폭을 가지면서 게이트 시프트 클럭의 1 클럭 만큼 시프트된 제3 구동 모드용 제1 내지 제3 게이트 출력 신호, 및 4 수평기간에 대응되는 펄스 폭을 가지면서 게이트 시프트 클럭의 1 클럭 만큼 시프트된 제4 구동 모드용 제1 내지 제4 게이트 출력 신호를 각각 생성할 수 있다.The second counter unit has a gate output signal for the first driving mode having a pulse width corresponding to 1 horizontal period, and a gate output signal for the second driving mode having a pulse width corresponding to 2 horizontal periods and shifted by 1 clock of the gate shift clock. and the second gate output signal, the first to third gate output signals for the third driving mode shifted by 1 clock of the gate shift clock, having pulse widths corresponding to 3 horizontal periods, and pulse widths corresponding to 4 horizontal periods. The first to fourth gate output signals for the fourth driving mode shifted by 1 clock of the gate shift clock while having ? may be generated.

순차적으로 생성되는 복수의 스캔 신호 중 인접한 스캔 신호는 일부 기간 동안 서로 중첩될 수 있다.Among a plurality of sequentially generated scan signals, adjacent scan signals may overlap each other for a partial period.

시프트 레지스터부는 게이트 시프트 클럭과 신호 생성부로부터 구동 모드에 따라 공급되는 구동 모드용 게이트 스타트 펄스를 이용하여 순차적으로 시프트되는 복수의 시프트 출력 신호를 생성하는 시프트 레지스터, 복수의 시프트 출력 신호 각각에 대응되는 구동 모드용 게이트 출력 신호를 이용하여 복수의 시프트 출력 신호 각각의 일부를 마스킹하는 복수의 논리 게이트를 갖는 신호 마스킹부, 및 신호 생성부로부터 구동 모드에 따라 공급되는 구동 모드용 게이트 출력 신호를 복수의 시프트 출력 신호 각각에 대응되는 논리 게이트에 공급하는 신호 전달부를 포함할 수 있다.The shift register unit generates a plurality of shift output signals that are sequentially shifted using the gate shift clock and the gate start pulse for the driving mode supplied from the signal generation unit according to the driving mode, a shift register corresponding to each of the plurality of shift output signals A signal masking unit having a plurality of logic gates for masking a portion of each of the plurality of shift output signals using the gate output signal for the driving mode, and a plurality of gate output signals for the driving mode supplied according to the driving mode from the signal generating unit and a signal transfer unit supplying logic gates corresponding to each shift output signal.

본 발명의 다른 실시예에 따른 액정 표시 장치가 제공된다. 액정 표시 장치는 액정 표시 패널의 화소에 형성된 산화물 박막 트랜지스터를 구동하기 위한 복수의 게이트 구동회로를 포함한다. 복수의 게이트 구동회로 각각은 기준 게이트 스타트 펄스에 기초하여, 기준 게이트 스타트 펄스의 펄스 폭 정보를 갖는 딜레이 모드 선택 신호를 생성하는 모드 선택부를 포함한다. 신호 생성부는 딜레이 모드 선택 신호를 수신하여, 기준 게이트 스타트 펄스 및 기준 게이트 출력 신호 각각에 기초하여, 기준 게이트 스타트 펄스의 펄스 폭 정보에 대응하는 펄스 폭을 갖는 구동 모드용 게이트 스타트 펄스 및 구동 모드용 게이트 출력 신호를 생성한다. 시프트 레지스터부는 구동 모드용 게이트 스타트 펄스 및 구동 모드용 게이트 출력 신호를 이용하여, 순차적으로 시프트되는 복수의 게이트 신호를 생성한다. 레벨 시프터부는 게이트 하이 전압 및 게이트 로우 전압을 이용하여, 시프트 레지스터부로부터 순차적으로 공급되는 복수의 게이트 신호 각각의 전압 레벨을 레벨 시프팅시켜 복수의 스캔 신호를 생성한다. 본 발명의 다른 실시예에 따른 액정 표시 장치에서 산화물 박막 트랜지스터의 특성이 열화되는 것을 억제하도록 산화물 박막 트랜지스터에 연결된 게이트 라인에 공급되는 게이트 신호가 제어될 수 있다.A liquid crystal display device according to another embodiment of the present invention is provided. The liquid crystal display device includes a plurality of gate driving circuits for driving oxide thin film transistors formed in pixels of the liquid crystal display panel. Each of the plurality of gate driving circuits includes a mode selection unit that generates a delay mode selection signal having pulse width information of the reference gate start pulse based on the reference gate start pulse. The signal generator receives the delay mode selection signal, and based on the reference gate start pulse and the reference gate output signal, respectively, the gate start pulse for the driving mode and the driving mode having a pulse width corresponding to the pulse width information of the reference gate start pulse. Generates a gate output signal. The shift register unit generates a plurality of gate signals that are sequentially shifted using the gate start pulse for the driving mode and the gate output signal for the driving mode. The level shifter generates a plurality of scan signals by level-shifting the voltage level of each of a plurality of gate signals sequentially supplied from the shift register unit using the gate high voltage and the gate low voltage. In the liquid crystal display according to another embodiment of the present invention, a gate signal supplied to a gate line connected to an oxide thin film transistor may be controlled to suppress deterioration of characteristics of the oxide thin film transistor.

액정 표시 장치는 구동 모드에 대응하는 기준 게이트 스타트 펄스의 펄스 폭 정보를 갖는 기준 게이트 스타트 펄스를 생성하여, 모드 선택부에 공급하는 타이밍 제어부를 더 포함할 수 있다.The liquid crystal display device may further include a timing control unit that generates a reference gate start pulse having pulse width information of a reference gate start pulse corresponding to a driving mode and supplies the generated reference gate start pulse to the mode selection unit.

모드 선택부는 기준 게이트 스타트 펄스의 펄스 폭 정보에 기초하여, 모드 선택 신호를 생성하고, 모드 선택 신호는 복수의 게이트 구동회로 중 기준 게이트 스타트 펄스를 수신한 게이트 구동회로 이외의 게이트 구동회로로 전송될 수 있다.The mode selection unit generates a mode selection signal based on the pulse width information of the reference gate start pulse, and the mode selection signal is transmitted to a gate driving circuit other than the gate driving circuit receiving the reference gate start pulse among a plurality of gate driving circuits. can

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other embodiment specifics are included in the detailed description and drawings.

본 발명은 산화물 박막 트랜지스터(TFT) 특성의 열화 및 신뢰성 저하로 인한 크로스 토크 및 휘점과 같은 화질 불량을 개선할 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제작할 수 있다. The present invention can manufacture a gate driving circuit capable of improving image quality defects such as crosstalk and bright spots due to deterioration of characteristics and reliability of an oxide thin film transistor (TFT) and a display device including the gate driving circuit.

또한, 본 발명은 게이트 신호의 구동 주파수가 기준 주파수보다 작아지더라도 액정 표시 패널의 화소에 형성된 산화물 박막 트랜지스터(TFT)의 게이트 오프 시간을 감소시킴으로써 산화물 박막 트랜지스터(TFT)의 문턱 전압이 음의 전압 쪽으로 시프트되는 것을 억제할 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제작할 수 있다.In addition, the present invention reduces the gate off time of the oxide thin film transistor (TFT) formed in the pixel of the liquid crystal display panel even if the driving frequency of the gate signal is lower than the reference frequency, so that the threshold voltage of the oxide thin film transistor (TFT) becomes a negative voltage. It is possible to manufacture a gate driving circuit capable of suppressing a shift toward the right and a display device including the gate driving circuit.

또한, 본 발명은 게이트 신호의 구동 주파수가 기준 주파수보다 커지더라도 산화물 박막 트랜지스터(TFT)의 게이트 온 시간을 증가시킴으로써 화소의 충전 시간을 확보할 수 있는 게이트 구동회로 및 이를 포함하는 표시 장치를 제작할 수 있다.In addition, the present invention can manufacture a gate driving circuit capable of securing a pixel charging time by increasing the gate-on time of an oxide thin film transistor (TFT) even when the driving frequency of a gate signal is higher than the reference frequency, and a display device including the same. there is.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 종래의 액정 표시 장치의 화소를 개략적으로 설명하기 위한 도면이다.
도 2는 종래의 산화물 박막 트랜지스터의 트랜스퍼 특성을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 구성을 개략적으로 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3에 도시된 모드 선택부의 구성을 개략적으로 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 3에 도시된 신호 생성부의 구성을 개략적으로 나타내는 블록도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 도 4 및 도 5에 도시된 모드 선택부 및 게이트 스타트 펄스 생성부 각각의 입출력 파형도이다.
도 7은 본 발명의 일 실시예에 따른 도 5에 도시된 게이트 출력 신호 생성부의 입출력 파형도이다.
도 8은 본 발명의 일 실시예에 따른 도 3에 도시된 시프트 레지스터부의 구성을 개략적으로 나타내는 블록도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 도 7에 도시된 시프트 레지스터 및 신호 마스킹부 각각의 입출력 파형도이다.
도 10는 본 발명의 일 실시예에 따른 액정 표시 장치의 구성을 개략적으로 나타내는 블록도이다.1 is a diagram schematically illustrating pixels of a conventional liquid crystal display device.
2 is a graph showing transfer characteristics of a conventional oxide thin film transistor.
3 is a block diagram schematically illustrating the configuration of a gate driving circuit according to an embodiment of the present invention.
4 is a block diagram schematically illustrating the configuration of a mode selection unit shown in FIG. 3 according to an embodiment of the present invention.
5 is a block diagram schematically illustrating the configuration of a signal generator shown in FIG. 3 according to an embodiment of the present invention.
6A to 6D are input/output waveform diagrams of a mode selector and a gate start pulse generator shown in FIGS. 4 and 5 according to an embodiment of the present invention.
7 is an input/output waveform diagram of a gate output signal generating unit shown in FIG. 5 according to an embodiment of the present invention.
8 is a block diagram schematically illustrating the configuration of a shift register unit shown in FIG. 3 according to an embodiment of the present invention.
9A to 9D are input/output waveform diagrams of a shift register and a signal masking unit shown in FIG. 7 according to an embodiment of the present invention.
10 is a block diagram schematically illustrating a configuration of a liquid crystal display device according to an exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative, so the present invention is not limited to the details shown. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in this specification is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, 'on top of', 'on top of', 'at the bottom of', 'next to', etc. Or, unless 'directly' is used, one or more other parts may be located between the two parts.

소자 또는 층이 다른 소자 또는 층 위 (on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as (on) another element or layer, it includes all cases where another element or layer is directly on top of another element or another layer or another element is interposed therebetween.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numbers designate like elements throughout the specification.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are shown for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated components.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, and as those skilled in the art can fully understand, various interlocking and driving operations are possible, and each embodiment can be implemented independently of each other. It may be possible to implement together in an association relationship.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 구성을 개략적으로 나타내는 블록도이다.3 is a block diagram schematically illustrating the configuration of a gate driving circuit according to an embodiment of the present invention.

도 3을 참조하면, 게이트 구동회로(300)는 액정 표시 패널(400)의 화소에 형성된 산화물 박막 트랜지스터(TFT)를 구동하기 위한 제1 내지 제i(단, i는 자연수) 스캔 신호(SS1 내지 SSi)를 순차적으로 생성하여 액정 표시 패널(400)에 공급한다. 여기서, i는 게이트 라인의 수이며, 예를 들어, i는 1080일 수 있다. 게이트 구동회로(300)는 모드 선택부(310), 신호 생성부(320), 시프트 레지스터부(330), 레벨 시프터부(340) 및 출력부(350)를 포함한다. 게이트 구동회로(300)는 액정 표시 장치(미도시)의 타이밍 제어부(미도시)로부터 구동 모드에 따른 다양한 제어 신호를 수신한다. 여기서, 구동 모드는 게이트 구동회로(300)가 구동하는 구동 주파수 또는 구동 주파수에 대응하여 변동되는 게이트 온 시간의 길이에 대응하는 구동 방식을 의미한다. Referring to FIG. 3 , the gate driving circuit 300 includes first to i-th (where i is a natural number) scan signals SS1 to i-th for driving oxide thin film transistors (TFTs) formed in pixels of the liquid crystal display panel 400. SSi) is sequentially generated and supplied to the liquid crystal display panel 400 . Here, i is the number of gate lines, and i may be 1080, for example. The gate driving circuit 300 includes a mode selector 310, a signal generator 320, a shift register 330, a level shifter 340, and an output 350. The gate driving circuit 300 receives various control signals according to driving modes from a timing controller (not shown) of the liquid crystal display (not shown). Here, the driving mode means a driving frequency driven by the gate driving circuit 300 or a driving method corresponding to the length of the gate-on time varied in response to the driving frequency.

모드 선택부(310)는 액정 표시 장치(미도시)의 타이밍 제어부(미도시)로부터 제공되는 기준 게이트 스타트 펄스(RGSP) 및 게이트 시프트 클럭(GSC)에 기초하여, 기준 게이트 스타트 펄스(RGSP)의 펄스 폭 정보를 갖는 모드 선택 신호(SEL)를 생성한다. 여기서, 기준 게이트 스타트 펄스(RGSP)의 펄스 폭 정보는 구동 모드에 대한 정보를 포함한다. 또한, 모드 선택부(310)는 모드 선택 신호(SEL)를 미리 결정된 시간만큼 딜레이시켜 딜레이 모드 선택 신호(DSEL)를 생성한다. The mode selector 310 selects the reference gate start pulse RGSP based on the reference gate start pulse RGSP and the gate shift clock GSC provided from the timing controller (not shown) of the liquid crystal display (not shown). A mode selection signal SEL having pulse width information is generated. Here, the pulse width information of the reference gate start pulse RGSP includes information about the driving mode. Also, the mode selector 310 delays the mode select signal SEL by a predetermined time to generate the delay mode select signal DSEL.

신호 생성부(320)는 액정 표시 장치(미도시)의 타이밍 제어부(미도시)로부터 제공되는 기준 게이트 스타트 펄스(RGSP) 및 기준 게이트 출력 신호(RGOE) 각각에 기초하여 구동 모드용 게이트 스타트 펄스(GSP) 및 구동 모드용 게이트 출력 신호(GOE)를 생성한다. The signal generator 320 generates a gate start pulse (for driving mode) based on each of the reference gate start pulse (RGSP) and the reference gate output signal (RGOE) provided from a timing controller (not shown) of the liquid crystal display (not shown). GSP) and gate output signal (GOE) for driving mode.

구체적으로, 신호 생성부(320)는 모드 선택부(310)에서 생성된 딜레이 모드 선택 신호(DSEL) 및 기준 게이트 스타트 펄스(RGSP)를 기초로, 딜레이 모드 선택 신호(DSEL)에 포함된 구동 모드에 대한 정보를 변환하여 하나의 구동 모드용 게이트 스타트 펄스(GSP)를 생성하여 출력한다. 보다 구체적으로, 신호 생성부(320)는 기준 게이트 스타트 펄스(RGSP)를 기초로 딜레이 모드 선택 신호(DSEL)에 포함된 구동 모드에 대응되는 펄스 폭을 갖는 구동 모드용 게이트 스타트 펄스(GSP)를 생성하여 시프트 레지스터부(330)에 공급한다.Specifically, the signal generator 320 determines the driving mode included in the delay mode selection signal DSEL based on the delay mode selection signal DSEL and the reference gate start pulse RGSP generated by the mode selection unit 310. By converting the information on , a gate start pulse (GSP) for one driving mode is generated and output. More specifically, the signal generator 320 generates a gate start pulse GSP for the driving mode having a pulse width corresponding to the driving mode included in the delay mode selection signal DSEL based on the reference gate start pulse RGSP. generated and supplied to the shift register unit 330.

또한, 신호 생성부(320)는 모드 선택부(310)에서 생성된 딜레이 모드 선택 신호(DSEL) 및 기준 게이트 출력 신호(GOE)를 기초로, 딜레이 모드 선택 신호(DSEL)에 포함된 구동 모드에 대응되는 펄스 폭을 갖는 적어도 하나의 구동 모드용 게이트 출력 신호(GOE)를 생성하여 출력한다. 보다 구체적으로, 신호 생성부(320)는 기준 게이트 출력 신호(RGOE)를 기반으로 구동 모드별로 상이한 개수와 상이한 펄스 폭을 갖는 적어도 하나의 구동 모드별 게이트 출력 신호를 생성한다. 나아가, 신호 생성부(320)는 생성된 구동 모드별 게이트 출력 신호 중에서 딜레이 모드 선택 신호(DSEL)에 대응되는 구동 모드용 게이트 출력 신호(GOE)를 선택하여 시프트 레지스터부(330)에 공급한다.Also, the signal generator 320 determines the driving mode included in the delay mode selection signal DSEL based on the delay mode selection signal DSEL and the reference gate output signal GOE generated by the mode selection unit 310. At least one gate output signal GOE for driving mode having a corresponding pulse width is generated and output. More specifically, the signal generator 320 generates at least one gate output signal for each driving mode having a different number and a different pulse width for each driving mode based on the reference gate output signal RGOE. Furthermore, the signal generator 320 selects the gate output signal GOE for the driving mode corresponding to the delay mode selection signal DSEL from among the generated gate output signals for each driving mode and supplies it to the shift register unit 330 .

시프트 레지스터부(330)는 딜레이 모드 선택 신호(DSEL)에 대응되는 구동 모드에 따라 신호 생성부(320)로부터 공급되는 하나의 구동 모드용 게이트 스타트 펄스(GSP) 및 적어도 하나의 구동 모드용 게이트 출력 신호(GOE)를 이용하여 순차적으로 시프트되는 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 생성한다. 즉, 시프트 레지스터부(330)는 신호 생성부(320)로부터 공급되는 구동 모드용 게이트 스타트 펄스(GSP), 구동 모드용 게이트 출력 신호(GOE) 및 타이밍 제어부로부터 제공되는 게이트 시프트 클럭(GSC) 각각을 수신한다. 이에, 시프트 레지스터부(330)는 수신한 구동 모드용 게이트 스타트 펄스(GSP)를 게이트 시프트 클럭(GSC)에 따라 1 클럭씩 시프트시켜 제1 내지 제i 시프트 출력 신호를 순차적으로 생성하고, 순차적으로 생성되는 제1 내지 제i 시프트 출력 신호를 구동 모드용 게이트 출력 신호(GOE)에 따라 마스킹하여 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 생성해 레벨 시프터부(340)에 공급한다.The shift register unit 330 outputs one driving mode gate start pulse GSP supplied from the signal generator 320 and at least one driving mode gate output according to the driving mode corresponding to the delay mode selection signal DSEL. First to ith gate signals GS1 to GSi sequentially shifted are generated using the signal GOE. That is, the shift register unit 330 receives the gate start pulse (GSP) for the driving mode supplied from the signal generator 320, the gate output signal (GOE) for the driving mode, and the gate shift clock (GSC) supplied from the timing controller, respectively. receive Accordingly, the shift register unit 330 shifts the received gate start pulse (GSP) for the driving mode by one clock according to the gate shift clock (GSC) to sequentially generate the first to ith shift output signals, and sequentially generate the first to i-th shift output signals. The generated first to i-th shift output signals are masked according to the driving mode gate output signal GOE to generate first to i-th gate signals GS1 to GSi and supplied to the level shifter 340 .

레벨 시프터부(340)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 이용해 시프트 레지스터부(330)로부터 순차적으로 공급되는 제1 내지 제i 게이트 신호(GS1 내지 GSi) 각각의 전압 레벨을 레벨 시프팅시켜 제1 내지 제i 스캔 신호(SS1 내지 SSi)를 생성한다. 여기서, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 각각은 액정 표시 장치의 전원 공급부에서 생성되어 레벨 시프터부(340)에 공급될 수 있다.The level shifter unit 340 adjusts the voltage level of each of the first to ith gate signals GS1 to GSi sequentially supplied from the shift register unit 330 using the gate high voltage VGH and the gate low voltage VGL. The first through i-th scan signals SS1 through SSi are generated by level shifting. Here, each of the gate high voltage (VGH) and the gate low voltage (VGL) may be generated by the power supply unit of the liquid crystal display and supplied to the level shifter unit 340 .

출력부(350)는 레벨 시프터부(340)로부터 공급되는 제1 내지 제i 스캔 신호(SS1 내지 SSi)를 신호 완충하여 액정 표시 패널(400)에 공급한다. 일 예에 따른 출력부(350)는 제1 내지 제i 출력 버퍼로 이루어질 수 있다.The output unit 350 buffers the first to ith scan signals SS1 to SSi supplied from the level shifter 340 and supplies them to the liquid crystal display panel 400 . The output unit 350 according to an example may include first through i-th output buffers.

한편, 본 발명의 일 예에 따른 게이트 구동회로(300)는 하나의 집적 회로로 구성될 수 있으며, 이 경우, 게이트 구동회로(300)는 시프트 레지스터부(330)에서 마지막 게이트 신호(GSi)가 출력되면, 입력된 기준 게이트 스타트 펄스(RGSP)를 캐리 신호로서 외부로 출력한다.Meanwhile, the gate driving circuit 300 according to an example of the present invention may be composed of one integrated circuit. In this case, the gate driving circuit 300 has the last gate signal GSi in the shift register unit 330. When output, the input reference gate start pulse RGSP is externally output as a carry signal.

본 발명의 일 실시예에 따른 게이트 구동회로(300)는 액정 표시 장치를 구동하고자 하는 구동 주파수 및 게이트 온 시간에 따라 타이밍 제어부에서 생성된 기준 게이트 스타트 펄스(RGSP), 게이트 시프트 클럭(GSC) 및 게이트 출력 신호(RGOE)를 수신한다. 게이트 구동회로(300)의 모드 선택부(310)는 기준 게이트 스타트 펄스(RGSP)에 포함된 구동 모드에 대한 정보를 기초로 모드 선택 신호 및 딜레이 모드 선택 신호를 생성하여 신호 생성부(320)에 공급한다. 신호 생성부(320)는 딜레이 모드 선택 신호를 수신하여 기준 게이트 스타트 펄스(RGSP), 게이트 시프트 클럭(GSC) 및 게이트 출력 신호(RGOE)와 함께 구동 모드에 대응하는 하나의 구동 모드용 게이트 스타트 펄스(GSP) 및 적어도 하나의 구동 모드용 게이트 출력 신호(GOE)를 생성한다. The gate driving circuit 300 according to an embodiment of the present invention includes a reference gate start pulse (RGSP), a gate shift clock (GSC) and A gate output signal (RGOE) is received. The mode selection unit 310 of the gate driving circuit 300 generates a mode selection signal and a delay mode selection signal based on the driving mode information included in the reference gate start pulse RGSP, and sends them to the signal generation unit 320. supply The signal generator 320 receives the delay mode selection signal, together with the reference gate start pulse RGSP, the gate shift clock GSC, and the gate output signal RGOE, a gate start pulse for one driving mode corresponding to the driving mode. (GSP) and a gate output signal (GOE) for at least one driving mode.

이에 따라, 게이트 구동회로(300)는 구동 주파수 및 게이트 온 시간을 변경함으로써 액정 표시 패널의 산화물 박막 트랜지스터(TFT)의 문턱 전압이 네거티브 시프트되는 것을 억제하고, 이에 따른 산화물 박막 트랜지스터(TFT)의 신뢰성 저하를 억제할 수 있다. 나아가, 게이트 구동회로(300)는 액정 표시 패널의 박막 트랜지스터의 신뢰성 저하로 인한 크로스 토크 및 휘점과 같은 화질 불량을 개선할 수 있다. 게이트 구동회로(300)에서 모드 선택부(310) 및 신호 생성부(320)의 구체적인 구성 및 동작에 대해서는 이하 도 4 내지 도 6d를 참조하여 후술한다.Accordingly, the gate driving circuit 300 suppresses the negative shift of the threshold voltage of the oxide thin film transistor (TFT) of the liquid crystal display panel by changing the driving frequency and the gate-on time, thereby reducing the reliability of the oxide thin film transistor (TFT). decline can be prevented. Furthermore, the gate driving circuit 300 can improve image quality defects such as crosstalk and bright spots due to a decrease in reliability of the thin film transistor of the liquid crystal display panel. Detailed configurations and operations of the mode selector 310 and the signal generator 320 in the gate driving circuit 300 will be described later with reference to FIGS. 4 to 6D.

도 4는 본 발명의 일 실시예에 따른 도 3에 도시된 모드 선택부의 구성을 개략적으로 나타내는 블록도이다. 도 5는 본 발명의 일 실시예에 따른 도 3에 도시된 신호 생성부의 구성을 개략적으로 나타내는 블록도이다. 도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 도 4 및 도 5에 도시된 모드 선택부 및 신호 생성부 각각의 입출력 파형도이다. 도 7은 본 발명의 일 실시예에 따른 도 5에 도시된 게이트 출력 신호 생성부의 입출력 파형도이다. 도 6a 내지 도 6d에는 하나의 프레임(frame)을 기준으로 도시되었으며, 하나의 프레임은 표시 구간 및 블랭크(blank) 구간을 포함한다. 하나의 프레임 및 하나의 프레임 내에 도시된 게이트 시프트 클럭(GSC)은 예시적으로 도시된 것일 뿐, 실시마다 도시된 것과 상이하게 구현될 수 있다. 도 4 및 도 5에 도시된 모드 선택부(310) 및 신호 생성부(320)는 도 3에 도시된 모드 선택부(310) 및 신호 생성부(320)를 보다 구체적으로 도시한 것으로, 중복 설명은 생략한다.4 is a block diagram schematically illustrating the configuration of a mode selection unit shown in FIG. 3 according to an embodiment of the present invention. 5 is a block diagram schematically illustrating the configuration of a signal generator shown in FIG. 3 according to an embodiment of the present invention. 6A to 6D are input/output waveform diagrams of the mode selector and signal generator shown in FIGS. 4 and 5 according to an embodiment of the present invention. 7 is an input/output waveform diagram of a gate output signal generating unit shown in FIG. 5 according to an embodiment of the present invention. 6A to 6D are shown based on one frame, and one frame includes a display section and a blank section. One frame and the gate shift clock (GSC) shown in one frame are only shown as an example, and may be implemented differently from those shown in each implementation. The mode selection unit 310 and the signal generation unit 320 shown in FIGS. 4 and 5 show the mode selection unit 310 and the signal generation unit 320 shown in FIG. 3 in more detail, and redundant description. is omitted.

도 4를 참조하면, 모드 선택부(310)는 제1 카운터부(311) 및 딜레이부(312)를 포함한다. 모드 선택부(310)는 기준 게이트 스타트 펄스(RGSP)의 구동 모드에 대응하는 펄스 폭 정보에 기초하여 기간 각각에 대응되는 펄스 폭을 갖는 제1 내지 제4 딜레이 모드 선택 신호(DSEL_1H, DSEL_2H, DSEL_3H, DSEL_4H) 중 어느 하나를 생성한다.Referring to FIG. 4 , the mode selection unit 310 includes a first counter unit 311 and a delay unit 312 . The mode selector 310 outputs the first to fourth delay mode selection signals DSEL_1H, DSEL_2H, and DSEL_3H having pulse widths corresponding to respective periods based on pulse width information corresponding to the driving mode of the reference gate start pulse RGSP. , DSEL_4H).

제1 카운터부(311)는 액정 표시 장치(미도시)의 타이밍 제어부(미도시)로부터 제공되는 기준 게이트 스타트 펄스(RGSP)를 기초로 게이트 시프트 클럭(GSC)을 카운팅하여 모드 선택 신호(SEL)를 생성한다.The first counter unit 311 counts the gate shift clock GSC based on the reference gate start pulse RGSP provided from the timing controller (not shown) of the liquid crystal display (not shown) to generate the mode selection signal SEL. generate

도 4 및 도 6a 내지 도 6d를 참조하면, 제1 카운터부(311)는 구동 모드에 따른 펄스 폭을 갖는 기준 게이트 스타트 펄스(RGSP)의 라이징 에지(rising edge)를 기준으로 기준 게이트 스타트 펄스(RGSP)의 폴링 에지(falling edge)까지 게이트 시프트 클럭(GSC)의 개수를 카운팅한다. 이어서, 제1 카운터부(311)는 카운팅한 게이트 시프트 클럭(GSC)의 개수를 논리 비트(bit)로 마킹(marking)하여 구동 모드마다 서로 상이한 모드 선택 신호(SEL)를 생성한다. Referring to FIGS. 4 and 6A to 6D , the first counter unit 311 generates a reference gate start pulse (rising edge) of the reference gate start pulse RGSP having a pulse width according to a driving mode. The number of gate shift clocks (GSC) is counted until the falling edge of RGSP. Subsequently, the first counter unit 311 marks the counted number of gate shift clocks (GSC) as logic bits to generate different mode selection signals (SEL) for each driving mode.

도 4 및 도 6a를 참조하면, 구동 모드가 1 수평기간(1H)인 경우, 제1 카운터부(311)는 1 수평기간의 펄스 폭을 갖는 기준 게이트 스타트 펄스(RGSP)의 라이징 에지를 기준으로 게이트 시프트 클럭(GSC)의 개수를 카운팅한다. 이에, 제1 카운터부(311)는 1개의 게이트 시프트 클럭(GSC)을 카운팅하여, 1 수평기간에 대응하는 ‘1000’을 마킹한 제1 모드 선택 신호(SEL_1H)을 생성한다.Referring to FIGS. 4 and 6A , when the driving mode is 1 horizontal period (1H), the first counter unit 311 calculates the value based on the rising edge of the reference gate start pulse RGSP having a pulse width of 1 horizontal period. The number of gate shift clocks (GSC) is counted. Accordingly, the first counter unit 311 counts one gate shift clock GSC and generates a first mode selection signal SEL_1H marked with '1000' corresponding to one horizontal period.

도 4 및 도 6b를 참조하면, 구동 모드가 2 수평기간(2H)인 경우, 제1 카운터부(311)는 2 수평기간의 펄스 폭을 갖는 기준 게이트 스타트 펄스(RGSP)의 라이징 에지를 기준으로 게이트 시프트 클럭(GSC)의 개수를 카운팅한다. 이에, 제1 카운터부(311)는 2개의 게이트 시프트 클럭(GSC)을 카운팅하여, 2 수평기간에 대응하는 ‘1100’을 마킹한 제2 모드 선택 신호(SEL_2H)을 생성한다.Referring to FIGS. 4 and 6B , when the driving mode is 2 horizontal periods (2H), the first counter unit 311 calculates, based on the rising edge of the reference gate start pulse RGSP having a pulse width of 2 horizontal periods. The number of gate shift clocks (GSC) is counted. Accordingly, the first counter unit 311 counts the two gate shift clocks GSC and generates the second mode selection signal SEL_2H marked with '1100' corresponding to the two horizontal periods.

도 4 및 도 6c를 참조하면, 구동 모드가 3 수평기간(3H)인 경우, 제1 카운터부(311)는 3 수평기간의 펄스 폭을 갖는 기준 게이트 스타트 펄스(RGSP)의 라이징 에지를 기준으로 게이트 시프트 클럭(GSC)의 개수를 카운팅한다. 이에, 제1 카운터부(311)는 3개의 게이트 시프트 클럭(GSC)을 카운팅하여, 3 수평기간에 대응하는 ‘1110’을 마킹한 제3 모드 선택 신호(SEL_3H)을 생성한다.Referring to FIGS. 4 and 6C , when the driving mode is 3 horizontal periods (3H), the first counter unit 311 calculates, based on the rising edge of the reference gate start pulse RGSP having a pulse width of 3 horizontal periods. The number of gate shift clocks (GSC) is counted. Accordingly, the first counter unit 311 counts the three gate shift clocks GSC and generates the third mode selection signal SEL_3H marked with '1110' corresponding to the three horizontal periods.

도 4 및 도 6d를 참조하면, 구동 모드가 4 수평기간(4H)인 경우, 제1 카운터부(311)는 4 수평기간의 펄스 폭을 갖는 기준 게이트 스타트 펄스(RGSP)의 라이징 에지를 기준으로 게이트 시프트 클럭(GSC)의 개수를 카운팅한다. 이에, 제1 카운터부(311)는 4개의 게이트 시프트 클럭(GSC)을 카운팅하여, 4 수평기간에 대응하는 ‘1111’을 마킹한 제4 모드 선택 신호(SEL_4H)을 생성한다.Referring to FIGS. 4 and 6D , when the driving mode is 4 horizontal periods (4H), the first counter unit 311 calculates, based on the rising edge of the reference gate start pulse RGSP having a pulse width of 4 horizontal periods. The number of gate shift clocks (GSC) is counted. Accordingly, the first counter unit 311 counts the four gate shift clocks GSC and generates a fourth mode selection signal SEL_4H marked with '1111' corresponding to the four horizontal periods.

딜레이부(312)는 제1 카운터부(311)에서 생성된 모드 선택 신호(SEL)를 미리 결정된 시간만큼 딜레이시켜 딜레이 모드 선택 신호(DSEL)를 생성한다. 여기서, 딜레이 모드 선택 신호(DSEL)는 모드 선택 신호(SEL)를 딜레이시킨 신호로서, 하나의 프레임에서 표시 구간에는 생성되지 않고 블랭크 구간에 생성될 수 있다. 예를 들어, 미리 결정된 시간은 1 수평기간(1H)일 수 있다.The delay unit 312 delays the mode selection signal SEL generated by the first counter unit 311 by a predetermined time to generate the delay mode selection signal DSEL. Here, the delay mode selection signal DSEL is a signal obtained by delaying the mode selection signal SEL, and may be generated in a blank section rather than a display section in one frame. For example, the predetermined time may be one horizontal period (1H).

도 4 및 도 6a 내지 도 6d를 참조하면, 딜레이부(312)는 구동 모드에 대응하여 표시 구간에 생성된 제1 모드 선택 신호(SEL_1H)를 1 수평기간만큼 딜레이시켜 블랭크 구간에 제1 딜레이 모드 선택 신호(DSEL_1H)를 생성하고, 표시 구간에 생성된 제2 모드 선택 신호(SEL_2H)를 1 수평기간만큼 딜레이시켜 블랭크 구간에 제2 딜레이 모드 선택 신호(DSEL_2H)를 생성하고, 표시 구간에 생성된 제3 모드 선택 신호(SEL_3H)를 1 수평기간만큼 딜레이시켜 블랭크 구간에 제3 딜레이 모드 선택 신호(DSEL_3H)를 생성하고, 표시 구간에 생성된 제4 모드 선택 신호(SEL_4H)를 1 수평기간만큼 딜레이시켜 블랭크 구간에 제4 딜레이 모드 선택 신호(DSEL_4H)를 생성한다.Referring to FIGS. 4 and 6A to 6D , the delay unit 312 delays the first mode selection signal SEL_1H generated in the display section corresponding to the driving mode by 1 horizontal period to provide a first delay mode in the blank section. The selection signal DSEL_1H is generated, and the second mode selection signal SEL_2H generated in the display section is delayed by 1 horizontal period to generate the second delay mode selection signal DSEL_2H in the blank section. The third mode selection signal (SEL_3H) is delayed by 1 horizontal period to generate the third delay mode selection signal (DSEL_3H) in the blank period, and the fourth mode selection signal (SEL_4H) generated in the display period is delayed by 1 horizontal period. to generate the fourth delay mode selection signal DSEL_4H in the blank period.

이에 따라, 모드 선택부(310)는 구동 모드에 대응하는 기준 게이트 스타트 펄스(RGSP)를 통해 구동 모드에 대한 펄스 폭 정보를 포함하는 모드 선택 신호(SEL) 및 딜레이 모드 선택 신호(DSEL)를 생성할 수 있다. 즉, 모드 선택부(310)는 액정 표시 장치에서 구동 모드가 변할 때마다 연동하여 변경된 구동 모드에 대한 펄스 폭 정보를 포함하도록 모드 선택 신호(SEL) 및 딜레이 모드 선택 신호(DSEL)를 생성할 수 있다.Accordingly, the mode selector 310 generates a mode selection signal SEL and a delay mode selection signal DSEL including pulse width information about the driving mode through the reference gate start pulse RGSP corresponding to the driving mode. can do. That is, the mode selection unit 310 may generate a mode selection signal SEL and a delay mode selection signal DSEL to include pulse width information about the changed driving mode in conjunction with each other whenever the driving mode changes in the liquid crystal display. there is.

도 5를 참조하면, 신호 생성부(320)는 게이트 스타트 펄스 생성부(322) 및 게이트 출력 신호 생성부(324)를 포함한다. 신호 생성부(320)는 기준 게이트 스타트 펄스(RGSP), 게이트 시프트 클럭(GSC), 기준 게이트 출력 신호(RGOE) 및 모드 선택부(310)에서 생성된 딜레이 모드 선택 신호(DSEL)에 기초하여, 기준 게이트 스타트 펄스(RGSP)의 펄스 폭 정보에 대응하는 펄스 폭을 갖는 구동 모드용 게이트 스타트 펄스(GSP) 및 구동 모드용 게이트 출력 신호(GOE)를 생성한다.Referring to FIG. 5 , the signal generator 320 includes a gate start pulse generator 322 and a gate output signal generator 324 . The signal generator 320 is based on the reference gate start pulse RGSP, the gate shift clock GSC, the reference gate output signal RGOE, and the delay mode selection signal DSEL generated by the mode selector 310. A gate start pulse GSP for driving mode having a pulse width corresponding to the pulse width information of the reference gate start pulse RGSP and a gate output signal GOE for driving mode are generated.

게이트 스타트 펄스 생성부(322)는 딜레이 모드 선택 신호(DSEL)를 수신하여, 구동 모드용 게이트 스타트 펄스(GSP)로 변환한다. 구체적으로, 게이트 스타트 펄스 생성부(322)는 디지털-아날로그 변환부(Digital-to-Analog Converter; DAC)를 통해 논리 비트로 마킹된 디지털 신호인 딜레이 모드 선택 신호(DSEL)를 아날로그 신호인 구동 모드용 게이트 스타트 펄스(GSP)로 변환할 수 있다.The gate start pulse generator 322 receives the delay mode selection signal DSEL and converts it into a gate start pulse GSP for the driving mode. Specifically, the gate start pulse generator 322 converts the delay mode selection signal DSEL, which is a digital signal marked with logic bits, through a digital-to-analog converter (DAC) into an analog signal, which is used for driving mode. It can be converted to a gate start pulse (GSP).

도 6a 내지 도 6d를 참조하면, 게이트 스타트 펄스 생성부(322)는 딜레이 모드 선택 신호(DSEL)를 기준 게이트 스타트 펄스(RGSP)의 펄스 폭 정보에 대응하는 펄스 폭을 갖는, 제1 내지 제4 구동 모드용 게이트 스타트 펄스(GSP_1H, GSP_2H, GSP_3H, GSP_4H) 중 어느 하나로 변환한다. 구체적으로, 블랭크 구간에서 생성된 디지털 신호인 제1 딜레이 모드 선택 신호(DSEL_1H)는 게이트 스타트 펄스 생성부(322)에 의해 아날로그 신호인 제1 구동 모드용 게이트 스타트 펄스(GSP_1H)로 변환된다. 마찬가지로, 제2 딜레이 모드 선택 신호(DSEL_2H)는 게이트 스타트 펄스 생성부(322)에 의해 제2 구동 모드용 게이트 스타트 펄스(GSP_2H)로 변환되고, 제3 딜레이 모드 선택 신호(DSEL_3H)는 게이트 스타트 펄스 생성부(322)에 의해 제3 구동 모드용 게이트 스타트 펄스(GSP_3H)로 변환되고, 제4 딜레이 모드 선택 신호(DSEL_4H)는 게이트 스타트 펄스 생성부(322)에 의해 제4 구동 모드용 게이트 스타트 펄스(GSP_1H)로 변환된다.6A to 6D, the gate start pulse generator 322 transmits the delay mode selection signal DSEL to first to fourth pulse widths corresponding to pulse width information of the reference gate start pulse RGSP. Converts to one of the gate start pulses for drive mode (GSP_1H, GSP_2H, GSP_3H, GSP_4H). Specifically, the first delay mode selection signal DSEL_1H, which is a digital signal generated in the blank period, is converted into an analog signal, the gate start pulse GSP_1H for the first driving mode, by the gate start pulse generator 322. Similarly, the second delay mode selection signal DSEL_2H is converted into a gate start pulse GSP_2H for the second driving mode by the gate start pulse generator 322, and the third delay mode selection signal DSEL_3H is a gate start pulse. The generator 322 converts the gate start pulse GSP_3H for the third driving mode, and the fourth delay mode selection signal DSEL_4H is converted into the gate start pulse for the fourth driving mode by the gate start pulse generator 322. (GSP_1H).

게이트 출력 신호 생성부(324)는 제2 카운터부(324a) 및 게이트 출력 신호 선택부(324b)를 포함한다. 이에, 게이트 출력 신호 생성부(324)는 제2 카운터부(324a)를 통해 게이트 시프트 클럭(GSC) 및 기준 게이트 출력 신호(RGOE)를 이용하여 구동 모드별로 상이한 펄스 폭과 상이한 개수를 갖는 적어도 하나의 구동 모드별 게이트 출력 신호(GOE_M)를 생성한다. 또한, 게이트 출력 신호 생성부(324)는 게이트 출력 신호 선택부(324b)를 통해 수신한 딜레이 모드 선택 신호(DSEL)에 기초하여, 구동 모드별 게이트 출력 신호(GOE_M) 중에서 기준 게이트 스타트 펄스(RGSP)의 펄스 폭 정보에 대응되는 적어도 하나의 구동 모드용 게이트 출력 신호(GOE)를 선택하여 시프트 레지스터부(330)에 공급한다.The gate output signal generator 324 includes a second counter unit 324a and a gate output signal selector 324b. Accordingly, the gate output signal generation unit 324 uses the gate shift clock GSC and the reference gate output signal RGOE through the second counter unit 324a to generate at least one pulse width and a different number for each driving mode. generates a gate output signal (GOE_M) for each driving mode of In addition, the gate output signal generator 324 based on the delay mode selection signal DSEL received through the gate output signal selector 324b, among the gate output signals GOE_M for each driving mode, the reference gate start pulse RGSP At least one gate output signal GOE for driving mode corresponding to the pulse width information of ) is selected and supplied to the shift register unit 330 .

제2 카운터부(324a)는 게이트 시프트 클럭(GSC)에 기초하여, 기준 게이트 출력 신호(RGOE)를 카운팅하여 제1 내지 제4 구동 모드용 게이트 출력 신호(GOE_M1, GOE_M2, GOE_M3, GOE_M4)를 생성한다. 구체적으로, 제2 카운터부(324a)는 기준 게이트 스타트 펄스(RGSP)에 의해 리셋되며, 게이트 시프트 클럭(GSC)의 폴링 에지에 동기되어 기준 게이트 출력 신호(RGOE)의 개수를 카운팅하여 적어도 하나의 제1 내지 제4 구동 모드용 게이트 출력 신호(GOE_M1, GOE_M2, GOE_M3, GOE_M4)를 생성한다.The second counter unit 324a generates gate output signals GOE_M1, GOE_M2, GOE_M3, and GOE_M4 for the first to fourth driving modes by counting the reference gate output signal RGO based on the gate shift clock GSC. do. Specifically, the second counter unit 324a is reset by the reference gate start pulse RGSP, and counts the number of reference gate output signals RGOE in synchronization with the falling edge of the gate shift clock GSC to obtain at least one Gate output signals GOE_M1, GOE_M2, GOE_M3, and GOE_M4 for the first to fourth driving modes are generated.

도 5 및 도 7을 참조하면, 제2 카운터부(324a)는 제1 내지 제4 구동 모드용 카운터부(CP1, CP2, CP3, CP4)를 포함하고, 제1 내지 제4 구동 모드용 카운터부(CP1, CP2, CP3, CP4) 각각은 1 수평기간에 대응되는 펄스 폭을 갖는 제1 구동 모드용 게이트 출력 신호(GOE_1H), 2 수평기간에 대응되는 펄스 폭을 가지면서 게이트 시프트 클럭의 1 클럭 만큼 시프트된 제2 구동 모드용 제1 및 제2 게이트 출력 신호(GOE_2H1, GOE_2H2), 3 수평기간에 대응되는 펄스 폭을 가지면서 게이트 시프트 클럭의 1 클럭 만큼 시프트된 제3 구동 모드용 제1 내지 제3 게이트 출력 신호(GOE_3H1, GOE_3H2, GOE_3H3), 및 4 수평기간에 대응되는 펄스 폭을 가지면서 게이트 시프트 클럭의 1 클럭 만큼 시프트된 제4 구동 모드용 제1 내지 제4 게이트 출력 신호(GOE_4H1, GOE_4H2, GOE_4H3, GOE_4H4)를 각각 생성한다.Referring to FIGS. 5 and 7 , the second counter unit 324a includes counter units CP1 , CP2 , CP3 , and CP4 for the first to fourth driving modes, and the counter units for the first to fourth driving modes. (CP1, CP2, CP3, CP4) each has a gate output signal (GOE_1H) for the first driving mode having a pulse width corresponding to 1 horizontal period, and having a pulse width corresponding to 2 horizontal periods and 1 clock of the gate shift clock The first and second gate output signals GOE_2H1 and GOE_2H2 for the second driving mode shifted by , and the first to second gate output signals GOE_2H1 and GOE_2H2 for the third driving mode shifted by 1 clock of the gate shift clock while having pulse widths corresponding to 3 horizontal periods. The third gate output signals GOE_3H1, GOE_3H2, GOE_3H3, and the first to fourth gate output signals GOE_4H1 for the fourth driving mode shifted by 1 clock of the gate shift clock while having pulse widths corresponding to 4 horizontal periods. GOE_4H2, GOE_4H3, GOE_4H4) respectively.

구체적으로, 제1 구동 모드용 카운터부(CP1)는 기준 게이트 스타트 펄스(RGSP)에 의해 리셋되며, 게이트 시프트 클럭(GSC)의 폴링 에지에 동기되어 하나의 기준 게이트 출력 신호(RGOE)마다 제1 구동 모드용 게이트 출력 신호(GOE_1H)를 생성한다. 이에 따라, 제1 구동 모드용 게이트 출력 신호(GOE_1H)는 액정 표시 패널의 1 수평기간에 대응되는 펄스 폭(W1)을 갖는다. 이때, 제1 구동 모드용 게이트 출력 신호(GOE_1H)는 기준 게이트 출력 신호(RGOE)와 동일한 파형을 갖는다. 선택적으로, 제1 구동 모드용 카운터부(CP1)는 생략 가능하며, 이 경우, 제2 카운터부(114a)는 바이패스 방식에 따라 기준 게이트 출력 신호(RGOE)를 제1 구동 모드용 게이트 출력 신호(GOE_1H)로 출력할 수 있다.Specifically, the counter unit CP1 for the first driving mode is reset by the reference gate start pulse RGSP, and is synchronized with the falling edge of the gate shift clock GSC to generate a first value for each reference gate output signal RGOE. A gate output signal (GOE_1H) for driving mode is generated. Accordingly, the gate output signal GOE_1H for the first driving mode has a pulse width W1 corresponding to one horizontal period of the liquid crystal display panel. At this time, the gate output signal GOE_1H for the first driving mode has the same waveform as the reference gate output signal RGOE. Optionally, the counter unit CP1 for the first driving mode may be omitted. In this case, the second counter unit 114a converts the reference gate output signal RGOE to the gate output signal for the first driving mode according to the bypass method. (GOE_1H) can be output.

제2 구동 모드용 카운터부(CP2)는 기준 게이트 스타트 펄스(RGSP)에 의해 리셋되며, 게이트 시프트 클럭(GSC)의 폴링 에지에 동기되어 2 개의 기준 게이트 출력 신호(RGOE)마다 제2 구동 모드용 제1 게이트 출력 신호(GOE_2H1)를 생성하고, 제2 구동 모드용 제1 게이트 출력 신호(GOE_2H1)로부터 게이트 시프트 클럭(GSC)의 1 클럭 만큼 시프트되는 제2 구동 모드용 제2 게이트 출력 신호(GOE_2H2)를 생성한다. 이에 따라, 제2 구동 모드용 제1 및 제2 게이트 출력 신호(GOE_2H1, GOE_2H2) 각각은 기준 게이트 출력 신호(RGOE)의 2 클럭 중 첫번째 하이 구간에 대응되는 하이 구간과 기준 게이트 출력 신호(RGOE)의 2 클럭 중 나머지 구간에 대응되는 로우 구간을 가짐으로써 액정 표시 패널의 2 수평기간에 대응되는 펄스 폭(W2)을 갖게 된다. The counter unit CP2 for the second driving mode is reset by the reference gate start pulse RGSP, and is synchronized with the falling edge of the gate shift clock GSC so that every two reference gate output signals RGOE for the second driving mode The second gate output signal GOE_2H2 for the second driving mode generates the first gate output signal GOE_2H1 and is shifted by one clock of the gate shift clock GSC from the first gate output signal GOE_2H1 for the second driving mode. ) to create Accordingly, each of the first and second gate output signals GOE_2H1 and GOE_2H2 for the second driving mode has a high period corresponding to the first high period of the 2 clocks of the reference gate output signal RGO and the reference gate output signal RGO By having a low period corresponding to the remaining period of the 2 clocks of , the pulse width W2 corresponding to the 2 horizontal periods of the liquid crystal display panel is obtained.

제3 구동 모드용 카운터부(CP3)는 기준 게이트 스타트 펄스(RGSP)에 의해 리셋되며, 게이트 시프트 클럭(GSC)의 폴링 에지에 동기되어 3 개의 기준 게이트 출력 신호(RGOE)마다 제3 구동 모드용 제1 게이트 출력 신호(GOE_3H1)를 생성하고, 제3 구동 모드용 제1 게이트 출력 신호(GOE_3H1)로부터 게이트 시프트 클럭(GSC)의 1클럭 만큼 시프트되는 제3 구동 모드용 제2 게이트 출력 신호(GOE_3H2)를 생성하며, 제3 구동 모드용 제2 게이트 출력 신호(GOE_3H2)로부터 게이트 시프트 클럭(GSC)의 1 클럭 만큼 시프트되는 제3 구동 모드용 제3 게이트 출력 신호(GOE_3H3)를 생성한다. 이에 따라, 제3 구동 모드용 제1 내지 제3 게이트 출력 신호(GOE_3H1, GOE_3H2, GOE_3H3) 각각은 기준 게이트 출력 신호(RGOE)의 3 클럭 중 첫번째 하이 구간에 대응되는 하이 구간과 기준 게이트 출력 신호(RGOE)의 3 클럭 중 나머지 구간에 대응되는 로우 구간을 가짐으로써 액정 표시 패널의 3 수평기간에 대응되는 펄스 폭(W3)을 갖게 된다. The counter unit CP3 for the third driving mode is reset by the reference gate start pulse RGSP, and is synchronized with the falling edge of the gate shift clock GSC, so that every three reference gate output signals RGOE for the third driving mode The first gate output signal GOE_3H1 is generated and the second gate output signal GOE_3H2 for the third driving mode is shifted by one clock of the gate shift clock GSC from the first gate output signal GOE_3H1 for the third driving mode. ), and a third gate output signal GOE_3H3 for the third driving mode shifted by one clock of the gate shift clock GSC from the second gate output signal GOE_3H2 for the third driving mode. Accordingly, each of the first to third gate output signals GOE_3H1, GOE_3H2, and GOE_3H3 for the third driving mode includes a high period corresponding to a first high period among three clocks of the reference gate output signal RGOE and a reference gate output signal ( RGOE) has a pulse width W3 corresponding to the 3 horizontal periods of the liquid crystal display panel by having a low period corresponding to the remaining period among the 3 clock periods.

제4 구동 모드용 카운터부(CP4)는 기준 게이트 스타트 펄스(RGSP)에 의해 리셋되며, 게이트 시프트 클럭(GSC)의 폴링 에지에 동기되어 4 개의 기준 게이트 출력 신호(RGOE)마다 제4 구동 모드용 제1 게이트 출력 신호(GOE_4H1)를 생성하고, 제4 구동 모드용 제1 게이트 출력 신호(GOE_4H1)로부터 게이트 시프트 클럭(GSC)의 1 클럭 만큼 시프트되는 제4 구동 모드용 제2 게이트 출력 신호(GOE_4H2)를 생성하고, 제4 구동 모드용 제2 게이트 출력 신호(GOE_4H2)로부터 게이트 시프트 클럭(GSC)의 1 클럭 만큼 시프트되는 제4 구동 모드용 제3 게이트 출력 신호(GOE_4H3)를 생성하며, 제4 구동 모드용 제3 게이트 출력 신호(GOE_4H3)로부터 게이트 시프트 클럭(GSC)의 1 클럭 만큼 시프트되는 제4 구동 모드용 제4 게이트 출력 신호(GOE_4H4)를 생성한다. 이에 따라, 제3 구동 모드용 제1 내지 제4 게이트 출력 신호(GOE_4H1, GOE_4H2, GOE_4H3, GOE_4H4) 각각은 기준 게이트 출력 신호(RGOE)의 4 클럭 중 첫번째 하이 구간에 대응되는 하이 구간과 기준 게이트 출력 신호(RGOE)의 4 클럭 중 나머지 구간에 대응되는 로우 구간을 가짐으로써 액정 표시 패널의 4 수평기간에 대응되는 펄스 폭(W4)을 갖게 된다. The counter unit CP4 for the fourth driving mode is reset by the reference gate start pulse RGSP, and is synchronized with the falling edge of the gate shift clock GSC so that every four reference gate output signals RGOE for the fourth driving mode The second gate output signal GOE_4H2 for the fourth driving mode generates the first gate output signal GOE_4H1 and is shifted by one clock of the gate shift clock GSC from the first gate output signal GOE_4H1 for the fourth driving mode. ) is generated, and a third gate output signal GOE_4H3 for the fourth driving mode shifted by 1 clock of the gate shift clock GSC from the second gate output signal GOE_4H2 for the fourth driving mode is generated. A fourth gate output signal GOE_4H4 for the fourth driving mode shifted by one clock of the gate shift clock GSC is generated from the third gate output signal GOE_4H3 for the driving mode. Accordingly, each of the first to fourth gate output signals for the third driving mode (GOE_4H1, GOE_4H2, GOE_4H3, and GOE_4H4) is a high period corresponding to a first high period among 4 clocks of the reference gate output signal (RGOE) and a reference gate output. The pulse width W4 corresponding to the 4 horizontal periods of the liquid crystal display panel is obtained by having the low period corresponding to the remaining period among the 4 clock periods of the signal RGO.

게이트 출력 신호 선택부(324b)는 제2 카운터부(324a)로부터 공급되는 적어도 하나의 제1 내지 제4 구동 모드용 게이트 출력 신호(GOE_M1, GOE_M2, GOE_M3, GOE_M4) 중에서 딜레이 모드 선택 신호(DSEL)에 대응되는 구동 모드용 게이트 출력 신호(GOE)를 시프트 레지스터부(330)에 공급한다. 구체적으로, 게이트 출력 신호 선택부(324b)는 딜레이 모드 선택 신호(DSEL)의 논리 비트에 대응하는 구동 모드에 따라 제1 내지 제4 구동 모드용 게이트 출력 신호(GOE_M1, GOE_M2, GOE_M3, GOE_M4) 중 어느 하나를 선택하여 시프트 레지스터부(330)에 공급한다. 예를 들어, 게이트 출력 신호 선택부(324b)는 딜레이 모드 선택 신호(DSEL)의 논리 비트가, ‘1000’인 경우 제1 구동 모드용 게이트 출력 신호(GOE_1H)를, ‘1100’인 경우 제2 구동 모드용 제1 및 제2 게이트 출력 신호(GOE_2H1, GOE_2H2)를, ‘1110’인 경우 제3 구동 모드용 제1 내지 제3 게이트 출력 신호(GOE_3H1, GOE_3H2, GOE_3H3)를, ‘1111’인 경우 제4 구동 모드용 제1 내지 제4 게이트 출력 신호(GOE_4H1, GOE_4H2, GOE_4H3, GOE_4H4)를 선택할 수 있다. 여기서, 딜레이 모드 선택 신호(DSEL)의 논리 비트와 구동 모드 및 구동 모드용 게이트 출력 신호(GOE_M1, GOE_M2, GOE_M3, GOE_M4)의 대응 관계는 실시예에 따라 다양하게 설정될 수 있으며, 시스템에서 미리 설정하거나 사용자에 의해 설정될 수 있다.The gate output signal selection unit 324b selects the delay mode selection signal DSEL from among the gate output signals GOE_M1, GOE_M2, GOE_M3, and GOE_M4 for the first to fourth driving modes supplied from the second counter unit 324a. The gate output signal GOE for the driving mode corresponding to is supplied to the shift register unit 330 . Specifically, the gate output signal selector 324b selects among the gate output signals GOE_M1, GOE_M2, GOE_M3, and GOE_M4 for the first to fourth driving modes according to the driving mode corresponding to the logic bit of the delay mode selection signal DSEL. Either one is selected and supplied to the shift register unit 330. For example, when the logic bit of the delay mode selection signal DSEL is '1000', the gate output signal selector 324b selects the first driving mode gate output signal GOE_1H, and when '1100', the second logic bit When the first and second gate output signals GOE_2H1 and GOE_2H2 for the driving mode are '1110', the first and third gate output signals GOE_3H1, GOE_3H2 and GOE_3H3 for the third driving mode are set to '1111' The first to fourth gate output signals for the fourth driving mode (GOE_4H1, GOE_4H2, GOE_4H3, GOE_4H4) may be selected. Here, the correspondence relationship between the logic bits of the delay mode selection signal DSEL and the driving mode and the gate output signals for the driving mode (GOE_M1, GOE_M2, GOE_M3, GOE_M4) may be set in various ways according to the embodiment, and preset in the system. or set by the user.

본 발명의 일 실시예에 따른 게이트 구동회로(300)의 모드 선택부(310)는 타이밍 제어부로부터 수신한 기준 게이트 스타트 펄스(RGSP) 및 게이트 시프트 클럭(GSC)에 기초하여 모드 선택 신호(SEL)을 생성하는 제1 카운터부(311) 및 모드 선택 신호(SEL)를 블랭크 구간으로 딜레이시킨 딜레이 모드 선택 신호(DSEL)를 생성하는 딜레이부(312)를 포함한다. The mode selection unit 310 of the gate driving circuit 300 according to an embodiment of the present invention generates the mode selection signal SEL based on the reference gate start pulse RGSP and the gate shift clock GSC received from the timing controller. and a delay unit 312 that generates a delay mode selection signal DSEL by delaying the mode selection signal SEL to a blank period.

이에 따라, 모드 선택부(310)는 제1 카운터부(311)를 통해 타이밍 제어부에서 구동 모드에 따른 펄스 폭 정보를 포함하도록 생성된 기준 게이트 스타트 펄스(RGSP)를 디지털 신호인 모드 선택 신호(SEL)로 변환할 수 있어 신호 생성부(320)로 신속하게 전달될 수 있다. 또한, 모드 선택부(310)는 딜레이부(312)를 통해 딜레이 모드 선택 신호(DSEL)를 생성하여 구동 모드에 대한 펄스 폭 정보를 신호 생성부(320)에 용이하게 전달할 수 있다. 즉, 모드 선택부(310)는 액정 표시 장치에서 구동 모드가 변경될 때마다 연동하여 변경된 구동 모드의 펄스 폭 정보를 포함하도록 모드 선택 신호(SEL) 및 딜레이 모드 선택 신호(DSEL)를 생성할 수 있다.Accordingly, the mode selector 310 converts the reference gate start pulse RGSP generated to include pulse width information according to the driving mode in the timing controller through the first counter unit 311 into a digital signal, the mode select signal SEL. ) and can be quickly transmitted to the signal generator 320. In addition, the mode selection unit 310 may generate the delay mode selection signal DSEL through the delay unit 312 to easily transfer pulse width information about the driving mode to the signal generation unit 320 . That is, the mode selection unit 310 may generate the mode selection signal SEL and the delay mode selection signal DSEL to include pulse width information of the changed driving mode in conjunction with each other whenever the driving mode is changed in the liquid crystal display. there is.

또한, 본 발명의 일 실시예에 따른 게이트 구동회로(300)의 신호 생성부(320)는 디지털 신호인 딜레이 모드 선택 신호(DSEL)을 수신하여 아날로그 신호인 구동 모드용 게이트 스타트 펄스(GSP)로 변환하는 게이트 스타트 펄스 생성부(322) 및 기준 게이트 출력 신호(RGOE), 게이트 시프트 클럭(GSC) 및 딜레이 모드 선택 신호(DSEL)을 수신하여 딜레이 모드 선택 신호(DSEL)에 포함된 구동 모드에 대응하는 적어도 하나의 제1 내지 제4 구동 모드용 게이트 출력 신호(GOE_M1, GOE_M2, GOE_M3, GOE_M4)를 생성하는 게이트 출력 신호 생성부(324)를 포함한다.In addition, the signal generator 320 of the gate driving circuit 300 according to an embodiment of the present invention receives the digital signal, the delay mode selection signal DSEL, and converts it into an analog signal, the gate start pulse for driving mode (GSP). Receives the gate start pulse generation unit 322 and the reference gate output signal (RGOE), gate shift clock (GSC), and delay mode selection signal (DSEL) to correspond to the driving mode included in the delay mode selection signal (DSEL) and a gate output signal generator 324 generating at least one gate output signal GOE_M1, GOE_M2, GOE_M3, and GOE_M4 for the first to fourth driving modes.

이에 따라, 신호 생성부(320)는 딜레이 모드 선택 신호(DSEL)만으로 구동 모드가 변경될 때마다 연동하여 변경된 구동 모드용 게이트 스타트 펄스(GSP)를 용이하게 생성할 수 있고, 연동하여 변경된 구동 모드용 게이트 출력 신호(GOE_M1, GOE_M2, GOE_M3, GOE_M4)를 용이하게 선택하여 생성할 수 있다. Accordingly, the signal generator 320 can easily generate the gate start pulse (GSP) for the driving mode that is interlocked and changed whenever the driving mode is changed only with the delay mode selection signal (DSEL), and the driving mode that is interlocked and changed. Gate output signals (GOE_M1, GOE_M2, GOE_M3, GOE_M4) can be easily selected and generated.

결과적으로, 본 발명의 일 실시예에 따른 게이트 구동회로(300)는 구동 모드 또는 구동 주파수를 변경함에 따라 게이트 신호 또는 스캔 신호의 구동 시간을 연동하여 변경할 수 있고, 이에 따라, 게이트 온 시간도 연동하여 변경될 수 있다. 이와 같이 구동 모드에 따라 게이트 온 시간도 연동하여 변경함으로써, 게이트 구동회로(300)는 게이트 오프 시간을 감소시켜 산화물 박막 트랜지스터(TFT)의 네거티브 시프트를 억제할 수 있다.As a result, the gate driving circuit 300 according to an embodiment of the present invention can change the driving time of the gate signal or scan signal in conjunction with changing the driving mode or driving frequency, and accordingly, the gate-on time is also interlocked. can be changed by In this way, by interlockingly changing the gate-on time according to the driving mode, the gate driving circuit 300 can reduce the gate-off time and suppress the negative shift of the oxide thin film transistor (TFT).

도 8은 본 발명의 일 실시예에 따른 도 3에 도시된 시프트 레지스터부의 구성을 개략적으로 나타내는 블록도이다. 도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 도 7에 도시된 시프트 레지스터 및 신호 마스킹부 각각의 입출력 파형도이다.8 is a block diagram schematically illustrating the configuration of a shift register unit shown in FIG. 3 according to an embodiment of the present invention. 9A to 9D are input/output waveform diagrams of a shift register and a signal masking unit shown in FIG. 7 according to an embodiment of the present invention.

도 8을 참조하면, 시프트 레지스터부(330)는 시프트 레지스터(332), 신호 전달부(334) 및 신호 마스킹부(336)를 포함한다. 이에, 시프트 레지스터부(330)는 구동 모드용 게이트 스타트 펄스(GSP) 및 게이트 시프트 클럭(GSC)를 수신하여 시프트 레지스터(332)를 통해 시프트 출력 신호(SOS)를 생성하고, 시프트 출력 신호(SOS) 및 신호 전달부(334)로부터 수신한 구동 모드용 게이트 출력 신호(GOE)에 기초하여 게이트 신호(GS)를 생성한다.Referring to FIG. 8 , the shift register unit 330 includes a shift register 332 , a signal transmission unit 334 and a signal masking unit 336 . Accordingly, the shift register unit 330 receives the gate start pulse (GSP) and the gate shift clock (GSC) for the driving mode, generates the shift output signal (SOS) through the shift register 332, and generates the shift output signal (SOS). ) and the gate output signal GOE for the driving mode received from the signal transfer unit 334, the gate signal GS is generated.

도 8 및 도 9a 내지 도 9d를 참조하면, 시프트 레지스터(332)는 게이트 시프트 클럭(GSC)과 신호 생성부(320)로부터 구동 모드에 따라 공급되는 구동 모드용 게이트 스타트 펄스(GSP)를 이용하여 순차적으로 시프트되는 복수의 시프트 출력 신호(SOS1 내지 SOSi)를 생성한다. 구체적으로, 시프트 레지스터(332)는 딜레이 모드 선택 신호(DSEL)에 대응되는 구동 모드에 따라 신호 생성부(320)로부터 공급되는 구동 모드용 게이트 스타트 펄스(GSP)를 게이트 시프트 클럭(GSC)에 따라 1 클럭씩 시프트시켜 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi)를 순차적으로 생성한다.Referring to FIGS. 8 and 9A to 9D , the shift register 332 uses a gate shift clock (GSC) and a gate start pulse (GSP) for the driving mode supplied from the signal generator 320 according to the driving mode. A plurality of shift output signals SOS1 to SOSi sequentially shifted are generated. Specifically, the shift register 332 transmits the gate start pulse GSP for the driving mode supplied from the signal generator 320 according to the driving mode corresponding to the delay mode selection signal DSEL according to the gate shift clock GSC. By shifting by one clock, the first to i-th shift output signals SOS1 to SOSi are sequentially generated.

도 8 및 도 9a 내지 도 9d를 참조하면, 시프트 레지스터(332)는 구동 모드용 게이트 스타트 펄스(GSP)에 따라 종속적으로 구동되는 제1 내지 제i 스테이지(ST1 내지 STi)를 포함한다. 여기서, 제1 내지 제i 스테이지(ST1 내지 STi) 각각은 D 플립플롭(flip flop)으로 구성될 수 있다. 이에 따라, 제1 스테이지(ST1)는 신호 생성부(320)로부터 공급되는 구동 모드용 게이트 스타트 펄스(GSP)를 게이트 시프트 클럭(GSC)의 라이징 에지에 따라 1 클럭 시프트시켜 제1 시프트 출력 신호(SOS1)를 생성한다. 마찬가지로, 제2 내지 제i 스테이지(ST2 내지 STi) 각각은 이전 스테이지(ST1 내지 STi-1) 각각의 시프트 출력 신호(SOS1 내지 SOSi-1) 각각을 게이트 시프트 클럭(GSC)의 라이징 에지에 따라 1 클럭 시프트시켜 제2 내지 제i 시프트 출력 신호(SOS2 내지 SOSi)를 순차적으로 생성한다.Referring to FIGS. 8 and 9A to 9D , the shift register 332 includes first to ith stages ST1 to STi that are driven dependently according to the gate start pulse GSP for the driving mode. Here, each of the first to ith stages ST1 to STi may be composed of a D flip flop. Accordingly, the first stage ST1 shifts the driving mode gate start pulse GSP supplied from the signal generator 320 by one clock according to the rising edge of the gate shift clock GSC to obtain a first shift output signal ( SOS1) is generated. Similarly, each of the second to i-th stages ST2 to STi converts each of the shift output signals SOS1 to SOSi-1 of the previous stage ST1 to STi-1 by 1 according to the rising edge of the gate shift clock GSC. By shifting the clock, second to i-th shift output signals SOS2 to SOSi are sequentially generated.

구체적으로, 제1 구동 모드에 있어서, 시프트 레지스터(332)는, 도 9a에 도시된 바와 같이, 신호 생성부(320)로부터 공급되는 1 수평기간(1H)을 갖는 제1 구동 모드용 게이트 스타트 펄스(GSP_1H)의 하이 구간을 게이트 시프트 클럭(GSC)에 따라 순차적으로 시프트시켜 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi)를 순차적으로 생성한다.Specifically, in the first driving mode, the shift register 332, as shown in FIG. 9A, has a gate start pulse for the first driving mode having one horizontal period (1H) supplied from the signal generator 320. The high period of (GSP_1H) is sequentially shifted according to the gate shift clock (GSC) to sequentially generate the first to i-th shift output signals SOS1 to SOSi.

제2 구동 모드에 있어서, 시프트 레지스터(332)는, 도 9b에 도시된 바와 같이, 신호 생성부(320)로부터 공급되는 2 수평기간(2H)을 갖는 제2 구동 모드용 게이트 스타트 펄스(GSP_2H)의 하이 구간을 게이트 시프트 클럭(GSC)에 따라 순차적으로 시프트시켜 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi)를 순차적으로 생성한다.In the second drive mode, the shift register 332 receives a gate start pulse (GSP_2H) for the second drive mode having two horizontal periods (2H) supplied from the signal generator 320, as shown in FIG. 9B. The first to i-th shift output signals SOS1 to SOSi are sequentially shifted according to the gate shift clock GSC.

제3 구동 모드에 있어서, 시프트 레지스터(332)는, 도 9c에 도시된 바와 같이, 신호 생성부(320)로부터 공급되는 3 수평기간(3H)을 갖는 제3 구동 모드용 게이트 스타트 펄스(GSP_3H)의 하이 구간을 게이트 시프트 클럭(GSC)에 따라 순차적으로 시프트시켜 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi)를 순차적으로 생성한다.In the third drive mode, the shift register 332 receives a gate start pulse (GSP_3H) for the third drive mode having three horizontal periods (3H) supplied from the signal generator 320, as shown in FIG. 9C. The first to i-th shift output signals SOS1 to SOSi are sequentially shifted according to the gate shift clock GSC.

제4 구동 모드에 있어서, 시프트 레지스터(332)는, 도 9d에 도시된 바와 같이, 신호 생성부(320)로부터 공급되는 4 수평기간(4H)을 갖는 제4 구동 모드용 게이트 스타트 펄스(GSP_4H)의 하이 구간을 게이트 시프트 클럭(GSC)에 따라 순차적으로 시프트시켜 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi)를 순차적으로 생성한다.In the fourth driving mode, the shift register 332 receives a gate start pulse (GSP_4H) for the fourth driving mode having 4 horizontal periods (4H) supplied from the signal generator 320, as shown in FIG. 9D. The first to i-th shift output signals SOS1 to SOSi are sequentially shifted according to the gate shift clock GSC.

도 8 및 도 9a 내지 도 9d를 참조하면, 신호 마스킹부(336)는 시프트 레지스터(332)로부터 순차적으로 공급되는 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi) 각각을 대응하는 구동 모드용 게이트 출력 신호(GOE)에 따라 마스킹하여 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 생성한다. 즉, 신호 마스킹부(336)는 인접한 게이트 신호(GS1 내지 GSi)가 서로 중첩되지 않고 서로 동기되도록 구동 모드용 게이트 출력 신호(GOE)에 따라 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi) 각각의 전반부와 후반부 일부를 마스킹한다. 예를 들어, 제1 구동 모드에서 신호 마스킹부(336)는 N(단, N은 자연수)번째 스캔 신호의 폴링 에지와 N+1번째 스캔 신호의 라이징 에지가 서로 중첩되지 않도록 시프트 출력 신호(SOS1 내지 SOSi)를 마스킹하고, 제2 구동 모드에서 신호 마스킹부(336)는 N번째 스캔 신호의 폴링 에지와 N+2번째 스캔 신호의 라이징 에지가 서로 중첩되지 않도록 시프트 출력 신호(SOS1 내지 SOSi)를 마스킹한다. 그리고, 제3 구동 모드에서 신호 마스킹부(336)는 N번째 스캔 신호의 폴링 에지와 N+3번째 스캔 신호의 라이징 에지가 서로 중첩되지 않도록 시프트 출력 신호(SOS1 내지 SOSi)를 마스킹하고, 제4 구동 모드에서 신호 마스킹부(336)는 N번째 스캔 신호의 폴링 에지와 N+4번째 스캔 신호의 라이징 에지가 서로 중첩되지 않도록 시프트 출력 신호(SOS1 내지 SOSi)를 마스킹한다.Referring to FIGS. 8 and 9A to 9D , the signal masking unit 336 generates a driving mode gate corresponding to each of the first to ith shift output signals SOS1 to SOSi sequentially supplied from the shift register 332. The first to i th gate signals GS1 to GSi are generated by masking according to the output signal GOE. That is, the signal masking unit 336 outputs the first to ith shift output signals SOS1 to SOSi according to the driving mode gate output signal GOE so that the adjacent gate signals GS1 to GSi are synchronized with each other without overlapping with each other. Mask the first half and part of the second half of For example, in the first driving mode, the signal masking unit 336 outputs the shift output signal SOS1 so that the falling edge of the Nth scan signal and the rising edge of the N+1th scan signal do not overlap each other. to SOSi), and in the second driving mode, the signal masking unit 336 converts the shift output signals SOS1 to SOSi so that the falling edge of the Nth scan signal and the rising edge of the N+2th scan signal do not overlap each other. masking And, in the third driving mode, the signal masking unit 336 masks the shift output signals SOS1 to SOSi so that the falling edge of the N-th scan signal and the rising edge of the N+3-th scan signal do not overlap each other, and In the driving mode, the signal masking unit 336 masks the shift output signals SOS1 to SOSi so that the falling edge of the Nth scan signal and the rising edge of the N+4th scan signal do not overlap each other.

도 8 및 도 9a 내지 도 9d를 참조하면, 신호 마스킹부(336)는 복수의 시프트 출력 신호(SOS1 내지 SOSi) 각각에 대응되는 구동 모드용 게이트 출력 신호(GOE)를 이용하여 복수의 시프트 출력 신호(SOS1 내지 SOSi) 각각의 일부를 마스킹하는 복수의 논리 게이트(LG1 내지 LGi)를 갖는다. 여기서, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 각각은 부정 논리곱(NAND) 게이트로 이루어질 수 있다.Referring to FIGS. 8 and 9A to 9D , the signal masking unit 336 generates a plurality of shift output signals by using a driving mode gate output signal GOE corresponding to each of the plurality of shift output signals SOS1 to SOSi. It has a plurality of logic gates (LG1 to LGi) masking a part of each (SOS1 to SOSi). Here, each of the first to ith logic gates LG1 to LGi may be configured as a NAND gate.

제1 구동 모드에 있어서, 도 9a에 도시된 바와 같이, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS1 내지 SOSi)와 제1 구동 모드용 게이트 출력 신호(GOE_1H)를 부정 논리곱 연산하여 출력함으로써 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi) 각각의 전반부와 후반부 일부가 마스킹된 게이트 신호(GS1 내지 GSi)를 생성한다. 이로 인하여, 신호 마스킹부(336)는 서로 중첩되지 않는 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 순차적으로 생성하여 레벨 시프터부(340)에 공급한다.In the first driving mode, as shown in FIG. 9A , each of the first to ith logic gates LG1 to LGi is first driven with corresponding shift output signals SOS1 to SOSi supplied from the shift register 332 Gate signals GS1 to GSi in which the first half and the second half of each of the first to i th shift output signals SOS1 to SOSi are masked are generated by performing an NOR operation on the mode gate output signal GOE_1H and outputting the gate signal GOE_1H. Due to this, the signal masking unit 336 sequentially generates the first to ith gate signals GS1 to GSi that do not overlap with each other and supplies them to the level shifter 340 .

제2 구동 모드에 있어서, 도 9b에 도시된 바와 같이, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 기수번째 논리 게이트(LG1, LG3, 내지 LGi-1) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS1, SOS3, 내지 SOSi-1)와 제2 구동 모드용 제1 게이트 출력 신호(GOE_2H1)를 부정 논리곱 연산하여 출력한다. 또한, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 우수번째 논리 게이트(LG2, LG4, 내지 LGi) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS2, SOS4, 내지 SOSi)와 제2 구동 모드용 제2 게이트 출력 신호(GOE_2H2)를 부정 논리곱 연산하여 출력한다. 이에 따라, 제2 구동 모드에서, 제1 내지 제i 논리 게이트(LG1 내지 LGi)는 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi) 각각의 전반부와 후반부 일부가 마스킹된 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 순차적으로 생성한다. 이로 인하여, 신호 마스킹부(336)는 1/2 수평기간 동안 서로 중첩되는 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 순차적으로 생성하여 전술한 레벨 시프터부(340)에 공급한다.In the second driving mode, as shown in FIG. 9B , odd-numbered logic gates LG1, LG3, to LGi-1 among the first to ith logic gates LG1 to LGi are transferred from the shift register 332. The applied shift output signal (SOS1, SOS3, to SOSi-1) and the first gate output signal (GOE_2H1) for the second driving mode are subjected to a negative AND operation and output. In addition, even-numbered logic gates LG2, LG4, to LGi among the first to i-th logic gates LG1 to LGi correspond to corresponding shift output signals SOS2, SOS4, to SOSi supplied from the shift register 332 and The second gate output signal for the second driving mode (GOE_2H2) is subjected to a negative AND operation and output. Accordingly, in the second driving mode, the first to i th logic gates LG1 to LGi are first to i th gates in which the first half and the second half of each of the first to i th shift output signals SOS1 to SOSi are masked. Signals GS1 to GSi are sequentially generated. Due to this, the signal masking unit 336 sequentially generates the first to ith gate signals GS1 to GSi overlapping each other during the 1/2 horizontal period and supplies them to the level shifter 340 described above.

제3 구동 모드에 있어서, 도 9c에 도시된 바와 같이, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 3N-2(단, N은 자연수)번째 논리 게이트(LG1, LG4, 내지 LGi-2) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS1, SOS4, 내지 SOSi-2)와 제3 구동 모드용 제1 게이트 출력 신호(GOE_3H1)를 부정 논리곱 연산하여 출력한다. 또한, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 3N-1번째 논리 게이트(LG2, LG5, 내지 LGi-1) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS2, SOS5, 내지 SOSi-1)와 제3 구동 모드용 제2 게이트 출력 신호(GOE_3H2)를 부정 논리곱 연산하여 출력한다. 마찬가지로, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 3N번째 논리 게이트(LG3, LG6, 내지 LGi) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS3, SOS6, 내지 SOSi)와 제3 구동 모드용 제3 게이트 출력 신호(GOE_3H3)를 부정 논리곱 연산하여 출력한다. 이에 따라, 제3 구동 모드에서, 제1 내지 제i 논리 게이트(LG1 내지 LGi)는 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi) 각각의 전반부와 후반부 일부가 마스킹된 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 순차적으로 생성하고, 이로 인하여, 신호 마스킹부(336)는 3/2 수평기간 동안 서로 중첩되는 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 순차적으로 생성하여 전술한 레벨 시프터부(340)에 공급한다.In the third driving mode, as shown in FIG. 9C , 3N-2 (N is a natural number)-th logic gates LG1, LG4, to LGi-2 among the first to ith logic gates LG1 to LGi. ) is output by performing an NOR product of the corresponding shift output signals SOS1 , SOS4 , to SOSi-2 supplied from the shift register 332 and the first gate output signal GOE_3H1 for the third driving mode. In addition, each of the 3N-1th logic gates LG2, LG5, to LGi-1 among the first to ith logic gates LG1 to LGi corresponds to the corresponding shift output signal SOS2, SOS5, to SOSi-1) and the second gate output signal for the third driving mode (GOE_3H2) are subjected to a negative AND operation and output. Similarly, each of the 3N-th logic gates LG3, LG6, to LGi among the first to i-th logic gates LG1 to LGi corresponds to a corresponding shift output signal SOS3, SOS6, to SOSi supplied from the shift register 332 and The third gate output signal for the third driving mode (GOE_3H3) is subjected to a negative AND operation and output. Accordingly, in the third driving mode, the first to ith logic gates LG1 to LGi are first to ith gates in which the first half and the second half of each of the first to ith shift output signals SOS1 to SOSi are masked. The signals GS1 to GSi are sequentially generated, and thus, the signal masking unit 336 sequentially generates the first to ith gate signals GS1 to GSi overlapping each other during the 3/2 horizontal period, supplied to the level shifter unit 340.

제4 구동 모드에 있어서, 도 9d에 도시된 바와 같이, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 4N-3번째 논리 게이트(LG1, LG5, 내지 LGi-3) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS1, SOS5, 내지 SOSi-3)와 제4 구동 모드용 제1 게이트 출력 신호(GOE_4H1)를 부정 논리곱 연산하여 출력한다. 또한, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 4N-2번째 논리 게이트(LG2, LG6, 내지 LGi-2) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS2, SOS6, 내지 SOSi-2)와 제4 구동 모드용 제2 게이트 출력 신호(GOE_4H2)를 부정 논리곱 연산하여 출력한다. 또한, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 4N-1번째 논리 게이트(LG3, LG7, 내지 LGi-1) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS3, SOS7, 내지 SOSi-1)와 제4 구동 모드용 제3 게이트 출력 신호(GOE_4H3)를 부정 논리곱 연산하여 출력한다. 그리고, 제1 내지 제i 논리 게이트(LG1 내지 LGi) 중 4N번째 논리 게이트(LG4, LG8, 내지 LGi) 각각은 시프트 레지스터(332)로부터 공급되는 해당 시프트 출력 신호(SOS4, SOS8, 내지 SOSi)와 제4 구동 모드용 제4 게이트 출력 신호(GOE_4H4)를 부정 논리곱 연산하여 출력한다. 이에 따라, 제4 구동 모드에서, 제1 내지 제i 논리 게이트(LG1 내지 LGi)는 제1 내지 제i 시프트 출력 신호(SOS1 내지 SOSi) 각각의 전반부와 후반부 일부가 마스킹된 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 순차적으로 생성하고, 이로 인하여, 신호 마스킹부(336)는 5/2 수평기간 동안 서로 중첩되는 제1 내지 제i 게이트 신호(GS1 내지 GSi)를 순차적으로 생성하여 전술한 레벨 시프터부(340)에 공급한다.In the fourth driving mode, as shown in FIG. 9D , each of the 4N-3 logic gates LG1, LG5, to LGi-3 among the first to i-th logic gates LG1 to LGi has a shift register 332 ) and the first gate output signal for the fourth driving mode (GOE_4H1) are subjected to a negative AND operation and output. In addition, each of the 4N−2-th logic gates LG2, LG6, to LGi-2 among the first to i-th logic gates LG1 to LGi has corresponding shift output signals SOS2, SOS6, and SOS6 supplied from the shift register 332. to SOSi-2) and the second gate output signal for the fourth driving mode (GOE_4H2) are subjected to a negative AND operation and output. In addition, each of the 4N-1th logic gates LG3, LG7, to LGi-1 among the first to i-th logic gates LG1 to LGi corresponds to shift output signals SOS3, SOS7, and SOS7 supplied from the shift register 332. to SOSi-1) and the third gate output signal GOE_4H3 for the fourth driving mode are subjected to a negative AND operation and output. In addition, each of the 4N-th logic gates LG4, LG8, to LGi among the first to i-th logic gates LG1 to LGi corresponds to the corresponding shift output signal SOS4, SOS8, to SOSi supplied from the shift register 332 and The fourth gate output signal for the fourth driving mode (GOE_4H4) is subjected to a negative AND operation and output. Accordingly, in the fourth driving mode, the first to ith logic gates LG1 to LGi are first to ith gates in which the first half and the second half of each of the first to ith shift output signals SOS1 to SOSi are masked. The signals GS1 to GSi are sequentially generated, and thus, the signal masking unit 336 sequentially generates the first to ith gate signals GS1 to GSi overlapping each other during the 5/2 horizontal period, supplied to the level shifter unit 340.

도 8 및 도 9a 내지 도 9d를 참조하면, 신호 전달부(334)는 신호 생성부(320)로부터 구동 모드에 따라 공급되는 구동 모드별 게이트 출력 신호(GOE)를 신호 마스킹부(336)에 공급한다. 구체적으로, 신호 전달부(334)는 신호 생성부(320)로부터 딜레이 모드 선택 신호(DSEL)에 대응되는 구동 모드에 따라 공급되는 구동 모드용 게이트 출력 신호(GOE)를 복수의 시프트 출력 신호(SOS1 내지 SOSi) 각각에 대응되는 논리 게이트(LG1 내지 LGi)에 공급한다. Referring to FIGS. 8 and 9A to 9D , the signal transfer unit 334 supplies the gate output signal GOE for each driving mode supplied from the signal generator 320 according to the driving mode to the signal masking unit 336. do. Specifically, the signal transmission unit 334 transmits the driving mode gate output signal GOE supplied according to the driving mode corresponding to the delay mode selection signal DSEL from the signal generator 320 to a plurality of shift output signals SOS1. to SOSi) are supplied to the corresponding logic gates LG1 to LGi.

도 8 및 도 9a 내지 도 9d를 참조하면, 제1 구동 모드에서 신호 전달부(334)는 제1 구동 모드용 게이트 출력 신호(GOE_1H)를 제1 내지 제i 논리 게이트(LG1 내지 LGi) 각각에 공급한다. 또한, 제2 구동 모드에서 신호 전달부(334)는 제2 구동 모드용 제1 게이트 출력 신호(GOE_2H1)를 기수번째 논리 게이트(LG1, LG3, 내지 LGi-1)에 공급하고, 제2 구동 모드용 제2 게이트 출력 신호(GOE_2H2)를 우수번째 논리 게이트(LG2, LG4, 내지 LGi)에 공급한다. 또한, 제3 구동 모드에서 신호 전달부(334)는 제3 구동 모드용 제1 게이트 출력 신호(GOE_3H1)를 3N-2번째 논리 게이트(LG1, LG4, 내지 LGi-2)에 공급하고, 제3 구동 모드용 제2 게이트 출력 신호(GOE_3H2)를 3N-1번째 논리 게이트(LG2, LG5, 내지 LGi-1)에 공급하며, 제3 구동 모드용 제3 게이트 출력 신호(GOE_3H3)를 3N번째 논리 게이트(LG3, LG6, 내지 LGi)에 공급한다. 또한, 제4 구동 모드에서 신호 전달부(334)는 제4 구동 모드용 제1 게이트 출력 신호(GOE_4H1)를 4N-3번째 논리 게이트(LG1, LG5, 내지 LGi-3)에 공급하고, 제4 구동 모드용 제2 게이트 출력 신호(GOE_4H2)를 4N-2번째 논리 게이트(LG2, LG6, 내지 LGi-2)에 공급하고, 제4 구동 모드용 제3 게이트 출력 신호(GOE_4H3)를 4N-1번째 논리 게이트(LG3, LG7, 내지 LGi-1)에 공급하며, 제4 구동 모드용 제4 게이트 출력 신호(GOE_4H4)를 4N번째 논리 게이트(LG4, LG8, 내지 LGi)에 공급한다.8 and 9A to 9D , in the first driving mode, the signal transfer unit 334 transmits the gate output signal GOE_1H for the first driving mode to the first to ith logic gates LG1 to LGi, respectively. supply Also, in the second driving mode, the signal transfer unit 334 supplies the first gate output signal GOE_2H1 for the second driving mode to odd-numbered logic gates LG1, LG3, to LGi-1, and in the second driving mode The second gate output signal GOE_2H2 for use is supplied to even-th logic gates LG2, LG4, to LGi. Also, in the third driving mode, the signal transfer unit 334 supplies the first gate output signal GOE_3H1 for the third driving mode to the 3N-2 logic gates LG1, LG4, to LGi-2, and The second gate output signal GOE_3H2 for the driving mode is supplied to the 3N-1 th logic gates LG2, LG5, to LGi-1, and the third gate output signal GOE_3H3 for the 3 driving mode is supplied to the 3N-th logic gate. (LG3, LG6, to LGi). Also, in the fourth driving mode, the signal transfer unit 334 supplies the first gate output signal GOE_4H1 for the fourth driving mode to the 4N−3 logic gates LG1, LG5, to LGi−3, and The second gate output signal GOE_4H2 for the driving mode is supplied to the 4N−2 th logic gates LG2, LG6, to LGi−2, and the third gate output signal GOE_4H3 for the 4 driving mode is supplied to the 4N−1 th logic gate. The fourth gate output signal GOE_4H4 for the fourth driving mode is supplied to the 4Nth logic gates LG4, LG8, to LGi.

본 발명의 일 실시예에 따른 게이트 구동회로(300)는 딜레이 모드 선택 신호(DSEL)에 따른 구동 모드에 대응되는 펄스 폭을 갖는 구동 모드용 게이트 스타트 펄스(GSP)와 구동 모드용 게이트 출력 신호(GOE)를 생성한다. 또한, 게이트 구동회로(300)는 구동 모드용 게이트 스타트 펄스(GSP)와 구동 모드용 게이트 출력 신호(GOE)에 기초하여, 시프트 레지스터부(330), 레벨 시프터부(340) 및 출력부(350)를 통해 비중첩 구동 방식 또는 적어도 1/2 수평기간 동안 중첩되는 중첩 구동 방식의 스캔 신호(SS1 내지 SSi)를 생성하여 액정 표시 패널(400)에 공급한다.The gate driving circuit 300 according to an embodiment of the present invention includes a gate start pulse GSP for driving mode having a pulse width corresponding to the driving mode according to the delay mode selection signal DSEL and a gate output signal for driving mode ( GOE). In addition, the gate driving circuit 300 includes a shift register unit 330, a level shifter unit 340, and an output unit 350 based on the driving mode gate start pulse GSP and the driving mode gate output signal GOE. ) through which scan signals SS1 to SSi of a non-overlapping driving method or an overlapping driving method overlapping for at least 1/2 horizontal period are generated and supplied to the liquid crystal display panel 400 .

이에 따라, 게이트 구동회로(300)는 비중첩 구동 방식 또는 중첩 구동 방식의 표시 장치에 공용으로 적용할 수 있는 게이트 구동회로(300)를 제공할 수 있다. 특히, 게이트 구동회로(300)가 중첩 구동 방식의 스캔 신호(SS1 내지 SSi)를 생성해 액정 표시 패널(400)에 공급할 경우, 액정 표시 패널(400)의 화소에 형성된 산화물 박막 트랜지스터(TFT)의 오프 시간이 감소되거나 산화물 박막 트랜지스터(TFT)의 온 시간이 증가된다. 이에 따라, 산화물 박막 트랜지스터(TFT)에 인가되는 네거티브 바이어스(negative bias)의 구동 시간이 감소되고, 이를 통해 산화물 박막 트랜지스터(TFT)의 문턱 전압이 네거티브 시프트되는 것을 억제하여 산화물 박막 트랜지스터(TFT)의 신뢰성이 향상된다.Accordingly, the gate driving circuit 300 can be commonly applied to display devices of a non-overlapping driving method or an overlapping driving method. In particular, when the gate driving circuit 300 generates superimposed scan signals SS1 to SSi and supplies them to the liquid crystal display panel 400, the oxide thin film transistors (TFTs) formed in the pixels of the liquid crystal display panel 400 The off time is reduced or the on time of the oxide thin film transistor (TFT) is increased. Accordingly, the driving time of the negative bias applied to the oxide thin film transistor (TFT) is reduced, and through this, the negative shift of the threshold voltage of the oxide thin film transistor (TFT) is suppressed, so that the oxide thin film transistor (TFT) Reliability is improved.

도 10는 본 발명의 일 실시예에 따른 액정 표시 장치의 구성을 개략적으로 나타내는 블록도이다. 설명의 편의상 도 3을 참조하여 후술한다.10 is a block diagram schematically illustrating a configuration of a liquid crystal display device according to an exemplary embodiment of the present invention. For convenience of explanation, it will be described later with reference to FIG. 3 .

도 10을 참조하면, 액정 표시 장치(1000)는 게이트 구동부(30), 액정 표시 패널(400), 데이터 구동회로(500), 타이밍 제어부(600) 및 인쇄 회로 기판(700)을 포함한다.Referring to FIG. 10 , the liquid crystal display device 1000 includes a gate driver 30, a liquid crystal display panel 400, a data driving circuit 500, a timing controller 600, and a printed circuit board 700.

액정 표시 패널(400)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)이 교차되는 영역인 화소 영역에 배치된 복수의 화소(P)를 갖는 표시부(410), 및 표시부(410)의 주변에 마련된 비표시부(420)을 포함한다. 복수의 화소(P) 각각에는 산화물 박막 트랜지스터(TFT)가 형성된다. The liquid crystal display panel 400 includes a display unit 410 having a plurality of pixels P disposed in a pixel area where a plurality of gate lines GL and a plurality of data lines DL intersect, and a display unit 410. It includes a non-display portion 420 provided around the . An oxide thin film transistor (TFT) is formed in each of the plurality of pixels (P).

데이터 구동회로(500)는 데이터 구동 집적 회로(570) 및 연성 회로 필름(580)으로 구성된다. 데이터 구동회로(500)는 비표시부(420) 및 인쇄 회로 기판(700)에 중첩되어 배치된다. 데이터 구동회로(500)는 인쇄 회로 기판(700)으로부터 데이터 신호를 수신하여 복수의 데이터 라인(DL)을 통해 복수의 화소(P)로 공급한다.The data driving circuit 500 is composed of a data driving integrated circuit 570 and a flexible circuit film 580 . The data driving circuit 500 is overlapped with the non-display area 420 and the printed circuit board 700 . The data driving circuit 500 receives data signals from the printed circuit board 700 and supplies them to the plurality of pixels P through the plurality of data lines DL.

타이밍 제어부(600)는 인쇄 회로 기판(700)에 배치된다. 타이밍 제어부(600)는 다양한 신호를 게이트 구동부(30) 및 데이터 구동회로(500)에 공급한다. 구체적으로, 타이밍 제어부(600)는 게이트 구동회로 제어 신호(Gate Driver Control signal; GDC)를 생성하여 게이트 구동부(30)의 복수의 게이트 구동회로(300, 301, 302)에 공급하고, 데이터 구동회로 제어 신호(Data Driver Control signal; DDC)를 생성하여 데이터 구동회로(500)에 공급한다. The timing controller 600 is disposed on the printed circuit board 700 . The timing controller 600 supplies various signals to the gate driver 30 and the data driver circuit 500 . Specifically, the timing controller 600 generates a gate driver control signal (GDC) and supplies it to the plurality of gate driver circuits 300, 301, and 302 of the gate driver 30, and the data driver circuit A control signal (Data Driver Control signal; DDC) is generated and supplied to the data driving circuit 500 .

여기서, 게이트 구동회로 제어 신호(GDC)는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC) 및 게이트 출력 신호(GOE)를 포함한다. 특히, 타이밍 제어부(600)는 액정 표시 장치(1000)의 구동 모드에 대응하는 기준 게이트 스타트 펄스(RGSP)의 펄스 폭 정보를 갖는 기준 게이트 스타트 펄스(RGSP)를 생성하여, 게이트 구동회로(300)의 모드 선택부(310)에 공급한다. 즉, 타이밍 제어부(600)는 구동 모드가 변경될 때마다 구동 모드에 대응하는 펄스 폭 정보를 갖는 기준 게이트 스타트 펄스(RGSP)를 생성한다.Here, the gate driving circuit control signal GDC includes a gate start pulse GSP, a gate shift clock GSC, and a gate output signal GOE. In particular, the timing control unit 600 generates a reference gate start pulse RGSP having pulse width information of the reference gate start pulse RGSP corresponding to the driving mode of the liquid crystal display device 1000, so that the gate driving circuit 300 is supplied to the mode selection unit 310 of That is, the timing controller 600 generates a reference gate start pulse RGSP having pulse width information corresponding to the driving mode whenever the driving mode is changed.

게이트 구동부(30)는 복수의 게이트 구동회로(301, 302, 303)를 포함한다. 구체적으로, 게이트 구동부(30)는 제1 게이트 구동 집적 회로(371) 및 제1 연성 회로 필름(381)으로 구성된 제1 게이트 구동회로(301), 제2 게이트 구동 집적 회로(372) 및 제2 연성 회로 필름(382)으로 구성된 제2 게이트 구동회로(302), 및 제3 게이트 구동 집적 회로(373) 및 제3 연성 회로 필름(383)으로 구성된 제3 게이트 구동회로(303)를 포함한다.The gate driving unit 30 includes a plurality of gate driving circuits 301 , 302 , and 303 . Specifically, the gate driver 30 includes a first gate driving circuit 301 composed of a first gate driving integrated circuit 371 and a first flexible circuit film 381, a second gate driving integrated circuit 372, and a second gate driving integrated circuit 372. It includes a second gate driving circuit 302 composed of a flexible circuit film 382, and a third gate driving circuit 303 composed of a third gate driving integrated circuit 373 and the third flexible circuit film 383.

도 10과 같이, 게이트 구동부(30)가 복수의 게이트 구동회로(301, 302, 303)를 포함하는 경우, 타이밍 제어부(600)는 기준 게이트 스타트 펄스(RGSP)를 제1 게이트 구동회로(301)에만 공급할 수 있다. 이에 따라, 제1 게이트 구동회로(301)는 기준 게이트 스타트 펄스(RGSP)를 수신하고, 제1 게이트 구동회로(301)의 모드 선택부는 기준 게이트 스타트 펄스(RGSP)의 펄스 폭 정보에 기초하여, 모드 선택 신호(SEL)를 생성한다. 나아가, 제1 게이트 구동회로(301)의 모드 선택부에서 생성된 모드 선택 신호(SEL)는 복수의 게이트 구동회로(301, 302, 303) 중 기준 게이트 스타트 펄스(RGSP)를 수신한 게이트 구동회로(301) 이외의 게이트 구동회로(302, 303)로 전송된다. 10 , when the gate driving unit 30 includes a plurality of gate driving circuits 301, 302, and 303, the timing controller 600 transmits the reference gate start pulse RGSP to the first gate driving circuit 301. can only be supplied. Accordingly, the first gate driving circuit 301 receives the reference gate start pulse RGSP, and the mode selector of the first gate driving circuit 301 based on the pulse width information of the reference gate start pulse RGSP, A mode selection signal SEL is generated. Furthermore, the mode selection signal SEL generated by the mode selection unit of the first gate driving circuit 301 is applied to the gate driving circuit receiving the reference gate start pulse RGSP among the plurality of gate driving circuits 301, 302, and 303. It is transferred to the gate driving circuits 302 and 303 other than 301.

본 발명의 일 실시예에 따른 게이트 구동부(30)는 복수의 게이트 구동회로(301, 302, 303)를 포함한다. 복수의 게이트 구동회로(301, 302, 303) 각각은 복수의 게이트 라인(GL)에 순차적으로 나누어 게이트 신호를 공급한다. 한편, 게이트 구동부(30)에서 기준 게이트 스타트 펄스(RGSP)를 수신하지 않은 제2 게이트 구동회로(302) 및 제3 게이트 구동회로(303)에도 구동 모드에 대응하는 펄스 폭 정보가 모드 선택 신호(SEL)를 통해 전달될 수 있다. The gate driving unit 30 according to an embodiment of the present invention includes a plurality of gate driving circuits 301 , 302 , and 303 . Each of the plurality of gate driving circuits 301, 302, and 303 sequentially supplies gate signals to the plurality of gate lines GL. Meanwhile, the second gate driving circuit 302 and the third gate driving circuit 303 that have not received the reference gate start pulse RGSP from the gate driving unit 30 also receive pulse width information corresponding to the driving mode as a mode selection signal ( SEL).

이에 따라, 제1 게이트 구동회로(301)는 기준 게이트 스타트 펄스(RGSP)를 수신하여 모드 선택 신호(SEL)를 생성하고, 디지털 신호인 모드 선택 신호(SEL)에 의해 신호의 손실을 억제하면서, 구동 모드에 대한 정보를 신속하게 다른 게이트 구동회로로 전달할 수 있다.Accordingly, the first gate driving circuit 301 receives the reference gate start pulse RGSP to generate the mode selection signal SEL, and suppresses signal loss by the mode selection signal SEL, which is a digital signal. Information about the driving mode can be quickly transferred to other gate driving circuits.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and may be variously modified and implemented without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed according to the claims below, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

30: 게이트 구동부
300: 게이트 구동회로
301: 제1 게이트 구동회로
302: 제2 게이트 구동회로
303: 제3 게이트 구동회로
310: 모드 선택부
311: 제1 카운터부
312: 딜레이부
320: 신호 생성부
322: 게이트 스타트 펄스 생성부
324: 게이트 출력 신호 생성부
324a: 제2 카운터부
324b: 게이트 출력 신호 선택부
330: 시프트 레지스터부
332: 시프트 레지스터
334: 신호 전달부
336: 신호 마스킹부
340: 레벨 시프터부
350: 출력부
400: 액정 표시 패널
410: 표시부
420: 비표시부
500: 데이터 구동회로
600: 타이밍 컨트롤러
700: 인쇄 회로 기판
1000: 액정 표시 장치30: gate driver
300: gate driving circuit
301: first gate driving circuit
302: second gate driving circuit
303: third gate driving circuit
310: mode selection unit
311: first counter unit
312: delay unit
320: signal generator
322: gate start pulse generator
324: gate output signal generator
324a: second counter unit
324b: gate output signal selector
330: shift register unit
332 shift register
334: signal transmission unit
336: signal masking unit
340: level shifter unit
350: output unit
400: liquid crystal display panel
410: display unit
420: non-display unit
500: data driving circuit
600: timing controller
700: printed circuit board
1000: liquid crystal display

Claims

A gate driving circuit for driving an oxide thin film transistor formed in a pixel of a liquid crystal display panel,
a mode selector configured to generate a delay mode selection signal having pulse width information of the reference gate start pulse based on the reference gate start pulse;
receiving the delay mode selection signal and generating a gate start pulse for a driving mode having a pulse width corresponding to a driving mode included in the delay mode selection signal based on the delay mode selection signal and the reference gate start pulse; a signal generator configured to generate a gate output signal for a driving mode having a pulse width corresponding to the driving mode included in the delay mode selection signal, based on the delay mode selection signal and the reference gate output signal;
a shift register unit generating a plurality of gate signals that are sequentially shifted by using the gate start pulse for the driving mode and the gate output signal for the driving mode; and
and a level shifter unit generating a plurality of scan signals by level-shifting the voltage level of each of the plurality of gate signals sequentially supplied from the shift register unit using a gate high voltage and a gate low voltage. .

According to claim 1,
The mode selector,
a first counter unit configured to generate the mode selection signal by counting the number of gate shift clocks from the rising edge of the reference gate start pulse to the falling edge of the reference gate start pulse; and
and a delay unit generating a delay mode selection signal by delaying the mode selection signal by a predetermined time.

According to claim 2,
The predetermined time is one horizontal period,
The delay mode selection signal is generated in a blank period in one frame.

According to claim 1,
The mode selector,
and generating one of first to fourth delay mode selection signals having pulse widths corresponding to 1 to 4 horizontal periods, respectively, based on pulse width information of the reference gate start pulse.

According to claim 1,
The signal generator,
and a gate start pulse generator configured to receive the delay mode selection signal and convert it into a gate start pulse for the driving mode.

According to claim 5,
The gate start pulse generator,
and converting the delay mode selection signal into one of gate start pulses for first to fourth driving modes having a pulse width corresponding to pulse width information of the reference gate start pulse.

According to claim 1,
The signal generator,
At least one gate output signal for each driving mode having a different pulse width and a different number for each driving mode is generated using the gate shift clock and the reference gate output signal, and among the gate output signals for each driving mode, the reference gate start pulse and a gate output signal generating unit supplying a gate output signal for at least one driving mode corresponding to pulse width information to the shift register unit.

According to claim 7,
The gate output signal generator,
a second counter unit counting the reference gate output signal based on the gate shift clock to generate at least one gate output signal for first through fourth driving modes; and
Selecting a gate output signal for supplying a gate output signal for the driving mode corresponding to the delay mode selection signal among the at least one gate output signal for the first to fourth driving modes supplied from the second counter unit to the shift register unit A gate driving circuit comprising a unit.

According to claim 8,
The second counter unit,
A gate output signal for the first driving mode having a pulse width corresponding to 1 horizontal period, and first and second driving modes having a pulse width corresponding to 2 horizontal periods and shifted by 1 clock of the gate shift clock. A gate output signal having a pulse width corresponding to 3 horizontal periods and having a pulse width corresponding to 4 horizontal periods and first to third gate output signals for the third driving mode shifted by 1 clock of the gate shift clock and generating first to fourth gate output signals for a fourth driving mode shifted by one clock of the gate shift clock, respectively.

According to claim 1,
Among the plurality of sequentially generated scan signals, adjacent scan signals overlap each other for a partial period.

According to claim 10,
The shift register unit,
a shift register generating a plurality of shift output signals sequentially shifted using a gate shift clock and the gate start pulse for the driving mode supplied from the signal generator according to the driving mode;
a signal masking unit having a plurality of logic gates for masking a portion of each of the plurality of shift output signals using the gate output signal for the driving mode corresponding to each of the plurality of shift output signals; and
and a signal transmission unit supplying the gate output signal for the driving mode, which is supplied from the signal generation unit according to the driving mode, to a logic gate corresponding to each of the plurality of shift output signals.

a plurality of gate driving circuits for driving oxide thin film transistors formed in pixels of a liquid crystal display panel;
Each of the plurality of gate driving circuits,
a mode selector configured to generate a delay mode selection signal having pulse width information of the reference gate start pulse based on the reference gate start pulse;
receiving the delay mode selection signal and generating a gate start pulse for a driving mode having a pulse width corresponding to a driving mode included in the delay mode selection signal based on the delay mode selection signal and the reference gate start pulse; a signal generator configured to generate a gate output signal for a driving mode having a pulse width corresponding to a driving mode included in the delay mode selection signal, based on each of the delay mode selection signal and the reference gate output signal;
a shift register unit generating a plurality of gate signals that are sequentially shifted by using the gate start pulse for the driving mode and the gate output signal for the driving mode; and
and a level shifter unit generating a plurality of scan signals by level-shifting the voltage level of each of the plurality of gate signals sequentially supplied from the shift register unit using a gate high voltage and a gate low voltage. .

According to claim 12,
and a timing controller generating the reference gate start pulse having pulse width information of the reference gate start pulse corresponding to a driving mode and supplying the generated reference gate start pulse to the mode selector.

According to claim 12,
The mode selector,
generating a mode selection signal based on pulse width information of the reference gate start pulse;
The mode selection signal is transmitted to a gate driving circuit other than the gate driving circuit receiving the reference gate start pulse among the plurality of gate driving circuits.