KR102487357B1 - Semiconductor device package and light emitting device including the same - Google Patents
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Abstract
실시 예는, 제1캐비티를 포함하는 몸체; 및 상기 제1캐비티의 내부에 배치되는 반도체 소자를 포함하고, 상기 제1캐비티는 상기 반도체 소자에서 멀어질수록 면적이 넓어지도록 경사진 제1면, 및 상기 반도체 소자의 상면과 수직한 복수 개의 제2면을 포함하고, 상기 몸체는 서로 마주보는 제1외측면과 제3외측면, 서로 마주보는 제2외측면과 제4외측면, 상기 제1외측면과 제2외측면이 만나는 영역에 배치되는 제1모서리부, 제2외측면과 제3외측면이 만나는 영역에 배치되는 제2모서리부, 상기 제3외측면과 상기 제4외측면이 만나는 영역에 배치되는 제3모서리부, 및 상기 제4외측면과 상기 제1외측면이 만나는 영역에 배치되는 제4모서리부를 포함하고, 상기 복수 개의 제2면은 상기 제1모서리부와 제2모서리부 사이, 상기 제2모서리부와 제3모서리부 사이, 상기 제3모서리부와 제4모서리부 사이, 및 상기 제4모서리부와 제1모서리부 사이에 각각 배치되는 반도체 소자 패키지, 및 이를 포함하는 발광장치를 개시한다.The embodiment includes a body including a first cavity; and a semiconductor element disposed inside the first cavity, wherein the first cavity has an inclined first surface such that an area of the first cavity increases as it moves away from the semiconductor element, and a plurality of second surfaces perpendicular to the upper surface of the semiconductor element. It includes two surfaces, and the body is disposed in a region where the first outer surface and the third outer surface facing each other, the second outer surface and the fourth outer surface facing each other, and the first outer surface and the second outer surface meet each other. A first corner portion, a second corner portion disposed in the area where the second outer side surface and the third outer side surface meet, a third corner portion disposed in the area where the third outer side surface and the fourth outer side surface meet, and the and a fourth edge portion disposed in a region where a fourth outer side surface and the first outer side surface meet, wherein the plurality of second surfaces are between the first edge portion and the second edge portion, and between the second corner portion and the third edge portion. Disclosed are semiconductor device packages disposed between corners, between the third and fourth corners, and between the fourth and first corners, and a light emitting device including the same.
Description
실시 예는 반도체 소자 패키지 및 이를 포함하는 발광장치에 관한 것이다.The embodiment relates to a semiconductor device package and a light emitting device including the same.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many advantages, such as having a wide and easily adjustable band gap energy, and can be used in various ways such as light emitting devices, light receiving devices, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials of semiconductors are developed in thin film growth technology and device materials to produce red, green, Various colors such as blue and ultraviolet can be realized, and white light with high efficiency can be realized by using fluorescent materials or combining colors. , safety, and environmental friendliness.
이러한 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트, 조명 장치, 경화기, 및 노광기의 광원으로 적용될 수 있다.Such a semiconductor device may be applied as a light source of a transmission module of an optical communication unit, a backlight of a liquid crystal display (LCD) display device, a lighting device, a curing device, and an exposure device.
노광기는 빛에 반응하는 물질인 감광액(photo-resist)이 코팅된 시료 위에 원하는 패턴이 형성된 마스크를 올려놓고 자외선을 조사하여 감광막에 원하는 패턴을 전사시키는 장치이다. An exposure machine is a device that places a mask having a desired pattern on a sample coated with a photo-resist, which is a material that reacts to light, and irradiates ultraviolet rays to transfer the desired pattern to the photo-resist.
예를 들어, 전자기기의 주요 부품으로 내장되는 반도체 소자나 회로기판(PCB) 및 디스플레이 패널은 노광 공정에서 포토리소그래피(Photolithography) 기술을 이용하여 미세 회로 패턴을 형성할 수 있다.For example, a semiconductor device, a circuit board (PCB), and a display panel embedded as main components of an electronic device may form fine circuit patterns using photolithography technology in an exposure process.
이러한 자외선 노광 장치의 광원으로는 수은 자외선 램프, 또는 할로겐 램프 등이 이용될 수 있는데, 이러한 램프들은 효율이 떨어지고, 고가인 문제점이 있다.A mercury ultraviolet lamp or a halogen lamp may be used as a light source of the ultraviolet exposure apparatus, but these lamps have problems in that efficiency is low and expensive.
실시 예는 사이즈가 작은 반도체 소자 패키지를 제공한다.An embodiment provides a semiconductor device package having a small size.
실시 예는 렌즈 장착이 용이한 반도체 소자 패키지를 제공한다.An embodiment provides a semiconductor device package in which a lens is easily mounted.
실시 예는 조밀하게 배치할 수 있는 반도체 소자 패키지를 제공한다.The embodiment provides a semiconductor device package that can be densely arranged.
실시 예는 제작이 용이한 반도체 소자 패키지를 제공한다.The embodiment provides a semiconductor device package that is easy to manufacture.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited thereto, and it will be said that the solution to the problem described below or the purpose or effect that can be grasped from the embodiment is also included.
본 발명의 일 특징에 따른 반도체 소자 패키지는, 제1캐비티를 포함하는 몸체; 및 상기 제1캐비티의 내부에 배치되는 반도체 소자를 포함하고, 상기 제1캐비티는 상기 반도체 소자에서 멀어질수록 면적이 넓어지도록 경사진 제1면, 및 상기 반도체 소자의 상면과 수직한 복수 개의 제2면을 포함하고, 상기 몸체는 서로 마주보는 제1외측면과 제3외측면, 서로 마주보는 제2외측면과 제4외측면, 상기 제1외측면과 제2외측면이 만나는 영역에 배치되는 제1모서리부, 제2외측면과 제3외측면이 만나는 영역에 배치되는 제2모서리부, 상기 제3외측면과 상기 제4외측면이 만나는 영역에 배치되는 제3모서리부, 및 상기 제4외측면과 상기 제1외측면이 만나는 영역에 배치되는 제4모서리부를 포함하고, 상기 복수 개의 제2면은 상기 제1모서리부와 제2모서리부 사이, 상기 제2모서리부와 제3모서리부 사이, 상기 제3모서리부와 제4모서리부 사이, 및 상기 제4모서리부와 제1모서리부 사이에 각각 배치된다.A semiconductor device package according to one aspect of the present invention includes a body including a first cavity; and a semiconductor element disposed inside the first cavity, wherein the first cavity has an inclined first surface such that an area of the first cavity increases as it moves away from the semiconductor element, and a plurality of second surfaces perpendicular to the upper surface of the semiconductor element. It includes two surfaces, and the body is disposed in a region where the first outer surface and the third outer surface facing each other, the second outer surface and the fourth outer surface facing each other, and the first outer surface and the second outer surface meet each other. A first corner portion, a second corner portion disposed in the area where the second outer side surface and the third outer side surface meet, a third corner portion disposed in the area where the third outer side surface and the fourth outer side surface meet, and the and a fourth edge portion disposed in a region where a fourth outer side surface and the first outer side surface meet, wherein the plurality of second surfaces are between the first edge portion and the second edge portion, and between the second corner portion and the third edge portion. It is disposed between the corner portions, between the third corner portion and the fourth corner portion, and between the fourth corner portion and the first corner portion.
상기 반도체 소자가 배치되는 기판을 포함할 수 있다.It may include a substrate on which the semiconductor device is disposed.
상기 몸체는 제1캐비티와 연결되고 상기 몸체의 하부면을 관통하는 제2캐비티를 포함하고, 상기 제2캐비티의 측면은 상기 기판의 일면과 수직한 제3면을 가질 수 있다.The body may include a second cavity connected to the first cavity and passing through a lower surface of the body, and a side surface of the second cavity may have a third surface perpendicular to one surface of the substrate.
상기 복수 개의 제2면의 수직 방향 폭은 상기 제1 내지 제4 모서리부에 가까워질수록 작아질 수 있다.Widths of the plurality of second surfaces in a vertical direction may decrease as the first to fourth corner portions are closer.
상기 제3면의 제1방향 폭은 상기 제1 내지 제4 모서리부에 가까워질수록 커질 수 있다.A width of the third surface in the first direction may increase as it approaches the first to fourth corner portions.
상기 제1면과 상기 제2면 사이의 제1경계는 곡선을 가질 수 있다.A first boundary between the first surface and the second surface may have a curve.
상기 제3면과 상기 제1면 사이의 제2경계는 곡선을 가질 수 있다.A second boundary between the third surface and the first surface may have a curved line.
상기 제1경계와 제2경계의 곡선은 동일한 곡률을 가질 수 있다.The curves of the first boundary and the second boundary may have the same curvature.
상기 제1면은 상기 제1 내지 제4모서리부로 연장되어 상기 복수 개의 제2면을 구획할 수 있다.The first surface may extend to the first to fourth edge portions to partition the plurality of second surfaces.
상기 제2캐비티는 사각 형상을 가질 수 있다.The second cavity may have a quadrangular shape.
상기 제2캐비티는 서로 마주보는 제1측면과 제3측면, 서로 마주보는 제2측면과 제4측면을 포함하고, 상기 제1측면과 제3측면의 길이가 상기 제2측면과 제4측면보다 길고, 상기 제2측면과 제4측면의 수직 방향 폭이 상기 제1측면과 제3측면의 수직 방향 폭보다 클 수 있다.The second cavity includes a first side and a third side facing each other, and a second side and a fourth side facing each other, wherein the length of the first side and the third side is greater than that of the second side and the fourth side. long, and the vertical width of the second side surface and the fourth side surface may be greater than the vertical direction width of the first side surface and the third side surface.
상기 복수 개의 제2면의 수직방향 폭은 상기 제1면의 수직 방향 폭보다 작을 수 있다.A vertical width of the plurality of second surfaces may be smaller than a vertical width of the first surface.
상기 복수 개의 제2면의 수직방향 폭은 상기 제1면의 수직 방향 폭의 비는 1:1.2 내지 1:1.8일 수 있다.A ratio of the vertical width of the plurality of second surfaces to the vertical width of the first surface may be 1:1.2 to 1:1.8.
상기 기판은 상기 반도체 소자가 배치되는 제1전극, 상기 제1전극과 이격 배치된 제2전극, 및 상기 기판의 가장자리를 따라 배치되는 제1돌출부를 포함하고, 상기 몸체의 타면에는 상기 제2캐비티를 둘러싸는 오목부가 배치되고, 상기 오목부는 상기 제1돌출부 상에 배치될 수 있다.The substrate includes a first electrode on which the semiconductor device is disposed, a second electrode spaced apart from the first electrode, and a first protrusion disposed along an edge of the substrate, and the second cavity is disposed on the other surface of the body. A concave portion surrounding the may be disposed, and the concave portion may be disposed on the first protrusion.
상기 몸체 상에 배치되어 상기 캐비티를 덮는 투광부재를 포함할 수 있다.A light transmitting member disposed on the body and covering the cavity may be included.
본 발명의 실시 예에 따르면, 반도체 소자 패키지의 사이즈를 줄일 수 있다.According to an embodiment of the present invention, the size of a semiconductor device package can be reduced.
또한, 반도체 소자 패키지에 렌즈 결합이 용이해질 수 있다. In addition, coupling of the lens to the semiconductor device package may be facilitated.
또한, 반도체 소자 패키지들의 조밀한 배치가 가능해진다.In addition, dense arrangement of semiconductor device packages becomes possible.
또한, 반도체 소자 패키지의 제작이 용이해질 수 있다.In addition, manufacturing of the semiconductor device package may be facilitated.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various advantageous advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the process of describing specific embodiments of the present invention.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 2는 본 발명의 제1 실시 예에 따른 반도체 소자 패키지를 위에서 본 분해 사시도이고,
도 3은 본 발명의 제1 실시 예에 따른 반도체 소자 패키지를 아래에서 본 분해 사시도이고,
도 4는 도 1의 캐비티를 보여주는 도면이고,
도 5는 도 1의 A-A 방향 단면도이고,
도 6은 도 4의 B-B 방향 단면도이고,
도 7은 본 발명의 일 실시 예에 따른 발광장치의 개념도이고,
도 8은 도 7의 A 부분 확대도이고,
도 9는 복수 개의 반도체 소자 패키지와 리드전극의 연결을 보여주는 도면이고,
도 10은 도 1을 다른 방향에서 본 사시도이고,
도 11은 도 1의 저면도이고,
도 12는 본 발명의 제2 실시 예에 따른 반도체 소자 패키지의 사시도이고,
도 13은 도 12의 분해 사시도이고,
도 14는 도 13의 몸체와 기판의 결합 관계를 보여주는 도면이고,
도 15는 도 12의 C-C 방향 단면도이고,
도 16은 도 13의 D-D 방향 단면 사시도이고,
도 17은 본 발명의 제3 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 18은 도 17의 평면도이고,
도 19는 도 18의 제1변형예이고,
도 20은 도 18의 제2변형예이고,
도 21은 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 22는 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 일부 분해 사시도이고,
도 23은 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 평면도이다.1 is a conceptual diagram of a semiconductor device package according to a first embodiment of the present invention;
2 is an exploded perspective view of a semiconductor device package according to a first embodiment of the present invention viewed from above;
3 is an exploded perspective view of a semiconductor device package according to a first embodiment of the present invention viewed from below;
4 is a view showing the cavity of FIG. 1;
5 is a cross-sectional view in the direction AA of FIG. 1;
6 is a cross-sectional view in the direction BB of FIG. 4;
7 is a conceptual diagram of a light emitting device according to an embodiment of the present invention;
8 is an enlarged view of part A of FIG. 7;
9 is a view showing connections between a plurality of semiconductor device packages and lead electrodes;
10 is a perspective view of FIG. 1 viewed from another direction;
Figure 11 is a bottom view of Figure 1,
12 is a perspective view of a semiconductor device package according to a second embodiment of the present invention;
13 is an exploded perspective view of FIG. 12;
14 is a view showing the coupling relationship between the body and the substrate of FIG. 13;
15 is a cross-sectional view in the CC direction of FIG. 12;
16 is a cross-sectional perspective view in the DD direction of FIG. 13;
17 is a conceptual diagram of a semiconductor device package according to a third embodiment of the present invention;
18 is a plan view of FIG. 17;
19 is a first modified example of FIG. 18;
20 is a second modified example of FIG. 18;
21 is a cross-sectional view of a semiconductor device package according to a fourth embodiment of the present invention;
22 is a partially exploded perspective view of a semiconductor device package according to a fourth embodiment of the present invention;
23 is a plan view of a semiconductor device package according to a fourth embodiment of the present invention.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The present embodiments may be modified in other forms or combined with each other, and the scope of the present invention is not limited to each of the embodiments described below.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Even if a matter described in a specific embodiment is not described in another embodiment, it may be understood as a description related to another embodiment, unless there is a description contrary to or contradictory to the matter in another embodiment.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the characteristics of component A are described in a specific embodiment and the characteristics of component B are described in another embodiment, the opposite or contradictory description even if the embodiment in which components A and B are combined is not explicitly described. Unless there is, it should be understood as belonging to the scope of the present invention.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, in the case where an element is described as being formed “on or under” of another element, on or under (on or under) or under) includes both elements formed by directly contacting each other or by indirectly placing one or more other elements between the two elements. In addition, when expressed as "on or under", it may include the meaning of not only the upward direction but also the downward direction based on one element.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily carry out the present invention.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 2는 본 발명의 제1 실시 예에 따른 반도체 소자 패키지를 위에서 본 분해 사시도이고, 도 3은 본 발명의 제1 실시 예에 따른 반도체 소자 패키지를 아래에서 본 분해 사시도이다.1 is a conceptual diagram of a semiconductor device package according to a first embodiment of the present invention, FIG. 2 is an exploded perspective view of a semiconductor device package according to a first embodiment of the present invention viewed from above, and FIG. 3 is a first embodiment of the present invention. It is an exploded perspective view of the semiconductor device package according to the example viewed from below.
도 1 내지 도 3을 참조하면, 실시 예에 따른 반도체 소자 패키지는, 기판(200), 기판(200) 상에 배치되는 몸체(100), 몸체(100)의 내부에 배치되는 반도체 소자(400), 및 몸체(100)의 상부에 배치되는 투광부재(300)를 포함할 수 있다.1 to 3 , a semiconductor device package according to an embodiment includes a
기판(200)은 AlN 재질을 포함할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 자외선 광을 반사할 수 있는 다양한 재질이 선택될 수도 있다. 예시적으로 기판(200)은 산화 알루미늄(Al2O3)을 포함할 수도 있다. 기판(200)은 다각형 형상, 예컨대, 사각형 형상일수 있다.The
기판(200)은 일면에 제1전극(230) 및 제2전극(220)이 배치될 수 있다. 제1전극(230)과 제2전극(220)은 Ti, Ru, Rh, Ir, Mg, W, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. 예시적으로 제1전극(230) 및 제2전극(220)은 W/Ti/Ni/Cu/Pd/Au 순으로 적층된 구조를 가질 수도 있다.A
반도체 소자(400)는 제2전극(220) 상에 배치되고, 와이어(미도시)에 의해 제1전극(230)과 전기적으로 연결될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체 소자(400)는 와이어에 의해 제1전극(230) 및 제2전극(220)과 전기적으로 연결될 수도 있다. 또한, 반도체 소자(400)는 플립칩으로 구현되어 제1전극(230) 및 제2전극(220) 상에 배치될 수도 있다. 즉, 반도체 소자(400)는 전극 구조에 따라 다양한 방법으로 제1전극(230) 및 제2전극(220)과 전기적으로 연결될 수 있다.The
반도체 소자(400)는 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 소자(400)는 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수도 있다. 파장범위는 반도체 소자(400)가 포함하는 반도체 구조물에 의해 결정될 수 있다.The
반도체 구조물(미도시)은 제1 도전형 반도체층, 제2 도전형 반도체층, 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함할 수 있다. The semiconductor structure (not shown) may include a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
제1 도전형 반도체층은 n 형 반도체층일 수 있고, 제2 도전형 반도체층은 p 형 반도체층일 수 있다. 다만, 이에 한정하지 않고, 제1 도전형 반도체층은 p 형 반도체층일 수 있고, 제2 도전형 반도체층은 n 형 반도체층일 수 있다. The first conductivity-type semiconductor layer may be an n-type semiconductor layer, and the second conductivity-type semiconductor layer may be a p-type semiconductor layer. However, it is not limited thereto, and the first conductivity type semiconductor layer may be a p-type semiconductor layer, and the second conductivity type semiconductor layer may be an n-type semiconductor layer.
활성층은 제1 도전형 반도체층에서 주입되는 반송자와 제2 도전형 반도체층에서 주입되는 반송자의 발광성 재결합에 의해 광을 발광할 수 있다. The active layer may emit light by luminescent recombination of a carrier injected from the first conductivity type semiconductor layer and a carrier injected from the second conductivity type semiconductor layer.
이때, 활성층의 밴드갭 에너지 크기에 발광하는 광의 파장이 결정될 수 있다. 예를 들어, 활성층이 양자 우물과 양자 장벽을 적어도 하나 이상 가질 경우, 양자 우물의 밴드갭 크기에 따라 발광하는 광의 파장이 결정될 수 있다. At this time, the wavelength of light emitted may be determined according to the bandgap energy of the active layer. For example, when the active layer includes at least one quantum well and at least one quantum barrier, the wavelength of emitted light may be determined according to the size of the bandgap of the quantum well.
양자 우물에서 발광하는 광은 유도 방출 또는 자발성 발광을 할 수 있다. 유도 방출일 경우, 발광하는 광의 파장이 특정 파장에서 그 세기가 크고, 발광하는 광의 위상이 같을 수 있으나 자발성 발광을 하는 경우 발광하는 광의 파장이 다양할 수 있고, 광의 파장에 따라 그 세기가 다양할 수 있다. 이 때, 발광하는 광의 파장은 파장에 대한 상대적인 세기를 측정하여, 다른 파장에 비해 광의 세기가 가장 큰 광의 파장으로 정의할 수 있다. 또한, 상기 활성층은 n 형 도펀트 및/또는 p 형 반도체층일 수 있으나, 이에 한정하지 않고 진성 반도체층일 수 있다. Light emitted from the quantum well can be either stimulated emission or spontaneous emission. In the case of stimulated emission, the wavelength of the emitted light is high at a specific wavelength and the phase of the emitted light may be the same, but in the case of spontaneous emission, the wavelength of the emitted light may vary and the intensity may vary according to the wavelength of the light. can At this time, the wavelength of the emitted light may be defined as the wavelength of light having the greatest intensity compared to other wavelengths by measuring the relative intensity with respect to the wavelength. In addition, the active layer may be an n-type dopant and/or a p-type semiconductor layer, but is not limited thereto and may be an intrinsic semiconductor layer.
반도체 구조물은 AlGaN, GaN, GaAs, GaP 등을 기반으로하는 화합물 반도체로 구성될 수 있다. 특히, 반도체 구조물이 GaN 기반의 화합물 반도체로 구성되고, 반도체 소자(400)가 자외선을 발광하는 경우, 반도체 구조물의 Al 조성(또는 함량)에 의해 발광하는 파장이 결정될 수 있다. 예시적으로, 활성층이 AlGaN 또는 GaN으로 구성되는 양자 우물층을 가질 경우, Al 의 조성(또는 함량)에 따라 양자 우물층의 밴드갭을 다양하게 조절할 수 있고 이 때, 양자 우물층의 밴드갭의 크기에 따라 반도체 구조물이 자외선을 발광할 수 있다.The semiconductor structure may be composed of compound semiconductors based on AlGaN, GaN, GaAs, GaP, and the like. In particular, when the semiconductor structure is made of a GaN-based compound semiconductor and the
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 파장대에서 메인 피크를 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm의 파장대에서 메인 피크를 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 파장대에서 메인 피크를 가질 수 있다. 그러나, 반도체 소자(400)는 노광에 필요한 파장대의 광을 출력하도록 제작될 수 있다.Illustratively, light (UV-A) in the near-ultraviolet wavelength range may have a main peak in a wavelength range of 320 nm to 420 nm, and light (UV-B) in a far-ultraviolet wavelength range may have a main peak in a wavelength range of 280 nm to 320 nm, , Light (UV-C) in the deep ultraviolet wavelength range may have a main peak in a wavelength range of 100 nm to 280 nm. However, the
몸체(100)는 기판(200) 상에 배치될 수 있다. 몸체(100)는 접착제(미도시)에 의해 기판(200) 상에 고정될 수 있다. 예시적으로 접착제는 솔더 또는 에폭시일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 접착제는 금속 재질 및/또는 반도체 재질을 접착할 수 있는 다양한 접착제가 선택될 수 있다.The
몸체(100)는 상면(일면, 131)과 하면(타면), 그리고 상면과 하면 사이에 배치되는 복수 개의 외측면(121, 122, 123, 124)을 포함할 수 있다. 복수 개의 외측면은 서로 마주보는 제1외측면(121)과 제3외측면(123), 서로 마주보는 제2외측면(122)과 제4외측면(124), 제1외측면(121)과 제2외측면(122)이 만나는 영역에 배치되는 제1모서리부(127a), 제2외측면(122)과 제3외측면(123)이 만나는 영역에 배치되는 제2모서리부(127b), 제3외측면(123)과 제4외측면(124)이 만나는 영역에 배치되는 제3모서리부(127c), 및 제4외측면(124)과 제1외측면(121)이 만나는 영역에 배치되는 제4모서리부(127d)를 포함할 수 있다. 몸체(100)는 다각형 형상, 예컨대, 사각형 형상일수 있다.The
몸체(100)는 상면(131)과 하면을 관통하는 캐비티(110)를 포함할 수 있다. 캐비티(110)의 내면은 자외선 광을 반사할 수 있다. 예시적으로 몸체(100)는 전체적으로 AlN 또는 산화 알루미늄 재질로 이루어져 자외선 광을 반사할 수 있거나, 캐비티(110)에 별도의 반사층이 배치될 수 있다.The
캐비티(110)는 경사진 제1면(111)과 기판(200)의 일면(210)에 수직한 제2면(112)을 갖는 제1캐비티(110a), 및 몸체의 하면을 관통하여 반도체 소자(400)를 노출시키는 제2캐비티(110b)를 포함할 수 있다. 제2캐비티(110b)는 사각 형상일 수 있으나 반드시 이에 한정하지 않는다. 캐비티(110)의 형상에 대해서는 후술한다.The
몸체(100)는 제1 내지 제4모서리부(127a, 127b, 127c, 127d) 중 대각 방향으로 마주보는 모서리부에서 돌출된 복수 개의 돌기부(125a, 125b, 125c, 125d)를 포함할 수 있다.The
예시적으로 복수 개의 돌기부(125a, 125b, 125c, 125d)는 제1모서리부(127a)에서 돌출된 제1돌기부(125a), 제2모서리부(127b)에서 돌출된 제2돌기부(125b), 제3모서리부(127c)에서 돌출된 제3돌기부(125c), 및 제4돌기부(125d)에서 돌출된 제4돌기부(125d)를 포함할 수 있다.Illustratively, the plurality of protrusions 125a, 125b, 125c, and 125d include a
그러나, 반드시 이에 한정하는 것은 아니고 복수 개의 돌기부(125a, 125c)는 제1모서리부(127a)에서 돌출된 제1돌기부(125a)와 제3모서리부(127c)에서 돌출된 제3돌기부(125c)만을 포함할 수도 있다. However, it is not necessarily limited to this, and the plurality of
제1 내지 제4돌기부(125a, 125b, 125c, 125d)는 다각 기둥 형상을 가질 수 있다. 예시적으로 제1 내지 제4돌기부(125a, 125b, 125c, 125d)는 삼각 기둥 형상을 가질 수 있으나, 반드시 이에 한정하는 것은 아니고 사각 기둥, 오각 기둥 형상을 가질 수도 있다.The first to
투광부재(300)는 몸체(100) 상에 배치되어 반도체 소자(400)에서 출사되는 광을 제어할 수 있다. 투광부재(300)는 렌즈부(320)를 포함할 수 있다. 렌즈부(320)는 반도체 소자(400)에서 출사된 광이 균일하게 조사될 수 있도록 제어할 수 있다. 렌즈부(320)는 돔(dome) 형상인 것으로 예시하였으나 반드시 이에 한정되는 것은 아니고, 광을 균일하게 제어할 수 있도록 다양한 곡률을 가질 수 있다.The
투광부재(300)는 서로 마주보는 제1측면(311)과 제3측면(313), 서로 마주보는 제2측면(312)과 제4측면(314), 제1측면(311)과 제2측면(312) 사이에 배치되는 제1모서리부(316), 제2측면(312)과 제3측면(313) 사이에 배치되는 제2모서리부(317), 제3측면(313)과 제4측면(314) 사이에 배치되는 제3모서리부(318), 및 제4측면(314)과 제1측면(311) 사이에 배치되는 제4모서리부(315)를 포함할 수 있다. 투광부재(300)는 다각형 형상, 예컨대, 사각형 형상일수 있다.The
투광부재(300)의 모서리부(315, 316, 317, 318)는 복수 개의 돌기부(125a, 125b, 125c, 125d)와 결합하는 결합부를 포함할 수 있다. 투광부재(300)의 결합부는 몸체(100)의 돌기부(125a, 125b, 125c, 125d)의 형상과 대응되는 형상을 가질 수 있다. 본 실시 예에서 몸체(100)의 돌기부(125a, 125b, 125c, 125d)는 상면이 삼각형 형상을 가질 수 있다. 따라서, 투광부재(300)의 결합부는 평탄면을 가질 수 있다. 따라서, 투광부재(300)는 제1 내지 제4돌기부(125a, 125b, 125c, 125d)에 모서리부(315, 316, 317, 318)가 삽입되어 고정될 수 있다. The
투광부재(300)는 접착제(미도시)에 의해 몸체(100)의 상면(131)에 고정될 수 있다. 접착제는 UV 경화성 레진일 수 있으나 반드시 이에 한정하지 않는다.The
투광부재(300)는 자외선 파장대의 광을 투과할 수 있는 재질이면 특별히 제한하지 않는다. 예시적으로 투광부재(300)는 쿼츠(Quartz) 또는 글라스를 사용할 수 있으나, 이에 한정하지 않고 자외선 파장 투과율이 높은 광학 재료를 포함할 수 있다.The
도 4는 도 1의 캐비티를 보여주는 도면이고, 도 5는 도 1의 A-A 방향 단면도이고, 도 6은 도 4의 B-B 방향 단면도이다.FIG. 4 is a view showing the cavity of FIG. 1 , FIG. 5 is a cross-sectional view in the direction A-A of FIG. 1 , and FIG. 6 is a cross-sectional view in the direction B-B of FIG. 4 .
도 4 내지 도 6을 참조하면, 실시 예에 따른 캐비티(110)는 경사진 제1면(111)과 기판(200)에 수직한 제2면(112)을 갖는 제1캐비티(110a), 및 몸체(100)의 하면을 관통하여 반도체 소자(400)를 노출시키는 제2캐비티(110b)를 포함할 수 있다. 4 to 6, the
제1면(111)은 기판(200)에서 멀어질수록 횡단면적이 커지는 파라볼라 형상을 가질 수 있다. 따라서, 반도체 소자(400)에서 출사된 광이 상향 반사되어 광속이 증가하고 균일한 배광을 가질 수 있다.The
제2면(112)은 제1면(111) 상에 배치되고 기판(200)에 수직하게 배치될 수 있다. 제2면(112)은 반도체 소자 패키지의 사이즈를 축소시킬 수 있다. 제1면(111)에 의해 제1캐비티(110a)가 전체적으로 파라볼라 형상을 갖는 경우 직경(R1)이 큰 원형의 캐비티가 형성되므로 반도체 소자 패키지의 크기가 커져야 한다. 따라서, 복수 개의 반도체 소자 패키지가 배치되는 경우 밀집도가 떨어질 수 있다.The
실시 예에 따르면, 제1캐비티(110a) 내에 제2면(112)이 부분적으로 형성되어 반도체 소자 패키지의 사이즈를 줄일 수 있다. 즉, 패키지의 내측은 파라볼라 형상을 가지면서도 외측은 사각 형상을 가져 복수 개의 반도체 소자 패키지를 조밀하게 배치할 수 있다.According to the embodiment, the
제1면(111)과 제2면(112)의 수직 방향 최대 폭의 비(H1:H2)는 1:0.5 내지 1: 0.7일 수 있다. 비가 1:0.5보다 커지는 경우 제2면(112)이 넓어져 반도체 소자 패키지의 사이즈를 줄일 수 있으며, 비가 1:0.7보다 작은 경우 제2면(112)이 너무 넓어져 전반사에 따른 광속이 저하되는 문제를 방지할 수 있다.The ratio (H1:H2) of the maximum widths of the
복수 개의 제2면(112)은 몸체(100)의 모서리부(127a, 127b, 127c, 127d) 사이에 각각 배치될 수 있다. 예시적으로 복수 개의 제2면(112)은 제1모서리부(127a)와 제2모서리부(127b) 사이, 제2모서리부(127b)와 제3모서리부(127c) 사이, 제3모서리부(127c)와 제4모서리부(127d) 사이, 및 제4모서리부(127d)와 제1모서리부(127a) 사이에 각각 배치될 수 있다.The plurality of
이때, 제2면(112)의 수직 방향 폭(H2)은 제1 내지 제4모서리부(127a, 127b, 127c, 127d)에 가까워질수록 작아질 수 있다. 따라서, 제2면(112)은 반원 형상을 가질 수 있다. 제2면(112)의 수직 방향 폭(H2)이 제1 내지 제4모서리부(127a, 127b, 127c, 127d)에 가까워질수록 커지거나 동일한 경우, 제1캐비티(110a)가 전체적으로 파라볼라 형상을 갖기 어려워 원하는 배광 분포를 갖기 어려울 수 있다. 또한, 수직면이 넓어지므로 상부로 출사되는 광량이 적어져 광속이 저하될 수도 있다.In this case, the vertical width H2 of the
제1면(111)은 복수 개의 제2면(112) 사이의 영역으로 연장될 수 있다. 즉, 제1면(111)은 제1 내지 제4모서리부(127a, 127b, 127c, 127d)를 향해 연장되어 복수 개의 제2면(112)을 구획할 수 있다.The
제2캐비티(110b)는 반도체 소자(400)를 노출시킬 수 있는 크기를 가질 수 있다. 예시적으로 제2캐비티(110b)는 사각 형상일 수 있으나 반드시 이에 한정하지 않는다. 제2캐비티(110b)는 다각 형상 또는 원 형상을 가질 수 있다.The
제2캐비티(110b)의 측면은 기판(200)과 수직한 제3면(113)을 포함할 수 있다. 제3면(113)은 제2면(112)과 평행할 수 있다. 즉, 제2면(112)과 제3면(113)은 기판(200)에 수직한 면일 수 있다. A side surface of the
제3면(113)의 수직 방향 폭(H3)은 제1 내지 제4모서리부(127a, 127b, 127c, 127d)에 가까워질수록 커질 수 있다. 즉, 제2면(112)은 제1 내지 제4모서리부(127a, 127b, 127c, 127d)에 가까워질수록 폭이 작아지는데 반해, 제3면(113)의 수직 방향 폭(H3)은 제1 내지 제4모서리부(127a, 127b, 127c, 127d)에 가까워질수록 커질 수 있다. 이러한 구성에 의하면 제2캐비티(110b)의 형상을 다각 형상으로 형성할 수 있어 와이어 실장 면적을 확보할 수 있다. 따라서, 소자의 신뢰성이 향상될 수 있다.The vertical width H3 of the
제1면(111)과 제2면(112) 사이의 제1경계(CL1)는 곡선을 갖고, 제3면(113)과 제1면(111) 사이의 제2경계(CL2)는 곡선을 가질 수 있다. 이때, 제1경계(CL1)와 제2경계(CL2)의 곡선은 동일한 곡률을 가질 수 있다. 이러한 구성에 의하면 몸체(100)의 사이즈를 줄일 수 있고, 캐비티(110)의 형상을 다각 형상으로 형성하여 와이어 실장 면적 등을 확보할 수 있다.The first boundary CL1 between the
기판(200)은 일면에 배치되는 제1전극(230) 및 제2전극(220), 하면에 배치되는 제1패드(240), 제2패드(260), 및 제3패드(250)를 포함할 수 있다. 제1패드(240)는 관통전극에 의해 제1전극(230)과 전기적으로 연결될 수 있고, 제2패드(260)는 관통전극에 의해 제2전극(220)과 전기적으로 연결될 수 있다. 제1패드(240)와 제2패드(260) 사이에 배치되는 제3패드(250)는 방열 패드일 수 있다. 제1 내지 제3패드(240, 250, 260)는 제1, 제2전극(220)과 동일한 재질일 수 있으나 반드시 이에 한정하지 않는다.The
제1전극(230), 제2전극(220) 및 제1 내지 제3패드(240, 250, 260)는 Ti, Ru, Rh, Ir, Mg, W, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. 예시적으로 제1전극(230), 제2전극(220) 및 제1 내지 제3패드(240, 250, 260)는 W/Ti/Ni/Cu/Pd/Au 순으로 적층된 구조를 가질 수도 있다.The
도 7은 본 발명의 일 실시 예에 따른 발광장치의 개념도이고, 도 8은 도 7의 A 부분 확대도이고, 도 9는 복수 개의 반도체 소자 패키지와 회로 패턴의 연결을 보여주는 도면이고, 도 10은 도 1을 다른 방향에서 본 사시도이고, 도 11은 도 1의 저면도이다.7 is a conceptual diagram of a light emitting device according to an embodiment of the present invention, FIG. 8 is an enlarged view of portion A of FIG. 7 , FIG. 9 is a diagram showing connections between a plurality of semiconductor device packages and circuit patterns, and FIG. 1 is a perspective view seen from another direction, and FIG. 11 is a bottom view of FIG. 1 .
도 7을 참조하면, 실시 예에 따른 발광장치는 스테이지(30), 스테이지(30) 상에 배치되는 광원모듈(10, 20)을 포함할 수 있다. 실시 예에 따른 발광장치는 살균 장치, 경화 장치, 노광 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 이하에서는 예시적으로 발광장치를 노광기로 설명한다.Referring to FIG. 7 , the light emitting device according to the embodiment may include a stage 30 and
노광 대상물(41)은 스테이지(30) 상에 배치되고, 노광 대상물(41)과 광원모듈(10, 20) 사이에는 마스크 패턴(42)이 배치될 수 있다. 따라서, 마스크 패턴(42)에 따라 선택적으로 자외선 광이 노광 대상물(41)에 입사할 수 있다. 이러한 구조는 종래 노광기의 구조가 모두 적용될 수 있다.The
광원모듈(10, 20)은 회로기판(20) 및 회로기판(20)에 배치되는 복수 개의 반도체 소자 패키지(10)를 포함할 수 있다. 발광장치의 광원모듈(10, 20)에서 복수 개의 반도체 소자 패키지(10)는 최대한 조밀하게 배치되는 것이 중요할 수 있다. 반도체 소자 패키지의 간격을 더 좁게 할수록 타겟(target)면의 광속 및 조도 균일도가 개선될 수 있다.The
도 8 및 도 9를 참조하면, 제1리드전극(21)은 제1반도체 소자 패키지(10a)에 전기적으로 연결되고, 제2리드전극(22)은 제1반도체 소자 패키지(10a)와 제4반도체 소자 패키지(10d)에 전기적으로 연결될 수 있다. 8 and 9 , the
제3리드전극(23)은 제1반도체 소자 패키지(10a)와 제2반도체 소자 패키지(10b) 사이를 지나 제5반도체 소자 패키지(10e)에 전기적으로 연결될 수 있다. 이때, 제3리드전극(23)은 제1반도체 소자 패키지(10a) 및 제2반도체 소자 패키지(10b)와 일부 중첩될 수 있다. 그러나, 제3리드전극(23)은 제1반도체 소자 패키지(10a) 및 제2반도체 소자 패키지(10b)의 패드(240, 250, 260)와는 이격되어 쇼트를 방지할 수 있다.The third
즉, 실시 예에 따른 광원모듈에서 복수 개의 반도체 소자 패키지(10a, 10b, 10c, 10d, 10e, 10f) 사이로 리드전극(21, 22, 23, 24, 25, 26, 27)이 중첩되어 배치될 수 있다. 이러한 구성에 의하면, 반도체 소자 패키지의 사이 간격을 줄여 조도 균일도를 개선할 수 있다.That is, in the light source module according to the embodiment, the
실시 예에 따른 리드전극(21, 22, 23, 24, 25, 26, 27)은 각 반도체 소자 패키지(10a, 10b, 10c, 10d, 10e, 10f)와 개별적으로 연결될 수 있다. 따라서, 리드전극을 통해 각 반도체 소자 패키지에 인가되는 전류값을 다르게 제어할 수 있다. 예시적으로 광원모듈(10, 20)의 에지 영역에 배치된 반도체 소자 패키지에 인가되는 전류값을 더 낮게 제어할 수 있다. 이러한 구성에 의하면 광원모듈 내에서 조도가 낮은 영역에는 전류값을 상대적으로 높게 제어하고 조도가 높은 영역은 전류값을 상대적으로 낮게 제어하여 전체적으로 조도 균일도를 개선할 수 있다. 그러나, 조도가 일정하게 유지되는 구간(예: 광원모듈의 중앙 영역)에서는 복수 개의 반도체 소자 패키지에 공통 리드 전극을 연결하여 동일한 전류를 인가할 수 있다.The
도 10 및 도 11을 참조하면, 실시 예에 따른 반도체 소자 패키지의 몸체(100)는 기판(200) 상에 배치되는 하면(132), 기판(200)에 수직한 복수 개의 측면(121, 122, 123, 124), 및 복수 개의 측면(121, 122, 123, 124)과 하면(132)을 연결하는 경사면(126)을 포함할 수 있다. 실시 예에서 복수 개의 측면(121, 122, 123, 124)은 기판(200)과 수직하게 배치된 것으로 설명하나 반드시 이에 한정하는 것은 아니고 복수 개의 측면(121, 122, 123, 124)은 경사를 가질 수도 있다.10 and 11, the
몸체(100)는 기판(200) 상에 배치될 수 있다. 이때, 몸체(100)의 하면(132)은 기판(200)보다 작을 수 있다. 즉, 몸체(100)의 하면(132)은 기판(200)의 내측에 배치될 수 있다. 이에 반해 몸체(100)의 외측면(121, 122, 123, 124)은 기판(200)의 외측에 배치될 수 있다. 따라서, 몸체(100)의 측면(121, 122, 123, 124)을 자른 단면적은 기판(200)보다 클 수 있다.The
실시 예에 따르면 복수 개의 외측면(121, 122, 123, 124)과 하면(132)을 연결하는 경사면(126)이 기판(200)에 가까워질수록 면적이 좁아지도록 기울어지므로 몸체(100)의 측면(121, 122, 123, 124)은 기판(200)의 외측에 배치됨에도 불구하고 몸체(100)의 하면(132)은 기판(200)의 내측에 배치될 수 있다. 그 결과, 기판(200)에 배치된 복수 개의 패드(240, 250, 260)는 몸체(100)의 측면(121, 122, 123, 124)의 내측에 배치될 수 있다. 따라서, 회로기판(20)의 리드전극이 몸체(100)와 일부 중첩되어도 패드(240, 250, 260)와는 이격될 수 있다. 따라서, 반도체 소자 패키지를 조밀하게 배치하면서도 전기적 절연성을 확보할 수 있다.According to the embodiment, the
기판(200)의 면적과 몸체(100)의 최대 단면적의 비는 1:1.2 내지 1:1.8일 수 있다. 몸체(100)의 최대 단면적은 복수 개의 측면(121, 122, 123, 124)이 이루는 면적일 수 있다. 비가 1:1.2 이상인 경우 기판(200)의 면적이 충분히 작아 몸체(100)와 리드전극이 일부 중첩되어도 기판(200)의 패드와 전기적으로 절연될 수 있다. 또한, 비가 1:1.8 이하인 경우 몸체(100)의 면적이 작아져 조밀하게 배치될 수 있다.The ratio of the area of the
도 12는 본 발명의 제2 실시 예에 따른 반도체 소자 패키지의 사시도이고, 도 13은 도 12의 분해 사시도이고, 도 14는 도 13의 몸체와 기판의 결합 관계를 보여주는 도면이다.FIG. 12 is a perspective view of a semiconductor device package according to a second embodiment of the present invention, FIG. 13 is an exploded perspective view of FIG. 12 , and FIG. 14 is a view showing a coupling relationship between a body and a substrate of FIG. 13 .
도 12 및 도 13을 참조하면, 실시 예에 따른 반도체 소자 패키지는, 기판(200), 기판(200) 상에 배치되는 몸체(100), 몸체(100)의 내부에 배치되는 반도체 소자(400), 및 몸체(100)의 상부에 배치되는 투광부재(300)를 포함할 수 있다.12 and 13 , a semiconductor device package according to an embodiment includes a
기판(200)은 AlN 재질을 포함할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 자외선 광을 반사할 수 있는 다양한 재질이 선택될 수도 있다. 예시적으로 기판(200)은 산화 알루미늄(Al2O3)을 포함할 수도 있다. 기판(200)은 다각형 형상, 예컨대, 사각형 형상일수 있다. The
기판(200)은 일면에 제1전극(230) 및 제2전극(220)이 배치될 수 있다. 제1전극(230)과 제2전극(220)은 Ti, Ru, Rh, Ir, Mg, W, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. 예시적으로 제1전극(230) 및 제2전극(220)은 W/Ti/Ni/Cu/Pd/Au 순으로 적층된 구조를 가질 수도 있다.A
반도체 소자(400)는 제2전극(220) 상에 배치되고, 와이어에 의해 제1전극(230)과 전기적으로 연결될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체 소자(400)는 와이어에 의해 제1전극(230) 및 제2전극(220)과 전기적으로 연결될 수도 있다. 또한, 반도체 소자(400)는 플립칩으로 구현되어 제1전극(230) 및 제2전극(220) 상에 배치될 수도 있다. 즉, 반도체 소자(400)는 전극 구조에 따라 다양하게 제1전극(230) 및 제2전극(220)과 전기적으로 연결될 수 있다.The
반도체 소자(400)는 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 소자(400)는 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물의 Al의 조성비에 의해 결정될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체 소자(400)는 노광에 필요한 파장대의 광을 출력하도록 제작될 수 있다.The
몸체(100)는 서로 마주보는 제1외측면(121)과 제3외측면(123), 서로 마주보는 제2외측면(122)과 제4외측면(124), 제1외측면(121)과 제2외측면(122) 사이에 배치되는 제1모서리부(127a), 제2외측면(122)과 제3외측면(123) 사이에 배치되는 제2모서리부(127b), 제3외측면(123)과 제4외측면(124) 사이에 배치되는 제3모서리부(127c), 및 제4외측면(124)과 제1외측면(121) 사이에 배치되는 제4모서리부(127d)를 포함할 수 있다. 몸체(100)는 다각형 형상, 예컨대, 사각형 형상일수 있다.The
몸체(100)는 상면과 하면을 관통하는 캐비티(110)를 포함할 수 있다. 캐비티(110)의 내면은 자외선 광을 반사할 수 있다. 예시적으로 몸체(100) 자체가 AlN 산화 알루미늄과 같이 자외선 광을 반사할 수 있거나, 캐비티(110)에 별도의 반사층이 배치될 수 있다.The
캐비티(110)는 경사진 제1면(111)과 기판(200)에 수직한 제2면(112)을 갖는 제1캐비티(110a), 및 반도체 소자(400)를 노출시키는 제2캐비티(110b)를 포함할 수 있다. 제2캐비티(110b)는 사각 형상일 수 있으나 반드시 이에 한정하지 않는다. The
몸체(100)는 제1 내지 제4모서리부(127a, 127b, 127c, 127d) 중 대각 방향으로 마주보는 모서리부에서 돌출된 복수 개의 돌기부(125a, 125b, 125c, 125d)를 포함할 수 있다.The
예시적으로 복수 개의 돌기부(125a, 125c)는 제1모서리부(127a)에서 돌출된 제1돌기부(125a), 제3모서리부(127c)에서 돌출된 제3돌기부(125c)를 포함할 수 있다. 이때, 돌기부가 형성되지 않은 제2모서리부(127b)와 제4모서리부(127d)는 진공척이 몸체(100)을 잡기 위한 공간을 제공할 수 있다.Illustratively, the plurality of
그러나, 반드시 이에 한정하는 것은 아니고 제2모서리부(127b)에서 돌출된 제2돌기부(미도시)와 제4모서리부(127d)에서 돌출된 제4돌기부(미도시)를 더 포함할 수도 있다.However, it is not necessarily limited thereto, and may further include a second protrusion (not shown) protruding from the
제1 및 제3돌기부(125a, 125c)는 다각 기둥 형상을 가질 수 있다. 예시적으로 제1 및 제3돌기부(125a, 125c)는 삼각 기둥 형상을 포함할 수 있으나, 반드시 이에 한정하는 것은 아니고 사각 기둥, 오각 기둥 형상을 가질 수도 있다.The first and
투광부재(300)는 몸체(100) 상에 배치되어 반도체 소자(400)에서 출사되는 광을 제어할 수 있다. 투광부재(300)는 렌즈부(320)를 포함할 수 있다. 렌즈부(320)는 반도체 소자(400)에서 출사된 광이 균일하게 조사될 수 있도록 광속을 제어할 수 있다. 렌즈부(320)는 돔 형상인 것으로 예시하였으나 반드시 이에 한정되는 것은 아니고 광을 균일하게 제어할 수 있도록 다양한 곡률을 가질 수 있다.The
투광부재(300)는 서로 마주보는 제1측면(311)과 제3측면(313), 서로 마주보는 제2측면(312)과 제4측면(314), 제1측면(311)과 제2측면(312) 사이에 배치되는 제1모서리부(316), 제2측면(312)과 제3측면(313) 사이에 배치되는 제2모서리부(317), 제3측면(313)과 제4측면(314) 사이에 배치되는 제3모서리부(318), 및 제4측면(314)과 제1측면(311) 사이에 배치되는 제4모서리부(315)를 포함할 수 있다. 투광부재(300)는 다각형 형상, 예컨대, 사각형 형상일수 있다.The
투광부재(300)는 복수 개의 돌기부(125a, 125c)와 마주보는 모서리부에 배치된 평탄면을 포함할 수 있다. 따라서, 투광부재(300)는 제1 및 제3돌기부(125a, 125c)에 의해 고정될 수 있다.The
이때, 제1돌기부(125a) 및 제3돌기부(125c)는 서로 마주보는 면에 배치된 제1체결부(125-1)를 포함하고, 투광부재(300)는 제1모서리부(316)와 제3모서리부(318)에 배치되어 제1체결부(125-1)와 결합하는 제2체결부(316a, 318a)를 포함할 수 있다.At this time, the
이때, 제1체결부(125-1)는 돌기이고 제2체결부(316a, 318a)는 홈일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1체결부(125-1)는 홈이고 제2체결부(316a, 318a)는 돌기일 수도 있다. 제1체결부(125-1)와 제2체결부(316a, 318a)는 제1 및 제3돌기부(125a, 125c)의 돌출 방향으로 연장될 수 있다. 이러한 구성에 의하면 투광부재(300)가 제1 및 제3돌기부(125a, 125c)에 안정적으로 삽입 고정될 수 있다. In this case, the first fastening part 125-1 may be a protrusion, and the
투광부재(300)는 접착제(미도시)에 의해 몸체(100)의 일면에 고정될 수 있다. 접착제는 UV 경화성 레진일 수 있으나 반드시 이에 한정하지 않는다.The
투광부재(300)는 자외선 파장대의 광을 투과할 수 있는 재질이면 특별히 제한하지 않는다. 예시적으로 투광부재(300)는 쿼츠(Quartz) 또는 글라스와 같이 자외선 파장 투과율이 높은 광학 재료를 포함할 수 있으나 이에 한정하는 것은 아니다.The
도 14를 참조하면, 기판(200)은 반도체 소자(400)가 배치되는 제2전극(220), 제2전극(220)과 이격 배치된 제1전극(230), 및 기판(200)의 가장자리를 따라 배치되는 제1돌출부(270)를 포함할 수 있다. Referring to FIG. 14 , a
제1전극(230), 제2전극(220), 및 제1돌출부(270)는 기판(200) 상에 전극층을 형성한 후 패터닝하여 제작할 수 있다. 즉 제1돌출부(270)는 반도체 소자(400)와 전기적으로 절연될 수 있다. 따라서, 제1전극(230), 제2전극(220), 및 제1돌출부(270)는 동일한 재질을 가질 수 있다. 예시적으로 제1전극(230), 제2전극(220), 및 제1돌출부(270)는 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. The
제1돌출부(270)의 두께는 제1전극(230) 및 제2전극(220)과 동일할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1돌출부(270)의 두께는 제1전극(230) 및 제2전극(220)보다 두꺼울 수도 있다. The
몸체(100)의 하면(132)에는 제2캐비티(110b)가 배치되는 제2돌출부(132b) 및 가장자리를 따라 배치되는 오목부(132a)가 배치되고, 제1돌출부(270)는 오목부(132a)에 삽입될 수 있다. 따라서, 기판(200)와 몸체(100)의 조립이 용이해지고 얼라인이 개선될 수 있다. 또한, 조립 후 몸체(100)가 회전하는 것을 방지할 수 있다.On the
도 15는 도 12의 C-C 방향 단면도이고, 도 16은 도 13의 D-D 방향 단면 사시도이다.15 is a cross-sectional view in the direction C-C of FIG. 12, and FIG. 16 is a perspective view in the direction D-D of FIG.
도 15 및 도 16을 참조하면, 실시 예에 따른 캐비티(110)는 경사진 제1면(111)과 기판(200)에 수직한 제2면(112)을 갖는 제1캐비티(110a), 및 반도체 소자(400)를 노출시키는 제2캐비티(110b)를 포함할 수 있다. 15 and 16, the
제1면(111)은 기판(200)에서 멀어질수록 횡단면적이 커지는 파라볼라 형상을 가질 수 있다. 따라서, 반도체 소자(400)에서 출사된 광이 상향 반사되어 광속이 증가하고 균일한 배광을 가질 수 있다.The
제2면(112)은 제1면(111) 상에 배치되고 기판(200)에 수직하게 배치될 수 있다. 제2면(112)은 반도체 소자 패키지의 사이즈를 축소시킬 수 있다. 제1면(111)에 의해 제1캐비티(110a)가 전체적으로 파라볼라 형상을 갖는 경우 반도체 소자 패키지의 크기가 커져야 한다. The
실시 예에 따르면, 제1캐비티(110a) 내에 제2면(112)이 부분적으로 형성되어 반도체 소자 패키지의 사이즈를 줄일 수 있다. 따라서, 반도체 소자 패키지를 조밀하게 배치할 수 있다.According to the embodiment, the
제1면(111)과 제2면(112)의 수직 방향 최대 폭의 비(H1:H2)는 1:0.5 내지 1: 0.7일 수 있다. 비가 1:0.5보다 커지는 경우 제2면(112)이 넓어져 반도체 소자 패키지의 사이즈를 줄일 수 있으며, 비가 1:0.7보다 작은 경우 제2면(112)이 너무 넓어져 전반사에 따른 광속이 저하되는 문제를 방지할 수 있다.The ratio (H1:H2) of the maximum widths of the
도 13을 참조하면, 제2면(112)은 몸체(100)의 모서리부 사이에 배치될 수 있다. 예시적으로 복수 개의 제2면(112)은 제1모서리부(127a)와 제2모서리부(127b) 사이, 제2모서리부(127b)와 제3모서리부(127c) 사이, 제3모서리부(127c)와 제4모서리부(127d) 사이, 및 제4모서리부(127d)와 제1모서리부(127a) 사이에 각각 배치될 수 있다.Referring to FIG. 13 , the
이때, 제2면(112)의 수직 방향 폭은 제1 내지 제4모서리부(127a, 127b, 127c, 127d)에 가까워질수록 작아질 수 있다. 따라서, 제2면(112)은 반원 형상을 가질 수 있다. 제2면(112)의 수직 방향 폭(H2)이 제1 내지 제4모서리부(127a, 127b, 127c, 127d)에 가까워질수록 커지거나 동일한 경우 제1캐비티(110a)가 전체적으로 파라볼라 형상을 갖기 어려워 원하는 배광 분포를 갖기 어려울 수 있다. 또한, 광속이 저하될 수도 있다.At this time, the width of the
제1면(111)은 복수 개의 제2면(112) 사이의 영역으로 연장될 수 있다. 즉, 제1면(111)은 제1 내지 제4모서리부(127a, 127b, 127c, 127d)로 연장되어 복수 개의 제2면(112)을 구획할 수 있다.The
도 15 및 도 16을 참조하면, 제2캐비티(110b)는 제1캐비티(110a)의 하부에 배치될 수 있다. 제2캐비티(110b)는 반도체 소자(400)를 둘러싸도록 배치될 수 있다. 제2캐비티(110b)는 다각 형상 또는 원 형상을 가질 수 있다.Referring to FIGS. 15 and 16 , the
제2캐비티(110b)는 기판(200)과 수직한 제3면(113)을 포함할 수 있다. 제2캐비티(110b)의 제3면(113)은 제2면(112)과 평행할 수 있다. The
제2캐비티(110b)의 제3면(113)은 서로 마주보는 제1내측면(113a)과 제3내측면(113c), 서로 마주보는 제2내측면(113b)과 제4내측면(113d)을 포함하고, 제1내측면(113a)과 제3내측면(113c)의 수평 방향 길이는 제2내측면(113b)과 제4내측면(113d)보다 길고, 제2내측면(113b)과 제4내측면(113d)의 수직 방향 폭(H4)이 제1내측면(113a)과 제3내측면(113c)의 수직 방향 폭(H3)보다 클 수 있다. The
제2캐비티(110b)의 제1내측면(113a)은 몸체(100)의 제1측면(121)과 마주보게 배치될 수 있고, 제3내측면(113c)은 몸체(100)의 제3측면(123)과 마주보게 배치될 수 있다.The first
또한, 제2캐비티(110b)의 제2내측면(113b)은 몸체(100)의 제2측면(122)과 마주보게 배치될 수 있고, 제4내측면(113d)은 몸체(100)의 제4측면(124)과 마주보게 배치될 수 있다.In addition, the second
제2캐비티(110b)의 제1내측면(113a)과 제3내측면(113c)의 수직 방향 폭(H3)은 제2캐비티(110b)의 제2내측면(113b)과 제4내측면(113d)에 가까워질수록 커질 수 있다. 이러한 구성에 의하면, 제1면(111)의 하부에 배치되는 제2캐비티(110b)의 형상을 다각 형상으로 형성할 수 있어 와이어 실장 면적 등을 확보할 수 있다. 따라서, 소자의 신뢰성이 향상될 수 있다. 제2내측면(113b) 및 제3내측면(113c)의 수직 방향 폭(H4)은 제1면(111)의 수직 방향 폭(H2)보다 작을 수 있다.The width H3 in the vertical direction of the first
도 17은 본 발명의 제3 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 18은 도 17의 평면도이고, 도 19는 도 18의 제1변형예이고, 도 20은 도 18의 제2변형예이다.17 is a conceptual diagram of a semiconductor device package according to a third embodiment of the present invention, FIG. 18 is a plan view of FIG. 17 , FIG. 19 is a first modified example of FIG. 18 , and FIG. 20 is a second modified example of FIG. 18 . to be.
도 17 및 도 18을 참조하면, 실시 예에 따른 반도체 소자 패키지는 복수 개의 캐비티(511)를 포함하는 몸체(500), 복수 개의 캐비티(511)에 각각 배치되는 복수 개의 반도체 소자(400), 및 복수 개의 캐비티(511)에 배치되는 복수 개의 렌즈부(521)를 포함하는 투광부재(520)를 포함할 수 있다.17 and 18 , a semiconductor device package according to an embodiment includes a body 500 including a plurality of
몸체(510)는 복수 개의 캐비티(511)를 포함할 수 있다. 몸체(510)는 알루미늄 기판을 가공하여 제작할 수 있다. 따라서, 실시 예에 따른 몸체(510)는 내면과 외면이 모두 도전성을 가질 수 있다. 이러한 구조는 다양한 이점을 가질 수 있다. AlN, Al2O3와 같은 비도전성 재질을 몸체(510)로 사용하는 경우, 자외선 파장대의 반사율이 20% 내지 40%로 작으므로 별도의 반사부재를 배치해야 하는 문제가 있다. 또한, 리드 프레임과 같은 별도의 도전성 부재 및 회로 패턴이 필요할 수 있다. 따라서, 제작 비용이 상승하고 공정이 복잡해질 수 있다. 또한, 금(Au)과 같은 도전성 부재는 자외선을 흡수하여 광 추출 효율이 감소하는 문제가 있다.The
그러나, 실시 예에 따르면, 몸체(510) 자체가 알루미늄으로 구성되므로 자외선 파장대에서 반사율이 높아 별도의 반사부재를 생략할 수 있다. 또한, 몸체(510) 자체가 도전성이 있으므로 별도의 회로패턴 및 리드 프레임을 생략할 수 있다. 또한, 알루미늄으로 제작되므로 열전도성이 140W/m.k 내지 160W/m.k으로 우수할 수 있다. 따라서, 열 방출 효율도 향상될 수 있다.However, according to the embodiment, since the
몸체(510)는 제1방향(수평 방향)으로 배치된 복수 개의 도전부(512)를 포함할 수 있다. 복수 개의 도전부(512) 사이에는 절연라인(514a, 514b)이 배치될 수 있다. 복수 개의 도전부(512)는 도전성을 가지므로 극을 분리하기 위해 절연라인(514a, 514b)이 배치될 필요가 있다. 따라서, 절연라인(514a, 514b)은 제2방향(수직 방향)으로 복수 개의 캐비티(511)를 관통할 수 있다. 이때, 제1절연라인(514a)은 제1열(L1)에 배치된 캐비티(511)의 바닥면(511a)을 관통할 수 있고, 제2절연라인(514b)은 제2열(L2)에 배치된 캐비티의 바닥면(511a)을 관통할 수 있다.The
절연라인(514a, 514b)은 절연 기능을 갖는 다양한 재질이 모두 포함될 수 있다. 예시적으로 절연라인(514a, 514b)은 폴리이미드와 같은 레진을 포함할 수 있으나 반드시 이에 한정하지 않는다. 절연라인(514a, 514b)의 두께는 10㎛ 내지 100㎛일 수 있다. 두께가 10㎛이상인 경우 복수 개의 도전부(512)를 충분히 절연시킬 수 있으며, 두께가 70㎛이하인 경우 패키지의 사이즈가 커지는 문제를 개선할 수 있다.The
캐비티(110)의 형상은 특별히 제한하지 않는다. 캐비티(110)는 전체적으로 파라볼라 형상을 가질 수 있다. 캐비티(110)는 평면상 원 형상을 가질 수도 있으나 반드시 이에 한정하는 것은 아니고 다각 형상을 가질 수도 있다. 즉, 전술한 캐비티(110)의 구조를 가질 수도 있다.The shape of the
투광부재(520)는 복수 개의 캐비티(110) 상에 배치되는 복수 개의 렌즈부(521)를 포함할 수 있다. 투광부재(520)의 형상은 몸체(510)의 형상과 대응될 수 있다. 도 18과 같이 몸체(510)가 육각 형상인 경우 투광부재(520) 역시 육각형상을 가질 수 있다. 몸체(510)의 외측면이 육각 형상을 갖는 경우 내부에 배치된 캐비티가(110) 가장 조밀하게 배치될 수 있다. 따라서, 단위 면적당 반도체 소자(400)의 개수가 많아져 광 출력을 향상시킬 수 있다. 이 경우 캐비티(511)가 서로 엇갈리게 배치되어 캐비티(511) 간의 사이 공간을 줄일 수 있다. 그러나, 몸체의 형상은 이에 한정되는 것은 아니고 다양한 다각 형상 또는 원 형상을 가질 수 있다. 예시적으로 도 19와 같이 몸체(510)는 사각 형상을 가질 수도 있고, 도 20과 같이 삼각 형상을 가질 수도 있다.The
도 21은 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 단면도이고, 도 22는 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 일부 분해 사시도이고, 도 23은 본 발명의 제4 실시 예에 따른 반도체 소자 패키지의 평면도이다.21 is a cross-sectional view of a semiconductor device package according to a fourth embodiment of the present invention, FIG. 22 is a partially exploded perspective view of the semiconductor device package according to a fourth embodiment of the present invention, and FIG. 23 is a fourth embodiment of the present invention. It is a plan view of the semiconductor device package according to.
도 21 및 도 22를 참조하면, 실시 예에 따른 반도체 소자 패키지는(600)는 기판(610), 기판(610) 상에 배치되고 복수 개의 캐비티(621)를 포함하는 몸체(620), 복수 개의 캐비티(621) 내에 각각 배치되는 복수 개의 반도체 소자(400), 및 복수 개의 캐비티(621) 상에 각각 배치되는 복수 개의 렌즈부(631)를 포함하는 투광부재(630)를 포함할 수 있다.21 and 22 , a
실시 예에 따른 반도체 소자 패키지는 도 15의 반도체 소자 패키지가 복수 개 합쳐져 형성될 수 있다. 즉, 기판(610) 상에 복수 개의 반도체 소자(400)가 배치되고, 몸체(620)에는 각각의 반도체 소자(400)가 배치될 수 있는 캐비티(621)가 형성될 수 있다. 또한, 투광부재(630)는 복수 개의 캐비티(621)에 각각 배치되는 복수 개의 렌즈부(631)를 포함할 수 있다.A semiconductor device package according to an embodiment may be formed by combining a plurality of semiconductor device packages of FIG. 15 . That is, a plurality of
이때, 반도체 소자 패키지는 도 12 내지 도 16에서 설명한 구조가 모두 적용될 수 있다. 예시적으로 캐비티(621)는 경사를 갖는 제1면(111)과 기판(610)에 수직한 제2면(112)을 포함할 수 있다. 또한, 제2캐비티(110b)의 구조도 가질 수 있다. 또한, 도 1 내지 도 11에서 전술한 구조도 모두 적용될 수 있다.In this case, the structure described in FIGS. 12 to 16 may all be applied to the semiconductor device package. For example, the
실시 예에 따르면, 제너 다이오드(410)는 몸체의 내부에 형성된 홈(624)에 배치될 수 있다. 이러한 구성에 의하면 반도체 소자(400)에서 출사되는 광이 제너 다이오드(410)에 흡수되는 것을 방지하여 광 출력을 향상시킬 수 있다. 홈(624)은 제2캐비티(110b)와 연결될 수도 있고 이격될 수도 있다. 제너 다이오드(410)는 반도체 소자(400)의 회로 패턴과 전기적으로 연결될 수 있다.According to the embodiment, the
도 23을 참조하면, 반도체 소자 패키지의 형상(600)은 사각 형상을 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체 소자 패키지는 삼각 형성, 오각 형상, 육각 형상 등 다양한 다각 형상을 가질 수 있다.Referring to FIG. 23 , a
반도체 소자는 다양한 종류의 발광장치에 적용될 수 있다. 예시적으로 발광장치는 살균 장치, 경화 장치, 노광장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.Semiconductor devices can be applied to various types of light emitting devices. For example, the light emitting device may include a sterilization device, a curing device, an exposure device, a lighting device, a display device, and a vehicle lamp. That is, the semiconductor element may be applied to various electronic devices disposed in a case to provide light.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.The sterilization device may sterilize a desired area by including the semiconductor device according to the embodiment. The sterilization device may be applied to household appliances such as water purifiers, air conditioners, and refrigerators, but is not necessarily limited thereto. That is, the sterilization device can be applied to various products (eg, medical devices) requiring sterilization.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.Illustratively, the water purifier may include a sterilization device according to the embodiment to sterilize circulating water. The sterilization device may be disposed at a nozzle through which water circulates or an outlet to irradiate ultraviolet rays. In this case, the sterilization device may include a waterproof structure.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.The curing device may be provided with a semiconductor device according to an embodiment to cure various types of liquids. Liquid may be the lightest concept that includes all various materials that are hardened when irradiated with ultraviolet rays. Illustratively, the curing device may cure various types of resins. Alternatively, the curing device may be applied to curing cosmetic products such as nail polish.
노광 장치는 빛에 반응하는 물질인 감광액(photo-resist)이 코팅된 시료 위에 원하는 패턴이 형성된 마스크를 올려놓고 자외선을 조사하여 감광막에 원하는 패턴을 전사할 수 있다. 예를 들어, 전자기기의 주요 부품으로 내장되는 반도체 소자나 회로기판(PCB) 및 디스플레이 패널은 노광 공정에서 포토리소그래피(Photolithography) 기술을 이용하여 미세 회로 패턴을 형성할 수 있다.The exposure apparatus may place a mask having a desired pattern on a sample coated with a photo-resist, which is a material that reacts to light, and irradiate ultraviolet rays to transfer a desired pattern to the photo-resist. For example, a semiconductor device, a circuit board (PCB), and a display panel embedded as main components of an electronic device may form fine circuit patterns using photolithography technology in an exposure process.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting device may include a light source module including a substrate and the semiconductor device of the embodiment, a heat dissipation unit dissipating heat from the light source module, and a power supply unit that processes or converts an electrical signal received from the outside and provides it to the light source module. Also, the lighting device may include a lamp, a head lamp, or a street lamp.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may constitute a backlight unit.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.The reflector is disposed on the bottom cover, and the light emitting module can emit light. The light guide plate may be disposed in front of the reflector to guide light emitted from the light emitting module forward, and the optical sheet may include a prism sheet and may be disposed in front of the light guide plate. A display panel may be disposed in front of the optical sheet, an image signal output circuit may supply an image signal to the display panel, and a color filter may be disposed in front of the display panel.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.When the semiconductor device is used as a backlight unit of a display device, it may be used as an edge-type backlight unit or a direct-type backlight unit.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.The semiconductor element may be a laser diode other than the light emitting diode described above.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.Like the light emitting device, the laser diode may include the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer having the above structure. In addition, an electro-luminescence phenomenon in which light is emitted when a current is passed after bonding a p-type first conductivity type semiconductor and an n-type second conductivity type semiconductor is used, but the directionality of the emitted light There is a difference between and phase. That is, the laser diode can emit light having a specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and constructive interference, etc. Due to this, it can be used for optical communication, medical equipment, and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.A photodetector, which is a type of transducer that detects light and converts its intensity into an electrical signal, may be exemplified as the light receiving element. As such an optical detector, a photovoltaic cell (silicon, selenium), an optical output device (cadmium sulfide, cadmium selenide), a photodiode (eg, a PD having a peak wavelength in a visible blind spectral region or a true blind spectral region), a photodetector Transistors, photomultiplier tubes, photoelectric tubes (vacuum, gas filled), IR (Infra-Red) detectors, etc., but embodiments are not limited thereto.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor having excellent light conversion efficiency. Alternatively, photodetectors have various structures, and the most common structures include a pin type photodetector using a p-n junction, a Schottky type photodetector using a Schottky junction, and a Metal Semiconductor Metal (MSM) type photodetector. there is.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.Like a light emitting device, a photodiode may include a first conductivity-type semiconductor layer, an active layer, and a second conductivity-type semiconductor layer having the above-described structure, and has a pn junction or pin structure. The photodiode operates by applying reverse bias or zero bias, and when light is incident on the photodiode, electrons and holes are generated and current flows. In this case, the size of the current may be substantially proportional to the intensity of light incident on the photodiode.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or solar cell is a type of photodiode and can convert light into electric current. A solar cell, like a light emitting device, may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above structure.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through the rectification characteristics of a general diode using a p-n junction, and can be applied to an oscillation circuit by being applied to a microwave circuit.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor device is not necessarily implemented as a semiconductor and may further include a metal material in some cases. For example, a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be implemented using a p-type or n-type dopant. It may be implemented using a doped semiconductor material or an intrinsic semiconductor material.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described with reference to the embodiments, this is only an example and does not limit the present invention, and those skilled in the art to which the present invention belongs will not deviate from the essential characteristics of the present embodiment. It will be appreciated that various variations and applications are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention as defined in the appended claims.
Claims (16)
상기 제1캐비티의 내부에 배치되는 반도체 소자를 포함하고,
상기 제1캐비티는 상기 반도체 소자에서 멀어질수록 면적이 넓어지도록 경사진 제1면, 및 상기 반도체 소자의 상면과 수직한 복수 개의 제2면을 포함하고,
상기 몸체는 서로 마주보는 제1외측면과 제3외측면, 서로 마주보는 제2외측면과 제4외측면, 상기 제1외측면과 제2외측면이 만나는 영역에 배치되는 제1모서리부, 제2외측면과 제3외측면이 만나는 영역에 배치되는 제2모서리부, 상기 제3외측면과 상기 제4외측면이 만나는 영역에 배치되는 제3모서리부, 및 상기 제4외측면과 상기 제1외측면이 만나는 영역에 배치되는 제4모서리부를 포함하고,
상기 복수 개의 제2면은 상기 제1모서리부와 제2모서리부 사이, 상기 제2모서리부와 제3모서리부 사이, 상기 제3모서리부와 제4모서리부 사이, 및 상기 제4모서리부와 제1모서리부 사이에 각각 배치되고,
상기 반도체 소자가 배치되는 기판을 포함하고,
상기 몸체는 제1캐비티와 연결되고 상기 몸체의 하부면을 관통하는 제2캐비티를 포함하고,
상기 제2캐비티의 측면은 상기 기판의 일면과 수직한 제3면을 갖고,
상기 제3면의 수직 방향 폭은 상기 제1 내지 제4 모서리부에 가까워질수록 커지고,
상기 제1면과 상기 제2면 사이의 제1경계는 곡선을 갖고,
상기 제3면과 상기 제1면 사이의 제2경계는 곡선을 갖고,
상기 제1경계와 제2경계의 곡선은 동일한 곡률을 갖는 반도체 소자 패키지.
A body including a first cavity; and
A semiconductor device disposed inside the first cavity;
The first cavity includes a first surface inclined so as to increase an area as it moves away from the semiconductor element, and a plurality of second surfaces perpendicular to the upper surface of the semiconductor element,
The body has a first corner portion disposed in a region where the first outer surface and the third outer surface facing each other, the second outer surface and the fourth outer surface facing each other, and the first outer surface and the second outer surface meet each other; A second corner portion disposed in an area where the second outer surface and the third outer surface meet, a third edge portion disposed in an area where the third outer surface and the fourth outer surface meet, and the fourth outer surface and the fourth outer surface. Including a fourth corner portion disposed in the area where the first outer surface meets,
The plurality of second surfaces may be between the first edge and the second edge, between the second edge and the third edge, between the third and fourth edge, and between the fourth edge and the second edge. Each is disposed between the first corner portions,
Including a substrate on which the semiconductor device is disposed,
The body includes a second cavity connected to the first cavity and penetrating the lower surface of the body,
The side of the second cavity has a third surface perpendicular to one surface of the substrate,
The vertical width of the third surface increases as it approaches the first to fourth corner portions,
A first boundary between the first surface and the second surface has a curve,
The second boundary between the third surface and the first surface has a curve,
The semiconductor device package of claim 1 , wherein curves of the first boundary and the second boundary have the same curvature.
상기 제1면은 상기 제1 내지 제4모서리부로 연장되어 상기 복수 개의 제2면을 구획하는 반도체 소자 패키지.
According to claim 1,
The first surface extends to the first to fourth edge parts to partition the plurality of second surfaces.
상기 제2캐비티는 사각 형상을 갖고,
상기 제2캐비티는 서로 마주보는 제1측면과 제3측면, 서로 마주보는 제2측면과 제4측면을 포함하고,
상기 제1측면과 제3측면의 길이가 상기 제2측면과 제4측면보다 길고,
상기 제2측면과 제4측면의 수직 방향 폭이 상기 제1측면과 제3측면의 수직 방향 폭보다 큰 반도체 소자 패키지.
According to claim 1,
The second cavity has a square shape,
The second cavity includes a first side and a third side facing each other, and a second side and a fourth side facing each other,
The length of the first side and the third side is longer than the second side and the fourth side,
The semiconductor device package of claim 1 , wherein vertical widths of the second side surface and the fourth side surface are greater than vertical widths of the first side surface and the third side surface.
상기 복수 개의 제2면의 수직방향 폭은 상기 제1면의 수직 방향 폭보다 작고,
상기 복수 개의 제2면의 수직방향 폭은 상기 제1면의 수직 방향 폭의 비는 1:1.2 내지 1:1.8인 반도체 소자 패키지.
According to claim 1,
The vertical width of the plurality of second surfaces is smaller than the vertical width of the first surface,
The ratio of the vertical width of the plurality of second surfaces to the vertical width of the first surface is from 1:1.2 to 1:1.8.
상기 기판은 상기 반도체 소자가 배치되는 제1전극, 상기 제1전극과 이격 배치된 제2전극, 및 상기 기판의 가장자리를 따라 배치되는 제1돌출부를 포함하고,
상기 몸체의 타면에는 상기 제2캐비티를 둘러싸는 오목부가 배치되고,
상기 오목부는 상기 제1돌출부 상에 배치되는 반도체 소자 패키지.According to claim 1,
The substrate includes a first electrode on which the semiconductor element is disposed, a second electrode spaced apart from the first electrode, and a first protrusion disposed along an edge of the substrate,
A concave portion surrounding the second cavity is disposed on the other surface of the body,
The semiconductor device package of claim 1 , wherein the concave portion is disposed on the first protruding portion.
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