KR102470901B1 - 액정표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 액정표시장치는, 초대형 모델에서 컬러필터를 어레이 기판에 형성한 COT(Color filter On TFT) 구조를 적용하며, 좌우로 이웃하는 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 좌우 서브-화소들의 2개의 박막트랜지스터를 함께 배치하여 서브-화소를 비대칭 설계함으로써, 다른 하나의 서브-화소의 개구영역을 확장할 수 있어 투과율과 개구율을 극대화할 수 있다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 초대형 모델에 있어, 컬러필터를 어레이 기판의 박막트랜지스터 위에 형성한 COT(Color filter On TFT) 구조의 액정표시장치에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동한다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
이중에서 박막트랜지스터(Thin Film Transistor; TFT)와 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD; AMLCD)가 해상도 및 동영상 구현능력이 우수하여 주목 받고 있다.
액정표시장치는 컬러필터, 공통전극 등이 형성된 상부기판과 스위칭 소자, 화소전극 등이 형성된 하부 기판 및 두 기판 사이에 개재된 액정으로 이루어진다. 이러한 액정표시장치에서는 공통전극과 화소전극 사이에 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
한편, 상부기판 및 하부기판 각각에 형성되었던 컬러필터와 스위칭 소자를 동일한 기판에 형성하는 기술이 제안되어 왔다. 이른바 COT(Color filter On TFT) 구조로, 컬러필터를 스위칭 소자가 형성되는 하부기판에 형성하는 구조이다. 이는 상부기판 및 하부기판을 합착하는 공정에서 고려되는 합착마진을 줄여 개구율 등의 향상을 목적으로 하는 것이다.
[관련기술문헌]
1. 횡전계형 액정표시장치용 어레이 기판 및 이의 제조 방법(특허출원번호 제10-2006-0051948호).
최근 사용되는 COT 구조의 액정표시장치는 합착마진을 줄여 개구율 등이 향상되는 이점이 있다.
한편, 컬러필터를 적층하여 서브-화소들 경계의 회로부에 BS(Black Strip) 영역을 형성하여 빛의 누설을 방지하고 있다. 다만, BS 영역은 화상이 표시될 수 없는 비표시영역으로 BS 영역의 증가에 따라 개구율이 줄어드는 문제가 있었다.
이는 고해상도와 고개구율을 요구하는 고객의 요구(needs)에 큰 걸림돌로 작용하며, 특히 초대형 모델에 있어 개구율 확보에 한계를 가져오고 있었다.
본 발명의 발명자들은, 초대형 모델은 BS 영역이 상대적으로 넓어 회로 설계가 용이하고, 다른 구성의 추가, 배치가 가능하다는 점, 및 이를 이용하여 좌우로 이웃하는 서브-화소들을 비대칭 구조로 설계할 경우 어느 하나의 서브-화소의 BS 영역을 축소시킬 수 있는 점에 착안하여, 초대형 모델에서 BS 영역을 축소시킬 수 있는 구조를 발명하였다.
즉, 좌우로 이웃하는 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 좌우 서브-화소들의 2개의 박막트랜지스터를 함께 배치하여 서브-화소를 비대칭 설계함으로써, 다른 하나의 서브-화소의 개구영역을 확장할 수 있어 투과율과 개구율을 극대화할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 컬러필터를 어레이 기판의 TFT 위에 형성한 COT 구조를 적용하며, 초대형 모델에서 투과율과 개구율을 극대화할 수 있는 액정표시장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 액정표시장치는, 기판 위에 교차하여 복수의 서브-화소(sub pixel)들을 정의하는 복수의 게이트라인들과 데이터라인들, 좌우로 이웃하는 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 함께 구비되는 2개의 박막트랜지스터들 및 서브-화소에 교대로 배치되는 복수의 공통전극들과 화소전극들을 포함하며, 2개의 박막트랜지스터들 중 어느 하나의 박막트랜지스터는 어느 하나의 서브-화소에 연결되고, 다른 하나의 박막트랜지스터는 다른 하나의 서브-화소에 연결될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 일 실시예에 따른 액정표시장치는, 기판 위에 교차하여 복수의 서브-화소(sub pixel)들을 정의하는 복수의 게이트라인들과 데이터라인들, 좌우로 이웃하는 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 함께 구비되는 2개의 박막트랜지스터들 및 서브-화소에 교대로 배치되는 복수의 공통전극들과 화소전극들을 포함하며, 어느 하나의 서브-화소의 회로부는 2개의 박막트랜지스터들이 함께 구비되는 반면, 다른 서브-화소의 회로부는 박막트랜지스터가 구비되지 않아 비대칭 서브-화소 구조를 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 좌우 서브-화소들을 비대칭 설계함으로써, 어느 하나의 서브-화소의 개구영역을 확장할 수 있어 투과율(~ 약 9% 이상)과 개구율을 극대화할 수 있다. 따라서, 초대형 모델에서 표시 품위가 향상되는 효과를 제공한다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 개략적으로 보여주는 평면도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 액정표시장치에 있어, 회로부를 확대하여 보여주는 도면이다.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 액정표시장치에 있어, I-I'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다.
도 5는 비교예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다.
도 7은 비교예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다.
도 8은 본 발명의 다른 일 실시예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다.
도 9는 비교예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다.
도 10은 본 발명의 다른 일 실시예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다.
도 11은 비교예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 개략적으로 보여주는 평면도이다. 도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 액정표시장치에 있어, 회로부를 확대하여 보여주는 도면이다. 도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 액정표시장치에 있어, I-I'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
이때, 도 1은 본 발명의 일 실시예에 따른 액정표시장치(100)에 있어, 2x1의 2개의 서브-화소(P11, P12)의 평면 구조를 예로 보여주고 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하면, 본 발명은 컬러필터(107R, 107G, 107B)를 하부기판(110)에 형성한 COT(Color filter On TFT) 구조의 액정표시장치(100)를 제공한다.
COT 구조의 액정표시장치(100)는, 컬러필터(107R, 107G, 107B)를 스위칭 소자가 형성되는 하부기판(110)에 형성하기 때문에 상부기판 및 하부기판(110)을 합착하는 과정에서 고려되는 합착마진을 줄일 수 있어 개구율의 향상을 가져올 수 있다.
본 발명의 일 실시예에 따른 액정표시장치(100)는 복수의 서브-화소(P11, P12)를 포함할 수 있다. 이하에서는, 설명의 편의상 도 1에 도시된 2x1의 2개의 서브-화소(P11, P12)에 대해서 설명하나, 본 발명이 이에 한정되는 것은 아니다.
복수의 서브-화소(P11, P12)는 하부기판(110) 위에 게이트라인(116n)과 데이터라인(117m, 117m+1, 117m+2)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다. 복수의 서브-화소(P11, P12)는 로우(row) 방향 및 칼럼(column) 방향으로 배열되어 매트릭스 형태로 배치될 수 있다. 예를 들어, 도 1은 복수의 서브-화소(P11, P12)가 1개의 로우와 2개의 칼럼으로 배열된 경우를 예로 들어 보여주고 있다. 즉, 도 1에서는 그 중에서 임의의 2x1의 2개의 서브-화소(P11, P12)만이 예로 도시되어 있지만, 본 발명이 이에 한정되는 것은 아니다. 이하, 설명의 편의상 복수의 서브-화소(P11, P12) 중 로우 방향으로 배열된 서브-화소(P11, P12)의 그룹을 로우 서브-화소로 정의하며, 칼럼 방향으로 배열된 서브-화소(P11, P12)의 그룹을 칼럼 서브-화소로 정의한다.
복수의 서브-화소(P11, P12)는 각각 특정 컬러의 빛을 구현할 수 있다. 일 예로, 복수의 서브-화소(P11, P12)는 적색을 구현하는 적색 서브-화소, 녹색을 구현하는 녹색 서브-화소 및 청색을 구현하는 청색 서브-화소로 구성될 수 있다. 이 경우, 적색 서브-화소, 녹색 서브-화소 및 청색 서브-화소의 그룹이 하나의 화소로 지칭될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 복수의 서브-화소(P11, P12)는 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소로 구성될 수도 있다.
복수의 서브-화소(P11, P12) 각각은 게이트라인(116n) 및 데이터라인(117m, 117m+1, 117m+2)과 연결될 수 있다. 즉, 1 로우 서브-화소는 제1 게이트라인에 연결되고, 1 칼럼 서브-화소는 제1 데이터라인과 제2 데이터라인에 번갈아 연결될 수 있다. 또한, 2 내지 n 로우 서브-화소는 제2 내지 제n 게이트라인과 각각 연결될 수 있다. 그리고, 2 내지 m 칼럼 서브-화소는 제2 데이터라인과 제3 데이터라인 내지 제m 데이터라인과 제m+1 데이터라인과 각각 번갈아 연결될 수 있다. 이때, 예를 들어 도 1을 참조하면, n 로우 서브-화소(P11, P12)는 제n 게이트라인(116n)에 연결될 수 있다. m 칼럼 서브-화소(P11)는 제m 데이터라인(117m)과 제m+1 데이터라인(117m+1)에 번갈아 연결되고, m+1 칼럼 서브-화소(P22)는 제m+1 데이터라인(117m+1)과 제m+2 데이터라인(117m+2)에 번갈아 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
복수의 서브-화소(P11, P12)는 게이트라인(116n)으로부터 전달되는 게이트 전압과 데이터라인(117m, 117m+1, 117m+2)으로부터 전달되는 데이터 전압에 기초하여 동작하도록 구성될 수 있다.
게이트라인(116n)은 하부기판(110) 위에 제1 방향으로 배치될 수 있다. 데이터라인(117m, 117m+1, 117m+2)은 제1 방향과 교차하는 제2 방향으로 배치되어 게이트라인(116n)과 함께 복수의 서브-화소(P11, P12)를 구획할 수 있다.
도 1에는, n번째 게이트라인(116n)이 m번째 데이터라인(117m)과 m+1번째 데이터라인(117m+1)과 함께 2x1의 2개의 서브-화소(P11, P12)를 구획하는 경우를 예로 보여주고 있으나, 본 발명이 이에 한정되는 것은 아니다.
복수의 서브-화소(P11, P12)는 박막트랜지스터(ST, ST')를 구비할 수 있다. 즉, 게이트라인(116n)과 데이터라인(117m, 117m+1, 117m+2)이 교차하는 영역에 스위칭 소자로 박막트랜지스터(ST, ST')가 구비될 수 있다. 특히, 본 발명의 일 실시예에 따른 액정표시장치(100)는, 좌우로 이웃하는 서브-화소들(P11, P12) 중 어느 하나의 서브-화소(P11)의 회로부 내에 좌우 서브-화소들(P11, P12)의 2개의 박막트랜지스터(ST, ST')를 함께 배치하여 서브-화소(P11, P12)를 비대칭 설계하는 것을 특징으로 한다.
이하에서는, 설명의 편의상 좌우로 이웃하는 서브-화소들(P11, P12) 중 좌측에 위치하는 서브-화소(P11)를 제1 서브-화소라 지칭하고, 우측에 위치하는 서브-화소(P12)를 제2 서브-화소라 지칭하기로 한다. 또한, 제1 서브-화소(P11)의 박막트랜지스터(ST)를 제1 박막트랜지스터라 지칭하고, 제2 서브-화소(P12)의 박막트랜지스터(ST')를 제2 박막트랜지스터라 지칭하기로 한다. 또한, 이하에서는, 설명의 편의상 제1 서브-화소(P11)의 회로부에 제1 박막트랜지스터(ST)와 제2 박막트랜지스터(ST')가 함께 배치되는 경우를 예로 들어 설명하기로 한다.
일 예로 제1 박막트랜지스터(ST)는, n번째 게이트라인(116n)에 연결된 제1 게이트전극(121), m번째 데이터라인(117m)에 연결된 제1 소스전극(122), 제1 화소전극(118)에 연결된 제1 드레인전극(123) 및 제1 액티브층(124)을 포함하여 구성될 수 있다. 그리고, 제2 박막트랜지스터(ST')는, n번째 게이트라인(116n)에 연결된 제2 게이트전극(121'), m+1번째 데이터라인(117m+1)에 연결된 제2 소스전극(122'), 제2 화소전극(118')에 연결된 제2 드레인전극(123') 및 제2 액티브층을 포함하여 구성될 수 있다.
그리고, 각각의 서브-화소(P11, P12)에는 복수의 공통전극(108, 108')과 화소전극(118, 118')이 교대로 배치되어 액정층(미도시) 내에 횡전계(수평전계)를 발생시킬 수 있다.
이와 같이 게이트 신호를 공급하는 게이트라인(116n)과 데이터 신호(화소 신호)를 공급하는 데이터라인(117m, 117m+1, 117m+2)은 교차 구조로 형성되어 서브-화소(P11, P12)를 정의한다.
제1, 제2 박막트랜지스터(ST, ST')는, 좌우로 이웃하는 서브-화소들(P11, P12) 중 어느 하나의 서브-화소, 일 예로 제1 서브-화소(P11)의 회로부에 함께 배치될 수 있다. 즉, 상술한 바와 같이 본 발명은, 좌우로 이웃하는 서브-화소들(P11, P12) 중 제1 서브-화소(P11)의 회로부 내에 좌우 서브-화소들(P11, P12)의 제1, 제2 박막트랜지스터(ST, ST')를 함께 배치하여 서브-화소(P11, P12)를 비대칭 설계하는 것을 특징으로 한다.
또한, 도 3을 참조하면, 제1, 제2 박막트랜지스터(ST, ST')가 함께 배치되는 제1 서브-화소(P11)의 회로부 내에는 커패시터(C)도 함께 배치될 수 있다. 즉, 본 발명의 일 실시예의 경우에는, 제1 서브-화소(P11)와 제2 서브-화소(P12)가 커패시터(C)를 구성하는 하부 전극으로 하부 스토리지전극(108c)을 공유할 수 있다. 일 예로, 제1 서브-화소(P11)의 커패시터(C)는 게이트절연층(115a)을 사이에 두고 배치되는 하부 스토리지전극(108c)과 상부 스토리지전극(125)으로 구성될 수 있다. 하부 스토리지전극(108c)은 공통라인(108L)으로부터 돌출하여 구성될 수 있으며, 상부 스토리지전극(125)은 드레인전극(123)으로부터 연장되어 구성될 수 있다.
따라서, 제2 서브-화소(P12)의 회로부에는 제2 박막트랜지스터(ST')와 같은 회로소자(circuit element) 및 커패시터를 제외한 게이트라인(116n)만이 배치될 수 있으며, 회로소자 및 커패시터를 제외한 만큼 개구영역이 증가(도 2의 A 참조)될 수 있다. 그에 따라, 일 예로 초대형 모델에서 투과율이 약 9% 이상 개선될 수 있다.
제1, 제2 박막트랜지스터(ST, ST')는 게이트라인(116n)의 게이트 신호에 응답하여 데이터라인(117m, 117m+1, 117m+2)의 화소 신호가 화소전극(118, 118')에 충전되어 유지되도록 한다. 이를 위하여, 제1 박막트랜지스터(ST)는 n번째 게이트라인(116n)에 접속된 제1 게이트전극(121)과, m번째 데이터라인(117m)에 접속된 제1 소스전극(122) 및 제1 소스전극(122)과 대향하여 배치되는 제1 드레인전극(123)을 포함하여 구성될 수 있다. 또한, 제2 박막트랜지스터(ST')는 n번째 게이트라인(116n)에 접속된 제2 게이트전극(121')과, m+1번째 데이터라인(117m+1)에 접속된 제2 소스전극(122') 및 제2 소스전극(122')과 대향하여 배치되는 제2 드레인전극(123')을 포함하여 구성될 수 있다.
또한, 제1 박막트랜지스터(ST)는 게이트절연층(115a)을 사이에 두고 제1 게이트전극(121)과 중첩되어 제1 소스전극(122)과 제1 드레인전극(123) 사이에 채널(channel)을 형성하는 제1 액티브층(124)을 포함할 수 있다. 이때, 제1 소스전극(122)과 제1 드레인전극(123) 사이의 오믹 접촉(ohmic contact)을 위하여 채널을 제외한 제1 액티브층(124) 위에 형성된 오믹 접촉층(미도시)을 더 구비할 수도 있다. 또한, 제2 박막트랜지스터(ST')는 게이트절연층(115a)을 사이에 두고 제2 게이트전극(121')과 중첩되어 제2 소스전극(122')과 제2 드레인전극(123') 사이에 채널(channel)을 형성하는 제2 액티브층을 포함할 수 있다. 이때, 제2 소스전극(122')과 제2 드레인전극(123') 사이의 오믹 접촉(ohmic contact)을 위하여 채널을 제외한 제2 액티브층 위에 형성된 오믹 접촉층(미도시)을 더 구비할 수도 있다.
제1, 제2 박막트랜지스터(ST, ST') 상부에는 보호층(115b)이 형성되고, 보호층(115b) 위에 서브-화소(P11, P12)별로 적색, 청색 및 녹색 컬러필터(107R, 107G, 107B)가 차례대로 배열된 구조의 컬러필터(107R, 107G, 107B)가 형성될 수 있다.
상하로 이웃하는 서브-화소들(P11, P12) 사이의 회로부, 즉 BS 영역에는 적어도 하나의 컬러필터(107R, 107G, 107B)로 구성된 차광층(160)을 더 포함할 수 있다. 일 예로, 도 3을 참조하면, 차광층(160)은 적색 컬러필터(107R) 위에 청색 컬러필터(107B)가 적층되어 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 도 1 및 도 2는 편의상 컬러필터(107R, 107G, 107B)와 차광층(160)을 도시하지 않았다.
이때, 컬러필터(107R, 107G, 107B)와 차광층(160)이 형성된 하부기판(110) 상부에는 차광층(160)을 덮도록 평탄화층(115c)이 형성될 수 있다.
평탄화층(115c)은 컬러필터(107R, 107G, 107B)를 보호하고 평탄화하기 위한 수지 조성물을 이용하여 형성한 오버코트층으로 구성될 수 있다.
본 발명의 일 실시예의 경우, 제1, 제2 박막트랜지스터(ST, ST')가 배치되는 제1 서브-화소(P11)의 회로부의 평탄화층(115c), 보호층(115b) 및 차광층(160)의 일부 영역이 선택적으로 제거되어 제1 드레인전극(123)과 제2 드레인전극(123')의 일부를 각각 노출시키는 제1 컨택홀(140) 및 제2 컨택홀(140')을 포함할 수 있다.
본 발명의 일 실시예에 따른 액정표시장치(100)는, 제1 컨택홀(140)을 통해, 제1 화소전극 접속부(118a)가 제1 드레인전극(123)과 연결되며, 그에 따라 제1 화소전극(118)과 제1 드레인전극(123)이 서로 전기적으로 접속될 수 있다. 또한, 본 발명의 일 실시예에 따른 액정표시장치(100)는, 제2 컨택홀(140')을 통해, 제2 화소전극 접속부(118a')가 제2 드레인전극(123')과 연결되며, 그에 따라 제2 화소전극(118')과 제2 드레인전극(123')이 서로 전기적으로 접속될 수 있다.
제1 화소전극 접속부(118a)는 제1 화소전극(118)의 일단과 연결되는 제1 화소전극라인(118L)으로부터 회로부 방향으로 돌출하여 제1 드레인전극(123)과 중첩되도록 구성될 수 있다. 반면에, 제2 화소전극 접속부(118a')는 제2 화소전극(118')의 일단과 연결되는 제2 화소전극라인(118L')으로부터 제1 서브-화소(P11) 방향으로 연장되어 제2 드레인전극(123')과 중첩되도록 구성될 수 있다.
따라서, 제2 서브-화소(P12)의 제2 화소전극 접속부(118a')는 m+1번째 데이터라인(117m+1)을 거쳐 이웃하는 제1 서브-화소(P11) 방향으로 연장될 수 있다. 즉, 좌우로 이웃하는 서브-화소들(P11, P12) 중 제1 서브-화소(P11)의 회로부에 제1, 제2 박막트랜지스터(ST, ST')가 배치될 경우, 제1 화소전극 접속부(118a)는 제1 화소전극라인(118L)으로부터 회로부 방향으로 돌출하여 제1 드레인전극(123)과 전기적으로 접속하는 반면, 제2 화소전극 접속부(118a')는 제2 화소전극라인(118L')으로부터 제1 서브-화소(P11) 방향으로 연장되어 제2 드레인전극(123')과 전기적으로 접속할 수 있다.
이와 같이 제1 화소전극 접속부(118a)와 제1 드레인전극(123) 사이의 접속 및 제2 화소전극 접속부(118a')와 제2 드레인전극(123') 사이의 접속을 위한 본 발명의 일 실시예에 따른 제1 컨택홀(140) 및 제1 컨택홀(140')은, 좌우로 이웃하는 서브-화소들(P11, P12) 중 어느 하나의 회로부 내에 2개가 함께 배치될 수 있다.
화소전극(118, 118')은 서브-화소(P11, P12) 내에서 공통전극(108, 108')과 교대로 배치되어 횡전계를 형성할 수 있다. 이때, 제2 서브-화소(P12)의 제2 화소전극(118')과 제2 공통전극(108')은 제1 서브-화소(P11)의 제1 화소전극(118)과 제1 공통전극(108)보다 상대적으로 긴 길이를 가질 수 있는데, 이는 제2 서브-화소(P12)에 게이트라인(116n)을 제외한 회로부 구성이 배치되지 않기 때문이다.
공통라인(108L) 및 공통전극(108, 108')은 액정 구동을 위한 기준전압을 공급할 수 있다.
공통라인(108L)은 서브-화소(P11, P12)의 상측이나 하측에 배치되며, 게이트라인(116n)에 대해 나란한 방향으로 배치될 수 있다. 공통라인(108L)은, 일 예로 서브-화소(P11, P12)의 하측과 게이트라인(116n) 사이에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
데이터라인(117m, 117m+1, 117m+2)의 일측에는 제1 차폐라인(108a)이 배치될 수 있으며, 제1 차폐라인(108a)은 공통라인(108L)에 연결될 수 있다. 제1 차폐라인(108a)은 횡전계에 대한 데이터 신호의 간섭을 차폐할 수 있다.
데이터라인(117m, 117m+1, 117m+2)의 상부에는 제2 차폐라인(108b)이 배치될 수 있다.
이때, 복수의 공통전극(108, 108')은, 복수의 화소전극(118, 118')과 함께 핑거(finger), 또는 헤링본(herringbone) 형상으로 서브-화소(P11, P12) 내에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 공통전극(108, 108')은 수직 방향이나 수평 방향의 직선 형상으로 배치될 수도 있다.
이 결과, 박막트랜지스터를 통해 화소 신호가 공급된 화소전극(118, 118')과 공통라인(108L)을 통해 기준 전압이 공급된 공통전극(108, 108') 사이에는 횡전계가 형성될 수 있다. 이러한 횡전계에 의해 화소전극(118, 118')과 공통전극(108, 108') 사이에 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전할 수 있다.
게이트라인(116n)은 게이트 패드를 통해 게이트 드라이버와 접속될 수 있고, 데이터라인(117m, 117m+1, 117m+2)은 데이터 패드를 통해 데이터 드라이버와 접속될 수 있다.
본 발명의 일 실시예에 따른 COT 구조의 액정표시장치(100)는 합착마진을 줄여 개구율 등이 향상되는 이점이 있다.
또한, 컬러필터(107R, 107G, 107B)를 적층하여 상하로 이웃하는 서브-화소들 사이의 경계, 즉 BS 영역에 차광층(160)을 형성하여 빛의 누설을 방지하고 있다. 이때, BS 영역은 화상이 표시될 수 없는 비표시영역으로 BS 영역의 증가에 따라 개구율이 줄어드는 문제가 있었다.
이는 고해상도와 고개구율을 요구하는 고객의 요구(needs)에 큰 걸림돌로 작용하며, 특히 초대형 모델에 있어 개구율 확보에 한계를 가져오고 있었다.
본 발명의 일 실시예는, 초대형 모델은 BS 영역이 상대적으로 넓어 회로 설계가 용이하고, 다른 구성의 추가, 배치가 가능하다는 점, 및 이를 이용하여 좌우로 이웃하는 서브-화소들(P11, P12)을 비대칭 구조로 설계할 경우 일부 서브-화소의 BS 영역을 축소시킬 수 있는 점에 착안하여, 초대형 모델에서 BS 영역을 축소시킬 수 있는 구조를 개시하고 있다.
즉, 좌우로 이웃하는 서브-화소들(P11, P12) 중 어느 하나의 서브-화소, 일 예로 제1 서브-화소(P11)의 회로부 내에 좌우 서브-화소들(P11, P12)의 2개의 박막트랜지스터(ST, ST')를 함께 배치하여 서브-화소를 비대칭 설계함으로써, 다른 하나의 서브-화소, 일 예로 제2 서브-화소(P12)의 개구영역을 확장(도 2의 A 참조)할 수 있어 투과율과 개구율을 극대화할 수 있다. 일 예로 초대형 모델에서 투과율이 약 9% 이상 개선될 수 있다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다. 그리고, 도 5는 비교예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다. 그리고, 도 7은 비교예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다.
이때, 도 4는 본 발명의 일 실시예에 따른 액정표시장치(100)에 있어, 11x4의 44개의 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)의 평면 구조를 예로 보여주고 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 도 5는 비교예에 따른 액정표시장치(10)에 있어, 11x4의 44개의 서브-화소들(P11', P12', P13', P14', P15', P16',…, P21', P22', P23', P24', P25', P26',…, P31', P32', P33', P34', P35', P36',…, P41', P42', P43', P44', P45', P46',…)의 평면 구조를 예로 보여주고 있다.
이때, 동일한 해칭(hatching)으로 표시된 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)은 동일한 컬러의 빛을 구현하는 경우를 나타내고 있다. 한편, 도 4는 복수의 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)이 적색 서브-화소와, 녹색 서브-화소 및 청색 서브-화소로 구성된 경우를 예로 들고 있다.
또한, 도 6은 11x4의 44개의 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)로 이루어진 본 발명의 일 실시예에 따른 액정표시장치(100)에 있어, 블랙매트릭스(BM) 구조를 예로 보여주고 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 도 7은 11x4의 44개의 서브-화소들(P11', P12', P13', P14', P15', P16',…, P21', P22', P23', P24', P25', P26',…, P31', P32', P33', P34', P35', P36',…, P41', P42', P43', P44', P45', P46',…)로 이루어진 비교예에 따른 액정표시장치(10)에 있어, 블랙매트릭스(BM') 구조를 예로 보여주고 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(100)는, 복수의 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)을 포함할 수 있다. 이하에서는, 설명의 편의상 11x4의 44개의 서브- 화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)에 대해서 설명하나, 다만, 본 발명이 이에 한정되는 것은 아니다.
복수의 서브- 화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)은, 하부기판 위에 게이트라인들(116n, 116n+1, 116n+2, 116n+3)과 데이터라인들(117m, 117m+1, 117m+2, 117m+3, 117m+4, 117m+5, 117m+6, 117m+7, 117m+8, 117m+9, 117m+10, 117m+11)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다.
게이트라인들(116n, 116n+1, 116n+2, 116n+3)은 하부기판 위에 제1 방향으로 배치될 수 있다. 데이터라인들(117m, 117m+1, 117m+2, 117m+3, 117m+4, 117m+5, 117m+6, 117m+7, 117m+8, 117m+9, 117m+10, 117m+11)은 제1 방향과 교차하는 제2 방향으로 배치되어 게이트라인들(116n, 116n+1, 116n+2, 116n+3)과 함께 복수의 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)을 구획할 수 있다.
본 발명의 일 실시예에 따른 액정표시장치(100)의 경우, 각각의 로우 서브-화소는 적색 서브-화소와 녹색 서브-화소 및 청색 서브-화소가 순서대로 반복 배열될 수 있다. 일 예로, n 로우 서브-화소(P11, P12, P13, P14, P15, P16,…)는 적색 서브-화소(P11, P14,…)와 녹색 서브-화소(P12, P15,…) 및 청색 서브-화소(P13, P16,…)가 순서대로 반복 배열될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
그리고, 동일한 칼럼 서브-화소는 동일한 컬러의 서브-화소, 일 예로 적색 서브-화소, 녹색 서브-화소, 또는 청색 서브-화소가 반복 배열될 수 있다. 일 예로, m 칼럼 서브-화소(P11, P21, P31, P41)는 적색 서브-화소(P11, P21, P31, P41)가 반복 배열되는 경우를 예로 들고 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 액정표시장치(100)는, 좌우로 이웃하는 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…) 중 어느 하나의 서브-화소들(P11, P13, P15,…, P22, P24, P26,…, P31, P33, P35,…, P42, P44, P46,…)의 회로부(CA) 내에 좌우 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)의 2개의 박막트랜지스터를 함께 배치하여 서브-화소들을 비대칭 설계하는 것을 특징으로 한다. 이 경우 박막트랜지스터가 배치되지 않는 다른 하나의 서브-화소들(P12, P14, P16,…, P21, P23, P25,…, P32, P34, P36,…, P41, P43, P45,…)은 회로부(CA)만큼의 개구영역이 증가하며, 따라서 블랙매트릭스(BM)의 폭, 또는 면적이 감소하는 것을 알 수 있다.
이러한 서브-화소들(P11, P12, P13, P14, P15, P16,…, P21, P22, P23, P24, P25, P26,…, P31, P32, P33, P34, P35, P36,…, P41, P42, P43, P44, P45, P46,…)의 비대칭 구조는, 동일한 로우 서브-화소 내에서 반복되는 동시에, 동일한 칼럼 서브-화소 내에서도 반복될 수 있다. 따라서, 개구영역의 증가의 효과가 특정 컬러 서브-화소에 한정되는 것을 방지할 수 있다. 즉, 일 예로 m 칼럼 서브-화소(P11, P21, P31, P41)의 경우 회로부를 공유하는 적색 서브-화소(P11, P31)와 회로부가 축소되어 개구영역이 증가된 적색 서브-화소(P21, P41)가 번갈아 반복 배열될 수 있다.
비교예에 따른 액정표시장치(10)의 경우, 도 5를 참조하면, 복수의 서브-화소들(P11', P12', P13', P14', P15', P16',…, P21', P22', P23', P24', P25', P26',…, P31', P32', P33', P34', P35', P36',…, P41', P42', P43', P44', P45', P46',…)은, 하부기판 위에 게이트라인들(16n, 16n+1, 16n+2, 16n+3)과 데이터라인들(17m, 17m+1, 17m+2, 17m+3, 17m+4, 17m+5, 17m+6, 17m+7, 17m+8, 17m+9, 17m+10, 17m+11)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다.
비교예에 따른 액정표시장치(10)는 서브-화소들(P11', P12', P13', P14', P15', P16',…, P21', P22', P23', P24', P25', P26',…, P31', P32', P33', P34', P35', P36',…, P41', P42', P43', P44', P45', P46',…)마다 박막트랜지스터를 구비함에 따라, 회로부(CA')가 모두 배치되는 대칭 구조를 가지는 것을 알 수 있다. 이 경우 회로부(CA')만큼의 개구영역이 줄어들며, 따라서 블랙매트릭스(BM')의 폭, 또는 면적이 증가하는 것을 알 수 있다. 이에 따라 개구율과 투과율이 축소된다.
한편, 하나의 화소는 적색 서브-화소와, 녹색 서브-화소 및 청색 서브-화소 이외에, 휘도를 향상시키기 위해 백색 서브-화소를 더 포함할 수 있으며, 이에 대해서는 본 발명의 다른 일 실시예를 통해 상세히 설명한다.
도 8은 본 발명의 다른 일 실시예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다. 그리고, 도 9는 비교예에 따른 액정표시장치에 있어, 화소 구조를 예로 보여주는 평면도이다.
도 10은 본 발명의 다른 일 실시예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다. 그리고, 도 11은 비교예에 따른 액정표시장치에 있어, 블랙매트릭스 구조를 예로 보여주는 평면도이다.
이때, 도 8는 본 발명의 다른 일 실시예에 따른 액정표시장치(200)에 있어, 11x4의 44개의 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)의 평면 구조를 예로 보여주고 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 도 9는 비교예에 따른 액정표시장치(20)에 있어, 11x4의 44개의 서브-화소들(P11', P12', P13', P14', P15', P16', P17', P18',…, P21', P22', P23', P24', P25', P26', P27', P28',…)의 평면 구조를 예로 보여주고 있다.
이때, 동일한 해칭(hatching)으로 표시된 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)은 동일한 컬러의 빛을 구현하는 경우를 나타내고 있다. 한편, 도 8은 복수의 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)이 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소로 구성된 경우를 예로 들고 있다.
또한, 도 10은 11x4의 44개의 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)로 이루어진 본 발명의 다른 일 실시예에 따른 액정표시장치(200)에 있어, 블랙매트릭스(BM) 구조를 예로 들어 보여주고 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 도 11은 11x4의 44개의 서브-화소들(P11', P12', P13', P14', P15', P16', P17', P18',…, P21', P22', P23', P24', P25', P26', P27', P28',…)로 이루어진 비교예에 따른 액정표시장치(20)에 있어, 블랙매트릭스(BM') 구조를 예로 들어 보여주고 있다.
도 8을 참조하면, 본 발명의 다른 일 실시예에 따른 액정표시장치(200)는, 복수의 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)을 포함할 수 있다. 이하에서는, 설명의 편의상 11x4의 44개의 서브- 화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)에 대해서 설명하나, 다만, 본 발명이 이에 한정되는 것은 아니다.
복수의 서브- 화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)은, 하부기판 위에 게이트라인들(216n, 216n+1, 216n+2, 216n+3)과 데이터라인들(217m, 217m+1, 217m+2, 217m+3, 217m+4, 217m+5, 217m+6, 217m+7, 217m+8, 217m+9, 217m+10, 217m+11)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다.
게이트라인들(216n, 216n+1, 216n+2, 216n+3)은 하부기판 위에 제1 방향으로 배치될 수 있다. 데이터라인들(217m, 217m+1, 217m+2, 217m+3, 217m+4, 217m+5, 217m+6, 217m+7, 217m+8, 217m+9, 217m+10, 217m+11)은 제1 방향과 교차하는 제2 방향으로 배치되어 게이트라인들(216n, 216n+1, 216n+2, 216n+3)과 함께 복수의 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)을 구획할 수 있다.
본 발명의 다른 일 실시예에 따른 액정표시장치(200)의 경우, 각각의 로우 서브-화소는 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소가 순서대로 반복 배열될 수 있다. 일 예로, n 로우 서브-화소(P11, P12, P13, P14, P15, P16, P17, P18,…)는 적색 서브-화소(P11, P15,…), 녹색 서브-화소(P12, P16,…), 청색 서브-화소(P13, P17,…) 및 백색 서브-화소(P14, P18,…)가 순서대로 반복 배열될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
그리고, 동일한 칼럼 서브-화소는 다른 2개의 컬러의 서브-화소, 일 예로 적색 서브-화소와 청색 서브-화소 및 녹색 서브-화소와 백색 서브-화소가 반복 배열될 수 있다. 일 예로, m 칼럼 서브-화소(P11, P21, P31, P41)는 적색 서브-화소(P11, P31)와 청색 서브-화소(P21, P41)가 반복 배열되고, m+1 칼럼 서브-화소(P11, P21, P31, P41)는 녹색 서브-화소(P12, P32)와 백색 서브-화소(P22, P42)가 반복 배열되는 경우를 예로 들고 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
상술한 본 발명의 다른 일 실시예에 따른 액정표시장치(100)는, 좌우로 이웃하는 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…) 중 어느 하나의 서브-화소들(P11, P13, P15,, P17,…, P22, P24, P26, P28,…)의 회로부(CA) 내에 좌우 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)의 2개의 박막트랜지스터를 함께 배치하여 서브-화소들을 비대칭 설계하는 것을 특징으로 한다. 이 경우 박막트랜지스터가 배치되지 않는 다른 하나의 서브-화소들(P12, P14, P16, P18,…, P21, P23, P25, P27,…)은 회로부(CA)만큼의 개구영역이 증가하며, 따라서 블랙매트릭스(BM)의 폭, 또는 면적이 감소하는 것을 알 수 있다.
이러한 서브-화소들(P11, P12, P13, P14, P15, P16, P17, P18,…, P21, P22, P23, P24, P25, P26, P27, P28,…)의 비대칭 구조는, 동일한 로우 서브-화소 내에서 반복되는 동시에, 동일한 칼럼 서브-화소 내에서도 반복될 수 있다.
다음으로, 비교예에 따른 액정표시장치(20)의 경우, 도 9를 참조하면, 복수의 서브-화소들(P11', P12', P13', P14', P15', P16', P17', P18',…, P21', P22', P23', P24', P25', P26', P27', P28'…)은, 하부기판 위에 게이트라인들(26n, 26n+1, 26n+2, 26n+3)과 데이터라인들(27m, 27m+1, 27m+2, 27m+3, 27m+4, 27m+5, 27m+6, 27m+7, 27m+8, 27m+9, 27m+10, 27m+11)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다.
상술한 바와 같이 비교예에 따른 액정표시장치(20)는 서브-화소들(P11', P12', P13', P14', P15', P16', P17', P18',…, P21', P22', P23', P24', P25', P26', P27', P28'…)마다 박막트랜지스터를 구비함에 따라, 회로부(CA')가 모두 배치되는 대칭 구조를 가지는 것을 알 수 있다. 이 경우 회로부(CA')만큼의 개구영역이 줄어들며, 따라서 블랙매트릭스(BM')의 폭, 또는 면적이 증가하는 것을 알 수 있다. 이에 따라 개구율과 투과율이 축소된다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 액정표시장치는, 기판 위에 교차하여 복수의 서브-화소(sub pixel)들을 정의하는 복수의 게이트라인들과 데이터라인들, 좌우로 이웃하는 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 함께 구비되는 2개의 박막트랜지스터들 및 서브-화소에 교대로 배치되는 복수의 공통전극들과 화소전극들을 포함하며, 2개의 박막트랜지스터들 중 어느 하나의 박막트랜지스터는 어느 하나의 서브-화소에 연결되고, 다른 하나의 박막트랜지스터는 다른 하나의 서브-화소에 연결될 수 있다.
본 발명의 다른 특징에 따르면, 액정표시장치는 서브-화소에 구비되는 컬러필터 및 상하로 이웃하는 서브-화소 사이의 경계에 구비되며, 적어도 하나의 컬러필터로 구성된 차광층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 차광층은 적색 컬러필터 위에 청색 컬러필터가 적층되어 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는 게이트라인에 대해 나란한 방향으로, 서브-화소의 하측과 게이트라인 사이에 배치되는 공통라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는 데이터라인의 적어도 일측에 배치되어 공통라인에 연결되는 제1 차폐라인 및 데이터라인을 가리도록 데이터라인의 상부에 배치되는 제2 차폐라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는 어느 하나의 서브-화소의 회로부 내에 배치되며, 제1 컨택홀을 통해 어느 하나의 서브-화소의 화소전극과 연결되는 제1 화소전극 접속부 및 제2 컨택홀을 통해 다른 하나의 서브-화소의 화소전극과 연결되는 제2 화소전극 접속부를 더 포함 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 화소전극 접속부는, 좌우로 이웃하는 서브-화소들 사이에 배치되는 데이터라인을 거쳐 다른 하나의 서브-화소의 화소전극과 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브-화소들은 적색 서브-화소와 녹색 서브-화소 및 청색 서브-화소로 구성되며, 각각의 로우(row) 서브-화소는 적색 서브-화소와 녹색 서브-화소 및 청색 서브-화소가 순서대로 반복 배열되고, 동일한 칼럼(column) 서브-화소는 동일한 컬러의 적색 서브-화소, 녹색 서브-화소, 또는 청색 서브-화소가 반복 배열될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브-화소들은 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소로 구성되며, 각각의 로우 서브-화소는 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소가 순서대로 반복 배열되고, 동일한 칼럼 서브-화소는 다른 2개의 컬러의 서브-화소가 반복 배열될 수 있다.
본 발명의 또 다른 특징에 따르면, 동일한 칼럼 서브-화소는, 적색 서브-화소와 청색 서브-화소가 반복 배열되거나 녹색 서브-화소와 백색 서브-화소가 반복 배열될 수 있다.
그리고, 본 발명의 다른 일 실시예에 따른 액정표시장치는, 기판 위에 교차하여 복수의 서브-화소(sub pixel)들을 정의하는 복수의 게이트라인들과 데이터라인들, 좌우로 이웃하는 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 함께 구비되는 2개의 박막트랜지스터들 및 서브-화소에 교대로 배치되는 복수의 공통전극들과 화소전극들을 포함하며, 어느 하나의 서브-화소의 회로부는 2개의 박막트랜지스터들이 함께 구비되는 반면, 다른 서브-화소의 회로부는 박막트랜지스터가 구비되지 않아 비대칭 서브-화소 구조를 가질 수 있다.
본 발명의 다른 특징에 따르면, 액정표시장치는 서브-화소에 구비되는 컬러필터 및 상하로 이웃하는 서브-화소 사이의 경계에 구비되며, 적어도 하나의 컬러필터로 구성된 차광층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는 게이트라인에 대해 나란한 방향으로, 서브-화소의 하측과 게이트라인 사이에 배치되는 공통라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 2개의 박막트랜지스터들 중 어느 하나의 박막트랜지스터는 어느 하나의 서브-화소에 연결되고, 다른 하나의 박막트랜지스터는 다른 하나의 서브-화소에 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 액정표시장치는 어느 하나의 서브-화소의 회로부 내에 배치되며, 제1 컨택홀을 통해 어느 하나의 서브-화소의 화소전극과 연결되는 제1 화소전극 접속부 및 제2 컨택홀을 통해 다른 하나의 서브-화소의 화소전극과 연결되는 제2 화소전극 접속부를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 화소전극 접속부는, 좌우로 이웃하는 서브-화소들 사이에 배치되는 데이터라인을 거쳐 다른 하나의 서브-화소의 화소전극과 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100,200: 액정표시장치
107B,107G,107R, 207B,207G,207R: 컬러필터
108,108': 공통전극
108a: 제1 차폐라인
108b: 제2 차폐라인
108L: 공통라인
110: 어레이 기판
116n 내지 116n+3, 216n 내지 216n+3: 게이트라인
117m 내지 117m+11, 217m 내지 217m+11: 데이터라인
118,118': 화소전극
118a,118a': 화소전극 접속부
140,140': 컨택홀
BM: 블랙매트릭스

Claims (16)

  1. 기판 위에 교차하여 복수의 서브-화소(sub pixel)들을 정의하는 복수의 게이트라인들과 데이터라인들;
    상기 게이트라인에 대해 나란한 방향으로, 상기 서브-화소의 하측과 상기 게이트라인 사이에 배치되는 공통라인을 더 포함하며,
    상기 복수의 서브-화소 중 어느 하나의 서브-화소의 회로부 내에 배치되며, 제1 컨택홀을 통해 상기 어느 하나의 서브-화소의 화소전극과 연결되는 제1 화소전극 접속부 및 제2 컨택홀을 통해 다른 하나의 서브-화소의 화소전극과 연결되는 제2 화소전극 접속부를 더 포함하고,
    상기 공통라인과 중첩하는 상기 제1 화소전극 접속부 및 제2 화소전극 접속부를 포함하며,
    좌우로 이웃하는 상기 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 함께 구비되는 2개의 박막트랜지스터들; 및
    상기 서브-화소에 교대로 배치되는 복수의 공통전극들과 화소전극들을 포함하며,
    상기 2개의 박막트랜지스터들 중 어느 하나의 박막트랜지스터는 상기 어느 하나의 서브-화소에 연결되고, 다른 하나의 박막트랜지스터는 다른 하나의 서브-화소에 연결되고,
    상기 복수의 서브-화소는 제1 방향으로 배열된 로우 서브-화소 및 제2 방향으로 배열된 컬럼 서브-화소를 포함하고,
    상기 로우 서브-화소 내에서 인접한 두 개의 서브-화소는 상기 제2 방향으로 길이가 서로 다르고,
    상기 컬럼 서브-화소 내에서 인접한 두 개의 서브-화소는 상기 제2 방향으로 길이가 서로 다른 액정표시장치.
  2. 제1항에 있어서,
    상기 서브-화소에 구비되는 컬러필터; 및
    상하로 이웃하는 상기 서브-화소 사이의 경계에 구비되며, 적어도 하나의 컬러필터로 구성된 차광층을 더 포함하는 액정표시장치.
  3. 제2항에 있어서,
    상기 차광층은 적색 컬러필터 위에 청색 컬러필터가 적층되어 구성된 액정표시장치.
  4. 제1항에 있어서,
    상기 공통라인은 상기 제1 화소전극 접속부, 제2 화소전극 접속부가 중첩하는 영역에서 상기 제2 방향으로 연장되는 액정표시장치.
  5. 제1항에 있어서,
    상기 데이터라인의 적어도 일측에 배치되어 상기 공통라인에 연결되는 제1 차폐라인; 및
    상기 데이터라인을 가리도록 상기 데이터라인의 상부에 배치되는 제2 차폐라인을 더 포함하는 액정표시장치.
  6. 제1항에 있어서,
    상기 어느 하나의 서브-화소의 회로부 내에 제1 박막트랜지스터, 제2 박막트랜지스터 및 커패시터가 배치되고,
    상기 커패시터는 하부 스토리지 전극과 상부 스토리지 전극으로 구성되며,
    상기 하부 스토리지 전극은 상기 공통 라인으로부터 돌출하여 구성되고,
    상기 상부 스토리지 전극은 상기 제1 박막트랜지스터, 제2 박막트랜지스터의 드레인 전극으로부터 연장되어 구성되는 액정표시장치.
  7. 제1항에 있어서,
    상기 제2 화소전극 접속부는, 상기 좌우로 이웃하는 서브-화소들 사이에 배치되는 데이터라인을 거쳐 상기 다른 하나의 서브-화소의 화소전극과 연결되는 액정표시장치.
  8. 제1항에 있어서,
    상기 복수의 서브-화소들은 적색 서브-화소와 녹색 서브-화소 및 청색 서브-화소로 구성되며,
    각각의 로우(row) 서브-화소는 상기 적색 서브-화소와 상기 녹색 서브-화소 및 상기 청색 서브-화소가 순서대로 반복 배열되고,
    동일한 칼럼(column) 서브-화소는 동일한 컬러의 상기 적색 서브-화소, 상기 녹색 서브-화소, 또는 상기 청색 서브-화소가 반복 배열되는 액정표시장치.
  9. 제1항에 있어서,
    상기 복수의 서브-화소들은 적색 서브-화소, 녹색 서브-화소, 청색 서브-화소 및 백색 서브-화소로 구성되며,
    각각의 로우 서브-화소는 상기 적색 서브-화소, 상기 녹색 서브-화소, 상기 청색 서브-화소 및 상기 백색 서브-화소가 순서대로 반복 배열되고,
    동일한 칼럼 서브-화소는 다른 2개의 컬러의 서브-화소가 반복 배열되는 액정표시장치.
  10. 제9항에 있어서,
    상기 동일한 칼럼 서브-화소는, 상기 적색 서브-화소와 상기 청색 서브-화소가 반복 배열되거나 상기 녹색 서브-화소와 상기 백색 서브-화소가 반복 배열되는 액정표시장치.
  11. 기판 위에 교차하여 복수의 서브-화소(sub pixel)들을 정의하는 복수의 게이트라인들과 데이터라인들;
    상기 게이트라인에 대해 나란한 방향으로, 상기 서브-화소의 하측과 상기 게이트라인 사이에 배치되는 공통라인을 더 포함하며,
    상기 복수의 서브-화소 중 어느 하나의 서브-화소의 회로부 내에 배치되며, 제1 컨택홀을 통해 상기 어느 하나의 서브-화소의 화소전극과 연결되는 제1 화소전극 접속부 및 제2 컨택홀을 통해 다른 하나의 서브-화소의 화소전극과 연결되는 제2 화소전극 접속부를 더 포함하고,
    상기 공통라인과 중첩하는 상기 제1 화소전극 접속부 및 상기 제2 화소전극 접속부를 포함하며,
    좌우로 이웃하는 상기 서브-화소들 중 어느 하나의 서브-화소의 회로부 내에 함께 구비되는 2개의 박막트랜지스터들; 및
    상기 서브-화소에 교대로 배치되는 복수의 공통전극들과 화소전극들을 포함하며,
    상기 어느 하나의 서브-화소의 회로부는 상기 2개의 박막트랜지스터들이 함께 구비되는 반면, 다른 서브-화소의 회로부는 박막트랜지스터가 구비되지 않아 비대칭 서브-화소 구조를 가지며,
    상기 복수의 서브-화소는 제1 방향으로 배열된 로우 서브-화소 및 제2 방향으로 배열된 컬럼 서브-화소를 포함하고,
    상기 로우 서브-화소 내에서 인접한 두 개의 서브-화소는 상기 제2 방향으로 길이가 서로 다르고,
    상기 컬럼 서브-화소 내에서 인접한 두 개의 서브-화소는 상기 제2 방향으로 길이가 서로 다른 액정표시장치.
  12. 제11항에 있어서,
    상기 서브-화소에 구비되는 컬러필터; 및
    상하로 이웃하는 상기 서브-화소 사이의 경계에 구비되며, 적어도 하나의 컬러필터로 구성된 차광층을 더 포함하는 액정표시장치.
  13. 제11항에 있어서,
    상기 공통라인은 상기 제1 화소전극 접속부, 제2 화소전극 접속부가 중첩하는 영역에서 상기 제2 방향으로 연장되는 액정표시장치.
  14. 제11항에 있어서,
    상기 2개의 박막트랜지스터들 중 어느 하나의 박막트랜지스터는 상기 어느 하나의 서브-화소에 연결되고, 다른 하나의 박막트랜지스터는 상기 다른 하나의 서브-화소에 연결되는 액정표시장치.
  15. 제11항에 있어서,
    상기 어느 하나의 서브-화소의 회로부 내에 제1 박막트랜지스터, 제2 박막트랜지스터 및 커패시터가 배치되고,
    상기 커패시터는 하부 스토리지 전극과 상부 스토리지 전극으로 구성되며,
    상기 하부 스토리지 전극은 상기 공통 라인으로부터 돌출하여 구성되고,
    상기 상부 스토리지 전극은 상기 제1 박막트랜지스터, 제2 박막트랜지스터의 드레인 전극으로부터 연장되어 구성되는 액정표시장치.
  16. 제11항에 있어서,
    상기 제2 화소전극 접속부는, 상기 좌우로 이웃하는 서브-화소들 사이에 배치되는 데이터라인을 거쳐 상기 다른 하나의 서브-화소의 화소전극과 연결되는 액정표시장치.
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