KR102468911B1 - 발광다이오드를 구비한 광전자장치 - Google Patents

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Abstract

본 발명은: a) 적어도 부분적으로 반도체 물질로 구성되고 제1 및 제2 대향 면들을 가지는 기판을 제공하는 단계와; b) 기판 상에 발광다이오드(16)들을 형성하는 단계로 각 발광다이오드가 쉘로 덮이는 반도체 나노와이어 또는 마이크로와이어(46)을 포함하는 단계와; c) 발광다이오드들을 덮는 보호층(50)을 형성하는 단계와; d) 보호층의 기판에 대향하는 측 상의 보호층 상에 발광다이오드들과 접촉하는 도전 패드(18)들을 형성하는 단계와; 그리고 e) 제2면(72) 측으로부터 기판에 관통 개구(26)들을 형성하는 단계로, 상기 개구들이 발광다이오드들 중의 적어도 일부와 대향하여 상기 내에 벽(28)들을 획정하는 단계의 연속적 단계들을 구비하는 광전자장치(10)의 제조 방법에 관련된다.

Description

발광다이오드를 구비한 광전자장치
본원은 프랑스 특허출원 제FR16/63508호에 대한 우선권을 주장하는 바, 이는 이 명세서의 일체적인 부분으로 간주될 것이다.
본 발명은 특히 화상표시 스크린(display screen) 또는 화상 투영 장치(image projection device) 등, 반도체 물질에 기반하는 발광다이오드(light-emitting diode)들을 구비하는 광전자장치(optoelectronic device)와 그 제조 방법에 관련된다.
화상(image)의 화소(pixel)는 광전자장치에 의해 화상 표시(display)되는 화상의 단위 요소가 된다. 광전자장치가 칼라 화상 화상표시 광전자장치인 경우, 이는 일반적으로 각각 (예를 들어 적, 녹, 및 청의) 거의 단일한 색상으로 광 방사(light radiation)을 방출하는 화상표시 부화소(sub-pixel)로도 지칭되는 적어도 세 구성요소들을 구비한다. 세 화상표시 부화소들에 의해 방출된 방사들의 중첩이 관찰자에게 화상 표시되는 화상의 화소에 해당하는 색감(color sensation)을 제공한다. 이 경우 화상의 한 화소를 화상 표시하는 데 사용되는 세 화상표시 부화소들로 형성되는 조립체가 광전자장치의 화상표시 화소로 지칭된다.
특히, 예를 들어 이하 III-V족 화합물로 지칭될 특히 질화갈륨(GaN) 등 적어도 하나의 III족 원소와 한 V족 원소로 구성되는 마이크로와이어(microwire) 또는 나노와이어(nanowire) 등의 마이크로미터 범위 또는 나노미터 범위의 반도체 부품들을 가지는 발광다이오드들을 구비하는 광전자장치가 있다.
광전자장치는 발광다이오드들 상에 형성되는 광발광성(photoluminescent) 물질의 블록들을 구비할 수 있다. 각 블록은 발광다이오드들에 의해 방출된 방사를 원하는 방사로 변화시키도록 구성된다. 블록들은 부화소 배치에 따라 발광다이오드들 상에 위치한다.
화상 화상표시 장치에서, 한 부화소에 연계된 발광다이오드에 의해 방출된 광이 다른 부화소에 연계된 광발광성 블록에 도달하면 누화(crosstalk)가 발생된다. 부화소들 간의 누화를 저감시켜 콘트라스트를 향상시키기 위해, 광발광성 블록들 사이에 불투명 또는 반사성 벽들을 구비하는 것이 알려져 있다. 이 벽들은 전기도금(electroplating) 기법으로 구성될 수 있다. 그러나 이 기법들은 일반적으로 특히 15μm 미만인 측면 크기(lateral dimension)를 가지는 부화소 등 부화소들과 광발광성 블록들의 크기에 맞춰진 형상비(aspect ratio)를 가지는 벽들을 형성할 수 있게 허용하지 않는다. 높고 얇은 벽을 가지는 것이 바람직하다. 표준 기술들은 높고 두꺼운 벽 또는 얇지만 작은 벽 중의 어느 하나만을 허용한다. 특히 가능한 한 큰 형상비를 가지는 것이 바람직한데, 바람직하기로 5보다 커야 한다. 또한 벽들이 점유하는 공간을 감소시키는 것이 바람직하다.
기판에 부화소를 획정(delimit)하는 트렌치(trench)를 형성하는 과정을 포함하는 일부 광전자장치의 제조 방법이 존재한다. 그러나 특히 15μm 미만인 측면 크기를 가지는 부화소들의 미세한 피치(pitch)를 얻을 수 있는 고밀도의 트렌치를 구성하기 어렵다.
그 위에 발광다이오드들이 형성되는 기판의 완전한 또는 부분적인 제거(withdrawal) 공정을 포함하는 일부 광전자장치의 제조 방법 역시 존재한다. 그러나 기판의 제거 및 벽의 형성 동안 균열(crack)이 형성될 위험이 존재할 수 있다.
본 발명의 목적은 화상표시 부화소들을 형성하도록 배열된 마이크로미터 범위 또는 나노미타 범위의 반도체 소자들을 가지는 발광다이오드들을 구비하는 전술한 광전자장치의 문제점들의 전부 또는 일부를 극복하는 것이다.
본 발명의 다른 목적은 인접 부화소들 간의 누화를 저감시키는 것이다.
본 발명의 다른 목적은 콘트라스트를 향상시키는 것이다.
본 발명의 다른 목적은 광전자장치가 15 μm 미만의 측면 크기를 가지는 부화소들을 구비하는 것이다.
이에 따라 본 발명은:
a) 적어도 부분적으로 반도체 물질로 구성되고 제1 및 제2 대향(opposite) 면들을 가지는 기판을 제공하는 단계와;
b) 기판 상에 발광다이오드들을 형성하는 단계로, 각 발광다이오드가 쉘(shell)로 덮인 반도체 마이크로와이어 또는 나노와이어를 포함하는 단계와;
c) 발광다이오드들을 둘러싸는 보호층(encapsulation layer)을 형성하는 단계와;
d) 기판에 대향하는 보호층 측 상에 발광다이오드들과 접촉하는 도전 패드(conductive pad)들을 형성하는 단계와; 그리고
e) 제2 면 측으로부터 기판에 관통 개구(through opening)들을 형성하는 단계로, 상기 개구들이 발광다이오드들 중의 적어도 일부와 대향하여 기판에 벽(wall)들을 획정(delimit)하는 단계의
연속적 단계들을 구비하는 광전자장치의 제조 방법을 제공한다.
한 실시예에 따르면, 방법은:
f) 개구들 중의 적어도 일부 내에 광발광성 블록을 형성하는 단계를 더 구비한다.
한 실시예에 따르면, 단계 b)가 기판에 접촉하는 시드 층(seed layer)을 형성하는 단계를 포함하고, 시드 층은 반도체 마이크로와이어 또는 나노와이어의 성장(growth)을 촉진(favor)하는 물질로 구성되어 시드 층 상에 와이어들을 성장시킨다.
한 실시예에 따르면, 시드 층은 적어도 부분적으로, 질화알루미늄, 붕소, 질화붕소, 티타늄, 질화티타늄, 탄탈륨, 또는 질화탄탈륨, 하프늄, 질화하프늄, 니오븀, 질화니오븀, 지르코늄, 붕산지르코늄(zirconium borate), 질화지르코늄, 탄화실리콘, 질화탄화탄탈륨, x는 3에서 10% 이내이고 y는 2에서 10% 이내일 때 MgxNy 형태의 질화마그네슘, 질화마그네슘갈륨, 텅스텐, 질화텅스텐, 또는 이들의 조합으로 구성될 수 있다.
한 실시예에 따르면, 방법은 단계 e) 이전에, 기판을 박화(thinning down)시키는 단계를 더 구비한다.
한 실시예에 따르면, 방법은 단계 e) 이전에, 보호층을 전자회로 또는 홀더(holder)에 접합하는 단계를 더 구비한다.
한 실시예에 따르면, 방법은 단계 d) 이전에, 발광다이오드들 사이의 보호층에 트렌치(trench)를 식각(etching)하고, 각 트렌치를 반사 코팅(reflective coating)으로 덮으며, 각 트렌치를 적어도 부분적으로 충전 물질(filling material)로 충전하거나 및/또는 각 트렌치에 공기가 통하거나 부분적 공동(partial void)이 존재하도록 하는 단계를 더 구비한다.
한 실시예에 따르면, 단계 d)에서, 도전 패드들이 쉘들에 접촉하도록 형성된다.
한 실시예에 따르면, 방법은 단계 d) 이전에, 쉘들의 부분을 식각하여 반도체 마이크로와이어 또는 나노와이어들의 단부를 노출시키는 단계를 더 구비하고, 단계 d)에서 도전 패드들이 반도체 마이크로와이어 또는 나노와이어들과 접촉하며 쉘과 전기적으로 절연되도록 형성된다.
한 실시예에 따르면, 각 반도체 마이크로와이어 또는 나노와이어가 측면(lateral face)들과 기판에 대향하는 상면(top face)을 가지며, 각 발광다이오드에 대해 쉘이 마이크로와이어 또는 나노와이어의 측면들과 상면을 덮는다.
한 실시예에 따르면, 각 반도체 마이크로와이어 또는 나노와이어가 측면들과 기판에 대향하는 상면을 가지며, 각 발광다이오드에 대해 쉘이 마이크로와이어 또는 나노와이어의 상면만을 덮는다.
다른 실시예는:
발광다이오드들로, 각 발광다이오드가 쉘로 덮인 반도체 마이크로와이어 또는 나노와이어를 포함하고, 보호층으로 둘러싸인 발광다이오드들과;
적어도 부분적으로 반도체 물질로 구성되어 보호층 상에 안착되는 벽들로, 상기 벽들이 개구들을 획정하고, 상기 개구가 발광다이오드들 중의 적어도 일부와 대향하는 벽들과; 그리고
발광다이오드들과 접촉하는 벽들에 대향하는 보호층 측 상의 도전 패드들을
구비하는 광전자장치를 제공한다.
한 실시예에 따르면, 광전자장치는 개구들 중의 적어도 일부 내에 광발광성 블록을 더 구비한다.
한 실시예에 따르면, 광전자장치는 벽들과 보호층 사이에 벽들과 접촉하는 시드 층을 더 구비하고, 시드 층이 반도체 마이크로와이어 또는 나노와이어의 성장을 촉진시키는 물질로 구성된다.
한 실시예에 따르면, 시드 층은 적어도 부분적으로, 질화알루미늄, 붕소, 질화붕소, 티타늄, 또는 질화티타늄, 탄탈륨, 질화탄탈륨, 하프늄, 질화하프늄, 니오븀, 질화니오븀, 지르코늄, 붕산지르코늄, 질화지르코늄, 탄화실리콘, 질화탄화탄탈륨, x는 3에서 10% 이내이고 y는 2에서 10% 이내일 때 MgxNy 형태의 질화마그네슘, 질화마그네슘갈륨, 텅스텐, 질화텅스텐, 또는 이들의 조합으로 구성될 수 있다.
한 실시예에 따르면, 광전자장치는 보호층 내에 연장되는 트렌치를 더 구비하고, 각 트렌치는 적어도 반사 코팅으로 덮인다.
한 실시예에 따르면, 도전 패드들이 쉘들과 접촉한다.
한 실시예에 따르면, 도전 패드들이 반도체 마이크로와이어 또는 나노와이어와 접촉하며 쉘들로부터 전기적으로 절연된다.
이상의 것 및 다른 특징과 이점들을 첨부된 도면들과 연계한 특정한 실시예들의 비제한적인 설명으로 상세히 논의할 것인데, 도면에서:
도 1 및 2는 광전자장치의 한 실시예의 개략 단면도들;
도 3은 도 1에 도시된 광전자장치의 발광다이오드의 더 상세한 단면도;
도 4 및 5는 광전자장치의 다른 실시예의 각각 도 1 및 3과 유사한 도면들;
도 6a 내지 6f는 도 1 및 2에 도시된 광전자장치의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들;
도 7a 내지 7f는 도 4에 도시된 광전자장치의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들;
도 8 내지 12는 광전자장치의 다른 실시예들의 부분 개략 단면도들;
도 13은 광전자장치의 한 실시예의 부분 개략 단면도; 그리고
도 14a 내지 14h는 도 13에 도시된 광전자장치의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들이다.
명확성을 위해 동일한 요소들은 여러 도면들에서 동일한 참조 번호로 지시되었으며, 또한 전자회로의 표시에서 일반적이듯 여러 도면들은 축척대로 도시되지 않았다. 뿐만 아니라 이 명세서의 이해에 유용한 요소들만이 도시 및 설명될 것이다. 특히 광전자장치의 발광다이오드들을 바이어싱(biasing)시키는 수단은 잘 알려져 있으므로 설명하지 않을 것이다.
이하의 설명에서, 달리 지적되지 않는 한, "거의(substantially)", "대략(approximately)", 및 "정도(in the order of)"라는 용어들은 "10% 이내(to within 10%)"를 의미한다. 또한 발광다이오드의 "활성 영역(active area)"은 이로부터 발광다이오드에 의해 제공되는 전자기 방사(electromagnetic radiation)의 대부분이 방출되는 발광다이오드의 영역을 지칭한다. 뿐만 아니라, 에피택시 관계(epitaxial relationship)에 의해 제1 요소가 제2 요소와 링크(link)되어 지칭될 때, 이는 제1 요소가 제1 층으로 구성되고 제2 요소가 제1 층 상에 에피택시로 성장된 제2 층으로 구성되거나 그 역인 것을 의미한다.
또한 본 발명의 문맥에서 사용된 바와 같은 "입자(particle)"라는 용어는 광의로 이해되어 대략 구형을 가지는 콤팩트(compact)한 입자뿐 아니라 모난(angular) 입자, 납작한(flattened) 입자, 플레이크형(flake-shaped) 입자, 섬유형(fiber-shaped)입자, 또는 섬유상(fibrous) 입자 등도 될 수 있다. 본 발명의 맥락에서 입자의 "크기(size)"는 입자의 최소의 횡단 크기를 의미하는 것으로 이해되어야 할 것이다. 물질의 입자는 물질이 입자 덩어리(particle cluster)의 형태로 나타날 수 있음을 전제할 때 개별적으로 간주되는 입자, 즉 물질의 단위 요소로 간주된다. 입자의 "평균 크기(average size)"라는 문구는 본 발명에 따르면 입자 크기들의 산술 평균, 즉 입자 크기들의 합을 입자들의 수효로 나눈 것이다. 입자들의 미립도(granulometry)는 예를 들어 Malvern Mastersizer 2000을 사용한 레이저 미립자측정법(laser granulometry)으로 측정될 수 있다.
본 발명은 마이크로미터 범위 또는 나노미터 범위의 반도체 소자들, 특히 반도체 마이크로와이어 또는 나노와이어를 가지는 반도체 소자들을 포함하는 발광다이오드들을 구비하는 광전자장치에 관련된다.
"마이크로와이어(microwire)" 또는 "나노와이어(nanowire)"라는 용어는 5 nm 내지 2.5 μm, 바람직하기로 50 nm 내지 2.5μm 범위의 부치수(minor dimension)로 지칭되는 두 치수들과, 최대 부치수의 1배 이상, 바람직하기로 5배 이상, 더욱 바람직하기로 10배 이상의 주치수(major dimension)로 지칭되는 제3의 치수를 가지는 우선 방향(preferred direction)을 따라 긴 형상의 3차원 구조물을 지칭한다. 어떤 실시예들에서는, 부치수가 약 1 μm 이하, 바람직하기로 100 nm 내지 1 μm, 더욱 바람직하기로 100 nm 내지 800 nm의 범위가 될 수 있다. 어떤 실시예들에서는, 각 마이크로와이어 또는 나노와이어의 높이가 500 nm 이상, 바람직하기로 1 μm 내지 50 μm의 범위가 될 수 있다.
이하의 설명에서 "와이어(wire)"라는 용어는 "마이크로와이어 또는 나노와이어(microwire or nanowire)"를 의미하도록 사용된다. 바람직하기로, 와이어의 우선 방향에 직교하는 평면에서 단면의 무게 중심을 통해 연장되는 와이어의 정중선(median line)은 거의 직선이고, 이하 "축(axis)"으로 지칭된다. 와이어의 베이스(base)는 와이어의 결정 구조에 따라 육각형, 원형 또는 정사각형 형상의 단면을 가질 수 있다.
이하의 설명에서, 실시예들은 일정한 단면을 가지는 마이크로와이어 또는 나노와이어 형상의 반도체 소자들을 포함하는 발광다이오드들을 구비하는 광전자장치의 경우로 설명한다. 그러나 이 모든 실시예들에서, 마이크로와이어 또는 나노와이어 형상을 가지는 소자들은 예를 들어 원추 또는 절두 원추(truncated cone) 형 등 변화되는 단면을 가지는 마이크로와이어 또는 나노와이어 형상의 소자들로 대체될 수 있다.
도 1 및 2는 예를 들어 화상표시 스크린 또는 화상 투영 장치가 될 수 있는 광전자장치(10)의 한 실시예를 도시한다. 도 3은 도 1의 일부의 더 상세한 도면이다.
장치(10)는 두 집적회로(12, 14)들을 구비한다. 첫 번째 집적회로(12)는 발광다이오드들을 구비하여 이하의 설명에서 광전자 회로 또는 광전자 칩으로 지칭된다. 두 번째 집적회로(14)는 특히 첫 번째 집적회로(12)의 발광다이오드(16)들을 제어하는 트랜지스터 등, 도시되지 않은 구성부품들을 구비한다. 두 번째 집적회로(14)는 이하의 설명에서 제어 회로 또는 제어 칩으로 지칭된다. 광전자 회로(12)는 전자 회로(14)에 접합된다. 접합 방식에 따라서는, 광전자 칩(12)과 제어 칩(14) 사이에 접합 패드(bonding pad; 18)가 존재할 수 있다.
광전자 회로(12)는 도 1의 하부로부터 상부로:
하부 표면(lower surface; 22)과 상부 표면(upper surface; 24)을 포함하는 반도체 기판(20)으로, 상부 표면(24)이 바람직하기로 발광다이오드(16)의 높이(level)에서 평탄한(planar) 기판과;
하부 표면(22)으로부터 상부 표면(24)으로 기판(20) 내에 연장되는 개구(opening; 26)들로, 인접 개구(26)들 사이의 기판(20)의 일부가 제1 벽(28)들을 형성하는 개구들과;
각 개구(26)의 측면(lateral face)들을 덮는 반사성 또는 광흡수성 코팅 또는 도파 코팅(wave guide)(30)과;
코팅(30)과 각 개구(26)의 바닥을 덮고 적어도 개구(27)들 사이의 하부 표면(22)도 덮는 도전층(electrically conductive layer; 32)과;
적어도 개구(26)들의 일부 내에 위치하고, 다른 개구들은 가능하기로 투명 물질로 충전되거나 공기로 충전되는 광발광성 블록(photoluminescent block; 34)들과;
적어도 광발광성 블록(34)들 중의 일부를 덮는 하부 표면(22) 상의 필터(filter; 36)와;
와이어 성장을 촉진(favor)하는 물질로 구성되어 상부 표면(24) 상의 벽(28)들 상에 배치된 시드 층(seed layer; 38)으로, 각 광발광성 블록(34)에 대해 관통 개구(through opening; 40)를 포함하는 시드 층(38)과;
시드 층(38)과 광발광성 블록(34)들을 덮으며 개구(44)들을 포함하는 절연층(42)과;
각 와이어(46)가 개구(44)들 중의 하나를 통해 도전층(32)과 접촉하는 와이어(46)들과;
각 와이어에 대한 쉘(shell; 48)로, 도 3에만 도시되며 와이어(46)를 덮는 반도체 층들의 스택(stack)을 포함하고, 각 와이어(46)와 연계 쉘(48)로 형성되는 조립체(assembly)가 발광다이오드(16)를 형성하며, 발광다이오드(16)에 의해 공급되는 전자기 방사의 대부분이 방출되는 층인 도시되지 않은 활성 영역(active area)을 특히 포함하는 쉘(48)과;
절연층(42)을 덮으며, 발광다이오드(16) 둘레로 연장되어 상부 표면(52)을 획정(delimit)하는 전기적 절연(electrically insulating) 보호층(encapsulation layer; 50)과;
각 발광다이오드(16)를 둘러싸는 보호층(50)을 통해 연장되는 제2 반사 벽(54)들과; 그리고
보호층(50)을 통해 연장되어 표면(24) 측에서 기판(20)과 접촉하는, 이하의 설명에서 경로(via)로 지칭될 도전 소자(electrically conductive element; 56)를
구비한다.
도 1에는, 각 개구(26)에 연계된 단 하나의 와이어(46)만이 보인다. 다른 실시예에서는, 두 와이어(46)들 또는 둘보다 많은 와이어(46)들이 각 개구(26)에 연계될 수 있고, 동일한 개구(26)에 연계된 각 와이어(46)는 상기 개구(26)의 바닥에서 도전층(32)과 접촉한다.
도 2에 도시된 바와 같이, 이 실시예에서는 벽(54)들이 격자(grid)를 형성하고 발광다이오드(16)들이 행과 열로 배열된다. 예를 들어, 9개의 부화소(Pix)들이 도 2에 보인다. 벽(28)들은 벽(54)들과 정렬되어 역시 격자를 형성할 수 있다. 이 실시예에서, 개구(26)들의 형상은 다를 수 있다. 다른 실시예에서는, 각 개구(26)가 예를 들어 발광다이오드(16) 상에 중심을 둔 육각 형상을 가질 수 있다.
표면(52) 상에 위치한 접합 패드(18)들은 발광다이오드(16)들에 접촉한다. 한 실시예에 따르면, 각 부화소(Pix)에 대해 하나의 접합 패드(18)가 제공된다. 접합 패드(58)가 표면(52) 상에 위치하여 도전 경로(conductive via; 56)와 접촉한다.
작동에 있어, 패드(18)와 패드(58)들 사이에 전압이 인가되어, 각 부화소(Pix)에서 부화소(Pix)의 발광다이오드(16)가 그 부화소(Pix)에 연계하여 패드(58)와 접합 패드(18) 사이에 인가된 전압에 따른 강도로 광을 방출한다. 벽(28, 54)들이 인접 부화소(Pix) 사이의 누화(crosstalk)를 저감시킨다. 누화는 (발광다이오드로부터의 청색광 등의) 가시광과 (발괄다이오드로부터의 자외선 등의) 비가시광의 피장과 광 강도(휘도; brightness)를 포함한다. 도 1에는, 단지 한 패드(58)와 단지 한 경로(56)만이 보인다. 다른 실시예에서는 복수의 패드(58)들과 복수의 경로(56)들이 구비될 수 있다.
와이어(46)는 적어도 부분적으로 적어도 하나의 반도체 물질로 구성된다. 이 반도체 물질은 실리콘, 게르마늄, 탄화실리콘, III-V족 화합물, II-VI족 화합물, 또는 이들 중 적어도 둘의 조합이 될 수 있다.
와이어(46)는 적어도 부분적으로, 예를 들어 III-N 화합물인 III-V족 화합물을 주로 포함하는 반도체 물질로 구성될 수 있다. III족 원소의 예는 갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 포함한다. III-N 화합물의 예는 GaN, A1N, InN, InGaN, AlGaN, 또는 AlInGaN들이다. 예를 들어 인 또는 비소 등의 다른 V족 원소들 역시 사용될 수 있다. 일반적으로 III-V족 화합물 내의 원소들이 다른 몰분율(molar fraction)들로 조합될 수 있다.
와이어(46)는 적어도 부분적으로 II-VI족 화합물을 주로 포함하는 반도체 물질로 구성될 수 있다. II족 원소의 예는 특히 베릴륨(Be) 및 마그네슘(Mg) 등의 IIA족 원소들과, 특히 아연(Zn), 카드뮴(Cd), 및 수은(Hg) 등의 IIB족 원소들을 포함한다. VI족 원소의 예는 특히 산소(O)와 텔루륨(Te) 등의 VIA족 원소들을 포함한다. II-VI족 화합물의 예는 ZnO, ZnMgO, CdZnO, CdZnMgO, CdHgTe, CdTe, 또는 HgTe들이다. 일반적으로 II-VI족 화합물 내의 원소들이 다른 몰분율들로 조합될 수 있다.
와이어(46)는 도펀트(dopant)를 포함할 수 있다. 예를 들어 III-V족에 대해서는 도펀트가 예를 들어 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg) 등의 P형 II족 도펀트, 예를 들어 탄소(C) 등의 P형 IV족 도펀트, 또는 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 황(S), 테르븀(Tb), 또는 주석(Sn) 등의 N형 IV족 도펀트를 포함하는 그룹으로부터 선택될 수 있다.
각 와이어(46)의 높이는 250 nm 내지 50 μm의 범위일 수 있다. 각 와이어(46)는 표면(24)에 대략 직교하는 축을 따라 긴 반도체 구조를 가질 수 있다. 각 와이어(46)는 육각형 단면을 가진다. 두 인접 와이어(46)의 축들은 0.3 μm 내지 10 μm, 바람직하기로 1 μm 내지 5 μm만큼 이격될 수 있다. 예를 들어, 와이어(46)는 특히 육각형 망(hexagonal network)으로 규칙적으로 분포될 수 있다.
도 3에서, 쉘(48)은 와이어(46)의 측면들과 상면을 덮는다. 다른 실시예에서는, 쉘(48)이 기판(20) 반대쪽의 와이어(46)의 상면에만 존재할 수도 있다.
쉘(48)은 특히:
와이어(46)의 적어도 일부를 덮는 활성 영역과;
와이어(46)와 반대되는 도전형을 가지며 활성 영역을 덮는 중간층(intermediate layer)과; 그리고
중간층을 덮으며 패드(18)에 접촉하는 접합층(bonding layer)를
포함하는 복수의 층들의 스택을 구비할 수 있다.
활성 영역은 발광다이오드(LED)에 의해 공급되는 방사의 대부분이 이로부터 방출되는 층이다. 한 예에 따르면, 활성 영역은 감금 수단(confinement means)을 구비할 수 있다. 활성 영역은 단일한 양자 우물(quantum well)을 구비할 수 있다. 그러면 활성 영역은 와이어(46)와 중간층을 형성하는 반도체 물질과 다른 반도체 물질을 포함하여 와이어(46)보다 더 작은 밴드갭(bandgap)을 가지게 된다. 활성 영역은 복수의 양자 우물들을 구비할 수 있다. 그러면 활성 영역은 양자 우물들과 장벽층(barrier layer)들이 교대하는(forming an alternation) 반도체 층들의 스택을 구비하게 된다. 이는 예를 들어 GaN 및 InGaN 층들의 교대로 형성되는데, 이러한 스택은 일반적으로 헤테로 구조(heterostructure)로 지칭된다. GaN 및 InGaN 층들은 각각 3 nm 내지 20 nm(예를 들어 6 nm)와 1 nm 내지 10 nm(예를 들어 2.5 nm)의 두께를 가질 수 있다. GaN 층들은 예를 들어 N 또는 P형으로 도핑될 수 있다. 다른 예에 따르면, 활성층은 예를 들어 10 nm보다 큰 두께를 가지는 단일한 INGaN 층을 구비할 수 있다. 바람직하기로, 활성 영역의 층들은 와이어(46)와 에피택시 관계(epitaxial relationship)로 링크(link)된다.
예들 들어 P형 도핑된 중간층은 반도체 층 또는 반도체 층들의 스택이 되고 P-N 또는 P-I-N 접합의 형성을 가능하게 하여, P형의 중간층과 와이어(46) 사이의 활성층이 P-N 또는 P-I-N 접합된다.
접합층은 반도체 층 또는 반도체 층들의 스택이 되어 중간층과 패드(18) 사이에 저항 접촉(ohmic contact)의 형성을 가능하게 한다. 예를 들어, 접합층은 와이어(46)의 하부에 반대되도록 예를 들어 1020 atoms/cm3 이상의 농도로 P형 도핑되는 등, 매우 고농도로 도핑되어 반도체 층들을 열화시킨다(degenerate).
반도체 층들의 스택은 활성 영역 및 중간층과 접촉하는, 예를 들어 질화알루미늄갈륨(AlGaN) 또는 질화알루미늄인듐(AlInN) 등의 3원합금(ternary alloy)으로 형성된 전자 장벽층(electron barrier layer)을 구비하여 활성 영역 내의 전자 캐리어(carrier)들의 우수한 분포를 보장할 수 있다.
기판(20)은 적어도 부분적으로 적어도 하나의 반도체 물질로 구성된다. 이 반도체 물질은 실리콘, 게르마늄, 탄화실리콘, III-V족 화합물, II-VI족 화합물, 또는 이들 중 둘 이상의 조합이 될 수 있다. 바람직하기로 기판(20)은 미소전자공학에서 수행되는 제조 방법에 맞는 반도체 물질로 구성된다. 기판(20)은 고농도로 도핑되거나 저농도로 도핑되거나 도핑되지 않을 수 있다. 바람직하기로 기판(20)은 단결정 실리콘으로 구성된다.
표면(24)에 직교하는 방향으로 측정한 벽(28)의 높이는 1 μm 내지 200 μm, 바람직하기로 5 μm 내지 30 um의 범위이다. 표면(24)에 평행한 방향으로 측정한 벽(28)의 두께는 100 nm 내지 50 um, 바람직하기로 1 μm 내지 10 μm의 범위이다. 도 2의 시점에서, 벽(54)들로 획정되는 부화소(Pix)의 면적은 0.1 μm 내지 100 μm, 바람직하기로 1 μm 내지 30 μm 범위의 측변을 가지는 정사각형의 면적이 된다.
시드 층(28)은 와이어(46)의 성장을 촉진하는 물질로 구성된다. 시드 층(38)은 다층 구조(multilayer structure)가 될 수 있다. 예를 들어, 시드 층(38)을 형성하는 물질은 주기율표의 IV, V, 또는 VI 열로부터의 천이금속의 질화물, 탄화물, 또는 이들의 조합이 될 수 있다. 예를 들어, 시드 층(38)은 질화알루미늄(A1N), 붕소(B), 질화붕소(BN), 티타늄(Ti), 또는 질화티타늄(TiN), 탄탈륨(Ta), 질화탄탈륨(TaN), 하프늄(Hf), 질화하프늄(HfN), 니오븀(Nb), 질화니오븀(NbN), 지르코늄(Zr), 붕산지르코늄(zirconium borate; ZrB2), 질화지르코늄(ZrN), 탄화실리콘(SiC), 질화탄화탄탈륨(TaCN), 예를 들어 Mg3N2 형태에 따른 질화마그네슘 등 x가 약 3이고 y가 약 2일 때 MgxNy 형태의 질화마그네슘, 또는 질화마그네슘갈륨(MgGaN), 텅스텐(W), 질화텅스텐(WN), 또는 이들의 조합으로 구성될 수 있다. 시드 층(38)은 기판(20)과 동일한 도전형으로 도핑될 수 있다. 표면(24)에 직교하는 방향으로 측정한 시드 층(38)의 두께는 10 nm 내지 10 μm, 바람직하기로 20 nm 내지 100 nm의 범위이다. 바람직하기로 시드 층(38)은 에피택시 관계(epitaxial relationship)로 기판(20)에 링크(link)된다. 바람직하기로 와이어(46)는 시드 층(38)에 에피택시 관계로 링크된다. 한 실시예에서는 시드 층(38)이 존재하지 않을 수 있다.
패드(18, 58)들은, 예를 들어 알루미늄(Al), 은(Ag), 동(Cu), 금(Au), 주석(Sn), 니켈(Ni), 팔라듐(Pd), 아연(Zn) 등의 금속이나 금-주석(AuSn), 은-주석(AgSn), 동-은(CuAg), 니켈-팔라듐(NiPd) 등 이 금속들의 둘 또는 셋 중의 어느 것의 합금 등의 도전성 물질로 구성된다.
개구(26)들은 광발광성 블록(34)으로 충전될 수 있다. 한 실시예에서는, 모든 개구(26)들이 광발광성 블록(34)으로 충전된다. 다른 실시예에서는, 일부 개구(26)들은 광발광성 블록(34)으로 충전되고 일부 개구(26)들은 광발광성 블록(34)으로 충전되지 않는다. 다른 실시예에서는 모든 개구(26)들이 광발광성 블록(34)으로 충전되지 않는다. 모든 광발광성 블록(34)들은 부화소(Pix)의 발광다이오드(16)에 의해 방출된 광에 의해 여기(excite)될 때 발광다이오드(16)에 의해 방출된 광의 파장과 다른 파장으로 광을 방출할 수 있는 형광체(phosphor)를 포함한다.
각 광발광성 블록(34)은 적어도 하나의 광발광성 물질의 입자들을 포함한다. 광발광성 물질의 예는 YAG:Ce 또는 YAG:Ce3+로도 지칭되는 3가(trivalent) 세륨 이온에 의해 활성화되는 이트륨알루니뮴가넷(yttrium aluminum garnet; YAG)이다. 통상적인 광발광성 물질의 입자의 평균 크기는 일반적으로 5 μm보다 크다.
한 실시예에서, 각 광발광성 블록(34)은 이하 나노결정(nanocrystal) 또는 나노형광체(nanophosphor) 입자들로 지칭될 반도체 물질의 나노미터 범위의 단결정 입자들이 분산된 매트릭스를 포함한다. 광발광성 물질의 내부 양자 효율(internal quantum efficiency; QYint)은 광발광성 물질에 의해 흡수된 광자의 수에 대한 방출된 광자의 수의 비와 동일하다. 반도체 나노결정의 내부 양자 효율(QYint)은 5%보다 크고, 바람직하기로 10%보다 크며, 더 바람직하기로 20%보다 크다.
한 실시예에 따르면, 나노결정의 평균 크기는 0.5 nm 내지 1,000 nm, 바람직하기로 0.5 nm 내지 500 nm, 더 바람직하기로 1 nm 내지 100 nm, 특히 2 nm 내지 30 nm의 범위이다. 50 nm보다 작은 크기(dimension)에 있어서는, 반도체 나노결정의 광변환(photoconversion) 특성들이 기본적으로 양자 감금 현상(quantum confinement phenomena)에 좌우된다. 이 경우 반도체 나노결정은 양자 상자(quantum box) 또는 양자점(quantum dot)이 된다.
한 실시예에 따르면, 반도체 결정의 반도체 물질은 셀렌화카드뮴(CdSe), 인화인듐(InP), 황화카드뮴(CdS), 황화아연(ZnS), 셀렌화아연(ZnSe), 텔루르화카드뮴(CdTe), 텔루르화아연(ZnTe), 산화카드뮴(CdO), 산화아연카드뮴(ZnCdO), 황화카드뮴아연(CdZnS), 셀렌화카드뮴아연(CdZnSe), 황화은인듐(AgInS2), 그리고 이들 중의 적어도 둘의 혼합물을 포함하는 그룹으로부터 선택된다. 한 실시예에 따르면, 반도체 나노결정의 반도체 물질은 고체물리학(Physica Status Solidi)(RRL) - 연구속보(Rapid Research Letters) 8권 4호 349-352면(2014년 4월)에 게재된 Le Blevenec 등의 간행물에 언급된 물질들로부터 선택될 수 있다.
한 실시예에 따르면, 반도체 나노결정의 크기는 반도체 나노결정으로부터 방출되는 방사의 원하는 파장에 따라 선택된다. 예를 들어, 3.6 nm 정도의 평균 크기를 가지는 CdSe 나노결정은 청색광을 적색광으로 변환할 수 있고 1.3 nm 정도의 평균 크기를 가지는 CdSe 나노결정은 청색광을 녹색광으로 변환할 수 있다. 다른 실시예에 따르면, 반도체 나노결정의 조성이 반도체 나노결정으로부터 방출되는 방사의 원하는 파장에 따라 선택된다.
매트릭스는 적어도 부분적으로 투명한 물질로 구성된다. 매트릭스는 예를 들어 실리카(silica)로 구성된다. 매트릭스는 예를 들어 어떤 적어도 부분적으로 투명한 폴리머, 특히 실리콘 에폭시, 또는 폴리아세트산(polyacetic acid; PLA)으로 구성될 수 있다. 매트릭스는 PLA 등 3D 프린터에 사용될 수 있는 적어도 부분적으로 투명한 폴리머로 구성될 수 있다. 한 실시예에 따르면, 매트릭스는 나노결정의 질량비로 2% 내지 90%, 바람직하기로 10% 내지 60%, 예를 들어 나노결정의 질량비로 약 20% 포함한다.
광발광성 블록(34)의 두께는 나노결정의 농도와 사용되는 나노결정의 종류에 좌우된다. 광발광성 블록(34)의 높이는 바람직하기로 벽(28)과 시드 층(38)의 높이의 합보다 더 낮다.
절연층(42)은 예를 들어 산화실리콘(SiO2), 질화실리콘(x가 대략 3이고 y가 대략 4일 때 SixNy, 예를 들어 Si3N4), 산질화실리콘(silicon oxynitride)(특히 일반식 SiOxNy, 예를 들어 Si2ON2), 산화하프늄(HfO2), 또는 다이아몬드 등의 유전 물질(dielectric material)로 구성될 수 있다. 표면(21)에 직교하는 방향으로 측정한 절연층(42)의 두께는 0.01 μm 내지 0.5 μm, 바람직하기로 0.05 μm 내지 0.5 μm의 범위이다. 절연층(42)은 전술한 목록과 다른 유전 물질의 단층(monolayer) 구조 또는 다층(multilayer) 구조가 될 수도 있다.
도전층(32)은 각 와이어(46)를 바이어싱(biasing)할 수 있으며 발광다이오드(LED)에 의해 방출된 전자기 방사를 통과시킨다(give way to). 도전층(32)은 그래핀(graphene) 또는 예를 들어 산화인듐주석(ITO) 또는 산화알루미늄아연(AZO) 또는 산화갈륨아연(GZO) 등의 투명 도전 산화물(transparent conductive oxide; TCO)로 구성될 수 있다. 예를 들어 도전층(32)은 5 nm 내지 1000 nm, 바람직하기로 20 nm 내지 100 nm 범위의 두께를 가진다.
코팅(30)은 반사성 코팅이 되어, 예를 들어 알루미늄, 은, 동, 루테늄, 또는 아연 등의 금속으로 구성될 수 있다. 코팅(30)은 또한, 예를 들어 하나 또는 복수의 유전 물질(들)로 구성된 도파 층(waveguide)이 된다. 코팅(30)은 (예를 들어 어두운 색상의 표면을 가지는) 광흡수성 코팅이 되어 부화소가 꺼졌을(switched off) 때 인접 부화소들에 비교하여 우수한 콘트라스트를 보장한다. 각 코팅(30)은 반사 코팅 및 도파 층 또는 광흡수성 코팅 및 도파 층의 조합이 될 수 있다.
벽(54)과 경로(56)들은 예를 들어 알루미늄, 은, 동, 또는 아연 등의 금속으로 구성될 수 있다. 벽(54)들은 예를 들어 알루미늄, 은, 동, 또는 아연 등의 금속으로 구성된 반사층으로 덮인 코어(core)를 구비할 수 있다. 코어는 유전 물질로 구성될 수 있다. 한 실시예에서, 벽(54)의 코어는 공기 또는 부분 진공(partial vacuum) 중의 어느 하나로 채워질 수 있는 캐비티(cavity)가 될 수 있다. 벽(54)들의 높이는 바람직하기로 대략 와이어(46)의 높이와 동일하다, 표면(24)에 평행한 방향으로 측정한 벽(54)들의 두께는 100 nm 내지 50 μm, 바람직하기로 500 nm 내지 10 μm의 범위가 된다. 벽(54)들과 쉘(48)들 사이의 최소 거리는 1 μm 내지 50 μm, 바람직하기로 3 μm 내지 10 μm의 범위이다.
보호층(encapsulation layer; 50)은 예를 들어 절연층(42)에 대해 전술한 바와 유사하게 하나 또는 복수의 유전 물질(들)로 구성된다. 한 실시예에서, 보호층(50)은 각 발광다이오드(16)를 둘러싸는 다층 구조를 포함한다. 한 예에서, 보호층(50)은 각 발광다이오드(16)에 대해 상기 발광다이오드(16)를 둘러싸는 제1층과 제1층을 둘러싸는 제2층을 포함한다. 제1 및 제2층들은 예를 들어 절연층(42)에 대해 전술한 바와 유사하게 절연 물질들로 구성될 수 있다.
도 4 및 5는 발광다이오드들을 구비하는 광전자장치(60)의 다른 실시예의, 각각 도 1 및 3에 유사한 부분 개략 단면도들이다. 광전자장치(60)는 도 1 및 3에 보인 광전자장치(10)와 동일한 요소들을 구비하며, 차이는 도전층(32)이 존재하지 않고, 각 쉘(48)의 일부를 덮으며 벽(54) 및 경로(54)들과 접촉하는 도전층(62)을 구비하고, 패드(18)들이 와이어(46)와 접촉하며 전기적 절연층(64)에 의해 쉘(48)들로부터 절연되는 것이다.
도전층(62)은 층(32)과 동일한 물질이 될 수 있다. 도전층(62)의 두께는 5 nm 내지 1000 nm, 바람직하기로 20 내지 200 nm의 범위이다.
절연층(64)은 절연층(50)과 동일한 물질이 될 수 있다. 절연층(50)의 두께는 10 nm 내지 1000 nm, 바람직하기로 50 nm 내지 300 nm의 범위이다.
도 6a 내지 6f는 도 1 내지 3에 보인 광전자장치(10)의 제조 방법의 한 실시예의 연속적인 단계들에서 얻어진 구조들의 부분 개략 단면도들이다.
도 6a는:
두 대향 면(72, 74)들을 가지는 일체형(one-piece) 기판(70)을 제공하는 단계와;
기판(70)의 면(74) 상에 시드 층(38)을 형성하는 단계와;
시드 층(38) 상에 절연층(42)을 형성하는 단계와;
절연층(42) 내에 개구(44)들을 형성하는 단계와; 그리고
시드 층(38) 상에 발광다이오드(16)들을 형성하는 단계, 즉 시드 층(38) 상에 와이어(46)를 형성하고 와이어(46) 상에 도 6a에는 도시되지 않은 쉘(48)을 형성하는 단계의
단계들 이후에 얻어진 구조를 보인다.
기판(70)은 기판(20)과 동일한 물질로 구성된다. 시드 층(38)은 화학적 기상 증착(chemical vapor deposition; CVD) 또는 금속-유기 기상 증착 에피택시(metal-organic vapor phase epitaxy; MOVPE)로도 알려진 금속-유기 화학적 기상 증착(metal-organic chemical vapor deposition; MOCVD) 등의 방법으로 얻어질 수 있다. 그러나 분자선 에피택시(molecular-beam epitaxy; MBE), 가스원(gas-source) MBE(GSMBE), 금속-유기 MBE(MOMBE). 플라즈마 지원(plasma-assisted) MBE(PAMBE), 원자층 에피택시(atomic layer epitaxy; ALE), 하이드라이드 기상 에피택시(hydride vapor phase epitaxy; HVPE) 등의 방법이 원자층 증착(atomic layer deposition; ALD)과 함께 사용될 수 있다. 또한 기화 또는 반응성 음극 스퍼터링(evaporation or reactive cathode sputtering) 등의 방법도 사용될 수 있다.
와이어(46)와 쉘(48)은 CVD, MOCVD, MBE, GSMBE, PAMBE, ALE, HVPE, ALD 방식의 공정으로 성장될 수 있다. 와이어(46)와 쉘들을 제조하는 방법의 예는 미국특허출원 제US2015/0280053호에 개시되어 있다. 각 발광다이오드(16)에 대해, 쉘(48)은 와이어(46)의 측면들과 상면을 덮을 수 있다. 다른 실시예에서는, 쉘(48)이 기판(70) 반대쪽의 와이어(46) 상면에만 존재할 수 있다.
도 6b는:
절연층(42)과 시드 층(38)을 적어도 경로(via; 56)가 형성될 위치에서 식각하는 단계와;
절연층(42) 상과 와이어(46) 상에 보호층(78)을 형성하는 단계로, 보호층(78)의 높이가 발광다이오드(16)의 높이보다 더 높은 단계와; 그리고
보호층(50)을 관통하여 벽(54)과 경로(56)가 형성될 위치에 개구들 또는 트렌치(80)들을 형성하는 단계의
단계들 이후에 얻어진 구조를 보인다. 개구(80)의 크기는 벽(54) 및 경로(56)의 원하는 크기가 된다. 벽(54)을 위해 구성되는 개구(80)에 대한 식각은 절연층(42) 또는 시드 층(38) 상에서 저지(stop)된다. 경로(56)를 위해 구성되는 개구(80)에 대한 식각은 기판(70) 상에서 저지된다. 실행된 식각은 건식 식각인데, 특히 벽(54)에 수직 경사가 요구되는 경우는 예를 들어 염소 또는 불소 기반 플라즈마 또는 반응성 이온 식각(reactive ion etching; RIE)을 통해 이뤄진다.
도 6c는:
보호층(50) 상에 도전층을 형성하는 단계로, 도전층이 개구(80)들을 충전하는 단계와;
도전층과 보호층(78)을 발광다이오드(16)의 쉘(48) 상부까지 식각한 결과, 보호층(50), 벽(54) 및 경로(56)들을 형성하는 단계의
단계들 이후에 얻어진 구조를 보인다.
도 6d는:
패드(18, 58)들을 보호층(50) 상에 발광다이오드(16)의 쉘(48)들에 접촉하도록 형성하는 단계로, 패드(18)는 발광다이오드(16)의 쉘(48)들에 접촉하고 패드(58)는 경로(56)와 접촉하는 단계와;
홀더(holder)로도 지칭되는 지지체(support; 84)를 바인딩 물질(binding material; 85)을 사용하여 보호층(50)에 바인딩하는 단계와; 그리고
기판(70)을 지지체(84) 반대 측으로부터 박화(thinning)시켜 기판(20)을 형성하는 단계의
단계들 이후에 얻어진 구조를 보인다.
패드(18, 58)들은 바람직하기로 보호층(50) 상의 도전층의 전기화학적 적층(electrochemical deposition)으로 형성되고 도전층은 접점 패드(contact pad)(18, 58)들의 물질로 구성되며, 도전층을 식각함으로써 접점 패드(18, 58)들을 획정(delimit)한다. 실행된 식각은 예를 들어 염소 또는 불소 기반 플라즈마, 반응성 이온 식각(RIE)을 통한 건식 식각, 또는 (예를 들어 불산(hydrofluoric acid; HF) 등에 의한) 습식 식각이 될 수 있다.
도 6e는:
기판(20)과 시드 층(38)에 절연층(42)까지 개구(26)를 식각하여 각 와이어(46)의 베이스를 노출시키는 단계와;
각 개구(26)의 측면들 상에 반사 코팅(30)을 형성하는 단계와; 그리고
도전층(32)을 형성하는 단계의
단계들 이후에 얻어진 구조를 보인다.
개구부(26)의 크기는 광발광성 블록(34)의 원하는 크기가 된다. 이 식각은 절연층(42) 상에서 저지된다. 실행된 식각은 예를 들어 염소 또는 불소 기반 플라즈마, 반응성 이온 식각(RIE)을 통한 건식 식각, 또는 바람직하기로 Si <100> 및 <111>에 대한 수산화칼륨(potassium hydroxide) 등의 비등방성(anistropic) 습식 식각 등의 습식 식각이 될 수 있다.
도 6f는:
개구(26) 내부에 광발광성 블록(34)을 형성하는 단계와;
광발광성 블록(34)의 개구(26) 외부의 부분들을 식각하는 단계와; 그리고
필터(36)를 형성하는 단계의
단계들 이후에 얻어진 구조를 보인다.
광발광성 블록(34)은 가능하기로 일부 개구(26)들을 수지로 차단한 채, 일부 개구(26)들을 바인딩 매트릭스 내의 반도체 나노결정의 콜로이드 분산액(colloidal dispersion)을 예를 들어 소위 첨가 공정(additive process)으로 충전함으로써 형성될 수 있다. 소위 첨가 공정은 예를 들어 잉크젯 인쇄, 연무(aerosol) 인쇄, 마이크로 스탬핑(micro-stamping), 그라비어인쇄(photogravure), 실크스크린(silk-screening). 플렉소인쇄(flexography), 분사 코팅, 또는 액적 캐스팅(drop casting) 등 원하는 위치로의 콜로이드 분산액의 직접 인쇄를 포함할 수 있다.
홀더(84)와 바인딩 물질(85)을 제거(withdraw)함으로써 도 1에 도시된 광전자 칩(12)이 얻어진다.
이 실시예에서, 제어 칩(14)의 광전자 칩(12)에 대한 접합은 접속 미소접합 패드(connection microbonding pad), 마이크로범프(microbump) 또는 마이크로 비드(microbeads; 18) 등의 삽입물(insert)를 사용하여 수행될 수 있다. 이와는 달리, 제어 칩(14)의 광전자 칩(12)에 대한 접합이 삽입물을 사용하지 않는 직접 접합으로 수행될 수도 있다. 직접 접합은 광전자 칩(12)의 금속 영역과 제어 칩(14)의 금속 영역 간의 직접 금속-대-금속 접합과, 광전자 칩(12)의 유전 영역 표면과 제어 칩(14)의 유전 영역 표면 간의 유전체-대-유전체 접합을 포함할 수 있다. 제어 칩(14)의 광전자 칩(12)에 대한 접합은 광전자 칩(12)이 제어 칩(14)에 대해 거치되어 압력과 가열이 인가되는 열압착(thermocompression) 법으로 수행될 수도 있다.
도 7a 내지 7f는 도 4에 보인 광전자장치(60)을 제조하는 방법의 한 실시예의 연속적인 단계들에서 얻어진 구조들의 부분 개략 단면도들이다.
도 7a는 도 6a에 관련하여 전술한 단계들 이후, 절연층(42)을 덮고 쉘(48)의 상부를 제외하고 발광다이오드(16)의 쉘(48)을 덮는 도전층(62)을 형성하는 단계 이후에 얻어진 구조를 보인다. 다른 실시예에서는 이 단계에서 도전층(62)이 쉘(48)을 완전히 덮는다.
도 7b는 보호층(50)이 도전층(62) 상에 형성되고 도전층(62)이 경로(56)의 위치에서 식각되지 않는 차이를 가지는 도 6B 및 6C에 관련하여 전술한 단계들 이후 얻어진 구조를 보인다. 보호층(50)이 와이어(46)들 및/또는 벽(54)과 경로(56)들 사이를 충전한다.
도 7c는:
쉘(48)의 상부를 식각하여 와이어(46)들의 단부를 노출시키는 단계와;
보호층(50)을 덮는 전기적 절연층(64)을 형성하는 단계와; 그리고
절연층(64)에 개구(86)를 식각하여 와이어(46)들의 단부를 노출시키고 경로(56)를 노출시키는 단계의
단계들 이후에 얻어진 구조를 보인다.
개구(86)의 횡방향 크기는 와이어(46)의 횡방향 크기보다 더 작다. 한 예에서, 와이어(46)의 횡방향 크기가 약 0.5 μm인 경우, 개구(86)의 횡방향 크기는 약 0.3 μm가 될 수 있다.
도 7d는 도 6D에 관련하여 전술한 단계들 이후에 얻어진 구조를 보이는데, 패드(18)가 와이어(46)의 단부들과 접촉한다.
도 7e는:
기판(20)과 시드 층(38)과 절연층(42)에 개구(26)를 식각하여 도전층(62)과 와이어(46)와 쉘(48)들을 노출시키는 단계의
단계들 이후에 얻어진 구조를 보인다.
도 7f는:
각 개구(26)의 측면들에 반사 코팅(30)을 형성하고; 그리고
도 6F에 관련하여 전술한 단계들의
단계들 이후에 얻어진 구조를 보인다.
홀더(84)의 제거 이후. 도 4에 보인 광전자 칩(12)이 얻어진다.
도 8 내지 12는 도 4에 도시된 광전자장치(60)의 여러 가지 변형들을 보인다. 이 도면들에는 제어 칩(14)이 도시되지 않았다.
도 8은 발광다이오드들을 구비하는 광전자장치(90)의 다른 실시예의 도 4와 유사한 부분 개략 단면도이다. 광전자장치(90)는 도 4에 보인 광전자장치(60)와 동일한 요소들을 구비하며, 도 1에 보인 도전층(32)을 더 구비하는데, 도전층(32)은 도전층(62)과 접촉한다. 그러나 도전층(32)은 도전층(32)이 와이어(46)와 접촉하는 것을 방지하도록 각 발광다이오드(16) 둘레에서 식각된다. 향상된 전기 및 열 전도성이 얻어진다.
도 9는 발광다이오드들을 구비하는 광전자장치(95)의 다른 실시예의 도 8과 유사한 부분 개략 단면도이다. 광전자장치(95)는 도 8에 보인 광전자장치(90)와 동일한 요소들을 구비하며, 차이는 벽(54)들이 도전층(62)과 접촉하지 않는 것이다. 개구(80)가 식각되는 도 7b에 보인 단계에서 도전층(62) 상에서 저지시키기 위해 식각 방법이 선택될 필요가 없으므로 광전자장치(95)의 제조 방법은 광전자장치(90)의 제조 방법보다 더 간단할 것이다.
도 10은 발광다이오드들을 구비하는 광전자장치(100)의 다른 실시예의 도 8과 유사한 부분 개략 단면도이다. 광전자장치(100)는 도 8에 보인 광전자장치(90)와 동일한 요소들을 구비하며, 차이는 일부 패드(18)들이 서로 접속되는 것이다. 바람직하기로, 서로 접속된 패드(18)들은 동일한 색상을 방출하는 인접 부화소들에 연계된다. 이에 따라 접속된 패드(18)에 연계된 두 발광다이오드(16) 또는 와이어들에 대해, 발광다이오드들 중의 하나가 작동되지 않더라도 다른 발광다이오드에 의해 여전히 광의 방출이 이뤄지므로 완전히 어두운 부화소를 방지할 수 있다. 뿐만 아니라 접속된 패드(18)에 연계된 두 발광다이오드(16) 또는 와이어들에 대해 한 패드(18)가 제어 회로에 적절히 접속되지 않더라도 다른 패드(18)를 통해 제어 회로(14)와 광전자 회로(12) 사이에 여전히 접속이 이뤄진다.
도 11은 발광다이오드들을 구비하는 광전자장치(105)의 다른 실시예의 도 8과 유사한 부분 개략 단면도이다. 광전자장치(105)는 도 8에 보인 광전자장치(90)와 동일한 요소들을 구비하며, 차이는 시드 층(38)이 개구(26) 내에서 식각되지 않는 것이다. 시드 층(38)의 식각이 없으므로 광전자장치(105)의 제조 방법이 광전자장치(90)의 제조 방법보다 더 간단할 것이다.
도 12는 발광다이오드들을 구비하는 광전자장치(110)의 다른 실시예의 도 8과 유사한 부분 개략 단면도이다. 광전자장치(110)는 도 8에 보인 광전자장치(90)와 동일한 요소들을 구비하며, 차이는 반사 코팅(30)이 존재하지 않는 것이다. 광전자장치(110)의 제조 방법이 광전자장치(90)의 제조 방법보다 더 간단할 것이다.
도 13은 발광다이오드들을 구비하는 광전자장치(120)의 다른 실시예의 도 1과 유사한 부분 개략 단면도이다. 광전자장치(120)는 도 1에 보인 광전자장치(10)와 동일한 요소들을 구비하며, 차이는 반도체 기판(20)이 존재하지 않고 벽(28)이 표면(24) 상에 안착되는 벽(122)으로 대체되며, 각 벽(122)이 전기적 절연 물질(126)로 덮인 충전 물질의 코어(124)를 포함하는 것이다. 그 변형으로, 각 벽(122)에 대해 절연층(126)이 존재하지 않을 수 있다. 도 13에서, 코팅(30)은 벽(122)의 측면들과 단부들 양자 모두를 덮는다. 도전층(32)이 벽(122)과, 각 개구(26)의 바닥과, 표면(24)의 나머지를 덮는다. 특히 도전층(32)은 경로(56)와 기계적 접촉한다. 또한 시드 층(38)은 벽(122)과 절연층(42) 사이에만 존재할 수 있다.
벽(122)의 크기는 벽(28)의 크기와 같을 수 있다. 코어(124)는 예를 들어 실리콘, 특히 다결정 실리콘 등의 반도체 물질이나 예를 들어 SiO2 등의 전기적 절연 물질로 구성될 수 있다. 절연층(126)은 예를 들어 산화실리콘(SiO2), 질화실리콘(x는 약 3이고 y는 약 4일 때 SixNy, 예를 들어 Si3N4), 또는 산화질화실리콘(특히 일반식 SiOxNy, 예를 들어 Si2ON2), 산화하프늄(HfO2), 산화알루미늄(Al2O3) 또는 산화티타늄(TiO2) 등의 유전 물질로 구성될 수 있다. 절연층(126)은 예를 들어 열 산화 실리콘(thermal silicon oxide) 또는 ALD로 적층된 산화물로 구성될 수 있다. 절연층(126)의 두께는 10 nm 내지 1000 nm의 범위가 될 수 있다.
도 14a 내지 14h는 도 13에 도시된 광전자장치(120)의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들이다.
도 14a는 기판(70)에 면(74)로부터 벽(122)의 원하는 위치에 개구(128)들을 형성한 이후 얻어진 구조를 보인다. 개구(128)들은 예를 들어 건식 식각으로 기판(70)을 식각하여 얻어질 수 있다.
도 14b는 각 개구(128) 내에 절연층(126)과 절연 코어(124)를 형성한 이후 얻어진 구조를 보인다. 한 실시예에 따르면, 절연층(126)을 구성하는 물질의 층이 개구(128) 상과 기판(70)의 면(74)의 나머지 상에 적층되고, 코어(124)를 구성하는 물질이 전체 구조 상에 적층되어 특히 개구(128)를 충전할 수 있다. 절연층(126)을 구성하는 물질과 코어(124)를 구성하는 물질은 예를 들어 식각에 의해 개구(128) 외부에서 제거된다. 이와 같이 하여 벽(122)들이 얻어진다. 그 이점은 높은 형상비(벽의 높이와 폭의 비)를 가지는 벽(122)이 축소된 폭으로 얻어질 수 있다는 점이다. 기판(70)과 접촉하는 벽(122)의 외부 층은 벽(122)에 대한 기판(70)의 선택적 식각의 실행을 가능하게 하는 물질인데, 이는 공정의 후속 단계에서 실행된다. 이에 따라 기판(70)이 실리콘으로 구성되는 경우, 벽(122)의 절연층(126)은 SiO2로 구성될 수 있다. 기판이 GaN 또는 GaS로 구성되는 경우, 층(126)이 존재하지 않고 벽(122)이 전체적으로 실리콘으로 구성될 수 있다.
도 14c는 도 6a에 관련하여 전술한 것과 동일한 단계들 이후 얻어진 구조를 보인다.
도 14d는 도 6b 및 6c에 관련하여 전술한 것과 동일한 단계들 이후 얻어진 구조를 보인다.
도 14e는 도 6d에 관련하여 전술한 것과 동일한 단계들 이후 얻어진 구조를 보인다.
도 14f는 기판(70)을 제거(withdrawal)하여 벽(122)들을 노출시킨 이후 얻어진 구조를 보인다. 기판(70)의 제거는 적어도 두 단계들로 수행될 수 있는데, 예를 들어, 예를 들어 기계적 연마에 의한 면(72)로부터의 기판(70)을 박화(thinning)시키는 단계로, 이 단계는 절연층(126)에 도달하기 전에 중단되는 제1 단계와, 예를 들어 화학적 식각으로 기판(70)의 나머지를 제거하는 제2 식각 단계이다. 그 이점은 기판(70)의 식각 동안 절연층(126)이 저지층(stop layer)으로 기능할 수 있다는 점이다.
도 14g는 시드 층(38)의 제거 이후, 벽(122) 상의 코팅(30)의 형성 이후, 그리고 벽(122)의 측부 상의 전체 구조 상에 도전층(32)을 형성한 이후에 얻어진 구조를 보인다. 코팅(30)은 진공증착(evaporation), 스퍼터링, 또는 ALD 등으로 형성될 수 있고, 도전층(32)은 예를 들어 진공증착 또는 스퍼터링에 의한 등방성 적층으로 형성될 수 있다.
도 14h는 도 6F에 관련하여 전술한 것과 동일한 단계들 이후 얻어진 구조를 보인다.
(이상에서) 특정한 실시예들이 설명되었다. 당업계에 통상의 기술을 가진 자라면 여러 가지 변형과 변형을 할 수 있을 것이다. 특히 전술한 실시예들에서는 광전자 칩(12)이 제어 칩(14)에 직접 접합되지만 광전자 칩(12)과 제어 칩(14)는 각각 인쇄기판에 접합될 수 있다. 또한 전술한 실시예들에서는 벽(28, 54)이 면(24)에 거의 직교하는 측면을 가지지만 벽(28, 54)의 측면은 예를 들어 면(24)에 대해 경사되는 등의 형상을 가질 수 있다.
또한 전술한 실시예들에서 기판(70)이 일체형 기판이지만 기판(70)은 예를 들어 절연층이 반도체 베이스를 덮고 반도체 층이 절연층을 덮는 SOI 구조 등의 다층 구조가 될 수 있다. 기판(70)이 박화되는 도 6d 또는 7d에 관련하여 전술한 단계에서, 반도체 베이스와 반도체 베이스를 덮는 절연층이 제거되어 기판(70)이 되는 반도체 층을 남길 수 있다.
뿐만 아니라, 다양한 변형예들을 가지는 몇 가지 실시예들을 설명하였다. 이 실시예들과 변형예들의 일부 요소들은 조합될 수 있다. 예를 들어, 광전자장치(60)에 적용되어 도 9 내지 12에 도시된 변경들은 도 1에 도시된 광전자장치(10)에도 적용될 수 있다.

Claims (20)

  1. 광전자장치(10; 60; 90; 95; 100; 105; 110)의 제조 방법으로:
    a) 적어도 부분적으로 반도체 물질로 형성되고 제1 및 제2 대향 면(72, 74)들을 가지는 기판(70)을 제공하는 단계와;
    b) 상기 기판 상에 발광다이오드(16)들을 형성하는 단계로, 상기 각 발광다이오드가 쉘(48)로 덮이는 반도체 마이크로와이어 또는 나노와이어(46)를 포함하는 단계와;
    c) 상기 발광다이오드들을 둘러싸는 보호층(50)을 형성하는 단계와;
    d) 상기 보호층의 상기 기판에 대향하는 측 상의 상기 보호층 상에 상기 발광다이오드들과 접촉하는 도전 패드(18)들을 형성하는 단계와; 그리고
    e) 상기 제2면(72) 측으로부터 상기 기판에 관통 개구(26)들을 형성하는 단계로, 상기 개구들이 상기 발광다이오드들 중의 적어도 일부와 대향하고 상기 기판 에서 벽(28)들을 획정하는 단계의
    연속적 단계들을 구비하는 광전자장치의 제조 방법.
  2. 청구항 1에서,
    f) 상기 개구들 중의 적어도 일부 내에 광발광성 블록(34)들을 형성하는 단계를 더 구비하는 광전자장치의 제조 방법.
  3. 청구항 1 또는 2에서,
    단계 b)가, 상기 기판(70)에 접촉하는 시드 층(38)을 형성하는 단계를 더 포함하고, 상기 시드 층이 상기 반도체 마이크로와이어 또는 나노와이어(46)의 성장을 촉진하는 물질로 형성되어, 상기 시드 층 상에 상기 와이어(46)들을 성장시키는 광전자장치의 제조 방법.
  4. 청구항 3에서,
    상기 시드 층(38)이 적어도 부분적으로 질화알루미늄(A1N), 붕소(B), 질화붕소(BN), 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 질화탄탈륨(TaN), 하프늄(Hf), 질화하프늄(HfN), 니오븀(Nb), 질화니오븀(NbN), 지르코늄(Zr), 붕산지르코늄(ZrB2), 질화지르코늄(ZrN), 탄화실리콘(SiC), 질화탄화탄탈륨(TaCN), x가 3에서 10% 이내이고 y가 2에서 10% 이내인 MgxNy 형태의 질화마그네슘, 질화마그네슘갈륨(MgGaN), 텅스텐(W), 질화텅스텐(WN), 또는 이들의 조합으로 형성될 수 있는 광전자장치의 제조 방법.
  5. 청구항 1에서,
    단계 e) 이전에, 상기 기판(70)을 박화시키는 단계를 더 구비하는 광전자장치의 제조 방법.
  6. 청구항 1에서,
    단계 e) 이전에, 상기 보호층(50)을 전자 회로(14) 또는 홀더(84)에 접합하는 단계를 더 구비하는 광전자장치의 제조 방법.
  7. 청구항 1에서,
    단계 d) 이전에, 상기 발광다이오드(16)들 사이의 상기 보호층(50)에 트렌치(80)들을 식각하고 상기 각 트렌치를 반사 코팅(54)으로 덮고, 상기 각 트렌치를 적어도 부분적으로 충전 물질로 채우거나 및/또는 상기 각 트렌치 내에 공기가 포함하거나 부분 진공이 형성되도록 하는 광전자장치의 제조 방법.
  8. 청구항 1에서,
    단계 d)에서 상기 도전 패드(18)들이 상기 쉘(48)들과 접촉하도록 형성되는 광전자장치의 제조 방법.
  9. 청구항 1에서,
    단계 d) 이전에, 상기 쉘(48)의 일부를 식각하여 상기 반도체 마이크로와이어 또는 나노와이어(46)들의 단부를 노출시키는 단계를 더 구비하고, 상기 도전 패드(18)들이 단계 d)에서 상기 반도체 마이크로와이어 또는 나노와이어들과 접촉하여 형성되어 상기 쉘들로부터 전기적으로 절연되는 광전자장치의 제조 방법.
  10. 청구항 1에서,
    상기 각 반도체 마이크로와이어 또는 나노와이어(46)가 측면들과 상기 기판에 대향하는 상면을 포함하고,
    상기 각 발광다이오드(16)에 대해 상기 쉘(48)이 상기 마이크로와이어 또는 나노와이어의 측면들과 상면을 덮는 광전자장치의 제조 방법.
  11. 청구항 1에서,
    상기 각 반도체 마이크로와이어 또는 나노와이어(46)가 측면들과 상기 기판에 대향하는 상면을 포함하고,
    상기 각 발광다이오드(16)에 대해 상기 쉘(48)이 상기 마이크로와이어 또는 나노와이어의 상면만을 덮는 광전자장치의 제조 방법.
  12. 청구항 1에서,
    단계 b) 이전에, 상기 기판(70)에 상기 제1면(74)으로부터 개구(128)들을 형성하고 상기 개구들에 벽(122)들을 형성하는 단계를 구비하며, 상기 벽들이 적어도 부분적으로 상기 기판과 다른 물질로 형성되고,
    단계 e)에서, 상기 기판을 제거하여 상기 벽들을 노출시키는 단계를 더 포함하는 광전자장치의 제조 방법.
  13. 광전자장치(10; 60; 90; 95; 100; 105; 110)로서:
    발광다이오드(16)들로서, 각 발광다이오드가 쉘(48)로 덮인 반도체 마이크로와이어 또는 나노와이어(46)를 포함하고, 상기 발광다이오드들이 보호층(50)으로 둘러싸인, 발광다이오드들과;
    상기 보호층 상에 안착되는 적어도 부분적으로 반도체 또는 전기적 절연 물질로 형성되는 벽(28)들로, 상기 벽들이 개구(26)들을 획정하며, 상기 개구들이 상기 발광다이오드들 중의 적어도 일부와 대향하는, 벽들과; 그리고
    상기 벽들에 대향하는 보호층의 측부 상의, 상기 발광다이오드들과 접촉하는 도전 패드(18)들을
    구비하는 광전자장치.
  14. 청구항 13에서,
    상기 개구(26)들 중의 적어도 일부에 광발광성 블록(34)을 더 구비하는 광전자장치.
  15. 청구항 13 또는 14에서,
    상기 벽(28)들과 보호층(50) 사이에 상기 벽들과 접촉하는 시드 층(38)을 더 구비하고, 상기 시드 층이 상기 반도체 마이크로와이어 또는 나노와이어들의 성장을 촉진하는 물질로 형성되는 광전자장치.
  16. 청구항 15에서,
    상기 시드 층(38)이 적어도 부분적으로 질화알루미늄(A1N), 붕소(B), 질화붕소(BN), 티타늄(Ti), 또는 질화티타늄(TiN), 탄탈륨(Ta), 질화탄탈륨(TaN), 하프늄(Hf), 질화하프늄(HfN), 니오븀(Nb), 질화니오븀(NbN), 지르코늄(Zr), 붕산지르코늄(ZrB2), 질화지르코늄(ZrN), 탄화실리콘(SiC), 질화탄화탄탈륨(TaCN), x가 3에서 10% 이내이고 y가 2에서 10% 이내인 MgxNy 형태의 질화마그네슘, 질화마그네슘갈륨(MgGaN), 텅스텐(W), 질화텅스텐(WN), 또는 이들의 조합으로 구성될 수 있는 광전자장치.
  17. 청구항 13에서,
    상기 보호층(50)에서 연장되는 트렌치(80)들을 더 구비하고, 상기 각 트렌치가 적어도 반사 코팅(54)으로 덮이는 광전자장치.
  18. 청구항 13에서,
    상기 도전 패드(18)들이 상기 쉘(48)들과 접촉하는 광전자장치.
  19. 청구항 13에서,
    상기 도전 패드(18)들이 상기 반도체 마이크로 와이어 또는 나노와이어(46)와 접촉하며 상기 쉘(48)들로부터 전기적으로 절연되는 광전자장치.
  20. 청구항 13에서,
    상기 각 벽(122)이 전기적 절연층(126)으로 덮인 반도체 물질의 코어(124)를 구비하는 광전자장치.
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