KR102431924B1 - 패시베이션층을 구비하는 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 제조 방법에 관한 것으로서, n형으로 도핑된 실리콘 기판으로서, 게이트 전극의 기능을 포함하는 기판 상에 절연막을 형성하는 단계, 상기 절연막 상에 활성층을 형성하는 단계, 상기 활성층 상에 소스 전극과 드레인 전극을 형성하는 단계 및 상기 기판, 절연막, 활성층, 소스 전극과 드레인 전극을 모두 포함하도록 패시베이션층을 형성하는 단계를 포함한다.
본 발명에 의하면, 패시베이션층을 구비하는 박막 트랜지스터 및 그 제조 방법을 제안함으로써, 전기적 안정성이 우수하고, 부식에 강하고, 전기 부하에 강한 성능을 나타내는 박막 트랜지스터를 제조할 수 있는 효과가 있다.

Description

패시베이션층을 구비하는 박막 트랜지스터 및 그 제조 방법 {Thin-film transistor with passivation layer, and fabrication method thereof}
본 발명은 산화물 박막 반도체 (Oxide thin-film transistors)에 관한 것으로서, 더욱 상세하게는 디스플레이 백플레인 전자 소자(Display backplane electronic device), 차세대 전자 소자(Next generation electronic device), 전기적, 환경적 안정성이 높은 산화물 박막 트랜지스터에 관한 것이다.
액정표시장치(liquid crystal display, LCD)와 같은 평판표시장치(flat panel display, FPD)에서는 각각의 화소에 박막 트랜지스터와 같은 능동소자가 구비되어 표시소자를 구동한다. 이러한 방식의 표시소자의 구동방식을 흔히 액티브 매트릭스(active matrix) 구동방식이라 하는데 상기 액티브 매트릭스방식에서는 상기 박막 트랜지스터가 각각의 화소에 배치되어 해당 화소를 구동하게 된다.
한편, 일반적인 박막 트랜지스터는 반도체층으로 비정질 실리콘을 이용하여 왔으나, 비정질 실리콘은 전자 이동속도가 느려서 초대형 화면에서는 고해상도 및 고속구동 능력을 실현하기가 어려웠다. 그래서 비정질 실리콘보다 전자 이동속도가 10배 이상 빠른 산화물 박막 트랜지스터가 등장하였고 이것은 최근 UD(ultra definition) 이상의 고해상도 및 240 Hz 이상의 고속구동에 적합한 소자로 각광받고 있다.
액정표시장치는 포토리소그래피와 같은 공정에 의해 제작되는데, 포토리소그래피 공정은 패턴 대상 물질 및 포토레지스트의 증착, 마스크를 이용한 노광, 포토레지스트의 현상, 에칭 등의 일련의 과정을 통해 진행되는 공정이다.
최근, 규소 기반 반도체 소자를 대신할 산화물 반도체에 대한 연구가 널리 진행되고 있다. 재료적인 측면에서는 인듐 산화물(In2O3), 아연 산화물(ZnO), 갈륨 산화물(Ga2O3) 기반의 단일, 이성분계, 삼성분계 화합물에 대한 연구 결과가 보고되고 있다. 한편, 공정적인 측면에서 기존의 진공 증착을 대신한 액상기반 공정에 대한 연구가 진행되고 있다.
산화물 반도체는 수소화된 비정질 규소에 비하여 똑같이 비정질 상을 보이지만, 매우 우수한 이동도(mobility)를 보이기 때문에 고화질 액정표시장치(LCD)와 능동 유기 발광 다이오드(AMOLED)에 적합하다. 또한, 액상기반 공정을 이용한 산화물 반도체 제조 기술은 고비용의 진공 증착 방법에 비해서 저비용이라는 이점이 있다.
기존 In2O3만을 이용하여 제작된 산화물 박막 트랜지스터의 경우, 저조한 전기적 안정성을 나타내고, 부식에 취약하고, 전기 부하에 약하다는 단점이 있다. 또한, 차세대 대면적 디스플레이에 적용하기에는 아직 낮은 성능을 나타낸다. 또한, 기존 산화물 박막 트랜지스터 제조 공정에서 진공 공정은 고비용이고, 복잡한 공정 과정을 거친다는 단점이 있다.
대한민국 공개특허 10-2008-0082616
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 전기적 안정성이 우수하고, 부식에 강하고, 전기 부하에 강한 패시베이션층을 구비하는 박막 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 채널층 내부에 산소 공공(oxygen vacancy)이 적절하게 존재하여 자유 전자의 농도를 변화 없이 유지함으로써, RMS(Root-mean square)를 감소시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는데 그 다른 목적이 있다.
또한, 본 발명은 스핀코팅으로 형성한 In2O3 산화물 트랜지스터를 제작하는데 그 다른 목적이 있다.
또한, 본 발명은 PTFE 패시베이션 층(passivation layer)을 형성함으로써, 우수한 기밀성, 내화학성 및 유전 특성을 활용하는데 그 다른 목적이 있다.
또한, 본 발명은 저비용, 단순한 공정 과정을 가진 용액 공정을 적용하고, 전기적, 환경적 안정성이 높은 산화물 트랜지스터를 제작하는데 그 다른 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 박막 트랜지스터 제조 방법에 관한 것으로서, n형으로 도핑된 실리콘 기판으로서, 게이트 전극의 기능을 포함하는 기판 상에 절연막을 형성하는 단계, 상기 절연막 상에 활성층을 형성하는 단계, 상기 활성층 상에 소스 전극과 드레인 전극을 형성하는 단계 및 상기 기판, 절연막, 활성층, 소스 전극과 드레인 전극을 모두 포함하도록 패시베이션층을 형성하는 단계를 포함한다.
상기 패시베이션층을 형성하는 단계에서, PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 상기 패시베이션층을 형성할 수 있다.
상기 활성층을 형성하는 단계에서, In2O3(Indium-Gallium-Zinc oxide) 박막으로 상기 활성층을 형성할 수 있다.
본 발명의 박막 트랜지스터는 n형으로 도핑된 실리콘 기판으로서, 게이트 전극의 기능을 포함하는 기판, 상기 기판 상에 형성되는 절연막, 상기 절연막 상에 형성되는 활성층, 상기 활성층 상에 형성되는 소스 전극과 드레인 전극 및 상기 기판, 절연막, 활성층, 소스 전극과 드레인 전극을 모두 포함하도록 형성되는 패시베이션층을 포함한다.
상기 패시베이션층은 PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 형성될 수 있다.
상기 활성층은 In2O3(Indium-Gallium-Zinc oxide) 박막으로 형성될 수 있다.
본 발명에 의하면, 패시베이션층을 구비하는 박막 트랜지스터 및 그 제조 방법을 제안함으로써, 전기적 안정성이 우수하고, 부식에 강하고, 전기 부하에 강한 성능을 나타내는 박막 트랜지스터를 제조할 수 있는 효과가 있다.
또한, 본 발명에 의하면 채널층 내부에 산소 공공(oxygen vacancy)가 적절하게 존재하여 자유 전자의 농도를 변화 없이 유지함으로써, RMS(Root-mean square)를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 PTFE 패시베이션 층을 형성함으로써, 우수한 기밀성, 내화학성 및 유전 특성을 나타낼 수 있는 효과가 있다.
또한, 본 발명은 저비용, 단순한 공정 과정을 가진 용액 공정을 적용하고, 전기적, 환경적 안정성이 높은 산화물 트랜지스터를 제작할 수 있다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정을 순차적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 4는 PTFE 패시베이션층을 적용하지 않은 TFT와, PTFE 패시베이션층을 적용한 TFT의 전송 특성 곡선을 도시한 그래프이다.
도 5는 PTFE 패시베이션층을 적용하지 않은 TFT와, PTFE 패시베이션층을 적용한 TFT의 EDS(energy dispersive spectrometry) 분석을 진행한 결과를 도시한 그래프이다.
도 6은 PTFE 패시베이션층을 적용하지 않은 TFT와, PTFE 패시베이션층을 적용한 TFT의 일렉트리컬 리텐션 스테빌러티(electrical retention stability) 결과를 도시한 그래프이다.
도 7은 PTFE 패시베이션층을 구비한 TFT를 적용한 n-MOS 인버터에 대한 다이나믹 테스트를 진행한 결과를 도시한 그래프이다.
본 명세서에서 개시된 실시 예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 개시에서 제안하고자 하는 실시 예는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 당해 기술분야에서 통상의 지식을 가진 자에게 실시 예들의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시 예에 대해 구체적으로 설명하기로 한다.
본 명세서에서 사용되는 용어는 개시된 실시 예들의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 명세서의 상세한 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에서 사용되는 "부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 "부"들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 "부"들로 결합되거나 추가적인 구성요소들과 "부"들로 더 분리될 수 있다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정을 순차적으로 도시한 것이고, 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 것이다.
도 1 및 도 2를 참조하면, 본 발명의 박막 트랜지스터는 기판(10), 절연막(110), 활성층(120), 소스 전극(130), 드레인 전극(140), 패시베이션층(passivation layer)(150)을 포함한다.
본 발명의 일 실시예에서 박막 트랜지스터는 탑 컨택트 바텀 게이트(top-contact bottom-gate) 구조로 제작된다.
기판(10)은 n형으로 도핑된 실리콘 기판으로서, 게이트 전극의 기능을 포함한다. 본 발명의 일 실시예에서 기판(10)은 N형(N-type)으로 헤비하게(heavily) 도핑된(doped) 600 μm 두께의 실리콘(Si) 웨이퍼 기판으로 구현되며, 게이트 하부 전극으로 사용된다.
절연막(110)은 기판(10) 상에 형성된다. 본 발명의 일 실시예에서 절연막(110)은 기판 상에 SiO2를 성장시키는 방식으로 형성될 수 있다. 예를 들어, 퍼니스(furnace)에서 열 산화(thermal oxidation) 공정을 통해 100 nm의 SiO2를 성장시키는 방식으로 형성될 수 있다.
활성층(120)은 절연막(110) 상에 형성된다. 본 발명의 일 실시예에서 활성층(120)은 In2O3(Indium-Gallium-Zinc oxide) 박막으로 형성될 수 있다.
소스 전극(130)과 드레인 전극(140)은 활성층(120) 상에 형성된다.
패시베이션층(150)은 기판(10), 절연막(110), 활성층(120), 소스 전극(130)과 드레인 전극(140)을 모두 포함하도록 형성된다.
본 발명의 일 실시예에서 패시베이션층(150)은 PTFE(Polytetrafluoroethylene, 폴리테트라플루오로에틸렌) 용액을 스핀 코팅하는 방식으로 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 보여주는 흐름도이다.
도 3을 참조하면, 본 발명의 박막 트랜지스터 제조 방법은 n형으로 도핑된 실리콘 기판으로서, 게이트 전극의 기능을 포함하는 기판(10) 상에 절연막(110)을 형성하는 단계(S110), 절연막(110) 상에 활성층(120)을 형성하는 단계(S120), 활성층(120) 상에 소스 전극(130)과 드레인 전극(140)을 형성하는 단계(S130) 및 기판(10), 절연막(110), 활성층(120), 소스 전극(130)과 드레인 전극(140)을 모두 포함하도록 패시베이션층(150)을 형성하는 단계(S140)를 포함한다.
본 발명의 일 실시예에서 활성층(120)을 형성하는 단계(S120)에서, In2O3(Indium-Gallium-Zinc oxide) 박막으로 활성층(120)을 형성할 수 있다.
본 발명의 일 실시예에서 패시베이션층을 형성하는 단계(S140)에서, PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 패시베이션층(150)을 형성할 수 있다.
도 1은 제작한 산소 플라즈마 표면처리 기반의 In2O3 채널 층 기반의 TFT bottom-gate, top-contact 구조를 나타낸다. Heavily doped n-type Si wafer를 기판이자 gate contact을 위한 전극으로 사용하였다. 기판 위에 100 nm 두께의 SiO2 절연막 형성을 위해 열 산화(thermal oxidation) 공정을 진행하였다.
표면상의 유기물과 무기물의 불순물들을 제거하기 위해 H2SO4와 H2O2를 3:1 비율로 하여 60 ℃의 온도로 20분 동안 SPM(sulfuric acid hydrogen peroxide mixture) 솔루션 클리닝(solution cleaning)을 진행하였으며, 샘플을 탈이온수(deionized water)와 acetone, IPA(isopropyl alcohol) 솔루션(solution)에 담가 각각 20분 동안 울트라 소니케이션(ultra-sonication)을 마친 후, 진공 오븐(vacuum oven)에서 1시간 동안 건조시켰다. 이후 활성층(active layer)과의 접착률을 향상시키기 위해서, SiO2 기판에 황산을 이용한 피라냐 클리닝(piranha cleaning)을 진행한 후 28 mW 세기로 약 20분 동안 UV/O3 정밀 세정을 실시하였다.
SiO2 절연 층 위에 In2O3 채널층을 형성하기 위하여 스핀 코터(spin-coater)를 이용하여 스핀 코팅(spin-coating) 공정을 진행하였다. 용액 공정 기반의 In2O3 활성층(active layer)을 제작하기 위해서, 용질로 indium nitrate hydrate [In(NO3)3ㆍH2O, Aldrich, 99.999 %]와 용매로 water (Aldrich, ACS reagent)를 사용하였다. 스티어링(Stirring)이 가능한 핫 플레이트(hot plate)를 통해 약 2시간 동안 45 ℃에서 교반된 0.1 M의 In 용액을 약 30초 동안 3,000 rpm으로 스핀 코팅(spin coating)하여 약 20-30 nm의 In2O3 활성층(active layer)을 형성하였다. In2O3 활성층(active layer) 상에 잔존하는 용매를 증발시키기 위해서, 제작된 기판을 약 5분 동안 80 ℃에서 소프트 베이킹(soft baking)한 후, 이어서 약 2시간 동안 250 ℃에서 하드 베이킹(hard baking)을 실시하였다.
산소 플라즈마 표면처리를 진행한 후, DC 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 이용하여 채널 길이(channel length)(L) 200 μm, 폭(width)(W) 2,000 μm의 약 100 nm 두께의 Al 소스/드레인(source/drain) 전극을 증착하였다.
Perfluorocarbons과 perfluoro-polyether를 용매로 사용하였으며, fluoroacrylage가 용질로 사용되고, 용액은 용질 중량비를 각각 약 0.5, 1, 2 wt%에 따라서 제조하였으며, 마지막으로 스핀 코팅(spin-coating)을 약 3,000 rpm으로 약 30초 동안 수행하여, 각각 4개의 상이한 용질 중량비로 설정된 PTFE 패시베이션층(passivation layer)을 적용한 In2O3 TFT를 제작하였다.
도 4는 PTFE 패시베이션층을 적용하지 않은 TFT와, PTFE 패시베이션층을 적용한 TFT의 전송 특성 곡선을 도시한 그래프이다.
도 4에서 (a)는 PTFE 패시베이션 레이어(passivation layer)를 적용하지 않은 In2O3 TFT의 전송특성 곡선(transfer characteristic curve)이고, (b), (c), (d)는 PTFE 패시베이션 레이어(passivation layer)를 적용한 In2O3 TFT의 전송특성 곡선으로서, PTFE 패시베이션 레이어를 각각 약 (b) 0.5, (c) 1, (d) 2 wt%로 용질 중량비를 설정하여 적용한 In2O3 TFT의 전송 특성 곡선을 나타낸다.
도 4에서 그래프는 Vgs를 -20 ~ 30 V까지, 스텝 전압(step voltage)을 0.5 V씩 스윕(sweep)하여 인가했을 때의 Ids 값과, Vds를 30 V로 고정시켰을 때의 Vgs에 대한 Ids와 square root(Ids) 값을 나타낸다.
도 4를 참조하여 각각 다른 용질 중량비를 가진 PTFE 패시베이션 레이어를 적용한 In2O3 TFT를 비교하면, PTFE 패시베이션 처리를 하지 않은 In2O3 TFT 및 각각 약 0.5, 1 wt%의 PTFE 패시베이션을 처리한 In2O3 TFT는 전송 곡선(transfer curve)에서 선형 영역(linear region)과 포화 영역(saturation region)이 유사하다는 것을 확인할 수 있다. 그러나 PTFE 패시베이션을 처리한 In2O3 TFT의 square root(Ids) current level은 점차 상승하고 있으며, 곡선의 접선과 x축의 교차점은 0에 더욱 가까워지고 있다. 하지만 2 wt%의 PTFE 패시베이션 In2O3 TFT는 매끄러운 곡선 형태를 나타내고 있지 않기 때문에, 2 wt% 이상의 큰 용질 중량비는 TFT의 특성을 개선시키는 것이 아니라 오히려 악화시킨다고 판단된다.
PTFE 패시베이션 처리를 하지 않은 In2O3 TFT 및 각각 약 0.5, 1 wt%의 PTFE 패시베이션을 처리한 In2O3 TFT의 포화 상태에서의 전자 이동도(electron mobility)는 각각 약 1.91, 1.50, 2.52 cm2/Vs이었으며, 2 wt%의 PTFE 패시베이션을 처리한 In2O3 TFT는 0.02 cm2/Vs의 전자 이동도를 가짐으로써 매우 악화되었음을 확인할 수 있다. 또한 on/off current ratio는 각각 약 1.70 × 106, 7.60 × 106, 3.10 × 106이었으며, 문턱 전압(threshold voltage, Vth)은 각각 약 9.61, 2.08, 3.80 V, 그리고 문턱 전압 이하에서의 기울기(subthreshold swing, S/S)는 각각 약 0.74, 0.94, 0.56 V/dec로 측정되었다. 하지만 2 wt%의 PTFE 패시베이션 In2O3 TFT는 정상적인 TFT의 특성을 측정할 수 없었고, TFT의 특성을 악화시켰다.
도 5는 PTFE 패시베이션층을 적용하지 않은 TFT와, PTFE 패시베이션층을 적용한 TFT의 EDS(energy dispersive spectrometry) 분석을 진행한 결과를 도시한 그래프이다.
도 4는 (a) PTFE 패시베이션 레이어(passivation layer)를 적용하지 않은 In2O3 TFT와, PTFE 패시베이션 레이어(passivation layer)를 각각 약 (b) 0.5, (c) 1, (d) 2 wt%로 용질 중량비를 설정하여 적용한 In2O3 TFT에서, 각 PTFE 패시베이션 레이어(PTFE를 적용하지 않은 pristine In2O3 TFT 소자의 경우 In2O3 박막)에 대한 물성 분석을 수행하기 위해, EDS(energy dispersive spectrometry) 분석을 진행한 결과를 나타낸다.
각각의 물성 요소들은 자체적인 x-ray 특성 파장을 보유하며 특성 파장의 크기는 에너지 레벨 전환 중에 방출되는 특성 에너지 ΔE에 따라서 상이하다. EDS는 다양한 원소의 x-ray 광자 에너지 특성을 사용하여 성분 분석을 수행한다.
도 5에서 보는 바와 같이, 주로 검출된 원소를 통해서 In2O3 박막 및 PTFE 패시베이션 레이어는 탄소(C), 산소(O), 불소(F) 및 실리콘(Si)의 네 가지 요소로 구성되어 있음을 확인할 수 있다. PTFE 패시베이션 레이어를 적용하지 않은 In2O3 TFT의 In2O3 박막에는 C, F 원소가 거의 포함되어 있지 않으며, PTFE 용질 중량비가 높아질수록 패시베이션 레이어에 C, F 원소가 더욱 많이 검출되는 것을 확인할 수 있다.
PTFE 패시베이션 처리를 하지 않은 In2O3 TFT(In2O3 박막 측정) 및 각각 약 0.5, 1 wt%의 PTFE 패시베이션을 처리한 In2O3 TFT(PTFE 패시베이션 레이어 측정)에서 검출된 C 원소의 중량별 요소 함량(content of elements by weight)은 각각 약 0.05, 3.40, 4.23, 11.64 %이었다. 또한 F 원소의 중량별 요소 함량은 각각 약 0.02, 0.45, 0.53, 1.23 %로 수치상으로 보았을 때에도 PTFE 용질 중량비가 높아질수록 C, F 원소가 더욱 많이 검출되어지는 것을 확인할 수 있다.
도 6은 PTFE 패시베이션층을 적용하지 않은 TFT와, PTFE 패시베이션층을 적용한 TFT의 일렉트리컬 리텐션 스테빌러티(electrical retention stability) 결과를 도시한 그래프이다.
도 6 (a)은 PTFE 패시베이션 레이어(passivation layer)를 적용하지 않은 In2O3 TFT와 PTFE 패시베이션 레이어를 각각 약 0.5, 1 wt%로 용질 중량비를 설정하여 적용한 In2O3 TFT의 안정성을 비교하기 위하여, 약 1,000초 동안 Vgs와 Vds에 각각 30 V를 인가한 환경에서 측정한 Ids를 초기 전류 값인 Ids0으로 나눈 값을 통한 TFT의 일렉트리컬 리텐션 스테빌러티(electrical retention stability) 결과를 보여주고 있다.
도 6 (a)에서 0.5 wt%의 PTFE 패시베이션 레이어를 적용한 In2O3 TFT의 경우 전기적 안정성이 가장 안정적이며, Ids/Ids0 값도 0.5 이상으로 측정되었다. 따라서 0.5 wt%의 PTFE 용질 중량비가 전기적 안정성 측면에서 가장 적합하다는 것을 알 수 있다. 하지만 PTFE 패시베이션 레이어를 적용하지 않은 In2O3 TFT는 Ids/Ids0 값이 매우 떨어지는 것을 확인할 수 있으며, 이에 대해 PTFE 패시베이션 레이어를 적용할 경우에는 전기적 안정성이 개선되는 것을 확인할 수 있다.
도 6 (b)은 PTFE 패시베이션 레이어를 적용하지 않은 In2O3 TFT와 PTFE 패시베이션 레이어를 각각 약 0.5, 1 wt%로 용질 중량비를 설정하여 적용한 In2O3 TFT에 Vds로 10 V를 인가한 환경에서 Vgs= -20 ~ 30 V로, NBS(negative bias stress), PBS(positive bias stress) 스태빌러티(stability)를 측정한 결과에 대해서 도출된 Vth의 변화를 나타낸 곡선(curve)이다. 여기서 각각의 TFT는 0, 100, 200, 300, 400초마다 측정을 실시하였다.
도 6 (b)를 참조하면 PTFE 패시베이션 처리를 하지 않은 In2O3 TFT의 PBS에 따른 Vth 값은 0, 100, 200, 300, 400초에서 각각 약 0.64, 2.04, 2.64, 5 V이었으며, 시간이 지남에 따라서 큰 폭으로 Vth 값이 상승하였다. PTFE 패시베이션 레이어를 약 0.5 wt%로 용질 중량비를 설정하여 적용한 In2O3 TFT의 경우에 PBS에 따른 Vth 값은 0, 100, 200, 300, 400초에서 각각 약 0.34, 0.98, 1.2, 1.5 V이었고, 약 1 wt%의 PTFE 기반 In2O3 TFT는 각각 약 0.67, 1.4, 2.23, 3.1 V로 측정되었다.
그리고, PTFE 패시베이션 처리를 하지 않은 In2O3 TFT의 NBS에 따른 Vth 값은 0, 100, 200, 300, 400초에서 각각 약 -0.21, 0.66, 0.85, 1.61 V로 점차 0 V에서 멀어지는 것을 확인할 수 있다. 그리고, PTFE 패시베이션 레이어를 약 0.5 wt%로 용질 중량비를 설정하여 적용한 In2O3 TFT의 경우에 NBS에 따른 Vth 값은 0, 100, 200, 300, 400초에서 각각 약 -0.24, 0.74, 1.01, 1.09 V이었고, 약 1 wt%의 PTFE 기반 In2O3 TFT는 각각 약 -0.13, 0.36, 0.6, 0.89 V로 측정되었다.
이러한 결과를 통해서, PTFE 패시베이션 레이어의 용질 중량비가 약 0.5 wt%인 경우가 시간이 지남에 따라서 Vth의 자체적인 값도 가장 작으며 Vth 변화율도 작게 나타남으로써, 가장 전기적 스트레스에 보호 특성이 우수한 것을 확인하였다.
도 7은 PTFE 패시베이션층을 구비한 TFT를 적용한 n-MOS 인버터에 대한 다이나믹 테스트를 진행한 결과를 도시한 그래프이다.
도 7 (a)는 가장 좋은 성능을 보인, PTFE 패시베이션 레이어를 약 0.5 wt%로 용질 중량비를 설정하여 적용한 In2O3 TFT와 부하 저항을 연결해서 n-MOS 인버터를 제작한 후, high level voltage(Vdd)를 5 V로 인가하여 다이나믹 테스트(dynamic test)를 진행한 결과이다.
도 7 (a)에서 0 ~ 4초 동안 -10 ~ 10 V로 인가된 Vin 값에 따라서 출력된 Vout 값을 보았을 때, 적절하게 반전되어 출력됨으로써 인버터(inverter)로 활용이 가능한 것을 확인할 수 있다.
도 7 (b)는 Vdd를 각각 5, 10, 15, 20 V로 인가하여 측정한 스태틱 테스트(static test) 결과와 ΔVout/ΔVin으로 계산된 게인 곡선(gain curve)을 나타내며, 게인 곡선(gain curve)에서의 피크(peak)는 인버터의 트랜지션 포인트(transition point)를 보여주고 있다. 본 발명에서 제작한 인버터의 노이즈 마진(noise margin) 특성을 분석하기 위해서 Vdd로 20 V를 인가하였을 때의 곡선으로부터 논리값 '1'로 받아들여질 수 있는 입력 전압의 최곳값인 input high voltage는 인가한 Vdd 값과 유사하였으며, 입력 전압의 최솟값인 input low voltage는 output high voltage 값과 거의 동일하였다. 따라서 스태틱 테스트(static test)와 게인 곡선(gain curve) 측정 결과를 통해서 약 0.5 wt%의 PTFE 패시베이션 레이어를 적용하여 제작한 In2O3 TFT 기반의 인버터의 성능을 조금 더 보완한다면 논리 회로에 실제로 적용할 수 있을 것이라 판단된다.
이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
10 기판 110 절연막
120 활성층 130 소스 전극
140 드레인 전극 150 패시베이션층

Claims (6)

  1. n형으로 도핑된 실리콘 기판으로서, 게이트 전극의 기능을 포함하는 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 활성층을 형성하는 단계;
    상기 활성층 상에 소스 전극과 드레인 전극을 형성하는 단계; 및
    상기 기판, 절연막, 활성층, 소스 전극과 드레인 전극을 모두 포함하도록 패시베이션층을 형성하는 단계를 포함하고,
    상기 패시베이션층을 형성하는 단계에서, PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 상기 패시베이션층을 형성하되, Perfluorocarbons과 perfluoro-polyether를 용매로 사용하고, fluoroacrylage를 용질로 사용하고, 용질 중량비를 0.5 wt%로 설정하고, 스핀 코팅(spin-coating)을 3,000 rpm으로 30초 동안 수행하는 방식으로 상기 패시베이션층을 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 활성층을 형성하는 단계에서,
    In2O3(Indium-Gallium-Zinc oxide) 박막으로 상기 활성층을 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  4. n형으로 도핑된 실리콘 기판으로서, 게이트 전극의 기능을 포함하는 기판;
    상기 기판 상에 형성되는 절연막;
    상기 절연막 상에 형성되는 활성층;
    상기 활성층 상에 형성되는 소스 전극과 드레인 전극; 및
    상기 기판, 절연막, 활성층, 소스 전극과 드레인 전극을 모두 포함하도록 형성되는 패시베이션층을 포함하고,
    상기 패시베이션층은 PTFE(Polytetrafluoroethylene) 용액을 스핀 코팅하는 방식으로 형성하되, Perfluorocarbons과 perfluoro-polyether를 용매로 사용하고, fluoroacrylage를 용질로 사용하고, 용질 중량비를 0.5 wt%로 설정하고, 스핀 코팅(spin-coating)을 3,000 rpm으로 30초 동안 수행하는 방식으로 상기 패시베이션층을 형성하는 것을 특징으로 하는 박막 트랜지스터.
  5. 삭제
  6. 청구항 4에 있어서,
    상기 활성층은 In2O3(Indium-Gallium-Zinc oxide) 박막으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR20080073937A (ko) * 2007-02-07 2008-08-12 엘지전자 주식회사 박막 트랜지스터, 이를 포함하는 평판표시장치 및 그의제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101460489B1 (ko) * 2013-06-28 2014-11-11 국민대학교산학협력단 산소 플라즈마 처리 공정이 포함된 졸겔(sol-gel)법을 이용한 산화물 반도체층 방법 및 이에 의해 제조된 산화물 반도체층

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