KR102402480B1 - 투명 도전층 및 그 제조방법, 발광 다이오드 - Google Patents

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Abstract

투명 도전층 및 그 제조방법, 발광 다이오드를 제공하며, 상기 투명 도전층의 제조방법은 기재(100)를 제공하는 단계; 기재 상에 하부 투명 도전층(200) 및 상부 투명 도전층(201)을 순차적으로 형성하는 단계; 상부 투명 도전층 상에 패턴화된 마스크층(300)을 형성하는 단계; 에칭 공정에 의해, 상부 투명 도전층의 상부 표면으로부터 하부 투명 도전층의 하부 표면을 향한 방향으로, 복수의 구멍(202)을 에칭하여 형성하고, 하부 투명 도전층의 에칭 속도가 상부 투명 도전층의 에칭 속도보다 빠른 것에 의해, 구멍이 상부가 좁고 하부가 넓은 구조를 갖도록 하는 단계;를 포함한다.

Description

투명 도전층 및 그 제조방법, 발광 다이오드
본 발명은 반도체 기술분야에 관한 것으로, 보다 구체적으로 투명 도전층 및 그 제조방법, 발광 다이오드에 관한 것이다.
발광 다이오드(LED)는 수년에 걸쳐 개발되어 왔으며, III-V화합물은 현재 발광 다이오드의 제조에 사용되는 반도체 재료이며, 그 중에서 질화갈륨계 및 알루미늄갈륨인듐인계 재료가 가장 일반적이다.
현재, 질화갈륨계 발광 다이오드(LED) 구조에서, 수평형 LED를 예로 들면, 산화인듐주석(ITO)은 기능성 재료로서, 한편으로, 전류 확산을 향상시키는 기능을 수행하여, 양자 우물의 측면 유효 발광 면적을 증가시키고, 다른 한편으로, 청색 광자의 창 층(Window Layer)으로서 반드시 흡수율이 작고 투과율이 커야 한다. ITO는 넓은 밴드 갭(3.6~3.9eV)을 가지므로, 청색광에 아주 좋은 창 재료이므로, 청색광에 대한 흡수율은 거의 무시할 수 있고, 발광을 제한하는 주요 요인은 ITO의 투과율이다. 고온 산소 분위기에서 소둔하면, 가시광선에 대한 ITO투과율은 80% 이상에 도달할 수 있고, 대부분의 광자가 칩 외부로 투과될 수 있다. 다만, ITO 굴절률(1.8~2.1)과 에폭시 수지(1.5~1.55)의 차이로 인해, ITO와 에폭시 수지 계면에 큰 각도로 입사되는 빛은 전반사되며, 대부분의 광 손실은 2차 전반사 및 여러 번의 내부 전반사로 인한 열 손실에서 발생하고, 도 1에 도시된 바와 같이, 2차 전반사가 가장 쉽게 발생할 수 있는 2개의 광 경로는, ITO 표면을 향한 각도의 광자(경로 a) 및 ITO 측면을 향한 각도의 광자(경로 b)를 포함하고, 각도가 클 때, 상기 2개 경로의 빛은 2차 이상의 전반사가 매우 쉽게 발생하여, 결국 LED 칩 내에서 손실된다. 수평형 LED구조에서, 양자 우물에서 방출된 대부분의 광자는 칩의 정면을 향하게 되고, 또한 일부 광선은 기판에서 정면으로 반사되어 방출되고, 도 1에서 2개의 광선 a, b는 직접 방출된 광선을 포함할 뿐만 아니라 기판에서 반사된 광선도 포함한다. 또한, 출광면에서, ITO는 양자 우물의 유효 발광 면적의 거의 대부분을 차지하고, 패턴 설계로 인해, ITO는 많은 측면을 가지므로, 이 부분의 광선의 추출은 외부 양자 효율에 큰 영향을 미친다.
광 투과율을 높이기 위해, 현재 일반적인 공정들은 ITO 표면 조면화(도 2 참조)를 포함하여, 원래 평평한 표면을 불규칙한 거친 표면으로 바꾸어, 빛의 방출 면적을 증가시키고, 표면에 도달하는 빛의 입사 각도를 변화시킨다. 그러나, 표면 조면화는 제어가 쉽지 않고, 조화액은 ITO 자체의 일함수를 감소시키고, 옴 접촉을 더욱 악화시킬 수 있어, 안정적인 생산에 유리하지 않다.
상기 문제점을 해결하기 위해, 본 발명은 투명 도전층 및 그 제조방법, 발광 다이오드를 제공하는 것을 목적으로 한다.
본 발명의 제1 측면에 따르면, 하부 투명 도전층 및 상부 투명 도전층을 포함하는 투명 도전층은, 상기 상부 투명 도전층의 상부 표면으로부터 하부 투명 도전층의 하부 표면을 향한 방향으로, 복수의 구멍을 형성하고, 상기 구멍은 상부가 좁고 하부가 넓은 구조를 갖는 것을 특징으로 한다.
추가적으로, 상기 구멍은 주기적으로 배열된다.
추가적으로, 상기 구멍의 크기는 나노 크기이다.
추가적으로, 상기 투명 도전층의 종단면은 역 사다리꼴 구조이다.
추가적으로, 상기 상부 투명 도전층의 두께는 상기 하부 투명 도전층의 두께보다 크다.
추가적으로, 상기 하부 투명 도전층은 산화인듐주석(ITO) 또는 산화아연(ZnO) 또는 산화카드뮴주석(CTO) 또는 산화인듐(InO) 또는 인듐(In)이 도핑된 산화아연(ZnO) 또는 알루미늄(Al)이 도핑된 산화아연(ZnO) 또는 갈륨(Ga)이 도핑된 산화아연(ZnO) 또는 상기의 임의의 조합 중 하나이다.
추가적으로, 상기 상부 투명 도전층은 산화인듐주석(ITO) 또는 산화아연(ZnO) 또는 산화카드뮴주석(CTO) 또는 산화인듐(InO) 또는 인듐(In)이 도핑된 산화아연(ZnO) 또는 알루미늄(Al)이 도핑된 산화아연(ZnO) 또는 갈륨(Ga)이 도핑된 산화아연(ZnO) 또는 상기의 임의의 조합 중 하나이다.
본 발명의 제2 측면에 따르면, 투명 도전층의 제조방법은,
(1) 기재를 제공하는 단계;
(2) 상기 기재 상에 하부 투명 도전층 및 상부 투명 도전층을 순차적으로 형성하는 단계;
(3) 상기 상부 투명 도전층 상에 패턴화된 마스크층을 형성하는 단계;
(4) 에칭 공정에 의해, 상기 상부 투명 도전층의 상부 표면으로부터 하부 투명 도전층의 하부 표면을 향한 방향으로, 복수의 구멍을 에칭하여 형성하고, 하부 투명 도전층의 에칭 속도가 상부 투명 도전층의 에칭 속도보다 빠른 것에 의해, 구멍이 상부가 좁고 하부가 넓은 구조를 갖도록 하는 단계;를 포함한다.
추가적으로, 상기 기재는 기판 또는 에피텍셜 적층 또는 상기의 임의의 조합 중 하나를 포함한다.
추가적으로, 상기 투명 도전층을 형성하는 공정은 증착 공정 또는 스퍼터링 공정 또는 상술한 공정의 조합이다.
추가적으로, 상기 에칭 공정은 건식 공정 또는 습식 공정 또는 상술한 공정의 조합이다.
추가적으로, 상기 마스크층은 단일 층 또는 다층 구조이다.
추가적으로, 상기 단계(2) 이후, 상기 하부 투명 도전층 및 상부 투명 도전층에 대해 1회 소둔 열처리를 진행한다.
추가적으로, 상기 단계(4) 이후, 상기 하부 투명 도전층 및 상부 투명 도전층에 대해 1회 소둔 열처리를 진행한다.
추가적으로, 상기 구멍은 주기적으로 배열된다.
추가적으로, 상기 구멍의 크기는 나노 크기이다.
추가적으로, 상기 투명 도전층의 종단면은 역 사다리꼴 구조이다.
추가적으로, 상기 상부 투명 도전층의 두께는 상기 하부 투명 도전층의 두께보다 크다.
추가적으로, 상기 하부 투명 도전층은 산화인듐(ITO) 또는 산화아연(ZnO) 또는 산화카드뮴주석(CTO) 또는 산화인듐(InO) 또는 인듐(In)이 도핑된 산화아연(ZnO) 또는 알루미늄(Al)이 도핑된 산화아연(ZnO) 또는 갈륨(Ga)이 도핑된 산화아연(ZnO) 또는 상기의 임의의 조합 중 하나이다.
추가적으로, 상기 상부 투명 도전층은 산화인듐(ITO) 또는 산화아연(ZnO) 산화카드뮴주석(CTO) 또는 산화인듐(InO) 또는 인듐(In)이 도핑된 산화아연(ZnO) 또는 알루미늄(Al)이 도핑된 산화아연(ZnO) 또는 갈륨(Ga)이 도핑된 산화아연(ZnO) 또는 상기의 임의의 조합 중 하나이다.
본 발명의 제3 측면에 따르면, 발광 다이오드는 아래에서 위로 순차적으로, 기판; 반도체 재료층이 적층되어 이루어지며, 기판 상에 형성되는 발광 에피텍셜층; 상기 에피텍셜층 상에 형성되는 투명 도전층;을 포함하는 발광 다이오드에 있어서, 상기 투명 도전층은 하부 투명 도전층 및 상부 투명 도전층을 포함하고, 상기 상부 투명 도전층의 상부 표면으로부터 하부 투명 도전층의 하부 표면을 향한 방향으로, 복수의 구멍이 형성되고, 상기 구멍은 상단이 좁고 하단이 넓은 구조를 갖는 것을 특징으로 한다.
종래 기술과 비교하면, 본 발명의 혁신점은 주로 상이한 마스크층 또는 투명 도전층 재료의 에칭 속도를 이용하여, 건식 또는 습식 에칭 공정 조건에서, 투명 도전층이 역 피라미드형 또는 역 사다리꼴이 되게 하는 것으로, 공정 방법이 간단하고, 포토 리소그래피 공정과 같은 공정을 이용하여 투명 도전층에 구멍 구조를 형성하여, 투명 도전층이 복수의 역 피라미드 형상의 측면을 갖도록 함으로써, 광 추출 효율을 크게 향상시켰다.
도면은 본 발명에 대한 추가적인 이해를 제공하기 위해 사용되며, 설명서의 일부분을 구성하고, 본 발명의 실시예와 함께 본 발명을 설명하기 위해 사용될 뿐, 본 발명을 제한하지 않는다. 또한, 도면의 데이터는 설명을 요약한 것이며, 실제 비율대로 그려지지 않았다.
도 1은 일반적인 발광 다이오드의 ITO 구조 내부에서 2차 전반사가 발생하는 광자 경로의 개략도이다.
도 2는 종래의 개선된 발광 다이오드의 ITO 구조 내부에서 2차 전반사가 발생하는 광자 경로의 개략도이다.
도 3은 본 발명의 실시예 1에 따른 투명 도전층을 가진 발광 다이오드 칩의 공정 개략도이다.
도 4 내지 도 9는 본 발명의 실시예 1에 따른, 투명 도전층을 가진 발광 다이오드 칩을 제조하는 공정 단계 도면이고, 도 7은 도 6의 평면도이다.
도 10은 본 발명의 실시예 2에 따른 투명 도전층을 가진 발광 다이오드 칩이다.
이하에서는 개략도를 결합하여 본 발명을 보다 상세하게 설명할 것이며, 본 발명의 바람직한 실시예를 보여줬고, 당업자라면 이하에서 설명되는 본 발명을 수정하여도, 본 발명의 유익한 효과를 실현할 수 있음을 이해해야 할 것이다. 따라서, 이하의 설명은 당업자에게 널리 알리기 위한 것이지, 본 발명을 제한하기 위한 것이 아님을 이해해야 한다.
이하에서는 상기 투명 도전층 및 그 제조방법, LED 구조의 실시예를 예로 들어 본 발명의 내용을 명확하게 설명할 것이고, 명백한 것은, 본 발명의 내용은 이하 실시예에 의해 제한되는 것은 아니며, 당업자의 통상적인 기술수단을 통해 얻은 기타 개선도 본 발명의 사상 범위 내에 포함되어야 한다.
실시예 1
이하, 도 9를 참조하면, 본 발명의 실시예의 LED구조의 구조 단면도이고, 아래에서 위로 순차적으로, 기재(100), 하부 투명 도전층(200) 및 상부 투명 도전층(201)을 포함하고 금속 전극층은 도시되지 않았고, 상부 투명 도전층(201)의 상부 표면으로부터 하부 투명 도전층(200)의 하부 표면을 향한 방향으로, 복수의 나노 크기의 구멍(202)을 형성하고, 구멍은 상부가 좁고 하부가 넓은 구조를 가지며 주기적으로 배열되고, 투명 도전층의 종단면은 역 사다리꼴 구조이다.
구체적으로, 기재는 기판 또는 에피텍셜 적층 또는 상기의 임의의 조합 중 하나를 포함할 수 있고, 본 실시예에서, 기재는 기판 및 발광 에피텍셜층을 사용하고, 기판은 사파이어 기판, 탄화 규소 기판, 규소 기판, 질화갈륨 기판 및 산화아연 기판으로 이루어진 군으로부터 선택될 수 있고, 발광 에피텍셜층은 기판 상에 증착되고, 에피텍셜층의 재료는 질화갈륨계 재료, 인화갈륨계 재료, 질화갈륨인(GaNP)계 재료 또는 산화아연계 재료를 포함할 수 있다. 본 실시예에서, 발광 에피텍셜층은 질화갈륨계 재료이고, 에피텍셜층은 아래에서 위로 순차적으로 적층 설치되는 제1 제한층, 발광층 및 제2 제한층을 포함하고, 제1 제한층은 N형 질화갈륨(GaN)층 구조이고, 발광층은 질화알루미늄갈륨(AlGaN) 다중 양자 우물 활성층이고, 제2 제한층은 P형 AlGaN층이다. 본 실시예에서의 에피텍셜층 구조는 버퍼층-N형 GaN층 구조-AlGaN 다중 양자 우물 활성층-P형 AlGaN층에 한정되지 않고, 발광을 여기할 수 있는 기타 에피텍셜층 구조일 수 있고, 예컨대 N형 GaN층- (InGaN) /GaN다중 양자 우물 활성층-P형 GaN층도 본 발명의 사상 범위 내에 속한다.
하부 투명 도전층(200)은, 에피텍셜 적층 상에 50~200Å의 두께로 형성된다. 하부 투명 도전층은 산화인듐주석(ITO) 또는 산화아연(ZnO) 또는 산화카드뮴주석(CTO) 또는 산화인듐(InO) 또는 인듐(In)이 도핑된 산화아연(ZnO) 또는 알루미늄(Al)이 도핑된 산화아연(ZnO) 또는 갈륨(Ga)이 도핑된 산화아연(ZnO) 또는 상기의 임의의 조합 중 하나를 선택할 수 있고, 본 실시예는 산화아연(ZnO)인 것이 바람직하다.
상부 투명 도전층(201)은 하부 투명 도전층(200) 상에 형성되고, 두께는 하부 투명 도전층보다 크고, 바람직하게는 400~2000Å이다. 하부 투명 도전층은 산화인듐주석(ITO) 또는 산화아연(ZnO) 또는 산화카드뮴주석(CTO) 또는 산화인듐(InO) 또는 인듐(In)이 도핑된 산화아연(ZnO) 또는 알루미늄(Al)이 도핑된 산화아연(ZnO) 또는 갈륨(Ga)이 도핑된 산화아연(ZnO) 또는 상기의 임의의 조합 중 하나를 선택할 수 있고, 본 실시예에서는 산화인듐주석(ITO)인 것이 바람직하다.
이하에서는 본 실시예의 투명 도전층을 가진 발광 다이오드 칩의 제조방법을 설명한다. 도 3을 참고하면, 본 발명의 실시예에 따른 투명 도전층을 가진 발광 다이오드의 제조방법의 흐름도이다.
먼저, 기판을 제공하고, 기판 상에 에피텍셜 적층을 성장시켜, 기재(100)로 사용하는 단계(S11)를 진행한다. 도 4에 도시된 바와 같이, 기판을 제공하며, 금속유기화합물 화학기상증착(MOCVD)으로 기판의 표면 상에 에피텍셜 적층을 성장시킨다. 에피텍셜 적층은 아래에서 위로 순차적으로 적층 설치되는 제1 제한층, 발광층 및 제2 제한층을 포함한다.
다음, 에피텍셜 적층 상에 하부 투명 도전층(200) 및 상부 투명 도전층(201)을 순차적으로 형성하는 단계(S12)를 진행한다. 도 5에 도시된 바와 같이, 먼저 마스네트론 스퍼터링을 사용하여 ZnO를 스퍼터링 증착하여, 하부 투명 재질층(200)으로 사용하고, 두께는 50~20Å이고, 하부 투명 재질층은 ZnO 및 GZO(GaZnO), AZO(AlnO), IZO(InZnO), IGZO(InGaZnO) 등과 같은 ZnO의 도핑 재료를 선택할 수도 있고, 이후 마스네트론 스퍼터링을 이용하여 ITO를 스퍼터링 증착하여, 상부 투명 도전층(201)으로 사용하고, 두께는 400~2000Å이다. 스퍼터링 후, 투명 도전층에 대해 1회 소둔 열처리를 진행하고, 공정조건은 500~650℃의 고정 온도에서 3~5분 동안 온도를 유지하고, 온도 유지 과정에서 15~30sccm의 산소 유입량을 유지하는 것이다. 설명드릴 것은, 투명 도전층을 형성하는 방법은 마스네트론 스퍼터링 증착 이외에도, 진공 증착 또는 전자빔 증착 또는 무선 주파수(RF) 또는 플라즈마 화학기상증착법(PECVD) 등을 선택할 수도 있다.
계속하여, 상부 투명 도전층(201) 상에 패턴화된 마스크층(300)을 형성하는 단계(S13)를 진행한다. 도 6 및 도 7에 도시된 바와 같이, 먼저 상부 투명 도전층(201) 상에 마스크층을 코팅하고, 재질은 포토레지스트 또는 유전체층 등을 선택할 수 있고, 이후 마스크 에칭 공정에 의해 마스크층을 패턴화하여, 마스크층 갭(301)을 형성하고, 상기 갭의 스케일은 나노 크기이며, 주기적으로 배열된다.
이후, 에칭 공정에 의해, 상부 투명 도전층(201)의 상부 표면으로부터 하부 투명 도전층(200)의 하부 표면을 향한 방향으로, 복수의 구멍(202)을 에칭하여 형성하는 단계(S14)를 진행한다. 도 8에 도시된 바와 같이, 단계(S13)에 의해 제조된 나노 갭을 갖는 마스크층은 건식 또는 습식 에칭 공정을 거쳐, 투명 도전층의 종단면이 역 사다리꼴 구조를 갖도록 한다. 본 실시예에서는 습식 에칭 공정이 바람직하고, 농도가 5~10%인 묽은 황산 또는 묽은 염산 또는 기타 저농도 산성 용액을 선택하고, 에칭 시간은 1~5분이고, ZnO재료는 ITO보다 빠른 에칭 속도를 가지므로, 하부 투명 재질층이 먼저 측면 방향으로 에칭되어, ITO 재질층의 가장자리의 저부에 빈 영역이 형성되고, 에칭이 진행됨에 따라, 역 사다리꼴의 나노 구멍 투명 도전층이 형성될 때까지 ITO 재질층의 상부 측면 및 노출된 ITO 하부 표면이 동시에 에칭된다.
마지막으로, 도 9에 도시된 바와 같이, 패턴화된 마스크층을 제거한 후, 투명 도전층 상에 금속 전극층(미도시)을 제조하는 단계(S15)를 진행한다. 도 1에서의 경로 a 및 b와 비교하면 알 수 있듯이, 원래 2차 전반사가 발생하는 광자는, 도 9에서 작은 입사각으로 ITO투명 도전층의 표면과 측면에 입사되므로, 광 방출에 더 유리하고, 형성된 구멍(202)은 복수의 피라미드형의 경사진 측면을 가지므로, 광 추출이 현저히 개선된다.
결론적으로, 본 실시예는 먼저 마그네트론 스퍼터링에 의해 다양한 재료의 투명 도전층을 형성하고, 하부 층은 얇은 ZnO계 재료이고, 상부 층은 ITO계 재료이고, 1회 소둔을 통해 옴 접촉을 형성하도록 하고, 이후 포토리소그래피를 이용하여 ITO 표면에 구멍 패턴을 형성한다. 동일한 산성 에칭 용액에서, ZnO은 ITO에 비해 빠른 에칭 속도를 가지므로, 하부 층의 재료가 먼저 에칭되어, 최종적으로 투명 도전층은 역 피라미드 형상을 갖게 된다. 구멍의 도입은 투명 도전층이 복수의 경사진 측면을 갖도록 하여, 광 추출에 현저한 효과를 가져온다.
실시예 2
도 10을 참고하면, 실시예 1과의 차이점은, 실시예 1의 마스크층은 단일 층 구조이지만, 본 실시예의 패턴화된 마스크층(300)은 다층 복합 구조로 제조되고, 측면 형상은 역 사다리꼴 구조이고, 제조 공정은, 마스크층의 하부 층에 에칭 속도가 빠른 SiN층을 형성하고, 상부 층에 에칭 속도가 느린 SiO2층을 피복시키고, BOE용액을 이용하여 역 사다리꼴 구조의 마스크층을 형성하는 것이다. 이러한 방식으로 건식 에칭 공정을 결합하여, 마스크층의 아래에 위치한 투명 도전층을 에칭하여, 역 사다리꼴 나노 구멍 투명 도전층을 갖는 발광 다이오드 칩을 형성한다.
실시예 3
실시예 1과의 차이점은, 실시예 1의 하부 투명 도전층과 상부 투명 도전층의 재료가 상이하고, 본 실시예의 하부 투명 도전층과 상부 투명 도전층의 재료는 모두 산화인듐주석(ITO)을 사용하나, In:Sn의 비율이 상이하고, 구체적으로, 하부 층은 In비율이 높은 ITO재료(예: In:Sn=95:5)를 사용하고, 상부 층은 일반적인 In비율이 낮은 ITO타겟 재료(예: In:Sn=90:10)를 사용하는 것이며, In 함량이 더 많은 ITO의 에칭 속도가 더 빠르므로, 경사진 측면을 갖는 투명 도전층의 형성에 유리하다.
설명드릴 것은, 상술한 실시예 1에서는 단계(S12) 완료 후 1회 열 소둔 처리를 진행하는 것을 보여줬으나, 단계(S13) 또는 단계(S14) 또는 단계(S15) 완료 후, 1회 열 소둔 처리를 더 진행할 수도 있다.
상술한 실시예에서 보여준 구멍 구조는 복수 개이지만, 구멍의 수는 필요에 따라 하나 이상 제조할 수 있고, 구멍이 하나인 경우, 투명 도전층 내부에 삽입될 수 있고, 투명 도전의 주변에 둘러싸일 수도 있음을 알아야 한다.
하부 투명 도전층 및 상부 투명 도전층은 상이한 도금 장치를 이용하여, 상이한 도금 공정에 의해 제조될 수 있고, 동일한 도금 공정에 의해 제조될 수도 있고, 예를 들면 다중 타겟 재료 마그네트론 스퍼터링 시스템을 사용하고, 상이한 타겟 재료를 사용하여, 동일한 기계에서 ITO 및 ZnO 또는 이의 도핑 재료의 적층을 제조하고, 또한 1회 고온 소둔을 통해 옴 접촉을 형성한다.
동일한 저농도 산성 에칭 용액에서, 투명 도전층의 에칭 속도 관계는 다음과 같다: 산화카드뮴주석(CTO) 및 산화아연(ZnO) 및 이의 도핑 화합물은 모두 에칭 속도가 빠르고, 그 다음으로 산화인듐주석(ITO)이고, 산화인듐(InO)의 에칭 속도가 가장 느리다. 따라서, 필요에 따라 상이한 경사각을 가진 투명 도전층 적층 구조를 얻을 수 있고, 에칭 속도가 다른 투명 도전층 재료를 선택할 수 있다.
자명한 것은, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고, 본 발명에 대해 다양한 수정 및 변형을 진행할 수 있다. 본 발명의 이러한 수정 및 변형은 본 발명의 청구범위 및 이의 동등한 기술 범위 내에 속하는 경우, 본 발명도 이러한 수정 및 변형을 포함하도록 의도된다.
100: 기재
200: 하부 투명 도전층
201: 상부 투명 도전층
202: 구멍
300: 패턴화된 마스크층
301: 마스크층 갭

Claims (12)

  1. 기재 및 투명 도전층을 포함하는 발광 다이오드에 있어서,
    상기 투명 도전층은, 상기 기재 상에 형성되는 하부 투명 도전층 및 상기 하부 투명 도전층 상에 형성되는 상부 투명 도전층을 포함하고,
    상기 상부 투명 도전층의 상부 표면으로부터 하부 투명 도전층의 하부 표면을 향한 방향으로, 복수의 구멍을 형성하고, 상기 구멍은 상부가 좁고 하부가 넓은 구조를 갖고, 상기 하부 투명 도전층의 에칭 속도가 상기 상부 투명 도전층의 에칭 속도보다 빠른 것을 특징으로 하는 발광 다이오드.
  2. 제1항에 있어서,
    상기 구멍은 주기적으로 배열되는 것을 특징으로 하는 발광 다이오드.
  3. 제1항에 있어서,
    상기 투명 도전층의 종단면은 역 사다리꼴 구조인 것을 특징으로 하는 발광 다이오드.
  4. 제1항에 있어서,
    상기 하부 투명 도전층은 산화인듐주석(ITO), 산화아연(ZnO), 산화카드뮴주석(CTO), 산화인듐(InO), 인듐(In)이 도핑된 산화아연(ZnO), 알루미늄(Al)이 도핑된 산화아연(ZnO), 및 갈륨(Ga)이 도핑된 산화아연(ZnO) 중 적어도 하나이고,
    상기 상부 투명 도전층은 산화인듐주석(ITO), 산화아연(ZnO), 산화카드뮴주석(CTO), 산화인듐(InO), 인듐(In)이 도핑된 산화아연(ZnO), 알루미늄(Al)이 도핑된 산화아연(ZnO), 및 갈륨(Ga)이 도핑된 산화아연(ZnO) 중 적어도 하나인 것을 특징으로 하는 발광 다이오드.
  5. (1)기재를 제공하는 단계;
    (2)상기 기재 상에 하부 투명 도전층 및 상부 투명 도전층을 순차적으로 형성하는 단계;
    (3)상기 상부 투명 도전층 상에 패턴화된 마스크층을 형성하는 단계;
    (4)에칭 공정에 의해, 상기 상부 투명 도전층의 상부 표면으로부터 하부 투명 도전층의 하부 표면을 향한 방향으로, 복수의 구멍을 에칭하여 형성하고, 하부 투명 도전층의 에칭 속도가 상부 투명 도전층의 에칭 속도보다 빠른 것에 의해, 구멍이 상부가 좁고 하부가 넓은 구조를 갖도록 하는 단계;를 포함하는 것을 특징으로 하는, 투명 도전층의 제조방법.
  6. 제5항에 있어서,
    상기 기재는 기판 및 에피텍셜 적층 중 적어도 하나를 포함하는 것을 특징으로 하는, 투명 도전층의 제조방법.
  7. 제5항에 있어서,
    상기 투명 도전층을 형성하는 공정은 증착 공정 및 스퍼터링 공정 중 적어도 하나인 것을 특징으로 하는, 투명 도전층의 제조방법.
  8. 제5항에 있어서,
    상기 에칭 공정은 건식 및 습식 공정 중 적어도 하나인 것을 특징으로 하는, 투명 도전층의 제조방법.
  9. 제5항에 있어서,
    상기 마스크층은 단일 층 또는 다층 구조인 것을 특징으로 하는, 투명 도전층의 제조방법.
  10. 제5항에 있어서,
    상기 하부 투명 도전층은 산화인듐주석(ITO), 산화아연(ZnO), 산화카드뮴주석(CTO), 산화인듐(InO), 인듐(In)이 도핑된 산화아연(ZnO), 알루미늄(Al)이 도핑된 산화아연(ZnO), 및 갈륨(Ga)이 도핑된 산화아연(ZnO) 중 적어도 하나이고,
    상기 상부 투명 도전층은 산화인듐주석(ITO), 산화아연(ZnO), 산화카드뮴주석(CTO), 산화인듐(InO), 인듐(In)이 도핑된 산화아연(ZnO), 알루미늄(Al)이 도핑된 산화아연(ZnO), 및 갈륨(Ga)이 도핑된 산화아연(ZnO) 중 적어도 하나인 것을 특징으로 하는, 투명 도전층의 제조방법.
  11. 삭제
  12. 삭제
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