KR102400444B1 - 결합된 도전성 연결 어셈블리를 이용한 패키지된 반도체 장치를 형성하는 방법 및 구조 - Google Patents

결합된 도전성 연결 어셈블리를 이용한 패키지된 반도체 장치를 형성하는 방법 및 구조 Download PDF

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Abstract

패키지된 반도체 장치를 형성하는 방법은 제1도전성 프레임 구조를 제공하는 단계를 포함한다. 상기 방법은 제1서브-어셈블리를 제공하기 위해 제2도전성 프레임 구조를 제1도전성 프레임 구조에 결합시키는 단계를 포함하되, 제2도전성 프레임 구조는 다수의 상호 연결된 도전성 접속 구조들을 포함한다. 상기 방법은 인캡슐레이션된 서브-어셈블리를 제공하기 위해 인캡슐레이션층으로 제1서브-어셈블리를 인캡슐레이션하는 단계를 포함한다. 상기 방법은 인캡슐레이션된 서브-어셈블리의 측부 표면들 상에 위치된 다수의 도전성 플랭크 표면들을 형성하기 위해 제1도전성 프레임 구조의 연결된 도전성 부분들을 제거하는 단계를 포함한다. 상기 방법은 도전성 플랭크 표면들 상에 도전층을 형성하는 단계를 포함한다. 상기 방법은 각각 도전층에 의해 덮인 도전성 플랭크 표면들의 부분들을 갖는 패키비된 반도체 장치들을 제공하기 위해 인캡슐레이션된 서브-어셈블리를 분리하는 단계를 포함한다.

Description

결합된 도전성 연결 어셈블리를 이용한 패키지된 반도체 장치를 형성하는 방법 및 구조{METHOD OF FORMING A PACKAGED SEMICONDUCTOR DEVICE USING GANGED CONDUCTIVE CONNECTIVE ASSEMBLY AND STRUCTURE}
본 발명은, 일반적으로, 전자 장치에 관한 것으로서, 더욱 상세하게는, 반도체 패키지들, 그 구조들 및 반도체 패키지들을 형성하는 방법들에 관한 것이다.
과거에, 패키지된 전력 반도체 장치들은 도전성 리드 프레임들의 노출된 부분들에 도전성 재료들을 증착시키기 위해 다양한 제조 기술들을 이용했다. 개별 전계 효과 트랜지스터(FET) 반도체 장치들 또는 다이오드 반도체 장치들과 같은 개별 전력 반도체 장치에서, 제조업체들은 다이 어태치 패드들의 어레이, 이들 각각에 인접하여 위치되지만 분리되어 있는 다수의 리드들을 일반적으로 포함하는 매트릭스 리드 프레임들을 이용해 왔다. 반도체 다이는 다이 어태치 패드들에 부착되고 와이어 본드 상호 연결 구조들 또는 클립들과 같은 개별, 독립, 또는 분리된 연결 구조들을 사용하여 리드들에 전기적으로 연결되었다. 이러한 서브-어셈블리는 이후 각 반도체 다이를 위해 몰딩된 패키지 몸체들을 제공하도록 인캡슐레이션되었다. 이어서, 인캡슐레이션된 서브-어셈블리는 도금 장치에 위치되고 도금 재료가 도전성 리드 프레임들의 노출된 표면들 상으로 도금되었다. 전기 도금 공정 동안, 전류는 도전성 리드를 통과하는데, 이는 도전성 리드프레임의 노출된 표면들 상에 얇은 일관된 금속 코팅층을 형성하도록 용존 금속 양이온들을 감소시킨다.
이러한 과거의 접근법에 대한 하나의 문제점은, 전류가 도전성 리드 프레임 전체를 통과하기 위해서, 리드 프레임의 인접 섹션들로부터의 어떤 리드들이 함께 결합되어야 한다는 것이다. 전기 도금 공정 후에, 개별적으로 패키지된 반도체 장치들이 소우 공정(saw process)을 사용하여 분리된다. 소우 공정은 결합된 리드들을 분리하고 이에 따라 전기 도금된 재료가 존재하지 않는 리드 표면들 또는 플랭크 표면들을 제공한다. 이로 인해 불필요하게 노출된 리드 프레임 재료가 남는데, 이는 일반적으로 구리이다. 노출된 구리는 솔더에 젖지 않으며, 이는 약한 솔더 조인트들을 생성하고 조립된 전자 부품들의 신뢰성에 악영향을 미친다.
이 문제를 해결하기 위해, 제조업체들은 연결된 리드들에 구멍들을 뚫거나, 연결된 리드들에서 하프 에칭된 영역들을 만들거나, 또는 연결된 리드들에서 측부 그루브들을 이용하여 도금된 재료의 측부 표면 또는 플랭크 표면 커버리지를 제공한다. 이들 접근법들이 이들 측부 또는 플랭크 표면들을 위해 대략 20 % 내지 60 %의 젖음성 표면 커버리지를 갖는 리드 표면들을 생성하였지만, 이러한 접근법들은 최대 100 % 커버리지를 제공 할 수 없으므로, 여전히 열등한 솔더 조인트들을 생성한다. 또한 이러한 접근법들은 100 % 젖음성 플랭크 커버리지를 필요로하는 엄격한 자동차 사양들을 충족하는 데 필요한 만큼 어셈블리 보드 레벨에서 충분한 솔더 조인트 보호 기능을 제공하지 못했다.
따라서, 리드 프레임의 측부 또는 플랭크 표면들에 대한 젖음 가능한 표면 커버리지를 향상시키는 패키지된 반도체 장치를 제공하는 방법 및 구조를 갖는 것이 바람직하다. 또한, 제조 흐름들에 용이하게 통합되고, 비용 효율적인 구조 및 방법이 바람직할 수 있다.
본 설명은, 다른 특징들 중에서도, 함께 결합된 다수(즉, 적어도 2 개)의 도전성 연결 구조들을 갖는 도전성 프레임 구조를 사용하여 패키지된 반도체를 제조하는 방법을 포함한다. 결합된 도전성 연결 구조는 노출된 도전성 플랭크 표면을 갖는 다른 도전성 프레임 구조 상의 도전성 부품들에 전류를 통과시켜 솔더링 가능한 재료로 노출된 도전성 플랭크 표면들의 향상된 커버리지를 용이하게 한다. 상기 방법 및 결과적인 구조는, 무엇보다도, 100 % 젖음성 플랭크 표면을 제공하도록 구성된 패키지된 반도체 장치를 제공한다. 즉, 본 방법 및 구조는, 인쇄 회로 기판과 같은, 다음 레벨의 어셈블리에 부착하기 위한 향상된 젖음성 표면을 용이하게 하는 솔더링 가능한 재료로 실질적으로 덮인 노출된 측부 또는 도전성 플랭크 표면들을 제공한다. 이 방법 및 구조는 이전의 접근법에 비해 더 강한 솔더 조인트를 용이하게 함으로써 향상된 신뢰성을 제공한다. 상기 방법 및 구조는 패키지된 반도체 장치들 및 패키지된 반도체 장치의 두 대향 측부상의 플랭크 표면을 갖는 전력 반도체 장치를 포함하는, 그러나 한정하지 않는, 솔더링 가능한 재료의 후속 증착을 위해 구성된 노출된 플랭크 또는 측부 표면을 갖는 다른 전자 장치에 적합하다.
특히, 일 실시예에서, 패키지된 반도체 장치들을 형성하는 방법은 제1도전성 프레임 구조를 제공하는 단계를 포함한다. 상기 방법은 제1서브-어셈블리를 제공하기 위해 제2도전성 프레임 구조를 제1도전성 프레임 구조에 결합시키는 단계를 포함하되, 제2도전성 프레임 구조는 다수의 상호 연결된 도전성 접속 구조를 포함한다. 상기 방법은 제1서브-어셈블리를 인캡슐레이션층으로 인캡슐레이션하여 인캡슐레이션된 서브-어셈블리를 제공하는 단계를 포함한다. 상기 방법은 인캡슐레이션된 서브-어셈블리의 측부 표면 상에 위치된 다수의 도전성 플랭크 표면을 형성하기 위해 제1도전성 프레임 구조의 연결된 도전성 부분들을 제거하는 단계를 포함한다. 상기 방법은 도전성 플랭크 표면 상에 도전층을 형성하는 단계를 포함한다. 상기 방법은 각각 도전층에 의해 덮인 도전성 플랭크 표면들의 부분들을 갖는 패키지된 반도체 장치들을 제공하기 위해 인캡슐레이션된 서브-어셈블리를 분리하는 단계를 포함한다.
다른 실시예에서, 패키지된 전자 장치들을 제조하는 방법은 제1도전성 프레임 구조를 제공하는 단계를 포함하고, 이는 제1도전성 부품을 갖는 제1서브-구조, 제2도전성 부품을 갖는 제2서브-구조를 포함하되, 제1서브-구조를 제2서브-구조에 연결하는 연결된 도전성 구조를 제공하기 위해 제1도전성 부품이 제2도전성 부품에 연결되고, 제1전자 다이가 제1서브-구조에 결합되며, 제2전자 다이가 제2서브-구조에 결합된다. 상기 방법은 제2도전성 프레임 구조를 제공하는 단계를 포함하고, 이는 제1도전성 연결 구조, 그리고 제2도전성 연결 구조를 포함하되, 제1도전성 연결 구조가 제2도전성 연결 구조에 물리적으로 상호 연결되며, 제1서브-어셈블리를 형성하기 위해 제1도전성 연결 구조를 제1전자 다이와 제1도전성 부품에 부착하는 단계 그리고 제2도전성 연결 구조를 적어도 제2전자 다이에 부착하는 단계를 포함한다. 상기 방법은 인캡슐레이션된 서브-어셈블리를 형성하기 위해 인캡슐레이션층으로 제1서브-어셈블리의 부분들을 인캡슐레이션하는 단계를 포함하되, 제1도전성 프레임 구조의 적어도 일부분은 인캡슐레이션 서브-어셈블리의 외부로 노출된다. 상기 방법은 노출된 측부 표면을 갖는 제1도전성 부품과 측부 표면이 노출된 제2도전성 부품을 형성하기 위해 모든 연결된 도전성 구조를 제거하는 단계를 포함한다. 상기 방법은 제1도전성 구조의 노출된 표면, 제1도전성 부품의 노출된 측부 표면 및 제2도전성 부품의 노출된 측부 표면 상에 도전층을 형성하는 단계를 포함한다. 상기 방법은 도전층에 의해 덮인 제1도전성 부품의 노출된 측부 표면을 갖는 제1패키지된 전자 장치와 도전층에 의해 덮인 제2도전성 부품의 노출된 측부 표면을 갖는 제2패키지된 장치를 제공하도록 인캡슐레이션된 서브-어셈블리를 분리하는 단계를 포함한다.
다른 실시예에서, 패키지된 반도체 장치는 다이 어태치 패드, 다이 어태치 패드에 가장 가깝게 위치된 다수의 리드를 포함하고, 각각의 리드는 리드 하부 표면 및 리드 단부 표면을 갖는다. 반도체 다이가 다이 부착 패드에 연결되고 도전성 클립이 반도체 다이 및 다수의 리드들에 부착되되, 도전성 클립은 적어도 하나의 타이바를 포함한다. 패키지 몸체는 반도체 다이, 도전성 클립, 다수의 리드들의 부분들, 적어도 하나의 타이바 부분의 적어도 한 부분 및 다이 패드의 적어도 한 부분을 인캡슐레이션하되, 각각의 리드 단부 표면은 패키지 몸체의 측부 표면 상으로 노출되고 적어도 하나의 타이바의 단부 표면이 패키지 몸체의 외부로 노출된다. 도전층은 각각의 리드 단부 표면 상에 위치하나 적어도 한 타이바의 단부 표면 상에 위치하지 않는다.
도 1은 본 발명의 일 실시예에 따른 패키지된 반도체 장치의 단면도 및 부분 사시도를 도시하되, 단면도는 도 3a의 참조선 1-1을 따라 취해진 것이다.
도 2는 도 1의 패키지된 반도체 장치의 한 부분의 부분 단면도를 도시한 것이다.
도 3a 는 부분적으로 투명하게 도시된 패키지 몸체의 일부를 갖는 도 1의 패키지된 반도체 장치의 평면도를 도시한 것이다.
도 3b는 도 3a의 패키지된 반도체 장치의 확대 부분 측면도를 도시한 것이다.
도 4는 본 발명의 일 실시예에 따라 다이 어태치 패드들에 부착된 전자 다이를 갖는 도전성 프레임 구조의 평면도를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따라 상호 연결된 도전성 연결 구조들을 갖는 도전성 프레임 구조의 평면도를 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 서브-어셈블리를 제공하기 위해 도 4의 도전성 프레임 구조 위에 놓인 도 5의 도전성 프레임 구조의 평면도를 도시한 것이다.
도 7은 참조선 7-7을 따라 취한 도 6의 서브-어셈블리의 단면도를 도시한 것이다.
도 8은 참조선 8-8을 따라 취한 도 6의 서브-어셈블리의 단면도를 도시한 것이다.
도 9는 본 발명의 일 실시예에 따라 추가 공정 후의 도 8의 서브-어셈블리의 단면도를 도시한 것이다.
도 10은 본 발명의 일 실시예에 따라 추가 공정 후의 도 9의 서브-어셈블리의 단면도를 도시한 것이다.
설명을 단순화하고 명료하게 하기 위해, 도면들 내의 요소들은 반드시 일정한 비율대로 그려진 것은 아니며, 상이한 도면들에서 동일한 참조 번호들은 동일한 요소들을 나타낸다. 또한, 설명의 간략화를 위해 잘 알려진 단계들 및 요소들의 설명 및 세부 사항은 생략된다. 본 명세서에 사용 된 바와 같이, 용어 "및/또는"은 관련된 목록화된 항목들 중 하나 이상의 임의의 그리고 모든 조합들을 포함한다. 또한, 여기서 사용된 용어는 특정 실시예를 설명하기 위한 것이며, 본 발명을 한정하는 것으로 의도되지는 않는다. 본원에 사용된 바와 같이, 단수 형태는 문맥이 다르게 지시하지 않는 한, 복수 형태를 또한 포함하고자 한다. 또한, 용어 “포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", 및/또는 "포함하는(including)”이 본 명세서에서 사용될 때, 이는 명시된 특징들, 숫자들, 단계들, 동작들, 요소들, 및/또는 부품들의 존재를 명시하지만, 하나 이상의 다른 특징들, 숫자들, 단계들, 동작들, 요소들, 부품들, 및/또는 그들 그룹들의 존재 또는 부가를 불가능하게 하는 것은 아니라는 것이 이해될 것이다. 다양한 부재들, 요소들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 “제1, 제2 등”의 용어가 본 명세서에서 사용될 수 있지만, 이들 부재들, 요소들, 영역들, 층들 및/또는 섹션들은 이러한 용어들로 제한되지 않아야 함이 이해될 것이다. 이들 용어는 하나의 부재, 요소, 영역, 층 및/또는 섹션을 다른 것으로부터 구별하기 위해서만 사용된다. 따라서, 예를 들어, 이하에서 논의되는 제1부재, 제1요소, 제1영역, 제1층 및/또는 제1섹션은 본 발명의 개시 내용을 벗어남 없이 제2부재, 제2요소, 제2영역, 제2층 및/또는 제2섹션일 수 있다. "일 실시예" 또는 "한 실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 한 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 "일 실시예에서" 또는 "한 실시예에서"라는 문구의 출현은 반드시 동일한 실시예를 언급하는 것은 아니지만 경우에 따라서는 동일 할 수도 있다. 또한, 특정한 특징들, 구조들 또는 특성들은 하나 이상의 실시예들에서 당업자에게 자명한 바와 같이 임의의 적절한 방식으로 결합 될 수 있다. 또한, "동안(while)"은 특정 동작이 적어도 시작 동작의 지속 시간의 일정 부분 이내에 발생한다는 것을 의미한다. "약", "대략", 또는 "실질적으로" 의 용어 사용은 요소의 값이 상태값 또는 위치에 가까울 것으로 예상된다는 것을 의미한다. 그러나, 당해 분야에 잘 공지 된 바와 같이, 값들 또는 위치들이 정확하게 기술되는 것을 막는 작은 변화가 있다. 달리 명시되지 않는 한, 본 명세서에서 사용된 단어 "위에" 또는 "상에"는 지정된 요소가 직접적 또는 간접적인 물리적 접촉을 가질 수 있는 방향들, 배치들 또는 관계들을 포함한다. 이하에 예시되고 기술된 실시예들은 적절하게 실시예들을 가질 수 있고 그리고/또는 본 명세서에 구체적으로 개시되지 않은 임의의 요소가 없는 채 실시 될 수 있음이 또한 이해된다.
도 1은 본 발명의 일 실시예에 따른 패키지된 반도체 장치(10)와 같은 패키지된 전자 장치(10)의 단면도 및 부분 사시도를 도시하되, 단면도는 도 3a의 참조선 1-1을 따라 취해진 것이다. 본 실시예에 따르면, 패키지된 반도체 장치(10)는 다이 어태치 패드(11), 다이 패드(11), 또는 서포트 패드(11) 및 다이 어태치 패드(11)에 가장 근접하여 위치된, 그러나, 다이 어태치 패드(11)로부터 분리된 리드들(12)을 포함한다. 일 실시예에서, 반도체 장치(16) 또는 반도체 다이(16)와 같은 전자 칩(16) 또는 전자 다이(16)는 다이 부착 재료(17)를 이용하여 다이 어태치 패드(11)에 연결되거나 또는 부착된다. 일부 실시예에서, 반도체 장치(16)는 전력 필드 효과 트랜지스터(FET) 구조, 다이오드 구조, 또는 정류기 구조와 같은, 전력 반도체 장치이다. 전자 칩(16)은 다른 타입의 전자 장치 일 수 있는 것으로 이해된다. 예를 들어, 다이 부착 재료(17)는 솔더 페이스트, 도전성 에폭시, 도전성 접착제들, 도전성 필름들, 비-도전성 에폭시, 비-도전성 접착제들, 비-도전성 필름들, 또는당업계에서 당업자에게 자명한 다른 적절한부착 재료들일 수 있다. 일부 실시예에서, 비-도전성은 전기적으로 절연성임을 지칭하며 그리고 그러한 재료들은 여전히 열도전성일 수 있는 것으로 이해된다.
패키지된 반도체 장치(10)는 반도체 장치(16)의 주요 표면에 부착되고 하나 이상의 리드(12)에 더 연결된 도전성 연결 구조(19)를 더 포함한다. 바람직한 일 실시예에서, 도전성 연결 구조(19)는 도전성 클립 스타일 상호 연결 구조이고, 이는 도 3a에 일반적으로 도시된 바와 같이 리드들(12)에 부착된다. 다른 실시예들에서, 도전성 연결 구조(19)는 단일 리드(12)에 부착된다. 일부 실시예들에서, 도전성 연결 구조(19)는 구리로 주로 구성되지만, 다른 도전성 재료들도 또한 사용될 수 있다. 도 1 및 도 3a에 도시된 바와 같이, 도전성 연결 구조(19)는 다이 부착 재료(18)를 이용하여 반도체 장치(16)에 연결되는 다이 부착 부분(191)을 포함하는데, 이는 솔더 페이스트, 도전성 에폭시, 도전성 접착제들, 도전성 필름들 또는 당업자들에게 공지된 다른 적절한 부착 재료들일 수 있다. 도전성 연결 구조(19)는 또한 본딩 부분(192)을 포함하고, 이는 부착층(23)을 이용하여 리드들(120)에 부착하기 위해 적절한 위치로 본딩 부분(192)을 위치시키는 각도로 외측으로 연장 또는 다이 부착 부분(191)으로부터 멀어진다. 일례로, 부착층(23)은 솔더 페이스트, 도전성 에폭시, 도전성 접착제들, 도전성 필름들, 또는 당업자들에게 공지된 다른 적절한 부착 재료들일 수 있다. 본 실시예에 따르면, 도전성 연결 구조(19)는 최종 패키징된 형태에서 반도체 장치(16)로 또는 반도체 장치(16)로부터 전기적 신호들을 통과시키기 위해 리드들(12)에 전기적 연결을 제공하고, 그리고 패키지된 반도체 장치(10)의 제조 동안 서브-어셈블리에서 전기 도금 목적을 위해 전기적 상호 연결을 제공한다.
패키지된 반도체 장치(10)는 도전성 연결 구조(19), 반도체 다이(16), 리드들(12)의 적어도 부분들, 그리고 다이 어태치 패드(11)의 적어도 부분들을 덮거나 인캡슐레이션하되, 일부 실시예들에서, 도 1에 일반적으로 도시된 바와 같이, 패키지된 반도체 장치(10)의 외측으로 리드들(12)의 아래 또는 하부 표면들(122), 리드들(12)의 도전성 측부 표면들(121)(또한 도전성 플랭크 표면들(121)로 지칭됨)이 노출된 채로 남아 있도록 하는 패키지 몸체(36)를 더 포함한다. 일부 실시예들에서, 패키지 몸체(36)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 기반 복합 재료일 수 있다. 패키지 몸체(36)는 반도체 다이(16)를 외부 요소들 및 오염물로부터 보호하는 비-도전성이고 환경 보호성 재료를 포함한다. 패키지 몸체(36)는 페이스트 프린트, 압축 몰딩, 트랜스퍼 몰딩, 오버-몰딩, 액상 인캡슐란트 몰딩, 진공 라미네이션, 다른 적절한 어플리케이터, 또는 당업자에게 알려진 다른 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 패키지 몸체(36)는 에폭시 몰드 컴파운드("EMC") 이고, 트랜스퍼 또는 인젝션 몰딩 기술들을 이용하여 형성될 수 있다.
본 실시예에 따르면, 도전성 측부 표면들(121) 또는 도전성 플랭크 표면들(121)은 패키지 몸체(36)의 측부 표면 (360)을 통해 노출되고, 솔더링 가능한 층(26)과 같은 도전층(26)에 의해 더 덮인다. 예로서, 도전층(26)은 주석을포함하고 그리고 바람직하기로 본 실시예에서 전기 도금 기술들을 이용하여 형성된다. 일부 실시예들에서, 도전층(26)은 또한 도 1에 일반적으로 도시된 바와 같이 리드들(12)의 하부 표면들(122) 상에 그리고 다이 어태치 패드(11)의 하부 또는 아래 표면(110)에 위치된다.
나중에 상세히 설명하는 바와 같이, 예를 들어, 서브-어셈블리 형태로 다른 패키지된 반도체 장치들과 함께 패키지된 반도체 장치(10)를 제조하는 동안, 도전성 연결 구조(19)는 다른 도전성 연결 구조들(예를 들어, 다른 도전성 연결 구조(19))과 함께 상호 연결 또는 결합되는데, 이는 본 발명의 실시예에 따르면 도전층(26)이 리드들(12)의 모든 도전성 플랭크 표면들(121) 상에 위치(배치)되도록 한다. 특히, 상호 연결 도전성 연결 구조들(19)은 이전 구조들 및 공정들에 비교하여 도전층(26)의 향상된 커버리지를 제공하기 위해 전기 도금 공정 동안 도전층(26)의 형성을 용이하게 하기 위해 리드들(12)을 통하여 전류가 흐르게 한다. 본 발명의 실시예에 따르면, 실질적으로 모든 도전성 플랭크 표면들(121)은 도전층(26)으로 덮인다. 특히, 일부 실시예들에서, 각각의 도전성 플랭크 표면(121)의 60% 이상이 도전층(26)에 의해 덮인다. 일부 실시예들에서, 각각의 도전성 플랭크 표면(121)의 대략 75% 이상이 도전층(26)에 의해 덮인다. 바람직한 실시예에서, 대략 100% 또는 실질적으로 모든 각각의 도전성 플랭크 표면(121)이 도전층(26)에 의해 덮인다.
도 2는 도 1의 패키지된 반도체 장치(10)의 한 부분의 부분 단면도를 도시한 것이다. 도 2를 참조하면, 제1표면(203)에 가장 가깝게 배치된 도전성 트레이스(201)를 갖는 인쇄 회로 기판(200)과 같은, 다음 레벨의 어셈블리(200)에 패키지된 반도체(10)의 한 부분이 부착됨을 도시하고 있다. 본 실시예에 따르면, 리드(12)의 도전성 플랭크 표면(121)은 도전층(26)에 의해 실질적으로 덮여 있고, 이는 솔더 부착 재료(24)를 위해 대략 100%의 젖음성 플랭크를 용이하게 해준다. 본 실시예에 따르면, 이는 플랭크 표면들 상에 60% 이상의 솔더링 가능한 재료 커버리지를 제공할 수 없는 기존의 방법들에 비교하여 조립된 부품의 솔더 조인트 강도 및 신뢰성을 향상시킨다.
도 3a는 패키지 몸체(36)의 일부가 장치의 내부 부분들을 보기 위해 부분적으로 투명하게 도시된 패키지된 반도체 장치(10)의 평면도를 도시한 것이다. 본 실시예에 따르면, 도전성 연결 구조(19)가, 예를 들면, 도전성 연결 구조(19)의 다이 부착 부분(191)으로부터 패키지 몸체(36)의 측면들(361,362)까지 외측으로 연장되는 하나 이상의 타이바들(194)을 더 포함한다. 하나의 바람직한 실시예에서, 도전성 연결 구조(19)는 도 3a에 일반적으로 도시된 바와 같이 도전성 연결 구조(19)의 각 대향 측부들(196,197) 상에 형성된 적어도 2개의 타이바들(194)을 포함한다. 일 실시예에서, 타이바들(194)은 본 실시예에 따라 도전성 접속 구조(19)를 다른 도전성 접속 구조(예를 들어, 다른 도전성 접속 구조(19))와 상호 연결, 물리적 연결 또는 함께 결합하도록 구성된다. 일 실시예에서, 도전성 와이어 본드와 같은 도전성 연결 구조(116)가 도 3a에 일반적으로 도시된 바와 같이 반도체 장치(16) 상의 다른 패드 부분을 리드(112)에 전기적으로 연결한다.
도 3b는 타이바(194)의 선단 표면(195)이 패키지 몸체(36)를 통해 노출되는 패키지 몸체(36)의 측부 표면(362) 한 부분을 도시하는 패키지된 반도체 장치(10)의 확대 부분 측면도이다. 본 실시예에 따르면, 선단 표면(195)에는 도전층(26)이 형성된 이후 타이바들(194)이 분리 또는 싱귤레이션되었기 때문에 도전성 재료(26)가 존재하지 않는다.
이제 도 4 내지도 10을 참조하면, 패키지된 반도체 장치(10)를 포함하는 패키지된 전자 장치들 또는 패키지된 반도체 장치들을 형성하는 방법이 설명 될 것이다. 도 4는 제1실시예에 따라 다이 어태치 패드(11)에 부착된 반도체 다이와 같은 전자 다이(16)를 갖는 도전성 프레임 구조(40)의 평면도를 도시한 것이다. 제조의 초기 단계에서, 도전성 프레임 구조(40)는 다수의 서브-구조들(41,42,43,44) 또는 서브-프레임 구조(41,42,43,44)를 구비하여 제공된다. 일 실시예에서, 도전성 프레임 구조(40)는 도 4에 일반적으로 도시 된 바와 같이 2 × 2 어레이를 포함하는 N × M 서브-구조의 어레이로서 제공 될 수 있다. 일부 실시예들에서, 각 서브-구조는 도전성 프레임(51) 또는 프레임(51)에 부착된 다이 어태치 패드(11)를 포함할 수 있고, 이는 다이 어태치 패드(11)로부터 이격되고 이를 둘러 쌀 수 있다. 일부 실시예에서, 각각의 프레임(51)은 정사각형 형상을 가질 수 있고 다이 어태치 패드(11)는 하나 이상의 타이바(53) 및/또는 리드 부부들(511)로 프레임(51)에 부착 될 수 있다. 리드들(12)은 도 4에 일반적으로 도시된 바와 같이, 다이 어태치 패드(11)로부터 이격되어 배치되나 가장 가깝게 위치되고 프레임(51)의 다이 어태치 패드들(11)의 단부들에 부착될 수 있다.
일부 실시예들에서, 도전성 프레임 구조(40)는 도전성 프레임 구조(40)의 일 측부 상에 배치된 주요 부분(48) 또는 탭 부분(48)을 포함하고, 이는 하나 이상의 구멍들(49)을 더 포함 할 수 있다. 일부 실시예들에서, 서브-구조 내의 다이 어태치 패드(11)에 대응하는 리드들(12)은 다이 어태치 패드(11)의 일 측부에만 배치될 수 있다. 다른 실시예들에서, 리드들(12)은 다이 어태치 패드(11)의 한 측부보다 많은 면에 배치될 수 있다. 도 4에 일반적으로 도시된 바와 같이, 서브-구조(41)의 리드들(12)은 서브-구조(42)의 다이 어태치 패드(11)로부터 외측으로 연장되는 리드 부분(511)의 선단부에 연결된 선단부를 갖는다. 일부 실시예들에서, 이러한 선단부들이 연결되는 곳이 연결된 도전성 부분(56)으로 지칭된다. 일부 실시예들에서, 각각의 연결된 도전성 부분(56)은 리드들(12)의 단부들과 리드 부분들(511)의 사이에 개재된 프레임(51)의 적어도 한 부분을 포함한다. 연결된 도전성 부분들(56)은 인접한 서브-구조에서 다이 어태치 패드(11)에 직접 부착되는 리드들(12)을 연결하는 부분들을 또한 포함할 수 있고, 인접한 서브-구조들로부터 리드들(12)을 연결하는 부분들을 포함할 수 있으며, 그리고 그 결합들을 포함할 수 있는 것으로 이해된다. 일반적으로, 연결된 도전성 부분들(56)은 후속 공정에서 분리, 싱귤레이션 또는 제거될 도전성 프레임 구조(40)의 그러한 부분들이고, 이에 따라 도전성 플랭크 표면들, 도전성 측부들의 표면들, 또는 리드들의 도전성 단부 표면들, 리드 부분들, 다이 어태치 패드들, 또는 분리 공정 이후에 노출되는 도전성 부분들을 노출시킨다.
본 실시예에 따르면, 프레임 구조(40)는 도전성 재료를 포함한다. 일 실시예에서, 도전성 프레임 구조(40)는 주로 구리로 이루어지고 두께가 약 100 ㎛ 내지 508 ㎛이다. 다른 실시예에서, 프레임 구조(40)는 주로 Fe-Ni (예: 합금 42) 또는 당업자에게 알려진 임의의 다른 금속 재료(들)로 구성 될 수 있다. 도전성 프레임 구조(40)는 마스킹 및 에칭 기술들, 스탬핑 기술들, 벤딩 또는 포밍 기술들, 도금 기술들, 증착 기술들, 기계 가공 및 / 또는 이들의 조합들을 사용하여 형성되거나 제조 될 수 있다. 전술한 바와 같이, 반도체 다이(16)와 같은 각각의 전자 다이(16)는 도 1에 일반적으로 도시된 바와 같이 다이 부착 재료(17)를 사용하여 다이 어태치 패드 (11)에 연결될 수 있다. 일부 실시예들에서, 각각의 전자 다이(16)의 패드 부분은 와이어 본드 구조와 같은 도전성 연결 구조(116)로 리드(12)에 전기적으로 연결된다. 도전성 결합 구조(116)는 도전성 프레임 구조(60)가 부착된 이후 제조의 후속 단계에서 형성되는 것으로 이해된다.
도 5는 제조 단계에서 제공 될 수 있는 일 실시예에 따른 상호 연결된 도전성 연결 구조(19)를 갖는 도전성 프레임 구조(60)의 평면도를 도시한 것이다. 본 실시예에 따르면, 도전성 프레임 구조(60)는 도 5에 일반적으로 도시 된 바와 같이 2 × 2 어레이를 포함하는 도전성 프레임 구조(40)와 유사한 N × M 어레이로서 제공 될 수 있다. 일례로서, 도전성 프레임 구조(60)는 다수의 서브-구조들(61, 62, 63 및 64) 또는 서브-프레임 구조들(61, 62, 63 및 64)을 포함하도록 구성될 수 있다. 본 실시예에 따르면, 각각의 서브-구조들(61,62,63 및 64)에서 도전성 연결 구조들(64)은 물리적으로 및 전기적으로 상호 연결되거나 함께 연결되어 상호 연결된 도전성 연결 구조(19)가 후속하는 전기 도금 공정 동안 도전성 프레임 구조(40)의 도전성 부품들에 전류를 공급하는데 사용될 수 있다. 일부 실시예들에서, 각각의 도전성 연결 구조(19)는 도 5에 일반적으로 도시된 바와 같이 각각의 도전성 연결 구조(19)로부터 이격되어 이들을 둘러싸는 도전성 프레임(71) 또는 프레임(71)에 상호 연결된다. 일부 실시예들에서, 타이바들(194)은 도전성 연결 구조들(19)을 프레임(71)에 함께 상호간 연결하는데 이용된다. 하나의 바람직한 실시예에서, 각각의 도전성 연결 구조(19)는 도 5에 일반적으로 도시된 바와 같이 도전성 연결 구조(19)의 각 대향 측부들(196,197) 상에 형성된 적어도 2 개의 타이바들(194)을 포함한다. 하나의 바람직한 실시예에서, 타이바들(194)은 도전성 프레임 구조(40)에서 리드들(12)에 수직이 되도록 도전성 프레임 구조(60)의 내측에 위치된다. 달리 말하면, 타이바들(194)은 도전성 프레임 구조(60)가 도전성 프레임(40)에 부착될 때 타이바들(194)이 후속하여 전기 도금될 도전성 플랭크 표면이 존재하지 않는 각 서브-어셈블리의 측부들 상에 존재하도록 위치된다. 이러한 구성은 연결된 도전 부분(56)이 제거될 때 타이바들(194)이 조기에 싱귤레이션되는 것을 방지한다.
일부 실시예들에서, 도전성 프레임 구조(60)는 도전성 프레임 구조(60)의 일 측면 상에 배치된 주요 부분(68) 또는 탭 부분(68)를 포함하는데, 이는 하나 이상의 구멍(69)을 더 포함 할 수도 있다. 후에 더 상세하게 설명되는 바와 같이, 주요 부분(68)은 전기 도금 공정 동안 도전성 프레임 구조(40) 및 도전성 상호 연결 구조들(19)을 포함하는 도전성 프레임 구조(60)를 통하여 전류가 흐르도록 하는 도전성 프레임 구조(40)의 주요 부분(48)에 물리적으로 접촉 또는 전기적으로 연결되도록 구성된다.
본 실시예에 따르면, 프레임 구조(60)는 도전성 재료를 포함한다. 일 실시예에서, 도전성 프레임 구조(60)는 주로 구리로 이루어지고 두께가 약 100 ㎛ 내지 508 ㎛이다. 다른 실시예에서, 프레임 구조(60)는 주로 Fe-Ni(예: 합금 42) 또는 당업자에게 알려진 임의의 다른 금속 재료(들)로 구성 될 수 있다. 도전성 프레임 구조(60)는 마스킹 및 에칭 기술들, 스탬핑 기술들, 벤딩 또는 포밍 기술들, 도금 기술들, 증착 기술들, 기계 가공 및/또는 이들의 조합들을 사용하여 형성되거나 제조 될 수 있다.
도 6은 일 실시예에 따른 서브-어셈블리(80)를 제공하기 위해 도전성 프레임 구조(40)의 상부에 배치된 도전성 프레임 구조(60)의 평면도를 도시한 것이다. 일 실시예에서, 추가 단계에서, 예를 들면, 도전성 연결 구조(19)를 반도체 다이(16) 및 리드들(12)에 부착함으로써 함께 부착되는 것을 포함하여, 도전성 프레임 구조(60)와 도전성 프레임(40)이 함께 연결된다. 앞에서 기술된 바와 같이, 도전성 연결 구조들(19) 각각은 다이 부착 재료(18)(도 1에 도시됨)를 이용하여 반도체 다이(16)에 부착될 수 있고, 이는 솔더 페이스트, 도전성 에폭시, 도전성 접착제들, 도전성 필름들, 또는 당업자에게 알려진 다른 적절한 접착 재료들일 수 있다. 또한, 도전성 결합 구조(19)는 부착층(23)(도 1에 도시됨)을 이용하여 리드들(12)에 부착될 수 있는데, 이는 솔더 페이스트, 도전성 에폭시, 도전성 접착제들, 도전성 필름들, 또는 당업자에게 알려진 다른 적절한 부착 재료들일 수 있다. 일부 실시예들에서, 부가적인 부착층(418) (도 7에 도시 됨)이 도전성 프레임 구조(60)의 다른 부분들을 도전성 프레임(40)에 부착하는데 이용 될 수 있는데, 예를 들어, 주요 부분(68)과 주요 부분(48) 이들 두 부분들이 상호간 물리적으로 연결되도록 함을 포함한다. 부가적인 부착층(418)(도 7에 도시됨)은 다이 부착 재료(18)와 유사한 재료들일 수 있다. 이 단계에서, 서브-어셈블리(80)가 본 실시예에 따라 제공된다. 또한 도 6에 만들어진 부분들(401)에 대한 참조 부호는 본 실시예에서 후속하여 제거될 것이고, 이는 도 10에 관련하여 더 설명될 것이다.
도 7은 도 6의 참조선 7-7을 따라 취한 서브-어셈블리(80)의 단면도를 도시한 것이고, 도 8은 도 6의 참조선 8-8을 따라 취한 서브-어셈블리(80)의 단면도를 도시한 것이다. 도 7에 도시된 바와 같이, 도전성 프레임 구조(60)의 주요 부분(68)은 예컨대 부착층(418)을 통해 도전성 프레임 구조(40)의 주요 부분(48)과 물리적으로 접촉을 하게 된다. 본 실시예에 따르면, 이 접촉은 나중에 서브-어셈블리를 전기 도금 장치의 벨트 핑거 부분에 연결하게 되는데, 이는 서브-어셈블리를 도금 용액 내에서 현수한다. 본 실시예에 따르면, 도전성 연결 구조들(19)은 타이바들(194) 및 프레임(71)에 의해 서로 연결되거나 함께 결합되고 그리고 주요 부분(68)에 더 상호 연결된다. 또한, 이 구조는 전기 도금 공정 중에 리드들(12)의 도전성 플랭크 표면(121)(점선으로 도시됨) 상에 도전층(26)을 형성하도록 리드들(12)에 전류의 통로가 용이해지도록 한다.
도 9는 추가 처리 후의 도 8의 서브-어셈블리(80)의 단면도를 도시한 것이다. 일 실시예에서, 인캡슐레이션 단계가 인캡레이션된 서브-어셈블리(90)를 제공하기 위해 서브-어셈블리(80)의 적어도 부분들을 덮는 하나 이상의 인캡슐레이션 패키지 몸체들(36)을 형성하는데 이용된다. 일부 실시예들에서, 패키지 몸체들(36)은 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴 레이트, 또는 적절한 필러를 갖는 폴리머 등과 같은 폴리머 기반 복합 재료일 수 있다. 패키지 몸체들(36)는 반도체 다이(16)를 외부 요소 및 오염물로부터 보호하는 비-도전성 및 환경 보호성 재료를 포함한다. 패키지 몸체(36)는 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 오버-몰딩, 액체 인캡슐란트 몰딩, 진공 라미네이션, 다른 적합한 애플리케이터, 또는 당업자에게 공지된 다른 공정들을 사용하여 형성될 수 있다. 일부 실시예들에서, 패키지 몸체들(36)은 에폭시 몰드 컴파운드("EMC")를 포함하는 몰딩 구조들이고, 트랜스퍼 또는 인젝션 몰딩 기술들을 사용하여 형성될 수 있다.
도 10은 본 실시예에 따른 추가 처리 후의 인캡슐레이션된 서브-어셈블리(90)의 단면도를 도시한 것이다. 본 실시예에 따르면, 인캡슐레이션된 서브-어셈블리(90)의 부분들(예를 들어, 부분들(401))은 도전성 프레임 구조(40)로부터 연결된 도전성 부분(56)을 포함하여 제거된다. 바람직한 일 실시예에서, 연결된 도전성 부분들(56)은 전체적으로 제거되고, 이에 따라 리드들(12) 및 리드 부분들(511)의 단부 표면들(즉, 도전성 플랭크 표면들(121))을 완전하게 노출시킨다. 일부 실시예들에서, 부분적인 소잉 공정이 연결된 도전성 부분(56)을 포함하는 도전성 프레임 구조(40)의 부분들을 제거하는데 이용된다. 일부 실시예들에서, 인캡슐레이션층(360)도 또한 제거된다. 다른 공정들이 예를 들어 마스킹 및 에칭 기술들, 절제 기술들, 레이저 기술들, 및 당업자에게 공지된 다른 기술들을 포함하여 부분들(401)을 제거하는데 이용될 수 있다.
후속 단계에서, 도전층(26)은 예를 들어 다이 어태치 패드들(11), 리드들(12) 및 리드 부분들(511)의 노출된 부분을 포함하는 도전성 프레임 구조(40)의 노출된 표면을 따라 배치된다. 바람직한 일 실시예에서, 인캡슐레이션된 서브-어셈블리는 전기 도금 조 또는 용액내에 위치되고 도전성 프레임 구조(40)의 노출된 표면들 상에 도전층(26)을 전기 도금하기 위해 도전성 프레임 구조(40) 및 도전성 프레임 구조(60)를 통하여 전류가 통과한다. 본 실시예에 따르면, 상호 연결된 도전성 결합 구조(19)가 리드들(12)에 대한 전기적 연결을 용이하게 함으로써 리드들(12)의 노출된 도전성 플랭크 표면들(121) 상으로 도전층(26)을 전기 도금하도록 하고, 이는 60% 미만의 커버리지를 제공하는 이전의 공정들 및 구조에 비교하여 이들 표면들의 대략 100% 커버리지까지 제공한다. 도전층(26)은 주석 기반 솔더 또는 당업자에게 공지된 다른 솔더링 가능한 재료들과 같은 솔더링 가능한 재료 일 수 있다. 일 실시예에서, 도전층(26)은 약 300 내지 약 800 마이크로 인치(약 7.6 미크론 내지 약 23.0 미크론) 범위의 두께를 갖는 무광택 주석 재료일 수 있다. 일 실시예에서, 벨트 핑거는 전기 도금 조 또는 용액에 배치하기 위해 인캡슐레이션된 서브-어셈블리(90)의 주요 부분들(48,68)에 부착된다.
일부 실시예들에서, 도전층(26)이 형성된 후에, 인캡슐레이션된 서브-어셈블리(90)는 패키지된 반도체 장치(10)와 같은 다수의 패키지된 반도체 장치들을 제공하기 위해 예를 들면 분리 영역들(403)을 따라서 개별화(싱귤레이션) 또는 분리(세퍼레이션)될 수 있다. 일부 실시예들에서, 소잉 공정이 인캡슐레이션된 서브-어셈블리(90)를 싱귤레이션하는데 이용되지만, 다른 분리 공정들이 당업자에게 알려진 대로 이용될 수 있다.
일부 실시예들에서, 하나 이상의 다이 어태치 패드(11), 리드들(12), 도전성 연결 구조(19), 그리고 타이바들(194), 프레임(51), 타이바들(53), 리드 부분들(511), 연결된 도전성 부분들(56), 주요 부분(48), 타이바들(194), 프레임(71), 주요 부분(68), 및/그리고 그들의 부분들이 도전성 부품들의 비-제한적인 예들이다.
전술한 것들 모두로부터, 당업자는 일 실시예에 따라, 제2도전성 프레임 구조를 결합하는 단계는 제1도전성 프레임 구조의 한 부분을 제2도전성 프레임 구조와 물리적으로 접촉시키는 단계를 포함한다.
다른 실시예에서, 연결된 도전성 부분을 제거하는 단계는 연결된 도전성 부분들을 완전히 제거하기 위해 인캡슐레이션된 서브-어셈블리에서 부분적으로 소잉하는 단계를 포함한다. 또 다른 실시예에서, 도전층을 형성하는 단계는 도전성 플랭크 표면들의 약 100 %를 덮는 솔더링 가능한 재료를 형성하는 단계를 포함한다.
전술한 것 모두로부터, 당업자는 다른 실시예에 따라, 연결된 도전성 구조 전체를 제거하는 단계는 연결된 도전 구조를 통하여 소잉하는 단계를 포함하는 것을 결정할 수 있다.
추가 실시예에서, 도전층을 형성하는 단계는 제1도전성 부품의 노출된 측부 표면의 약 100 %를 덮고 제2도전성 부품의 노출된 측부 표면의 약 100 %를 덮는 단계를 포함한다. 또 다른 실시예에서, 도전층을 형성하는 단계는 솔더링 가능한 재료를 포함하는 도전층을 형성하는 단계를 포함한다.
상기 모두를 고려하여, 솔더링 가능한 재료를 갖는 도전성 플랭크 표면들의 개선된 커버리지를 갖는 패키지된 반도체 디바이스들을 제조하기 위한 새로운 방법 및 구조가 개시되었음이 명백하다. 다른 특징들 중에서, 제2도전성 프레임 구조의 리드 구조들에 연결된 상호 연결된 도전성 연결 구조들을 갖는 도전성 프레임 구조가 포함된다. 도전성 프레임 구조는 리드들과 같은 도전성 부품들에 대한 전기적 연결을 용이하게 함으로써, 도전성 플랭크 표면들 상에 개선된 솔더링 가능한 재료 커버리지를 제공한다. 이 방법 및 구조는 패키지된 반도체 장치가 인쇄 회로 기판과 같은 다음 레벨의 어셈블리에 부착될 때 최대 100 % 젖음성 측면 커버리지를 제공한다. 이것은 이전의 구조 및 방법에 비해 더 강한 솔더 조인트를 제공하고 신뢰성을 향상시킨다. 이 방법 및 구조는 젖음성 플랭크 커버리지를 개선하는 비용 효과적인 해결책을 제공하며 기존의 조립 방법과 호환 가능하다.
본 발명의 요지가 특정한 바람직한 실시예 및 예시적인 실시예로 설명되었지만, 상기 도면 및 그 설명은 본 발명의 전형적인 실시예만을 도시하므로, 그 범위를 제한하는 것으로 간주되지 않는다. 많은 대안들 및 변형들이 당업자에게 명백하다는 것이 명백하다.
이하의 청구 범위가 반영하는 바와 같이, 진보적 양태들은 단일한 전술한 실시예의 모든 특징들보다 적을 수 있다. 따라서, 이하에 표현 된 청구 범위는 도면의 상세한 설명에 명백하게 포함되며, 각 청구항은 본 발명의 개별적인 실시예로서 독자적으로 기재된다. 또한, 본 명세서에 기술된 일부 실시예들은 다른 실시예들에 포함된 일부 특징을 포함하나 다른 특징들을 포함하지는 않지만, 다른 실시예들의 특징들의 조합은 본 발명의 범위 내에 속하는 것이며, 당업자가 이해할 수 있는 다른 실시예를 형성하는 것을 의미한다.

Claims (20)

  1. 제1다이 패드, 제1다이 패드와 연결되고 이에 근접한 제1리드들, 제2다이 패드, 및 제2다이 패드와 연결되고 이에 근접한 제2리드들을 갖는 제1도전성 프레임 구조를 제공하되, 제1리드들은 연결된 도전성 부분들로서 제1다이 패드와 제2다이 패드 사이에 개재된 위치에서 제2 다이 패드에 연결되는 단계;
    제1반도체 부품을 제1다이 패드에 부착하고 제2반도체 부품을 제2다이 패드에 부착하는 단계;
    제2도전성 프레임 구조를 제공하되, 제2도전성 프레임 구조는 제2도전성 프레임의 제1부분에 연결된 제1도전성 클립 및 제2도전성 프레임의 제2부분에 연결된 제2도전성 클립을 포함하는 단계;
    제1서브-어셈블리를 제공하기 위해 제2도전성 프레임 구조를 제1도전성 프레임 구조에 부착하되, 제1도전성 클립은 제1반도체 부품 및 제1리드들에 부착되고, 제2도전성 클립은 제2반도체 부품 및 제2 리드들에 부착되는 단계;
    인캡슐레이션된 서브-어셈블리를 제공하기 위해 인캡슐레이션층으로 제1서브-어셈블리를 인캡슐레이션하는 단계;
    인캡슐레이션된 서브-어셈블리의 측부 표면들 상에 배치된 다수의 도전성 플랭크 표면들을 형성하기 위해 제1도전성 프레임 구조의 연결된 도전성 부분들을 제거하는 단계;
    연결된 도전성 부분들의 제거 단계 이후에, 도전성 플랭크 표면들 상으로 도전층을 형성하는 단계; 그리고
    각각 도전층에 의해 덮여진 도전성 플랭크 표면들의 부분들을 갖는 패키지된 반도체 장치들을 제공하기 위해 인캡슐레이션된 서브-어셈블리를 분리하는 단계를 포함하는 패키지된 반도체 장치들을 형성하는 방법.
  2. 제1항에 있어서,
    도전층을 형성하는 단계는 전류가 제1도전성 프레임 구조의 부분들을 통하여 지나가도록 제1도전성 클립 및 제2도전성 클립을 이용하여 도전성 플랭크 표면들 상으로 도전층을 전기 도금하는 단계를 포함하고;
    분리 단계는 각각 인캡슐레이션층의 외측으로 노출된 제2도전성 프레임 구조의 선단부를 갖는 패키지된 반도체 장치들을 제공하는 단계를 포함하며; 그리고
    선단부에는 도전층이 존재하지 않는 패키지된 반도체 장치들을 형성하는 방법.
  3. 제1항에 있어서,
    제1도전성 프레임 구조를 제공하는 단계는
    제1리드들과 제2다이 패드 사이에 개재된 제1도전성 프레임 구조의 제1부분;
    제1부분의 일측에 부착된 제1리드들; 및
    제1부분의 반대측에 부착되고, 제2다이 패드의 일측에 부착되는 리드부들;을 제공함을 포함하고; 그리고
    연결된 도전성 부분들은 제1도전성 프레임 구조의 제1부분을 포함하는 패키지된 반도체 장치들을 형성하는 방법.
  4. 제1항에 있어서,
    제거 단계는 전체적으로 연결된 도전성 부분들을 제거하는 단계를 포함하는 패키지된 반도체 장치들을 형성하는 방법.
  5. 제1항에 있어서,
    도전층을 형성하는 단계는
    제1다이 어태치 패드와 제2다이 어태치 패드의 하부 표면들에 도전층을 형성하는 단계; 그리고
    제1리드와 제2리드의 하부 표면들에 도전층을 형성하는 단계를 포함하는 패키지된 반도체 장치들을 형성하는 방법.
  6. 제1도전성 부품을 갖는 제1서브-구조;
    제2도전성 부품을 갖는 제2서브-구조를 포함하되, 제1서브-구조를 제2서브-구조에 연결하는 연결된 도전성 구조를 제공하도록 제1도전성 부품이 제2도전성 부품에 연결되고;
    제1서브-구조에 결합된 제1전자 다이; 및
    제2서브-구조에 결합된 제2전자 다이를
    포함하는 제1도전성 프레임 구조를 제공하는 단계;
    제1도전성 연결 구조; 및
    제2도전성 연결 구조를 포함하되, 제1도전성 연결 구조는 제2도전성 연결 구조에 물리적으로 상호 연결됨을
    포함하는 제2도전성 프레임 구조를 제공하는 단계;
    제1서브-어셈블리를 형성하기 위해 제1도전성 연결 구조를 제1전자 다이와 제1도전성 부품에 부착하고 제2도전성 연결 구조를 적어도 제2전자 다이에 부착하는 단계;
    인캡슐레이션된 서브-어셈블리를 형성하기 위해 인캡슐레이션층으로 제1서브-어셈블리의 부분들을 인캡슐레이션하되, 제1도전성 프레임 구조의 적어도 부분들이 인캡슐레이션된 서브-어셈블리의 외측으로 노출되는 단계;
    측부 표면이 노출된 제1도전성 부품과 측부 표면이 노출된 제2도전성 부품을 형성하기 위해 모든 연결된 도전성 구조를 제거하는 단계;
    제1도전성 프레임 구조의 노출된 표면들 상에, 제1도전성 부품의 노출된 측부 표면 상에, 그리고 제2도전성 부품의 노출된 측부 표면 상에 도전층을 형성하는 단계; 그리고
    도전층에 의해 덮인 측부 표면이 노출된 제1도전성 부품을 갖는 제1패키지된 장치와 도전층에 의해 덮인 측부 표면이 노출된 제2도전성 부품을 갖는 제2패키지된 전자 장치를 제공하기 위해 인캡슐레이션된 서브-어셈블리를 분리하는 단계를 포함하는 패키지된 전자 장치들을 제조하는 방법.
  7. 제6항에 있어서,
    도전층을 형성하는 단계는
    인캡슐레이션된 서브-어셈블리를 도금 용액에 위치시키는 단계; 그리고
    제1도전성 프레임 구조의 노출된 표면들 상에, 제1도전성 부품의 노출된 측부 표면 상에, 그리고 제2도전성 부품의 노출된 측부 표면 상에 도전층을 전기 도금하기 위해 전류를 제1도전성 프레임 구조를 통하여 통과시키는 단계를 포함하는 패키지된 전자 장치들을 제조하는 방법.
  8. 제6항에 있어서,
    제1도전성 프레임 구조를 제공하는 단계는
    리드를 포함하는 제1도전성 부품을 제공하는 단계; 그리고
    다이 어태치 패드를 포함하는 제2도전성 부품을 제공하는 단계를 포함하고;
    제2도전성 프레임을 제공하는 단계는
    제2클립에 함께 결합된 제1클립 구조를 제공하는 단계; 그리고
    타이바들과 함께 적어도 두개의 측부들 상에 제2도전성 프레임 구조에 물리적으로 연결된 제1클립을 제공하는 단계를 포함하고;
    제1도전성 연결 구조를 제공하는 단계는 제1도전성 프레임 구조의 부분을 제2도전성 프레임 구조에 물리적으로 접촉시키는 단계를 포함하며; 그리고
    분리 단계는 각각 도전층이 존재하지 않는 인캡슐레이션층의 외측으로 노출된 제2도전성 프레임 구조의 선단부를 갖는 제1패키지된 전자 장치와 제2패키지된 전자 장치를 제공하는 단계를 포함하는 패키지된 전자 장치들을 제조하는 방법.
  9. 제6항에 있어서,
    도전층을 형성하는 단계는
    제1도전성 부품의 하부 표면에 도전층을 형성하는 단계; 그리고
    제2도전성 부품의 하부 표면에 도전층을 형성하는 단계를 포함하는 패키지된 전자 장치들을 제조하는 방법.
  10. 다이 어태치 패드;
    다이 어태치 패드에 가장 가깝게 배치되되, 각각 리드 하부 표면 및 리드 단부 표면을 갖는 다수의 리드들;
    다이 어태치 패드에 결합된 반도체 다이;
    반도체 장치에 부착된 다이 어태치부, 다이 어태치부 및 복수의 리드 중 적어도 하나에 연결된 본딩부 및 하나의 제1타이바를 포함하는 도전성 클립;
    반도체 다이, 도전성 클립, 다수의 리드들의 부분들, 적어도 하나의 타이바의 적어도 한 부분, 및 다이 어태치 패드의 적어도 한 부분을 인캡슐레이션하는 패키지 몸체를 포함하되, 각 리드 단부 표면이 패키지 몸체의 측부 표면 상에 노출되고, 그리고 적어도 한 타이바의 단부 표면이 패키지 몸체의 외측으로 노출되며; 그리고
    각 리드 단부 표면 상에 배치되고, 리드 하부 표면들 상에 배치되며, 다이 어태치 패드의 하부 표면 상에 배치되지만 제1타이바의 단부 표면 상에 배치되지 않는 도전층을 포함하는 패키지된 반도체 장치.
  11. 제10항에 있어서,
    다수의 리드들 중 하나와 반도체 장치에 전기적으로 결합된 도전성 연결 구조를 더 포함하는 패키지된 반도체 장치.
  12. 제10항에 있어서,
    도전층은 각 리드 단부 표면의 100 %를 덮는 패키지된 반도체 장치.
  13. 삭제
  14. 제10항에 있어서,
    도전성 클립은 제2타이바를 더 포함하고;
    제1타이바 및 제2타이바는 다이 어태치부의 반대측에 배치되며; 그리고
    본딩부는 적어도 2개의 리드들에 부착된 패키지된 반도체 장치.
  15. 제10항에 있어서,
    다이 어태치 패드의 부분이 패키지 몸체의 측면의 제3부분에 노출되고; 그리고
    도전층은 패키지 몸체의 측면의 제3부분에서 노출된 다이 어태치 패드의 부분 상에 배치된 패키지된 반도체 장치.
  16. 다이 어태치 패드 상부 표면, 다이 어태치 패드 하부 표면 및 다이 어태치 패드 상부 표면과 다이 어태치 패드 하부 표면의 사이로 연장된 다이 어태치 패드 측부 표면을 갖는 다이 어태치 패드;
    다이 어태치 패드에 가장 가깝게 배치되되, 각각 리드 하부 표면 및 리드 단부 표면을 갖는 다수의 리드들;
    다이 어태치 패드 상부 표면에 결합된 반도체 다이;
    반도체 장치와 리드들 중 적어도 하나에 부착되되, 제1측부 표면으로부터 연장된 제1타이바를 포함하는 도전성 클립;
    반도체 다이, 도전성 클립, 리드들의 부분들, 제1타이바의 적어도 한 부분, 및 다이 어태치 패드의 적어도 한 부분을 인캡슐레이션하는 패키지 몸체를 포함하되: 각 리드 단부 표면이 패키지 몸체의 제1측부 표면에서 노출되고;
    제1타이바의 단부 표면이 제1측부 표면과 다른 패키지 몸체의 제2측부 표면에서 노출되며; 다이 패드 측부 표면이 패키지 몸체의 제3측부 표면으로 노출되고; 그리고
    각 리드 단부 표면 그리고 다이 패드 측부 표면 상에 배치되지만 제1타이바의 단부 표면 상에 배치되지 않는 도전층을 포함하는 패키지된 반도체 장치.
  17. 제16항에 있어서,
    도전층은 각 리드 단부 표면의 100 %를 덮는 패키지된 반도체 장치.
  18. 제16항에 있어서,
    도전층은 전기 도금된 솔더링 가능한 재료를 포함하는 패키지된 반도체 장치.
  19. 제16항에 있어서,
    도전성 클립은 제2타이바를 더 포함하고;
    제1타이바 및 제2타이바는 도전성 클립의 반대측에 배치되며; 그리고
    제2타이바는
    제2측부 표면의 반대측인 패키지 몸체의 제4측부 표면에서 노출된 패키지된 반도체 장치.
  20. 제19항에 있어서,
    다이 어태치 패드 하부 표면이 패키지 몸체의 주 표면에서 노출되며; 그리고
    도전층은 측부 표면의 제4부분에서 노출된 다이 어태치 패드의 부분 상에 배치되고 다이 어태치 패드 하부 표면 상에 배치된 패키지된 반도체 장치.

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