KR102393573B1 - 표면 탄성파 웨이퍼 레벨 패키지 및 그 제작 방법 - Google Patents

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Abstract

본 발명의 일 태양에 따른 표면 탄성파 웨이퍼 레벨 패키지는, 기판; 상기 기판 상에 형성된 IDT(interdigital transducer) 전극; 상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽; 상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개; 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극; 상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측면과 상기 덮개의 일측면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자; 및 상기 접속 단자의 적어도 상면에 형성되는 OSP(Organic Solderability Preservative) 코팅층을 포함하는 것을 특징으로 한다.

Description

표면 탄성파 웨이퍼 레벨 패키지 및 그 제작 방법{Surface acoustic wave wafer level package and manufacturing method thereof}
본 발명은 표면 탄성파 디바이스에 관한 것으로, 보다 상세하게는 표면 탄성파 웨이퍼 레벨 패키지 및 그 제작 방법에 관한 것이다.
표면 탄성파(Surface Acoustic Wave)는 탄성체 기판의 표면을 따라 전파되는 음향파로서, 압전 효과의 결과로서 전기 신호로부터 음향파가 생성되는데 음향파의 전계가 기판 표면 부근에 집중되어 그 표면 바로 위에 놓인 다른 반도체의 전도 전자와 상호 작용할 수 있다. 음향파가 전파하는 매질은 전자 기계적 결합 계수가 높고 음향파 에너지 손실이 낮은 압전 물질이며, 반도체는 전도 전자의 이동도가 높고 저항률이 최적으로 직류 전원 요소가 낮아서 최적의 효율을 확보할 수 있는데, 이러한 표면 탄성파와 반도체 전도 전자의 상호 작용을 이용하여 전자 회로를 전자 기계적 소자로 대치한 것이 표면 탄성파 소자 (SAW device)이다.
표면 탄성파의 파동 에너지는 고체 표면에 집중해서 전파하기 때문에 신호의 제어가 용이하고 디바이스의 소형화가 가능하다. 또한, LiNbO3, LiTaO3, 수정, PZT 같은 양질의 압전성 재료의 출현으로 금속전극(IDT: Interdigital Transducer)을 그 표면에 설치함으로써 쉽게 또, 효율적으로 표면 탄성파의 발생과 검출 및 제어가 가능하게 되었다. 그 결과 마이크로파대에 미치는 고주파 신호를 표면 탄성파로 처리하는 각종 고기능성을 갖춘 일렉트로닉스 소자가 가속적으로 연구 개발되고 있다.
표면 탄성파 소자는 압전 매질의 표면에 금속 박막으로 발 모양의 입력 전극과 출력 전극을 양단에 설치하여 고주파로 입력하고, 표면 탄성파로 변환하며 전파 특성을 출력 전극으로 검출하여 전기신호로 복귀시키는 구성으로 되어있다. 이를 응용한 예로 지연선 소자, 증폭기, 파형 변환기, 광 빔 편향 소자, 광 스위치 등이 있다.
이러한 표면 탄성파 소자, 반도체 소자의 제조에 있어서, 근래에 기존의 웨이퍼 가공 후에 하나씩 칩을 잘라낸 후 패키징하던 방식과 달리 웨이퍼 상태에서 한번에 패키지 공정 및 테스트를 진행한 후 칩을 절단하여 간단히 완제품을 만들어 내는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)를 이용한 제조 방식이 많이 이용되고 있다.
웨이퍼 레벨 패키지는 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 그대로 이용할 수 있다. 이러한 WLP 공정은 웨이퍼 상태에서 패키지 공정을 진행하므로 개별 칩 단위로 패키징을 진행하던 기존 방식에 비해, 한 번의 패키징 공정으로 수백 내지 수천 개의 패키지를 생산할 수 있어, 제조 원가 및 투자비를 대폭 절감시킬 수 있다.
도 1은 기존의 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다. 표면 탄성파 웨이퍼 레벨 패키지는 도시된 바와 같이, 기판(10), 기판(10) 상에 형성된 IDT(interdigital transducer) 전극(20), 기판(10) 상에 형성되고 IDT 전극(20)과 전기적으로 연결되는 접속 전극(30), 기판(10) 상에서 IDT 전극(20) 외곽에 형성되는 측벽(40), 측벽(40)과 함께 IDT 전극(20) 상에 중공(45)을 형성하도록 측벽(40)과 IDT 전극(20)의 상부에 형성되는 덮개(50), 접속 전극(30)과 전기적으로 연결되고 덮개(50) 위로 돌출되는 접속 단자(60), 및 주석도금층(70)을 포함한다. 접속 단자(60)는 주로 구리(copper) 재질로 형성되는데, 표면 탄성파 웨이퍼 레벨 패키지를 다른 기판 등에 실장할 때 솔더링성을 향상하기 위해 접속 단자(60)의 상면에 주석도금층(70)이 형성된다.
기존의 표면 탄성파 웨이퍼 레벨 패키지는 접속 단자(60)가 측벽(40)과 덮개(50)를 수직으로 관통하는 구조이다. 따라서 IDT 전극(20)이 배치되는 공간인 중공(45)의 면적이 제한적이어서, IDT 전극(20)의 크기나 수량을 증가시키는데 한계가 있다.
또한 기존의 표면 탄성파 웨이퍼 레벨 패키지는, 접속 단자(60)의 상면에 주석도금층(70)을 형성하기 위해 포토레지스 도포, 전기도금, 포토레지스트 제거 등의 복잡한 공정이 수행되어야 하고, 이러한 공정은 고가의 장비와 긴 공정 시간을 요구한다.
게다가 주석도금층(70)은 일정한 두께(예컨대 약 1~2㎛)로 형성되어야 하므로, 제작된 모든 제품마다 주석도금층(70)의 두께를 측정하여 양품 여부를 확인하는 과정이 수행되고 있다. 이러한 과정은 제품의 리드타임을 더욱 길어지게 한다.
이에 본 발명이 이루고자 하는 기술적 과제는 IDT 전극이 배치되는 공간인 중공의 면적을 확장시킬 수 있어 IDT 전극의 크기나 수량을 증가시키는 것이 가능한 표면 탄성파 웨이퍼 레벨 패키지 및 그 제작 방법을 제공하는 데 있다.
또한 본 발명이 이루고자 하는 기술적 과제는 고가의 장비가 필요없고 공정시간과 리드타임을 감소시킬 수 있는 표면 탄성파 웨이퍼 레벨 패키지 및 그 제작 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 태양에 따른 표면 탄성파 웨이퍼 레벨 패키지는, 기판; 상기 기판 상에 형성된 IDT(interdigital transducer) 전극; 상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽; 상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개; 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극; 상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측면과 상기 덮개의 일측면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자; 및 상기 접속 단자의 적어도 상면에 형성되는 OSP(Organic Solderability Preservative) 코팅층을 포함하는 것을 특징으로 한다.
상기 OSP 코팅층은 상기 접속 단자의 상면 및 측면에 형성될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 태양에 따른 표면 탄성파 웨이퍼 레벨 패키지 제작 방법은, 기판과, 상기 기판 상에 형성된 IDT(interdigital transducer) 전극과, 상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽과, 상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개와, 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극과, 상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측면과 상기 덮개의 일측면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자를 포함하는 기초 소자를 형성하는 단계; 및 상기 접속 단자의 적어도 상면에 OSP(Organic Solderability Preservative) 코팅층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 OSP 코팅층을 형성하는 단계는, 상기 접속 단자의 상면 및 측면에 상기 OSP 코팅층을 형성할 수 있다.
상기 OSP 코팅층을 형성하는 단계는, 디핑(dipping), 스프레이, 또는 스핀코팅을 이용하여 상기 OSP 코팅층을 형성할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 태양에 따른 표면 탄성파 웨이퍼 레벨 패키지는, 기판; 상기 기판 상에 형성된 IDT(interdigital transducer) 전극; 상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽; 상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개; 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극; 상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측면과 상기 덮개의 일측면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자; 상기 접속 단자의 적어도 상면을 노출시키면서 상기 접속 단자의 측면 및 상기 덮개의 상면 및 측면을 감싸도록 형성되는 덮개 보호층; 및 상기 접속 단자의 적어도 상면에 형성되는 OSP(Organic Solderability Preservative) 코팅층을 포함하는 것을 특징으로 한다.
상기 접속 단자의 상면과 상기 덮개 보호층의 상면은 실질적으로 동일 평면 상에 있을 수 있다.
상기 접속 단자는 상기 덮개 보호층의 상면 위로 돌출되도록 형성되고, 상기 OSP 코팅층은 상기 접속 단자의 상면 및 상기 덮개 보호층의 상면 위로 돌출되는 측면에 형성될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 태양에 따른 표면 탄성파 웨이퍼 레벨 패키지 제작 방법은, 기판과, 상기 기판 상에 형성된 IDT(interdigital transducer) 전극과, 상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽과, 상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개와, 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극과, 상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측면과 상기 덮개의 일측면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자를 포함하는 제1 기초 소자를 형성하는 단계; 상기 접속 단자를 덮으면서 상기 접속 단자의 측면 및 상기 덮개의 상면 및 측면을 감싸도록 덮개 보호층을 형성하여 제2 기초 소자를 형성하는 단계; 상기 접속 단자의 상면이 노출되고 상기 접속 단자의 상면과 상기 덮개 보호층의 상면이 실질적으로 동일 평면 상에 있도록 상기 덮개 보호층의 상면을 평탄화하여 제3 기초 소자를 형성하는 단계; 및 상기 접속 단자의 상면에 OSP(Organic Solderability Preservative) 코팅층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 OSP 코팅층을 형성하는 단계는, 디핑(dipping), 스프레이, 또는 스핀코팅을 이용하여 상기 OSP 코팅층을 형성할 수 있다.
상기 표면 탄성파 웨이퍼 레벨 패키지 제작 방법은, 상기 제3 기초 소자를 형성하는 단계 이후에, 상기 접속 단자가 상기 덮개 보호층의 상면 위로 돌출되도록 상기 덮개 보호층의 상면을 에칭하여 제4 기초 소자를 형성하는 단계를 더 포함할 수 있다.
상기 OPS 코팅층을 형성하는 단계는, 상기 접속 단자의 상면 및 상기 덮개 보호층의 상면 위로 노출된 측면에 상기 OSP 코팅층을 형성할 수 있다.
상기된 본 발명에 따른 표면 탄성파 웨이퍼 레벨 패키지 및 그 제작 방법에 의하면, IDT 전극이 배치되는 공간인 중공의 면적을 확장시킬 수 있어 IDT 전극의 크기나 수량을 증가시키는 것이 가능하다.
또한, 접속 단자의 상면에 OSP 코팅층이 형성되므로, 주석도금층 형성을 위한 고가의 장비가 필요 없고 공정시간을 감소시킬 수 있으며, OSP 코팅층의 두께를 측정하는 과정이 필요없어 리드타임을 더욱 줄일 수 있는 효과가 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.
도 1은 기존의 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 제작 과정을 나타낸다.
도 4는 본 발명의 제2 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다.
도 5a 및 5b는 본 발명의 제2 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 제작 과정을 나타낸다.
도 6은 본 발명의 제3 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다.
도 7a 및 7b은 본 발명의 제3 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 제작 과정을 나타낸다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하 설명 및 첨부된 도면들에서 실질적으로 동일한 구성요소들은 각각 동일한 부호들로 나타냄으로써 중복 설명을 생략하기로 한다. 또한 본 발명을 설명함에 있어 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다.
본 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지(1)는, 기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51), 접속 단자(61), OSP(Organic Solderability Preservative) 코팅층(80)을 포함하여 이루어진다.
기판(10)은 압전 효과를 유발하고 디바이스의 구성을 지지하는 역할을 하는 것으로서, 압전 기판이 사용될 수 있다. 예컨대, LiTa2O3, LiNbO3 등으로 이루어진 압전 기판이 사용될 수 있다.
IDT 전극(20)은 기판(10) 상에 형성된다. IDT 전극(20)의 기계적 진동을 통하여 표면 탄성파 디바이스가 필터 등으로 동작하게 된다.
측벽(41)은 기판(10) 상에 IDT 전극(20)을 둘러싸도록 IDT 전극(20) 외곽에 형성된다. 측벽(41)은 예컨대 포토레지스트 등의 재질로 이루어질 수 있다.
덮개(51)는 측벽(41)과 함께 IDT 전극(20) 상에 중공(46)을 형성하도록 측벽(41)과 IDT 전극(20)의 상부에 형성된다. 덮개(51)는 예컨대 포토레지스트 등의 재질로 이루어질 수 있다.
접속 전극(31)은 기판(10) 상에 IDT 전극(20)과 전기적으로 연결되도록 형성되어, IDT 전극(20)이 외부와 전기적으로 연결될 수 있도록 하는 매개체 역할을 한다. 예컨대, 외부 단자로부터 입력된 신호가 접속 전극(31)을 통해 IDT 전극(20)에 전달되고, IDT 전극(20)에서 발생된 신호가 접속 전극(31)을 통해 외부 단자로 전달된다. 본 발명의 실시예에서, 접속 전극(31)은 측벽(41)의 안쪽으로부터 측벽(41)의 외곽 바깥쪽으로 연장되도록 형성된다.
접속 단자(61)는 접속 전극(31) 중 측벽(41)의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 측벽(41)의 외곽 일측면과 덮개(51)의 일측면 및 상면 일부에 걸쳐 형성된다. 그리고 접속 단자(61)의 상면은 덮개(51)의 상면보다 높게 형성된다. 접속 단자(61)는 예컨대 Ti, Cu, Sn, Ni, Au 등의 재질로 이루어질 수 있다.
본 발명의 실시예는, 도 1과 같이 접속 단자(60)가 측벽(40)과 덮개(50)를 수직으로 관통하는 구조가 아니라, 도 2와 같이 접속 단자(61)가 측벽(41)의 외곽 일측면과 덮개(51)의 일측면 및 상면 일부에 걸쳐 형성되는 구조이다. 따라서 측벽(41)의 내측면을 도 1의 측벽(40)보다 더 바깥쪽에 배치할 수 있어서, 중공(46)의 면적을 보다 크게 형성하는 것이 가능하다. 이로써 IDT 전극(20)을 배치할 수 있는 면적이 넓어져 IDT 전극(20)의 크기나 수량을 증가시킬 수 있다.
OSP 코팅층(80)은 접속 단자(61)의 상면 및 측면에 형성되어, 향상된 솔더링성을 제공한다. OSP 코팅층(80)은 약 5㎛ 이내의 두께로 형성될 수 있다. OSP 코팅층(80)이 접속 단자(61)의 상면뿐만 아니라 측면에도 형성됨에 따라, OSP 코팅층(80)의 측면에도 솔더링이 가해질 수 있으므로, 솔더링성이 더욱 향상될 수 있다.
OSP(Organic Solderability Preservative)는 알킬벤즈이미다졸(Alkylbenzimidazole??), 디페닐이미다졸(Diphenylimidazole) 등의 유기화합물에 의해 구리 등의 표면에 얇고 균일한 피막을 형성하고 이렇게 형성된 피막은 외부의 공기 및 습기로부터 구리 등의 표면을 보호함과 동시에 리플로우(reflow) 및 접착제의 경화와 같은 고습환경에서도 표면의 산화를 방지하여 솔더링시 청정한 표면을 제공한다. 또한 OSP는 디핑(dipping), 스프레이, 스핀코팅 등과 같은 단순한 공정을 통해 쉽게 피막이 형성되고 솔더링 시 구리 등과 솔더가 원자간의 거리까지 접합이 되기 때문에 밀착력이 우수한 장점이 있다.
OSP 코팅층(80)은 디핑(dipping), 스프레이, 스핀코팅 등과 같은 단순한 공정을 통해 형성할 수 있으므로, 주석도금층(70)을 형성하기 위한 포토레지스트 도포, 전기도금, 포토레지스트 제거 등의 복잡한 공정을 없앨 수 있다. 따라서 본 발명은 주석도금층 형성을 위한 고가의 장비가 필요 없고 공정시간이 감소된다. 게다가 OSP 코팅층(80)은 5㎛ 이내의 일정한 두께로 형성되므로, 주석도금층(70)의 경우와 같은 두께를 측정하여 양품 여부를 확인하는 과정이 생략될 수 있다. 이러한 공정시간의 감소와 양품 여부 확인 과정의 생략은, 제품의 리드타임을 획기적으로 감소시킨다.
도 3은 본 발명의 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 제작 과정을 나타낸다.
도시된 바와 같이, 기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51), 접속 단자(61)를 포함하는 기초 소자(1a)를 형성한다.
기초 소자(1a)의, 접속 단자(61)의 상면 및 측면을 OSP 용액으로 코팅하면, 접속 단자(61)의 상면 측면에 OSP 코팅층(80)이 형성된, 제1 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지(1)가 완성된다. OSP 코팅에는, 기초 소자(1a)의 일부 또는 전부를 OSP 용액에 디핑(dipping)하거나, 스프레이, 스핀코팅 등의 공정이 사용될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다.
본 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지(2)는, 기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51), 접속 단자(62), 덮개 보호층(90), OSP 코팅층(81)을 포함하여 이루어진다.
기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51)은 제1 실시예와 실질적으로 동일하므로 구체적인 설명은 생략한다.
접속 단자(62)의 덮개(51) 위로 돌출되는 부분의 높이는, 후술할 덮개 보호층(90)의 덮개(51) 상면 위의 두께(d1)에 대응되도록 제1 실시예보다 비교적 높게 형성될 수 있다.
덮개 보호층(90)은 접속 단자(62)의 상면을 노출시키면서 접속 단자(62)의 측면 및 덮개(51)의 상면 및 측면을 감싸도록 형성될 수 있다. 그리고 접속 단자(62)의 상면과 덮개 보호층(90)의 상면은 실질적으로 동일 평면 상에 있을 수 있다. 이 경우, 덮개 보호층(90)의 덮개(51) 상면 위의 두께(d1)는 접속 단자(62)의 덮개(51) 위로 돌출되는 부분의 높이와 실질적으로 동일하다.
덮개 보호층(90)은 고상, 액상 또는 필름형 에폭시 또는 포토레지스트 등의 재질로 이루어질 수 있다. 덮개 보호층(90)은 트랜스퍼 몰딩 등에 따른 외부 압력으로부터 덮개(51)를 보호할 수 있다. 이를 위해 덮개 보호층(90)의 덮개(51) 상면 위의 두께(d1)는 20㎛ 이상으로 형성될 수 있다. 다만 주어질 외부 압력으로부터 덮개(51)를 보호하는 역할이 가능하다면 덮개 보호층(90)의 덮개(51) 상면 위의 두께(d1)는 20㎛보다 작게 형성될 수도 있다.
OSP 코팅층(81)은 접속 단자(61)의 상면에 형성되어, 향상된 솔더링성을 제공한다.
도 5a 및 5b는 본 발명의 제2 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 제작 과정을 나타낸다.
도시된 바와 같이, 기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51), 접속 단자(62')를 포함하는 제1 기초 소자(2a)를 형성한다. 이때 접속 단자(62')의 덮개(51) 위로 돌출되는 부분의 높이(d1')는, 형성하고자 하는 접속 단자(62)의 덮개(51) 위로 돌출되는 부분의 높이(d1)보다 높게 형성한다.
다음으로, 접속 단자(62')를 덮으면서 접속 단자(62')의 측면 및 덮개(51)의 상면 및 측면을 감싸도록 덮개 보호층(90')을 형성하여, 제2 기초 소자(2b)를 형성한다. 덮개 보호층(90')의 덮개(51) 상면 위의 두께는 d1'보다 크게 형성된다.
다음으로, 덮개 보호층(90')의 상면을 평탄화하고 나아가 접속 단자(62')의 상면을 평탄화함으로써, 접속 단자(62)의 상면이 노출되고 접속 단자(62)의 상면과 덮개 보호층(90)의 상면이 실질적으로 동일 평면 상에 있도록 형성된 제3 기초 소자(2c)를 형성한다. 평탄화를 통해 덮개 보호층(90)의 덮개(51) 상면 위의 두께가 d1으로 형성된다. 평탄화는 예컨대 그라인딩을 이용하여 수행될 수 있다.
이제 제3 기초 소자(2c)의, 접속 단자(62)의 상면을 OSP 용액으로 코팅하면, 접속 단자(62)의 상면에 OSP 코팅층(81)이 형성된, 제2 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지(2)가 완성된다. OSP 코팅에는, 제3 기초 소자(2c)의 일부 또는 전부를 OSP 용액에 디핑(dipping)하거나, 스프레이, 스핀코팅 등의 공정이 사용될 수 있다.
도 6은 본 발명의 제3 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 단면 구조를 나타낸다.
본 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지(3)는, 기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51), 접속 단자(63), 덮개 보호층(90), OSP 코팅층(82)을 포함하여 이루어진다.
기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51)는 제2 실시예와 실질적으로 동일하므로 구체적인 설명은 생략한다.
제2 실시예의 경우, 접속 단자(62)의 상면과 덮개 보호층(90)의 상면이 실질적으로 동일 평면 상에 있는 반면, 본 실시예에서는 접속 단자(63)가 덮개 보호층(90)의 상면 위로 돌출되도록 형성된다. 이를테면, 접속 단자(63)의 상면이 덮개 보호층(90)의 상면보다 d2만큼 높게 위치하고, 덮개 보호층(90)은 접속 단자(63)의 상면 및 상면과 인접한 측면 일부를 노출시키면서 접속 단자(63)의 측면 및 덮개(51)의 상면 및 측면을 감싸도록 형성될 수 있다. 접속 단자(63)의 덮개 보호층(90) 상면 위로 돌출된 높이(d2)는 약 10㎛ 이내일 수 있다.
OSP 코팅층(82)은 접속 단자(63)의 상면 및 덮개 보호층(90)의 상면 위로 돌출되는 측면에 형성되어, 향상된 솔더링성을 제공한다. OSP 코팅층(82)이 접속 단자(63)의 측면에도 형성됨에 따라, OSP 코팅층(82)의 측면에도 솔더링이 가해질 수 있으므로, 솔더링성이 더욱 향상될 수 있다.
도 7a 및 7b는 본 발명의 제3 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지의 제작 과정을 나타낸다.
도시된 바와 같이, 기판(10), IDT 전극(20), 접속 전극(31), 측벽(41), 덮개(51), 접속 단자(63')를 포함하는 제1 기초 소자(3a)를 형성한다. 이때 접속 단자(63')의 덮개(51) 위로 돌출되는 부분의 높이(d3)는, 형성하고자 하는 접속 단자(63)의 덮개(51) 위로 돌출되는 부분의 높이(d1+d2)보다 높게 형성한다.
다음으로, 접속 단자(63')를 덮으면서 접속 단자(63')의 측면 및 덮개(51)의 상면 및 측면을 감싸도록 덮개 보호층(90')을 형성하여, 제2 기초 소자(3b)를 형성한다. 덮개 보호층(90')의 덮개(51) 상면 위의 두께는 d3보다 크게 형성된다.
다음으로, 덮개 보호층(90')의 상면을 평탄화하고 나아가 접속 단자(63')의 상면을 평탄화함으로써, 접속 단자(63)의 상면이 노출되고 접속 단자(63)의 상면과 덮개 보호층(90'')의 상면이 실질적으로 동일 평면 상에 있도록 형성된 제3 기초 소자(3c)를 형성한다. 평탄화를 통해 덮개 보호층(90'')의 덮개(51) 상면 위의 두께가 d1+d2로 형성된다. 평탄화는 예컨대 그라인딩을 이용하여 수행될 수 있다.
다음으로, 덮개 보호층(90'')의 상면을 에칭하여, 접속 단자(63)가 덮개 보호층(90)의 상면보다 돌출되도록 한다. 에칭을 통해, 덮개 보호층(90'')의 상면으로부터 d2만큼의 두께에 해당하는 부분이 제거된 제4 기초 소자(3d)가 형성된다. 에칭은 예컨대 가스 에칭을 이용하여 수행될 수 있다.
이제 제4 기초 소자(3d)의, 접속 단자(63)의 상면 및 덮개 보호층(90) 위로 노출된 측면을 OSP 용액으로 코팅하면, 접속 단자(63)의 상면 및 덮개 보호층(90) 위로 노출된 측면에 OSP 코팅층(82)이 형성된, 제3 실시예에 따른 표면 탄성파 웨이퍼 레벨 패키지(3)가 완성된다. OSP 코팅에는, 제4 기초 소자(3d)의 일부 또는 전부를 OSP 용액에 디핑(dipping)하거나, 스프레이, 스핀코팅 등의 공정이 사용될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (12)

  1. 기판;
    상기 기판 상에 형성된 IDT(interdigital transducer) 전극;
    상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽;
    상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개;
    상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극;
    상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측 전체면과 상기 덮개의 외곽 일측 전체면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자; 및
    상기 접속 단자의 상면 및 측면에 형성되는 OSP(Organic Solderability Preservative) 코팅층을 포함하고,
    상기 OSP 코팅층은,
    상기 접속 단자의 측면을 따라 형성되어 상기 측벽의 외곽 바깥까지 연장된 상기 접속 전극 상에 접하도록 형성된 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지.
  2. 삭제
  3. 기판과, 상기 기판 상에 형성된 IDT(interdigital transducer) 전극과, 상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽과, 상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개와, 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극과, 상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측 전체면과 상기 덮개의 회곽 일측 전체면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자를 포함하는 기초 소자를 형성하는 단계; 및
    상기 접속 단자의 상면 및 측면에 OSP(Organic Solderability Preservative) 코팅층을 형성하는 단계를 포함하되,
    상기 OSP 코팅층은,
    상기 접속 단자의 측면을 따라 형성되어 상기 측벽의 외곽 바깥까지 연장된 상기 접속 전극 상에 접하도록 형성된 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 제작 방법.
  4. 삭제
  5. 제3항에 있어서,
    상기 OSP 코팅층을 형성하는 단계는, 디핑(dipping), 스프레이, 또는 스핀코팅을 이용하여 상기 OSP 코팅층을 형성하는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 제작 방법.
  6. 기판;
    상기 기판 상에 형성된 IDT(interdigital transducer) 전극;
    상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽;
    상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개;
    상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극;
    상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측 전체면과 상기 덮개의 외곽 일측 전체면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자;
    상기 접속 단자의 적어도 상면을 노출시키면서 상기 접속 단자의 측면 및 상기 덮개의 상면 및 측면을 감싸도록 형성되는 덮개 보호층; 및
    상기 접속 단자의 상면 및 측면에 형성되는 OSP(Organic Solderability Preservative) 코팅층을 포함하고,
    상기 OSP 코팅층은,
    상기 접속 단자의 측면을 따라 형성되어 상기 측벽의 외곽 바깥까지 연장된 상기 접속 전극 상에 접하도록 형성된 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지.
  7. 제6항에 있어서,
    상기 접속 단자의 상면과 상기 덮개 보호층의 상면은 실질적으로 동일 평면 상에 있는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지.
  8. 제6항에 있어서,
    상기 접속 단자는 상기 덮개 보호층의 상면 위로 돌출되도록 형성되고,
    상기 OSP 코팅층은 상기 접속 단자의 상면 및 상기 덮개 보호층의 상면 위로 돌출되는 측면에 형성되는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지.
  9. 기판과, 상기 기판 상에 형성된 IDT(interdigital transducer) 전극과, 상기 기판 상에서 상기 IDT 전극 외곽에 형성되는 측벽과, 상기 측벽과 함께 상기 IDT 전극 상에 중공을 형성하도록 상기 측벽과 상기 IDT 전극의 상부에 형성되는 덮개와, 상기 기판 상에 형성되고 상기 IDT 전극과 전기적으로 연결되며 상기 측벽의 외곽 바깥으로 연장되는 접속 전극과, 상기 접속 전극 중 상기 측벽의 외곽 바깥으로 연장된 부분과 전기적으로 연결되고, 상기 측벽의 외곽 일측 전체면과 상기 덮개의 외곽 일측 전체면 및 상면 일부에 걸쳐 형성되며, 상면이 상기 덮개의 상면보다 높게 형성되는 접속 단자를 포함하는 제1 기초 소자를 형성하는 단계;
    상기 접속 단자를 덮으면서 상기 접속 단자의 측면 및 상기 덮개의 상면 및 측면을 감싸도록 덮개 보호층을 형성하여 제2 기초 소자를 형성하는 단계;
    상기 접속 단자의 상면이 노출되고 상기 접속 단자의 상면과 상기 덮개 보호층의 상면이 실질적으로 동일 평면 상에 있도록 상기 덮개 보호층의 상면을 평탄화하여 제3 기초 소자를 형성하는 단계; 및
    상기 접속 단자의 상면 및 측면에 OSP(Organic Solderability Preservative) 코팅층을 형성하는 단계를 포함하되,
    상기 OSP 코팅층은,
    상기 접속 단자의 측면을 따라 형성되어 상기 측벽의 외곽 바깥까지 연장된 상기 접속 전극 상에 접하도록 형성된 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 제작 방법.
  10. 제9항에 있어서,
    상기 OSP 코팅층을 형성하는 단계는, 디핑(dipping), 스프레이, 또는 스핀코팅을 이용하여 상기 OSP 코팅층을 형성하는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 제작 방법.
  11. 제9항에 있어서,
    상기 제3 기초 소자를 형성하는 단계 이후에, 상기 접속 단자가 상기 덮개 보호층의 상면 위로 돌출되도록 상기 덮개 보호층의 상면을 에칭하여 제4 기초 소자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 제작 방법.
  12. 제11항에 있어서,
    상기 OSP 코팅층을 형성하는 단계는, 상기 접속 단자의 상면 및 상기 덮개 보호층의 상면 위로 노출된 측면에 상기 OSP 코팅층을 형성하는 것을 특징으로 하는 표면 탄성파 웨이퍼 레벨 패키지 제작 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011136070A1 (ja) 2010-04-27 2011-11-03 京セラ株式会社 弾性波装置およびその製造方法
JP2016066989A (ja) 2014-09-19 2016-04-28 日本電波工業株式会社 圧電デバイスとその製造方法
JP2017112630A (ja) * 2017-02-06 2017-06-22 京セラ株式会社 弾性波装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626829B2 (en) * 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
KR102064380B1 (ko) * 2018-06-22 2020-01-10 (주)와이솔 표면 탄성파 소자 패키지 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011136070A1 (ja) 2010-04-27 2011-11-03 京セラ株式会社 弾性波装置およびその製造方法
JP2016066989A (ja) 2014-09-19 2016-04-28 日本電波工業株式会社 圧電デバイスとその製造方法
JP2017112630A (ja) * 2017-02-06 2017-06-22 京セラ株式会社 弾性波装置およびその製造方法

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