KR102389777B1 - 저온 응용을 위한 가요 배선 - Google Patents

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Abstract

본 명세서의 요지는 가요성 배선과 같은 장치로 구현될 수 있으며, 상기 사요성 배선은, 세장형 가요성 기판; 상기 세장형 가요성 기판의 제1 측면 상에 어레이로 배열된 복수의 전기 전도성 트레이스들; 그리고 상기 세장형 가요성 기판의 제2 측면 상의 전자기 차폐층을 포함하며, 상기 제2 측면은 상기 제1 측면의 반대편에 있으며, 상기 세장형 가요성 기판은, 상기 전자기 차폐층이 제1 전기 전도성 트레이스와 제2 전기 전도성 트레이스 사이에 전자기 차폐를 제공하도록 상기 제1 전기 전도성 트레이스와 제2 전기 전도성 트레이스 사이의 접힘(fold) 영역을 포함한다.

Description

저온 응용을 위한 가요 배선{FLEXIBLE WIRING FOR LOW TEMPERATURE APPLICATIONS}
본 발명은 초전도 큐비트를 사용하는 양자 프로세서와 같은 저온 응용을 위한 가요성 배선(flexible wiring)에 관한 것이다.
양자 컴퓨팅은 기저 상태의 중첩 및 클래식컬(classical)한 디지털 컴퓨터보다 특정 연산을 효율적으로 수행하기 위한 얽힘(entanglement)과 같은 양자 효과를 이용하는 비교적 새로운 컴퓨팅 방법이다. 양자 컴퓨팅 시스템은 비트 형태(예를 들어, "1" 또는 "0")로 정보를 저장하고 조작하는 디지털 컴퓨터와 달리 큐비트(qubit)를 사용하여 정보를 조작할 수 있다. 큐 비트는 다중 상태(예를 들어, "0" 및 "1" 상태의 데이터)의 중첩(superposition) 및/또는 다중 상태의 데이터의 중첩을 가능하게 하는 양자 컴퓨팅 장치를 지칭할 수 있다. 통상적인 용어에 따라, 양자 시스템에서 "0" 및 "1" 상태의 중첩은, 예를 들어,
Figure 112021053133844-pat00001
로 표현될 수 있다. 디지털 컴퓨터의 "0" 및 "1" 상태는 각각 큐 비트의
Figure 112021053133844-pat00002
및
Figure 112021053133844-pat00003
기반 상태와 유사하다. 값
Figure 112021053133844-pat00004
Figure 112021053133844-pat00005
은 큐비트가
Figure 112021053133844-pat00006
상태에 있을 확률을 나타내며, 값
Figure 112021053133844-pat00007
Figure 112021053133844-pat00008
은 큐비트가
Figure 112021053133844-pat00009
기반 상태에 있을 확률을 나타낸다.
일반적으로, 일부 양태에서, 본 명세서의 요지는 가요성 배선과 같은 장치(디바이스)로 구현될 수 있으며, 가요성 배선은, 세장형(elongated) 가요성 기판; 상기 세장형 가요성 기판의 제1 측면 상에 어레이로 배열된 다수의(복수의) 전기 전도성 트레이스들; 그리고 상기 세장형 가요성 기판의 제2 측면 상의 전자기 차폐층을 포함하며, 상기 제2 측면은 상기 제1 측면의 반대편에 있으며, 상기 세장형 가요성 기판은, 상기 전자기 차폐층이 제1 전기 전도성 트레이스와 제2 전기 전도성 트레이스 사이에 전자기 차폐를 제공하도록 상기 제1 전기 전도성 트레이스와 제2 전기 전도성 트레이스 사이의 접힘(fold) 영역을 포함한다.
장치의 구현은 다음 특징 중 하나 이상을 포함할 수 있다. 예를 들어 일부 구현에서, 접힘 영역은 가요성 기판 내에 융기된 밴드(raised band)를 포함하고, 세장형 융기된 밴드의 길이는 제1 전기 전도성 트레이스 및 제2 전기 전도성 트레이스의 길이에 평행하게 연장된다.
일부 구현에서, 가요성 배선은 접힘 영역에 제1 세장형 홈을 포함하고, 제1 세장형 홈의 길이는 제1 전기 전도성 트레이스의 길이 및 제2 전기 전도성 트레이스의 길이에 평행하게 연장된다.
제1 세장형 홈은 세장형 가요성 기판의 제1 측면 또는 제2 측면으로 연장될 수 있다. 가요성 배선은 접힘 영역 내의 제2 세장형 홈을 포함할 수 있고, 여기서 제2 세장형 홈의 길이는 제1 전기 전도성 트레이스의 길이 및 제2 전기 전도성 트레이스의 길이와 평행하게 연장되고, 여기서 제1 세장형 홈은 상기 기판의 제1 측면상에 있고 그리고 제2 세장형 홈은 상기 기판의 제2 측면상에 있다. 제1 세장형 홈은 전자기 차폐층 내로 연장될 수 있다. 제1 세장형 홈은 세장형 가요성 기판 내로 연장될 수 있다.
일부 구현에서, 다수의(복수의) 전기 전도성 트레이스들의 적어도 하나의 전기 전도성 트레이스는 이중층(bi-layer)을 포함하고, 이중층은 초전도체층 및 초전도체층 상의 금속층을 갖는다. 초전도체층은 니오븀(niobium) 또는 NbTi를 포함할 수 있다. 금속층은 구리 또는 구리 합금을 포함할 수 있다.
일부 구현에서, 전자기 차폐층은 이중층을 포함하고, 이중층은 초전도체층 및 상기 초전도체층상의 금속층을 포함한다. 상기 초전도체층은 니오븀 또는 NbTi를 포함할 수 있다. 상기 금속층은 구리 또는 구리 합금을 포함할 수 있다.
일부 구현들에서, 상기 전자기 차폐층은 복수의 전기 전도성 트레이스들의 길이에 대해 직교 배향된 길이를 갖는 복수의 마이크로스트립들을 포함한다.
일반적으로, 다른 양태에서, 본 명세서의 요지는 가요성 배선과 같은 장치(디바이스)로 구현될 수 있으며, 상기 가요성 배선은, 제1 세장형 가요성 층; 상기 제1 세장형 가요성 층에 결합된 제2 세장형 가요성 층; 상기 제1 세장형 가요성 층과 상기 제2 세장형 가요성 층 사이의 본드 계면에 배열된 복수의 전기 전도성 트레이스들; 상기 제1 세장형 가요성 층의 주면(principal surface)상의 제1 전자기 차폐층; 상기 제2 세장형 가요성 층의 주면상의 제2 전자기 차폐층; 그리고 상기 제1 세장형 가요성 층을 통해 연장되는 비아를 포함하며, 상기 비아(via)는 초전도체 비아 접촉부를 포함한다.
가요성 배선의 구현은 다음 특징 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현들에서, 상기 비아는 접착제층을 포함하고, 초전도체 비아 접촉부는 접착제층 상에 형성된다.
일부 구현에서, 비아는 제1 전자기 차폐층으로부터 복수의 전기 전도성 트레이스들의 적어도 하나의 전기 전도성 트레이스로 연장되고, 초전도체 비아 접촉부는 제1 전자기 차폐층 및 적어도 하나의 전기 전도성 트레이스에 연결된다.
일부 구현에서, 상기 비아는 제1 전자파 차폐층으로부터 제2 전자파 차폐층으로 연장되고, 초전도체 비아 접촉부는 제1 전자기 차폐층 및 적어도 하나의 전기 전도성 트레이스에 연결된다.
일반적으로, 다른 양태에서, 본 명세서의 요지는 다음을 포함하는 장치로 구현될 수 있으며, 상기 장치는 제1 세장형 가요성 기판을 포함하는 제1 가요성 배선; 상기 제1 세장형 가요성 기판의 제1 측면 상에 어레이로 배열된 제1 복수의 전기 전도성 트레이스들; 및 상기 제1 세장형 가요성 기판의 제2 측면상의 제1 전자기 차폐층 -상기 제1 세장형 가요성 기판의 제2 측면은 제1 세장형 가요성 기판의 제1측면의 반대편에 있으며-; 제2 세장형 가요성 기판을 포함하는 제2 가요성 배선; 상기 제2 세장형 가요성 기판의 제1 측면 상에 어레이로 배열된 제2 복수의 전기 전도성 트레이스들; 상기 제2 세장형 가요성 기판의 제2 측면상의 제2 전자기 차폐층을 포함하며, 제2 세장형 가요성 기판의 제2 측면은 제2 세장형 가요성 기판의 제1 측면의 반대편에 있으며, 여기서 제1 가요성 배선은 맞대기 이음(butt joint)을 통해 제2 가요성 배선에 결합된다.
장치의 구현은 다음 특징 중 하나 이상을 포함할 수 있다. 예를 들어, 일부 구현에서, 맞대기 이음은 제1 복수의 전기 전도성 트레이스로부터의 제1 전기 전도성 트레이스를 제2 복수의 전기 전도성 트레이스로부터의 제1 전기 전도성 트레이스로 연결하는 와이어 본드를 포함한다.
일부 구현 예에서, 맞대기 이음은 제1 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스를 제2 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스로 연결하는 솔더 브리지를 포함한다.
일부 구현들에서, 장치(디바이스)는 제1 전자기 차폐층 및 제2 전자기 차폐층에 고정(secured)되고 열 접촉하는 금속 블록을 포함한다.
일반적으로, 다른 양태에서, 본 명세서의 요지는 다음을 포함하는 장치로 구현될 수 있으며, 장치는 제1 세장형 가요성 기판, 상기 제1 세장형 가요성 기판 내의 본드 계면에 배열된 제1 복수의 전기 전도성 트레이스들, 상기 제1 세장형 가요성 기판의 제1 주면상의 제1 전자기 차폐층, 및 상기 제1 세장형 가요성 기판의 제2 주면상의 제2 전자기 차폐층을 포함하는 제1 가요성 배선; 제2 세장형 가요성 기판, 상기 제2 세장형 가요성 기판 내의 본드 계면에 배열된 제2 복수의 전기 전도성 트레이스들, 상기 제2 세장형 가요성 기판의 제1 주면상의 제3 전자파 차폐층, 및 제2 세장형 가요성 기판의 제2 주면상의 제4 전자기 차폐층을 포함하는 제2 가요성 배선을 포함하며, 여기서 제1 가요성 배선은 맞대기 이음을 통해 제2 가요성 배선에 전기적으로 결합된다.
장치의 구현은 다음 특징 중 하나 이상을 포함할 수 있다. 예를 들어 일부 구현에서, 제1 세장형 가요성 기판은 제1 복수의(다수의) 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스가 노출되는 제1 공동을 포함하고, 제2 세장형 가요성 기판은 제2 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스가 노출되는 제2 공동을 포함한다. 맞대기 이음은 제1 복수의 전기 전도성 트레이스들 중 노출된 제1 전기 전도성 트레이스를 제2 복수의 전기 전도성 트레이스들 중 노출된 제1 전기 전도성 트레이스에 연결하는 와이어 본드를 포함할 수 있다.
일부 구현에서, 맞대기 이음은 제1 복수의 전기 전도성 트레이스들 중 노출된 제1 전기 전도성 트레이스를 제2 복수의 전기 전도성 트레이스들 중 노출된 제1 전기 전도성 트레이스에 연결하는 솔더 브리지를 포함한다.
일부 구현에서, 상기 장치는 상기 제1 전자파 차폐층 및 상기 제3 전자파 차폐층에 고정되고 열 접촉되는 제1 금속 블록을 더 포함한다. 상기 장치는 제2 전자기 차폐층 및 제4 전자기 차폐층에 고정되고 열 접촉하는 제2 금속 블록을 더 포함할 수 있다.
일반적으로, 다른 양태에서, 본 명세서의 요지는 다음을 포함하는 시스템으로 구현될 수 있으며, 상기 시스템은, 제1 온도 범위 내에서 유지되도록 구성된 제1 스테이지를 포함하는 저온조절기(cryostat); 제1 스테이지 내의 양자 정보 처리 시스템; 그리고 상기 양자 정보 처리 시스템에 연결되고 그리고 제1 스테이지 내에 있는 가요성 배선을 포함하며, 상기 가요성 배선은, 세장형 가요성 기판, 상기 세장형 가요성 기판의 제1 측면 상에 어레이로 배열된 복수의 전기 전도성 트레이스들, 및 상기 세장형 가요성 기판의 제2 측면상의 전자기 차폐층을 포함하며, 제2 측면은 제1 측면의 반대편에 있으며, 상기 세장형 가요성 기판은 전자기 차폐층이 제1 전기 전도성 트레이스와 제2 전기 전도성 트레이스 사이에 전자기 차폐를 제공하도록 제1 전기 전도성 트레이스와 제2 전기 전도성 트레이스 사이의 접힘 영역을 포함한다.
일반적으로, 다른 양태에서, 본 명세서의 요지는 다음을 포함하는 시스템으로 구현될 수 있으며, 상기 시스템은, 제1 온도 범위 내에서 유지되도록 구성된 제1 스테이지를 포함하는 저온 조절기; 제1 스테이지 내의 양자 정보 처리 시스템; 그리고 제1 스테이지 내에 있으며 양자 정보 처리 시스템에 연결되는 가요성 배선 -상기 가요성 배선은 제1 세장형 가요성 층을 포함함-; 상기 제1 세장형 가요성 층에 결합된 제2 세장형 가요성 층; 상기 제1 세장형 가요성 층과 상기 제2 세장형 가요성 층 사이의 본드 계면에 배열된 복수의 전기 전도성 트레이스들; 상기 제1 세장형 가요성 층의 주면상의 제1 전자기 차폐층; 상기 제2 세장형 가요성 층의 주면상의 제2 전자기 차폐층; 그리고 상기 제1 세장형 가요성 층을 통해 연장되는 비아를 포함하며, 상기 비아는 초전도체 비아 접촉부(contact)를 포함한다.
여기에 설명된 요지의 특정 구현은 다음 장점 중 하나 이상을 실현할 수 있다. 예를 들어, 일부 구현에서, 가요성 배선의 접힌 영역들은 신호 트레이스들 사이에 전자기 차폐를 제공한다. 차폐물은 기판 내에 비아 홀들의 형성을 요구하지 않고 크로스토크를 감소시킬 수 있다. 일부 구현들에서, 비아들이 기판 내에 제공될 때, 비아는 신호 무결성 개선 및 크로스토크 감소를 허용하는 초전도 재료(예를 들어, 니오븀)로 채워질 수 있다. 또한, 초전도 물질은 DC 저항을 나타내지 않기 때문에 비아 금속은 저항 가열(resistive heating)로 이어지지 않는다. 일부 구현들에서, 가요성 배선은 동축 케이블을 사용하는 장치들에 대해 저온조절기(cryostat) 내에 포함된 장치(예를 들어, 양자 정보 처리 시스템)에 연결될 수 있는 와이어들의 수 및 밀도의 실질적인 증가를 허용한다. 또한, 동축 케이블 대신 가요성 배선을 사용하면, 동축 케이블에 필요한 공간은 전기 연결을 제공하는 것 이외의 목적으로 여유 공간을 확보할 수 있다. 일부 구현들에서, 가요성 배선은 구리, 구리 합금(예를 들어, 황동) 또는 초전도체(예를 들어, NbTi)와 같은 재료를 이용하여, 상대적으로 낮은 열 전도성을 제공하고 따라서 낮은 열 부하를 제공한다. 또한, 일부 구현들에서, 가요성 배선과 관련된 제조 비용은 동축 케이블에 의존하는 장치보다 와이어 당 기준으로 더 저렴할 수 있다. 일부 구현들에서, 가요성 배선은 동축 케이블 커넥터 대신 맞대기 이음을 사용하여 다른 가요성 배선에 본딩 될 수 있다. 동축 케이블 커넥터 대신 맞대기 이음을 사용하면 많은 수의 연결이 설정(established)될 수 있다. 또한, 맞대기 이음을 사용하면 동축 케이블 커넥터가 사용하는 저온조절기 내에 공간이 확보될 수 있다. 더욱이, 일부 구현에서, 맞대기 이음은 특히 많은 수의 연결이 필요할 때 납땜 회로 보드를 함께 사용하는 것에 비해 저렴한 제조 기술을 제공한다.
하나 이상의 구현의 세부 사항은 첨부 도면 및 이하의 설명에서 설명된다. 다른 특징 및 장점은 상세한 설명, 도면 및 청구 범위로부터 명백해질 것이다.
도 1은 양자 정보 처리 시스템을 냉각하기 위한 냉동 시스템의 예를 나타내는 개략도이다.
도 2는 가요성(플렉시블) 배선의 일례를 나타내는 개략도이다.
도 3은 가용성 배선의 예를 나타내는 개략도이다.
도 4는 가요성 배선의 예를 나타내는 개략도이다.
도 5는 가요성 배선의 예를 나타내는 개략도이다.
도 6은 가요성 배선을 위한 변형된 맞대기 이음 본드의 예를 나타내는 개략도이다.
도 7a는 가요성 배선을 위한 변형된 맞대기 이음(버트 조인트) 본드의 예를 도시하는 개략도이다.
도 7b는 도 7a에 도시된 가요성 배선의 측면도를 도시한다.
양자 컴퓨팅은 양자 컴퓨터의 양자 비트(큐비트(qubit))에 저장된 양자 정보를 일관되게 처리하는 것을 수반한다. 초전도 양자 컴퓨팅은 양자 정보 처리 시스템이 부분적으로 초전도 물질로 형성된 고체 상태(solid-state) 양자 컴퓨팅 기술의 유망한 구현이다. 초전도 큐비트와 같은 고체 상태 양자 컴퓨팅 기술을 사용하는 양자 정보 처리 시스템을 작동시키기 위해, 시스템은 극저온(예를 들어, 10s of mK)으로 유지된다. 시스템의 극한의 냉각은 초전도 물질을 임계 온도 이하로 유지하고 원치 않는 상태 전이를 방지한다. 이러한 저온을 유지하기 위해, 양자 정보 처리 시스템은 희석(dilution) 냉각기와 같은 저온조절기 내에서 작동될 수 있다. 일부 구현에서, 이러한 저온조절기의 제한된 냉각 용량은 더 큰 냉각 용량이 이용 가능하고 소산(dissipative) 회로가 양자 정보 처리 시스템 내에서 큐비트를 방해할 가능성이 더 낮은 고온 환경에서 제어 신호가 생성될 것을 요구한다. 제어 신호는 동축 케이블과 같은 차폐 임피던스-제어 GHz 가능 전송 라인을 사용하여 양자 정보 처리 시스템으로 전송될 수 있다.
양자 정보 처리 시스템에서 이용되는 큐비트의 수는 가까운 시일 내에 상당히 증가할 것으로 예상된다(예를 들어, 수만, 수십만, 수백만 또는 그 이상). 큐비트의 수가 증가함에 따라, 큐 비트를 구동하고 양자 정보 처리 시스템에 의해 수행 된 동작으로부터의 출력을 판독하는데 필요한 전송 라인(예를 들어, 제어 및 데이터 라인)의 수가 실질적으로 증가할 가능성이 있다.
본 발명은 초전도 양자 정보 처리 시스템과 같은 저온 응용을 위한 배선에 관한 것으로, 배선은 특정 구현에서 전송 라인 밀도의 실질적인 증가를 허용하면서 전송 라인들 사이의 낮은 크로스토크 및 낮은 열 부하를 유지한다. 또한, 본 명세서에 개시된 장치 및 방법은 특정 구현에서 동축 케이블과 같은 부피가 큰 전송 라인에 대한 저비용 대안을 제공할 수 있다.
도 1은 양자 정보 처리 시스템을 냉각하기 위한 냉동 시스템(100)의 예를 도시하는 개략도이다. 예시적인 냉동 시스템(100)은 양자 정보 처리 시스템(110)이 포함될 수 있는 저온조절기(102)를 포함한다. 저온조절기(102)는 양자 정보 처리 시스템(110)을 둘러싼 주변 환경을 시스템(110)과의 동작을 수행하기에 적합한 온도로 냉각시킨다. 예를 들어, 양자 정보 처리 시스템(110)이 초전도 큐비트를 갖는 양자 프로세서를 포함하는 구현에서, 저온조절기(102)는 양자 프로세서를 둘러싸는 주변 환경을 초전도 물질의 임계 온도 미만, 예를 들어 약 20mK 또는 약 10mK의 온도로 냉각시킬 수 있다. 초전도 양자 정보 처리 시스템에 사용될 수 있는 초전도 물질의 예는 Al (Tc = 1.2 K), In (Tc = 3.4 K) 및 Nb (Tc = 9.3 K)를 포함한다. 저온조절기(102)는 헬륨 및 질소와 같은 액체 또는 기체 극저온을 사용하여 냉각 될 수 있거나, 또는 헬륨 기체를 사용하는 폐쇄 사이클 저온냉각기(cryocooler)로 냉각될 수 있다. 일부 경우에, 양자 정보 처리 시스템(110)의 회로 요소는 마이크로파 주파수(예를 들어, 약 300MHz 내지 약 100GHz 범위, 예컨대 약 300MHz 내지 10GHz)의 주파수에서 동작한다. 따라서, 저온조절기(102)는 양자 정보 처리 시스템(110)과의 간섭을 차단하기 위해 외부 및 내부 전자기 차폐를 포함할 수 있다.
일부 구현 예에서, 저온조절기는 큰 온도차(예를 들어, 희석 냉각기의 상이한 스테이지들)에 걸쳐있는 복수의 열적으로 단리된 스테이지들을 포함한다. 예를 들어, 예시적인 저온조절기(100)는 다중 스테이지들(101, 103 및 105)을 포함한다. 제1 스테이지(101)는 제1 온도 범위(T1)로 유지될 수 있고, 제2 스테이지(103)는 제1 온도(T1)보다 낮은 제2 온도 범위(T2)로 유지될 수 있고, 제3 스테이지(105)는 제2 온도(T2)보다 낮은 제3 온도 범위(T3)로 유지될 수 있다. 예를 들어, 제3 온도 범위(T3)는 양자 정보 처리 시스템(110)에서 사용되는 초전도 물질에 대한 임계 온도(Tc), 예를 들어 T2
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10-20 mK이거나 이보다 낮을 수 있다. 대조적으로, 제2 스테이지(103)는 제3 스테이지(105)보다 높은 온도로 유지될 수 있다. 예를 들어, 제2 스테이지(103)는 3K 미만 및 20mK 초과의 온도 범위(T2) 내에서 유지될 수 있다. 제1 스테이지(101)는 제2 스테이지(103)보다 높은 온도 범위 내에서 유지될 수 있다. 예를 들어, 제1 제2 스테이지(101)는 300K 미만 및 3K 초과의 온도 범위(T1) 내에서 유지될 수 있다. 도 1의 예에서는 단지 3개의 스테이지만이 도시되어 있지만, 저온조절기는 상이한 온도 레벨들에서 추가 스테이지들을 포함할 수 있다. 예를 들어, 일부 경우에, 저온조절기는 각각 제4 온도 범위(T4) 및 제5 온도 범위(T5) 내에 유지되는 제4 및 제5 스테이지를 포함할 수 있다. 저온조절기의 각 온도 스테이지는 전형적으로 예를 들어 다음 온도 스테이지까지의 길이가 몇 cm에 이른다.
저온조절기(100) 내의 각 스테이지는 경계부들(104, 106)에 의해 분리될 수 있다. 경계부들(104, 106)은 일정한 온도로 유지되는 열 싱크를 포함할 수 있다. 저온조절기(102)의 스테이지들은 진공 환경에서 작동된다. 예를 들어, 제1 스테이지(101), 제2 스테이지(103) 및 제3 스테이지(105)는 약 1 x 10-7 Torr 이하의 진공 기압 하에서 작동될 수 있다. 양자 정보 처리 시스템(110)은 큐비트와 같은 양자 정보 처리 장치가 형성된 기판(예를 들어, 실리콘 또는 사파이어와 같은 유전체 기판)을 포함할 수 있다. 큐비트는 서로 결합 가능하여 시스템(110)의 동작 동안 큐비트가 유용한 계산을 수행할 수 있다. 양자 정보 처리 시스템(110)은 큐비트 외에, 측정 판독 장치, 큐비트를 커플링하기 위한 커플러 장치, 및 큐비트를 구동 및 튜닝하기 위한 제어 장치와 같은 다른 컴포넌트들을 포함할 수 있다. 양자 정보 처리 시스템(110)은 제3 스테이지(105) 내에서 샘플 마운트(112)에 위치 및/또는 고정될 수 있다.
양자 정보 처리 시스템(110)으로부터 데이터를 제어하고 판독하기 위해, 양자 정보 처리 시스템(110)은 저온조절기(102)의 외부에 배열된 제어 전자장치(150)에 연결될 수 있다. 도 1에 도시된 예에서, 제어 전자장치(150)는 가요성 배선(114, 116)을 사용하여 저온조절기(102) 내의 양자 정보 처리 시스템(110)에 결합된다. 제어 전자장치(150) 또는 양자 정보 처리 시스템(110)에 의해 생성된 신호는 가요성 배선(114, 116)을 통해 전송된다. 가요성 배선(114, 116)은 예를 들어 세장형 가요성 기판 상에 또는 내부에 다수의 전기 전도성 와이어를 포함한다. 가요성 배선(114, 116)은 와이어를 신호 간섭으로부터 보호하기 위해 전자기 차폐를 포함할 수 있다. 또한, 배선(114, 116) 내의 와이어는 부하로부터의 신호 반사를 감소시키기 위해 양자 정보 처리 시스템(110) 및 제어 전자장치(150)에 임피던스 정합될 수 있다.
각각의 가요성 배선(114, 116)은 다수의 개별 와이어(배선)를 포함할 수 있다. 개별 와이어는 가요성 배선(114, 116)의 길이(긴 치수)를 따라 연장될 수 있고, 어레이로 배열될 수 있다(예를 들어, 와이어는 가요성 배선(114, 116)의 길이를 따라 평행하게 연장될 수 있다). 가요성 배선 상의 또는 내부의 와이어의 총 개수는 다를 수 있다. 예를 들어, 각각의 가요성 배선(114, 116)은 10개 이상의 와이어, 20개 이상의 와이어, 30개 이상의 와이어, 50개 이상의 와이어, 100개 이상의 와이어 또는 200개 이상의 와이어를 포함할 수 있다. 다른 수의 와이어가 각각의 가요성 배선(114, 116) 내에 사용될 수 있다. 각각의 가요성 배선은 다른 가요성 배선에 결합되어 데이터 및 제어 신호가 하나의 가요성 배선에서 다른 가요성 배선으로 전송될 수 있다. 예를 들어, 가요성 배선(114)은 가요성 배선(116)에 결합될 수 있다. 일부 구현들에서, 적어도 2 개의 가요성 배선의 제1 세트는 적어도 2개의가요성 배선의 제2 세트에 각각 연결된다. 예를 들어, 5, 10, 15, 20 이상의 가요성 배선의 제1 세트는 각각 5, 10, 15, 20 이상의 가요성 배선의 제2 세트에 결합 될 수 있다. 다른 수의 가요성 배선이 함께 결합될 수 있다. 제1 및/또는 제2 세트의 경우, 세트 내의 가요성 배선은 서로에 직접 적층될 수 있거나, 대안적으로, 스택 내의 개별 가요성 배선은 스페이서(예를 들어, 2-10 mm 스페이서)를 사용하여 서로 분리될 수 있다. 가요성 배선 내에 및/또는 다중 가요성 배선을 사용하여 다수의 와이어를 형성하는 것의 장점은, 일부 구현에서, 가요성 배선의 풋프린트가 작고 와이어 밀도가 크면 양자 정보 처리 시스템과 제어 전자장치 사이의 총 연결 수가 동축 케이블에 의존하는 장치에 비해 크게 증가할 수 있다는 것이다. 일부 구현들에서,,가요성 배선(114, 116)의 짧은 섹션(short section)들은 가요성 배선(114, 116)을 열적으로 싱크하기 위해 저온조절기(100) 내의 경계부(104, 106) 또는 다른곳에서 클램핑된다. 예를 들어, 배선(116)은 경계부(104)에서 3K의 온도에서 유지되는 히트 싱크에 클램핑될 수 있다. 유사하게, 배선(114)은 경계부(106)에서 20mK의 온도에서 유지되는 히트 싱크에 클램핑될 수 있다. 대조적으로, 배선(114, 116)이 있는 경계부들 사이의 거리는 열 에너지의 흐름을 감소시키기 위해 클램핑 길이보다 훨씬 더 길다.
도 2는, 예를 들어 저온조절기(102)와 같은 저온조절기 내의 양자 정보 처리 시스템에 결합하기 위한 것을 포함하여 저온 응용에 사용될 수 있는 가요성 배선의 예를 도시하는 개략도이다. 가요성 배선(200)의 상면의 평면도 및 A-A 선을 따른 가요성 배선(200)의 단면도가 도 2에 도시되어 있다. 평면도에 도시된 바와 같이, 가요성 배선(200)은 세장형 가요성 기판(202)을 포함한다. 가요성 배선(200)은 또한 세장형 가요성 기판(202)의 주면(예를 들어, 상부 표면 또는 측면) 상에 배열된 다수의 전기 전도성 트레이스들(204)을 포함한다. 각각의 전도성 트레이스(204)는 개별 와이어에 대응하고 다수의 트레이스들(204)은 어레이로 배열될 수 있다. 예를 들어, 전도성 트레이스(204)는 세장형 가요성 기판(202)의 긴 치수(길이)를 따라 연장되는 긴 치수(예를 들어, 길이)와 평행하게 배열될 수 있다. 인접한 트레이스ㄷ들04) 사이의 간격은 각 쌍의 인접한 트레이스들(204)에 대해 동일할 수 있다.
세장형 가요성 기판(202)은 폴리이미드 리본(polyimide ribbon)과 같은 가요성 플라스틱 리본으로 형성될 수 있다. 세장형 가요성 기판(202)에 사용될 수 있는 물질의 예는 예를 들어 폴리(4,4'-oxydiphenylene-pyromellitimide) (
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라고도 함)를 포함한다. 세장형 가요성 기판(202)의 두께는, 특히 20㎛, 50㎛, 75㎛ 및 100㎛와 같은 두께를 포함하여, 예를 들어 약 10㎛ 내지 약 500㎛일 수 있다. 세장형 가요성 기판(202)의 폭은 특히 10mm, 15mm 및 20mm와 같은 폭을 포함하여, 예를 들어 약 1mm 내지 약 30mm일 수 있다. 세장형 가요성 기판(202)의 길이는 적어도 장치, 시스템 및/또는 다른 배선 사이의 커플링을 제공하는데 필요한 길이일 수 있다.
전도성 트레이스들(204)은 세장형 가요성 기판(202) 상에 패턴화될 수 있는 박막 재료를 포함한다. 전도성 트레이스들204)은 예를 들어 단일층의 재료 또는 이중층의 재료를 포함할 수 있다. 전도성 트레이스들(204)을 형성하는데 사용될 수 있는 재료는 초전도 재료 및/또는 초전도가 아닌 금속을 포함할 수 있다. 전도성 트레이스들(204)을 형성하는데 사용될 수 있는 재료의 예는 예를 들어 구리, 구리 합금(큐프로니켈(cupronickels), 황동, 브론즈(bronze)), 알루미늄, 인듐, NbTi, NbTi 합금 및/또는 니오븀을 포함한다. 일부 경우에, 구리는 너무 높은 열 전도성을 가질 수 있고, 더 높은 열 전달을 초래할 수 있기 때문에, 더 낮은 열 전도성을 갖는 구리 합금을 사용하는 것이 유리할 수 있다. 이는 TPL(thermal power load)을 감소시켜 양자 정보 처리 시스템(110)의 동작에 필요한 저온이 저온조절기에 의해 유지될 수 있도록 한다. 이중층 트레이스의 경우에, 트레이스(204)는 세장형 가요성 기판(202) 상에 접촉하여 형성된 제1 층 및 상기 제1 층 상에 접촉하여 형성된 제2 층을 포함할 수 있다. 이중층 트레이스의 제1 층은 예를 들어 니오븀(niobium)과 같은 초전도 물질을 포함할 수 있는 반면, 이중층 트레이스의 제2 층은 예를 들어 구리 또는 구리 합금과 같은 비-초전도 물질을 포함할 수 있다. 예를 들어, 폴리이미드 기판의 경우, 기판(202)의 표면에 대한 금속 또는 초전도체의 접착력을 향상시키기 위해, 기판(202)은 이온 밀링될 수 있다. 대안적으로, 이중층 트레이스의 제1 층은 구리와 같은 비-초전도 물질을 포함할 수 있고, 이중층 트레이스의 제2 층은 니오븀 또는 알루미늄과 같은 초전도 물질을 포함할 수 있다. 일부 구현들에서, 전도성 트레이스들을 형성하는데 사용되는 재료는 가요성 배선이 저온조절기에서 사용되는 위치에 의존할 수 있다. 예를 들어, 3K 내지 10mK와 같은 가장 낮은 온도 영역(예를 들어, 양자 정보 처리 시스템이 위치할 수 있는 곳)에서, 가요성 배선은 저손실 탄젠트 및 저 열전달을 갖는 재료를 사용하여 형성될 수 있다. 이러한 경우에, 전도성 트레이스는 니오븀과 같은 초전도체로 형성될 수 있다. 3K 이상의 온도와 같이 저온조절기의 고온 영역(예: 배선이 저온에서 실온으로 전이되는 곳)에서, 가요성 배선은 초전도는 아니지만 구리 합금과 같은 열전달이 낮은 재료로 형성될 수 있지만, 고온 초전도체(예를 들어, Nb)도 사용될 수 있다. 또한, 일부 구현에서, 트레이스들을 형성하는 재료는 솔더 연결을 제공하는 역할을 위해 선택될 수 있다. 예를 들어, 와이어 본드 또는 다른 솔더 본드가 필요한 영역에서 구리가 사용될 수 있다.
전도성 트레이스들(204)의 길이는 세장형 가요성 기판(202)의 길이만큼 길 수 있다. 각각의 전도성 트레이스(204)의 폭은, 예를 들어 5㎛, 10㎛, 20㎛, 30㎛, 50㎛ 또는 100㎛와 같은 폭을 포함하여 약 1㎛ 내지 약 250㎛ 사이일 수 있다. 일부 구현들에서, 전도성 트레이스들의 폭은 부하로부터의 신호 반사를 감소시키기 위해 미리 결정된 임피던스, 예를 들어 50 옴 임피던스 또는 75 옴 임피던스를 제공하도록 선택된다. 각각의 전도성 트레이스(204)의 두께는 예를 들어, 50nm, 100nm, 250nm, 500nm, 750nm, 1μm, 5μm, 10μm, 20μm, 50μm와 같은 두께를 포함하여 약 10nm 내지 약 100μm 사이일 수 있다. 이중층 전도성 트레이스들의 경우, 각 층은 동일하거나 상이한 두께를 가질 수 있다. 예를 들어, 일부 구현들에서, 제1 층은 2㎛의 두께를 갖는 반면, 제2 층은 5 ㎛의 두께를 갖는다. 대안적으로, 일부 경우에, 제1 층은 20㎛의 두께를 갖는 반면, 제2 층은 5㎛의 두께를 갖는다. 전도성 트레이스들 (204)은 일정하거나 가변적인 피치로 분리될 수 있다. 예를 들어, 일부 구현들에서, 인접한 전도성 트레이스들(204) 사이의 피치는 다른 것 중에서도 5㎛, 10㎛, 50㎛, 100㎛, 250㎛, 500㎛ 또는 750㎛와 같은 피치를 포함하여 약 1㎛ 내지 약 1mm 사이이다. 전도성 트레이스들(204)은 증착(예를 들어, 스퍼터링 및 기상 증착), 에칭 및/또는 리프트 오프 기술과 같은 집적 칩(IC) 제조 기술을 사용하여 세장형 가요성 기판(202) 상에 형성될 수 있다.
도 2의 A-A 단면도에 도시된 바와 같이, 가요성 배선(200)은 세장형 가요성 기판(202)의 제2 주면/바닥 측 상의 전기 전도성 층(208)을 포함하고, 여기서 제2 주면은 제1 주면/상면과 반대이다. 전기 전도성 층(208)은 크로스토크로부터 전도성 트레이스들(204)을 차폐하기 위한 전자기 차폐층일 수 있다. 전자기 차폐층(208)이 트레이스들(204) 사이에 차폐를 제공하도록 하기 위해, 가요성 기판(202)은 접힘(fold) 영역들(206)을 포함한다. 접힘 영역(206)은 세장형 융기된 밴드가 제공되도록 기판(202)이 접힌 가요성 기판(202)의 영역들을 포함한다. 접힘 영역(206)의 세장형 융기된 밴드는 전도성 트레이스들(204) 사이에서 그리고 그와 함께 연장되는 길이를 가질 수 있다. 예를 들어, 접힘 영역(206)의 세장형 융기된 밴드는 인접한 전도성 트레이스들(204) 사이의 공간 내에서 전도성 트레이스들(204)에 평행하게 연장될 수 있다. 융기된 밴드는 플리트(pleat)와 유사한 방식으로 가요성 기판을 접음으로써 형성될 수 있다. 일부 구현들에서, 융기된 밴드의 피크 또는 정점은 전기 전도성 트레이스들(204)의 상부 표면(예를 들어, 트레이스들(204)의 표면들이 기판(202)으로부터 멀어지는 쪽으로 향함) 위로 연장된다. 이러한 방식으로 기판(202)이 접힌 상태에서, 접힘 영역(206)의 전자기 차폐층(208)은 인접한 트레이스들(204) 사이에서 연장되는 벽으로서 기능하는 세장형 아크를 생성한다. 각 접힘 영역(206)의 아크의 스팬은 도 2의 평면도에서 2개의 평행한 파선으로 도시되어 있다. 또한, 접힘 영역(206) 내의 세장형 아크의 피크 또는 정점은 전기 전도성 트레이스들(204)의 상부 표면 위로 연장될 수 있다. 결과적으로, 접힘 영역(206) 내의 차폐층(208)은 트레이스들 사이의 크로스토크를 방지하기 위해 인접한 트레이스들 사이에 전자기 장벽을 제공한다. 도 2의 단면도에 도시된 바와 같이, 접힘 영역들(206)은 융기된 핀들로 나타나고 가요성 배선에 아코디언형 형상을 제공한다. 도 2에 도시된 접힘 영역(206)은 전도성 트레이스(204)가 형성되지 않은 가요성 기판의 제1 주면의 일부를 포함한다. 다른 구현에서, 접힘 영역(206)은 전도성 트레이스(204)가 형성되는 기판(202)의 제1 주면의 부분을 포함할 수 있다. 접힘 영역(206)을 도입하는 장점은 스트립 라인 설계에 필요할 수 있는 와이어에 외부 차폐를 제공하거나 기판(202) 내에 차폐를 형성할 필요없이 트레이스들 사이의 차폐가 제공될 수 있다는 것이다. 일부 구현들에서, 접힘 영역들(206)은 접힘 영역들없이 제1 주측면 상에 전도성 트레이스들이 형성된 가요성 배선에 비해 인접한 전도성 트레이스들 사이에서 크로스토크의 20-60 dB 이상의 감소를 제공할 수 있다.
접힘 영역을 제자리에 유지하여 기판이 초기 평탄화된 상태로 되돌아가지 않도록 하기 위해, 기판 및/또는 전자기 차폐층(208)은 접힘 형상을 유지하는 것을 돕는 기계적 응력을 도입하도록 변형될 수 있다. 도 3은 접힘 영역을 제자리에 유지하기 위한 기계적 응력을 도입하기 위해 홈 영역을 포함하는 가요성 배선(250)의 예를 도시하는 개략도이다. 배선(200)과 같이, 가요성 배선(250)은 세장형 가요성 기판(202), 기판(202)의 제1 주면 상의 전기 전도성 트레이스들(204) 및 기판(202)의 제2 주면상의 전자기 차폐층(208)을 포함한다. 배선(200)과 관련하여 본 명세서에서 설명된 재료 및 치수에 관한 다양한 파라미터가 또한 배선(250)에 적용될 수 있다. 배선(250)(도 3의 선 A-A를 따른 평면도 및 단면도에 도시됨)과 도 2의 배선 (200)의 차이는 배선(250)이 접힘 영역에 형성된 홈의 예시를 돕기 위해 평탄화된 상태로 도시된다는 것이다. 접힘 영역을 제공하기 위해 기판(202)을 접을 때, 홈은 접힘 영역을 제자리에 유지하는 기계적 응력을 제공할 수 있다.
일부 구현들에서, 홈들, 예를 들어 홈들(210)은 기판(202)의 제1 주면 내에 형성된다. 홈(210)의 길이는 하나 이상의 인접한 전도성 트레이스들(204)의 길이와 평행하게(예를 들어, 도 3에서 X 방향으로) 연장된다. 홈(210)은 기판(202) 내로 다양한 상이한 깊이를 가질 수 있다. 예를 들어, 홈 깊이는 약 1μm 내지 약 500 μm, 예컨대 10μm, 20μm, 50μm, 70μm, 100μm, 200μm, 250μm, 300μm 또는 400μm 사이 일 수 있다. 홈(210)은 다양한 상이한 폭을 가질 수 있다. 예를 들어, 홈 폭은 다른 폭 중에서도 약 10㎛ 내지 약 1mm 사이, 예컨대 20㎛, 50㎛, 100㎛, 250㎛, 500㎛ 또는 750㎛ 일 수 있다. 홈(210)은 세장형 가요성 기판(202)의 전체 길이를 연장하거나 세장형 가요성 기판의 전체 길이보다 짧은 길이로 연장될 수 있다. 도 3의 예에서, 각각의 홈(210)은 인접한 전도성 트레이스들(204) 사이에서 단일 연속 연장으로 도시되어 있다. 다른 구현에서, 단일 라인 또는 일련의 라인(예를 들어, 2차원 어레이)으로 배열되든, 전도성 트레이스들(204) 사이에 다수의 개별적인 개별 홈들이 형성될 수 있다.
일부 구현들에서, 홈들, 예를 들어 홈들(212)은 기판(202)의 제2 주면 내에 형성된다. 홈(210)에 대하여 본 명세서에서 설명된 것과 같은 홈 깊이, 폭 길이 및 배열의 동일한 변형이 홈(212)에 적용될 수 있다. 전자기 차폐층(28)은 가요성 기판(202)의 제2 주면 내에 형성된 홈을 코팅할 수 있다. 도 3의 A-A 선에 따른 단면도에 도시된 바와 같이, 홈들(212)은 예를 들어 Y 축을 따라 인접한 전도성 트레이스들(204) 사이에 위치될 수 있다. 일부 구현들에서, 도 3에 도시된 바와 같이, 홈(212)은 기판(202)의 제2 주면 대신 전자기 차폐층(208) 내에 형성된다. 즉, 전자기 차폐층(208)은 개구부가 전자기 차폐층 내에서만 기판(202) 내에 형성되지 않도록(예를 들어, 포토리소그래피 및 에칭 또는 리프트 오프 공정을 통해) 패터닝될 수 있다. 홈 깊이는 전자기 차폐층(208)을 통해 전체적으로 또는 전자기 차폐층(208)을 통해 부분적으로 연장될 수 있다. 일부 구현들에서, 홈은 도3의 단면도에서 점선으로 바운드된 홈(214)에 의해 도시된 바와 같이 전자기 차폐층(208)을 통해 가요성 기판(202)의 제2 주면 내로 연장된다.
홈은 광-처리 기술(예를 들어, 기판(202)상의 스핀 코팅 레지스트, 레지스트에 패턴을 노출 및 현상, 및 기판(202)의 노출된 영역을 에칭하여 홈을 형성)을 사용하여 가요성 기판(202) 내에 형성될 수 있다. 다른 구현들에서, 홈들은 사용자 레이저 프로세싱(예를 들어, 폴리이미드 레이저 드릴 기술)으로 형성될 수 있다.
일부 구현에서, 가요성 배선의 접힘 영역은 세장형 가요성 기판의 제2 주면을 가로 질러 연장되는 다수의 스트립들로 전자기 차폐층을 배열함으로써 제자리에 유지될 수 있다. 상기 스트립들은 본 명세서에 기술된 바와 같이 홈 대신 또는 그에 부가하여 사용될 수 있다. 예를 들어, 도 4는 가요성 배선(300)의 예를 도시하는 개략도이다. 특히, 도 4는 전자기 차폐(308)가 형성된 가요성 배선 기판(302)의 제2 주면의 평면도 및 라인 A-A에서 기판(302)을 통한 단면도를 포함한다. 도 4의 평면도에서, 기판(302)의 제1 주면 상에 형성된 전도성 트레이스들(304)의 위치, 경계부 및 배열은 점선을 사용하여 도시되어 있다. 가요성 배선(300)은 평탄화된 상태, 즉 접힘 영역이 아직 형성되지 않은 상태로 도시되어 있다.
도 4에 도시된 바와 같이, 전자기 차폐층(308)은 Y- 방향을 따라 연장되는 길이를 갖는 다수의 개별 스트립으로 배열된다. 상기 접힘 영역을 제공하기 위해 기판(302)을 접을 때, 차폐층 스트립(308)은 접힘 영역을 제자리에 유지하는 기계적 응력을 제공할 수 있다. 도 4의 평면도에 추가로 도시된 바와 같이, 스트립(308)의 길이는 전도성 트레이스들(304)의 길이가 연장되는 방향(X 방향)에 직교하는 방향(Y 방향)을 따라 연장된다. 전자기 차폐층(308)을 형성하기 위해 별도의 스트립을 사용하는 것의 장점은, 차폐층을 제공하기 위해 열 전도성이 덜한 재료가 사용되고 있기 때문에 더 낮은 전체 열 전달이 달성될 수 있다는 것이다.
대안적으로, 일부 구현들에서, 스트립들은 접지층보다는 접지층에 더하여 형성될 수 있다. 예를 들어, 층(208)과 같은 접지면 층은, 접지면을 제공하기 위해 세장형 가요성 기판의 제2 주면 상에 제공될 수 있고, 스트립(308)과 같은 다수의 스트립이 기계적 안정성을 제공하기 위해 접지면 층의 표면에 형성될 수 있다. 예를 들어, 접지면 층은 니오븀으로 형성될 수 있는 반면, 접지면 층의 표면상에 형성된 스트립은 구리로 형성될 수 있다. 층(208)과 관련하여 본 명세서에 설명된 치수는 또한 접지면 층에 적용될 수 있다. 유사하게, 스트립(308)과 관련하여 본 명세서에 설명된 치수 및 간격은 접지면 층 상에 형성된 스트립에 적용될 수 있다.
일부 구현에서, 가요성 배선 내에 포함된 와이어의 수는 가요성 배선을 적층함으로써 증가될 수 있다. 예를 들어, 가요성 배선(200, 250 또는 300) 중 임의의 것이 적층되어 적층된 가요성 배선을 제공할 수 있다. 일부 경우에, 가요성 배선은 접착제 기반 또는 무접착 라미네이트 접합 기술(예를 들어, 폴리이미드 층을 함께 본딩시키기 위해 열 및/또는 압력의 적용)을 사용하여 함께 적층될 수 있다. 접착제가 없는 폴리이미드 본딩(결합)의 사용은 진공 환경에서 때때로 가스를 방출하는 접착제를 제거하기 때문에 특정 구현에서 유리할 수 있다. 또한, 무접착제 라미네이트는 구리의 열팽창 계수(CTE)와 밀접하게 일치하는 열팽창 계수(CTE)를 가질 수 있으며, 따라서 극저온으로 냉각될 때 저온조절기에서 사용되는 온도와 같이 온도의 실질적인 변화에 의해 야기되는 기판과 차폐/트레이스 사이의 응력이 감소한다. 일부 경우에, 적층된 가요성 배선은 전기 전도성 트레이스/차폐층을 포함하는 초기 세정형 중합체(폴리머) 기판상에 분무(sprayed)되거나 페인트되는 중합체 인캡슐런트(encapsulant)를 사용하여 형성될 수 있다. 예를 들어, 일부 경우에, 배선(200, 250 또는 300)과 같은 가요성 배선은 에폭시 인캡슐런트(예를 들어, Stycast 2850FT)로 분무되거나 페인트될 수 있으며, 그 후 경화되어 추가 전기 전도성 물질이 증착되고 패턴화될 수 있는 추가의 중합체 층을 제공한다.
도 2-4에 도시된 가요성 배선과 대조적으로, 일부 구현들에서, 가요성 배선은 스트립라인으로서 형성될 수 있다. 도 5는 스트립라인 구성으로 형성된 가요성 배선(500)의 예를 도시하는 개략도이다. 가요성 배선(500)은 제1 세장형(elongated) 가요성 기판 부분(502)과 제2 세장형 가요성 기판 부분(504) 사이에 배열된 신호 트레이스(506)를 포함한다. 신호 트레이스(506)는 제어 및/또는 데이터 신호를 전송하기 위한 전기 전도성 박막 재료를 포함할 수 있다.
제1 세장형 가요성 기판 부분(502)의 상부 표면(예를 들어, 제1 주면)은 제1 전기 전도성 층(508)을 포함할 수 있는 반면, 제2 세장형 가요성 기판 부분(504)의 하부 표면(예를 들어, 제2 주면)은 제2 전기 전도성 층(510)을 포함할 수 있다. 제1 전기 전도성 층(508), 제2 전기 전도성 층(510) 및 신호 트레이스(506)는 예를 들어 금속 또는 초전도체 박막과 같은 박막 재료를 포함할 수 있다. 예를 들어, 금속 또는 초전도체 박막은 구리, 구리 합금, 알루미늄, 니오븀 또는 인듐 박막 층을 포함할 수 있다. 단일 신호 트레이스(506)만이 도 5에 도시되어 있지만, 다수의 신호 트레이스(506)가 제1 세장형 가요성 기판 부분(502)과 제2 세장형 가요성 기판 부분(504) 사이에 포함될 수 있다(예를 들어, 도 5의 페이지 안팎으로 Y 축을 따라). 예를 들어, 이러한 신호 트레이스(506)는 도 2에 도시된 전기 전도성 트레이스(204)와 유사한 방식으로 병렬로 정렬될 수 있다.
일부 경우에, 제1 전기 전도성 층(508), 제2 전기 전도성 층(510) 및/또는 신호 트레이스(506)는 가요성 배선(200)에 대해 본 명세서에서 설명된 바와 같은 이중층 필름을 포함할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2 전기 전도성 층(510)은 제2 세장형 가요성 기판 부분(504)의 바닥면 상에 및/또는 그와 접촉하는 제1 박막 층(518)을 갖는 이중층 필름을 포함할 수 있다. 이중층 필름은 제1 박막층(518) 상에 형성되고 제1 박막층(518)과 접촉하는 제2 박막층(516)을 더 포함할 수 있다. 이중층 필름은 또한 제1 세장형 가요성 기판 부분(502)의 상부 표면(상부면) 상에 형성될 수 있다. 일부 구현들에서, 제2 층(516)의 일부가 제거되어 하부의 제1 층(518)을 드러낸다.
신호 트레이스(506)의 길이는 세장형 가요성 기판 부분(502, 504)의 길이만큼 길 수 있다. 각각의 신호 트레이스(506)의 폭은 예를 들어, 5㎛, 10㎛, 20㎛, 30㎛, 50㎛ 또는 100㎛와 같은 폭을 포함하여 약 1㎛ 내지 약 250㎛ 사이일 수 있다. 각각의 신호 트레이스(506)의 두께는 예를 들어, 50nm, 100nm, 250nm, 500nm, 750nm, 1μm, 5μm, 10μm, 20μm, 50μm과 같은 두께를 포함하여 약 10nm 내지 약 100μm 사이 일 수 있다. 이중층 전도성 트레이스들의 경우, 각 층은 동일하거나 상이한 두께를 가질 수 있다. 예를 들어 일부 구현에서, 제1 층의 두께는 2㎛이고, 제2 층의 두께는 5㎛이다. 대안적으로, 일부 경우에, 제1 층은 20㎛의 두께를 갖는 반면, 제2 층은 5㎛의 두께를 갖는다. 전도성 트레이스들(204)은 일정하거나 가변적인 피치로 분리될 수 있다. 예를 들어, 일부 구현에서, 인접한 신호 트레이스들(506) 사이의 피치는 다른 것들 중에서도 5㎛, 10㎛, 50㎛, 100㎛, 250㎛, 500㎛ 또는 750㎛와 같은 피치를 포함하여 약 1㎛ 내지 약 1mm 사이이다. 신호 트레이스들(506)은 증착(예를 들어, 스퍼터링 및 기상 증착), 에칭 및/또는 리프트 오프 기술과 같은 집적 칩(IC) 제조 기술을 사용하여 세장형 가요성 기판 부분(502) 또는 부분(504) 상에 형성될 수 있다.
제1 세장형 가요성 기판 부분(502) 및 제2 세장형 가요성 기판 부분(504) 각각은 예를 들어 폴리이미드 리본과 같은 가요성 플라스틱 리본(예를 들어, 폴리 (4,4'-oxydiphenylene-pyromellitimide))로부터 형성될 수 있다. 제1 세장형 가요성 기판 부분(502)은 제2 세장형 가요성 기판 부분(504)에 본딩(접합, 결합)될 수 있다. 기판 부분들(502 및 504)의 두께는, 특히 20㎛, 50㎛, 75㎛ 및 100㎛와 같은 두께를 포함하여, 예를 들어 약 10㎛ 내지 약 500㎛ 사이일 수 있다. 세장형 가요성 기판(202)의 폭은 특히 10mm, 15mm 및 20mm와 같은 폭을 포함하여, 예를 들어 약 1mm 내지 약 30mm 사이일 수 있다. 세장형 가요성 기판 부분들(502 및 504)의 길이는 적어도 장치들, 시스템들 및/또는 다른 배선들 사이의 결합을 제공하는데 필요한 길이일 수 있다.
제1 전기 전도성 층(508) 및 제2 전기 전도성 층(510)은 각각 신호 트레이스 트레이스들(506)을 외부 신호 잡음으로부터 차폐하는 전자기 차폐층에 대응할 수 있다. 일부 구현들에서, 가요성 배선(500)은 하나 이상의 가요성 배선(500)과 함께 적층되어 제어 및/또는 데이터 신호를 전송하기 위한 증가된 수의 신호 라인을 갖는 적층된 가요성 배선을 제공할 수 있다. 본 명세서에 설명된 바와 같이, 가요성 배선은 접착제 기반 또는 무접착 라미네이트 본딩(접합) 기술을 사용하여 함께 적층될 수 있다. 일부 경우에, 적층된 가요성 배선은 전기 전도성 트레이스/차폐층을 포함하는 초기 세장형 중합체 기판상에 분무되거나 페인트되는 중합체 인캡슐런트를 사용하여 형성될 수 있다. 예를 들어, 일부 경우에, 배선(500)과 같은 가요성 배선은 에폭시 인캡슐런트(예를 들어, Stycast 2850FT)로 분무되거나 페인트될 수 있고, 그 후 경화되어 추가 전기 전도성 물질이 증착되고 패턴화 될 수 있는 추가 중합체 층을 제공한다.
일부 구현들에서, 가요성 배선(500)은 제1 세장형 가요성 기판 부분(502)을 통해 연장되는 하나 이상의 비아(512)를 포함한다. 비아(512)는 비아(512) 내에 형성된 전기 전도성 재료(접촉부(contact)(514))를 포함할 수 있다. 비아 접촉부(514)는 예를 들어 초전도 및/또는 비-초전도 금속, 예컨대 구리, 알루미늄, 니오븀, 인듐 또는 구리 합금을 포함할 수 있다. 일부 경우에, 비아 접촉부(접점)(514)는 비아(512)의 측벽 상에 형성되지만 비아(512)를 완전히 채우지는 않는다. 다른 경우에, 비아 접촉부(514)는 비아(512)를 완전히 채우므로, 비아(512)를 통해 연장되는 연속적인 개구부가 없다. 일부 구현들에서, 비아 접촉부(514)는 비아 접촉부(514)가 비아(512)의 측면에 접착되는 것을 돕기 위해 형성된 접착제 층을 포함한다. 예를 들어, 접착제 층은 구리 또는 니오븀의 필름(예를 들어, 비아 측벽에 대해 정의된 약 1 nm 내지 약 1 미크론 사이의 두께)을 포함할 수 있다. 일부 구현들에서, 접착제 층 상에 형성된 비아 접촉부(514)의 재료는 구리 또는 니오븀의 필름(예컨대, 비아 측벽에 대해 정의된 약 500 nm 내지 약 20미크론 사이의 두께)을 포함할 수 있다.
접착제 층은, 예를 들어 접착층 재료(예를 들어, Cu)의 무전해 도금을 사용하여 제1 박막 접착층을 형성한 후 이어서, 접착제 층 재료(예를 들어, Cu)의 전기 도금을 수행하여 제1 접착제 층 상에 제2 접착제 층을 설치함으로써 형성될 수 있다. 이어서, 비아 접촉부(콘택트)(514)의 잔류 재료(예를 들어, Al, Cu 또는 Nb)가 또한 예를 들어 전기 도금을 사용하여 접착제 층 상에 형성될 수 있다. 예를 들어, 알루미늄은 접착제 층 상에 도금(예를 들어, 전기 도금)될 수 있다. 비아 접촉부(514)도 도금하기 위해 다른 도금 기술이 사용될 수 있다. 예를 들어, 용매 기반 도금을 사용하여 니오븀 비아 접촉부를 형성할 수 있다.
일부 구현들에서, 비아(512)는 제1 전기 전도성 층(508)으로부터 신호 트레이스(506)로 연장하여 비아 접촉부(514)가 제1 전기 전도성 층(508)을 신호 트레이스(506)에 연결한다. 일부 구현들에서, 비아(512)는 제1 전기 전도성 층(508)으로부터 제2 전기 전도성 층(510)으로 연장되어 비아 접촉부(514)가 제1 전기 전도성 층(508)을 제2 전기 전도성 층(510)에 연결한다. 일부 구현들에서, 비아(512)는 제2 전기 전도성 층(510)으로부터 신호 트레이스(506)로 연장하여 비아 접촉부(514)가 제2 전기 전도성 층(510)을 신호 트레이스(506)에 연결한다. 비아(512)는 레이저 드릴 기술을 사용하여 형성될 수 있다.
일부 구현들에서, 가요성 배선(500)은 신호 트레이스(506)가 노출되는 영역을 가지므로 와이어 본드 또는 범프 본드(bump bond)와 같은 전기적 연결이 신호 트레이스에 이루어질 수 있다. 신호 트레이스(506)를 노출시키는 것은 신호 트레이스(506)를 덮는 제1 세장형 가요성 기판 부분(502)의 일부를 제거하는 것 및/또는 제2 세장형 가요성 기판 부분(504)의 일부를 제거하는 것을 포함할 수 있다. 일부 경우에, 제1 세장형 가요성 기판 부분(502) 및/또는 제2 세장형 가요성 기판 부분(504)의 길이는 신호 트레이스(506)의 일부가 노출되도록 신호 트레이스(506) 전체를 덮기에 충분히 길지 않다.
가요성 배선을 서로, 양자 정보 처리 시스템 및/또는 회로 컴폰너트에 연결하는 기술의 예는 SMA 커넥터와 같은 동축 커넥터를 사용하는 것이다. 그러나 동축 연결은 부피가 크므로 저온조절기 내에서 제한된 공간을 많이 차지한다. 또한, 동축 커넥터의 부피는 고밀도 가요성 배선의 접촉부(접점)에 대한 연결을 어렵게 할 수 있다. 동축 커넥터의 대안은 가요성 배선의 접점들 사이에 와이어 본딩을 사용하는 변형된 맞대기 이음(버트 조인트) 본드를 사용하는 것이다. 도 6은 와이어 본딩을 사용하는 변형된 버트 조인트 본드의 예를 도시하는 개략도이다. 특히, 도 6은 변형된 버트 조인트 본드를 사용하여 제2 가요성 배선(604)에 연결된 제1 가요성 배선(602)의 단면도를 도시한다. 제1 가요성 배선(602) 및 제2 가요성 배선(604) 각각은 도 2에 도시된 가요성 배선(200)과 동일한 구성을 가질 수 있다. 예를 들어, 가요성 배선(602)은 세장형 가요성 기판(606), 세장형 가요성 기판(606)의 주면 상에 배열된 다수의 전기 전도성 트레이스(608)(도 6에 하나의 트레이스(608)가 도시됨) 및 세장형 가요성 기판(606)의 제2 주면상의 전기 전도성 층(610)을 포함할 수 있다. 유사하게, 가요성 배선(604)은 세장형 가요성 기판(612), 세장형 가요성 기판(616)의 주면 상에 배열된 다수의 전기 전도성 트레이스(614) (도 6에 하나의 트레이스(614)가 도시됨), 및 세장형 가요성 기판(616)의 제2 주면상의 전기 전도성 층(616)을 포함할 수 있다. 도 2에 도시된 가요성 배선(200)에서와 같이, 각각의 전도성 트레이스(608, 614)는 개별 와이어에 대응하고 다수의 트레이스는 어레이로 배열될 수 있다(예를 들어, 도 6의 페이지 앞뒤의 Y 방향을 따라). 또한, 전기 전도성 층(610 및 616)은 크로스토크로부터 전도성 트레이스(608, 614)를 각각 차폐하기 위한 전자기 차폐층일 수 있다. 가요성 배선(602, 604)은 모두 도 6에 평평하게 도시되어 있지만, 이들은 층(610, 616)이 트레이스(608, 614)를 차폐할 수 있도록 가요성 배선(200)과 같은 접힘 영역을 포함할 수 있다.
제1 가요성 배선(602)에는 제2 가요성 배선(604)의 에지(603)를 향하는 에지(601)가 배치된다. 에지(601)는 비교적 작은 거리(622)만큼 또는 서로 접촉하여 에지(603)로부터 분리될 수 있다. 예를 들어, 거리(622)는 다른 거리들 중에서 약 25 미크론 내지 약 수 밀리미터 사이, 예컨대 100㎛ 또는 250㎛일 수 있다. 제1 가요성 배선(602)의 트레이스(608)를 제2 가요성 배선(604)의 트레이스(614)에 전기적으로 연결하는데 사용될 수 있는 와이어 본드(618)가 제공된다.
일부 구현들에서, 제1 가요성 배선(602)의 트레이스(608)를 제2 가요성 배선 (604)의 트레이스(614)에 전기적으로 연결하기 위해 와이어 본드 대신에 솔더 브리지가 사용될 수 있다. 솔더 브리지가 형성될 수 있도록 거리(622)는 가능한 작게 유지되어야 한다. 와이어 본드(618) 또는 솔더 브리지를 형성하는데 사용되는 솔더는 초전도 또는 비-초전도 재료로 형성될 수 있다. 제1 가요성 배선(602)의 에지(601) 및 제2 가요성 배선(604)의 에지(603)는 보다 정밀하고 비교적 매끄러운 에지를 제공하기 위해 레이저 처리를 사용하여 절단될 수 있다. 그 후, 에지들(601 및 603)은 땜납 브리지를 위한 더 작은 브리지 길이를 제공하기 위해 서로 더 가까이 배치될 수 있으며, 이는 연결 무결성을 개선하고 본딩 프로세스를 용이하게 한다. 일부 구현에서, 제1 가요성 배선(602)과 제2 가요성 배선(604) 사이의 조인트는 금속 블록에 고정되어 제1 및 제2 가요성 배선(602, 604)에 대한 기계적 연결을 제공하고, 배선이 배치되는 저온조절기 스테이지의 온도로 배선을 유지한다. 예를 들어, 도 6에 도시된 바와 같이, 금속 블록(620)은 전자기 차폐층(610, 616)에 고정되고 열적으로 접촉될 수 있다. 일부 구현에서, 금속 블록(620)은 가요성 배선(602 및 604)에 대해 제자리에 클램핑(clamped)된다. 대안적으로 또는 추가적으로, 금속 블록(620)은 땜납(솔더)과 같은 접착제를 통해 차폐층(610, 616)에 고정된다. 금속 블록(620)은 저온조절기 내에서 구리와 같은 충분한 열 전달을 제공하기에 적합한 재료로 형성될 수 있다. 일부 구현들에서, 차폐층들(610, 616)은 접지면들로서 이중화되고, 금속 블록(620)은 공통 접지를 제공한다.
도 6은 도 2에 도시된 바와 같이 제공된 구성을 갖는 가요성 배선을 위한 변형된 버트 조인트(맞대기 이음)를 도시한다. 일부 구현들에서, 변형된 버트 조인트는 또한 도 5에 도시된 구성을 갖는 가요성 배선을 위해 사용될 수 있다. 예를 들어, 도 7a는 변형된 버트 조인트를 사용하여 제2 가요성 배선(704)에 결합된 제1 가요성 배선(702)의 단면을 도시한 개략도이다. 제1 가요성 배선(702) 및 제2 가요성 배선(704) 각각은 도 5에 도시된 가요성 배선(500)과 동일한 스트립라인 구성을 갖는다. 예를 들어, 가요성 배선(702)은 제1 세장형 가요성 기판 부분(706), 제2 세장형 가요성 기판 부분(708), 부분들(706 및 708) 사이에 배열된 신호 트레이스(714), 기판 부분(706)의 상부 표면상의 제1 전기 전도성 층(710), 및 기판 부분(708)의 하부 표면상의 제2 전기 전도성 층(712)을 포함한다. 유사하게, 가요성 배선(704)은 제1 세장형 가요성 기판 부분(716), 제2 세장형 가요성 기판 부분(718), 부분들(716 및 718) 사이에 배열된 신호 트레이스(724), 기판 부분(716)의 상면 상의 제1 전기 전도성 층(720) 및 기판 부분(718)의 하상의 제2 전기 전도성 층(722)을 포함할 수 있다. 도 5에 도시된 가요성 배선(500)에서와 같이, 각각의 신호 트레이스(714, 724)는 개별 와이어에 대응하고 그리고 다수의 트레이스가 어레이로 배열될 수 있다(예를 들어, 도 7a의 페이지 앞뒤로의 Y 방향을 따라). 또한, 전기 전도성 층(710, 712, 720, 722)은 크로스토크로부터 신호 트레이스(714, 724)를 차폐하기 위한 전자기 차폐층일 수 있다.
제1 가요성 배선(702)은 제2 가요성 배선(704)의 에지(703)를 향하는 에지(701)로 배열된다. 에지(701)는 비교적 작은 거리만큼 또는 에지와 접촉하여 에지(703)로부터 분리될 수 있다. 예를 들어, 에지(701)는 다른 거리 중에서 약 25미크론 내지 약 수 밀리미터 사이, 예컨대 100㎛ 또는 250㎛의 거리만큼 에지(703)로부터 분리될 수 있다. 제1 가요성 배선(702)의 트레이스(714)를 제2 가요성 배선(704)의 트레이스(724)에 전기적으로 연결하는데 사용될 수 있는 와이어 본드(730)가 제공된다. 일부 구현들에서, 제1 가요성 배선(702)의 트레이스(714)를 제2 가요성 배선(704)의 트레이스(724)에 연결하기 위해 와이어 본드 대신에 솔더 브리지가 사용될 수 있다. 솔더 브리지가 형성될 수 있도록 제1 에지(701)와 제2 에지(703) 사이의 거리는 가능한 작게 유지되어야 한다. 제1 가요성 배선(702)의 에지(701) 및 제2 가요성 배선(704)의 에지(703)는 레이저 처리를 사용하여 절단되어보다 정밀하고 비교적 매끄러운 에지를 제공할 수 있다. 이어서, 에지들(701 및 703)은 솔더 브리지를 위한 더 작은 브리지 길이를 제공하기 위해 서로 더 가까이 배치될 수 있으며, 이는 연결 무결성을 개선하고 본딩 프로세스를 용이하게 한다. 와이어 본드(730) 또는 솔더 브리지를 형성하는데 사용되는 솔더는 초전도 또는 비-초전도 재료로 형성될 수 있다.
일부 구현들에서, 제1 가요성 배선(702)은 기판 부분(706)이 제거되거나 신호 트레이스(714)의 섹션을 노출시키지 않는 영역(726)을 포함할 수 있다. 유사하게, 제2 가요성 배선(704)은 기판 부분(716)이 제거되거나 신호 트레이스(724)의 섹션을 노출시키지 않는 영역(728)을 포함할 수 있다. 영역(726, 728)에 신호 트레이스를 노출시킴으로써, 신호 트레이스(726, 728)는 와이어 본드 또는 솔더 브리지 본드를 형성하기 위해 액세스될 수 있다. 도 7b는 도 7a의 제2 가요성 배선(704)의 에지(703) 및 영역(728)의 측면도를 도시하는 개략도이다. 도 7b에 도시된 바와 같이, 신호 트레이스 바로 위에 있는 기판 부분(716)의 섹션만이 영역(728)을 형성하고 신호 트레이스(724)를 노출시키기 위해 제거되거나 없어야 한다. 영역(728)의 좌측 및 우측의 기판 부분(716)은 기판 부분(718)에 본딩되고 도전층(720)을 위한 지지면을 제공하기 위해 제자리에 남겨질 수 있다. 일부 구현들에서, 영역들(726, 728)은 제1 가요성 배선(702)과 제2 가요성 배선(704) 사이의 전기적 연결을 형성하는 솔더를 포함한다.
일부 구현들에서, 제1 가요성 배선(702)과 제2 가요성 배선(704) 사이의 조인트는 제1 및 제2 가요성 배선(702, 704) 사이의 기계적 연결을 제공하고, 제1 및 제2 가요성 배선(702, 704) 사이에 전기적 연결을 제공하고, 및/또는 배선이 배치되는 저온조절기 스테이지의 온도에서 배선을 유지하도록 금속 블록에 고정되고 금속 블록과 열접촉한다. 예를 들어, 도 7a에 도시된 바와 같이, 금속 블록(732)은 전자기 차폐층(712, 722)에 대해 위치될 수 있다. 일부 구현들에서, 금속 블록(732)은 가요성 배선(702 및 704)에 대해 제자리에 클램핑된다. 대안적으로 또는 추가적으로, 금속 블록(732)은 솔더와 같은 접착제를 통해 차폐층(712, 722)에 고정된다. 대안적으로 또는 추가적으로, 추가 금속 블록이 차폐층(710, 720)에 고정되고 열 접촉한다. 추가 금속 블록은 또한 솔더와 같은 접착제를 통해 차폐층(710, 720)에 고정될 수 있다. 금속 블록은 저온조절기 내에서 구리와 같은 충분한 열 전달을 제공하기에 적합한 재료로 형성될 수 있다. 일부 구현들에서, 차폐층들(712, 722)은 접지면들로 이중화되고, 금속 블록(732)은 공통 접지를 제공한다. 유사하게, 차폐층들(710, 720)은 추가 금속 블록이 공통 접지를 제공하는 접지면으로 이중화(double)될 수 있다.
일부 구현에서, 제1 가요성 배선과 제2 가요성 배선 사이의 조인트는 제1 온도에서 유지되는 저온조절기(cryostat)의 하나의 온도 스테이지와 제1 스테이지와 다른 제2 온도로 유지되는 저온조절기의 제2 온도 스테이지를 분리하는 저온조절기 내의 경계부(boundary)에 제공될 수 있다. 예를 들어, 상기 조인트는 3K 미만의 온도(예를 들어, 도 1의 스테이지 103)로 유지되는 온도 스테이지 내에서 제1 가요성 배선(602 또는 702)과 같은 제1 가요성 배선을, 3K 초과이지만 실온 미만의 온도(예를 들어, 도 1의 스테이지 101)로 유지되는 온도 스테이지 내에서 제2 가요성 배선(604 또는 704)과 같은 제2 가요성 배선에 연결할 수 있다. 일부 구현에서, 저온조절기 내의 상이한 온도 스테이지들 사이의 전이(transition), 또는 진공 환경에서 다른 진공 환경으로 또는 비-진공 환경으로의 전이에서 가요성 배선은 가요성 배선 및 클램프 장치(예를 들어, 구리 링과 같은 금속 링)에 고정된 에폭시 접착제를 사용하여 상기 전이에서 밀봉될 수 있다.
본 명세서에 개시된 바와 같이 가요성 배선을 제조하기 위해 다양한 접근법이 사용될 수 있다. 예를 들어, 일부 구현에서, 가요성 배선은 금속 및/또는 초전도 필름이 형성되는 큰 기판(예를 들어, 폴리이미드와 같은 가요성 플라스틱 기판)을 제공함으로써 구성될 수 있다. 상기 기판은 예를 들어, 측면에서 8''보다 큰 시트, 예를 들어 12 ''x 14 ''를 포함할 수 있다. 금속/초전도 필름(막)을 증착시키기 위해, 기판은 진공 챔버에 배치될 수 있다. 임의의 필름을 증착하기 전에, 예를 들어 이온 세정(예를 들어, Ar 이온 클리닝)을 수행함으로써 기판 표면을 세정할 수 있다. 이중층 필름이 기판상에 형성되는 경우, 제1 층의 재료가 기판상에 블랭킷(blanket) 증착된다. 제1 층은 예를 들어 스퍼터링을 사용하여 증착된 니오븀과 같은 초전도 필름을 포함할 수 있다. 대안적으로, 제1 층은 구리와 같은 비-초전도 필름을 포함할 수 있다. 제1 층은 최대 약 5㎛의 두께를 갖도록 증착될 수 있다. 예를 들어, 제1 층은 다른 두께 중에서도 100nm, 250nm, 500nm, 750nm, 1μm 또는 2μm의 두께를 갖도록 증착될 수 있다. 이어서, 제2 층은 제1 층 상에 블랭킷 증착 (예를 들어, 스퍼터링 또는 무전해 도금)된다. 제2 층은 구리와 같은 비-초전도 필름 또는 니오븀 또는 알루미늄과 같은 초전도 필름을 포함할 수 있다. 제2 층은 최대 약 20㎛의 두께를 갖도록 증착될 수 있다. 예를 들어, 제2 층은 100nm, 250nm, 500nm, 750nm 또는 1μm의 두께를 갖도록 증착될 수 있다. 일부 경우에, 제2 층의 제1 증착된 부분은 이후의 전기 도금 단계를 위한 베이스 층으로서 기능한다. 예를 들어, 100nm 구리 박막 필름이 증착된 후에 더 두꺼운 구리층이 전기 도금될 수 있다. 일부 구현에서, 상기 필름은 기판의 상부 및 하부 모두에 증착된다. 이어서, 증착된 필름은 원하는 회로 패턴을 형성하기 위해 (예를 들어, 에칭 또는 리프트 오프 공정을 사용하여) 패터닝(패턴화)될 수 있다. 이중층 필름의 경우, 패터닝 단계 동안 동일한 패턴이 제1 층 및 제2 층 모두로 전사된다. 다른 경우에, 패터닝 단계에서 제1 층에 이어서 제2 층에 대해 상이한 패턴이 형성된다. 일부 구현들에서, 비아 홀들은 레이저 에칭 프로세스를 사용하여 기판 내에 형성된다. 비아 홀들은 비아 접촉부(콘택트) 재료(예를 들어, 구리 및/또는 초전도 재료)로 비아 접촉부를 형성할 수 있다. 패터닝되면, 기판 시트는 개별 가요성 배선으로 분할될 수 있다. 기판 시트를 분할하는 것은 기판 시트에 레이저 절단을 수행하거나 블레이드를 사용하여 기판 시트를 기계적으로 절단하는 것을 수반할 수 있다. 일부 구현들에서, 기판 시트를 분할하는 것은 최종 가요성 배선을 초래한다. 대안적으로, 일부 구현들에서, 분할된 기판 시트는 적층된 가요성 배선(예를 들어, 다수의 가요성 배선(200)의 스택)을 형성하기 위해, 스트립라인 구성(예를 들어, 가요성 배선(500))을 형성하기 위해, 또는 적층된 스트립 라인 가요성 배선을 형성하기 위해 함께 적층될 수 있다. 분할된 기판 시트를 적층하는 것은 적층된 기판이 함께 본딩되도록 경화된 기판 사이에 접착제를 도입하는 것을 수반 할 수 있다. 대안적으로, 분할된 기판 시트는 무접착 본딩 기술을 사용하여 함께 본딩될 수 있다. 적층된 가요성 배선을 획득한 후, 필요한 경우 추가 공정(프로세싱)이 수행될 수 있다. 예를 들어, 적층된 가요성 배선 상의 전도성 트레이스에 대한 연결을 제공하기 위해 하나 이상의 적층된 기판 내에 추가 비아 접촉부가 형성될 수 있다.
일부 구현들에서, 가요성 배선은 압출 및 롤 공정을 사용하여 구성될 수 있다. 예를 들어, 초전도 또는 비-초전도 재료의 제1 세장형 시트(예를 들어, 0.25 '' 두께의 니오븀, 알루미늄 또는 구리 시트)가 제공될 수 있다. 일부 경우에, 초전도 또는 비-초전도 재료(물질)의 제2 세장형 시트(예를 들어, 0.25'' 두께의 니오븀, 알루미늄 또는 구리 시트)가 제1 세장형 시트의 상부에 제공될 수 있다. 단일 시트가 제공되는 경우, 단일 시트 재료는 시트를 얇게 하는 압출 기계(예를 들어, 약 20미크론 내지 약 10mm의 두께)를 통과한다. 이중층이 제공되는 경우, 제1 및 제2 세장형 시트는 진공 및/또는 열 하에서 함께 가압될 수 있고 2층 시트를 얇게(예를 들어, 약 20미크론 내지 약 10mm의 두께로) 하고 2층 시트 내의 재료가 함께 접착되게 하는 압출 기계를 통과할 수 있다. 얇은 단일층 또는 이중층 시트는 폴리이미드 기판으로 적층될 수 있다. 일부 구현에서, 얇은 단일 층 또는 이중층 시트가 폴리이미드 기판의 양면에 적층된다. 본원에 설명된 바와 같이, 폴리이미드 기판상의 초전도 및/또는 비-초전도 필름은 원하는 회로 패턴을 형성하기 위해 (예를 들어, 에칭 공정을 사용하여) 패터닝될 수 있다. 일부 경우에, 이중층 필름의 경우, 패터닝 단계 동안 동일한 패턴이 제1 층 및 제2 층 모두로 전사된다. 다른 경우에, 패터닝 단계에서 제1 층에 이어서 제2 층에 대해 상이한 패턴이 형성된다. 일부 구현들에서, 비아 홀들은 레이저 에칭 프로세스를 사용하여 기판 내에 형성된다. 비아 홀은 비아 접촉부 물질(예를 들어, 구리 및/또는 초전도 재료)로 비아 첨촉부를 형성할 수 있다. 패터닝되면, 패터닝된 필름을 포함하는 기판 시트는 개별가요성 배선으로 분할될 수 있다. 기판 시트를 분할하는 것은 기판 시트에 레이저 절단을 수행하거나 블레이드를 사용하여 기판 시트를 기계적으로 절단하는 것을 수반할 수 있다. 일부 구현들에서, 기판 시트를 분할하는 것은 최종 가요성 배선을 초래한다. 대안적으로, 일부 구현들에서, 분할된 기판 시트들은 적층된 가요성 배선(예를 들어, 다수의 가요성 배선(200)의 스택)을 형성하기 위해, 스트립라인 구성(예를 들어, 가요성 배선(500))을 형성하거나, 또는 적층된 스트립라인 가요성 배선을 형성하기 위해 함께 적층될 수 있다. 분할된 기판 시트들을 적층하는 것은 적층된 기판들이 함께 결합되도록 경화된 기판 사이에 접착제를 도입하는 것을 수반할 수 있다. 대안적으로, 분할된 기판 시트는 무 접착 본딩(결합) 기술을 사용하여 함께 결합될 수 있다. 적층된 가요성 배선을 획득한 후, 필요한 경우 추가 공정이 수행될 수 있다. 예를 들어, 적층된 가요성 배선 상의 전도성 트레이스에 대한 연결을 제공하기 위해 하나 이상의 적층된 기판 내에 추가 비아 접촉부가 형성될 수 있다.
본 명세서에서 기술된 양자 주제 및 양자 오퍼레이션의 구현예들은 적절한 양자 회로, 또는 보다 일반적으로, 본 명세서 및 그 등가물에 개시된 구조 또는 이들 중 하나 이상의 조합을 포함하는 양자 컴퓨팅 시스템으로 구현될 수 있다. "양자 컴퓨팅 시스템"이라는 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템, 위상 양자 컴퓨터 또는 양자 시뮬레이터를 포함할 수 있지만 이에 국한되지는 않는다.
양자 정보 및 양자 데이터라는 용어는 양자 시스템에 의해 운반되거나 저장되거나 저장되는 정보 또는 데이터를 말하며, 여기서 가장 작은 넌-트리비얼(non-trivial) 시스템은 양자 정보의 단위를 정의하는 시스템과 같은 큐비트이다. "큐비트"라는 용어는 상응하는 컨텍스트에서 2-레벨 시스템으로 적절히 근사될 수 있는 모든 양자 시스템을 포함하는 것으로 이해된다. 이러한 양자 시스템들은, 예를 들어 2개 이상의 레벨들을 갖는 다중 레벨 시스템들을 포함할 수 있다. 예로서, 이러한 시스템은 원자, 전자, 광자, 이온 또는 초전도 큐비트를 포함할 수 있다. 일부 구현 예에서, 컴퓨팅 기반 상태는 그라운드 및 제1 여기 상태로 식별되며, 그러나 컴퓨팅 상태가 더 높은 레벨의 여기 상태로 식별되는 다른 셋업이 가능한 것으로 이해된다. 양자 메모리는 높은 충실도와 효율로 오랜 시간 동안 양자 데이터를 저장할 수 있는 소자(장치)이며, 예를 들어 광이 전송을 위해 사용되고 중첩 또는 양자 코히어런스와 같은 양자 데이터의 양자 피처를 저장 및 보존하기 위한 물질인 경질 물질 인터페이스(light-matter interfaces)를 포함한다.
양자 회로 소자(양자 컴퓨팅 회로 소자 및 양자 정보 처리 소자라고도 함)는 양자 처리 오퍼레이션을 수행하기 위한 회로 소자를 포함한다. 즉, 양자 회로 소자는 중첩(superposition) 및 얽힘(entanglement)과 같은 양자 기계적 현상을 이용하여 비 결정적 방식으로 데이터에 대한 오퍼레이션을 수행하도록 구성된다. 큐비트와 같은 특정 양자 회로 소자는 하나 이상의 상태로 동시에 정보를 나타내고 오퍼레이션하도록 구성될 수 있다. 초전도 양자 회로 소자의 예로는 양자 LC 발진기, 큐비트(예 : 플럭스 큐비트, 위상 큐비트 또는 전하 큐비트) 및 초전도 양자 간섭 소자(SQUID)(예: RF-SQUID 또는 DC-SQUID)와 같은 회로 소자가 포함된다.
대조적으로, 클래식 회로 요소는 일반적으로 결정론적인 방식으로 데이터를 처리한다. 클래식 회로 요소는 데이터에 대한 기본적인 산술, 논리 및/또는 입력/출력 작업을 수행하여 컴퓨터 프로그램의 명령(명령어)을 집합적으로 수행하도록 구성될 수 있으며, 여기서 데이터는 아날로그 또는 디지털 형식으로 표시된다. 일부 구현들에서, 클래식 회로 요소들은 전기 또는 전자기 연결들을 통해 양자 회로 요소들에 데이터를 전송 및/또는 데이터를 수신하는데 사용될 수 있다. 클래식 회로 요소의 예로는 CMOS 회로를 기반으로 한 회로 요소, RSFQ(Rapid Single Flux Quantum Quantum) 장치, RQL(Reverseprocal Quantum Logic) 장치 및 ERSFQ 장치가 있으며, 이는 바이어스 저항을 사용하지 않는 RSFQ의 에너지 효율적인 버전이다.
본 명세서에 기재된 양자 회로 소자 및 클래식(classical)한 회로 소자의 제조는 초전도체, 유전체 및/또는 금속과 같은 하나 이상의 물질의 증착을 수반할 수 있다. 선택된 재료(물질)에 따라, 이들 재료는 화학 증착, 물리 증착(예를 들어, 증착 또는 스퍼터링), 또는 에피택셜 기술과 같은 증착 프로세스를 사용하여 증착될 수 있다. 본 명세서에 기재된 회로 소자를 제조하기 위한 공정은 제조 중에 소자로부터 하나 이상의 물질을 제거하는 것을 수반할 수 있다. 제거되는 물질에 따라, 제거 공정은 예를 들어 습식 에칭 기술, 건식 에칭 기술 또는 리프트-오프 공정을 포함할 수 있다. 본 명세서에 기재된 회로 소자를 형성하는 재료(물질)는 공지된 리소그래피 기술(예를 들어, 포토리소그래피 또는 전자빔 리소그래피)을 사용하여 패터닝될 수 있다.
본 명세서에 기재된 회로 소자와 같은 초전도 양자 회로 소자 및/또는 초전도 클래식 회로 소자를 사용하는 양자 컴퓨팅 시스템의 오퍼레이션 중에, 초전도 회로 소자는 초전도 물질이 초전도 특성을 나타낼 수 있는 온도로 저온조절기(저온 유지 장치) 내에서 냉각된다. 초전도체(또는 초전도) 재료는 초전도 임계 온도 이하에서 초전도 특성을 나타내는 재료로 이해될 수 있다. 초전도 물질의 예는 알루미늄 (약 1.2 켈빈의 초전도 임계 온도), 인듐(indium)(약 3.4 켈빈의 초전도 임계 온도), NbTi (약 10 켈빈의 초전도 임계 온도) 및 니오븀 (약 9.3 켈빈의 초전도 임계 온도)을 포함한다. 따라서, 초전도 트레이스 및 초전도 접지면과 같은 초전도 구조는 초전도 임계 온도 이하에서 초전도 특성을 나타내는 재료로 형성된다.
본 명세서는 많은 특정 구현 세부 사항을 포함하지만, 이들은 청구될 수 있는 범위에 대한 제한으로서 해석되어서는 안되며, 오히려 특정 구현 예에 특정할 수 있는 특징에 대한 설명으로 해석되어야 한다. 별도의 구현예의 컨텍스트에서 본 명세서에 기술된 특정 특징은 또한 단일 구현예로 조합하여 구현될 수 있다. 반대로, 단일 구현예의 컨텍스트에서 기술된 다양한 특징은 또한 다수의 구현 예에서 개별적으로 또는 임의의 적합한 하위 조합으로 구현될 수 있다. 더욱이, 특징들은 특정 조합으로 작용하는 것으로 상기에서 설명될 수 있고, 심지어 처음에는 그러한 것으로서 주장될지라도, 청구된 조합물로부터의 하나 이상의 특징이 어떤 경우 조합물로부터 제거될 수 있고, 청구된 조합물은 서브 조합 또는 서브 조합의 변형물로 유도될 수 있다.
유사하게, 동작들이 특정 순서로 도면들에 도시되어 있지만, 이는 바람직한 동작을 달성하기 위해, 표시된 동작들이 순차적으로 또는 순차적으로 수행되거나, 도시된 모든 동작들이 수행될 필요가 있는 것으로 이해되어서는 안된다. 예를 들어, 청구 범위에서 열거된 동작은 상이한 순서로 수행될 수 있으며 여전히 바람직한 결과를 달성한다. 특정 상황에서 멀티태스킹 및 병렬 처리가 유리할 수 있다. 또한, 상술한 구현 예에서 다양한 구성 요소의 분리는 모든 구현 예에서 그러한 분리를 요구하는 것으로 이해되어서는 안된다.
본 발명의 다수의 구현예가 설명되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 다른 구현 예들은 다음의 청구항들의 범위 내에 있다.

Claims (15)

  1. 가요성 배선으로서,
    제1 세장형 가요성 층;
    상기 제1 세장형 가요성 층에 본딩된 제2 세장형 가요성 층;
    상기 제1 세장형 가요성 층과 상기 제2 세장형 가요성 층 사이의 본드 계면에 배열된 복수의 전기 전도성 트레이스들;
    상기 제1 세장형 가요성 층의 주면(principal surface) 상의 제1 전자기 차폐층;
    상기 제2 세장형 가요성 층의 주면 상의 제2 전자기 차폐층; 그리고
    상기 제1 세장형 가요성 층을 통해 연장되는 비아를 포함하며, 상기 비아는 초전도체 비아 접촉부를 포함하는 것을 특징으로 하는 가요성 배선.
  2. 제1항에 있어서, 상기 비아는 접착제층을 포함하고, 상기 초전도체 비아 접촉부는 상기 접착제층 상에 형성되는 것을 특징으로 하는 가요성 배선.
  3. 제1항에 있어서, 상기 비아는 제1 전자기 차폐층으로부터 상기 복수의 전기 전도성 트레이스들 중 적어도 하나의 전기 전도성 트레이스로 연장되고, 상기 초전도체 비아 접촉부는 상기 제1 전자기 차폐층 및 상기 적어도 하나의 전기 전도성 트레이스에 연결되는 것을 특징으로 하는 가요성 배선.
  4. 제1항에 있어서, 상기 비아는 상기 제1 전자기 차폐층으로부터 제2 전자기 차폐층으로 연장되고, 상기 초전도체 비아 접촉부는 상기 제1 전자기 차폐층 및 상기 적어도 하나의 전기 전도성 트레이스에 연결되는 것을 특징으로 하는 가요성 배선.
  5. 장치로서,
    제1 세장형 가요성 기판, 상기 제1 세장형 가요성 기판의 제1 측면 상에 어레이로 배열된 제1 복수의 전기 전도성 트레이스들, 및 상기 제1 세장형 가요성 기판의 제2 측면 상의 제1 전자기 차폐층을 포함하는 제1 가요성 배선 -상기 제1 세장형 가요성 기판의 제2 측면은 상기 제1 세장형 가요성 기판의 제1 측면의 반대편에 있으며-;
    제2 세장형 가요성 기판, 상기 제2 세장형 가요성 기판의 제1 측면 상에 어레이로 배열된 제2 복수의 전기 전도성 트레이스들; 상기 제2 세장형 가요성 기판의 제2 측면 상의 제2 전자기 차폐층을 포함하는 제2 가요성 배선을 포함하며;
    상기 제2 세장형 가요성 기판의 제2 측면은 상기 제2 세장형 가요성 기판의 제1 측면의 반대편에 있으며, 상기 제1 가요성 배선은 버트 조인트(butt joint)를 통해 상기 제2 가요성 배선에 결합되는 것을 특징으로 하는 장치.
  6. 제5항에 있어서, 상기 버트 조인트는 상기 제1 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스를 상기 제2 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스에 연결하는 와이어 본드를 포함하는 것을 특징으로 하는 장치.
  7. 제5항에 있어서, 상기 버트 조인트는 상기 제1 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스를 상기 제2 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스에 연결하는 솔더 브리지를 포함하는 것을 특징으로 하는 장치.
  8. 제5항에 있어서, 상기 장치는 상기 제1 전자기 차폐층 및 제2 전자기 차폐층에 고정(secured)되면서 열 접촉하는 금속 블록을 더 포함하는 것을 특징으로 하는 장치.
  9. 장치로서,
    제1 세장형 가요성 기판, 상기 제1 세장형 가요성 기판 내의 본드 계면에 배열된 제1 복수의 전기 전도성 트레이스들, 상기 제1 세장형 가요성 기판의 제1 주면 상의 제1 전자기 차폐층, 및 상기 제1 세장형 가요성 기판의 제2 주면 상의 제2 전자기 차폐층을 포함하는 제1 가요성 배선;
    제2 세장형 가요성 기판, 상기 제2 세장형 가요성 기판 내의 본드 계면에 배열된 제2 복수의 전기 전도성 트레이스들, 상기 제2 세장형 가요성 기판의 제1 주면 상의 제3 전자기 차폐층, 및 제2 세장형 가요성 기판의 제2 주면 상의 제4 전자기 차폐층을 포함하는 제2 가요성 배선을 포함하며, 상기 제1 가요성 배선은 버트 조인트를 통해 상기 제2 가요성 배선에 전기적으로 결합되는 것을 특징으로 하는 장치.
  10. 제9항에 있어서, 상기 제1 세장형 가요성 기판은 상기 제1 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스가 노출되는 제1 공동을 포함하고, 상기 제2 세장형 가요성 기판은 상기 제2 복수의 전기 전도성 트레이스들 중 제1 전기 전도성 트레이스가 노출되는 제2 공동을 포함하는 것을 특징으로 하는 장치.
  11. 제10항에 있어서, 상기 버트 조인트는 상기 제1 복수의 전기 전도성 트레이스들 중 상기 노출된 제1 전기 전도성 트레이스를 상기 제2 복수의 전기 전도성 트레이스들 중 상기 노출된 제1 전기 전도성 트레이스에 연결하는 와이어 본드를 포함하는 것을 특징으로 하는 장치.
  12. 제10항에 있어서, 상기 버트 조인트는 상기 제1 복수의 전기 전도성 트레이스들 중 상기 노출된 제1 전기 전도성 트레이스를 상기 제2 복수의 전기 전도성 트레이스들 중 상기 노출된 제1 전기 전도성 트레이스에 연결하는 솔더 브리지를 포함하는 것을 특징으로 하는 장치.
  13. 제10항에 있어서, 상기 장치는,
    상기 제1 전자기 차폐층 및 상기 제3 전자기 차폐층에 고정되면서 열 접촉하는 제1 금속 블록을 더 포함하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 장치는,
    상기 제2 전자기 차폐층 및 상기 제4 전자기 차폐층에 고정되면서 열 접촉하는 제2 금속 블록을 더 포함하는 것을 특징으로 하는 장치.
  15. 시스템으로서,
    제1 온도 범위 내에서 유지되도록 구성된 제1 스테이지를 포함하는 저온조절기;
    상기 제1 스테이지 내의 양자 정보 처리 시스템; 그리고
    상기 제1 스테이지 내에 있으면서 상기 양자 정보 처리 시스템에 연결되는 가요성 배선을 포함하며,
    상기 가요성 배선은,
    제1 세장형 가요성 층;
    상기 제1 세장형 가요성 층에 본딩된 제2 세장형 가요성 층;
    상기 제1 세장형 가요성 층과 상기 제2 세장형 가요성 층 사이의 본드 계면에 배열된 복수의 전기 전도성 트레이스들;
    상기 제1 세장형 가요성 층의 주면 상의 제1 전자기 차폐층;
    상기 제2 세장형 가요성 층의 주면 상의 제2 전자기 차폐층; 그리고
    상기 제1 세장형 가요성 층을 통해 연장되는 비아를 포함하며, 상기 비아는 초전도체 비아 접촉부(contact)를 포함하는 것을 특징으로 하는 시스템.
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