KR102389242B1 - Light-emitting device - Google Patents

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Abstract

발광소자는 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하는 반도체적층; 반도체적층 상에 위치하는 제1 본딩패드; 반도체적층 상에 위치하며, 제1 본딩패드와 거리를 두고 이격되며, 반도체적층 상에 제1 본딩패드와 제2 본딩패드 사이에 위치하는 영역을 정의하는 제2 본딩패드; 및 제1 반도체층을 노출시키도록 활성층을 관통하는 복수 개의 홀부를 포함하고, 발광소자의 평면도 상에서, 제1 본딩패드 및 제2 본딩패드는 복수 개의 홀부 이외의 영역에 형성된다.The light emitting device includes: a semiconductor stack including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first semiconductor layer and the second semiconductor layer; a first bonding pad positioned on the semiconductor laminate; a second bonding pad positioned on the semiconductor laminate and spaced apart from the first bonding pad, the second bonding pad defining a region located between the first bonding pad and the second bonding pad on the semiconductor laminate; and a plurality of holes passing through the active layer to expose the first semiconductor layer, wherein, in a plan view of the light emitting device, the first bonding pad and the second bonding pad are formed in areas other than the plurality of holes.

Description

발광소자{LIGHT-EMITTING DEVICE}Light emitting device {LIGHT-EMITTING DEVICE}

본 발명은 발광소자에 관한 것으로, 특히 반도체적층 및 반도체적층 상에 위치하는 본딩패드를 포함하는 발광소자에 관한 것이다.The present invention relates to a light emitting device, and more particularly, to a light emitting device including a semiconductor layer and a bonding pad positioned on the semiconductor layer.

발광 다이오드(Light-Emitting Diode, LED)는 고체상태 반도체 발광소자이고, 그 장점은 소비전력이 낮고, 발생되는 열에너지가 낮고, 작동 수명이 길고, 내진동성을 가지며, 체적이 작고, 반응속도가 빠르고 양호한 광전 특성(예를 들어 안정적인 발광 파장)을 가지는 것이다. 따라서, 발광 다이오드는 가전제품, 설비 표시등 및 광전제품 등에 광범위하게 이용된다.Light-Emitting Diode (LED) is a solid-state semiconductor light-emitting device, and its advantages are low power consumption, low heat energy, long operating life, vibration resistance, small volume, and fast reaction speed. It has good photoelectric properties (eg, stable emission wavelength). Accordingly, light emitting diodes are widely used in home appliances, facility indicators, and optoelectronic products.

발광소자는, 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하는 반도체적층; 반도체적층 상에 위치하는 제1 본딩패드; 반도체적층 상에 위치하는 제2 본딩패드; 제1 반도체층을 노출시키도록 활성층을 관통하는 복수 개의 홀부;를 포함하되, 제1 본딩패드와 제2 본딩패드는 서로 거리를 두고 이격되면서 반도체적층 상에 제1 본딩패드와 제2 본딩패드 사이에 위치하는 영역을 정의하고, 발광소자의 평면도 상에서, 제1 본딩패드 및 제2 본딩패드는 복수 개의 홀부 위치 이외의 영역에 형성된다.The light emitting device includes: a semiconductor stack including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first semiconductor layer and the second semiconductor layer; a first bonding pad positioned on the semiconductor laminate; a second bonding pad positioned on the semiconductor laminate; a plurality of holes passing through the active layer to expose the first semiconductor layer, wherein the first bonding pad and the second bonding pad are spaced apart from each other at a distance between the first bonding pad and the second bonding pad on the semiconductor laminate and, in a plan view of the light emitting device, the first bonding pad and the second bonding pad are formed in areas other than the plurality of hole positions.

발광소자는 반도체적층, 제1 접촉층, 제2 접촉층, 제1 본딩패드, 제2 본딩패드를 포함하고, 상기 반도체적층은 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하고, 상기 제1 접촉층은 제2 반도체층 상에 위치하고 상기 제2 반도체층의 측벽을 에워싸면서 제1 반도체층과 연결되고, 상기 제2 접촉층은 제2 반도체층 상에 위치하고 제2 반도체층과 연결되고, 상기 제1 본딩패드는 반도체적층 상에 위치하고 제1 접촉층과 연결되고, 제2 본딩패드는 반도체적층 상에 위치하고 제2 접촉층과 연결되고, 제1 본딩패드와 제2 본딩패드는 서로 거리를 두고 이격되면서 반도체적층 상에 제1 본딩패드와 제2 본딩패드 사이에 위치하는 영역을 정의하고, 발광소자의 평면도 상에서, 제2 반도체층 상에 위치하는 제1 접촉층은 제2 접촉층을 에워싼다.The light emitting device includes a semiconductor laminate, a first contact layer, a second contact layer, a first bonding pad, and a second bonding pad, wherein the semiconductor laminate includes a first semiconductor layer, a second semiconductor layer, and a first semiconductor layer and a second semiconductor layer. an active layer positioned between semiconductor layers, wherein the first contact layer is located on the second semiconductor layer and is connected to the first semiconductor layer while enclosing a sidewall of the second semiconductor layer, the second contact layer being 2 located on the semiconductor layer and connected to the second semiconductor layer, the first bonding pad is located on the semiconductor laminate and connected to the first contact layer, the second bonding pad is located on the semiconductor laminate and connected to the second contact layer, , the first bonding pad and the second bonding pad are spaced apart from each other at a distance to define a region located between the first bonding pad and the second bonding pad on the semiconductor laminate, and on the second semiconductor layer in a plan view of the light emitting device The first contact layer positioned on the surrounds the second contact layer.

발광소자는 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하는 반도체적층; 제1 반도체층과 전기적으로 연결되는 제1 본딩패드; 제2 반도체층과 전기적으로 연결되는 제2 본딩패드; 및 반도체적층 상에 위치하되, 제2 본딩패드의 복수 개의 측벽을 에워싸고, 제2 본딩패드와 거리를 두고 이격되는 금속층;을 포함한다.The light emitting device includes: a semiconductor stack including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first semiconductor layer and the second semiconductor layer; a first bonding pad electrically connected to the first semiconductor layer; a second bonding pad electrically connected to the second semiconductor layer; and a metal layer located on the semiconductor laminate, surrounding the plurality of sidewalls of the second bonding pad, and spaced apart from the second bonding pad at a distance.

발광소자는 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하는 반도체적층; 반도체적층 상에 위치하는 제1 접촉층; 제1 접촉층 상에 위치하고, 측변을 포함하는 제1 본딩패드; 반도체적층 상에 위치하는 제2 본딩패드; 제1 본딩패드에 의해 커버되는 제1 부분 및 제1 본딩패드의 측변에 인접한 연결부분을 포함하는 절연층;을 포함하되, 상기 절연층은 제1 접촉층을 노출시키도록 제1 부분과 연결부분 사이에 위치하는 개구를 포함하고, 개구는 제1 부분의 제1 변과 연결부분의 측변으로 이루어지고, 제1 본딩패드의 측변은 제1 부분의 제1 변 또는 연결부분의 측변과 100 μm보다 작은 거리를 두고 이격된다.The light emitting device includes: a semiconductor stack including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first semiconductor layer and the second semiconductor layer; a first contact layer positioned on the semiconductor laminate; a first bonding pad positioned on the first contact layer and including a side side; a second bonding pad positioned on the semiconductor laminate; an insulating layer including a first portion covered by the first bonding pad and a connecting portion adjacent to a side of the first bonding pad, wherein the insulating layer includes the first portion and the connecting portion to expose the first contact layer and an opening positioned between the openings, wherein the opening is formed of a first side of the first part and a side side of the connection part, and the side side of the first bonding pad is less than 100 μm from the first side of the first part or the side side of the connection part. separated by a small distance.

도 1a 내지 도 7c는 본 발명의 일실시예에서 공개한 발광소자(1) 또는 발광소자(2)의 제조방법을 나타낸 도면이다.
도 8은 본 발명의 일실시예에서 공개한 발광소자(1)의 평면도이다.
도 9a는 본 발명의 일실시예에서 공개한 발광소자(1)의 단면도이다.
도 9b은 본 발명의 일실시예에서 공개한 발광소자(1)의 단면도이다.
도 10은 본 발명의 일실시예에서 공개한 발광소자(2)의 평면도이다.
도 11a는 본 발명의 일실시예에서 공개한 발광소자(2)의 단면도이다.
도 11b은 본 발명의 일실시예에서 공개한 발광소자(2)의 단면도이다.
도 12a 내지 도 18b는 본 발명의 일실시예에서 공개한 발광소자(3) 또는 발광소자(4)의 제조방법을 나타낸 도면이다.
도 19는 본 발명의 일실시예에서 공개한 발광소자(3)의 평면도이다.
도 20은 본 발명의 일실시예에서 공개한 발광소자(3)의 단면도이다.
도 21은 본 발명의 일실시예에서 공개한 발광소자(4)의 평면도이다.
도 22는 본 발명의 일실시예에서 공개한 발광소자(4)의 단면도이다.
도 23은 본 발명의 일실시예에서 공개한 발광소자(5)의 단면도이다.
도 24는 본 발명의 일실시예에서 공개한 발광소자(6)의 단면도이다.
도 25 내지 도 33b는 본 발명의 일실시예에서 공개한 발광소자(7)의 제조방법 및 발광소자(7)의 구조를 나타낸 도면이다.
도 34a는 본 발명의 일실시예에서 공개한 발광소자(8)의 평면도이다.
도 34b는 본 발명의 일실시예에서 공개한 발광소자(8)의 단면도이다.
도 35는 본 발명의 일실시예에 따른 발광장치의 구조 개략도이다.
도 36은 본 발명의 일실시예에 따른 발광장치의 구조 개략도이다.1A to 7C are views showing a method of manufacturing the light emitting device 1 or the light emitting device 2 disclosed in an embodiment of the present invention.
8 is a plan view of the light emitting device 1 disclosed in an embodiment of the present invention.
9A is a cross-sectional view of the light emitting device 1 disclosed in an embodiment of the present invention.
9B is a cross-sectional view of the light emitting device 1 disclosed in an embodiment of the present invention.
10 is a plan view of the light emitting device 2 disclosed in an embodiment of the present invention.
11A is a cross-sectional view of the light emitting device 2 disclosed in an embodiment of the present invention.
11B is a cross-sectional view of the light emitting device 2 disclosed in an embodiment of the present invention.
12A to 18B are views showing a method of manufacturing the light emitting device 3 or the light emitting device 4 disclosed in an embodiment of the present invention.
19 is a plan view of the light emitting device 3 disclosed in an embodiment of the present invention.
20 is a cross-sectional view of the light emitting device 3 disclosed in an embodiment of the present invention.
21 is a plan view of the light emitting device 4 disclosed in an embodiment of the present invention.
22 is a cross-sectional view of the light emitting device 4 disclosed in an embodiment of the present invention.
23 is a cross-sectional view of the light emitting device 5 disclosed in an embodiment of the present invention.
24 is a cross-sectional view of the light emitting device 6 disclosed in an embodiment of the present invention.
25 to 33B are views showing a method of manufacturing the light emitting device 7 and the structure of the light emitting device 7 disclosed in an embodiment of the present invention.
34A is a plan view of the light emitting device 8 disclosed in an embodiment of the present invention.
34B is a cross-sectional view of the light emitting device 8 disclosed in an embodiment of the present invention.
35 is a structural schematic diagram of a light emitting device according to an embodiment of the present invention.
36 is a structural schematic diagram of a light emitting device according to an embodiment of the present invention.

본 발명에 대한 설명이 더 상세하고 완벽하도록, 아래 실시예의 설명을 참조하면서 관련 도면을 결합하기 바란다. 다만, 아래의 실시예는 본 발명의 발광소자를 예시하기 위한 것일 뿐, 본 발명을 한정하기 위한 것은 아니다. 또한, 본 명세서의 실시예에 기재된 구성 부품의 크기, 재질, 형상, 상대적인 배치 등은 특별히 한정된 기재가 없는 한, 본 발명의 범위를 한정하는 것이 아니라, 단순한 설명에 불과하다. 또한 각 도면에서 도시한 부재의 크기나 위치관계 등은, 설명이 더 명확해지도록 과장되는 경우가 있을 것이다. 또한, 아래 설명에서는, 동일 또는 동일한 성질의 부품에 대해 상세한 설명을 적절하게 생략하기 위하여, 동일한 명칭, 부호를 사용하여 나타냈다.In order to provide a more detailed and complete description of the present invention, please refer to the description of the embodiments below and combine the related drawings. However, the following examples are only for illustrating the light emitting device of the present invention, and are not intended to limit the present invention. In addition, the size, material, shape, relative arrangement, etc. of the components described in the embodiments of the present specification do not limit the scope of the present invention unless otherwise specifically limited, but merely a description. In addition, the size, positional relationship, etc. of the members shown in each drawing may be exaggerated to make the description clearer. In addition, in the following description, in order to abbreviate|omit a detailed description appropriately about the component of the same or the same property, the same name and code|symbol are used and shown.

도 1a 내지 도 11b는 본 발명의 일실시예에서 공개한 발광소자(1) 또는 발광소자(2)의 제조방법을 나타낸 도면이다.1A to 11B are views showing a method of manufacturing the light emitting device 1 or the light emitting device 2 disclosed in an embodiment of the present invention.

도 1a의 평면도 및 도 1a의 A-A'선에 따른 단면도인 도 1b에 도시된 바와 같이, 발광소자(1) 또는 발광소자(2)의 제조방법은 플랫폼 형성단계를 포함하고, 상기 플랫폼 형성단계는 기판(11a)를 제공하는 단계; 및 기판(11a) 상에 반도체적층(10a)을 형성하는 단계를 포함하고, 상기 반도체적층(10a)은 제1 반도체층(101a), 제2 반도체층(102a) 및 제1 반도체층(101a)과 제2 반도체층(102a) 사이에 위치하는 활성층(103a)을 포함한다. 반도체적층(10a)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102a) 및 활성층(103a)을 부분적으로 제거하여 하나 이상의 반도체 구조(1000a); 및 하나 이상의 반도체 구조(1000a)를 에워싸는 서라운딩부(111a)를 형성할 수 있다. 서라운딩부(111a)는 제1 반도체층(101a)의 제1 표면(1011a)을 노출시킨다. 하나 이상의 반도체 구조(1000a)는 각각 하나의 제1 외측벽(1003a), 제2 외측벽(1001a) 및 하나의 내측벽(1002a)을 포함하고, 제1 외측벽(1003a)은 제1 반도체층(101a)의 측벽이고, 제2 외측벽(1001a)은 활성층(103a) 및/또는 제2 반도체층(102a)의 측벽이고, 제2 외측벽(1001a)의 일단은 제2 반도체층(102a)의 표면(102s)과 연결되고, 제2 외측벽(1001a)의 타단은 제1 반도체층(101a)의 제1 표면(1011a)과 연결되고, 내측벽(1002a)의 일단은 제2 반도체층(102a)의 표면(102s)와 연결되고, 내측벽(1002a)의 타단은 제1 반도체층(101a)의 제2 표면(1012a)과 연결되고, 복수 개의 반도체 구조(1000a)는 제1 반도체층(101a)에 의해 서로 연결된다. 도 1b에서 보여주듯이, 반도체 구조(1000a)의 내측벽(1002a)과 제1 반도체층(101a)의 제2 표면(1012a)은 둔각을 이루고, 반도체 구조(1000a)의 제1 외측벽(1003a)과 기판(11a)의 표면(11s)은 둔각 또는 직각을 이루고, 반도체 구조(1000a)의 제2 외측벽(1001a)과 제1 반도체층(101a)의 제1 표면(1011a)은 둔각을 이룬다. 서라운딩부(111a)는 반도체 구조(1000a)의 주변을 에워싸고, 서라운딩부(111a)는 발광소자(1) 또는 발광소자(2)의 평면도 상에서 직사각형 또는 다각형이다.As shown in FIG. 1B, which is a plan view of FIG. 1A and a cross-sectional view taken along line A-A' in FIG. 1A, the method of manufacturing the light emitting device 1 or the light emitting device 2 includes a platform forming step, and the platform is formed The steps include providing a substrate 11a; and forming a semiconductor stacked layer 10a on a substrate 11a, wherein the semiconductor stacked layer 10a includes a first semiconductor layer 101a, a second semiconductor layer 102a, and a first semiconductor layer 101a. and an active layer 103a positioned between the second semiconductor layer 102a. The semiconductor layer 10a is patterned by lithography and etching to partially remove the second semiconductor layer 102a and the active layer 103a to form one or more semiconductor structures 1000a; and a surrounding portion 111a surrounding the one or more semiconductor structures 1000a. The surrounding portion 111a exposes the first surface 1011a of the first semiconductor layer 101a. The one or more semiconductor structures 1000a each include one first outer wall 1003a, a second outer wall 1001a, and one inner wall 1002a, the first outer wall 1003a comprising a first semiconductor layer 101a and the second outer wall 1001a is a sidewall of the active layer 103a and/or the second semiconductor layer 102a, and one end of the second outer wall 1001a is the surface 102s of the second semiconductor layer 102a and the other end of the second outer wall 1001a is connected to the first surface 1011a of the first semiconductor layer 101a, and one end of the inner wall 1002a is connected to the surface 102s of the second semiconductor layer 102a. ), the other end of the inner wall 1002a is connected to the second surface 1012a of the first semiconductor layer 101a, and the plurality of semiconductor structures 1000a are connected to each other by the first semiconductor layer 101a. do. As shown in FIG. 1B , the inner wall 1002a of the semiconductor structure 1000a and the second surface 1012a of the first semiconductor layer 101a form an obtuse angle, and the first outer wall 1003a of the semiconductor structure 1000a and The surface 11s of the substrate 11a forms an obtuse angle or a right angle, and the second outer wall 1001a of the semiconductor structure 1000a and the first surface 1011a of the first semiconductor layer 101a form an obtuse angle. The surrounding part 111a surrounds the periphery of the semiconductor structure 1000a, and the surrounding part 111a has a rectangular or polygonal shape in a plan view of the light emitting device 1 or the light emitting device 2 .

본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)는 30 mil보다 작은 변의 길이를 가진다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 서라운딩부(111a)가 반도체 구조(1000a)의 주변을 에워싸는 구조에 의해, 발광소자(1) 또는 발광소자(2)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting device 1 or the light emitting device 2 has a side length of less than 30 mils. When an external current is injected into the light emitting device 1 or the light emitting device 2, the surrounding portion 111a surrounds the periphery of the semiconductor structure 1000a. The light field distribution can be made uniform, and the forward voltage of the light emitting device can be reduced.

본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)는 30 mil보다 큰 변의 길이를 가진다. 반도체적층(10a)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102a) 및 활성층(103a)을 부분적으로 제거하여, 제2 반도체층(102a) 및 활성층(103a)을 관통하는 하나 이상의 홀부(100a)를 형성하고, 하나 이상의 홀부(100a)는 제1 반도체층(101a)의 하나 이상의 제2 표면(1012a)을 노출시킨다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 서라운딩부(111a) 및 복수 개의 홀부(100a)의 분산배치에 의해, 발광소자(1) 또는 발광소자(2)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting device 1 or the light emitting device 2 has a side length greater than 30 mils. The semiconductor layer 10a is patterned by lithography and etching to partially remove the second semiconductor layer 102a and the active layer 103a, and one or more holes penetrating the second semiconductor layer 102a and the active layer 103a. forming 100a, the one or more hole portions 100a expose the one or more second surfaces 1012a of the first semiconductor layer 101a. When an external current is injected into the light emitting device 1 or the light emitting device 2, the light of the light emitting device 1 or the light emitting device 2 due to the distributed arrangement of the surrounding portion 111a and the plurality of hole portions 100a Field distribution can be made uniform, and the forward voltage of the light emitting device can be reduced.

본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)는 30 mil보다 작은 변의 길이를 가지고, 발광소자(1) 또는 발광소자(2)는 활성층의 발광면적을 증가시키기 위해 하나 이상의 홀부(100a)를 포함하지 않을 수 있다.In one embodiment of the present invention, the light emitting device 1 or the light emitting device 2 has a side length of less than 30 mil, and the light emitting device 1 or the light emitting device 2 is one in order to increase the light emitting area of the active layer. The above hole 100a may not be included.

본 발명의 일실시예에서, 하나 이상의 홀부(100a)의 개구 형상은 원형, 타원형, 직사각형, 다각형 또는 임의의 형상을 포함한다. 복수 개의 홀부(100a)는 복수의 열로 배열될 수 있고, 인접한 두 열 상의 홀부(100a)는 서로 나란히 배열되거나 어긋나게 배열될 수 있다.In one embodiment of the present invention, the shape of the opening of the at least one hole portion 100a includes a circle, an ellipse, a rectangle, a polygon, or any shape. The plurality of hole portions 100a may be arranged in a plurality of columns, and the hole portions 100a on two adjacent columns may be arranged side by side or displaced from each other.

본 발명의 일실시예에서, 기판(11a)은 알루미늄갈륨인듐인(AlGaInP)을 성장시키는 갈륨비소(GaAs) 웨이퍼이거나, 인륨갈륨질소(InGaN)를 성장시키는 사파이어(Al2O3) 웨이퍼, 질화갈륨(GaN) 웨이퍼 또는 탄화규소(SiC) 웨이퍼를 포함하는 성장기판일 수 있다. 여기서, 기판(11a) 상에 유기 금속 화학 기상 증착법(MOCVD), 분자선 에피턱셜법(MBE), 수소화물 기상 증착법(HVPE), 증발법 또는 이온 도금법을 이용하여, 발광(light-emitting)적층 등 광전 특성을 가지는 반도체적층(10a)을 형성할 수 있다.In one embodiment of the present invention, the substrate 11a is a gallium arsenide (GaAs) wafer on which aluminum gallium indium phosphorus (AlGaInP) is grown, or a sapphire (Al2O3) wafer, gallium nitride (GaN) on which inium gallium nitrogen (InGaN) is grown. ) wafer or a growth substrate including a silicon carbide (SiC) wafer. Here, light-emitting lamination, etc., on the substrate 11a using metal organometallic chemical vapor deposition (MOCVD), molecular beam epitaxial method (MBE), hydride vapor deposition (HVPE), evaporation method or ion plating method, etc. A semiconductor stack 10a having photoelectric characteristics may be formed.

본 발명의 일실시예에서, 제1 반도체층(101a) 및 제2 반도체층(102a)은, 예컨대 클래딩층(cladding layer) 또는 구속층(confinement layer)이며, 양자는 모두 상이한 도전 형태, 전기적 특성질, 극성을 가지거나 도핑된 원소에 따라 전자 또는 정공을 제공할 수 있고, 예컨대 제1 반도체층(101a)은 전기적 특성이 n형인 반도체이고, 제2 반도체층(102a)은 전기적 특성이 p형인 반도체이다. 활성층(103a)은 제1 반도체층(101a)과 제2 반도체층(102a) 사이에 형성되고, 전자와 정공은 전류의 구동하에 활성층(103a)에서 재결합되어, 전기 에너지를 빛 에너지로 전환하여 광선을 방출한다. 반도체적층(10a) 중 단층 또는 다층의 물리적 및 화학적 조성을 변경하는 것에 의하여 발광소자(1) 또는 발광소자(2)가 방출하는 광선의 파장을 조절한다. 반도체적층(10a)의 재질은 Ⅲ-Ⅴ족 반도체 재질을 포함하고, 예컨대 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P이고, 여기서 0x,y1; (x+y)1 이다. 활성층(103a)의 재질에 따라, 반도체적층(10a)의 재질이 AlInGaP계 재질인 경우, 파장이 610 nm 내지 650 nm인 적색광, 파장이 530 nm 내지 570 nm인 녹색광을 방출할 수 있고, 반도체적층(10a)의 재질이 InGaN계 재질인 경우, 파장이 450 nm 내지 490 nm인 청색광을 방출할 수 있고, 반도체적층(10a)의 재질이 AlGaN계 재질인 경우, 파장이 400 nm 내지 250 nm인 자외광을 방출할 수 있다. 활성층(103a)은 단일 헤테로구조(single heterostructure, SH), 이중 헤테로구조(double heterostructure, DH), 양면 이중 헤테로구조(double-side double heterostructure, DDH), 다층양자 우물구조(multi-quantum well, MQW )일 수 있다. 활성층(103a)의 재질은 전기적 특성이 중성, p형 또는 n형인 반도체일 수 있다.In one embodiment of the present invention, the first semiconductor layer 101a and the second semiconductor layer 102a are, for example, a cladding layer or a confinement layer, both of which have different conductivity types and electrical properties. Depending on the quality, polarity, or doped element, electrons or holes may be provided. For example, the first semiconductor layer 101a is a semiconductor having an n-type electrical property, and the second semiconductor layer 102a is a semiconductor having an electrical property p-type. It is a semiconductor. The active layer 103a is formed between the first semiconductor layer 101a and the second semiconductor layer 102a, and electrons and holes are recombined in the active layer 103a under the driving of an electric current, converting electrical energy into light energy and ray emits By changing the physical and chemical composition of the single or multi-layered semiconductor layer 10a, the wavelength of the light emitted by the light emitting device 1 or the light emitting device 2 is adjusted. The material of the semiconductor stack 10a includes a III-V semiconductor material, for example, AlxInyGa(1-x-y)N or AlxInyGa(1-x-y)P, where 0x,y1; (x+y)1. Depending on the material of the active layer 103a, when the material of the semiconductor laminate 10a is an AlInGaP-based material, red light having a wavelength of 610 nm to 650 nm and green light having a wavelength of 530 nm to 570 nm may be emitted. When the material of (10a) is an InGaN-based material, blue light having a wavelength of 450 nm to 490 nm can be emitted, and when the material of the semiconductor layer 10a is an AlGaN-based material, the wavelength is 400 nm to 250 nm It can emit external light. The active layer 103a has a single heterostructure (SH), a double heterostructure (DH), a double-side double heterostructure (DDH), and a multi-quantum well (MQW) structure. ) can be The material of the active layer 103a may be a semiconductor having neutral, p-type, or n-type electrical characteristics.

플랫폼 형성 단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 2a의 평면도 및 도 2a의 A-A'선에 따른 단면도인 도 2b에 도시된 바와 같이, 제1 절연층 형성단계를 포함한다. 제1 절연층(20a)은 증발(evaporation) 또는 증착(deposition) 등 방식으로 반도체 구조(1000a) 상에 형성될 수 있고, 또 상기 서라운딩부(111a)의 제1 표면(1011a) 및 홀부(100a)의 제2 표면(1012a)을 커버하고, 반도체 구조(1000a)의 제2 반도체층(102a), 활성층(103a)의 제2 외측벽(1001a) 및 내측벽(1002a)을 피복하도록, 리소그래피, 식각의 방식에 의해 패턴화되고, 제1 절연층(20a)은 서라운딩부(111a)에 위치하는 제1 반도체층(101a)의 제1 표면(1011a)을 커버하도록 상기 서라운딩부(111a)를 커버하는 제1 절연층서라운딩영역(200a); 홀부(100a)에 위치하는 제1 반도체층(101a)의 제2 표면(1012a)을 커버하도록 홀부(100a)를 커버하는 제1 그룹의 제1 절연층커버영역(201a); 및 제2 반도체층(102a)의 표면(102s)을 노출시키는 제2 그룹의 제1 절연층개구(202);를 포함한다. 제1 그룹의 제1 절연층커버영역(201a)은 서로 분리되며 각각 복수 개의 홀부(100a)에 대응한다. 제1 절연층(20a)은 단층 또는 다층 구조일 수 있다. 제1 절연층(20a)이 단층 막인 경우, 제1 절연층(20a)은 반도체 구조(1000a)의 측벽을 보호하여 활성층(103a)이 후속 제조공정에서 훼손되는 것을 방지할 수 있다. 제1 절연층(20a)이 다층 막인 경우, 제1 절연층(20a)은 굴절율이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제1 절연층(20a)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.Following the platform forming step, the manufacturing method of the light emitting device 1 or the light emitting device 2 is, as shown in FIG. 2B, which is a plan view of FIG. 2A and a cross-sectional view taken along line A-A' of FIG. 2A, the first insulating layer formation step. The first insulating layer 20a may be formed on the semiconductor structure 1000a in a manner such as evaporation or deposition, and the first surface 1011a of the surrounding portion 111a and the hole portion ( lithography, to cover the second surface 1012a of 100a and to cover the second semiconductor layer 102a of the semiconductor structure 1000a, the second outer wall 1001a and the inner wall 1002a of the active layer 103a; It is patterned by an etching method, and the first insulating layer 20a covers the first surface 1011a of the first semiconductor layer 101a positioned on the surrounding part 111a. a first insulating layer surrounding region 200a covering the a first group of insulating layer covering regions 201a covering the hole portions 100a so as to cover the second surface 1012a of the first semiconductor layer 101a positioned in the hole portions 100a; and a second group of first insulating layer openings 202 exposing the surface 102s of the second semiconductor layer 102a. The first insulating layer cover regions 201a of the first group are separated from each other and respectively correspond to the plurality of hole portions 100a. The first insulating layer 20a may have a single-layer or multi-layer structure. When the first insulating layer 20a is a single-layer film, the first insulating layer 20a protects the sidewall of the semiconductor structure 1000a to prevent the active layer 103a from being damaged in a subsequent manufacturing process. When the first insulating layer 20a is a multilayer film, two or more materials having different refractive indices are alternately stacked on the first insulating layer 20a to form a Bregg reflector (DBR) structure to selectively emit light of a specific wavelength. can reflect The first insulating layer 20a is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제1 절연층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 3a의 평면도 및 도 3a의 A-A'선에 따른 단면도인 도 3b에 도시된 바와 같이, 투명 도전층 형성단계를 포함한다. 투명 도전층(30a)은 증발 또는 증착 등 방식으로 제2 그룹의 제1 절연층개구(202a) 내에 형성될 수 있고, 투명 도전층(30a)의 외연(301a)와 제1 절연층(20a)은 서로 거리를 두고 이격되어 제2 반도체층(102a)의 표면(102s)을 노출시킨다. 투명 도전층(30a)이 제2 반도체층(102a)의 거의 전체 표면에 형성되면서 제2 반도체층(102a)과 접촉하므로, 투명 도전층(30a)은 전류가 제2 반도체층(102a)의 전체에 균일하게 확산되도록 할 수 있다. 투명 도전층(30a)의 재질은 활성층(103a)이 방출하는 광선에 대해 투명한 재질을 포함하고, 투명한 재질은 예컨대 인듐 주석 산화물(ITO) 또는 인듐 아연 옥사이드(IZO)이다.In one embodiment of the present invention, following the first insulating layer forming step, the manufacturing method of the light emitting device 1 or the light emitting device 2 is a plan view of FIG. 3A and a cross-sectional view taken along line A-A' of FIG. 3A. As shown in 3b, a transparent conductive layer forming step is included. The transparent conductive layer 30a may be formed in the first insulating layer openings 202a of the second group by evaporation or deposition, etc., and the outer edge 301a of the transparent conductive layer 30a and the first insulating layer 20a) are spaced apart from each other to expose the surface 102s of the second semiconductor layer 102a. Since the transparent conductive layer 30a is in contact with the second semiconductor layer 102a while being formed on almost the entire surface of the second semiconductor layer 102a, the transparent conductive layer 30a allows current to pass through the entire second semiconductor layer 102a. It can be spread evenly in the The material of the transparent conductive layer 30a includes a material transparent to the light emitted by the active layer 103a, and the transparent material is, for example, indium tin oxide (ITO) or indium zinc oxide (IZO).

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 먼저 투명 도전층 형성단계를 진행한 다음, 제1 절연층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the transparent conductive layer forming step may be performed first, and then the first insulating layer forming step may be performed.

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 제1 절연층의 형성단계를 생략하고, 직접 투명 도전층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the forming step of the first insulating layer may be omitted, and the transparent conductive layer forming step may be performed directly.

본 발명의 일실시예에서, 투명 도전층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 4a의 평면도 및 도 4a의 A-A'선에 따른 단면도인 도 4b에 도시된 바와 같이, 반사구조 형성단계를 포함한다. 반사구조는 반사층(40a) 및/또는 배리어층(41a)을 포함하고, 증발 또는 증착 등 방식으로 투명 도전층(30a) 상에 직접 형성될 수 있고, 반사층(40a)은 투명 도전층(30a)과 배리어층(41a) 사이에 위치한다. 발광소자(1) 또는 발광소자(2)의 평면도 상에서, 반사층(40a)의 외연(401a)은 투명 도전층(30a)의 외연(301a)의 내측, 외측에 설치되거나, 또는 투명 도전층(30a)의 외연(301a)과 겹치면서 정렬되게 설치될 수 있고, 배리어층(41a)의 외연(411a)은 반사층(40a)의 외연(401a)의 내측, 외측에 설치되거나, 또는 반사층(40a)의 외연(401a)와 겹치면서 정렬되게 설치될 수 있다.In one embodiment of the present invention, following the transparent conductive layer forming step, the manufacturing method of the light emitting device 1 or the light emitting device 2 is a plan view of FIG. 4A and a cross-sectional view taken along the line A-A' in FIG. As shown in , a reflective structure forming step is included. The reflective structure includes a reflective layer 40a and/or a barrier layer 41a, and may be formed directly on the transparent conductive layer 30a by evaporation or deposition, etc., and the reflective layer 40a is formed by the transparent conductive layer 30a. and the barrier layer 41a. In a plan view of the light emitting element 1 or the light emitting element 2, the outer edge 401a of the reflective layer 40a is provided inside or outside the outer edge 301a of the transparent conductive layer 30a, or the transparent conductive layer 30a ) may be installed so as to overlap with the outer edge 301a of the barrier layer 41a, and the outer edge 411a of the reflective layer 40a is installed inside or outside the outer edge 401a of the reflective layer 40a, or the outer edge of the reflective layer 40a. It may be installed to be aligned while overlapping with the (401a).

본 발명의 다른 실시예에서, 투명 도전층의 형성단계를 생략할 수 있고, 플랫폼 형성단계 또는 제1 절연층 형성단계 이후, 반사구조 형성단계를 직접 진행할 수 있다. 예컨대 반사층(40a) 및/또는 배리어층(41a)은 제2 반도체층(102a) 상에 직접 형성되고, 반사층(40a)은 제2 반도체층(102a) 및 배리어층(41a) 사이에 위치한다.In another embodiment of the present invention, the forming step of the transparent conductive layer may be omitted, and the reflective structure forming step may be performed directly after the platform forming step or the first insulating layer forming step. For example, the reflective layer 40a and/or the barrier layer 41a is formed directly on the second semiconductor layer 102a, and the reflective layer 40a is positioned between the second semiconductor layer 102a and the barrier layer 41a.

반사층(40a)은 단층 또는 다층 구조일 수 있고, 다층 구조는 예컨대 브래그 반사구조이다. 반사층(40a)의 재질은 반사율이 비교적 높은 금속 재질을 포함하며, 금속 재질은 예컨대 은(Ag), 알루미늄(Al) 또는 로듐(Rh) 등 금속 또는 이들의 합금이다. 여기서 비교적 높은 반사율을 가진다는 것은 발광소자(1) 또는 발광소자(2)가 방출하는 광선의 파장에 대해 80% 이상의 반사율을 가지는 것을 의미한다. 본 발명의 일실시예에서, 배리어층(41a)은 반사층(40a)을 피복하여 반사층(40a) 표면이 산화되어 반사층(40a)의 반사율이 악화되는 것을 방지한다. 배리어층(41a)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 배리어층(41a)은 단층 또는 다층 구조일 수 있으며, 다층 구조는 예컨대 티타늄(Ti)/알루미늄(Al) 및/또는 티타늄(Ti)/볼프람(W)이다. 본 발명의 일실시예에서, 배리어층(41a)은 반사층(40a)과 떨어져 있는 일측에 티타늄(Ti)/알루미늄(Al)의 적층구조을 포함하고 반사층(40a)과 가까이 있는 일측에 티타늄(Ti)/볼프람(W)의 적층구조를 포함한다. 본 발명의 일실시예에서, 반사층(40a) 및 배리어층(41a)의 재질은 금 또는 구리(Cu) 이외의 금속 재질을 포함하는 것이 바람직하다.The reflective layer 40a may have a single-layer or multi-layer structure, and the multi-layer structure is, for example, a Bragg reflective structure. The material of the reflective layer 40a includes a metal material having a relatively high reflectance, and the metal material is, for example, a metal such as silver (Ag), aluminum (Al), or rhodium (Rh), or an alloy thereof. Here, having a relatively high reflectance means having a reflectance of 80% or more with respect to the wavelength of light emitted by the light emitting device 1 or the light emitting device 2 . In one embodiment of the present invention, the barrier layer 41a covers the reflective layer 40a to prevent the surface of the reflective layer 40a from being oxidized and the reflectance of the reflective layer 40a from being deteriorated. The material of the barrier layer 41a includes a metal material, and the metal material is, for example, titanium (Ti), wolfram (W), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum ( Pt), etc. metals or alloys thereof. The barrier layer 41a may have a single-layer or multi-layer structure, and the multi-layer structure is, for example, titanium (Ti)/aluminum (Al) and/or titanium (Ti)/wolfram (W). In one embodiment of the present invention, the barrier layer 41a includes a stacked structure of titanium (Ti)/aluminum (Al) on one side separated from the reflective layer 40a and titanium (Ti) on one side close to the reflective layer 40a. /Including the stacked structure of Wolfram (W). In one embodiment of the present invention, the material of the reflective layer 40a and the barrier layer 41a preferably includes gold or a metal material other than copper (Cu).

본 발명의 일실시예에서, 반사구조 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 5a의 평면도, 도 5a의 A-A' 선에 따른 단면도인 도 5b 및 도 5a의 B-B'선에 따른 단면도인 도 5c에 도시된 바와 같이, 제2 절연층 형성단계를 포함한다. 제2 절연층(50a)은 증발 또는 증착 등 방식으로 반도체 구조(1000a) 상에 형성되고, 또 제1 반도체층(101a)을 노출시키도록 제1 그룹의 제2 절연층개구(501a)를 형성하고, 반사층(40a) 또는 배리어층(41a)을 노출시키도록 제2 그룹의 제2 절연층개구(502a)를 형성하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 제2 절연층(50a)의 패턴화 과정에서는, 상술한 제1 절연층 형성단계에서 서라운딩부(111a)에 커버된 제1 절연층서라운딩영역(200a) 및 홀부(100a) 내의 제1 그룹의 제1 절연층커버영역(201a)을 부분적으로 식각 및 제거하여 제1 반도체층(101a)을 노출시키고, 홀부(100a) 내에 제1 그룹의 제1 절연층개구(203a)를 형성하여 제1 반도체층(101a)을 노출시킨다. 본 실시예에서, 발광소자(1) 또는 발광소자(2)의 단면도 상에서, 도 5b에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501a) 및 제2 그룹의 제2 절연층개구(502a)는 상이한 폭, 개수를 가진다. 제1 그룹의 제2 절연층개구(501a) 및 제2 그룹의 제2 절연층개구(502a)의 개구 형상은 원형, 타원형, 직사각형, 다각형 또는 임의의 형상을 포함한다. 본 실시예에서, 도 5a에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501a)는 서로 분리되고, 복수의 열로 배열되면서 각각 복수 개의 홀부(100a) 및 제1 그룹의 제1 절연층개구(203a)에 대응되고, 제2 그룹의 제2 절연층개구(502a)는 모두 기판(11a)의 일측, 예컨대 기판(11a) 중심선의 좌측 또는 우측에 근접하며, 제2 그룹의 제2 절연층개구(502a)는 서로 분리되면서 서로 인접한 두 열의 제1 그룹의 제2 절연층개구(501a) 사이에 위치한다. 제2 절연층(50a)은 단층 또는 다층 구조일 수 있다. 제2 절연층(50a)이 단층 막인 경우, 제2 절연층(50a)은 반도체 구조(1000a)의 측벽을 보호하여 활성층(103a)이 후속 제조공정에서 훼손되는 것을 방지할 수 있다. 제2 절연층(50a)이 다층 막인 경우, 제2 절연층(50a)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제2 절연층(50a)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.In an embodiment of the present invention, the method of manufacturing the light emitting device 1 or the light emitting device 2 following the step of forming the reflective structure is a plan view of FIG. 5C , which is a cross-sectional view taken along the line B-B', a second insulating layer forming step is included. The second insulating layer 50a is formed on the semiconductor structure 1000a by evaporation or deposition, etc., and forms a first group of second insulating layer openings 501a to expose the first semiconductor layer 101a. and patterned by a lithography or etching method to form a second group of second insulating layer openings 502a to expose the reflective layer 40a or barrier layer 41a; In the patterning process, the first insulating layer surrounding region 200a covered by the surrounding part 111a in the above-described first insulating layer forming step and the first insulating layer covering region 201a of the first group in the hole 100a ) is partially etched and removed to expose the first semiconductor layer 101a, and a first group of first insulating layer openings 203a are formed in the hole 100a to expose the first semiconductor layer 101a. In this embodiment, on the cross-sectional view of the light emitting device 1 or the light emitting device 2, as shown in FIG. 5B, the first group of the second insulating layer openings 501a and the second group of the second insulating layer openings 502a have different widths and numbers. The opening shapes of the second insulating layer openings 501a of the first group and the second insulating layer openings 502a of the second group include a circle, an ellipse, a rectangle, a polygon, or an arbitrary shape. In this embodiment, as shown in FIG. 5A , the second insulating layer openings 501a of the first group are separated from each other and arranged in a plurality of rows, respectively, a plurality of hole portions 100a and the first insulating layer openings of the first group Corresponding to the layer openings 203a, the second insulating layer openings 502a of the second group are all close to one side of the substrate 11a, for example, the left or right side of the center line of the substrate 11a, and the second group of the second insulating layer openings 502a The insulating layer openings 502a are positioned between the second insulating layer openings 501a of the first group of two rows adjacent to each other while being separated from each other. The second insulating layer 50a may have a single-layer or multi-layer structure. When the second insulating layer 50a is a single-layer film, the second insulating layer 50a protects the sidewall of the semiconductor structure 1000a to prevent the active layer 103a from being damaged in a subsequent manufacturing process. When the second insulating layer 50a is a multilayer film, the second insulating layer 50a is formed by alternately stacking two or more types of materials having different refractive indices to form a Bregg reflector (DBR) structure to selectively transmit light of a specific wavelength. can reflect The second insulating layer 50a is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서 제2 절연층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 6a의 평면도, 도 6a의 A-A'선에 따른 단면도인 도 6b 및 도 6a의 B-B'선에 따른 단면도인 도 6c에 도시된 바와 같이, 접촉층 형성단계를 포함한다. 접촉층(60a)은 증발 또는 증착 등 방식으로 제1 반도체층(101a) 및 제2 반도체층(102a) 상에 형성될 수 있고, 또 제2 그룹의 제2 절연층개구(502a) 상에 하나 이상의 접촉층개구(602a)를 형성하여 반사층(40a) 또는 배리어층(41a)을 노출시키고 발광소자(1) 또는 발광소자(2)의 기하학적 중심부에 핀영역(600a)이 정의되도록, 리소그래피, 식각의 방법에 의해 패턴화된다. 발광소자(1) 또는 발광소자(2)의 단면도 상에서, 접촉층개구(602a)의 폭은 제2 그룹의 제2 절연층개구(502a) 중 어느 하나의 폭보다 크다. 발광소자(1) 또는 발광소자(2)의 평면도 상에서, 복수 개의 접촉층개구(602a)는 모두 기판(11a)의 일측, 예컨대 기판(11a) 중심선의 좌측 또는 우측에 근접한다. 접촉층(60a)은 단층 또는 다층 구조일 수 있다. 제1 반도체층(101a)과 서로 접촉하는 전기 저항을 저감시키기 위해, 접촉층(60a)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 본 발명의 일실시예에서, 접촉층(60a)의 재질은 금(Au), 구리(Cu) 이외의 금속 재질인 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60a)의 재질은 알루미늄(Al), 백금(Pt) 등의 높은 반사율을 가지는 금속을 포함하는 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60a)의 제1 반도체층(101a)과 접촉하는 일측은 제1 반도체층(101a)과의 접합 강도를 증가시키도록 크롬(Cr) 또는 티타늄(Ti)을 포함하는 것이 바람직하다.The method of manufacturing the light emitting device 1 or the light emitting device 2 following the step of forming the second insulating layer in an embodiment of the present invention is a plan view of FIG. and as shown in FIG. 6C, which is a cross-sectional view taken along line B-B' of FIG. 6A, a step of forming a contact layer. The contact layer 60a may be formed on the first semiconductor layer 101a and the second semiconductor layer 102a in a manner such as evaporation or deposition, and one on the second insulating layer opening 502a of the second group. The contact layer opening 602a is formed to expose the reflective layer 40a or the barrier layer 41a, and the fin region 600a is defined at the geometric center of the light emitting device 1 or the light emitting device 2, lithography, etching patterned by the method of On the cross-sectional view of the light emitting device 1 or the light emitting device 2, the width of the contact layer opening 602a is larger than the width of any one of the second insulating layer openings 502a of the second group. In a plan view of the light emitting device 1 or the light emitting device 2, all of the plurality of contact layer openings 602a are close to one side of the substrate 11a, for example, to the left or right of the center line of the substrate 11a. The contact layer 60a may have a single-layer or multi-layer structure. In order to reduce the electrical resistance in contact with the first semiconductor layer 101a, the material of the contact layer 60a includes a metal material, and the metal material is, for example, chromium (Cr), titanium (Ti), wolfram (W). , gold (Au), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum (Pt), etc. metals or alloys thereof. In one embodiment of the present invention, the material of the contact layer 60a is preferably a metal material other than gold (Au) and copper (Cu). In one embodiment of the present invention, the material of the contact layer 60a preferably includes a metal having a high reflectance, such as aluminum (Al), platinum (Pt). In one embodiment of the present invention, one side of the contact layer 60a in contact with the first semiconductor layer 101a is made of chromium (Cr) or titanium (Ti) to increase bonding strength with the first semiconductor layer 101a. It is preferable to include

본 발명의 일실시예에서, 접촉층(60a)은 모든 홀부(100a)를 커버하고 또한 확장되어 제2 반도체층(102a) 위를 커버하고, 접촉층(60a)은 제2 절연층(50a)을 통해 제2 반도체층(102a)과 절연되고, 접촉층(60a)은 홀부(100a)를 통해 제1 반도체층(101a)과 접촉한다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 전류는 복수 개의 홀부(100a)에 의해 제1 반도체층(101a)까지 전도된다. 본 실시예에서, 동일한 열 상에 위치하는 두 개의 서로 인접한 홀부(100a) 사이는 제1 최단거리를 가지고, 발광소자 가장자리에 인접한 임의의 홀부(100a)와 제1 반도체층(101a)의 제1 외측벽(1003a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리보다 크다.In one embodiment of the present invention, the contact layer 60a covers all the hole portions 100a and is extended to cover the second semiconductor layer 102a, and the contact layer 60a is the second insulating layer 50a. It is insulated from the second semiconductor layer 102a through the , and the contact layer 60a is in contact with the first semiconductor layer 101a through the hole portion 100a. When an external current is injected into the light emitting device 1 or the light emitting device 2, the current is conducted to the first semiconductor layer 101a by the plurality of holes 100a. In the present embodiment, the first shortest distance is between two adjacent hole portions 100a positioned on the same column, and an arbitrary hole portion 100a adjacent to the edge of the light emitting device and the first semiconductor layer 101a The outer wall 1003a has a second shortest distance, and the first shortest distance is greater than the second shortest distance.

본 발명의 다른 실시예에서, 접촉층(60a)은 서라운딩부(111a) 및 홀부(100a)를 커버하고, 또한 확장되어 제2 반도체층(102a) 위를 커버하고, 접촉층(60a)은 제2 절연층(50a)을 통해 제2 반도체층(102a)과 절연되고, 접촉층(60a)은 서라운딩부(111a) 및 홀부(100a)를 통해 제1 반도체층(101a)과 접촉한다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 일부 전류는 서라운딩부(111a)에 의해 제1 반도체층(101a)까지 전도되고, 다른 일부 전류는 복수 개의 홀부(100a)에 의해 제1 반도체층(101a)까지 전도된다. 본 실시예에서, 동일한 열 상에 위치하는 두 개의 서로 인접한 홀부(100a) 사이는 제1 최단거리를 가지고, 발광소자 가장자리에 인접한 임의의 홀부(100a)와 제1 반도체층(101a)의 제1 외측벽(1003a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리와 같거나 작다.In another embodiment of the present invention, the contact layer 60a covers the surrounding portion 111a and the hole portion 100a, and is also expanded to cover the second semiconductor layer 102a, and the contact layer 60a includes: It is insulated from the second semiconductor layer 102a through the second insulating layer 50a, and the contact layer 60a contacts the first semiconductor layer 101a through the surrounding portion 111a and the hole portion 100a. When an external current is injected into the light emitting device 1 or the light emitting device 2, some current is conducted to the first semiconductor layer 101a by the surrounding portion 111a, and some current is transmitted to the plurality of hole portions 100a. conduction to the first semiconductor layer 101a. In the present embodiment, the first shortest distance is between two adjacent hole portions 100a positioned on the same column, and an arbitrary hole portion 100a adjacent to the edge of the light emitting device and the first semiconductor layer 101a A second shortest distance between the outer walls 1003a is provided, and the first shortest distance is equal to or smaller than the second shortest distance.

본 발명의 다른 실시예에서, 복수 개의 홀부(100a)는 제1 열 및 제2 열로 배열될 수 있고, 동일한 열 상에 위치하는 두 개의 인접한 홀부(100a) 사이는 제1 최단거리를 가지고, 제1 열상의 홀부(100a)와 제2 열상에 위치하는 홀부(100a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리보다 크거나 작다.In another embodiment of the present invention, the plurality of hole parts 100a may be arranged in a first row and a second row, and between two adjacent hole parts 100a positioned on the same row have a first shortest distance, A second shortest distance is between the hole portions 100a of the first row and the hole portions 100a positioned on the second row, and the first shortest distance is greater than or smaller than the second shortest distance.

본 발명의 일실시예에서, 복수 개의 홀부(100a)는 제1 열, 제2 열 및 제3 열로 배열될 수 있고, 제1 열 상의 홀부(100a)와 제2 열 상의 홀부(100a) 사이는 제1 최단거리를 가지고, 제2 열 상에 위치하는 홀부(100a)와 제3 열 상에 위치하는 홀부(100a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리보다 작다.In one embodiment of the present invention, the plurality of hole parts 100a may be arranged in a first row, a second row, and a third row, and between the hole part 100a on the first row and the hole part 100a on the second row is The first shortest distance has a second shortest distance between the hole portions 100a positioned on the second row and the hole portions 100a positioned on the third row, and the first shortest distance is smaller than the second shortest distance.

본 발명의 일실시예에서, 도 6a, 도 6b 및 도 6c에 도시된 바와 같은 접촉층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은 제3 절연층 형성단계를 포함하고, 도 7a의 평면도, 도 7a의 A-A'선에 따른 단면도인 도 7b 및 도 7a의 B-B'선에 따른 단면도인 도 7c에 도시된 바와 같이, 제3 절연층(70a)은 증발 또는 증착 등 방식으로 반도체 구조(1000a) 상에 형성될 수 있고, 또 도 6a에 도시된 접촉층(60a)을 노출시키도록 접촉층(60a) 상에 제1 그룹의 제3 절연층개구(701a)를 형성하고, 도 6a에 도시된 반사층(40a) 또는 배리어층(41a)을 노출시키도록 하나 이상의 접촉층개구(602a) 상에 제2 그룹의 제3 절연층개구(702a)를 형성하도록, 리소그래피, 식각의 방법에 의해 패턴화되고, 제2 반도체층(102a) 상에 위치하는 접촉층(60a)은 제2 절연층(50a)과 제3 절연층(70a) 사이에 개재되고, 제1 그룹의 제3 절연층개구(701a)와 제1 그룹의 제2 절연층개구(501a)는 어긋나며 서로 중첩되지 않는다. 상술한 핀영역(600a)은 제3 절연층에 의해 에워싸여 피복된다. 본 실시예에서, 도 7a에 도시된 바와 같이, 제1 그룹의 제3 절연층개구(701a)는 서로 분리되며 복수 개의 홀부(100a)와 어긋난다. 제2 그룹의 제3 절연층개구(702a)는 서로 분리되며 각각 복수 개의 접촉층개구(602a)에 대응한다. 도 7a의 평면도 상에서, 제1 그룹의 제3 절연층개구(701a)는 기판(11a)의 일측, 예컨대 우측에 근접하고, 제2 그룹의 제3 절연층개구(702a)는 기판(11a)의 타측, 예컨대 기판(11a) 중심선의 좌측에 근접한다. 발광소자(1) 또는 발광소자(2)의 단면도 상에서, 임의의 하나의 제2 그룹의 제3 절연층개구(702a)의 폭은 임의의 하나의 접촉층개구(602a)의 폭보다 작고, 제3 절연층(70a)은 접촉층개구(602a)에 따라 충진되어 접촉층개구(602a)의 측벽에 피복되면서 반사층(40a) 또는 배리어층(41a)을 노출시켜, 제2 그룹의 제3 절연층 개구(702a)를 구성한다. 제3 절연층(70a)은 단층 또는 다층 구조일 수 있다. 제3 절연층(70a)이 다층 막인 경우, 제3 절연층(70a)은 굴절율이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제3 절연층(70a)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.In one embodiment of the present invention, the method of manufacturing the light emitting device 1 or the light emitting device 2 following the contact layer forming step as shown in FIGS. 6A, 6B and 6C includes a third insulating layer forming step and, as shown in the plan view of FIG. 7A, FIG. 7B which is a cross-sectional view taken along line A-A' of FIG. 7A, and FIG. 7C which is a cross-sectional view taken along line B-B' of FIG. 7A, the third insulating layer 70a is The first group of third insulating layer openings ( 701a) and to form a second group of third insulating layer openings 702a on the one or more contact layer openings 602a to expose the reflective layer 40a or barrier layer 41a shown in FIG. 6A , lithography, patterned by an etching method, the contact layer 60a positioned on the second semiconductor layer 102a is interposed between the second insulating layer 50a and the third insulating layer 70a, One group of third insulating layer openings 701a and the first group of second insulating layer openings 501a are shifted and do not overlap each other. The above-described fin region 600a is surrounded and covered by the third insulating layer. In this embodiment, as shown in FIG. 7A , the third insulating layer openings 701a of the first group are separated from each other and are displaced from the plurality of hole portions 100a. The third insulating layer openings 702a of the second group are separated from each other and respectively correspond to the plurality of contact layer openings 602a. In the plan view of FIG. 7A , the third insulating layer opening 701a of the first group is close to one side, for example, the right side of the substrate 11a, and the third insulating layer opening 702a of the second group is the substrate 11a. The other side, for example, is close to the left side of the center line of the substrate 11a. On the cross-sectional view of the light emitting device 1 or the light emitting device 2, the width of the third insulating layer opening 702a of any one second group is smaller than the width of any one contact layer opening 602a, 3 The insulating layer 70a is filled along the contact layer opening 602a and covered with the sidewall of the contact layer opening 602a to expose the reflective layer 40a or the barrier layer 41a, so that the third insulating layer of the second group An opening 702a is constituted. The third insulating layer 70a may have a single-layer or multi-layer structure. When the third insulating layer 70a is a multilayer film, the third insulating layer 70a is formed by alternately stacking two or more types of materials having different refractive indices to form a Bregg reflector (DBR) structure to selectively emit light of a specific wavelength. can reflect The third insulating layer 70a is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

제3 절연층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은 본딩패드 형성단계를 포함한다. 도 8의 평면도에 도시된 바와 같이, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 전기 도금, 증발 또는 증착 등 방식으로 하나 이상의 반도체 구조(1000a) 상에 형성될 수 있고, 또 리소그래피, 식각 방식에 의해 패턴화된다. 도 8의 평면도 상에서, 제1 본딩패드(80a)는 기판(11a) 중심선의 일측, 예컨대 우측에 근접하고, 제2 본딩패드(90a)는 기판(11a) 중심선의 타측, 예컨대 좌측에 근접한다. 제1 본딩패드(80a)는 접촉층(60a)과 접촉하도록 제1 그룹의 제3 절연층개구(701a)를 모두 커버하고, 또한 접촉층(60a) 및 홀부(100a)를 통해 제1 반도체층(101a)과 전기적 연결을 형성한다. 제2 본딩패드(90a)는 모든 제2 그룹의 제3 절연층개구(702a)를 커버하고 반사층(40a) 또는 배리어층(41a)과 접촉하고, 또한 반사층(40a) 또는 배리어층(41a)을 통해 제2 반도체층(102a)과 전기적 연결을 형성한다. 제1 본딩패드(80a)는 하나 이상의 제1 본딩패드개구(800a), 및 제1 측변(802a)과, 제1 측변(802a)으로부터 제2 본딩패드(90a)에서 멀어지는 방향으로 연장 형성된 복수 개의 제1 오목부(804a)를 포함한다. 제2 본딩패드(90a)는 하나 이상의 제2 본딩패드개구(900a), 및 제2 측변(902a)과, 제2 측변(902a)으로부터 제1 본딩패드(80a)에서 멀어지는 방향으로 연장 형성된 복수 개의 제2 오목부(904a)를 포함한다. 제1 본딩패드개구(800a)의 위치 및 제2 본딩패드개구(900a)의 위치는 홀부(100a)의 위치와 거의 대응하고, 제1 오목부(804a)의 위치 및 제2 오목부(904a)의 위치는 홀부(100a)의 위치와 거의 대응한다. 다시 말하면, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 어느 홀부(100a)도 커버하지 않으며, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 홀부(100a)를 피해가면서 홀부(100a) 주변에 형성됨으로써, 제1 본딩패드개구(800a) 또는 제2 본딩패드개구(900a)는 어느 홀부(100a)의 직경보다도 큰 직경을 가지고, 제1 오목부(804a) 또는 제2 오목부(904a)는 어느 홀부(100a)의 직경보다도 큰 폭을 가진다. 본 발명의 일실시예에서, 복수 개의 제1 오목부(804a)는 평면도 상에서 복수 개의 제2 오목부(904a)와 거의 나란히 있다. 본 발명의 다른 실시예에서, 복수 개의 제1 오목부(804a)는 평면도 상에서 복수 개의 제2 오목부(904a)와 어긋나게 배치된다. 본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)의 평면도 상에서, 제1 본딩패드(80a)의 형상은 제2 본딩패드(90a)의 형상과 동일하거나 상이하다.Following the third insulating layer forming step, the manufacturing method of the light emitting device 1 or the light emitting device 2 includes a bonding pad forming step. As shown in the plan view of FIG. 8 , the first bonding pad 80a and the second bonding pad 90a may be formed on one or more semiconductor structures 1000a by means of electroplating, evaporation or deposition, etc., and It is patterned by lithography and etching methods. In the plan view of FIG. 8 , the first bonding pad 80a is adjacent to one side, for example, the right side of the center line of the substrate 11a, and the second bonding pad 90a is adjacent to the other side, for example, the left side of the center line of the substrate 11a. The first bonding pad 80a covers all the openings 701a of the third insulating layer of the first group so as to be in contact with the contact layer 60a, and also the first semiconductor layer through the contact layer 60a and the hole 100a. (101a) and form an electrical connection. The second bonding pad 90a covers all the third insulating layer openings 702a of the second group and is in contact with the reflective layer 40a or the barrier layer 41a, and also the reflective layer 40a or the barrier layer 41a. An electrical connection is formed with the second semiconductor layer 102a through the The first bonding pad 80a includes one or more first bonding pad openings 800a, a first side side 802a, and a plurality of formed extending from the first side side 802a in a direction away from the second bonding pad 90a. and a first concave portion 804a. The second bonding pad 90a includes at least one second bonding pad opening 900a, a second side side 902a, and a plurality of formed extending from the second side side 902a in a direction away from the first bonding pad 80a. and a second concave portion 904a. The position of the first bonding pad opening 800a and the position of the second bonding pad opening 900a substantially correspond to the position of the hole portion 100a, and the position of the first concave portion 804a and the second concave portion 904a. The position of is substantially corresponding to the position of the hole portion (100a). In other words, the first bonding pad 80a and the second bonding pad 90a do not cover any hole portion 100a, and the first bonding pad 80a and the second bonding pad 90a cover the hole portion 100a. By being formed around the hole portion 100a while avoiding it, the first bonding pad opening 800a or the second bonding pad opening 900a has a larger diameter than the diameter of any hole portion 100a, and the first concave portion 804a or The second concave portion 904a has a width greater than the diameter of any hole portion 100a. In one embodiment of the present invention, the plurality of first recesses 804a are substantially aligned with the plurality of second recesses 904a in plan view. In another embodiment of the present invention, the plurality of first concave portions 804a are disposed to be displaced from the plurality of second concave portions 904a in a plan view. In one embodiment of the present invention, in a plan view of the light emitting device 1 or the light emitting device 2 , the shape of the first bonding pad 80a is the same as or different from that of the second bonding pad 90a.

도 9a는 도 8의 A-A'선에 따른 단면도이고, 도 9b는 도 8의 B-B'선에 따른 단면도이다. 본 실시예에 공개된 발광소자(1)는 플립칩형 발광 다이오드 소자이다. 발광소자(1)는 기판(11a); 기판(11a) 상에 위치하는 하나 이상의 반도체 구조(1000a); 하나 이상의 반도체 구조(1000a)를 에워싸는 서라운딩부(111a); 및 반도체적층(10a) 상에 위치하는 제1 본딩패드(80a) 및 제2 본딩패드(90a);를 포함한다. 하나 이상의 반도체 구조(1000a)는 각각 반도체적층(10a)을 포함하고, 반도체적층(10a)은 제1 반도체층(101a), 제2 반도체층(102a) 및 제1 반도체층(101a)과 제2 반도체층(102a) 사이에 위치하는 활성층(103a)을 포함한다. 복수 개의 반도체 구조(1000a)는 제1 반도체층(101a)에 의해 서로 연결된다. 도 8, 도 9a 및 도 9b에 도시된 바와 같이, 하나 이상의 반도체 구조(1000a) 주변의 제2 반도체층(102a) 및 활성층(103a)은 제거되어 제1 반도체층(101a)의 제1 표면(1011a)을 노출시킨다. 다시 말하면, 서라운딩부(111a)는 반도체 구조(1000a)의 주변을 에워싸도록 제1 반도체층(101a)의 제1 표면(1011a)을 포함한다.9A is a cross-sectional view taken along line A-A' of FIG. 8 , and FIG. 9B is a cross-sectional view taken along line B-B' of FIG. 8 . The light emitting device 1 disclosed in this embodiment is a flip-chip type light emitting diode device. The light emitting device 1 includes a substrate 11a; one or more semiconductor structures 1000a positioned on the substrate 11a; a surrounding portion 111a surrounding one or more semiconductor structures 1000a; and a first bonding pad 80a and a second bonding pad 90a positioned on the semiconductor layer 10a. The one or more semiconductor structures 1000a each include a semiconductor stack 10a, wherein the semiconductor stack 10a includes a first semiconductor layer 101a, a second semiconductor layer 102a, and a first semiconductor layer 101a and a second semiconductor layer 101a. and an active layer 103a positioned between the semiconductor layers 102a. The plurality of semiconductor structures 1000a are connected to each other by the first semiconductor layer 101a. 8, 9A and 9B, the second semiconductor layer 102a and the active layer 103a around the one or more semiconductor structures 1000a are removed to remove the first surface ( 1011a) is exposed. In other words, the surrounding portion 111a includes the first surface 1011a of the first semiconductor layer 101a to surround the periphery of the semiconductor structure 1000a.

발광소자(1)는 제1 반도체층(101a)의 하나 이상의 제2 표면(1012a)을 노출시키도록 제2 반도체층(102a) 및 활성층(103a)을 관통하는 하나 이상의 홀부(100a); 및 제1 반도체층(101a)의 제1 표면(1011a) 상에 형성되어 반도체 구조(1000a)의 주변을 에워싸면서 제1 반도체층(101a)과 접촉하여 전기적 연결을 형성하고, 또한 제1 반도체층(101a)의 하나 이상의 제2 표면(1012a) 상에 형성되어 하나 이상의 홀부(100a)를 커버하면서 제1 반도체층(101a)과 접촉하여 전기적 연결을 형성하는 접촉층(60a);을 더 포함한다. 본 실시예에서, 발광소자(1)의 평면도 상에서, 접촉층(60a)은 활성층(103a)의 전체 표면적보다 큰 전체 표면적을 가지거나, 접촉층(60a)은 활성층(103a)의 외변의 길이보다 큰 외변의 길이를 가진다.The light emitting device 1 includes at least one hole 100a penetrating through the second semiconductor layer 102a and the active layer 103a to expose at least one second surface 1012a of the first semiconductor layer 101a; and formed on the first surface 1011a of the first semiconductor layer 101a to form an electrical connection in contact with the first semiconductor layer 101a while enclosing the periphery of the semiconductor structure 1000a, and also to the first semiconductor a contact layer 60a formed on one or more second surfaces 1012a of the layer 101a to contact the first semiconductor layer 101a to form an electrical connection while covering the one or more hole portions 100a; do. In the present embodiment, in a plan view of the light emitting device 1, the contact layer 60a has a total surface area greater than the total surface area of the active layer 103a, or the contact layer 60a is longer than the length of the outer side of the active layer 103a. It has a large outer side length.

본 발명의 일실시예에서, 제1 본딩패드(80a) 및/또는 제2 본딩패드(90a)는 복수 개의 반도체 구조(1000a)를 커버한다.In one embodiment of the present invention, the first bonding pad 80a and/or the second bonding pad 90a cover the plurality of semiconductor structures 1000a.

본 발명의 일실시예에서, 제1 본딩패드(80a)는 하나 이상의 제1 본딩패드개구(800a)를 포함하고, 제2 본딩패드(90a)는 하나 이상의 제2 본딩패드개구(900a)를 포함한다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 형성위치는 홀부(100a)의 형성위치를 피해가므로써, 제1 본딩패드개구(800a) 및 제2 본딩패드개구(900a)의 형성위치가 홀부(100a)의 형성위치와 중첩되도록 한다.In one embodiment of the present invention, the first bonding pad 80a includes one or more first bonding pad openings 800a, and the second bonding pad 90a includes one or more second bonding pad openings 900a. do. The formation positions of the first bonding pad 80a and the second bonding pad 90a avoid the formation position of the hole portion 100a, so that the first bonding pad opening 800a and the second bonding pad opening 900a are formed. The position overlaps with the formation position of the hole portion 100a.

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 제1 본딩패드(80a)의 형상은 제2 본딩패드(90a)의 형상과 동일하고, 예컨대 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 형상은 빗 형상이고, 도 8에 도시된 바와 같이, 제1 본딩패드(80a)가 복수 개의 홀부(100a) 위치 이외의 영역에 형성되도록 제1 본딩패드(80a)의 제1 본딩패드개구(800a)의 곡률반경 및 제1 오목부(804a)의 곡률반경은 각각 홀부(100a)의 곡률반경보다 크다. 제2 본딩패드(90a)가 복수 개의 홀부(100a) 위치 이외의 영역에 형성되도록 제2 본딩패드(90a)의 제2 본딩패드개구(900a)의 곡률반경 및 제2 오목부(904a)의 곡률반경은 각각 홀부(100a)의 곡률반경보다 크다.In one embodiment of the present invention, in a plan view of the light emitting device 1, the shape of the first bonding pad 80a is the same as that of the second bonding pad 90a, for example, the first bonding pad 80a and the first bonding pad 80a. 2 The bonding pad 90a has a comb shape, and as shown in FIG. 8 , the first bonding pad 80a is formed in an area other than the plurality of hole portions 100a. The radius of curvature of the first bonding pad opening 800a and the radius of curvature of the first concave portion 804a are respectively greater than the radius of curvature of the hole portion 100a. The radius of curvature of the second bonding pad opening 900a of the second bonding pad 90a and the curvature of the second concave portion 904a so that the second bonding pad 90a is formed in a region other than the positions of the plurality of hole portions 100a Each radius is greater than the radius of curvature of the hole portion (100a).

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 제1 본딩패드(80a)의 형상과 제2 본딩패드(90a)의 형상은 상이하다. 예컨대 제1 본딩패드(80a)의 형상은 직사각형이고 제2 본딩패드(90a)의 형상은 빗 형상인 경우, 제1 본딩패드(80a)는 제1 본딩패드(80a)가 복수 개의 홀부(100a) 이외의 영역에 형성되도록 제1 본딩패드개구(800a)를 포함하고, 제2 본딩패드(90a)는 제2 본딩패드(90a)가 복수 개의 홀부(100a) 이외의 영역에 형성되도록 제2 오목부(904a)를 포함하거나 제2 오목부(904a) 및 제2 본딩패드개구(900a)를 동시에 포함한다.In one embodiment of the present invention, in a plan view of the light emitting device 1 , the shape of the first bonding pad 80a and the shape of the second bonding pad 90a are different from each other. For example, when the first bonding pad 80a has a rectangular shape and the second bonding pad 90a has a comb shape, the first bonding pad 80a includes the first bonding pad 80a and a plurality of hole portions 100a. It includes a first bonding pad opening 800a to be formed in areas other than the plurality of holes 100a, and the second bonding pad 90a has a second concave portion such that the second bonding pads 90a are formed in areas other than the plurality of hole portions 100a. 904a or includes the second concave portion 904a and the second bonding pad opening 900a at the same time.

본 발명의 일실시예에서, 제1 본딩패드(80a)의 크기와 제2 본딩패드(90a)의 크기는 상이하고, 예컨대 제1 본딩패드(80a)의 면적은 제2 본딩패드(90a)의 면적보다 크다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 금속 재질을 포함하는 단층 또는 다층 구조일 수 있다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)가 다층 구조인 경우, 제1 본딩패드(80a)는 제1 상층 본딩패드(805a) 및 제1 하층 본딩패드(807a)를 포함하고, 제2 본딩패드(90a)는 제2 상층 본딩패드(905a) 및 제2 하층 본딩패드(907a)를 포함한다. 상층 본딩패드와 하층 본딩패드는 각각 상이한 기능을 가진다. 상층 본딩패드의 기능은 주로 용접과 리드 선을 형성하는 것이다. 상층 본딩패드에 의해, 발광소자(1)는 플립 칩 형식으로 솔더 또는 Au-Sn 공정 접합(Eutectic Bonding)을 이용하여 패키지 기판에 장착된다. 상층 본딩패드의 구체적인 금속 재질은 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 구리(Cu), 금(Au), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 고연성의 재질을 포함한다. 상층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 상층 본딩패드의 재질은 니켈(Ni) 및/또는 금(Au)을 포함하는 것이 바람직하고, 또한 상층 본딩패드는 단층 또는 다층이다. 하층 본딩패드의 기능은 접촉층(60a), 반사층(40a), 또는 배리어층(41a)과 안정된 계면을 형성하는 것, 예컨대 제1 하층 본딩패드(807a)와 접촉층(60a)의 계면 접합강도를 향상시키거나 제2 하층 본딩패드(907a)와 반사층(40a) 또는 배리어층(41a)의 계면 접합강도를 향상시키는 것이다. 하층 본딩패드의 다른 기능은 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 반사구조 내로 확산되어, 반사구조의 반사율을 훼손시키는 것을 방지하는 것이다. 따라서, 하층 본딩패드는 금(Au), 구리(Cu) 이외의 재질, 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등의 금속 재질을 포함하는 것이 바람직하고, 하층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 하층 본딩패드는 티타늄(Ti), 알루미늄(Al)의 다층 막, 또는 크롬(Cr), 알루미늄(Al)의 다층 막을 포함하는것이 바람직하다.In one embodiment of the present invention, the size of the first bonding pad 80a and the size of the second bonding pad 90a are different, for example, the area of the first bonding pad 80a is that of the second bonding pad 90a. larger than the area. The first bonding pad 80a and the second bonding pad 90a may have a single-layer or multi-layer structure including a metal material. The material of the first bonding pad 80a and the second bonding pad 90a includes a metal material, and the metal material is, for example, chrome (Cr), titanium (Ti), wolfram (W), aluminum (Al), indium ( In), tin (Sn), nickel (Ni), platinum (Pt), etc. metals or alloys thereof. When the first bonding pad 80a and the second bonding pad 90a have a multilayer structure, the first bonding pad 80a includes a first upper bonding pad 805a and a first lower bonding pad 807a, The second bonding pad 90a includes a second upper bonding pad 905a and a second lower bonding pad 907a. The upper bonding pad and the lower bonding pad each have different functions. The function of the upper bonding pad is mainly to weld and form lead wires. By the upper bonding pad, the light emitting device 1 is mounted on the package substrate using solder or Au-Sn eutectic bonding in a flip chip type. The specific metal material of the upper bonding pad is nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), copper (Cu), gold (Au), wolfram (W), zirconium (Zr), molybdenum ( Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium (Os), etc. contains the material of The upper bonding pad may be a single layer, an alloy, or a multilayer film made of the above material. In one embodiment of the present invention, the material of the upper bonding pad preferably includes nickel (Ni) and/or gold (Au), and the upper bonding pad is a single layer or a multilayer. The function of the lower bonding pad is to form a stable interface with the contact layer 60a, the reflective layer 40a, or the barrier layer 41a, for example, the interfacial bonding strength between the first lower bonding pad 807a and the contact layer 60a. to improve or improve the interfacial bonding strength between the second lower bonding pad 907a and the reflective layer 40a or the barrier layer 41a. Another function of the lower bonding pad is to prevent tin (Sn) during the solder or Au-Sn process from diffusing into the reflective structure to damage the reflectivity of the reflective structure. Accordingly, the lower bonding pad is made of a material other than gold (Au) and copper (Cu), such as nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), zirconium (Zr), Molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium (Os), etc. It is preferable to include a metal material of, and the lower bonding pad may be a single layer, an alloy, or a multilayer film of the above material. In one embodiment of the present invention, the lower bonding pad preferably includes a multilayer film of titanium (Ti) or aluminum (Al), or a multilayer film of chromium (Cr) or aluminum (Al).

본 발명의 일실시예에서, 발광소자(1)의 단면도 상에서, 제1 반도체층(101a)과 연결되는 접촉층(60a) 부분은 제2 본딩패드(90a) 하측에 위치한다.In an embodiment of the present invention, in a cross-sectional view of the light emitting device 1 , a portion of the contact layer 60a connected to the first semiconductor layer 101a is located below the second bonding pad 90a.

본 발명의 일실시예에서, 발광소자(1)의 단면도 상에서, 제1 반도체층(101a)과 연결되는 접촉층(60a)의 부분은 반사층(40a) 및/또는 배리어층(41a) 상측에 위치한다.In one embodiment of the present invention, on the cross-sectional view of the light emitting device 1, the portion of the contact layer 60a connected to the first semiconductor layer 101a is located above the reflective layer 40a and/or the barrier layer 41a. do.

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 홀부(100a)는 제1 본딩패드 개구(800a)의 최대 폭보다 작은 최대 폭을 가지고; 및/또는 홀부(100a)는 제2 본딩패드개구(900a)의 최대 폭보다 작은 최대 폭을 가진다.In one embodiment of the present invention, in a plan view of the light emitting device 1, the hole portion 100a has a maximum width smaller than the maximum width of the first bonding pad opening 800a; and/or the hole portion 100a has a maximum width smaller than the maximum width of the second bonding pad opening 900a.

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 복수 개의 홀부(100a)는 각각 제1 본딩패드(80a)의 복수 개의 제1 오목부(804a) 및 제2 본딩패드(90a)의 복수 개의 제2 오목부(904a) 내에 위치한다.In one embodiment of the present invention, in a plan view of the light emitting device 1 , the plurality of hole portions 100a have a plurality of first concave portions 804a and second bonding pads 90a of the first bonding pad 80a, respectively. is located in the plurality of second concave portions 904a of

도 10은 본 발명의 일실시예에서 공개한 발광소자(2)의 단면도이다. 발광소자(2)와 상기 실시예 중의 발광소자(1)를 비교했을 때, 발광소자(2)는 제1 본딩패드(80a) 및 제2 본딩패드(90a) 하측에 각각 위치하는 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)를 더 포함하고, 그 밖에, 발광소자(2)와 발광소자(1)는 거의 동일한 구조를 가지므로, 도 10의 발광소자(2)와 도 9의 발광소자(1)의 동일한 명칭, 부호를 가진 구조는, 동일한 구조를 나타내며, 동일한 재질을 가지거나 동일한 기능을 가지므로, 설명을 적절하게 생략하거나 상세하게 설명하지 않는다. 본 실시예에서, 발광소자(2)는 제1 본딩패드(80a)와 반도체적층(10a) 사이에 위치하는 제1 범퍼패드(810a), 및 제2 본딩패드(90a)와 반도체적층(10a) 사이에 위치하는 제2 범퍼패드(910a)을 포함하고, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)는 일부 또는 전체 홀부(100a)를 커버하고, 본 실시예에서, 본딩패드(80a, 90a)와 반도체적층(10a) 사이에 다층 절연층을 포함하므로, 발광소자(2)의 본딩패드(80a, 90a)가 솔더와 접합 또는 Au-Sn 공정 접합 시 발생하는 응력으로 인해 본딩패드(80a, 90a)와 절연층에 크랙이 발생하므로, 범퍼패드(810a, 910a)은 각각 본딩패드(80a, 90a) 및 제3 절연층(70a) 사이에 위치하고, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)은 전체 홀부(100a)를 커버하고, 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 형성위치는 홀부(100a)의 형성위치를 피해가고, 범퍼패드의 재질을 선택하고 두께를 감소하는 것에 의해 본딩패드와 절연층 사이 응력의 발생을 감소시킨다. 다시 말하면, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 홀부(100a)를 커버하지 않는다.10 is a cross-sectional view of the light emitting device 2 disclosed in an embodiment of the present invention. When the light emitting device 2 and the light emitting device 1 in the above embodiment are compared, the light emitting device 2 is a first bumper pad positioned below the first bonding pad 80a and the second bonding pad 90a, respectively. 810a and a second bumper pad 910a are further included, and since the light emitting device 2 and the light emitting device 1 have almost the same structure, the light emitting device 2 of FIG. 10 and the light emitting device 1 of FIG. Structures with the same names and symbols of the light emitting device 1 indicate the same structure, have the same material or have the same function, and thus the description will not be appropriately omitted or described in detail. In this embodiment, the light emitting device 2 includes a first bumper pad 810a positioned between the first bonding pad 80a and the semiconductor laminate 10a, and the second bonding pad 90a and the semiconductor laminate 10a. A second bumper pad 910a positioned therebetween is included, and the first bumper pad 810a and the second bumper pad 910a partially or entirely cover the hole portion 100a, and in this embodiment, the bonding pad ( Since the multilayer insulating layer is included between 80a and 90a and the semiconductor laminate 10a, the bonding pads 80a and 90a of the light emitting device 2 are bonded to the solder or the bonding pad due to the stress generated during the Au-Sn process bonding. Since cracks occur in 80a and 90a and the insulating layer, the bumper pads 810a and 910a are positioned between the bonding pads 80a and 90a and the third insulating layer 70a, respectively, and the first bumper pad 810a and The second bumper pad 910a covers the entire hole portion 100a, and the formation position of the first bonding pad 80a and the second bonding pad 90a avoids the formation position of the hole portion 100a, and By selecting the material and reducing the thickness, the occurrence of stress between the bonding pad and the insulating layer is reduced. In other words, the first bonding pad 80a and the second bonding pad 90a do not cover the hole 100a.

본 발명의 일실시예에서, 도 10에 도시된 바와 같이, 발광소자(2)의 평면도 상에서, 범퍼패드(810a, 910a)의 형상은 각각 본딩패드(80a, 90a)의 형상과 동일하고, 예컨대 제1 범퍼패드(810a) 및 제1 본딩패드(80a)의 형상은 빗 형상이다.In one embodiment of the present invention, as shown in FIG. 10 , in a plan view of the light emitting device 2 , the shapes of the bumper pads 810a and 910a are the same as the shapes of the bonding pads 80a and 90a, respectively, for example, The first bumper pad 810a and the first bonding pad 80a have a comb shape.

본 발명의 일실시예에서, 발광소자(2)의 평면도(미도시) 상에서, 범퍼패드(810a, 910a)의 형상은 각각 본딩패드(80a, 90a)의 형상과 상이하고, 예컨대 제1 범퍼패드(810a)의 형상은 직사각형이고, 제1 본딩패드(80a)의 형상은 빗 형상이다.In one embodiment of the present invention, in a plan view (not shown) of the light emitting device 2, the shapes of the bumper pads 810a and 910a are different from the shapes of the bonding pads 80a and 90a, respectively, and, for example, the first bumper pad. The shape of the 810a is a rectangle, and the shape of the first bonding pad 80a is a comb shape.

본 발명의 다른 실시예에서, 범퍼패드(810a, 910a)의 크기는 각각 본딩패드(80a, 90a)의 크기와 상이하고, 예컨대 제1 범퍼패드(810a)의 면적은 제1 본딩패드(80a)의 면적보다 크고, 제2 범퍼패드(910a)의 면적은 제2 본딩패드(90a)의 면적보다 크다.In another embodiment of the present invention, the sizes of the bumper pads 810a and 910a are different from the sizes of the bonding pads 80a and 90a, respectively, and, for example, the area of the first bumper pad 810a is the first bonding pad 80a. is larger than the area of , and the area of the second bumper pad 910a is larger than the area of the second bonding pad 90a.

본 발명의 다른 실시예에서, 제1 본딩패드(80a)와 제2 본딩패드(90a) 사이의 거리는 제1 범퍼패드(810a)과 제2 범퍼패드(910a) 사이의 거리보다 크다.In another embodiment of the present invention, the distance between the first bonding pad 80a and the second bonding pad 90a is greater than the distance between the first bumper pad 810a and the second bumper pad 910a.

본 발명의 다른 실시예에서, 본딩패드(80a, 90a)에 비해, 범퍼패드(810a, 910a)는 본딩패드(80a, 90a)의 다이 본딩 시의 압력을 방출하도록 비교적 큰 면적을 가진다. 발광소자(2)의 단면도 상에서, 제1 범퍼패드(810a)의 폭은 제1 본딩패드(80a)의 폭의 1.5~2.5배이고, 바람직하게는 2배이다.In another embodiment of the present invention, compared to the bonding pads 80a and 90a, the bumper pads 810a and 910a have a relatively large area to release the pressure during die bonding of the bonding pads 80a and 90a. On the cross-sectional view of the light emitting device 2 , the width of the first bumper pad 810a is 1.5 to 2.5 times the width of the first bonding pad 80a, and preferably 2 times.

본 발명의 다른 실시예에서, 본딩패드(80a, 90a)에 비해, 범퍼패드(810a, 910a)은 본딩패드(80a, 90a)의 다이 본딩 시의 압력을 방출하도록, 비교적 큰 면적을 가진다. 발광소자(2)의 단면도 상에서, 제1 범퍼패드(810a)의 확장거리는 그 자체 두께의 1배 이상이고, 바람직하게는 자체 두께의 2배 이상이다.In another embodiment of the present invention, compared to the bonding pads 80a and 90a, the bumper pads 810a and 910a have a relatively large area to release the pressure during die bonding of the bonding pads 80a and 90a. On the cross-sectional view of the light emitting device 2 , the extension distance of the first bumper pad 810a is at least 1 times its own thickness, and preferably at least 2 times its own thickness.

본 발명의 다른 실시예에서, 본딩패드(80a, 90a)는 1~100μm의 두께를 가지고, 바람직하게는 2~6μm이고, 범퍼패드(810a, 910a)는 본딩패드(80a, 90a)의 다이 본딩 시의 압력을 방출하도록, 0.5μm보다 큰 두께를 가진다.In another embodiment of the present invention, the bonding pads 80a and 90a have a thickness of 1 to 100 μm, preferably 2 to 6 μm, and the bumper pads 810a and 910a are die bonding of the bonding pads 80a and 90a. It has a thickness greater than 0.5 μm, so as to release the pressure of the eye.

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)은 금속 재질을 포함하는 단층 또는 다층 구조일 수 있다. 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 기능은 접촉층(60a), 반사층(40a) 또는 배리어층(41a)과 안정된 계면을 형성하는 것이고, 예컨대 제1 범퍼패드(810a)은 접촉층(60a)과 접촉하고, 제2 범퍼패드(910a)은 반사층(40a) 또는 배리어층(41a)과 접촉한다. 범퍼패드(810a, 910a)은 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 발광소자로 확산되는 것을 방지하도록, 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os)을 포함하는 것이 바람직하다.In another embodiment of the present invention, the first bumper pad 810a and the second bumper pad 910a may have a single-layer or multi-layer structure including a metal material. The function of the first bumper pad 810a and the second bumper pad 910a is to form a stable interface with the contact layer 60a, the reflective layer 40a or the barrier layer 41a, for example, the first bumper pad 810a. The silver contacts the contact layer 60a, and the second bumper pad 910a contacts the reflective layer 40a or the barrier layer 41a. The bumper pads 810a and 910a are made of a metal material other than gold (Au) and copper (Cu), such as chromium (Cr), nickel, to prevent diffusion of tin (Sn) during the solder or Au-Sn process into the light emitting device. (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), zirconium (Zr), molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum It is preferable to contain (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), and osmium (Os).

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및/또는 제2 범퍼패드(910a)는 금속 재질의 다층 구조를 포함하고, 다층 구조는 본딩패드(80a, 90a)가 솔더와 접찹 또는 Au-Sn 공정 접합 시 발생하는 응력으로 인해 본딩패드(80a, 90a)와 반도체적층(10a) 사이의 절연층에 크랙이 발생하는 것을 방지하도록, 고연성의 층과 저연성의 층을 포함한다. 고연성의 층과 저연성의 층은 상이한 영률(Young's modulus)을 가지는 금속을 포함한다.In another embodiment of the present invention, the first bumper pad 810a and/or the second bumper pad 910a includes a multi-layer structure made of a metal, and the bonding pads 80a and 90a in the multi-layer structure are bonded with solder or In order to prevent cracks from occurring in the insulating layer between the bonding pads 80a and 90a and the semiconductor laminate 10a due to stress generated during Au-Sn process bonding, a high-ductility layer and a low-ductility layer are included. The high ductility layer and the low ductility layer include metals having different Young's modulus.

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 고연성의 층은 저연성의 층의 두께보다 크거나 같은 두께를 가진다.In another embodiment of the present invention, the high ductility layer of the first bumper pad 810a and the second bumper pad 910a has a thickness greater than or equal to the thickness of the low ductility layer.

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)는 금속 재질을 포함하는 다층 구조이고, 제1 본딩패드(80a) 및 제2 본딩패드(90a)가 금속 재질을 포함하는 다층 구조인 경우, 제1 범퍼패드(810a)와 제1 본딩패드(80a)가 접하는 일면은 동일한 금속 재질을 포함하고, 제2 범퍼패드(910a)와 제2 본딩패드(90a)가 접하는 일면은 동일한 금속 재질(예컨대 크롬(Cr), 니켈(Ni), 티타늄(Ti), 백금(Pt))을 포함함으로써 본딩패드와 범퍼패드의 계면 접합강도를 향상시킨다.In another embodiment of the present invention, the first bumper pad 810a and the second bumper pad 910a have a multi-layer structure including a metal material, and the first bonding pad 80a and the second bonding pad 90a are metal. In the case of a multi-layer structure including a material, one surface where the first bumper pad 810a and the first bonding pad 80a come into contact includes the same metal material, and the second bumper pad 910a and the second bonding pad 90a The interfacial bonding strength between the bonding pad and the bumper pad is improved by including the same metal material (eg, chromium (Cr), nickel (Ni), titanium (Ti), platinum (Pt)) on one surface in contact with each other.

도 11a 및 도 11b에 도시된 바와 같이, 제4 절연층(110a)은 증발 또는 증착 등 방식으로 제1 범퍼패드(810a) 및 제2 범퍼패드(910a) 상에 형성될 수 있고, 리소그래피, 식각의 방법에 의해 패턴화되며, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 상술한 방식으로 각각 제1 범퍼패드(810a) 및 제2 범퍼패드(910a) 상에 형성되고, 제4 절연층(110a)은 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 측벽을 에워싼다. 제4 절연층(110a)은 단층 또는 다층 구조일 수 있다. 제4 절연층(110a)이 다층 막인 경우, 제4 절연층(110a)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제4 절연층(110a)의 재질은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.11A and 11B , the fourth insulating layer 110a may be formed on the first bumper pad 810a and the second bumper pad 910a by evaporation or deposition, etc., and may be formed by lithography or etching. Patterned by the method of 4 The insulating layer 110a surrounds sidewalls of the first bumper pad 810a and the second bumper pad 910a. The fourth insulating layer 110a may have a single-layer or multi-layer structure. When the fourth insulating layer 110a is a multilayer film, two or more materials having different refractive indices are alternately stacked on the fourth insulating layer 110a to form a Bregg reflector (DBR) structure to selectively emit light of a specific wavelength. can reflect The material of the fourth insulating layer 110a is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin Organic materials such as polymer (COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, fluorocarbon polymer, or silicone ), inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgFx) do.

본 발명의 일실시예에서, 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 제조공정은 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 제조공정 후 바로 이어질 수 있다. 본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 제조공정 후, 먼저 제4 절연층(110a)의 형성단계를 진행한 다음, 이어서 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 제조공정을 진행한다.In one embodiment of the present invention, the manufacturing process of the first bonding pad 80a and the second bonding pad 90a may be immediately followed after the manufacturing process of the first bumper pad 810a and the second bumper pad 910a. . In another embodiment of the present invention, after the manufacturing process of the first bumper pad 810a and the second bumper pad 910a, the step of forming the fourth insulating layer 110a is first performed, and then the first bonding pad ( 80a) and the manufacturing process of the second bonding pad 90a is performed.

도 12a 내지 도 22는 본 발명의 일실시예에서 공개한 발광소자(3) 또는 발광소자(4)의 제조방법이다.12A to 22 are a method of manufacturing the light emitting device 3 or the light emitting device 4 disclosed in an embodiment of the present invention.

도 12a의 평면도 및 도 12a의 A-A'선에 따른 단면도인 도 12b에 도시된 바와 같이, 발광소자(3) 또는 발광소자(4)의 제조방법은 플랫폼 형성단계를 포함하고, 상기 플랫폼 형성단계는 기판(11b)를 제공하는 단계; 및 기판(11b) 상에 반도체적층(10b)을 형성하는 단계를 포함하고, 상기 반도체적층(10b)은 제1 반도체층(101b), 제2 반도체층(102b) 및 제1 반도체층(101b)과 제2 반도체층(102b) 사이에 위치하는 활성층(103b)을 포함한다. 반도체적층(10b)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102b) 및 활성층(103b)을 부분적으로 제거하여, 하나 이상의 반도체 구조(1000b); 및 하나 이상의 반도체 구조(1000b)를 에워싸는 서라운딩부(111b)를 형성할 수 있다. 서라운딩부(111b)는 제1 반도체층(101b)의 제1 표면(1011b)을 노출시킨다. 하나 이상의 반도체 구조(1000b)는 각각 하나의 제1 외측벽(1003b), 제2 외측벽(1001b) 및 하나의 내측벽(1002b)을 포함하고, 제1 외측벽(1003b)은 제1 반도체층(101b)의 측벽이고, 제2 외측벽(1001b)은 활성층(103b) 및/또는 제2 반도체층(102b)의 측벽이고, 제2 외측벽(1001b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 제2 외측벽(1001b)의 타단은 제1 반도체층(101b)의 제1 표면(1011b)과 연결되고, 내측벽(1002b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 내측벽(1002b)의 타단은 제1 반도체층(101b)의 제2 표면(1012b)과 연결되고, 복수 개의 반도체 구조(1000b)는 제1 반도체층(101b)에 의해 서로 연결된다. 도 12b에서 보여주듯이, 반도체 구조(1000b)의 내측벽(1002b)과 제1 반도체층(101b)의 제2 표면(1012b)은 둔각을 이루고, 반도체 구조(1000b)의 제1 외측벽(1003b)과 기판(11b)의 표면(11s)은 둔각 또는 직각을 이루고, 반도체 구조(1000b)의 제2 외측벽(1001b)과 제1 반도체층(101b)의 제1 표면(1011b)은 둔각을 이룬다. 서라운딩부(111b)는 반도체 구조(1000b)의 주변을 에워싸고, 서라운딩부(111b)는 발광소자(3) 또는 발광소자(4)의 평면도 상에서 직사각형 또는 다각형이다.As shown in FIG. 12B, which is a plan view of FIG. 12A and a cross-sectional view taken along line A-A' of FIG. 12A, the method of manufacturing the light emitting device 3 or the light emitting device 4 includes a platform forming step, and the platform is formed The steps include providing a substrate 11b; and forming a semiconductor stacked layer 10b on a substrate 11b, wherein the semiconductor stacked layer 10b includes a first semiconductor layer 101b, a second semiconductor layer 102b, and a first semiconductor layer 101b. and an active layer 103b positioned between the second semiconductor layer 102b and the second semiconductor layer 102b. The semiconductor layer 10b is patterned by lithography and etching to partially remove the second semiconductor layer 102b and the active layer 103b, so as to include one or more semiconductor structures 1000b; and a surrounding portion 111b surrounding the one or more semiconductor structures 1000b. The surrounding portion 111b exposes the first surface 1011b of the first semiconductor layer 101b. The one or more semiconductor structures 1000b each include one first outer wall 1003b, a second outer wall 1001b, and one inner wall 1002b, wherein the first outer wall 1003b comprises a first semiconductor layer 101b. is a sidewall of , the second outer wall 1001b is a sidewall of the active layer 103b and/or the second semiconductor layer 102b, and one end of the second outer wall 1001b is a surface 102s of the second semiconductor layer 102b and the other end of the second outer wall 1001b is connected to the first surface 1011b of the first semiconductor layer 101b, and one end of the inner wall 1002b is the surface 102s of the second semiconductor layer 102b. ), the other end of the inner wall 1002b is connected to the second surface 1012b of the first semiconductor layer 101b, and the plurality of semiconductor structures 1000b are connected to each other by the first semiconductor layer 101b. do. 12B, the inner wall 1002b of the semiconductor structure 1000b and the second surface 1012b of the first semiconductor layer 101b form an obtuse angle, and the first outer wall 1003b of the semiconductor structure 1000b and The surface 11s of the substrate 11b forms an obtuse angle or a right angle, and the second outer wall 1001b of the semiconductor structure 1000b and the first surface 1011b of the first semiconductor layer 101b form an obtuse angle. The surrounding part 111b surrounds the periphery of the semiconductor structure 1000b, and the surrounding part 111b has a rectangular or polygonal shape in a plan view of the light emitting device 3 or the light emitting device 4 .

본 발명의 일실시예에서, 발광소자(3) 또는 발광소자(4)는 30 mil보다 작은 변의 길이를 가진다. 외부전류가 발광소자(3) 또는 발광소자(4)에 주입되면, 서라운딩부(111b)가 반도체 구조(1000b)의 주변을 에워싸는 구조에 의해, 발광소자(3) 또는 발광소자(4)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting device 3 or the light emitting device 4 has a side length of less than 30 mils. When an external current is injected into the light emitting device 3 or the light emitting device 4 , the surrounding portion 111b surrounds the periphery of the semiconductor structure 1000b , so that the light emitting device 3 or the light emitting device 4 is closed. The light field distribution can be made uniform, and the forward voltage of the light emitting device can be reduced.

본 발명의 일실시예에서, 발광소자(3) 또는 발광소자(4)는 30 mil보다 큰 변의 길이를 가진다. 반도체적층(10b)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102b) 및 활성층(103b)을 부분적으로 제거하여, 제2 반도체층(102b) 및 활성층(103b)을 관통하는 하나 이상의 홀부(100b)를 형성하고, 하나 이상의 홀부(100b)는 제1 반도체층(101b)의 하나 이상의 제2 표면(1012b)을 노출시킨다. 외부전류가 발광소자(3) 또는 발광소자(4)에 주입되면, 서라운딩부(111b) 및 복수 개의 홀부(100b)의 분산배치에 의해, 발광소자(3) 또는 발광소자(4)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting device 3 or the light emitting device 4 has a side length greater than 30 mils. The semiconductor layer 10b is patterned by lithography and etching to partially remove the second semiconductor layer 102b and the active layer 103b, and one or more holes penetrating the second semiconductor layer 102b and the active layer 103b. forming 100b, the one or more hole portions 100b expose the one or more second surfaces 1012b of the first semiconductor layer 101b. When an external current is injected into the light emitting device 3 or the light emitting device 4, the light of the light emitting device 3 or the light emitting device 4 due to the distributed arrangement of the surrounding portion 111b and the plurality of hole portions 100b Field distribution can be made uniform, and the forward voltage of the light emitting device can be reduced.

본 발명의 일실시예에서, 하나 이상의 홀부(100b)의 개구 형상은 원형, 타원형, 직사각형, 다각형, 또는 임의의 형상을 포함한다. 복수 개의 홀부(100b)는 복수의 열로 배열될 수 있고, 인접한 두 열 상의 홀부(100b)는 서로 나란히 배열되거나 어긋나게 배열 될 수 있다. In one embodiment of the present invention, the shape of the opening of the one or more hole portions 100b includes a circle, an ellipse, a rectangle, a polygon, or any shape. The plurality of hole portions 100b may be arranged in a plurality of columns, and the hole portions 100b on two adjacent columns may be arranged side by side or displaced from each other.

본 발명의 일실시예에서, 기판(11b)은 알루미늄갈륨인듐인(AlGaInP)을 성장시키는 갈륨비소(GaAs) 웨이퍼이거나, 인륨갈륨질소(InGaN)를 성장시키는 사파이어(Al2O3)웨이퍼, 질화갈륨(GaN) 웨이퍼 또는 탄화규소(SiC)웨이퍼를 포함하는 성장기판일 수 있다. 여기서 기판(11b) 상에 유기 금속 화학 기상 증착법(MOCVD), 분자선 에피턱셜법(MBE), 수소화물 기상증착법(HVPE), 증발법 또는 이온 도금법을 이용하여, 발광(light-emitting)적층 등 광전 특성을 가지는 반도체적층(10b)을 형성할 수 있다.In one embodiment of the present invention, the substrate 11b is a gallium arsenide (GaAs) wafer on which aluminum gallium indium phosphorus (AlGaInP) is grown, or a sapphire (Al2O3) wafer on which inrium gallium nitrogen (InGaN) is grown, gallium nitride (GaN). ) wafer or a growth substrate including a silicon carbide (SiC) wafer. Here, by using a metal organometallic chemical vapor deposition (MOCVD), molecular beam epitaxial method (MBE), hydride vapor deposition (HVPE), evaporation method, or ion plating method on the substrate 11b, photoelectric such as light-emitting lamination A semiconductor laminate 10b having characteristics may be formed.

본 발명의 일실시예에서, 제1 반도체층(101b) 및 제2 반도체층(102b)은, 예컨대 클래딩층(cladding layer) 또는 구속층(confinement layer)이며, 양자는 모두 상이한 도전 형태, 전기적 특성, 극성을 가지거나, 도핑된 원소에 따라 전자 또는 정공을 제공할 수 있고, 예컨대 제1 반도체층(101b)은 전기적 특성이 n형인 반도체이고, 제2 반도체층(102b)은 전기적 특성이 p형인 반도체이다. 활성층(103b)은 제1 반도체층(101b)과 제2 반도체층(102b) 사이에 형성되고, 전자와 정공은 전류 구동하에 활성층(103b)에서 재결합되어, 전기 에너지를 빛 에너지로 전환하여 광선을 방출한다. 반도체적층(10b) 중 단층 또는 다층의 물리적 및 화학적 조성을 변경하는 것에 의하여 발광소자(3) 또는 발광소자(4)가 방출하는 광선의 파장을 조절한다. 반도체적층(10b)의 재질은 Ⅲ-Ⅴ족 반도체 재질을 포함하고, 예컨대 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P이고, 여기서 0x,y1; (x+y)1 이다. 활성층(103b)의 재질에 따라, 반도체적층(10b)의 재질이 AlInGaP계 재질인 경우, 파장이 610 nm 내지 650 nm인 적색광, 파장이 530 nm 내지 570 nm인 녹색광을 방출할 수 있고, 반도체적층(10b)의 재질이 InGaN계 재질인 경우, 파장이 450 nm 내지 490 nm인 청색광을 방출할 수 있고, 또는 반도체적층(10b)재질이 AlGaN계 재질인 경우, 파장이 400 nm 내지 250 nm인 자외광을 방출할 수 있다. 활성층(103b)은 단일 헤테로구조(single heterostructure, SH), 이중 헤테로구조(double heterostructure, DH), 양면 이중 헤테로구조(double-side double heterostructure, DDH), 다층양자 우물구조(multi-quantum well, MQW )일 수 있다. 활성층(103b)의 재질은 전기적 특성이 중성, p형 또는 n형인 반도체일 수 있다.In one embodiment of the present invention, the first semiconductor layer 101b and the second semiconductor layer 102b are, for example, a cladding layer or a confinement layer, both of which have different conductivity types and electrical properties. , or may provide electrons or holes depending on the doped element, for example, the first semiconductor layer 101b is a semiconductor having an n-type electrical property, and the second semiconductor layer 102b is a p-type electrical property. It is a semiconductor. The active layer 103b is formed between the first semiconductor layer 101b and the second semiconductor layer 102b, and electrons and holes are recombined in the active layer 103b under current driving, converting electrical energy into light energy to emit light. emit By changing the physical and chemical composition of the single or multi-layered semiconductor layer 10b, the wavelength of the light emitting device 3 or the light emitting device 4 is adjusted. The material of the semiconductor layer 10b includes a III-V semiconductor material, for example, AlxInyGa(1-x-y)N or AlxInyGa(1-x-y)P, where 0x,y1; (x+y)1. Depending on the material of the active layer 103b, when the material of the semiconductor laminate 10b is an AlInGaP-based material, red light having a wavelength of 610 nm to 650 nm and green light having a wavelength of 530 nm to 570 nm may be emitted. When the material of (10b) is an InGaN-based material, blue light having a wavelength of 450 nm to 490 nm can be emitted, or when the semiconductor layer 10b is an AlGaN-based material, a wavelength of 400 nm to 250 nm It can emit external light. The active layer 103b has a single heterostructure (SH), a double heterostructure (DH), a double-side double heterostructure (DDH), and a multi-quantum well (MQW) structure. ) can be The material of the active layer 103b may be a semiconductor having neutral, p-type, or n-type electrical characteristics.

플랫폼 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 13a의 평면도 및 도 13a의 A-A'선에 따른 단면도인 도 13b에 도시된 바와 같이, 제1 절연층 형성단계를 포함한다. 제1 절연층(20b)은 증발 또는 증착 등 방식으로 반도체 구조(1000b) 상에 형성될 수 있고, 또 상기 서라운딩부(111b)의 제1 표면(1011b) 및 홀부(100b)의 제2 표면(1012b)을 커버하고, 반도체 구조(1000b)의 제2 반도체층(102b), 활성층(103b)의 제2 외측벽(1001b) 및 내측벽(1002b)을 피복하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 제1 절연층(20b)은 서라운딩부(111b)에 위치하는 제1 반도체층(101b)의 제1 표면(1011b)을 커버하도록 상기 서라운딩부(111b)를 커버하는 제1 절연층서라운딩영역(200b); 홀부(100b)에 위치하는 제1 반도체층(101b)의 제2 표면(1012b)을 커버하도록 홀부(100b)를 커버하는 제1 그룹의 제1 절연층커버영역(201b); 및 제2 반도체층(102b)의 표면(102s)을 노출시키는 제2 그룹의 제1 절연층개구(202b)를 포함한다. 제1 그룹의 제1 절연층커버영역(201b)은 서로 분리되며 각각 복수 개의 홀부(100b)에 대응한다. 제1 절연층(20b)은 단층 또는 다층 구조일 수 있다. 제1 절연층(20b)이 단층 막인 경우, 제1 절연층(20b)은 반도체 구조(1000b)의 측벽을 보호하여 활성층(103b)이 후속 공정에서 훼손되는 것을 방지할 수 있다. 제1 절연층(20b)이 다층 막인 경우, 제1 절연층(20b)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제1 절연층(20b)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.Following the platform forming step, the method of manufacturing the light emitting device 3 or the light emitting device 4 is, as shown in FIG. 13B, which is a plan view of FIG. 13A and a cross-sectional view taken along line A-A' of FIG. 13A, the first insulating layer formation step. The first insulating layer 20b may be formed on the semiconductor structure 1000b by evaporation or deposition, etc., and the first surface 1011b of the surrounding part 111b and the second surface of the hole part 100b. patterned by a lithographic, etching method to cover 1012b and cover second semiconductor layer 102b of semiconductor structure 1000b, second outer wall 1001b and inner wall 1002b of active layer 103b and the first insulating layer 20b is a first insulating layer covering the surrounding part 111b so as to cover the first surface 1011b of the first semiconductor layer 101b located in the surrounding part 111b. rounding area 200b; a first group of first insulating layer covering regions 201b covering the hole portion 100b to cover the second surface 1012b of the first semiconductor layer 101b positioned in the hole portion 100b; and a second group of first insulating layer openings 202b exposing the surface 102s of the second semiconductor layer 102b. The first insulating layer covering regions 201b of the first group are separated from each other and respectively correspond to the plurality of hole portions 100b. The first insulating layer 20b may have a single-layer or multi-layer structure. When the first insulating layer 20b is a single-layer film, the first insulating layer 20b may protect the sidewall of the semiconductor structure 1000b to prevent the active layer 103b from being damaged in a subsequent process. When the first insulating layer 20b is a multilayer film, two or more types of materials having different refractive indices are alternately stacked on the first insulating layer 20b to form a Bregg reflector (DBR) structure to selectively emit light of a specific wavelength. can reflect The first insulating layer 20b is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제1 절연층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 14a의 평면도 및 도 14a의 A-A'선에 따른 단면도인 도 14b에 도시된 바와 같이, 투명 도전층 형성단계를 포함한다. 투명 도전층(30b)은 증발 또는 증착 등 방식으로 반도체 구조(1000b) 상에 형성될 수 있고, 제2 반도체층(102b)과 서로 접촉하고, 투명 도전층(30b)은 홀부(100b)를 커버하지 않는다. 발광소자(3) 또는 발광소자(4)의 평면도 상에서, 투명 도전층(30b)은 제2 반도체층(102b)의 거의 전체 표면에 형성된다. 구체적으로, 투명 도전층(30b)은 증발 또는 증착 등 방식으로 제2 그룹의 제1 절연층 개구(202b) 내에 형성될 수 있고, 투명 도전층(30b)의 외연(301b)와 제1 절연층(20b)은 서로 거리를 두고 이격되어 제2 반도체층(102b)의 표면(102s)을 노출시킨다. 투명 도전층(30b)은 하나 이상의 홀부(100b)에 각각 대응, 및/또는 제1 그룹의 제1 절연층커버영역(201b)에 각각 대응하는 하나 이상의 투명 도전층 개구(300b)를 포함하고, 투명 도전층 개구(300b) 외연(301b)는 반도체 구조(1000b)의 내측벽(1002b) 및/또는 홀부(100b) 외연과 서로 거리를 두고 이격되고, 투명 도전층 개구(300b) 외연은 홀부(100b) 외연을 에워싸거나 제1 그룹의 제1 절연층 커버영역(201b)을 에워싼다. 투명 도전층(30b)의 재질은 활성층(103b)이 방출하는 광선에 대해 투명한 재질을 포함하고, 투명한 재질은 예컨대 인듐 주석 산화물(ITO), 또는 인듐 아연 옥사이드(IZO)이다.In one embodiment of the present invention, following the first insulating layer forming step, the manufacturing method of the light emitting device 3 or the light emitting device 4 is a plan view of FIG. 14A and a cross-sectional view taken along line A-A' of FIG. 14A. As shown in 14b, a transparent conductive layer forming step is included. The transparent conductive layer 30b may be formed on the semiconductor structure 1000b by evaporation or deposition, etc., in contact with the second semiconductor layer 102b, and the transparent conductive layer 30b covers the hole portion 100b. I never do that. In a plan view of the light emitting element 3 or the light emitting element 4, the transparent conductive layer 30b is formed on almost the entire surface of the second semiconductor layer 102b. Specifically, the transparent conductive layer 30b may be formed in the openings of the first insulating layer 202b of the second group by evaporation or deposition, etc., and the outer edge 301b of the transparent conductive layer 30b and the first insulating layer 20b is spaced apart from each other to expose the surface 102s of the second semiconductor layer 102b. The transparent conductive layer 30b includes one or more transparent conductive layer openings 300b respectively corresponding to the one or more hole portions 100b and/or corresponding respectively to the first insulating layer covering regions 201b of the first group, The outer edge 301b of the transparent conductive layer opening 300b is spaced apart from each other at a distance from the inner wall 1002b and/or the outer edge of the hole portion 100b of the semiconductor structure 1000b, and the outer edge of the transparent conductive layer opening 300b is the hole portion ( 100b) surround the outer periphery or surround the first insulating layer cover region 201b of the first group. The material of the transparent conductive layer 30b includes a material that is transparent to the light emitted by the active layer 103b, and the transparent material is, for example, indium tin oxide (ITO) or indium zinc oxide (IZO).

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 먼저 투명 도전층 형성단계를 진행한 다음, 제1 절연층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the transparent conductive layer forming step may be performed first, and then the first insulating layer forming step may be performed.

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 제1 절연층의 형성단계를 생략하고, 직접 투명 도전층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the forming step of the first insulating layer may be omitted, and the transparent conductive layer forming step may be performed directly.

본 발명의 일실시예에서, 투명 도전층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 15a의 평면도 및 도 15a의 A-A'선에 따른 단면도인 도 15b에 도시된 바와 같이, 반사구조 형성단계를 포함한다. 반사구조는 반사층(40b) 및/또는 배리어층(41b)을 포함하고, 증발 또는 증착 등 방식으로 투명 도전층(30b) 상에 직접 형성될 수 있고, 반사층(40b)은 투명 도전층(30b) 및 배리어층(41b) 사이에 위치한다. 발광소자(3) 또는 발광소자(4)의 평면도 상에서, 반사층(40b) 및/또는 배리어층(41b)은 제2 반도체층(102b)의 거의 전체 표면에 형성된다. 반사층(40b)의 외연(401b)는 투명 도전층(30b)의 외연(301b)의 내측, 외측에 설치되거나, 또는 투명 도전층(30b)의 외연(301b)와 겹치면서 정렬되게 설치될 수 있고, 배리어층(41b)의 외연(411b)는 반사층(40b)의 외연(401b)의 내측, 외측에 설치되거나, 또는 반사층(40b)의 외연(401b)와 겹치면서 정렬되게 설치될 수 있다. 반사층(40b)은 각각 하나 이상의 홀부(100b)에 대응하는 하나 이상의 반사층 개구(400b)를 포함하고, 배리어층(41b)은 하나 이상의 홀부(100b)에 대응하는 하나 이상의 배리어층 개구(410b)를 포함한다. 투명 도전층 개구(300b), 반사층 개구(400b) 및 배리어층 개구(410b)는 서로 중첩된다. 반사층 개구(400b) 외연 및/또는 배리어층 개구(410b) 외연은 홀부(100b) 외연과 서로 거리를 두고 이격되고, 반사층 개구(400b) 외연 및/또는 배리어층 개구(410b) 외연은 홀부(100b) 외연을 에워싼다.In one embodiment of the present invention, following the transparent conductive layer forming step, the manufacturing method of the light emitting device 3 or the light emitting device 4 is a plan view of FIG. As shown in , a reflective structure forming step is included. The reflective structure includes a reflective layer 40b and/or a barrier layer 41b, and may be formed directly on the transparent conductive layer 30b by evaporation or vapor deposition, etc., and the reflective layer 40b is the transparent conductive layer 30b and the barrier layer 41b. In a plan view of the light emitting element 3 or the light emitting element 4, the reflective layer 40b and/or the barrier layer 41b is formed on almost the entire surface of the second semiconductor layer 102b. The outer edge 401b of the reflective layer 40b is installed inside or outside the outer edge 301b of the transparent conductive layer 30b, or overlaps the outer edge 301b of the transparent conductive layer 30b. The outer edge 411b of the barrier layer 41b may be installed inside or outside the outer edge 401b of the reflective layer 40b, or may be installed while overlapping the outer edge 401b of the reflective layer 40b. Each of the reflective layers 40b includes one or more reflective layer openings 400b corresponding to one or more hole portions 100b, and the barrier layer 41b includes one or more barrier layer openings 410b corresponding to one or more hole portions 100b, respectively. include The transparent conductive layer opening 300b, the reflective layer opening 400b, and the barrier layer opening 410b overlap each other. The outer edge of the reflective layer opening 400b and/or the outer edge of the barrier layer opening 410b is spaced apart from the outer edge of the hole portion 100b, and the outer edge of the reflective layer opening 400b and/or the outer edge of the barrier layer opening 410b is the hole 100b. ) encloses the perimeter.

본 발명의 다른 실시예에서, 투명 도전층의 형성단계를 생략할 수 있고, 플랫폼 형성단계 또는 제1 절연층 형성단계 이후, 반사구조 형성단계를 직접 진행할 수 있다. 예컨대 반사층(40b) 및/또는 배리어층(41b)은 제2 반도체층(102b) 상에 직접 형성되고, 반사층(40b)은 제2 반도체층(102b)과 배리어층(41b) 사이에 위치한다. 반사층(40b)은 단층 또는 다층 구조일 수 있고, 다층 구조는 예컨대 브래그 반사구조이다. 반사층(40b)의 재질은 반사율이 비교적 높은 금속 재질을 포함하며, 금속 재질은 예컨대 은(Ag), 알루미늄(Al), 또는 로듐(Rh)등 금속 또는 이들의 합금이다. 여기서 비교적 높은 반사율을 가진다는 것은 발광소자(3)가 방출하는 광선의 파장에 대해 80% 이상의 반사율을 가지는 것을 의미한다. 본 발명의 일실시예에서, 배리어층(41b)은 반사층(40b)을 피복하여 반사층(40b) 표면이 산화되어 반사층(40b)의 반사율이 악화되는 것을 방지한다. 배리어층(41b)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 배리어층(41b)은 단층 또는 다층 구조일 수 있고, 다층 구조는 예컨대 티타늄(Ti)/알루미늄(Al) 및/또는 티타늄(Ti)/볼프람(W)이다. 본 발명의 일실시예에서, 배리어층(41b)은 반사층(40b)과 떨어져 있는 일측에 티타늄(Ti)/알루미늄(Al)의 적층구조를 포함하고 반사층(40b)과 가까이 있는 일측에 티타늄(Ti)/볼프람(W)의 적층구조를 포함한다. 본 발명의 일실시예에서, 반사층(40b) 및 배리어층(41b)의 재질은 금(Au), 또는 구리(Cu) 이외의 금속 재질인 것이 바람직하다.In another embodiment of the present invention, the forming step of the transparent conductive layer may be omitted, and the reflective structure forming step may be performed directly after the platform forming step or the first insulating layer forming step. For example, the reflective layer 40b and/or the barrier layer 41b is directly formed on the second semiconductor layer 102b, and the reflective layer 40b is positioned between the second semiconductor layer 102b and the barrier layer 41b. The reflective layer 40b may have a single-layer or multi-layer structure, and the multi-layer structure is, for example, a Bragg reflective structure. The material of the reflective layer 40b includes a metal material having a relatively high reflectance, and the metal material is, for example, a metal such as silver (Ag), aluminum (Al), or rhodium (Rh) or an alloy thereof. Here, having a relatively high reflectance means having a reflectance of 80% or more with respect to the wavelength of the light emitting device 3 emits. In one embodiment of the present invention, the barrier layer 41b covers the reflective layer 40b to prevent the surface of the reflective layer 40b from being oxidized and the reflectance of the reflective layer 40b from being deteriorated. The material of the barrier layer 41b includes a metal material, and the metal material is, for example, titanium (Ti), wolfram (W), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum ( Pt), etc. metals or alloys thereof. The barrier layer 41b may have a single-layer or multi-layer structure, and the multi-layer structure is, for example, titanium (Ti)/aluminum (Al) and/or titanium (Ti)/wolfram (W). In one embodiment of the present invention, the barrier layer 41b includes a stacked structure of titanium (Ti)/aluminum (Al) on one side separated from the reflective layer 40b and titanium (Ti) on one side close to the reflective layer 40b. ) / including the stacked structure of Wolfram (W). In one embodiment of the present invention, the material of the reflective layer 40b and the barrier layer 41b is preferably gold (Au) or a metal material other than copper (Cu).

본 발명의 일실시예에서, 반사구조 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 16a의 평면도 및 도 16a의 A-A'선에 따른 단면도인 도 16b에 도시된 바와 같이, 제2 절연층 형성단계를 포함한다. 제2 절연층(50b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 제1 반도체층(101b)를 노출시키도록 제1 그룹의 제2 절연층개구(501b)를 형성하고 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 그룹의 제2 절연층개구(502b)를 형성하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 제2 절연층(50b)의 패턴화 과정에서는, 상술한 제1 절연층 형성단계에서 서라운딩부(111b)에 커버된 제1 절연층서라운딩영역(200b) 및 홀부(100b) 내의 제1 그룹의 제1 절연층커버영역(201b)을 식각 및 제거하여, 제1 반도체층(101b)을 노출시키고, 또한 홀부(100b) 내에 제1 그룹의 제1 절연층개구(203b)를 형성하여 제1 반도체층(101b)을 노출시킨다. 본 발명의 일실시예에서, 도 16a에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501b)는 서로 분리되며 각각 복수 개의 홀부(100b)에 대응하고, 제2 그룹의 제2 절연층개구(502b)는 모두 기판(11b)의 일측, 예컨대 기판(11b) 중심선의 좌측 또는 우측에 근접하고, 일실시예에서, 제2 그룹의 제2 절연층개구(502b)의 개수는 하나 이상이고, 본 실시예에서, 제2 그룹의 제2 절연층개구(502b)는 서로 연결되어 하나의 환상 개구(5020b)를 공통으로 형성하고, 해당 환상 개구(5020b)는 발광소자(3)의 평면도 상에서 빗 형상, 직사각형, 타원형, 원형, 또는 다각형일 수 있다. 본 발명의 일실시예에서, 제2 절연층(50b)은 단층 또는 다층 구조일 수 있다. 제2 절연층(50b)이 다층 막인 경우, 제2 절연층(50b)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제2 절연층(50b)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다. In one embodiment of the present invention, the method of manufacturing the light emitting device 3 or the light emitting device 4 following the step of forming the reflective structure is a plan view of FIG. 16A and a cross-sectional view taken along line A-A' in FIG. 16B As shown, a second insulating layer forming step is included. The second insulating layer 50b may be formed on the semiconductor stacked layer 10b by evaporation or deposition, etc., and the second insulating layer openings 501b of the first group to expose the first semiconductor layer 101b. patterned by a lithographic, etching method, to form a second group of second insulating layer openings 502b to form a reflective layer 40b or to expose the barrier layer 41b, and a second insulating layer 50b In the patterning process of , the first insulating layer surrounding region 200b covered by the surrounding portion 111b in the above-described first insulating layer forming step and the first group of the first insulating layer covering region in the hole 100b ( 201b) is etched and removed to expose the first semiconductor layer 101b, and a first group of first insulating layer openings 203b are formed in the hole portion 100b to expose the first semiconductor layer 101b . In one embodiment of the present invention, as shown in FIG. 16A , the second insulating layer openings 501b of the first group are separated from each other and respectively correspond to the plurality of holes 100b, and the second insulating layer openings 501b of the second group are separated from each other. The layer openings 502b are all close to one side of the substrate 11b, for example, to the left or right side of the centerline of the substrate 11b, and in one embodiment, the number of the second insulating layer openings 502b in the second group is one or more. In this embodiment, the second insulating layer openings 502b of the second group are connected to each other to form one annular opening 5020b in common, and the annular opening 5020b is a plan view of the light emitting device 3 . It may be comb-shaped, rectangular, oval, circular, or polygonal on the top. In one embodiment of the present invention, the second insulating layer 50b may have a single-layer or multi-layer structure. When the second insulating layer 50b is a multilayer film, the second insulating layer 50b is formed by alternately stacking two or more types of materials having different refractive indices to form a Bregg reflector (DBR) structure to selectively transmit light of a specific wavelength. can reflect The second insulating layer 50b is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제2 절연층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 17a의 평면도 및 도 17b의 단면도에 도시된 바와 같이, 접촉층 형성단계를 포함한다. 접촉층(60b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 제1 접촉층(601b) 및 제2 접촉층(602b)을 형성하도록 리소그래피, 식각 방식에 의해 패턴화된다. 제1 접촉층(601b)은 모든 제1 그룹의 제2 절연층개구(501b)를 커버하고, 하나 이상의 홀부(100b)에 충진되어 제1 반도체층(101b)과 접촉하고, 또한 확장되어 제2 절연층(50b) 및 제2 반도체층(102b) 위를 커버하고, 제1 접촉층(601b)은 제2 절연층(50b)을 통해 제2 반도체층(102b)과 절연된다. 제2 접촉층(602b)은 제2 절연층(50b)의 환상 개구(5020b) 내에 형성되어 반사층(40b) 및/또는 배리어층(41b)과 접촉하고, 제2 접촉층(602b)의 측벽(6021b)과 환상 개구(5020b)의 측벽(5021b)은 서로 거리를 두고 이격된다. 제1 접촉층(601b)의 측벽(6011b)은 제1 접촉층(601b)이 제2 접촉층(602b)과 연결되지 않도록 제2 접촉층(602b)의 측벽(6021b)과 서로 거리를 두고 이격되고, 제1 접촉층(601b)과 제2 접촉층(602b)은 일부 제2 절연층(50b)에 의해 전기적으로 절연된다. 평면도 상에서, 제1 접촉층(601b)은 제2 접촉층(602b)을 에워싸도록, 반도체적층(10b)의 서라운딩부(111b)를 커버한다. 도 17a의 평면도 상에서, 제2 접촉층(602b)은 기판(11b)의 일측, 예컨대 기판(11b) 중심선의 좌측 또는 우측에 근접한다. 접촉층(60b)은 반도체적층(10b) 상의 기하학적 중심부에 핀영역(600b)을 정의한다. 핀영역(600b)은 제1 접촉층(601b) 및 제2 접촉층(602b)과 연결되지 않고, 서로 전기적으로 절연되고, 핀영역(600b)은 제1 접촉층(601b) 및/또는 제2 접촉층(602b)과 동일한 재질을 포함한다. 핀영역(600b)은 에피텍셜층을 보호하는 구조로서 에피텍셜층이 다이 분리, 다이 테스트, 패키징 등 후속 제조공정에서, 프로브에 의해 손상되는 것을 방지한다. 접촉층(60b)은 단층 또는 다층 구조일 수 있다. 제1 반도체층(101b)과 접촉하는 전기저항을 저감시키기 위해, 접촉층(60b)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 본 발명의 일실시예에서, 접촉층(60b)의 재질은 금(Au), 구리(Cu) 이외의 금속 재질을 포함하는 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60b)의 재질은 알루미늄(Al), 백금(Pt) 등의 높은 반사율을 가지는 금속을 포함하는 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60b)의 제1 반도체층(101b)과 접촉하는 일측은 제1 반도체층(101b)과의 접합강도를 증가시키도록 크롬(Cr) 또는 티타늄(Ti)을 포함하는 것이 바람직하다.In one embodiment of the present invention, the method of manufacturing the light emitting device 3 or the light emitting device 4 following the step of forming the second insulating layer is, as shown in the plan view of FIG. 17A and the cross-sectional view of FIG. 17B, forming a contact layer includes steps. The contact layer 60b may be formed on the semiconductor laminate 10b by evaporation or deposition, etc., and may be patterned by lithography or etching to form the first contact layer 601b and the second contact layer 602b. get angry The first contact layer 601b covers all of the second insulating layer openings 501b of the first group, and is filled in one or more hole portions 100b to contact the first semiconductor layer 101b, and also expands to expand the second The insulating layer 50b and the second semiconductor layer 102b are covered, and the first contact layer 601b is insulated from the second semiconductor layer 102b through the second insulating layer 50b. The second contact layer 602b is formed in the annular opening 5020b of the second insulating layer 50b and is in contact with the reflective layer 40b and/or the barrier layer 41b, and is in contact with the sidewall of the second contact layer 602b ( 6021b) and the sidewall 5021b of the annular opening 5020b are spaced apart from each other at a distance. The sidewall 6011b of the first contact layer 601b is spaced apart from each other at a distance from the sidewall 6021b of the second contact layer 602b so that the first contact layer 601b is not connected to the second contact layer 602b. and the first contact layer 601b and the second contact layer 602b are electrically insulated by a part of the second insulating layer 50b. In a plan view, the first contact layer 601b covers the surrounding portion 111b of the semiconductor laminate 10b so as to surround the second contact layer 602b. In the plan view of FIG. 17A , the second contact layer 602b is adjacent to one side of the substrate 11b, eg, to the left or right of the centerline of the substrate 11b. The contact layer 60b defines a fin region 600b at the geometric center of the semiconductor stack 10b. The fin region 600b is not connected to the first contact layer 601b and the second contact layer 602b and is electrically insulated from each other, and the fin region 600b is formed by the first contact layer 601b and/or the second contact layer 602b. It includes the same material as the contact layer 602b. The fin region 600b is a structure that protects the epitaxial layer and prevents the epitaxial layer from being damaged by the probe in subsequent manufacturing processes such as die separation, die testing, and packaging. The contact layer 60b may have a single-layer or multi-layer structure. In order to reduce the electrical resistance in contact with the first semiconductor layer 101b, the material of the contact layer 60b includes a metal material, and the metal material is, for example, chromium (Cr), titanium (Ti), wolfram (W), metals such as gold (Au), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum (Pt), or alloys thereof. In one embodiment of the present invention, the material of the contact layer 60b preferably includes a metal material other than gold (Au) and copper (Cu). In one embodiment of the present invention, the material of the contact layer 60b preferably includes a metal having a high reflectance, such as aluminum (Al), platinum (Pt). In one embodiment of the present invention, one side of the contact layer 60b in contact with the first semiconductor layer 101b is made of chromium (Cr) or titanium (Ti) to increase bonding strength with the first semiconductor layer 101b. It is preferable to include

본 발명의 일실시예에서, 도 17a 및 도 17b에 도시된 접촉층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은 제3 절연층 형성단계를 포함하고, 도 18a의 평면도 및 도 18a의 A-A'선에 따른 단면도인 도 18b에 도시된 바와 같이, 제3 절연층(70b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 도 17a에 도시된 제1 접촉층(601b)을 노출시키도록 제1 접촉층(601b) 상에 제3 절연층개구(701b)를 형성하고, 도 17a에 도시된 제2 접촉층(602b)을 노출시키도록 제2 접촉층(602b) 상에 다른 제3 절연층개구(702b)를 형성하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 부분적으로 제2 반도체층(102b) 상에 위치하는 제1 접촉층(601b)은 제2 절연층(50b)과 제3 절연층(70b) 사이에 개재된다. 본 실시예에서, 도 18a에 도시된 바와 같이, 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b)는 하나 이상의 홀부(100b)를 피해간다. 본 실시예에서, 제3 절연층개구(701b) 및/또는 다른 제3 절연층개구(702b)는 환상 개구이고, 해당 환상 개구는 평면도 상에서, 빗 형상, 직사각형, 타원형, 원형, 또는 다각형일 수 있다. 도 18a의 평면도 상에서, 제3 절연층개구(701b)는 기판(11b) 중심선의 일측, 예컨대 우측에 근접하고, 다른 제3 절연층개구(702b)는 기판(11b) 중심선의 타측, 예컨대 좌측에 근접한다. 단면도 상에서, 제3 절연층개구(701b)는 다른 제3 절연층개구(702b)의 폭보다 큰 폭을 가진다. 제3 절연층(70b)은 단층 또는 다층 구조일 수 있다. 제3 절연층(70b)이 다층 막인 경우, 제3 절연층(70b)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제3 절연층(70b)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질 을 포함한다.In one embodiment of the present invention, the method of manufacturing the light emitting device 3 or the light emitting device 4 following the contact layer forming step shown in FIGS. 17A and 17B includes a third insulating layer forming step, as shown in FIG. 18A . As shown in FIG. 18B, which is a plan view and a cross-sectional view taken along line A-A' in FIG. 18A, the third insulating layer 70b may be formed on the semiconductor layer 10b by evaporation or deposition, etc. A third insulating layer opening 701b is formed on the first contact layer 601b to expose the first contact layer 601b shown in FIG. 17A, and the second contact layer 602b shown in FIG. 17A is exposed. The first contact, which is patterned by lithography, etching, and partially located on the second semiconductor layer 102b, to form another third insulating layer opening 702b on the second contact layer 602b to The layer 601b is interposed between the second insulating layer 50b and the third insulating layer 70b. In this embodiment, as shown in Fig. 18A, the third insulating layer opening 701b and the other third insulating layer opening 702b avoid the one or more hole portions 100b. In this embodiment, the third insulating layer opening 701b and/or the other third insulating layer opening 702b are annular openings, and the annular openings may be comb-shaped, rectangular, oval, circular, or polygonal in plan view. there is. In the plan view of FIG. 18A , the third insulating layer opening 701b is adjacent to one side, for example, on the right side, of the center line of the substrate 11b, and the other third insulating layer opening 702b is located on the other side, for example, the left side of the center line of the substrate 11b. close In the cross-sectional view, the third insulating layer opening 701b has a width greater than that of the other third insulating layer openings 702b. The third insulating layer 70b may have a single-layer or multi-layer structure. When the third insulating layer 70b is a multilayer film, the third insulating layer 70b is formed by alternately stacking two or more types of materials having different refractive indices to form a Bregg reflector (DBR) structure to selectively emit light of a specific wavelength. can reflect The third insulating layer 70b is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

제3 절연층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은 본딩패드 형성단계를 포함한다. 도 19의 평면도에 도시된 바와 같이, 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 전기 도금, 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 리소그래피, 식각 방식에 의해 패턴화된다. 도 19의 평면도 상에서, 제1 본딩패드(80b)는 기판(11b) 중심선의 일측, 예컨대 우측에 근접하고, 제2 본딩패드(90b)는 기판(11b) 중심선의 타측, 예컨대 좌측에 근접한다. 제1 본딩패드(80b)는 제3 절연층개구(701b)에 의해 제1 접촉층(601b)과 접촉하고, 또한 제1 접촉층(601b)을 통해 제1 반도체층(101b)과 전기적 연결을 형성한다. 제2 본딩패드(90b)는 다른 제3 절연층개구(702b)에 의해 반사층(40b) 및/또는 배리어층(41b)과 접촉하고, 또한 반사층(40b) 및/또는 배리어층(41b)을 통해 제2 반도체층(102b)과 전기적 연결을 형성한다. 제1 본딩패드(80b)는 서로 교대로 연결되는 복수 개의 제1 볼록부(801b) 및 복수 개의 제1 오목부(802b)를 포함한다. 제2 본딩패드(90b)는 서로 교대로 연결되는 복수 개의 제2 볼록부(901b) 및 복수 개의 제2 오목부(902b)를 포함한다. 제1 본딩패드(80b)의 제1 오목부(802b)의 위치 및 제2 본딩패드(90b)의 제2 오목부(902b)의 위치는 홀부(100b)의 위치에 거의 대응한다. 다시 말하면, 제1 본딩패드(801b) 및 제2 본딩패드(802b)는 어느 홀부(100b)도 커버하지 않고, 제1 본딩패드(80b)의 제1 오목부(802b) 및 제2 본딩패드(90b)의 제2 오목부(902b)는 홀부(100b)를 피해가면서 홀부(100b) 주변에 형성됨으로써, 제1 본딩패드(80b)의 제1 오목부(802b)의 폭 또는 제2 본딩패드(90b)의 제2 오목부(902b)의 폭은 어느 홀부(100b)의 직경보다도 크다. 본 발명의 일실시예에서, 복수 개의 제1 오목부(802b)는 평면도 상에서 복수 개의 제2 오목부(902b)에 거의 나란히 정렬된다. 본 발명의 다른 실시예에서, 복수 개의 제1 오목부(802b)는 평면도 상에서 복수 개의 제2 오목부(902b)와 어긋나게 배치된다.Following the third insulating layer forming step, the manufacturing method of the light emitting device 3 or the light emitting device 4 includes a bonding pad forming step. As shown in the plan view of FIG. 19, the first bonding pad 80b and the second bonding pad 90b may be formed on the semiconductor layer 10b by means such as electroplating, evaporation or deposition, and lithography, It is patterned by an etching method. 19 , the first bonding pad 80b is adjacent to one side, for example, the right side of the center line of the substrate 11b, and the second bonding pad 90b is close to the other side, for example, the left side of the center line of the substrate 11b. The first bonding pad 80b is in contact with the first contact layer 601b through the third insulating layer opening 701b and is electrically connected to the first semiconductor layer 101b through the first contact layer 601b. to form The second bonding pad 90b is in contact with the reflective layer 40b and/or the barrier layer 41b through the other third insulating layer opening 702b, and also through the reflective layer 40b and/or the barrier layer 41b. An electrical connection is formed with the second semiconductor layer 102b. The first bonding pad 80b includes a plurality of first convex portions 801b and a plurality of first concave portions 802b alternately connected to each other. The second bonding pad 90b includes a plurality of second convex portions 901b and a plurality of second concave portions 902b alternately connected to each other. The position of the first concave portion 802b of the first bonding pad 80b and the position of the second concave portion 902b of the second bonding pad 90b substantially correspond to the position of the hole 100b. In other words, the first bonding pad 801b and the second bonding pad 802b do not cover any hole 100b, and the first concave portion 802b and the second bonding pad ( The second concave portion 902b of 90b) is formed around the hole 100b while avoiding the hole 100b, so that the width of the first concave portion 802b of the first bonding pad 80b or the second bonding pad ( 90b), the width of the second concave portion 902b is larger than the diameter of any hole portion 100b. In one embodiment of the present invention, the plurality of first recesses 802b are aligned substantially side-by-side with the plurality of second recesses 902b in plan view. In another embodiment of the present invention, the plurality of first concave portions 802b are disposed to be displaced from the plurality of second concave portions 902b in a plan view.

본 발명의 일실시예에서, 도 19에 도시된 바와 같이, 제1 본딩패드(80b)는 제3 절연층개구(701b) 상에 커버되고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b) 상에 커버되고, 제3 절연층개구(701b)는 다른 제3 절연층개구(702b)의 최대 폭보다 큰 최대 폭을 가지므로, 제1 본딩패드(80b)는 제2 본딩패드(90b)의 최대 폭보다 큰 최대 폭을 가진다. 상이한 크기의 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 패키징 용접 시 본딩패드가 대응하게 연결되는 전기적 특성을 분별하기 편리하여, 전기적 특성이 다른 본딩패드에 용접되는 상황이 발생하는 것을 방지한다.In one embodiment of the present invention, as shown in FIG. 19 , the first bonding pad 80b is covered on the third insulating layer opening 701b, and the second bonding pad 90b is another third insulating layer. Covered on the opening 702b, the third insulating layer opening 701b has a maximum width greater than the maximum width of the other third insulating layer openings 702b, so that the first bonding pad 80b is the second bonding pad (90b) has a maximum width greater than the maximum width. The first bonding pad 80b and the second bonding pad 90b of different sizes are convenient to distinguish the electrical characteristics to which the bonding pads are connected to each other during packaging welding. to prevent

본 발명의 일실시예에서, 발광소자의 평면도 상에서, 제3 절연층개구(701b)는 제1 본딩패드(80b)의 면적과 같거나 큰 면적을 가진다.In one embodiment of the present invention, in a plan view of the light emitting device, the third insulating layer opening 701b has an area equal to or larger than that of the first bonding pad 80b.

본 발명의 다른 실시예에서, 제1 볼록부(801b)와 제2 볼록부(901b) 사이의 최단 거리는 제1 오목부(802b)와 제2 오목부(902b) 사이의 최대 거리보다 작다.In another embodiment of the present invention, the shortest distance between the first convex portion 801b and the second convex portion 901b is smaller than the maximum distance between the first concave portion 802b and the second concave portion 902b.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)는 제1 볼록부(801b) 및 제1 오목부(802b)와 대향하는 제1 직선변(803b)을 포함하고, 제2 본딩패드(90b)는 제2 볼록부(901b) 및 제2 오목부(902b)와 대향하는 제2 직선변(903b)을 포함한다. 제1 본딩패드(80b)의 제1 직선변(803b)과 제1 볼록부(801b) 사이는 제1 볼록부(801b)와 제2 볼록부(901b) 사이의 최단 거리보다 큰 최대 거리를 가진다. 제2 본딩패드(90b)의 제2 직선변(903b)과 제2 볼록부(901b) 사이는 제1 볼록부(801b)와 제2 볼록부(901b) 사이의 최단 거리보다 큰 최대 거리를 가진다.In another embodiment of the present invention, the first bonding pad 80b includes a first convex portion 801b and a first straight side 803b opposite to the first concave portion 802b, and a second bonding pad ( 90b) includes a second straight edge 903b opposite to the second convex portion 901b and the second concave portion 902b. The maximum distance between the first straight edge 803b and the first convex part 801b of the first bonding pad 80b is greater than the shortest distance between the first convex part 801b and the second convex part 901b. . The maximum distance between the second straight edge 903b and the second convex part 901b of the second bonding pad 90b is greater than the shortest distance between the first convex part 801b and the second convex part 901b. .

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 복수 개의 제1 오목부(802b)의 곡률반경은 제1 본딩패드(80b)의 복수 개의 제1 볼록부(801b)의 곡률반경과 상이하고, 예컨대 제1 본딩패드(80b)의 복수 개의 제1 오목부(802b)의 곡률반경은 제1 본딩패드(80b)의 복수 개의 제1 볼록부(801b)의 곡률반경보다 크거나 작다. 본 발명의 다른 실시예에서, 제2 본딩패드(90b)의 복수 개의 제2 오목부(902b)의 곡률반경은 제2 본딩패드(90b)의 복수 개의 제2 볼록부(901b)의 곡률반경보다 크거나 작다.In another embodiment of the present invention, the radius of curvature of the plurality of first concave portions 802b of the first bonding pad 80b is the radius of curvature of the plurality of first convex portions 801b of the first bonding pad 80b and Different, for example, the radius of curvature of the plurality of first concave portions 802b of the first bonding pad 80b is greater or smaller than the radius of curvature of the plurality of first convex portions 801b of the first bonding pad 80b. In another embodiment of the present invention, the radius of curvature of the plurality of second concave portions 902b of the second bonding pad 90b is greater than the radius of curvature of the plurality of second convex portions 901b of the second bonding pad 90b. big or small

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 제1 볼록부(801b)의 곡률반경은 제2 본딩패드(90b)의 제2 볼록부(901b)의 곡률반경보다 크거나 작다.In another embodiment of the present invention, the radius of curvature of the first convex portion 801b of the first bonding pad 80b is greater than or smaller than the radius of curvature of the second convex portion 901b of the second bonding pad 90b.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 복수 개의 제1 오목부(802b)는 제2 본딩패드(90b)의 복수 개의 제2 오목부(902b)와 대향하고, 복수 개의 제1 오목부(802b)의 곡률반경은 복수 개의 제2 오목부(902b)의 곡률반경보다 크거나 작다.In another embodiment of the present invention, the plurality of first concave portions 802b of the first bonding pad 80b face the plurality of second concave portions 902b of the second bonding pad 90b, and the plurality of first concave portions 802b of the second bonding pad 90b are opposite to each other. The radius of curvature of the first concave portion 802b is greater than or smaller than the radius of curvature of the plurality of second concave portions 902b.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 형상과 제2 본딩패드(90b)의 형상은 상이하고, 예컨대 제1 본딩패드(80b)의 형상은 직사각형이고, 제2 본딩패드(90b)의 형상은 빗 형상이다.In another embodiment of the present invention, the shape of the first bonding pad 80b and the shape of the second bonding pad 90b are different, for example, the shape of the first bonding pad 80b is rectangular, and the second bonding pad ( The shape of 90b) is a comb shape.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 크기와 제2 본딩패드(90b)의 크기는 상이하고, 예컨대 제1 본딩패드(80b)의 면적은 제2 본딩패드(90b)의 면적보다 크다.In another embodiment of the present invention, the size of the first bonding pad 80b and the size of the second bonding pad 90b are different, for example, the area of the first bonding pad 80b is that of the second bonding pad 90b. larger than the area.

도 20은 도 19의 A-A'선에 따른 단면도이다. 본 실시예에서 공개한 발광소자(3)는 플립칩형 발광 다이오드 소자이다. 발광소자(3)는 기판(11b); 기판(11b) 상에 위치하고, 반도체적층(10b)을 포함하고, 반도체적층(10b)은 제1 반도체층(101b), 제2 반도체층(102b) 및 제1 반도체층(101b)과 제2 반도체층(102b) 사이에 위치하는 활성층(103b)을 포함하고, 제1 반도체층(101b)에 의해 서로 연결되는 하나 이상의 반도체 구조(1000b); 하나 이상의 반도체 구조(1000b)를 에워싸고, 제1 반도체층(101b)의 제1 표면(1011b)을 노출시키는 서라운딩부(111b); 및 하나 이상의 반도체 구조(1000b) 상에 위치하는 제1 본딩패드(80b) 및 제2 본딩패드(90b)를 포함한다. 도 19 및 도 20에 도시된 바와 같이, 하나 이상의 반도체 구조(1000b)는 각각 복수 개의 외측벽(1001b) 및 복수 개의 내측벽(1002b)을 포함하고, 외측벽(1001b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 외측벽(1001b)의 타단은 제1 반도체층(101b)의 제1 표면(1011b)과 연결되고, 내측벽(1002b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 내측벽(1002b)의 타단은 제1 반도체층(101b)의 제2 표면(1012b)과 연결된다.20 is a cross-sectional view taken along line A-A' of FIG. 19 . The light emitting device 3 disclosed in this embodiment is a flip-chip type light emitting diode device. The light emitting device 3 includes a substrate 11b; It is positioned on the substrate 11b and includes a semiconductor stacked layer 10b, wherein the semiconductor stacked layer 10b includes a first semiconductor layer 101b, a second semiconductor layer 102b, and a first semiconductor layer 101b and a second semiconductor layer. one or more semiconductor structures 1000b comprising an active layer 103b positioned between the layers 102b and connected to each other by a first semiconductor layer 101b; a surrounding portion 111b surrounding the one or more semiconductor structures 1000b and exposing the first surface 1011b of the first semiconductor layer 101b; and a first bonding pad 80b and a second bonding pad 90b positioned on the one or more semiconductor structures 1000b. 19 and 20, the one or more semiconductor structures 1000b include a plurality of outer walls 1001b and a plurality of inner walls 1002b, respectively, and one end of the outer wall 1001b has a second semiconductor layer ( 102b), the other end of the outer wall 1001b is connected to the first surface 1011b of the first semiconductor layer 101b, and one end of the inner wall 1002b is connected to the second semiconductor layer 102b ), and the other end of the inner wall 1002b is connected to the second surface 1012b of the first semiconductor layer 101b.

본 발명의 일실시예에서, 발광소자(3)가 30 mil보다 큰 변의 길이를 가질 경우, 발광소자(3)는 제1 반도체층(101b)의 하나 이상의 제2 표면(1012b)을 노출시키도록 제2 반도체층(102b) 및 활성층(103b)을 관통하는 하나 이상의 홀부(100b); 및 제1 반도체층(101b)의 제1 표면(1011b) 상에 위치하여 하나 이상의 반도체 구조(1000b)의 주변을 에워싸면서 제1 반도체층(101b)과 접촉하여 전기적 연결을 형성하고, 또한 제1 반도체층(101b)의 하나 이상의 제2 표면(1012b) 상에 형성되어 하나 이상의 홀부(100b)를 커버하면서 제1 반도체층(101b)과 접촉하여 전기적 연결을 형성하는 접촉층(60b);을 더 포함하고, 접촉층(60b)은 제1 접촉층(601b) 및 제2 접촉층(602b)를 포함하고, 제1 접촉층(601b)은 제2 반도체층 상에 위치하고, 제2 반도체층의 측벽을 에워싸면서 제1 반도체층과 연결되고, 제2 접촉층은 제2 반도체층 상에 위치하고, 제2 반도체층과 연결되고, 제2 접촉층(602b)은 제1 접촉층(601b)에 의해 둘러싸이고, 제1 접촉층(601b) 및 제2 접촉층(602b)은 서로 중첩되지 않는다.In one embodiment of the present invention, when the light emitting device 3 has a side length greater than 30 mils, the light emitting device 3 exposes one or more second surfaces 1012b of the first semiconductor layer 101b. one or more holes 100b passing through the second semiconductor layer 102b and the active layer 103b; and located on the first surface 1011b of the first semiconductor layer 101b to form an electrical connection in contact with the first semiconductor layer 101b while enclosing the periphery of the one or more semiconductor structures 1000b, and also 1 A contact layer (60b) formed on one or more second surfaces (1012b) of the semiconductor layer (101b) to contact the first semiconductor layer (101b) while covering one or more hole portions (100b) to form an electrical connection; Further comprising, the contact layer 60b includes a first contact layer 601b and a second contact layer 602b, wherein the first contact layer 601b is located on the second semiconductor layer, and It surrounds the sidewall and is connected to the first semiconductor layer, the second contact layer is located on the second semiconductor layer, is connected to the second semiconductor layer, and the second contact layer 602b is connected to the first contact layer 601b. and the first contact layer 601b and the second contact layer 602b do not overlap each other.

본 발명의 일실시예에서, 발광소자(3)가 30 mil보다 작은 변의 길이를 가질 경우, 비교적 많은 발광면적을 얻기 위해, 발광소자(3)는 어떤 홀부(100b)도 포함하지 않을 수 있다.In one embodiment of the present invention, when the light emitting device 3 has a side length of less than 30 mils, in order to obtain a relatively large light emitting area, the light emitting device 3 may not include any hole portions 100b.

본 발명의 일실시예에서, 발광소자(3)의 평면도 상에서, 접촉층(60b)의 전체 표면적은 활성층(103b)의 전체 표면적보다 크다.In one embodiment of the present invention, in a plan view of the light emitting device 3 , the total surface area of the contact layer 60b is greater than the total surface area of the active layer 103b.

본 발명의 일실시예에서, 발광소자(3)의 평면도 상에서, 접촉층(60b) 외변의 전체 길이는 활성층(103b) 외변의 전체 길이보다 크다.In one embodiment of the present invention, in a plan view of the light emitting device 3, the total length of the outer side of the contact layer 60b is greater than the total length of the outer side of the active layer 103b.

본 발명의 일실시예에서, 발광소자(3)의 평면도 상에서, 제1 접촉층(601b)은 제2 접촉층(602b)의 면적보다 큰 면적을 가진다.In one embodiment of the present invention, in a plan view of the light emitting device 3 , the first contact layer 601b has an area larger than that of the second contact layer 602b .

본 발명의 일실시예에서, 제1 본딩패드(80b) 및 제2 본딩패드(90b)의 형성위치는 어느 홀부(100b)도 제1 본딩패드(80b) 또는 제2 본딩패드(90b)에 의해 커버되지 않도록 홀부(100b)를 피해간다.In one embodiment of the present invention, the formation positions of the first bonding pad 80b and the second bonding pad 90b are formed in any hole portion 100b by the first bonding pad 80b or the second bonding pad 90b. Avoid the hole (100b) so as not to be covered.

본 발명의 일실시예에서, 발광소자(3)의 단면도 상에서, 제1 반도체층(101b)과 연결된 제1 접촉층(601b)은 제2 본딩패드(90b) 하측에 위치하지 않는다.In one embodiment of the present invention, in the cross-sectional view of the light emitting device 3 , the first contact layer 601b connected to the first semiconductor layer 101b is not located below the second bonding pad 90b.

본 발명의 일실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 최소 거리는 50μm보다 크다.In one embodiment of the present invention, the minimum distance between the first bonding pad 80b and the second bonding pad 90b is greater than 50 μm.

본 발명의 일실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 거리는 300μm보다 작다.In an embodiment of the present invention, the distance between the first bonding pad 80b and the second bonding pad 90b is less than 300 μm.

본 발명의 일실시예에서, 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 금속 재질을 포함하는 단층 또는 다층의 구조일 수 있다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 다층 구조인 경우, 제1 본딩패드(80b)는 제1 하층 본딩패드(미도시) 및 제1 상층 본딩패드(미도시)를 포함하고, 제2 본딩패드(90b)는 제2 하층 본딩패드(미도시) 및 제2 상층 본딩패드(미도시)를 포함한다. 상층 본딩패드와 하층 본딩패드는 각각 상이한 기능을 가진다. 상층 본딩패드의 기능은 주로 용접과 리드 선을 형성하는 것이고, 상층 본딩패드에 의해, 발광소자(3)는 플립 칩 형식으로, 솔더 또는 Au-Sn 공정 접합을 이용하여 장착기판 상에 장착된다. 상층 본딩패드의 구체적인 금속 재질은 고연성의 재질을 포함하며, 고연성의 재질은 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 구리(Cu), 금(Au), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os)이다. 상층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 상층 본딩패드의 재질은 니켈(Ni) 및/또는 금(Au)을 포함하는 것이 바람직하고, 상층 본딩패드는 단층 또는 다층이다. 하층 본딩패드의 기능은 접촉층(60b), 반사층(40b), 또는 배리어층(41b)과 안정된 계면을 형성하는 것, 예컨대 제1 하층 본딩패드와 접촉층(60b)의 계면의 접합강도를 향상시키거나 제2 하층 본딩패드와 반사층(40b) 및/또는 배리어층(41b)의 계면의 접합강도를 향상시키는 것이다. 하층 본딩패드의 다른 기능은 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 반사구조 내로 확산되어, 반사구조의 반사율이 훼손되는 것을 방지하는 것이다. 따라서, 하층 본딩패드는 금(Au), 구리(Cu) 이외의 재질, 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등의 금속 재질을 포함하는 것이 바람직하고, 하층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 하층 본딩패드는 티타늄(Ti), 알루미늄(Al)의 다층 막, 또는 크롬(Cr), 알루미늄(Al)의 다층 막을 포함하는 것이 바람직하다.In one embodiment of the present invention, the first bonding pad 80b and the second bonding pad 90b may have a single-layer or multi-layer structure including a metal material. The material of the first bonding pad 80b and the second bonding pad 90b includes a metal material, and the metal material is, for example, chrome (Cr), titanium (Ti), wolfram (W), aluminum (Al), indium ( In), tin (Sn), nickel (Ni), platinum (Pt), etc. metals or alloys thereof. When the first bonding pad 80b and the second bonding pad 90b have a multilayer structure, the first bonding pad 80b includes a first lower bonding pad (not shown) and a first upper bonding pad (not shown). and the second bonding pad 90b includes a second lower bonding pad (not shown) and a second upper bonding pad (not shown). The upper bonding pad and the lower bonding pad each have different functions. The function of the upper bonding pad is mainly to weld and form lead wires, and by the upper bonding pad, the light emitting device 3 is mounted on a mounting substrate in a flip-chip type, using solder or Au-Sn process bonding. The specific metal material of the upper bonding pad includes a material of high ductility, and the material of high ductility is, for example, nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), copper (Cu), gold (Au). ), Wolfram (W), Zirconium (Zr), Molybdenum (Mo), Tantalum (Ta), Aluminum (Al), Silver (Ag), Platinum (Pt), Palladium (Pd), Rhodium (Rh), Iridium (Ir) ), ruthenium (Ru), and osmium (Os). The upper bonding pad may be a single layer, an alloy, or a multilayer film made of the above material. In one embodiment of the present invention, the material of the upper bonding pad preferably includes nickel (Ni) and/or gold (Au), and the upper bonding pad is a single layer or a multilayer. The function of the lower bonding pad is to form a stable interface with the contact layer 60b, the reflective layer 40b, or the barrier layer 41b, for example, to improve the bonding strength of the interface between the first lower bonding pad and the contact layer 60b. or to improve the bonding strength of the interface between the second lower bonding pad and the reflective layer 40b and/or the barrier layer 41b. Another function of the lower bonding pad is to prevent tin (Sn) from being diffused into the reflective structure during the solder or Au-Sn process from damaging the reflectance of the reflective structure. Accordingly, the lower bonding pad is made of a material other than gold (Au) and copper (Cu), such as nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), zirconium (Zr), Molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium (Os), etc. It is preferable to include a metal material of, and the lower bonding pad may be a single layer, an alloy, or a multilayer film of the above material. In an embodiment of the present invention, the lower bonding pad preferably includes a multilayer film of titanium (Ti) or aluminum (Al), or a multilayer film of chromium (Cr) or aluminum (Al).

본 발명의 일실시예에서, 발광소자(3)가 솔더에 의해 플립 칩 형식으로 패키지 기판에 장착될 경우, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이는 높이 차이(H)가 있을 수 있다. 도 20에 도시된 바와 같이, 제1 본딩패드(80b) 하측의 제2 절연층(50b)은 반사층(40b)을 커버하고, 제2 본딩패드(90b) 하측의 제2 절연층(50b)은 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 절연층개구(502b)를 포함하므로, 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 각각 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b)에 형성되는 경우, 제1 본딩패드(80b)의 최상면(80s)과 제2 본딩패드(90b)의 최상면(90s)을 비교하면, 제1 본딩패드(80b)의 최상면(80s)은 제2 본딩패드(90b)의 최상면(90s)보다 높다. 다시 말하면, 제1 본딩패드(80b)의 최상면(80s)과 제2 본딩패드(90b)의 최상면(90s) 사이는 높이 차이(H)가 있고, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이(H)는 제2 절연층(50b)의 두께와 거의 동일하다. 일실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 0.5μm 내지 2.5μm일 있을 수 있고, 예컨대 1.5μm이다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 각각 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b) 내에 형성될 경우, 제1 본딩패드(80b)는 제3 절연층개구(701b)에 의해 제1 접촉층(601b)과 접촉하고, 제3 절연층개구(701b)로부터 연장되어 제3 절연층(70b)의 일부 표면에 커버되고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b)에 의해 제2 접촉층(602b)과 접촉하고, 다른 제3 절연층개구(702b)로부터 연장되어 제3 절연층(70b)의 일부 표면에 커버된다. In one embodiment of the present invention, when the light emitting device 3 is mounted on a package substrate in a flip-chip type by soldering, the height difference H between the first bonding pad 80b and the second bonding pad 90b is H there may be As shown in FIG. 20 , the second insulating layer 50b under the first bonding pad 80b covers the reflective layer 40b, and the second insulating layer 50b under the second bonding pad 90b is Since the second insulating layer opening 502b is included to expose the reflective layer 40b or the barrier layer 41b, the first bonding pad 80b and the second bonding pad 90b each have the third insulating layer opening 701b ) and another third insulating layer opening 702b, comparing the top surface 80s of the first bonding pad 80b and the top surface 90s of the second bonding pad 90b, the first bonding pad ( The uppermost surface 80s of 80b is higher than the uppermost surface 90s of the second bonding pad 90b. In other words, there is a height difference H between the top surface 80s of the first bonding pad 80b and the top surface 90s of the second bonding pad 90b, and the first bonding pad 80b and the second bonding pad The height difference H between 90b is approximately equal to the thickness of the second insulating layer 50b. In one embodiment, the height difference between the first bonding pad 80b and the second bonding pad 90b may be 0.5 μm to 2.5 μm, for example, 1.5 μm. When the first bonding pad 80b and the second bonding pad 90b are formed in the third insulating layer opening 701b and the other third insulating layer opening 702b, respectively, the first bonding pad 80b is formed in the third Contacting the first contact layer 601b through the insulating layer opening 701b, extending from the third insulating layer opening 701b to cover a partial surface of the third insulating layer 70b, and a second bonding pad 90b ) is in contact with the second contact layer 602b by the other third insulating layer opening 702b, and extends from the other third insulating layer opening 702b to cover a part of the surface of the third insulating layer 70b.

도 21은 본 발명의 일실시예에서 공개한 발광소자(4)의 평면도이다. 도 22는 본 발명의 일실시예에서 공개한 발광소자(4)의 단면도이다. 발광소자(4)는 상기 실시예의 발광소자(3)와 비교했을 때, 제1 본딩패드 및 제2 본딩패드의 구조가 상이한 것을 제외하고, 발광소자(4)와 발광소자(3)는 거의 동일한 구조를 가지고, 발광소자(4)는 발광소자(3)와 동일한 부호의 소자를 포함하므로 설명을 생략한다. 발광소자(4)는 Au-Sn 공정 접합에 의해 플립 칩 형식으로 패키지 기판에 장착되는 경우, 본딩패드와 패키지 기판 사이의 견고성을 증가시키도록 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 작을수록 좋다. 도 22에 도시된 바와 같이, 제1 본딩패드(80b) 하측의 제2 절연층(50b)은 반사층(40b)을 커버하고, 제2 본딩패드(90b) 하측의 제2 절연층(50b)은 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 절연층개구(502b)를 포함한다. 본 실시예에서, 제1 본딩패드(80b)의 최상면(80s)과 제2 본딩패드(90b)의 최상면(90s) 사이의 높이 차이를 감소시키기 위해, 제3 절연층개구(701b)은 다른 제3 절연층개구(702b)의 폭보다 큰 폭을 가진다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 각각 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b) 내에 형성되는 경우, 제1 본딩패드(80b)는 제3 절연층개구(701b) 내에 전체적으로 형성되어 제1 접촉층(601b)과 접촉하고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b)에 형성되어 반사층(40b) 및/또는 배리어층(41b)과 접촉하고 또한 제2 본딩패드(90b)는 제3 절연층개구(702b)로부터 연장되어 제3 절연층(70b)의 일부 표면에 커버된다. 다시 말하면, 제3 절연층은 제1 본딩패드(80b)의 하측에 형성되지 않지만, 제3 절연층의 일부는 제2 본딩패드(90b)의 하측에 형성된다. 본 실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 0.5μm보다 작고, 바람직하게는 0.1μm보다 작고, 더 바람직하게는 0.05μm보다 작다.21 is a plan view of the light emitting device 4 disclosed in an embodiment of the present invention. 22 is a cross-sectional view of the light emitting device 4 disclosed in an embodiment of the present invention. The light emitting device 4 is the light emitting device 4 and the light emitting device 3, except that the structures of the first bonding pad and the second bonding pad are different when compared with the light emitting device 3 of the above embodiment, the light emitting device 4 and the light emitting device 3 are almost identical It has a structure, and the light emitting device 4 includes elements having the same reference numerals as those of the light emitting device 3, so a description thereof will be omitted. When the light emitting device 4 is mounted on a package substrate in a flip-chip type by Au-Sn process bonding, the first bonding pad 80b and the second bonding pad 90b may increase the rigidity between the bonding pad and the package substrate. ), the smaller the height difference between them, the better. 22, the second insulating layer 50b under the first bonding pad 80b covers the reflective layer 40b, and the second insulating layer 50b under the second bonding pad 90b is and a second insulating layer opening 502b to expose the reflective layer 40b or the barrier layer 41b. In this embodiment, in order to reduce the height difference between the top surface 80s of the first bonding pad 80b and the top surface 90s of the second bonding pad 90b, the third insulating layer opening 701b is 3 It has a width greater than the width of the insulating layer opening 702b. When the first bonding pad 80b and the second bonding pad 90b are formed in the third insulating layer opening 701b and the other third insulating layer opening 702b, respectively, the first bonding pad 80b is formed in the third Formed entirely in the insulating layer opening 701b to make contact with the first contact layer 601b, and a second bonding pad 90b is formed in the other third insulating layer opening 702b to form a reflective layer 40b and/or a barrier layer In contact with 41b, the second bonding pad 90b extends from the third insulating layer opening 702b and is covered on a partial surface of the third insulating layer 70b. In other words, the third insulating layer is not formed under the first bonding pad 80b, but a part of the third insulating layer is formed under the second bonding pad 90b. In this embodiment, the height difference between the first bonding pad 80b and the second bonding pad 90b is smaller than 0.5 μm, preferably smaller than 0.1 μm, and more preferably smaller than 0.05 μm.

도 23은 본 발명의 일실시예에서 공개한 발광소자(5)의 단면도이다. 발광소자(5)는 상기 실시예의 발광소자(3), 발광소자(4)와 비교했을 때, 제2 본딩패드의 구조가 상이한 것을 제외하고, 발광소자(5)는 발광소자(3), 발광소자(4)와 거의 동일한 구조를 가지고, 발광소자(5)는 발광소자(3), 발광소자(4)와 동일한 부호의 소자를 포함하므로 설명을 생략한다. 발광소자(5)가 Au-Sn 공정 접합에 의해 플립 칩 형식으로 패키지 기판에 장착되는 경우, 본딩패드와 패키지 기판 사이의 견고성을 증가시키기위해 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 작을수록 좋다. 상술한 바와 같이, 일부 제3 절연층을 제2 본딩패드(90b)의 하측에 형성하는 것 외에도, 제2 본딩패드(90b)의 하측에 제2 범퍼패드(910b)을 형성하여 제1 본딩패드(80b)의 상면과 제2 본딩패드(90b)의 상면 사이의 높이 차이를 감소시킬 수 있다. 도 23에 도시된 바와 같이, 제1 본딩패드(80b) 하측의 제2 절연층(50b)은 반사층(40b)을 커버하고, 제2 본딩패드(90b) 하측의 제2 절연층(50b)은 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 절연층개구(502b)를 포함한다. 본 실시예에서, 제1 본딩패드(80b)는 제3 절연층개구(701b) 내에 전체적으로 형성되어 제1 접촉층(601b)과 접촉하고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b) 내에 전체적으로 형성되어 제2 접촉층(602b)과 접촉한다. 다시 말하면, 제3 절연층은 제1 본딩패드(80b)의 하측 및 제2 본딩패드(90b)의 하측에 형성되지 않는다. 본 실시예에서, 제2 본딩패드(90b)와 제2 접촉층(602b) 사이에 위치하는 제2 범퍼패드(910b)에 의해, 제1 본딩패드(80b)의 상면과 제2 본딩패드(90b)의 상면 사이의 높이 차이를 감소시키고, 제2 범퍼패드(910b)은 Au-Sn 공정 중의 주석(Sn)이 발광소자(5) 내로 확산되는 것을 방지하도록, 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등의 금속 재질을 포함하는 것이 바람직하다. 본 실시예에서, 제1 본딩패드(80b)의 상면과 제2 본딩패드(90b)의 상면 사이의 높이 차이는 0.5μm보다 작고, 바람직하게는 0.1μm보다 작고, 더 바람직하게는 0.05μm보다 작다. 본 실시예에서, 제2 범퍼패드(910b)은 제2 절연층(50b)의 두께와 거의 동일한 두께를 가진다.23 is a cross-sectional view of the light emitting device 5 disclosed in an embodiment of the present invention. The light emitting device 5 is the light emitting device 3 and the light emitting device 4, except that the structure of the second bonding pad is different from the light emitting device 3 and the light emitting device 4 of the above embodiment, except that the light emitting device 5 is the light emitting device 3, light emitting device Since it has substantially the same structure as the element 4, and the light emitting element 5 includes elements with the same reference numerals as the light emitting element 3 and the light emitting element 4, the description thereof will be omitted. When the light emitting device 5 is mounted on a package substrate in a flip-chip type by Au-Sn process bonding, the first bonding pad 80b and the second bonding pad 90b may increase the rigidity between the bonding pad and the package substrate. ), the smaller the height difference between them, the better. As described above, in addition to forming a part of the third insulating layer under the second bonding pad 90b, a second bumper pad 910b is formed under the second bonding pad 90b to form the first bonding pad. A height difference between the upper surface of the 80b and the upper surface of the second bonding pad 90b may be reduced. 23 , the second insulating layer 50b under the first bonding pad 80b covers the reflective layer 40b, and the second insulating layer 50b under the second bonding pad 90b is and a second insulating layer opening 502b to expose the reflective layer 40b or the barrier layer 41b. In the present embodiment, the first bonding pad 80b is formed entirely in the third insulating layer opening 701b to contact the first contact layer 601b, and the second bonding pad 90b is formed in another third insulating layer opening 701b. Formed entirely in 702b and in contact with second contact layer 602b. In other words, the third insulating layer is not formed under the first bonding pad 80b and below the second bonding pad 90b. In the present embodiment, by the second bumper pad 910b positioned between the second bonding pad 90b and the second contact layer 602b, the upper surface of the first bonding pad 80b and the second bonding pad 90b ) to reduce the difference in height between the upper surfaces, and the second bumper pad 910b prevents tin (Sn) from diffusing into the light emitting device 5 during the Au-Sn process, gold (Au), copper (Cu) Other metal materials, such as chromium (Cr), nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), zirconium (Zr), molybdenum (Mo), tantalum (Ta) , it is preferable to include a metal material such as aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium (Os), etc. . In this embodiment, the difference in height between the upper surface of the first bonding pad 80b and the upper surface of the second bonding pad 90b is smaller than 0.5 μm, preferably smaller than 0.1 μm, and more preferably smaller than 0.05 μm. . In the present embodiment, the second bumper pad 910b has a thickness substantially equal to the thickness of the second insulating layer 50b.

도 24는 본 발명의 일실시예에서 공개한 발광소자(6)의 단면도이다. 발광소자(6)는 상기 실시예의 발광소자(3), 발광소자(4)와 비교했을 때, 제1 본딩패드(80b) 하측의 제3 절연층(70b) 구조가 상이한 것을 제외하고, 발광소자(6)는 발광소자(3), 발광소자(4)와 거의 동일한 구조를 가지고, 발광소자(6)는 발광소자(3), 발광소자(4)와 거의 동일한 부호의 소자를 포함하므로 설명을 생략한다. 도 24에 도시된 바와 같이, 제3 절연층(70b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 리소그래피, 식각 방식에 의해 패턴화되어, 제1 접촉층(601b) 상에 제3 절연층개구(701b)를 형성하여 제1 접촉층(601b)을 노출시키고, 또한 제2 접촉층(602b) 상에 다른 제3 절연층개구(702b)를 형성하여 제2 접촉층(602b)을 노출시킨다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 전기 도금, 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 리소그래피, 식각 방식으로 패턴화된다. 제1 본딩패드(80b)는 제3 절연층개구(701b)에 의해 제1 접촉층(601b)과 접촉하고, 또한 제1 접촉층(601b)을 통해 제1 반도체층(101b)과 전기적 연결을 형성한다. 제3 절연층 개구(701b)의 식각 과정에서, 제1 본딩패드(80b) 하측의 제1 접촉층(601b)과 제2 절연층(50b)이 제3 절연층(70b) 식각 시 오버 식각에 의해 제거되어 반사층(40b) 및/또는 배리어층(41b)을 노출시키는 것을 방지하기 위하여, 제1 본딩패드(80b) 하측의 제3 절연층(70b)이 식각되어 형성하는 제3 절연층개구(701b)의 면적을 감소시켜, 제1 부분의 제3 절연층(70b)이 제1 본딩패드(80b)과 제1 접촉층(601b) 사이에 위치하고, 또한 제1 본딩패드(80b)에 의해 완전히 피복되도록 남겨 두고, 다른 제2 부분의 제3 절연층(70b)은 제1 본딩패드(80b)의 주변에 위치하고, 제1 부분과 제2 부분의 제3 절연층(70b) 사이의 간격은 제3 절연층개구(701b)를 구성한다. 구체적으로, 제1 본딩패드(80b)에 의 해 완전히 피복된 제1 부분의 제3 절연층(70b)은 본딩패드(80b) 하측의 제3 절연층개구(701b)의 폭보다 큰 폭을 가진다. 본 실시예에서, 발광소자의 평면도 상에서, 제3 절연층개구(701b)는 환상 개구이다.24 is a cross-sectional view of the light emitting device 6 disclosed in an embodiment of the present invention. The light emitting device 6 is a light emitting device except that the structure of the third insulating layer 70b under the first bonding pad 80b is different as compared to the light emitting device 3 and the light emitting device 4 of the above embodiment. (6) has substantially the same structure as the light emitting device 3 and the light emitting device 4, and the light emitting device 6 includes elements with substantially the same code as the light emitting device 3 and the light emitting device 4 omit 24, the third insulating layer 70b may be formed on the semiconductor laminate 10b by evaporation or deposition, etc., and patterned by lithography or etching, so that the first contact layer ( A third insulating layer opening 701b is formed on the 601b) to expose the first contact layer 601b, and another third insulating layer opening 702b is formed on the second contact layer 602b to form a second The contact layer 602b is exposed. The first bonding pad 80b and the second bonding pad 90b may be formed on the semiconductor layer 10b by means of electroplating, evaporation, deposition, or the like, and are patterned by lithography or etching. The first bonding pad 80b is in contact with the first contact layer 601b through the third insulating layer opening 701b and is electrically connected to the first semiconductor layer 101b through the first contact layer 601b. to form During the etching process of the third insulating layer opening 701b, the first contact layer 601b and the second insulating layer 50b under the first bonding pad 80b are over-etched when the third insulating layer 70b is etched. In order to prevent the reflective layer 40b and/or the barrier layer 41b from being removed by the etching, the third insulating layer opening formed by etching the third insulating layer 70b under the first bonding pad 80b ( By reducing the area of 701b), the third insulating layer 70b of the first portion is positioned between the first bonding pad 80b and the first contact layer 601b, and is also completely covered by the first bonding pad 80b. Left to be covered, the third insulating layer 70b of the other second part is positioned around the first bonding pad 80b, and the distance between the first part and the third insulating layer 70b of the second part is the second 3 The insulating layer opening 701b is formed. Specifically, the third insulating layer 70b of the first portion completely covered by the first bonding pad 80b has a width greater than the width of the third insulating layer opening 701b under the bonding pad 80b. . In this embodiment, in a plan view of the light emitting element, the third insulating layer opening 701b is an annular opening.

도 25 내지 도 34b는 본 발명의 일실시예에서 공개한 발광소자(7)의 제조방법 및 구조를 나타낸 도면이다.25 to 34B are views showing the manufacturing method and structure of the light emitting device 7 disclosed in an embodiment of the present invention.

도 25에 도시된 바와 같이, 발광소자(7)의 제조방법은 기판(11c)을 제공하는 단계; 및 기판(11c) 상에 반도체적층(10c)을 형성하는 단계를 포함하고, 반도체적층(10c)은 제1 반도체층(101c), 제2 반도체층(102c) 및 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 위치하는 활성층(103c)을 포함한다.As shown in Fig. 25, the manufacturing method of the light emitting device 7 includes the steps of providing a substrate 11c; and forming a semiconductor stacked layer 10c on a substrate 11c, wherein the semiconductor stacked layer 10c includes a first semiconductor layer 101c, a second semiconductor layer 102c, and a first semiconductor layer 101c; and an active layer 103c positioned between the second semiconductor layers 102c.

본 발명의 일실시예에서, 기판(11c)은 알루미늄갈륨인듐인(AlGaInP)을 성장시키는 갈륨비소(GaAs)웨이퍼이거나, 인륨갈륨질소(InGaN)를 성장시키는 사파이어(Al2O3) 웨이퍼, 질화갈륨(GaN) 웨이퍼 또는 탄화규소(SiC) 웨이퍼를 포함하는 성장기판일 수 있다.In one embodiment of the present invention, the substrate 11c is a gallium arsenide (GaAs) wafer on which aluminum gallium indium phosphorus (AlGaInP) is grown, or a sapphire (Al2O3) wafer on which inium gallium nitrogen (InGaN) is grown, gallium nitride (GaN). ) wafer or a growth substrate including a silicon carbide (SiC) wafer.

본 발명의 일실시예에서, 유기 금속 화학 기상 증착법(MOCVD), 분자선 에피턱셜법(MBE), 수소화물 기상증착법(HVPE), 물리적 기상 증착법(PVD) 또는 이온 도금법으로 기판(11c) 상에 발광(light-emitting)적층 등 광전 특성을 가지는 반도체적층(10c)을 형성하고, 물리적 기상 증착은 스퍼터링(Sputtering) 또는 증발(Evaporation)법을 포함한다. 제1 반도체층(101c) 및 제2 반도체층(102c)은, 클래딩층(cladding layer) 또는 구속층(confinement layer)일 수 있고, 양자는 상이한 도전 형태, 전기적 특성, 극성을 가지거나, 도핑된 원소에 따라 전자 또는 정공을 제공하고, 예컨대 제1 반도체층(101c)은 전기적 특성이 n형인 반도체이고, 제2 반도체층(102c)은 전기적 특성이 p형인 반도체이다. 활성층(103c)은 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 형성되고, 전자와 정공은 전류 구동하에 활성층(103c)에서 재결합되어, 전기 에너지를 빛 에너지로 전환하여 광선을 방출한다. 반도체적층(10c) 중의 단층 또는 다층의 물리적 및 화학적 조성을 변경하는 것에 의하여 발광소자(7)가 방출하는 광선의 파장을 조절한다. 반도체적층(10c)의 재질은 Ⅲ-Ⅴ족 반도체 재질을 포함하고, 예컨대 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P이고, 여기서 0x,y1;(x+y)1이다. 활성층(103c)의 재질에 따라, 반도체적층(10c)의 재질이 AlInGaP계 재질인 경우, 파장이 610 nm 내지 650 nm인 적색광, 파장이 530 nm 내지 570 nm인 녹색광을 방출할 수 있고, 반도체적층(10c)의 재질이 InGaN계 재질인 경우, 파장이 450 nm 내지 490 nm인 청색광을 방출할 수 있고, 또는 반도체적층(10c)의 재질이 AlGaN계 또는 AlInGaN계 재질인 경우, 파장이 400 nm 내지 250 nm인 자외광을 방출할 수 있다. 활성층(103c)은 단일 헤테로구조(single heterostructure, SH), 이중 헤테로구조(double heterostructure, DH), 양면 이중 헤테로구조(double-side double heterostructure, DDH), 다층양자 우물구조(multi-quantum well, MQW)일 수 있다. 활성층(103c)의 재질은 전기적 특성이 중성, p형 또는 n형인 반도체일 수 있다.In one embodiment of the present invention, light emission on the substrate 11c by metal organometallic chemical vapor deposition (MOCVD), molecular beam epitaxial method (MBE), hydride vapor deposition (HVPE), physical vapor deposition (PVD) or ion plating method A semiconductor laminate 10c having photoelectric characteristics such as a light-emitting laminate is formed, and physical vapor deposition includes sputtering or evaporation. The first semiconductor layer 101c and the second semiconductor layer 102c may be a cladding layer or a confinement layer, both of which have different conductivity types, electrical properties, polarities, or are doped Depending on the element, electrons or holes are provided. For example, the first semiconductor layer 101c is an n-type semiconductor, and the second semiconductor layer 102c is a p-type semiconductor. The active layer 103c is formed between the first semiconductor layer 101c and the second semiconductor layer 102c, and electrons and holes are recombined in the active layer 103c under current driving, converting electrical energy into light energy to emit light. emit The wavelength of light emitted from the light emitting device 7 is controlled by changing the physical and chemical composition of a single layer or multiple layers in the semiconductor stack 10c. The material of the semiconductor stack 10c includes a III-V semiconductor material, for example, AlxInyGa(1-x-y)N or AlxInyGa(1-x-y)P, where 0x,y1;(x+y)1. Depending on the material of the active layer 103c, when the material of the semiconductor laminate 10c is an AlInGaP-based material, red light having a wavelength of 610 nm to 650 nm and green light having a wavelength of 530 nm to 570 nm may be emitted. When the material of (10c) is an InGaN-based material, blue light having a wavelength of 450 nm to 490 nm can be emitted, or when the semiconductor layer 10c is an AlGaN-based or AlInGaN-based material, a wavelength of 400 nm to It can emit ultraviolet light of 250 nm. The active layer 103c has a single heterostructure (SH), a double heterostructure (DH), a double-side double heterostructure (DDH), and a multi-quantum well (MQW) structure. ) can be The material of the active layer 103c may be a semiconductor having neutral, p-type, or n-type electrical characteristics.

본 발명의 실시예에서, PVD 질화알루미늄(AlN)은 버퍼층으로서, 반도체적층(10c)와 기판(11c) 사이에 형성되어, 반도체적층(10c)의 에피택셜 품질을 개선시킬 수 있다. 실시예에서, PVD 질화알루미늄(AlN)을 형성하는 타겟은 질화알루미늄으로 조성된다. 다른 실시예에서는 알루미늄으로 조성된 타겟을 사용하여, 질소원의 환경하에 알루미늄 타겟과 반응적으로 질화알루미늄을 형성한다.In an embodiment of the present invention, PVD aluminum nitride (AlN) is formed between the semiconductor laminate 10c and the substrate 11c as a buffer layer to improve the epitaxial quality of the semiconductor laminate 10c. In an embodiment, the target for forming PVD aluminum nitride (AlN) is composed of aluminum nitride. In another embodiment, using a target composed of aluminum, aluminum nitride is formed reactively with the aluminum target under an environment of a nitrogen source.

도 26a의 평면도 및 도 26a의 A-A'선에 따른 단면도인 도 26b에 도시된 바와 같이, 기판(11c) 상에 반도체적층(10c)을 형성한 후, 발광소자(7)의 제조방법은 플랫폼 형성단계를 포함한다. 리소그래피, 식각 방식으로 반도체적층(10c)을 패턴화하여, 일부 제2 반도체층(102c) 및 활성층(103c)을 제거하여, 하나 이상의 반도체 구조(1000c), 하나 이상의 반도체 구조(1000c)의 주변에서 제1 반도체층(101c)의 제1 표면(1011c)을 노출시키는 서라운딩부(111c), 제1 반도체층(101c)의 제2 표면(1012c)을 노출시키는 하나 이상의 홀부(100c)를 형성한다.As shown in FIG. 26B, which is a plan view of FIG. 26A and a cross-sectional view taken along line A-A' in FIG. 26A, after the semiconductor laminate 10c is formed on the substrate 11c, the manufacturing method of the light emitting device 7 is Including the platform formation step. By patterning the semiconductor stacked layer 10c by lithography and etching, some of the second semiconductor layer 102c and the active layer 103c are removed, and at least one semiconductor structure 1000c and at least one semiconductor structure 1000c are removed from the periphery. A surrounding portion 111c exposing the first surface 1011c of the first semiconductor layer 101c and one or more hole portions 100c exposing the second surface 1012c of the first semiconductor layer 101c are formed. .

본 발명의 일실시예에서, 복수 개의 반도체 구조(1000c)는 서로 분리되어 기판(11c)의 표면(11s)을 노출시키거나 제1 반도체층(101c)에 의해 서로 연결된다. 하나 이상의 반도체 구조(1000c)는 각각 제1 외측벽(1003c), 제2 외측벽(1001c) 및 하나 이상의 내측벽(1002c)을 포함하고, 제1 외측벽(1003c)은 제1 반도체층(101c)의 측벽이고, 제2 외측벽(1001c)은 활성층(103c) 및/또는 제2 반도체층(102c)의 측벽이고, 제2 외측벽(1001c)의 일단은 제2 반도체층(102c)의 표면(102s)과 연결되고, 제2 외측벽(1001c)의 타단은 제1 반도체층(101c)의 제1 표면(1011c)과 연결되고, 내측벽(1002c)의 일단은 제2 반도체층(102c)의 표면(102s)과 연결되고, 내측벽(1002c)의 타단은 제1 반도체층(101c)의 제2 표면(1012c)과 연결된다. 도 26b에 도시된 바와 같이, 반도체 구조(1000c)의 내측벽(1002c)과 제1 반도체층(101c)의 제2 표면(1012c)은 둔각 또는 직각을 이루고, 반도체 구조(1000c)의 제1 외측벽(1003c)과 기판(11c)의 표면(11s)은 둔각 또는 직각을 이루고, 반도체 구조(1000c)의 제2 외측벽(1001c)과 제1 반도체층(101c)의 제1 표면(1011c)은 둔각 또는 직각을 이룬다.In one embodiment of the present invention, the plurality of semiconductor structures 1000c are separated from each other to expose the surface 11s of the substrate 11c or are connected to each other by the first semiconductor layer 101c. The one or more semiconductor structures 1000c each include a first outer wall 1003c, a second outer wall 1001c, and one or more inner walls 1002c, the first outer wall 1003c being a sidewall of the first semiconductor layer 101c. and the second outer wall 1001c is a sidewall of the active layer 103c and/or the second semiconductor layer 102c, and one end of the second outer wall 1001c is connected to the surface 102s of the second semiconductor layer 102c. The other end of the second outer wall 1001c is connected to the first surface 1011c of the first semiconductor layer 101c, and one end of the inner wall 1002c is connected to the surface 102s of the second semiconductor layer 102c and connected, and the other end of the inner wall 1002c is connected to the second surface 1012c of the first semiconductor layer 101c. 26B , the inner wall 1002c of the semiconductor structure 1000c and the second surface 1012c of the first semiconductor layer 101c form an obtuse or right angle, and the first outer wall of the semiconductor structure 1000c 1003c and the surface 11s of the substrate 11c form an obtuse or right angle, and the second outer wall 1001c of the semiconductor structure 1000c and the first surface 1011c of the first semiconductor layer 101c form an obtuse or right angle. make a right angle

본 발명의 일실시예에서, 서라운딩부(111c)는 도 26a에 도시된 발광소자(7)의 평면도에서 볼 때 직사각형 또는 다각형 환상이다.In one embodiment of the present invention, the surrounding portion 111c has a rectangular or polygonal annular shape in a plan view of the light emitting device 7 shown in Fig. 26A.

본 발명의 일실시예에서, 홀부(100c)의 개구 형상은 원형, 타원형, 직사각형, 다각형 또는 임의의 형상이다. 복수 개의 홀부(100c)는 복수의 열로 배열될 수 있고, 임의의 서로 인접한 두 열 또는 각 인접한 두 열 상의 홀부(100c)는 서로 나란히 배열되거나 어긋나게 배열될 수 있다.In one embodiment of the present invention, the shape of the opening of the hole portion 100c is circular, oval, rectangular, polygonal, or any shape. The plurality of hole portions 100c may be arranged in a plurality of columns, and any two adjacent columns or the hole portions 100c on each adjacent two columns may be arranged side by side or displaced from each other.

본 발명의 일실시예에서, 복수 개의 홀부(100c)는 제1 열 및 제2 열로 배열될 수 있고, 동일한 열 상에 위치하는 2개의 서로 인접한 홀부(100c) 사이는 제1 최단거리를 가지고, 제1 열 상에 위치하는 홀부(100c)와 제2 열 상에 위치하는 홀부(100c) 사이는 제2 최단거리를 가지고, 제1 최단거리는 제2 최단거리보다 크거나 작다. 외부전류가 발광소자(7)에 주입되면, 복수 개의 홀부(100c)의 분산배치에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the plurality of hole parts 100c may be arranged in a first row and a second row, and the first shortest distance between two adjacent hole parts 100c positioned on the same row is, A second shortest distance is between the hole 100c positioned on the first row and the hole part 100c positioned on the second row, and the first shortest distance is greater than or smaller than the second shortest distance. When an external current is injected into the light emitting device 7, the distribution of the plurality of holes 100c can make the light field distribution of the light emitting device 7 uniform, and the forward voltage of the light emitting device 7 is reduced. can do it

본 발명의 일실시예에서, 복수 개의 홀부(100c)는 제1 열, 제2 열 및 제3 열로 배열될 수 있고, 제1 열 상에 위치하는 홀부(100c)와 제2 열 상에 위치하는 홀부(100c) 사이는 제1 최단거리를 가지고, 제2 열 상에 위치하는 홀부(100c)와 제3 열 상에 위치하는 홀부(100c) 사이는 제2 최단거리를 가지고, 제1 최단거리는 제2 최단거리보다 작다. 외부전류가 발광소자(7)에 주입되면, 복수 개의 홀부(100c)의 분산배치에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In an embodiment of the present invention, the plurality of hole portions 100c may be arranged in a first column, a second column, and a third column, and the hole portions 100c located on the first column and the hole portion 100c located on the second column The first shortest distance is between the hole portions 100c, the second shortest distance is between the hole portions 100c positioned on the second row and the hole portion 100c positioned on the third row, and the first shortest distance is the second shortest distance. 2 is smaller than the shortest distance. When an external current is injected into the light emitting device 7, the distribution of the plurality of holes 100c can make the light field distribution of the light emitting device 7 uniform, and the forward voltage of the light emitting device 7 is reduced. can do it

본 발명의 일실시예에서, 발광소자(7)가 30 mil보다 큰 변의 길이를 가질 경우, 발광소자(7)은 서라운딩부(111c) 및 하나 이상의 홀부(100c)를 포함한다. 두 개의 서로 인접한 홀부(100c) 사이는 제1 최단거리를 가지고, 임의의 홀부(100c)와 제1 반도체층(101c)의 제1 외측벽(1003c) 사이는 제2 최단거리를 가지고, 제1 최단거리는 제2 최단거리보다 작다. 외부전류가 발광소자(7)에 주입되면, 서라운딩부(111c) 및 하나 이상의 홀부(100c)의 분산배치에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, when the light emitting device 7 has a side length greater than 30 mils, the light emitting device 7 includes a surrounding portion 111c and one or more hole portions 100c. The first shortest distance is between the two adjacent hole portions 100c, and the second shortest distance is between the arbitrary hole portion 100c and the first outer wall 1003c of the first semiconductor layer 101c, and the first shortest distance is the first shortest distance. The distance is smaller than the second shortest distance. When an external current is injected into the light emitting device 7, the distribution of the light field of the light emitting device 7 can be made uniform by the distributed arrangement of the surrounding portion 111c and the one or more hole portions 100c, and the light emitting device ( The forward voltage of 7) can be reduced.

본 발명의 일실시예에서, 발광소자(7)가 30 mil보다 작은 변의 길이를 가질 경우, 발광할 수 있는 활성층의 면적을 증가시키도록 발광소자(7)는 서라운딩부(111c)를 포함하되, 홀부(100c)를 포함하지 않는다. 외부전류가 발광소자(7)에 주입되면, 서라운딩부(111c)가 반도체 구조(1000c)의 주변을 에워싸는 구조에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, when the light emitting device 7 has a side length smaller than 30 mil, the light emitting device 7 includes a surrounding portion 111c to increase the area of the active layer capable of emitting light. , does not include the hole portion (100c). When an external current is injected into the light emitting device 7 , the light field distribution of the light emitting device 7 can be made uniform by the structure in which the surrounding portion 111c surrounds the periphery of the semiconductor structure 1000c, and the light emitting device The forward voltage of (7) can be reduced.

플랫폼 형성단계에 이어서 발광소자(7)의 제조방법은, 도 27a의 평면도 및 도27a의 A-A'선에 따른 단면도인 도 27b에 도시된 바와 같이, 제1 절연층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체 구조(1000c) 상에 제1 절연층(20c)을 형성하고, 또 리소그래피, 식각 방식으로 제1 절연층(20c)을 패턴화하여, 상기 서라운딩부(111c)의 일부 제1 표면(1011c)을 커버하고 또한 반도체구조(1000c)의 제2 외측벽(1001c)을 피복하도록 제1 절연층서라운딩영역(200c)을 형성하고, 복수 개의 홀부(100c)의 제2 표면(1012c)을 커버하고 또한 반도체구조(1000c)의 내측벽(1002c)을 피복하도록 군을 이룬 제1 절연층커버영역(201c)을 형성하고, 또한 제2 반도체층(102c)의 표면(102s)을 노출시키도록 제1 절연층개구(202c)를 형성한다. 군을 이룬 제1 절연층커버영역(201c)은 서로 분리되어 각각 복수 개의 홀부(100c)에 대응한다. 제1 절연층(20c)은 단층 또는 적층 구조일 수 있다. 제1 절연층(20c)이 단층 구조인 경우, 제1 절연층(20c)은 반도체 구조(1000c)의 측벽을 보호하여 활성층(103c)이 후속 제조공정에 의해 훼손되는 것을 방지할 수 있다. 제1 절연층(20c)이 적층 구조인 경우, 제1 절연층(20c)은 반도체 구조(1000c)를 보호할 수 있는 것 외에도, 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제1 절연층(20c)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다. Following the platform forming step, the method of manufacturing the light emitting device 7 includes a first insulating layer forming step as shown in the plan view of FIG. 27A and FIG. 27B , which is a cross-sectional view taken along line AA′ in FIG. 27A. A first insulating layer 20c is formed on the semiconductor structure 1000c by a physical vapor deposition method or a chemical vapor deposition method, etc., and the first insulating layer 20c is patterned by lithography and etching, so that the surrounding portion A first insulating layer surrounding region 200c is formed to cover a part of the first surface 1011c of the 111c and also to cover the second outer wall 1001c of the semiconductor structure 1000c, and A first insulating layer covering region 201c grouped to cover the second surface 1012c and also to cover the inner wall 1002c of the semiconductor structure 1000c is formed, and also the surface of the second semiconductor layer 102c. A first insulating layer opening 202c is formed to expose 102s. The grouped first insulating layer cover regions 201c are separated from each other and respectively correspond to the plurality of hole portions 100c. The first insulating layer 20c may have a single layer or a multilayer structure. When the first insulating layer 20c has a single-layer structure, the first insulating layer 20c may protect the sidewall of the semiconductor structure 1000c to prevent the active layer 103c from being damaged by a subsequent manufacturing process. When the first insulating layer 20c has a stacked structure, the first insulating layer 20c can protect the semiconductor structure 1000c, and two or more materials having different refractive indices are alternately stacked to form a Breg reflector ( DBR) structure to selectively reflect light of a specific wavelength. The first insulating layer 20c is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제1 절연층 형성단계에 이어서 발광소자(7)의 제조방법은 , 도 28a의 평면도 및 도 28a의 A-A'선에 따른 단면도인 도 28b에 도시된 바와 같이, 투명 도전층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 제1 절연층 개구(202c) 내에 투명 도전층(30c)을 형성하고, 투명 도전층(30c)의 외연(301c)과 제1 절연층(20c)은 거리를 두고 이격되어 제2 반도체층(102c)의 일부 표면(102s)을 노출시킨다. 투명 도전층(30c)은 제2 반도체층(102c)의 거의 전체 표면에 형성되어 제2 반도체층(102c)과 접촉하므로, 전류는 투명 도전층(30c)에 의해 제2 반도체층(102c)에 전체적으로 균일하게 확산된다. 투명 도전층(30c)의 재질은 활성층(103c)이 방출하는 광선에 대해 투명한 재질을 포함하고, 투명한 재질은 예컨대 인듐 주석 산화물(ITO), 또는인듐 아연 옥사이드(IZO)이다.In one embodiment of the present invention, following the first insulating layer forming step, the manufacturing method of the light emitting device 7 is, as shown in FIG. 28B, which is a plan view of FIG. , a transparent conductive layer forming step. A transparent conductive layer 30c is formed in the first insulating layer opening 202c by a physical vapor deposition method or a chemical vapor deposition method, etc., and the outer edge 301c of the transparent conductive layer 30c and the first insulating layer 20c are separated by a distance is spaced apart to expose a partial surface 102s of the second semiconductor layer 102c. Since the transparent conductive layer 30c is formed on almost the entire surface of the second semiconductor layer 102c and comes into contact with the second semiconductor layer 102c, a current flows through the second semiconductor layer 102c by the transparent conductive layer 30c. spread evenly throughout. The material of the transparent conductive layer 30c includes a material that is transparent to the light emitted by the active layer 103c, and the transparent material is, for example, indium tin oxide (ITO) or indium zinc oxide (IZO).

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 먼저 투명 도전층 형성단계를 진행한 다음, 제1 절연층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the transparent conductive layer forming step may be performed first, and then the first insulating layer forming step may be performed.

본 발명의 다른 실시예에서, 플랫폼 형성단계이후, 제1 절연층의 형성단계를 생략하고, 투명 도전층 형성단계를 직접 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the forming step of the first insulating layer may be omitted, and the transparent conductive layer forming step may be performed directly.

본 발명의 일실시예에서, 투명 도전층 형성단계에 이어서 발광소자(7)의 제조방법은, 도 29a의 평면도, 도 29b의 영역 B의 부분 확대도, 도 29c의 영역C의 부분 확대, 도 29a의 A-A'선에 따른 단면도인 도 29d 및 도 29e의 영역E의 부분 확대도에 도시된 바와 같이, 반사구조 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 투명 도전층(30c) 상에 반사구조(400)를 형성하고, 반사구조(400)는 반사층(40c) 및/또는 배리어층(41c)을 포함하고, 반사층(40c)은 투명 도전층(30c)과 배리어층(41c) 사이에 위치한다. 본 발명의 일실시예에서, 반사층(40c)의 외연(401c)은 투명 도전층(30c)의 외연(301c)의 내측, 외측에 설치될 수 있거나, 또는 투명 도전층(30c)의 외연(301c)과 합쳐서 정렬되도록 설치될 수 있고, 배리어층(41c)의 외연(411c)은 반사층(40c)의 외연(401c)의 내측, 외측에 설치되거나, 또는 반사층(40c)의 외연(401c)과 겹치면서 정렬되게 설치될 수 있다. 도 29b, 도 29c의 부분 확대도 및 도 29e의 부분 확대도에 도시된 바와 같이, 반사층(40c)의 외연(401c)은 투명 도전층(30c)의 외연(301c)과 중첩되지 않고, 투명 도전층(30c)의 외연(301c)은 반사층(40c)에 의해 피복되어, 배리어층(41c)이 투명 도전층(30c)과 연결되지 않도록 한다.In one embodiment of the present invention, following the transparent conductive layer forming step, the manufacturing method of the light emitting device 7 is a plan view of FIG. 29A, a partially enlarged view of a region B of FIG. As shown in the partial enlarged views of regions E of FIGS. 29D and 29E, which are cross-sectional views taken along line A-A' of 29A, a reflective structure forming step is included. A reflective structure 400 is formed on the transparent conductive layer 30c by a physical vapor deposition method or a chemical vapor deposition method, and the reflective structure 400 includes a reflective layer 40c and/or a barrier layer 41c, and a reflective layer 40c is located between the transparent conductive layer 30c and the barrier layer 41c. In one embodiment of the present invention, the outer edge 401c of the reflective layer 40c may be provided inside or outside the outer edge 301c of the transparent conductive layer 30c, or the outer edge 301c of the transparent conductive layer 30c. ), and the outer edge 411c of the barrier layer 41c is installed inside or outside the outer edge 401c of the reflective layer 40c, or overlaps the outer edge 401c of the reflective layer 40c. It can be installed in alignment. 29B, 29C and 29E, the outer edge 401c of the reflective layer 40c does not overlap the outer edge 301c of the transparent conductive layer 30c, and is transparent conductive The outer edge 301c of the layer 30c is covered by the reflective layer 40c so that the barrier layer 41c is not connected to the transparent conductive layer 30c.

본 발명의 다른 실시예에서, 투명 도전층의 형성단계를 생략할 수 있고, 플랫폼 형성단계 또는 제1 절연층 형성단계 이후, 반사구조 형성단계를 직접 진행해야 하고, 예컨대 반사층(40c) 및/또는 배리어층(41c)은 제2 반도체층(102c) 상에 직접 형성되고, 반사층(40c)은 제2 반도체층(102c) 및 배리어층(41c) 사이에 위치한다.In another embodiment of the present invention, the step of forming the transparent conductive layer can be omitted, and after the step of forming the platform or the step of forming the first insulating layer, the step of forming the reflective structure must be performed directly, for example, the reflective layer 40c and/or The barrier layer 41c is directly formed on the second semiconductor layer 102c, and the reflective layer 40c is positioned between the second semiconductor layer 102c and the barrier layer 41c.

반사층(40c)은 단층 또는 적층 구조일 수 있고, 적층 구조는 예컨대 브래그 반사구조이다. 반사층(40c)의 재질은 반사율이 비교적 높은 금속 재질을 포함하며, 금속 재질은 예컨대 은(Ag), 알루미늄(Al) 또는 로듐(Rh) 등 금속 또는 이들의 합금이다. 여기서 비교적 높은 반사율을 가진다는 것은 발광소자(7)가 방출하는 광선의 파장에 대해 80% 이상의 반사율을 가지는 것을 의미한다. 본 발명의 일실시예에서, 배리어층(41c)은 반사층(40c)을 피복함으로써 반사층(40c) 표면이 산화되어 반사층(40c)의 반사율이 악화되는 것을 방지한다. 배리어층(41c)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 배리어층(41c)은 단층 또는 적층 구조일 수 있고, 적층 구조는 예컨대 티타늄(Ti)/알루미늄(Al) 및/또는 티타늄(Ti)/볼프람(W)이다. 본 발명의 일실시예에서, 배리어층(41c)은 반사층(40c)과 가까이 있는 일측에 티타늄(Ti)/볼프람(W) 적층 구조를 포함하고, 반사층(40c)과 떨어져 있는 일측에 티타늄(Ti)/알루미늄(Al) 적층구조를 포함한다. 본 발명의 일실시예에서, 반사층(40c) 및 배리어층(41c)의 재질은 금(Au), 또는 구리(Cu) 이외의 금속 재질을 포함한다. 이에 의해 후속 제조과정에서, 패키지 솔더 중의 주석(Sn) 등 금속이 발광소자(7) 내로 확산되어, 발광소자(7) 내부의 금속 재질, 예컨대 금(Au), 또는 구리(Cu)와 공정(共晶)을 형성하여, 발광소자(7)의 구조 변형을 초래하는 것을 방지할 수 있다.The reflective layer 40c may have a single layer or a laminated structure, and the laminated structure is, for example, a Bragg reflective structure. The material of the reflective layer 40c includes a metal material having a relatively high reflectance, and the metal material is, for example, a metal such as silver (Ag), aluminum (Al), or rhodium (Rh) or an alloy thereof. Here, having a relatively high reflectance means having a reflectance of 80% or more with respect to the wavelength of the light emitting device 7 emits. In one embodiment of the present invention, the barrier layer 41c covers the reflective layer 40c to prevent the surface of the reflective layer 40c from being oxidized and the reflectance of the reflective layer 40c from being deteriorated. The material of the barrier layer 41c includes a metal material, and the metal material is, for example, titanium (Ti), wolfram (W), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum ( Pt), etc. metals or alloys thereof. The barrier layer 41c may have a single layer or a multilayer structure, and the layered structure is, for example, titanium (Ti)/aluminum (Al) and/or titanium (Ti)/wolfram (W). In an embodiment of the present invention, the barrier layer 41c includes a titanium (Ti)/wolfram (W) stacked structure on one side close to the reflective layer 40c, and titanium (Ti) on one side away from the reflective layer 40c. )/aluminum (Al) laminated structure. In one embodiment of the present invention, the material of the reflective layer 40c and the barrier layer 41c includes a metal material other than gold (Au) or copper (Cu). Accordingly, in the subsequent manufacturing process, metal such as tin (Sn) in the package solder is diffused into the light emitting device 7, and the metal material inside the light emitting device 7, for example, gold (Au) or copper (Cu) and process (共晶), it is possible to prevent the structural deformation of the light emitting device 7 from being caused.

본 발명의 일실시예에서, 반사구조의 형성단계에 이어서 발광소자(7)의 제조방법은, 도 30a의 평면도 및 도 30a 의 A-A'선에 따른 단면도인 도 30b에 도시된 바와 같이, 제2 절연층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체 구조(1000c) 상에 제2 절연층(50c)을 형성하고, 또 리소그래피, 식각 방식으로 제2 절연층(50c)을 패턴화하여, 제1 반도체층(101c)을 노출시키도록 하나 또는 제1 그룹의 제2 절연층 개구(501c)를 형성하고, 반사층(40c) 또는 배리어층(41c)을 노출시키도록 하나 또는 제2 그룹의 제2 절연층 개구(502c)를 형성하고, 제2 절연층(50c)을 패턴화하는 과정에서는, 상기 제1 절연층 형성단계에서 서라운딩부(111c)에 커버된 제1 절연층서라운딩영역(200c) 및 홀부(100c) 내의 제1 그룹의 제1 절연층 커버영역(201c)을 부분 식각 및 제거하여 제1 반도체층(101c)을 노출시키고, 홀부(100c) 내에 제1 그룹의 제1 절연층개구(203c)를 형성하여 제1 반도체층(101c)을 노출시킨다.In one embodiment of the present invention, the method of manufacturing the light emitting device 7 following the step of forming the reflective structure is a plan view of FIG. 30A and a cross-sectional view taken along line A-A' of FIG. and forming a second insulating layer. A second insulating layer 50c is formed on the semiconductor structure 1000c by a physical vapor deposition method or a chemical vapor deposition method, etc., and the second insulating layer 50c is patterned by lithography and etching to form a first semiconductor layer One or a first group of second insulating layer openings 501c are formed to expose 101c, and one or a second group of second insulating layer openings 501c are formed to expose reflective layer 40c or barrier layer 41c. In the process of forming the 502c and patterning the second insulating layer 50c, the first insulating layer surrounding region 200c and the hole portion ( 100c) partially etched and removed the first insulating layer covering region 201c of the first group to expose the first semiconductor layer 101c, and the first insulating layer opening 203c of the first group in the hole 100c to expose the first semiconductor layer 101c.

본 일실시예에서, 도 30a의 평면도 및 도 30b의 단면도에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501c)는 홀부(100c)의 형상 또는 개수에 대응하는 형상 또는 개수를 포함한다. 제1 반도체층(101c) 상에 위치하는 제2 절연층 개구(501c) 및 제2 반도체층(102c) 상에 위치하는 제2 절연층 개구(502c)는 상이한 형상, 폭, 개수를 포함한다. 제2 절연층 개구(501c, 502c)의 평면도 개구 형상은 환상 개구이다.In this embodiment, as shown in the plan view of FIG. 30A and the cross-sectional view of FIG. 30B , the second insulating layer openings 501c of the first group include a shape or number corresponding to the shape or number of the hole portions 100c. do. The second insulating layer openings 501c positioned on the first semiconductor layer 101c and the second insulating layer openings 502c positioned on the second semiconductor layer 102c have different shapes, widths, and numbers. A top view opening shape of the second insulating layer openings 501c and 502c is an annular opening.

본 일실시예에서, 도 30a에 도시된 바와 같이, 제1 반도체층(101c) 상에 위치하는 제2 절연층 개구(501c)는 서로 분리되며 복수 개의 홀부(100c)에 대응하고, 제2 반도체층(102c) 상에 위치하는 제2 절연층 개구(502c)는 기판(11c)의 일측, 예컨대 기판(11c) 중심선 C-C'의 좌측 또는 우측에 근접한다. 제2 절연층(50c)은 단층 또는 적층 구조일 수 있다. 제2 절연층(50c)가 단층 구조인 경우, 제2 절연층(50c)은 반도체 구조(1000c)의 측벽을 보호하여 활성층(103c)이 후속 제조공정에 의해 훼손되는 것을 방지할 수 있다. 제2 절연층(50c)가 적층 구조인 경우, 제2 절연층(50c)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제2 절연층(50c)은 비도전성 재질로 구성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.In this embodiment, as shown in FIG. 30A , the second insulating layer openings 501c positioned on the first semiconductor layer 101c are separated from each other and correspond to the plurality of holes 100c, and the second semiconductor layer 101c is separated from each other. The second insulating layer opening 502c located on the layer 102c is adjacent to one side of the substrate 11c, for example, to the left or right of the substrate 11c centerline C-C'. The second insulating layer 50c may have a single layer or a multilayer structure. When the second insulating layer 50c has a single-layer structure, the second insulating layer 50c may protect the sidewall of the semiconductor structure 1000c to prevent the active layer 103c from being damaged by a subsequent manufacturing process. When the second insulating layer 50c has a stacked structure, two or more types of materials having different refractive indices are alternately stacked on the second insulating layer 50c to form a Bregg reflector (DBR) structure to selectively select light of a specific wavelength. can be reflected by The second insulating layer 50c is made of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

본 발명의 실시예에서, 제2 절연층 형성단계에 이어서 발광소자(7)의 제조방법은, 도 31a의 평면도 및 도 31a의 A-A'선에 따른 단면도인 도 31b에 도시된 바와 같이, 접촉층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체적층(10c) 상에 접촉층(60c)을 형성하고, 또 리소그래피, 식각의 방법으로 접촉층(60c)을 패턴화하여, 제1 접촉층(601c), 제2 접촉층(602c) 및 핀영역(600c)을 형성한다. 제1 접촉층(601c)은 홀부(100c) 내에 충진되고 또한 제2 절연층 개구(501c)를 커버하여, 제1 반도체층(101c)과 접촉하고, 확장되어 제2 절연층(50c) 및 제2 반도체층(102c)의 부분 표면에 커버되고, 제1 접촉층(601c)은 제2 절연층(50c)을 통해 제2 반도체층(102c)과 절연된다. 제2 접촉층(602c)은 제2 절연층(50c)의 환상 개구(502c) 내에 형성되어 일부 반사층(40c) 및/또는 배리어층(41c)과 접촉한다.In an embodiment of the present invention, the method for manufacturing the light emitting device 7 following the second insulating layer forming step is as shown in FIG. 31B, which is a plan view of FIG. A contact layer forming step is included. A contact layer 60c is formed on the semiconductor layer 10c by a physical vapor deposition method or a chemical vapor deposition method, etc., and the contact layer 60c is patterned by lithography and etching methods to form a first contact layer 601c. , a second contact layer 602c and a fin region 600c are formed. The first contact layer 601c is filled in the hole portion 100c and covers the second insulating layer opening 501c, is in contact with the first semiconductor layer 101c, and is expanded to include the second insulating layer 50c and the second insulating layer 50c. The partial surface of the second semiconductor layer 102c is covered, and the first contact layer 601c is insulated from the second semiconductor layer 102c through the second insulating layer 50c. The second contact layer 602c is formed in the annular opening 502c of the second insulating layer 50c and is in contact with the partial reflective layer 40c and/or the barrier layer 41c.

본 발명의 일실시예에서, 제1 접촉층(601c), 제2 접촉층(602c) 및 핀영역(600c)은 서로 거리를 두고 이격된다. 제2 접촉층(602c)은 제2 절연층(50c)의 환상 개구(502c) 내로 부분적으로 확장되어 형성되고, 제2 접촉층(602c)의 측벽(6021c)과 환상 개구(502c)의 측벽(5021c)은 서로 거리를 두고 이격되고, 제1 접촉층(601c)의 측벽(6011c)은 제2 접촉층(602c)의 측벽(6021c)과 거리두고 이격되어, 제1 접촉층(601c)이 제2 접촉층(602c)과 연결되지 않도록 하고, 또한 제1 접촉층(601c)과 제2 접촉층(602c)은 일부 제2 절연층(50c)에 의해 전기적으로 절연된다. 발광소자(7)의 평면도 상에서, 제1 접촉층(601c)이 제2 접촉층(602c)의 복수 개의 측벽을 에워싸도록 제1 접촉층(601c)은 반도체적층(10c)의 서라운딩부(111c)를 커버한다.In one embodiment of the present invention, the first contact layer 601c, the second contact layer 602c, and the fin region 600c are spaced apart from each other at a distance. The second contact layer 602c is formed partially extending into the annular opening 502c of the second insulating layer 50c, and is formed with a sidewall 6021c of the second contact layer 602c and a sidewall of the annular opening 502c. 5021c) are spaced apart from each other, the sidewall 6011c of the first contact layer 601c is spaced apart from the sidewall 6021c of the second contact layer 602c, and the first contact layer 601c is spaced apart from each other. It is not connected to the second contact layer 602c, and the first contact layer 601c and the second contact layer 602c are electrically insulated by a part of the second insulating layer 50c. In a plan view of the light emitting device 7, the first contact layer 601c is formed on the surrounding portion ( 111c).

본 발명의 일실시예에서, 제1 접촉층(601c)은 서라운딩부(111c) 및 홀부(100c)에 의해 제1 반도체층(101c)과 접촉한다. 외부전류가 발광소자(7)에 주입되면, 일부 전류는 서라운딩부(111c)에 의해 제1 반도체층(101c)까지 전도되고, 다른 일부 전류는 복수 개의 홀부(100c)에 의해 제1 반도체층(101c)까지 전도된다.In one embodiment of the present invention, the first contact layer 601c is in contact with the first semiconductor layer 101c by the surrounding portion 111c and the hole portion 100c. When an external current is injected into the light emitting device 7 , a portion of the current is conducted to the first semiconductor layer 101c by the surrounding portion 111c , and another portion of the current is transferred to the first semiconductor layer by the plurality of hole portions 100c . It is conducted up to (101c).

도 31a에 도시된 바와 같이, 제2 접촉층(602c)은 기판(11c)의 일측, 예컨대 기판(11c) 중심선 C-C'의 좌측 또는 우측에 근접한다. 핀영역(600c)은 반도체적층(10c) 상의 기하학적 중심부에 위치한다. 핀영역(600c)은 제1 접촉층(601c) 및 제2 접촉층(602c)과 연결되고, 또한 제1 접촉층(601c) 및 제2 접촉층(602c)과 전기적으로 절연되고, 핀영역(600c)은 제1 접촉층(601c) 및/또는 제2 접촉층(602c)과 동일한 재질을 포함한다. 핀영역(600c)은 에피텍셜층을 보호하는 구조로서 에피텍셜층이 다이 분리, 다이 테스트, 패키징 등 후속 제조공정에서, 프로브, 또는 핀 등 외력에 의해 손상되는 것을 방지한다. 핀영역(600c)의 형상은 직사각형, 타원형 또는 원형이다.31A , the second contact layer 602c is adjacent to one side of the substrate 11c, eg, to the left or right of the substrate 11c centerline C-C′. The fin region 600c is located at the geometric center of the semiconductor stack 10c. The fin region 600c is connected to the first contact layer 601c and the second contact layer 602c, and is also electrically insulated from the first contact layer 601c and the second contact layer 602c, and the fin region ( 600c) includes the same material as the first contact layer 601c and/or the second contact layer 602c. The fin region 600c is a structure that protects the epitaxial layer and prevents the epitaxial layer from being damaged by external forces such as probes or pins in subsequent manufacturing processes such as die separation, die testing, and packaging. The shape of the fin region 600c is a rectangle, an ellipse, or a circle.

본 발명의 일실시예에서, 핀영역(600c)은 반도체적층(10c) 상의 기하학적 중심부에 위치한다. 핀영역(600c)은 제1 접촉층(601c) 또는 제2 접촉층(602c)과 서로 연결되고, 핀영역(600c)은 제1 접촉층(601c) 및/또는 제2 접촉층(602c)과 동일한 재질을 포함한다.In one embodiment of the present invention, the fin region 600c is located at the geometric center of the semiconductor stack 10c. The fin region 600c is connected to the first contact layer 601c or the second contact layer 602c, and the fin region 600c is connected to the first contact layer 601c and/or the second contact layer 602c. contain the same material.

본 발명의 일실시예에서, 접촉층(60c)은 단층 또는 적층 구조일 수 있다. 제1 반도체층(101c)과 접촉하는 전기저항을 감소시키기 위해, 접촉층(60c)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 접촉층(60c)의 재질은 금(Au), 구리(Cu)이외의 금속 재질을 포함하고, 이에 따라 후속 제조과정에서, 패키지 솔더 내의 주석(Sn) 등 금속이 발광소자(7) 내로 확산되어, 발광소자(7) 내의 금속 재질, 예컨대 금(Au), 구리(Cu)과 공정(共晶)을 형성하여, 발광소자(7)의 구조 변형을 초래하는 것을 방지할 수 있다.In an embodiment of the present invention, the contact layer 60c may have a single-layer or multilayer structure. In order to reduce the electrical resistance in contact with the first semiconductor layer 101c, the material of the contact layer 60c includes a metal material, and the metal material is, for example, chromium (Cr), titanium (Ti), wolfram (W), metals such as gold (Au), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum (Pt), or alloys thereof. The material of the contact layer 60c includes a metal material other than gold (Au) and copper (Cu), and accordingly, in the subsequent manufacturing process, metal such as tin (Sn) in the package solder is diffused into the light emitting device 7 , by forming an eutectic with a metal material in the light emitting device 7, for example, gold (Au) and copper (Cu), it is possible to prevent structural deformation of the light emitting device 7 from occurring.

본 발명의 일실시예에서, 접촉층(60c)의 재질은 높은 반사율을 가지는 금속, 예컨대 알루미늄(Al), 또는 백금(Pt)을 포함한다.In one embodiment of the present invention, the material of the contact layer 60c includes a metal having a high reflectance, for example, aluminum (Al) or platinum (Pt).

본 발명의 일실시예에서, 접촉층(60c)과 제1 반도체층(101c)의 접합강도를 증가시키기 위해, 접촉층(60c)의 제1 반도체층(101c)과 접촉하는 일측은 크롬(Cr) 또는 티타늄(Ti)을 포함한다.In one embodiment of the present invention, in order to increase the bonding strength between the contact layer 60c and the first semiconductor layer 101c, one side of the contact layer 60c in contact with the first semiconductor layer 101c is chromium (Cr). ) or titanium (Ti).

본 발명의 실시예에서, 도 31a 및 도 31b의 접촉층 형성단에 이어서, 발광소자(7)의 제조방법은 제3 절연층 형성단계를 포함하고, 도 32a의 평면도 및 도 32a의 A-A'선에 따른 단면도인 도 32b에 도시된 바와 같이, 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체구조(1000c) 상에 제3 절연층(70c)을 형성하고, 또 리소그래피, 식각 방식으로 제3 절연층(70c)을 패턴화하여, 제1 접촉층(601c), 제2 접촉층(602c)을 각각 노출시키도록 제3 절연층개구(701c,702c)를 형성하고; 제3 절연층개구(701c)에 의해 둘러싸이는 제3 절연층(70c)의 제1 부분(7011c)을 형성하고; 제3 절연층 개구(702c)에 의해 둘러싸이는 제3 절연층(70c)의 제2 부분(7022c)을 형성하고; 제3 절연층개구(701c)과 제3 절연층개구(702c) 사이에 제3 절연층(70c)의 연결부분(7000c)을 형성한다. 도 32a에 도시된 바와 같이, 제3 절연층(70c)의 연결부분(7000c)은 각각 제3 절연층(70c)의 제1 부분(7011c) 및 제2 부분(7022c)을 에워싼다. 도 32b에 도시된 바와 같이, 제3 절연층(70c)의 연결부분(7000c)은 제3 절연층(70c)의 제1 부분(7011c)의 양측에 위치하고, 제3 절연층(70c)의 연결부분(7000c)은 제3 절연층(70c)의 제2 부분(7022c)의 양측에 위치한다. 제3 절연층 개구(701c)는 제3 절연층(70c)의 제1 부분(7011c)의 제1 변(70111) 및 제3 절연층(70c)의 연결부분(7000c)의 변(70001)으로 구성되고, 제3 절연층 개구(702c)는 제3 절연층(70c)의 제2 부분(7022c)의 제2 변(70222c) 및 제3 절연층(70c)의 연결부분(7000c)의 다른 변(70002c)으로 구성된다.In the embodiment of the present invention, following the step of forming the contact layer in FIGS. 31A and 31B , the method of manufacturing the light emitting device 7 includes a third insulating layer forming step, and is a plan view of FIG. 32A and A-A of FIG. 32A . 32B, which is a cross-sectional view along a line, a third insulating layer 70c is formed on the semiconductor structure 1000c by a physical vapor deposition method or a chemical vapor deposition method, and a third insulating layer 70c is formed by lithography and etching. patterning the insulating layer 70c to form third insulating layer openings 701c and 702c to expose the first contact layer 601c and the second contact layer 602c, respectively; forming a first portion 7011c of the third insulating layer 70c surrounded by the third insulating layer opening 701c; forming a second portion 7022c of the third insulating layer 70c surrounded by the third insulating layer opening 702c; A connection portion 7000c of the third insulating layer 70c is formed between the third insulating layer opening 701c and the third insulating layer opening 702c. 32A , the connection portion 7000c of the third insulating layer 70c surrounds the first portion 7011c and the second portion 7022c of the third insulating layer 70c, respectively. 32B , the connection part 7000c of the third insulating layer 70c is located on both sides of the first part 7011c of the third insulating layer 70c, and the third insulating layer 70c is connected to each other. The portion 7000c is positioned on both sides of the second portion 7022c of the third insulating layer 70c. The third insulating layer opening 701c is connected to the first side 70111 of the first portion 7011c of the third insulating layer 70c and the side 70001 of the connecting portion 7000c of the third insulating layer 70c. and the third insulating layer opening 702c has the second side 70222c of the second portion 7022c of the third insulating layer 70c and the other side of the connecting portion 7000c of the third insulating layer 70c. (70002c).

본 발명의 일실시예에서, 제2 반도체층(102c) 상에 위치하는 제1 접촉층(601c)은 제2 절연층(50c)과 제3 절연층(70c) 사이에 개재된다. 상기 핀영역(600c)은 제3 절연층(70c)의 연결부분(7000c)에 의해 둘러싸이고 피복된다.In one embodiment of the present invention, the first contact layer 601c positioned on the second semiconductor layer 102c is interposed between the second insulating layer 50c and the third insulating layer 70c. The fin region 600c is surrounded and covered by the connection portion 7000c of the third insulating layer 70c.

본 발명의 일실시예에서, 도 32a에 도시된 바와 같이, 제3 절연층 개구(701c, 702c)와 복수 개의 홀부(100c)는 엇갈리고, 서로 중첩되지 않는다. 다시 말하면, 제3 절연층개구(701c)와 제2 절연층개구(501c)는 엇갈리고, 서로 중첩되지 않는다. 제3 절연층개구(702c)는 제2 절연층개구(502c)에 의해 둘러싸일 수 있다. 도 32a의 평면도 상에서, 제3 절연층개구(701c, 702c)는 기판(11c) 중심선 C-C'의 양측, 예컨대 제3 절연층개구(701c)는 기판(11c) 중심선C-C'의 우측에 위치하고, 제3 절연층개구(702c)는 기판(11c) 중심선 C-C'의 좌측에 위치한다.In one embodiment of the present invention, as shown in FIG. 32A , the third insulating layer openings 701c and 702c and the plurality of hole portions 100c are staggered and do not overlap each other. In other words, the third insulating layer opening 701c and the second insulating layer opening 501c are staggered and do not overlap each other. The third insulating layer opening 702c may be surrounded by the second insulating layer opening 502c. In the plan view of FIG. 32A , the third insulating layer openings 701c and 702c are on both sides of the center line C-C' of the substrate 11c, for example, the third insulating layer opening 701c is the right side of the center line C-C' of the substrate 11c. , and the third insulating layer opening 702c is located on the left side of the center line C-C' of the substrate 11c.

본 발명의 일실시예에서, 제3 절연층개구(701c)는 제2 절연층개구(501c)의 폭보다 작은 폭을 가지고, 제3 절연층 개구(702c)는 제2 절연층 개구(502c)의 폭보다 작은 폭을 가진다.In one embodiment of the present invention, the third insulating layer opening 701c has a width smaller than the width of the second insulating layer opening 501c, and the third insulating layer opening 702c is the second insulating layer opening 502c. has a width smaller than the width of

본 발명의 일실시예에서, 제3 절연층개구(701c)는 제2 절연층개구(501c)의 폭보다 큰 폭을 가지고, 제3 절연층개구(702c)는 제2 절연층개구(502c)의 폭보다 큰 폭을 가진다.In one embodiment of the present invention, the third insulating layer opening 701c has a width greater than the width of the second insulating layer opening 501c, and the third insulating layer opening 702c is the second insulating layer opening 502c. has a width greater than the width of

제3 절연층(70c)은 단층 또는 적층 구조일 수 있다. 제3 절연층(70c)가 적층 구조인 경우, 제3 절연층(70c)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR)구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제3 절연층(70c)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다. The third insulating layer 70c may have a single-layer or multilayer structure. When the third insulating layer 70c has a stacked structure, two or more materials having different refractive indices are alternately stacked on the third insulating layer 70c to form a Bregg reflector (DBR) structure to selectively select light of a specific wavelength. can be reflected by The third insulating layer 70c is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer ( COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, an organic material such as fluorocarbon polymer, or silicone; Inorganic materials such as glass, or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ) .

제3 절연층 형성단계에 이어서 발광소자(7)의 제조방법은 본딩패드 형성단계를 포함한다. 도 33a의 평면도 및 도 33a의 A-A'선에 따른 단면도인 도 33b에 도시된 바와 같이, 전기 도금, 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 하나 이상의 반도체 구조(1000c) 상에 제1 본딩패드(80c) 및 제2 본딩패드(90c)를 형성한다. 도 33a의 평면도 상에서, 제1 본딩패드(80c)는 기판(11c)의 일측, 예컨대 기판(11c) 중심선 C-C'의 우측에 근접하고, 제2 본딩패드(90c)는 기판(11c)의 타측, 예컨대 기판(11c) 중심선 C-C'의 좌측에 근접한다. 제1 본딩패드(80c)는 제3 절연층개구(701c)를 커버하여, 제1 접촉층(601c)과 접촉하고, 제1 접촉층(601c) 및 홀부(100c)를 통해 제1 반도체층(101c)과 전기적 연결을 형성한다. 제2 본딩패드(90c)는 제3 절연층개구(702c)를 커버하고, 제2 접촉층(602c)과 접촉하고, 제2 접촉층(602c), 반사층(40c) 또는 배리어층(41c)을 통해 제2 반도체층(102c)과 전기적 연결을 형성한다. 도 33a에 도시된 바와 같이, 제1 본딩패드(80c) 및 제2 본딩패드(90c)는 모든 홀부(100c)를 커버하지 않고, 홀부(100c)는 제1 본딩패드(80c) 및 제2 본딩패드(90c) 이외의 영역에 형성된다.Following the third insulating layer forming step, the manufacturing method of the light emitting device 7 includes a bonding pad forming step. As shown in FIG. 33B , which is a plan view of FIG. 33A and a cross-sectional view taken along line A-A' of FIG. 33A , a first bonding method on one or more semiconductor structures 1000c by means of an electroplating method, a physical vapor deposition method, a chemical vapor deposition method, or the like A pad 80c and a second bonding pad 90c are formed. 33A, the first bonding pad 80c is adjacent to one side of the substrate 11c, for example, the right side of the center line C-C' of the substrate 11c, and the second bonding pad 90c is the substrate 11c. The other side, for example, is close to the left side of the center line C-C' of the substrate 11c. The first bonding pad 80c covers the third insulating layer opening 701c, is in contact with the first contact layer 601c, and through the first contact layer 601c and the hole 100c, the first semiconductor layer ( 101c) and make an electrical connection. The second bonding pad 90c covers the third insulating layer opening 702c, is in contact with the second contact layer 602c, and forms the second contact layer 602c, the reflective layer 40c, or the barrier layer 41c. An electrical connection is formed with the second semiconductor layer 102c through the 33A , the first bonding pad 80c and the second bonding pad 90c do not cover all the hole portions 100c, and the hole portion 100c has the first bonding pad 80c and the second bonding pad 80c. It is formed in a region other than the pad 90c.

본 발명의 일실시예에서, 제1 본딩패드(80c)는 제2 본딩패드(90c)의 크기와 동일하거나 상이한 크기를 가지고, 해당 크기는 폭 또는 면적일 수 있다.In one embodiment of the present invention, the first bonding pad 80c has a size that is the same as or different from that of the second bonding pad 90c, and the corresponding size may be a width or an area.

본 발명의 일실시예에서, 도 33b에 도시된 바와 같이, 제1 본딩패드(80c)는 측변(801c)을 포함하고, 제1 본딩패드(80c)의 측변(801c)과 제3 절연층(70c)의 제1 부분(7011c)의 제1 변(70111) 또는 제3 절연층(70c)의 연결부분(7000c)의 변(70001)은 서로 거리를 두고 이격되고, 해당 거리는 100 μm보다 작은 것이 바람직하고, 50 μm보다 작은 것이 더 바람직하고, 20 μm보다 작은 것이 가장 바람직하다. 제2 본딩패드(90c)는 측변(902c)을 포함하고, 제2 본딩패드(90c)의 측변(902c)은 제3 절연층(70c)의 제2 부분(7022c)의 제2 변(70222c) 또는 제3 절연층(70c)의 연결부분(7000c)의 다른 변(70002c)과 거리를 두고 이격되고, 해당 거리는 100 μm보다 작은 것이 바람직하고, 50 μm보다 작은 것이 더 바람직하고, 20 μm보다 작은 것이 가장 바람직하다.In one embodiment of the present invention, as shown in FIG. 33B , the first bonding pad 80c includes a side side 801c, and the side side 801c of the first bonding pad 80c and the third insulating layer ( The first side 70111 of the first portion 7011c of 70c) or the side 70001 of the connecting portion 7000c of the third insulating layer 70c are spaced apart from each other at a distance, and the distance is less than 100 μm. Preferably, smaller than 50 μm is more preferred, and most preferably smaller than 20 μm. The second bonding pad 90c includes a side side 902c, and the side side 902c of the second bonding pad 90c is a second side 70222c of the second portion 7022c of the third insulating layer 70c. Alternatively, it is spaced apart from the other side 70002c of the connecting portion 7000c of the third insulating layer 70c at a distance, and the distance is preferably smaller than 100 μm, more preferably smaller than 50 μm, and smaller than 20 μm. it is most preferable

본 발명의 일실시예에서, 발광소자(7)의 평면도 상에서, 제1 본딩패드(80c)의 측변(801c)은 제3 절연층개구(701c)의 측변(70001, 70111)을 따라 배치되고, 제2 본딩패드(90c)의 측변(902c)은 제3 절연층개구(702c)의 측변(70002c, 70222c)을 따라 배치된다.In one embodiment of the present invention, in a plan view of the light emitting device 7, the side 801c of the first bonding pad 80c is disposed along the side sides 7001 and 70111 of the third insulating layer opening 701c, The side side 902c of the second bonding pad 90c is disposed along side sides 70002c and 70222c of the third insulating layer opening 702c.

도 33a는 발광소자(7)의 평면도이고, 도 33b는 발광소자(7)의 단면도이다. 본 실시예에 공개된 발광소자(7)는 플립칩형 발광 다이오드소자이다. 발광소자(7)는 기판(11c); 기판(11c) 상에 위치하는 하나 이상의 반도체구조(1000c); 하나 이상의 반도체구조(1000c)를 에워싸는 서라운딩부(111c); 및 반도체적층(10c) 상에 위치하는 제1 본딩패드(80c) 및 제2 본딩패드(90c);를 포함한다. 하나 이상의 반도체구조(1000c)는 각각 반도체적층(10c)을 포함하고, 반도체적층(10c)은 제1 반도체층(101c), 제2 반도체층(102c) 및 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 위치하는 활성층(103c)을 포함한다.33A is a plan view of the light emitting device 7 , and FIG. 33B is a cross-sectional view of the light emitting device 7 . The light emitting device 7 disclosed in this embodiment is a flip-chip type light emitting diode device. The light emitting element 7 includes a substrate 11c; one or more semiconductor structures 1000c positioned on the substrate 11c; a surrounding portion 111c surrounding one or more semiconductor structures 1000c; and a first bonding pad 80c and a second bonding pad 90c positioned on the semiconductor layer 10c. The one or more semiconductor structures 1000c each include a semiconductor stack 10c, wherein the semiconductor stack 10c includes a first semiconductor layer 101c, a second semiconductor layer 102c, and a first semiconductor layer 101c and a second semiconductor layer 10c. and an active layer 103c positioned between the semiconductor layers 102c.

도 33a 및 도 33b에 도시된 바와 같이, 하나 이상의 반도체구조(1000c)의 주변은 서라운딩부(111c)에 의해 둘러싸인다. 본 발명의 일실시예에서, 복수 개의 반도체구조(1000c)는 제1 반도체층(101c)에 의해 서로 연결되고, 서라운딩부(111c)는 복수 개의 반도체구조(1000c)의 주변을 에워싸는 제1 반도체층(101c)의 제1 표면(1011c)을 포함한다. 본 발명의 다른 실시예에서, 복수 개의 반도체구조(1000c)는 서로 분리되며, 거리를 두고 이격되어 기판(11c)의 표면(11s)을 노출시킨다. 33A and 33B , the periphery of the one or more semiconductor structures 1000c is surrounded by the surrounding portion 111c. In one embodiment of the present invention, the plurality of semiconductor structures 1000c are connected to each other by the first semiconductor layer 101c, and the surrounding portion 111c is a first semiconductor surrounding the plurality of semiconductor structures 1000c. a first surface 1011c of the layer 101c. In another embodiment of the present invention, the plurality of semiconductor structures 1000c are separated from each other and spaced apart from each other to expose the surface 11s of the substrate 11c.

발광소자(7)는 제2 반도체층(102c) 및 활성층(103c)을 관통하여 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c)을 노출시키는 하나 이상의 홀부(100c)를 더 포함한다.The light emitting device 7 further includes at least one hole portion 100c penetrating through the second semiconductor layer 102c and the active layer 103c to expose at least one second surface 1012c of the first semiconductor layer 101c. .

발광소자(7)는 제1 반도체층(101c)의 제1 표면(1011c) 상에 형성되어 반도체구조(1000c)의 주변을 에워싸면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하고, 또한 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c) 상에 형성되어 하나 이상의 홀부(100c)를 커버하면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하는 제1 접촉층(601c); 및 제2 반도체층(102c)의 표면(102s) 상에 형성되는 제2 접촉층(602c)을 더 포함한다. 본 발명의 일실시예에서, 발광소자(7)의 평면도인 도 31a에서와 같이, 제1 접촉층(601c)은 제2 접촉층(602c)의 복수 개의 측벽을 에워싼다.The light emitting device 7 is formed on the first surface 1011c of the first semiconductor layer 101c and is in contact with the first semiconductor layer 101c while enclosing the periphery of the semiconductor structure 1000c to form an electrical connection, , also a first contact layer formed on one or more second surfaces 1012c of the first semiconductor layer 101c to make contact with the first semiconductor layer 101c while covering one or more hole portions 100c to form an electrical connection (601c); and a second contact layer 602c formed on the surface 102s of the second semiconductor layer 102c. In one embodiment of the present invention, as shown in FIG. 31A , which is a plan view of the light emitting device 7 , the first contact layer 601c surrounds a plurality of sidewalls of the second contact layer 602c.

본 발명의 일실시예에서, 제1 본딩패드(80c) 및/또는 제2 본딩패드(90c)는 복수 개의 반도체구조(1000c)를 커버한다.In one embodiment of the present invention, the first bonding pad 80c and/or the second bonding pad 90c covers the plurality of semiconductor structures 1000c.

본 발명의 일실시예에서, 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 형성위치는 홀부(100c)의 형성위치를 피해가며, 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 형성위치는 홀부(100c)의 형성위치와 중첩되지 않는다.In one embodiment of the present invention, the formation position of the first bonding pad 80c and the second bonding pad 90c avoids the formation position of the hole portion 100c, the first bonding pad 80c and the second bonding pad The formation position of the 90c does not overlap the formation position of the hole part 100c.

본 발명의 일실시예에서, 발광소자(7)의 평면도 상에서, 제1 본딩패드(80c)의 형상과 제2 본딩패드(90c)의 형상은 동일하고, 도 33a에 도시된 바와 같이, 예컨대 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 형상은 직사각형이다.In one embodiment of the present invention, in a plan view of the light emitting device 7, the shape of the first bonding pad 80c and the shape of the second bonding pad 90c are the same, and as shown in FIG. 33A, for example, The first bonding pad 80c and the second bonding pad 90c have a rectangular shape.

본 발명의 일실시예에서, 제1 본딩패드(80c)의 크기와 제2 본딩패드(90c)의 크기는 상이하고, 예컨대 제1 본딩패드(80c)의 면적은 제2 본딩패드(90c)의 면적보다 크거나 작다. 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 제1 본딩패드(80c) 및 제2 본딩패드(90c)는 단층 또는 적층 구조일 수 있다. 제1 본딩패드(80c) 및 제2 본딩패드(90c)가 적층 구조인 경우, 제1 본딩패드(80c)는 제1 상층 본딩패드 및 제1 하층 본딩패드를 포함하고, 제2 본딩패드(90c)는 제2 상층 본딩패드 및 제2 하층 본딩패드를 포함한다. 상층 본딩패드와 하층 본딩패드는 각각 상이한 기능을 포함한다.In one embodiment of the present invention, the size of the first bonding pad 80c and the size of the second bonding pad 90c are different, for example, the area of the first bonding pad 80c is that of the second bonding pad 90c. larger or smaller than the area. The material of the first bonding pad 80c and the second bonding pad 90c includes a metal material, and the metal material is, for example, chrome (Cr), titanium (Ti), wolfram (W), aluminum (Al), indium ( In), tin (Sn), nickel (Ni), platinum (Pt), etc. metals or alloys thereof. The first bonding pad 80c and the second bonding pad 90c may have a single-layer or multilayer structure. When the first bonding pad 80c and the second bonding pad 90c have a stacked structure, the first bonding pad 80c includes a first upper bonding pad and a first lower bonding pad, and the second bonding pad 90c ) includes a second upper bonding pad and a second lower bonding pad. The upper bonding pad and the lower bonding pad each have different functions.

본 발명의 일실시예에서, 상층 본딩패드의 기능은 주로 용접과 리드 선을 형성하는 것이다. 상층 본딩패드에 의해, 발광소자(7)는 플립 칩 형식으로, 솔더 또는 Au-Sn 공정 접합(Eutectic Bonding)을 이용하여 패키지 기판에 장착된다. 상층 본딩패드의 금속 재질은 고연성의 재질을 포함하며, 고연성의 재질은 예컨대 주석(Sn), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 구리(Cu), 금(Au), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금이다. 상층 본딩패드는 상기 재질의 단층 또는 적층 구조일 수 있다. 본 발명의 실시예에서, 상층 본딩패드의 재질은 니켈(Ni) 및/또는 금(Au)을 포함하고, 또한 상층 본딩패드는 단층 또는 적층 구조이다.In one embodiment of the present invention, the function of the upper bonding pad is mainly to weld and form lead wires. By the upper bonding pad, the light emitting device 7 is mounted on the package substrate in a flip-chip type using solder or Au-Sn eutectic bonding. The metal material of the upper bonding pad includes a material of high ductility, and the material of high ductility is, for example, tin (Sn), nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), copper (Cu). , gold (Au), wolfram (W), zirconium (Zr), molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh) , iridium (Ir), ruthenium (Ru), osmium (Os), etc. metals or alloys thereof. The upper bonding pad may have a single-layer or multilayer structure made of the above material. In an embodiment of the present invention, the material of the upper bonding pad includes nickel (Ni) and/or gold (Au), and the upper bonding pad has a single-layer or multilayer structure.

본 발명의 일실시예에서, 하층 본딩패드의 기능은 접촉층(60c), 반사층(40c), 또는 배리어층(41c)과 안정된 계면을 형성하는 것, 예컨대 제1 하층 본딩패드와 제1 접촉층(601c)의 계면 접합강도를 향상시키거나 제2 하층 본딩패드와 반사층(40c) 또는 배리어층(41c)의 계면 접합강도를 향상시키는 것이다. 하층 본딩패드의 다른 기능은 솔더 또는 Au-Sn 고정 중의 주석(Sn)이 반사구조 내로 확산되어, 반사구조의 반사율을 훼손시키는 것을 방지하는 것이다. 따라서, 하층 본딩패드는 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금을 포함하고, 하층 본딩패드는 상기 재질의 단층 또는 적층 구조일 수 있다. 본 발명의 일실시예에서, 하층 본딩패드는 티타늄(Ti)/알루미늄(Al)의 적층구조, 또는 크롬(Cr)/알루미늄(Al)의 적층 구조를 포함한다.In one embodiment of the present invention, the function of the lower bonding pad is to form a stable interface with the contact layer 60c, the reflective layer 40c, or the barrier layer 41c, for example, the first lower bonding pad and the first contact layer. It is to improve the interfacial bonding strength of 601c or to improve the interfacial bonding strength between the second lower bonding pad and the reflective layer 40c or the barrier layer 41c. Another function of the lower bonding pad is to prevent tin (Sn) during solder or Au-Sn fixation from being diffused into the reflective structure and damage the reflectivity of the reflective structure. Accordingly, the lower bonding pad is made of a metal material other than gold (Au) and copper (Cu), for example, nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), or zirconium (Zr). , molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium (Os) It contains a metal or an alloy thereof, and the lower bonding pad may have a single-layer or laminated structure made of the above material. In one embodiment of the present invention, the lower bonding pad includes a stacked structure of titanium (Ti)/aluminum (Al) or a stacked structure of chromium (Cr)/aluminum (Al).

본 발명의 일실시예에서, 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 반사구조 내로 확산되어 반사구조의 반사율을 훼손시키는 것을 방지하기 위한 것이다. 따라서, 제1 접촉층(601c)과 제1 본딩패드(80c)이 연결된 일측은 티타늄(Ti) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 금속 재질을 포함한다. 제2 접촉층(602c)과 제2 본딩패드(90c)가 연결된 일측은 티타늄(Ti) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 금속 재질을 포함한다.In one embodiment of the present invention, tin (Sn) during the solder or Au-Sn process is to be diffused into the reflective structure to prevent damage to the reflectivity of the reflective structure. Accordingly, one side to which the first contact layer 601c and the first bonding pad 80c are connected includes a metal material selected from the group consisting of titanium (Ti) and platinum (Pt). One side to which the second contact layer 602c and the second bonding pad 90c are connected includes a metal material selected from the group consisting of titanium (Ti) and platinum (Pt).

도 34a는 본 발명의 실시예의 발광소자(8)의 평면도이고, 도 34b는 발광소자(8)의 단면도이다. 발광소자(8)와 상기 실시예의 발광소자(7)를 비교했을 때, 발광소자(8)는 제1 본딩패드(80d) 및/또는 제2 본딩패드(90d)의 복수 개의 측벽을 에워싸는 금속층(900d) 및 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상측에 위치하는 제1 전극 블록(810d) 및 제2 전극블록(910d)을 더 포함한다. 이외에, 발광소자(8)와 발광소자(7)는 거의 동일한 구조를 가지므로, 도 34a, 도 34b의 발광소자(8)와 도 33a, 도 33b의 발광소자(7)는 동일한 명칭, 부호의 구조를 가지고, 동일한 구조를 나타내며, 동일한 재질을 가지거나 동일한 기능을 가지므로, 여기서는 설명을 적절하게 생략하거나 설명하지 않는다.34A is a plan view of the light emitting device 8 according to the embodiment of the present invention, and FIG. 34B is a cross-sectional view of the light emitting device 8 . When the light emitting device 8 and the light emitting device 7 of the above embodiment are compared, the light emitting device 8 has a metal layer ( 900d) and a first electrode block 810d and a second electrode block 910d positioned above the first bonding pad 80d and the second bonding pad 90d, respectively. In addition, since the light emitting device 8 and the light emitting device 7 have almost the same structure, the light emitting device 8 of FIGS. 34A and 34B and the light emitting device 7 of FIGS. Since it has a structure, represents the same structure, has the same material, or has the same function, a description thereof will not be appropriately omitted or described herein.

본 실시예에 공개된 발광소자(8)는 플립칩형 발광 다이오드 소자이다. 발광소자(8)는 기판(11c); 기판(11c) 상에 위치하는 하나 이상의 반도체구조(1000c); 하나 이상의 반도체구조(1000c)를 에워싸는 서라운딩부(111c); 반도체적층(10c) 상에 위치하는 제1 본딩패드(80d) 및 제2 본딩패드(90d); 및 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상측에 위치하는 제1 전극 블록(810d) 및 제2 전극 블록(910d);을 포함한다. 하나 이상의 반도체구조(1000c)는 각각 반도체적층(10c)을 포함하고, 반도체적층(10c)은 제1 반도체층(101c), 제2 반도체층(102c) 및 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 위치하는 활성층(103c)을 포함한다.The light emitting device 8 disclosed in this embodiment is a flip-chip type light emitting diode device. The light emitting element 8 includes a substrate 11c; one or more semiconductor structures 1000c positioned on the substrate 11c; a surrounding portion 111c surrounding one or more semiconductor structures 1000c; a first bonding pad 80d and a second bonding pad 90d positioned on the semiconductor layer 10c; and a first electrode block 810d and a second electrode block 910d positioned above the first bonding pad 80d and the second bonding pad 90d, respectively. The one or more semiconductor structures 1000c each include a semiconductor stack 10c, wherein the semiconductor stack 10c includes a first semiconductor layer 101c, a second semiconductor layer 102c, and a first semiconductor layer 101c and a second semiconductor layer 10c. and an active layer 103c positioned between the semiconductor layers 102c.

도 34a 및 도 34b에 도시된 바와 같이, 하나 이상의 반도체구조(1000c)의 주변은 서라운딩부(111c)에 의해 둘러싸인다. 본 발명의 일실시예에서, 복수 개의 반도체 구조(1000c)는 제1 반도체층(101c)에 의해 서로 연결될 수 있고, 서라운딩부(111c)는 복수 개의 반도체 구조(1000c)의 주변을 에워싸는 제1 반도체층(101c)의 제1 표면(1011c)을 포함한다. 본 발명의 다른 실시예에서, 복수 개의 반도체 구조(1000c)는 서로 분리되며, 서로 거리를 두고 이격되어 기판(11c)의 표면(11s)을 노출시킨다.34A and 34B , the periphery of one or more semiconductor structures 1000c is surrounded by a surrounding portion 111c. In an embodiment of the present invention, the plurality of semiconductor structures 1000c may be connected to each other by a first semiconductor layer 101c, and the surrounding portion 111c may be a first semiconductor structure surrounding the plurality of semiconductor structures 1000c. and a first surface 1011c of the semiconductor layer 101c. In another embodiment of the present invention, the plurality of semiconductor structures 1000c are separated from each other and spaced apart from each other at a distance to expose the surface 11s of the substrate 11c.

발광소자(8)는 제2 반도체층(102c) 및 활성층(103c)을 관통하여 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c)을 노출시키는 하나 이상의 홀부(100c)를 더 포함한다.The light emitting device 8 further includes at least one hole portion 100c penetrating through the second semiconductor layer 102c and the active layer 103c to expose at least one second surface 1012c of the first semiconductor layer 101c. .

발광소자(8)는 제1 반도체층(101c)의 제1 표면(1011c) 상에 형성되어 반도체 구조(1000c)의 주변을 에워싸면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하며, 또한 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c) 상에 형성되어 하나 이상의 홀부(100c)를 커버하면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하는 제1 접촉층(601c); 및 제2 반도체층(102c)의 표면(102s) 상에 형성되어, 제2 반도체층(102c)과 전기적 연결을 형성하는 제2 접촉층(602c)을 포함한다. 본 발명의 일실시예에서, 발광소자(2)의 평면도 상에서, 제1 접촉층(601c)은 제2 접촉층(602c)의 복수 개의 측벽을 에워싸고, 제2 접촉층(602c)은 제1 접촉층(601c)의 크기보다 작은 크기(예컨대 면적)을 가진다.The light emitting device 8 is formed on the first surface 1011c of the first semiconductor layer 101c and is in contact with the first semiconductor layer 101c while enclosing the periphery of the semiconductor structure 1000c to form an electrical connection, , also a first contact layer formed on one or more second surfaces 1012c of the first semiconductor layer 101c to make contact with the first semiconductor layer 101c while covering one or more hole portions 100c to form an electrical connection (601c); and a second contact layer 602c formed on the surface 102s of the second semiconductor layer 102c to form an electrical connection with the second semiconductor layer 102c. In one embodiment of the present invention, in a plan view of the light emitting device 2 , the first contact layer 601c surrounds a plurality of sidewalls of the second contact layer 602c, and the second contact layer 602c includes the first It has a size (eg, area) smaller than the size of the contact layer 601c.

본 발명의 일실시예에서, 제1 본딩패드(80d)는 부분 또는 전체 홀부(100c)를 커버하고 및/또는 제2 본딩패드(90d)는 부분 또는 전체 홀부(100c)를 커버한다. 도 34a에 도시된 바와 같이, 제1 본딩패드(80d)는 부분 홀부(100c)를 커버하고, 제2 본딩패드(90d)는 모든 홀부(100c)를 커버하지 않는다.In one embodiment of the present invention, the first bonding pad 80d covers the partial or entire hole portion 100c and/or the second bonding pad 90d covers the partial or full hole portion 100c. 34A , the first bonding pad 80d covers the partial hole portions 100c, and the second bonding pad 90d does not cover all the hole portions 100c.

발광소자가 플립 칩 형식으로 패키지 기판에 장착되는 경우, 발광소자 표면의 절연층은 외력의 충돌에 의해 쉽게 훼손되므로, 솔더 또는 공정 접합(Eutectic Bonding)의 AuSn 재질 등이 절연층의 크랙으로부터 발광소자의 내로 들어가, 발광소자의 고장을 초래하게 된다. 본 발명의 일실시예에서, 발광소자(8)는 반도체적층(10c) 상에 위치하여 하측의 절연층을 보호함으로써, 절연층이 외력의 충돌에 의해 훼손되는 것을 방지하는 금속층(900d)을 포함한다. 도 34a에 도시된 바와 같이, 금속층(900d)은 제2 본딩패드(90d)의 복수 개의 측벽을 에워싸고, 금속층(900d)과 제2 본딩패드(90d)는 서로 거리를 두고 이격된다. 금속층(900d)은 부분 홀부(100c)를 커버하고, 일부 제1 접촉층(601c)은 금속층(900d) 하부에 위치하고, 제3 절연층(70c)에 의해 금속층(900d)과 절연된다.When the light emitting device is mounted on a package substrate in a flip-chip format, the insulating layer on the surface of the light emitting device is easily damaged by the collision of external force. It enters the inside of the light emitting element, causing a failure. In one embodiment of the present invention, the light emitting device 8 is positioned on the semiconductor laminate 10c to protect the lower insulating layer, thereby preventing the insulating layer from being damaged by the collision of external force. It includes a metal layer 900d. do. 34A , the metal layer 900d surrounds a plurality of sidewalls of the second bonding pad 90d, and the metal layer 900d and the second bonding pad 90d are spaced apart from each other at a distance. The metal layer 900d covers the partial hole 100c, and a part of the first contact layer 601c is located under the metal layer 900d, and is insulated from the metal layer 900d by the third insulating layer 70c.

본 발명의 일실시예에서, 제1 본딩패드(80d), 제2 본딩패드(90d) 및 금속층(900d)은 서로 거리를 두고 이격되고 서로 연결되지 않는다.In one embodiment of the present invention, the first bonding pad 80d, the second bonding pad 90d, and the metal layer 900d are spaced apart from each other and are not connected to each other.

본 발명의 실시예에서, 발광소자(8)는 제3 절연층(70c)을 포함하고, 제3 절연층(70c)은 제1 접촉층(601c) 및 제2 접촉층(602c)을 노출시키도록 하나 이상의 개구(701c, 702c)를 포함하고, 제3 절연층(70c)의 부분 표면을 노출시키도록 금속층(900d)과 제2 본딩패드(90d) 사이에는 간격이 있다.In the embodiment of the present invention, the light emitting device 8 includes a third insulating layer 70c, and the third insulating layer 70c exposes the first contact layer 601c and the second contact layer 602c. A gap is provided between the metal layer 900d and the second bonding pad 90d so as to include one or more openings 701c and 702c to expose the partial surface of the third insulating layer 70c.

본 발명의 일실시예에서, 발광소자(8)의 평면도 상에서, 제1 본딩패드(80d)의 형상과 제2 본딩패드(90d)의 형상은 상이하고, 예컨대 제1 본딩패드(80d)의 형상은 직사각형이고, 제2 본딩패드(90d)의 형상은 빗 형상이다.In one embodiment of the present invention, in a plan view of the light emitting device 8, the shape of the first bonding pad 80d and the shape of the second bonding pad 90d are different, for example, the shape of the first bonding pad 80d. is a rectangle, and the shape of the second bonding pad 90d is a comb shape.

본 발명의 일실시예에서, 발광소자(8)의 평면도 상에서, 제1 본딩패드(80d)는 제2 본딩패드(90d)의 크기와 다른 크기(예컨대 면적)를 가진다.In one embodiment of the present invention, in a plan view of the light emitting device 8 , the first bonding pad 80d has a size (eg, area) different from that of the second bonding pad 90d.

본 발명의 일실시예에서, 제1 본딩패드(80d), 제2 본딩패드(90d)의 크기는 각각 제1 전극 블록(810d), 제2 전극 블록(910d)의 크기와 상이하고, 예컨대 제1 본딩패드(80d)의 면적은 제1 전극 블록(810d)의 면적보다 크고, 제2 본딩패드(90d)의 면적은 제2 전극 블록(910d)의 면적보다 크다.In one embodiment of the present invention, the sizes of the first bonding pad 80d and the second bonding pad 90d are different from the sizes of the first electrode block 810d and the second electrode block 910d, respectively, and, for example, The area of the first bonding pad 80d is larger than the area of the first electrode block 810d, and the area of the second bonding pad 90d is larger than the area of the second electrode block 910d.

본 발명의 일실시예에서, 제1 본딩패드(80d)와 제2 본딩패드(90d) 사이의 거리는 제1 전극 블록(810d)과 제2 전극 블록(910d)사이의 거리보다 작다.In one embodiment of the present invention, the distance between the first bonding pad 80d and the second bonding pad 90d is smaller than the distance between the first electrode block 810d and the second electrode block 910d.

본 발명의 일실시예에서, 발광소자(8)의 평면도 상에서, 제1 전극 블록(810d)의 형상은 제2 전극 블록(910d)의 형상과 근사하거나 동일하고, 예컨대 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 형상은 빗 형상이고, 도 10c에 도시된 바와 같이, 제1 전극 블록(810d)은 서로 교대로 연결된 복수 개의 제1 볼록부(811d) 및 복수 개의 제1 오목부(812d)를 포함한다. 제2 전극 블록(910d)은 서로 교대로 연결된 복수 개의 제2 볼록부(911d) 및 복수 개의 제2 오목부(912d)를 포함한다. 제1 전극 블록(810d)의 제1 오목부(812d)의 위치 및 제2 전극 블록(910d)의 제2 오목부(912d)의 위치는 홀부(100c)의 위치에 거의 대응한다. 다시 말하면, 제1 전극 블록(810d)의 제1 오목부(812d)의 폭 또는 제2 전극 블록(910d)의 제2 오목부(912d)의 폭은 모든 홀부(100c)의 직경보다 크고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 모든 홀부(100c)를 커버하지 않고, 제1 전극 블록(810d)의 제1 오목부(812d) 및 제2 전극 블록(910d)의 제2 오목부(912d)는 홀부(100c)를 피해가면서, 홀부(100c) 주변에 형성된다. 본 발명의 일실시예에서, 복수 개의 제1 오목부(812d)는 평면도 상에서 복수 개의 제2 오목부(912d)와 거의 나란히 정렬된다. 본 발명의 다른 실시예에서, 복수 개의 제1 오목부(812d)는 평면도 상에서 복수 개의 제2 오목부(912d)와 어긋나게 배치된다.In one embodiment of the present invention, in a plan view of the light emitting device 8, the shape of the first electrode block 810d is similar to or the same as that of the second electrode block 910d, for example, the first electrode block 810d. and the shape of the second electrode block 910d is a comb shape, and as shown in FIG. 10C , the first electrode block 810d includes a plurality of first convex portions 811d and a plurality of first concave portions alternately connected to each other. part 812d. The second electrode block 910d includes a plurality of second convex portions 911d and a plurality of second concave portions 912d alternately connected to each other. The position of the first concave portion 812d of the first electrode block 810d and the position of the second concave portion 912d of the second electrode block 910d substantially correspond to the position of the hole 100c. In other words, the width of the first concave portion 812d of the first electrode block 810d or the width of the second concave portion 912d of the second electrode block 910d is greater than the diameter of all the hole portions 100c, The first electrode block 810d and the second electrode block 910d do not cover all the hole portions 100c, and the first concave portion 812d of the first electrode block 810d and the second electrode block 910d of the second electrode block 910d are not covered. 2 The concave portion 912d is formed around the hole portion 100c while avoiding the hole portion 100c. In one embodiment of the present invention, the plurality of first recesses 812d are aligned substantially side-by-side with the plurality of second recesses 912d in a plan view. In another embodiment of the present invention, the plurality of first concave portions 812d are disposed to be displaced from the plurality of second concave portions 912d in a plan view.

본 발명의 일실시예에서, 발광소자(8)가 플립 칩 형식으로 패키지 기판 에 장착될 경우, 제1 본딩패드(80d), 제2 본딩패드(90d)와 반도체적층(10c) 사이에 다층 절연층을 포함하고, 발광소자(8)의 제1 본딩패드(80d), 제2 본딩패드(90d)는 외력에 의해, 예컨대 솔더 또는 Au-Sn 공정 접합(Eutectic Bonding) 시 발생된 응력에 의해, 제1 본딩패드(80d), 제2 본딩패드(90d)와 절연층에 크랙이 발생하므로, 발광소자(8)는 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상측에 위치하는 제1 전극 블록(810d) 및 제2 전극 블록(910d)을 포함하고 제1 전극 블록(810d) 및 제2 전극 블록(910d)에 의해 외부와 접합되고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 형성위치는 홀부(100c)의 형성위치를 피해가므로써 외력에 의해 본딩패드와 절연층 사이에 응력이 발생하는 것을 감소시킬 수 있다.In an embodiment of the present invention, when the light emitting device 8 is mounted on a package substrate in a flip-chip format, multi-layer insulation is provided between the first bonding pad 80d, the second bonding pad 90d, and the semiconductor stack 10c. layer, and the first bonding pad 80d and the second bonding pad 90d of the light emitting device 8 are caused by an external force, for example, solder or Au-Sn process bonding (Eutectic Bonding) by stress generated, Since cracks occur in the first bonding pad 80d, the second bonding pad 90d, and the insulating layer, the light emitting device 8 is positioned above the first bonding pad 80d and the second bonding pad 90d, respectively. It includes a first electrode block 810d and a second electrode block 910d, and is connected to the outside by the first electrode block 810d and the second electrode block 910d, and the first electrode block 810d and the second electrode block 910d. Since the formation position of the electrode block 910d avoids the formation position of the hole 100c, it is possible to reduce stress generated between the bonding pad and the insulating layer due to an external force.

본 발명의 다른 실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)과 비교했을 때, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 다이본딩 시의 압력을 방출하도록, 제1 본딩패드(80d), 제2 본딩패드(90d)는 비교적 큰 면적을 가진다. 발광소자(8)의 단면도 상에서, 제1 본딩패드(80d)는 제1 전극 블록(810d)의 폭의 1.2 내지 2.5배, 바람직하게는 2배인 폭을 가진다.In another embodiment of the present invention, when compared to the first electrode block 810d and the second electrode block 910d, the pressure at the time of die bonding of the first electrode block 810d and the second electrode block 910d is To discharge, the first bonding pad 80d and the second bonding pad 90d have a relatively large area. In a cross-sectional view of the light emitting device 8 , the first bonding pad 80d has a width that is 1.2 to 2.5 times, preferably twice, the width of the first electrode block 810d.

본 발명의 다른 실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)과 비교했을 때, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 다이본딩 시의 압력을 방출하도록 제1 본딩패드(80d), 제2 본딩패드(90d)는 비교적 큰 면적을 가진다. 발광소자(8)의 단면도 상에서, 제1 본딩패드(80d) 확장거리는 그 자체 두께의 1배 이상이고, 자체 두께의 2배 이상인 것이 바람직하다.In another embodiment of the present invention, when compared to the first electrode block 810d and the second electrode block 910d, the pressure at the time of die bonding of the first electrode block 810d and the second electrode block 910d is The first bonding pad 80d and the second bonding pad 90d have a relatively large area for discharging. In the cross-sectional view of the light emitting device 8 , the extension distance of the first bonding pad 80d is preferably at least 1 times its own thickness, and preferably at least 2 times its own thickness.

본 발명의 다른 실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 두께가 1 내지 100μm, 바람직하게는 1.5 내지 6μm이고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)에 의해 플립 칩 형식으로 패키지 기판에 장착된다. 제1 본딩패드(80d) 및 제2 본딩패드(90d)는 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 고체 결정 시의 압력을 방출하도록 두께가 0.2μm보다 크고, 바람직하게는 0.5μm보다 크고, 1μm보다 작다.In another embodiment of the present invention, the first electrode block 810d and the second electrode block 910d have a thickness of 1 to 100 μm, preferably 1.5 to 6 μm, and the first electrode block 810d and the second electrode block 910d. It is mounted on the package substrate in a flip chip format by 910d. The first bonding pad 80d and the second bonding pad 90d have a thickness greater than 0.2 μm, and preferably, to release the pressure at the time of solid crystallization of the first electrode block 810d and the second electrode block 910d. greater than 0.5 μm and less than 1 μm.

본 발명의 다른 실시예에서, 제1 본딩패드(80d), 제2 본딩패드(90d) 및 금속층(900d)은 동일한 금속 재질 및/또는 동일한 금속적층을 포함한다.In another embodiment of the present invention, the first bonding pad 80d, the second bonding pad 90d, and the metal layer 900d include the same metal material and/or the same metal laminate.

제1 본딩패드(80d), 제2 본딩패드(90d) 및 금속층(900d)은 단층 또는 적층 구조일 수 있다. 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 기능은 제1 접촉층(601c), 반사층(40c), 또는 배리어층(41c)과 안정된 계면을 형성하는 것이고, 예컨대 제1 본딩패드(80d)는 제1 접촉층(601c)과 접촉하고, 제2 본딩패드(90d)은 반사층(40c) 또는 배리어층(41c)과 접촉한다. 제1 본딩패드(80d) 및 제2 본딩패드(90d)는 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 발광소자(8) 내로 확산되어, 제1 본딩패드(80d) 및 제2 본딩패드(90d)에 포함된 금(Au), 구리(Cu) 등 금속과 공정(共晶)을 생성하는 것을 방지하도록, 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금을 포함한다. 금속층(900d)은 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금을 포함한다. 금속층(900d)의 제3 절연층(70c)과 연결된 일측은 금속층(900d)과 제3 절연층(70c)의 계면 접합강도를 향상시키도록 크롬(Cr), 니켈(Ni), 티타늄(Ti), 또는 백금(Pt)을 포함한다.The first bonding pad 80d, the second bonding pad 90d, and the metal layer 900d may have a single-layer or multilayer structure. The function of the first bonding pad 80d and the second bonding pad 90d is to form a stable interface with the first contact layer 601c, the reflective layer 40c, or the barrier layer 41c, for example, the first bonding pad 80d is in contact with the first contact layer 601c, and the second bonding pad 90d is in contact with the reflective layer 40c or the barrier layer 41c. In the first bonding pad 80d and the second bonding pad 90d, tin (Sn) during the solder or Au-Sn process is diffused into the light emitting device 8, and the first bonding pad 80d and the second bonding pad ( To prevent eutectic formation with metals such as gold (Au) and copper (Cu) contained in 90d), a metal material other than gold (Au) and copper (Cu), such as chromium (Cr), nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), zirconium (Zr), molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum metals such as (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), and osmium (Os) or alloys thereof. The metal layer 900d may be formed of a metal material other than gold (Au) and copper (Cu), for example, chromium (Cr), nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), Zirconium (Zr), molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), a metal such as osmium (Os) or an alloy thereof. One side of the metal layer 900d connected to the third insulating layer 70c is made of chrome (Cr), nickel (Ni), or titanium (Ti) to improve interfacial bonding strength between the metal layer 900d and the third insulating layer 70c. , or platinum (Pt).

본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및/또는 제2 본딩패드(90d)는 적층구조이고, 적층구조는 본딩패드(80d, 90d)와 솔더 또는 Au-Sn 공정 접합 시 발생하는 응력으로 인해 본딩패드(80d, 90d)와 반도체적층(10a) 사이의 절연층에 크랙이 발생하는 것을 방지하도록 고연성의 층과 저연성의 층을 포함한다. 고연성의 층과 저연성의 층은 상이한 영률(Young's modulus)의 금속을 포함한다.In another embodiment of the present invention, the first bonding pad 80d and/or the second bonding pad 90d have a laminated structure, and the laminated structure is generated when bonding the bonding pads 80d and 90d with solder or Au-Sn process. In order to prevent cracks from occurring in the insulating layer between the bonding pads 80d and 90d and the semiconductor laminate 10a due to the applied stress, a high ductility layer and a low ductility layer are included. The high ductility layer and the low ductility layer contain metals of different Young's modulus.

본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및/또는 제2 본딩패드(90d)의 고연성의 층은 저연성의 층의 두께와 같거나 큰 두께를 가진다.In another embodiment of the present invention, the high ductility layer of the first bonding pad 80d and/or the second bonding pad 90d has a thickness equal to or greater than the thickness of the low ductility layer.

본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및 제2 본딩패드(90d)는 적층구조이고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 적층구조이고, 제1 본딩패드(80d)와 제1 전극 블록(810d)이 연결되는 면은 동일한 금속 재질을 포함하고, 제2 본딩패드(90d)와 제2 전극 블록(910d)이 연결되는 면은 동일한 금속 재질(예컨대 크롬(Cr), 니켈(Ni), 티타늄(Ti), 또는 백금(Pt))을 포함함으로써, 본딩패드와 범퍼패드의 계면 접합강도를 향상시킨다.In another embodiment of the present invention, the first bonding pad 80d and the second bonding pad 90d have a stacked structure, the first electrode block 810d and the second electrode block 910d have a stacked structure, and the first The surface to which the bonding pad 80d and the first electrode block 810d are connected includes the same metal material, and the surface to which the second bonding pad 90d and the second electrode block 910d are connected includes the same metal material (eg, By including chromium (Cr), nickel (Ni), titanium (Ti), or platinum (Pt)), the interfacial bonding strength between the bonding pad and the bumper pad is improved.

본 발명의 다른 실시예에서, 본딩패드 형성단계에 이어서 발광소자(8)의 제조방법은 제4 절연층 형성단계를 포함한다. 물리적 기상 증착 또는 화학적 기상 증착법 등 방식으로 제1 본딩패드(80d) 및 제2 본딩패드(90d)에 제4 절연층(미도시)을 형성하고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상에 형성되고, 제4 절연층은 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 측벽을 에워싼다. 제4 절연층은 단층 또는 적층 구조일 수 있다. 제4 절연층이 적층 구조인 경우, 제4 절연층은 굴절률이 상이한 2종이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제4 절연층의 재질은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.In another embodiment of the present invention, following the bonding pad forming step, the method of manufacturing the light emitting device 8 includes a fourth insulating layer forming step. A fourth insulating layer (not shown) is formed on the first bonding pad 80d and the second bonding pad 90d by a method such as physical vapor deposition or chemical vapor deposition, and the first electrode block 810d and the second electrode block 910d is formed on the first bonding pad 80d and the second bonding pad 90d, respectively, and the fourth insulating layer surrounds the sidewalls of the first bonding pad 80d and the second bonding pad 90d . The fourth insulating layer may have a single-layer or multi-layer structure. When the fourth insulating layer has a stacked structure, two or more materials having different refractive indices are alternately stacked on the fourth insulating layer to form a Bregg reflector (DBR) structure to selectively reflect light of a specific wavelength. The material of the fourth insulating layer is formed of a non-conductive material, Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin (Epoxy), acrylic resin (Acrylic Resin), cyclic olefin polymer (COC) ), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, organic materials such as fluorocarbon polymer, or silicone, glass Inorganic materials such as (Glass), or dielectric materials such as alumina (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ) or magnesium fluoride (MgF x ).

본 발명의 일실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 제조공정은 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 제조공정 이후 바로 이어질 수 있다. 본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 제조공정이후, 먼저 제4 절연층의 형성단계를 진행하고, 이어서 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 제조공정을 진행한다.In one embodiment of the present invention, the manufacturing process of the first electrode block 810d and the second electrode block 910d may be immediately followed after the manufacturing process of the first bonding pad 80d and the second bonding pad 90d. . In another embodiment of the present invention, after the manufacturing process of the first bonding pad 80d and the second bonding pad 90d, a step of forming a fourth insulating layer is first performed, and then the first electrode block 810d and the second bonding pad 90d are formed. 2 A manufacturing process of the electrode block 910d is performed.

도 35는 본 발명의 일실시예에 따른 발광장치의 개략도이다. 상술한 실시예들의 반도체 발광소자(1), 발광소자(2), 발광소자(3), 발광소자(4), 발광소자(5), 발광소자(6), 발광소자(7) 또는 발광소자(8)는 플립 칩 형식으로 패키지 기판(51)의 제1 패드(511), 제2 패드(512) 상에 장착된다. 제1 패드(511), 제2 패드(512) 사이는 절연 재질을 포함한 절연부(53)에 의해 전기적으로 절연된다. 플립 칩 장착 시, 전극 형성면과 대향하는 성장 기판(11a, 11b)의 일측을 주요 광 추출면으로 설정한다. 발광장치의 광 추출 효과를 증가시키기 위해 반도체 발광소자(1), 발광소자(2), 발광소자(3), 발광소자(4), 발광소자(5), 발광소자(6), 발광소자(7) 또는 발광소자(8)의 주변에 반사구조(54)를 설치할 수 있다.35 is a schematic diagram of a light emitting device according to an embodiment of the present invention. The semiconductor light emitting device 1, the light emitting device 2, the light emitting device 3, the light emitting device 4, the light emitting device 5, the light emitting device 6, the light emitting device 7 or the light emitting device of the above-described embodiments Reference numeral 8 is mounted on the first pad 511 and the second pad 512 of the package substrate 51 in a flip-chip format. A space between the first pad 511 and the second pad 512 is electrically insulated by an insulating part 53 including an insulating material. When the flip chip is mounted, one side of the growth substrates 11a and 11b facing the electrode formation surface is set as the main light extraction surface. In order to increase the light extraction effect of the light emitting device, a semiconductor light emitting device (1), a light emitting device (2), a light emitting device (3), a light emitting device (4), a light emitting device (5), a light emitting device (6), a light emitting device ( 7) Alternatively, the reflective structure 54 may be provided around the light emitting device 8 .

도 36은 본 발명의 일실시예에 따른 발광장치의 개략도이다. 전구(Bulb)(600)는 램프 셰이드(602), 반사경(604), 발광모듈(610), 램프 홀더(612), 히트 싱크(614), 연결부(616) 및 전기적으로 연결된 소자(618)를 포함한다. 발광모듈(610)은 탑재부(606) 및 탑재부(606) 상에 위치하는 복수 개의 발광소자(608)를 포함하고, 복수 개의 발광소자(608)는 상술한 실시예들의 반도체 발광소자(1), 발광소자(2), 발광소자(3), 발광소자(4), 발광소자(5), 발광소자(6), 발광소자(7) 또는 발광소자(8)일 수 있다.36 is a schematic diagram of a light emitting device according to an embodiment of the present invention. The bulb 600 includes a lamp shade 602, a reflector 604, a light emitting module 610, a lamp holder 612, a heat sink 614, a connector 616, and an electrically connected element 618. include The light emitting module 610 includes a mounting unit 606 and a plurality of light emitting devices 608 positioned on the mounting unit 606, and the plurality of light emitting devices 608 include the semiconductor light emitting device 1 of the above-described embodiments, It may be a light emitting device 2 , a light emitting device 3 , a light emitting device 4 , a light emitting device 5 , a light emitting device 6 , a light emitting device 7 , or a light emitting device 8 .

본 발명에서 예시한 각 실시예는 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것은 아니다. 누구든지 본 발명에 대해 진행한 자명한 수정 또는 변경은 본 발명의 정신과 범위를 벗어나지 않는다.Each embodiment exemplified in the present invention is only for illustrating the present invention, and is not intended to limit the scope of the present invention. Any obvious modifications or changes made by anyone to the present invention do not depart from the spirit and scope of the present invention.

1, 2, 3, 4, 5, 6 발광소자
11a, 11b 기판
10a, 10b 반도체층
101a, 101b 제1 반도체층
102a, 102b 제2 반도체층
103a, 103b 활성층
100a, 100b 홀부
102s 표면
1011a, 1011b 제1 표면
1012a, 1012b 제2 표면
110a 제4 절연층
111a, 111b 서라운딩부
20a, 20b 제1 절연층
200a, 200b 제1 절연층서라운딩영역
201a, 201b 제1 절연층커버영역
202a, 202b 제1 절연층개구
203a, 203b 제1 절연층개구
30a, 30b 투명 도전층
300b 투명 도전층 개구
301a, 301b 투명 도전층 외연
40a, 40b 반사층
400b 반사층 개구
401a, 401b 반사층 외연
41a, 41b 배리어층
410b 배리어층 개구
411a, 411b 배리어층 외연
50a, 50b 제2 절연층
501a, 501b 제2 절연층 개구
502a, 502b 제2 절연층 개구
5020b 환상 개구
5021b 측벽
60a, 60b 접촉층
600a, 600b 핀영역
602a 접촉층 개구
601b 제1 접촉층
6011b 제1 접촉층측벽
602b 제2 접촉층
6021b 제2 접촉층측벽
70a, 70b 제3 절연층
701a, 702a 제3 절연층개구
701b, 702b 제3 절연층개구
80a, 80b 제1 본딩패드
90a, 90b 제2 본딩패드
800a 제1 본딩패드개구
801b 제1 볼록부
802a 제1 측변
802b 제1 오목부
803b 제1 플랫
804a 제1 오목부
805a 제1 상층 본딩패드
807a 제1 하층 본딩패드
810a 제1 범퍼패드
900a 제2 본딩패드 개구
901b 제2 볼록부
902a 제2 측변
902b 제2 오목부
903b 제2 직선변
904a 제2 오목부
905a 제2 상층 본딩패드
907a 제2 하층 본딩패드
910a, 910b 제2 범퍼패드
1000a, 1000b 반도체 구조
1001a, 1001b 제2 외측벽
1002a, 1002b 내측벽
1003a, 1003b 제1 외측벽
51 패키지 기판
511 제1 패드
512 제2 패드
53 절연부
54 반사구조
600 전구
602 램프 셰이드
604 반사경
606 탑재부
608 발광소자
610 발광모듈
612 램프 홀더
614 히트 싱크
616 연결부
618 전기적으로 연결된 소자1, 2, 3, 4, 5, 6 light emitting device
11a, 11b board
10a, 10b semiconductor layer
101a, 101b first semiconductor layer
102a, 102b second semiconductor layer
103a, 103b active layer
100a, 100b hole
102s surface
1011a, 1011b first surface
1012a, 1012b second surface
110a fourth insulating layer
111a, 111b surround
20a, 20b first insulating layer
200a, 200b first insulating layer surrounding region
201a, 201b first insulating layer cover region
202a, 202b first insulating layer opening
203a, 203b first insulating layer opening
30a, 30b transparent conductive layer
300b transparent conductive layer opening
301a, 301b Transparent conductive layer outer edge
40a, 40b reflective layer
400b reflective layer opening
401a, 401b reflective layer outer edge
41a, 41b barrier layer
410b barrier layer opening
411a, 411b barrier layer outer edge
50a, 50b second insulating layer
501a, 501b second insulating layer opening
502a, 502b second insulating layer opening
5020b annular aperture
5021b sidewall
60a, 60b contact layer
600a, 600b pin area
602a contact layer opening
601b first contact layer
6011b first contact layer sidewall
602b second contact layer
6021b second contact layer sidewall
70a, 70b third insulating layer
701a, 702a Third insulating layer opening
701b, 702b Third insulating layer opening
80a, 80b first bonding pad
90a, 90b second bonding pad
800a First bonding pad opening
801b first convex portion
802a first side
802b first recess
803b first flat
804a first recess
805a first upper bonding pad
807a first lower bonding pad
810a first bumper pad
900a second bonding pad opening
901b second convex portion
902a second side
902b second recess
903b second straight edge
904a second recess
905a second upper bonding pad
907a second lower bonding pad
910a, 910b 2nd bumper pad
1000a, 1000b semiconductor structure
1001a, 1001b second outer wall
1002a, 1002b inner wall
1003a, 1003b first outer wall
51 package board
511 first pad
512 second pad
53 insulation
54 reflective structure
600 light bulbs
602 lamp shade
604 reflector
606 mount
608 light emitting device
610 light emitting module
612 lamp holder
614 heat sink
616 connection
618 Electrically Connected Elements

Claims (10)

반도체적층, 제1 절연층, 반사구조, 제2 절연층, 제1 본딩패드, 제2 본딩패드, 제1 접촉층 및 제2 접촉층을 포함하고,
상기 반도체적층은 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치하는 활성층을 포함하고;
상기 제1 절연층은 상기 반도체적층에 위치하며, 상기 제2 반도체층을 노출시키도록 제1 절연층 개구를 포함하고;
상기 반사구조는 상기 제2 반도체층에 위치하며, 상기 제1 절연층 개구를 통하여 상기 제2 반도체층과 전기적으로 연결되고;
상기 제2 절연층은 상기 반사구조에 위치하고, 상기 반사구조를 노출시키도록 평면도에서 링 형상을 갖는 링 형상 개구를 포함하고;
상기 제1 본딩패드는 상기 제1 반도체층과 전기적으로 연결되고;
상기 제2 본딩패드는 상기 제2 반도체층과 전기적으로 연결되고;
상기 제1 접촉층은 상기 제2 반도체층 및 상기 제1 본딩패드 사이에 위치하고;
상기 제2 접촉층은 상기 제2 반도체층 및 상기 제2 본딩패드 사이에 위치하고, 상기 링 형상 개구 중에 형성되어 상기 반사구조를 접촉하는,
발광소자.a semiconductor laminate, a first insulating layer, a reflective structure, a second insulating layer, a first bonding pad, a second bonding pad, a first contact layer, and a second contact layer;
the semiconductor laminate includes a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first semiconductor layer and the second semiconductor layer;
the first insulating layer is located in the semiconductor stack and includes a first insulating layer opening to expose the second semiconductor layer;
the reflective structure is located in the second semiconductor layer and is electrically connected to the second semiconductor layer through the opening of the first insulating layer;
the second insulating layer is positioned on the reflective structure and includes a ring-shaped opening having a ring shape in a plan view to expose the reflective structure;
the first bonding pad is electrically connected to the first semiconductor layer;
the second bonding pad is electrically connected to the second semiconductor layer;
the first contact layer is positioned between the second semiconductor layer and the first bonding pad;
the second contact layer is positioned between the second semiconductor layer and the second bonding pad, and is formed in the ring-shaped opening to contact the reflective structure;
light emitting device. 제1항에 있어서,
상기 발광소자의 평면도에서 상기 제2 접촉층의 크기는 상기 제1 접촉층의 크기보다 작고, 상기 제1 접촉층은 상기 제2 접촉층을 에워싸는, 발광소자. According to claim 1,
A size of the second contact layer in a plan view of the light emitting device is smaller than a size of the first contact layer, and the first contact layer surrounds the second contact layer. 제1항에 있어서,
상기 발광소자의 평면도에서, 상기 제1 본딩패드는 제1 측변 및 상기 제1 측변에서 상기 제2 본딩패드를 멀리하는 방향으로 연신된 한 개 이상의 제1 오목부를 포함하는, 발광소자. According to claim 1,
In a plan view of the light emitting device, the first bonding pad includes a first side side and one or more first concave portions extending in a direction away from the second bonding pad from the first side side. 제1항에 있어서,
상기 제1 반도체층을 노출하도록 상기 제2 반도체층 및 상기 활성층을 관통하는 한 개 이상의 홀부를 포함하고, 상기 발광소자의 평면도 상에서 상기 한 개 이상의 홀부는 상기 제2 본딩패드 밖의 영역에 형성되는, 발광소자. According to claim 1,
and one or more holes penetrating the second semiconductor layer and the active layer to expose the first semiconductor layer, wherein the one or more holes are formed in a region outside the second bonding pad in a plan view of the light emitting device, light emitting device. 제4항에 있어서,
상기 제2 본딩패드는 상기 평면도 상에서 제2 측변 및 상기 제2 측변에서 상기 제1 본딩패드를 멀리하는 방향으로 연신되는 한 개 이상의 제2 오목부를 포함하는, 발광소자. 5. The method of claim 4,
The second bonding pad includes a second side side and one or more second concave portions extending in a direction away from the first bonding pad on the second side side in the plan view. 제5항에 있어서,
상기 한 개 이상의 제2 오목부의 위치는 상기 한 개 이상의 홀부의 위치에 대응되는, 발광소자. 6. The method of claim 5,
A position of the one or more second concave portions corresponds to a position of the one or more hole portions. 제1항에 있어서,
상기 제1 절연층은 상기 활성층의 측벽을 피복하는, 발광소자. According to claim 1,
The first insulating layer covers a sidewall of the active layer, a light emitting device. 제1항에 있어서,
제3 절연층을 포함하고,
상기 제3 절연층은 제3 절연층 개구를 포함하고, 상기 발광 소자의 평면도에서 상기 링 형상 개구는 상기 제3 절연층 개구를 에워싸는, 발광소자. According to claim 1,
a third insulating layer;
The third insulating layer includes a third insulating layer opening, and the ring-shaped opening in a plan view of the light emitting device surrounds the third insulating layer opening. 제1항에 있어서,
상기 제1 접촉층 상에 위치하는 제3 절연층을 포함하고, 상기 제3 절연층은 상기 제1 본딩패드에 피복되는 제1 부분 및 상기 제1 본딩패드의 측변에 인접한 제2 부분을 포함하고, 상기 제3 절연층은 상기 제1 접촉층을 노출하도록 상기 제1 부분 및 상기 제2 부분 사이에 위치하는 제3 절연층 개구를 포함하고, 상기 제3 절연층 개구는 상기 제1 부분의 제1 변 및 상기 제2 부분의 제2 변으로 이루어지고, 상기 제1 본딩패드의 상기 측변과 상기 제1 변 또는 상기 제2 변은 거리가 이격되고, 상기 거리는 100um보다 작은, 발광소자. According to claim 1,
a third insulating layer positioned on the first contact layer, wherein the third insulating layer includes a first portion covered by the first bonding pad and a second portion adjacent to a side of the first bonding pad, , wherein the third insulating layer includes a third insulating layer opening positioned between the first part and the second part to expose the first contact layer, wherein the third insulating layer opening is a second part of the first part. A light emitting device comprising a first side and a second side of the second part, the side side of the first bonding pad and the first side or the second side being spaced apart by a distance, and the distance being less than 100um. 제1항에 있어서,
상기 제2 반도체층 상에 위치하는 투명 도전층을 포함하고 상기 반사구조는 상기 투명 도전층 상에 위치하고 상기 반사구조는 배리어층 및 반사층을 포함하고, 상기 배리어층은 상기 반사층 상에 위치하는, 발광소자. According to claim 1,
a transparent conductive layer positioned on the second semiconductor layer, the reflective structure positioned on the transparent conductive layer, and the reflective structure comprising a barrier layer and a reflective layer, wherein the barrier layer is positioned on the reflective layer. device.
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