KR20170056465A - Light-emitting device - Google Patents

Light-emitting device Download PDF

Info

Publication number
KR20170056465A
KR20170056465A KR1020160150606A KR20160150606A KR20170056465A KR 20170056465 A KR20170056465 A KR 20170056465A KR 1020160150606 A KR1020160150606 A KR 1020160150606A KR 20160150606 A KR20160150606 A KR 20160150606A KR 20170056465 A KR20170056465 A KR 20170056465A
Authority
KR
South Korea
Prior art keywords
layer
bonding pad
insulating layer
semiconductor
light emitting
Prior art date
Application number
KR1020160150606A
Other languages
Korean (ko)
Other versions
KR102295014B1 (en
Inventor
차오-싱 첸
지아-근 왕
원-훙 촹
츠-야오 청
정-린 루
치-상 쉬
충-쉰 장
보-준 후
콴-이 리
위-링 린
치엔-후 센
춘-카이 고
Original Assignee
에피스타 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW104137443A external-priority patent/TWI772253B/en
Priority claimed from TW105120263A external-priority patent/TWI692115B/en
Application filed by 에피스타 코포레이션 filed Critical 에피스타 코포레이션
Publication of KR20170056465A publication Critical patent/KR20170056465A/en
Priority to KR1020210111119A priority Critical patent/KR102389242B1/en
Application granted granted Critical
Publication of KR102295014B1 publication Critical patent/KR102295014B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

A light emitting device comprises: a semiconductor stack including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first semiconductor layer and the second semiconductor layer; a first bonding pad located on the semiconductor stack; a second bonding pad located on the semiconductor stack, spaced apart from the first bonding pad and defining a region located between the first bonding pad and the second bonding pad on the semiconductor stack; and a plurality of holes passing through the active layer to expose the first semiconductor layer. The first bonding pad and the second bonding pad are formed in a region other than the plurality of holes on a plane figure of the light emitting device.

Description

발광소자{LIGHT-EMITTING DEVICE}[0001] LIGHT-EMITTING DEVICE [0002]

본 발명은 발광소자에 관한 것으로, 특히 반도체적층 및 반도체적층 상에 위치하는 본딩패드를 포함하는 발광소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0002] The present invention relates to a light emitting device, and more particularly to a light emitting device including a semiconductor pad and a bonding pad located on the semiconductor pad.

발광 다이오드(Light-Emitting Diode, LED)는 고체상태 반도체 발광소자이고, 그 장점은 소비전력이 낮고, 발생되는 열에너지가 낮고, 작동 수명이 길고, 내진동성을 가지며, 체적이 작고, 반응속도가 빠르고 양호한 광전 특성(예를 들어 안정적인 발광 파장)을 가지는 것이다. 따라서, 발광 다이오드는 가전제품, 설비 표시등 및 광전제품 등에 광범위하게 이용된다.A light-emitting diode (LED) is a solid-state semiconductor light-emitting device. Its advantages are low power consumption, low heat energy generated, long operating life, vibration proofing, small volume, And has good photoelectric characteristics (for example, stable emission wavelength). Therefore, light emitting diodes are widely used for household appliances, facility displays, and photoelectric products.

발광소자는, 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하는 반도체적층; 반도체적층 상에 위치하는 제1 본딩패드; 반도체적층 상에 위치하는 제2 본딩패드; 제1 반도체층을 노출시키도록 활성층을 관통하는 복수 개의 홀부;를 포함하되, 제1 본딩패드와 제2 본딩패드는 서로 거리를 두고 이격되면서 반도체적층 상에 제1 본딩패드와 제2 본딩패드 사이에 위치하는 영역을 정의하고, 발광소자의 평면도 상에서, 제1 본딩패드 및 제2 본딩패드는 복수 개의 홀부 위치 이외의 영역에 형성된다.The light emitting device includes: a semiconductor stack including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first semiconductor layer and the second semiconductor layer; A first bonding pad located on the semiconductor stack; A second bonding pad located on the semiconductor stack; And a plurality of holes penetrating the active layer to expose the first semiconductor layer, wherein the first bonding pad and the second bonding pad are spaced apart from each other with a gap between the first bonding pad and the second bonding pad And the first bonding pads and the second bonding pads are formed in regions other than the plurality of hole portions on the plan view of the light emitting device.

발광소자는 반도체적층, 제1 접촉층, 제2 접촉층, 제1 본딩패드, 제2 본딩패드를 포함하고, 상기 반도체적층은 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하고, 상기 제1 접촉층은 제2 반도체층 상에 위치하고 상기 제2 반도체층의 측벽을 에워싸면서 제1 반도체층과 연결되고, 상기 제2 접촉층은 제2 반도체층 상에 위치하고 제2 반도체층과 연결되고, 상기 제1 본딩패드는 반도체적층 상에 위치하고 제1 접촉층과 연결되고, 제2 본딩패드는 반도체적층 상에 위치하고 제2 접촉층과 연결되고, 제1 본딩패드와 제2 본딩패드는 서로 거리를 두고 이격되면서 반도체적층 상에 제1 본딩패드와 제2 본딩패드 사이에 위치하는 영역을 정의하고, 발광소자의 평면도 상에서, 제2 반도체층 상에 위치하는 제1 접촉층은 제2 접촉층을 에워싼다.The light emitting device includes a semiconductor laminate, a first contact layer, a second contact layer, a first bonding pad, and a second bonding pad, wherein the semiconductor laminate includes a first semiconductor layer, a second semiconductor layer, Wherein the first contact layer is located on the second semiconductor layer and is connected to the first semiconductor layer while surrounding the side wall of the second semiconductor layer, 2 semiconductor layer and is connected to the second semiconductor layer, wherein the first bonding pad is located on the semiconductor stack and is connected to the first contact layer, the second bonding pad is located on the semiconductor stack and is connected to the second contact layer , The first bonding pad and the second bonding pad are spaced apart from each other to define a region located between the first bonding pad and the second bonding pad on the semiconductor laminate and on the plan view of the light emitting device, The first contact layer located on the second It encloses the chokcheung.

발광소자는 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하는 반도체적층; 제1 반도체층과 전기적으로 연결되는 제1 본딩패드; 제2 반도체층과 전기적으로 연결되는 제2 본딩패드; 및 반도체적층 상에 위치하되, 제2 본딩패드의 복수 개의 측벽을 에워싸고, 제2 본딩패드와 거리를 두고 이격되는 금속층;을 포함한다.The light emitting device includes a semiconductor laminated layer including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first and second semiconductor layers; A first bonding pad electrically connected to the first semiconductor layer; A second bonding pad electrically connected to the second semiconductor layer; And a metal layer located on the semiconductor stack and surrounding the plurality of side walls of the second bonding pad and spaced apart from the second bonding pad.

발광소자는 제1 반도체층, 제2 반도체층 및 제1 반도체층과 제2 반도체층 사이에 위치하는 활성층을 포함하는 반도체적층; 반도체적층 상에 위치하는 제1 접촉층; 제1 접촉층 상에 위치하고, 측변을 포함하는 제1 본딩패드; 반도체적층 상에 위치하는 제2 본딩패드; 제1 본딩패드에 의해 커버되는 제1 부분 및 제1 본딩패드의 측변에 인접한 연결부분을 포함하는 절연층;을 포함하되, 상기 절연층은 제1 접촉층을 노출시키도록 제1 부분과 연결부분 사이에 위치하는 개구를 포함하고, 개구는 제1 부분의 제1 변과 연결부분의 측변으로 이루어지고, 제1 본딩패드의 측변은 제1 부분의 제1 변 또는 연결부분의 측변과 100 μm보다 작은 거리를 두고 이격된다.The light emitting device includes a semiconductor laminated layer including a first semiconductor layer, a second semiconductor layer, and an active layer positioned between the first and second semiconductor layers; A first contact layer located on the semiconductor stack; A first bonding pad located on the first contact layer, the side comprising a side; A second bonding pad located on the semiconductor stack; An insulating layer including a first portion covered by the first bonding pad and a connecting portion adjacent the sides of the first bonding pad, the insulating layer including a first portion and a connecting portion, Wherein the side of the first bonding pad comprises a side of the first side of the first part or a side of the connecting part of less than 100 占 퐉 It is separated by a small distance.

도 1a 내지 도 7c는 본 발명의 일실시예에서 공개한 발광소자(1) 또는 발광소자(2)의 제조방법을 나타낸 도면이다.
도 8은 본 발명의 일실시예에서 공개한 발광소자(1)의 평면도이다.
도 9a는 본 발명의 일실시예에서 공개한 발광소자(1)의 단면도이다.
도 9b은 본 발명의 일실시예에서 공개한 발광소자(1)의 단면도이다.
도 10은 본 발명의 일실시예에서 공개한 발광소자(2)의 평면도이다.
도 11a는 본 발명의 일실시예에서 공개한 발광소자(2)의 단면도이다.
도 11b은 본 발명의 일실시예에서 공개한 발광소자(2)의 단면도이다.
도 12a 내지 도 18b는 본 발명의 일실시예에서 공개한 발광소자(3) 또는 발광소자(4)의 제조방법을 나타낸 도면이다.
도 19는 본 발명의 일실시예에서 공개한 발광소자(3)의 평면도이다.
도 20은 본 발명의 일실시예에서 공개한 발광소자(3)의 단면도이다.
도 21은 본 발명의 일실시예에서 공개한 발광소자(4)의 평면도이다.
도 22는 본 발명의 일실시예에서 공개한 발광소자(4)의 단면도이다.
도 23은 본 발명의 일실시예에서 공개한 발광소자(5)의 단면도이다.
도 24는 본 발명의 일실시예에서 공개한 발광소자(6)의 단면도이다.
도 25 내지 도 33b는 본 발명의 일실시예에서 공개한 발광소자(7)의 제조방법 및 발광소자(7)의 구조를 나타낸 도면이다.
도 34a는 본 발명의 일실시예에서 공개한 발광소자(8)의 평면도이다.
도 34b는 본 발명의 일실시예에서 공개한 발광소자(8)의 단면도이다.
도 35는 본 발명의 일실시예에 따른 발광장치의 구조 개략도이다.
도 36은 본 발명의 일실시예에 따른 발광장치의 구조 개략도이다.1A to 7C are views showing a method of manufacturing the light emitting device 1 or the light emitting device 2 disclosed in the embodiment of the present invention.
8 is a plan view of a light emitting device 1 disclosed in an embodiment of the present invention.
9A is a cross-sectional view of a light emitting device 1 disclosed in an embodiment of the present invention.
FIG. 9B is a cross-sectional view of a light emitting device 1 disclosed in an embodiment of the present invention.
10 is a plan view of a light emitting device 2 disclosed in an embodiment of the present invention.
11A is a sectional view of a light emitting device 2 disclosed in an embodiment of the present invention.
11B is a cross-sectional view of the light emitting device 2 disclosed in an embodiment of the present invention.
12A to 18B are views showing a method of manufacturing the light emitting device 3 or the light emitting device 4 disclosed in the embodiment of the present invention.
19 is a plan view of a light emitting element 3 disclosed in an embodiment of the present invention.
20 is a sectional view of a light emitting device 3 disclosed in an embodiment of the present invention.
21 is a plan view of a light emitting element 4 disclosed in an embodiment of the present invention.
22 is a sectional view of a light emitting element 4 disclosed in an embodiment of the present invention.
23 is a sectional view of a light emitting element 5 disclosed in an embodiment of the present invention.
24 is a sectional view of a light emitting element 6 disclosed in an embodiment of the present invention.
FIGS. 25 to 33B are views showing the structure of the light emitting device 7 and the method of manufacturing the light emitting device 7 disclosed in the embodiment of the present invention.
34A is a plan view of a light emitting element 8 disclosed in an embodiment of the present invention.
Fig. 34B is a sectional view of the light emitting element 8 disclosed in an embodiment of the present invention.
35 is a schematic structural view of a light emitting device according to an embodiment of the present invention.
36 is a schematic structural view of a light emitting device according to an embodiment of the present invention.

본 발명에 대한 설명이 더 상세하고 완벽하도록, 아래 실시예의 설명을 참조하면서 관련 도면을 결합하기 바란다. 다만, 아래의 실시예는 본 발명의 발광소자를 예시하기 위한 것일 뿐, 본 발명을 한정하기 위한 것은 아니다. 또한, 본 명세서의 실시예에 기재된 구성 부품의 크기, 재질, 형상, 상대적인 배치 등은 특별히 한정된 기재가 없는 한, 본 발명의 범위를 한정하는 것이 아니라, 단순한 설명에 불과하다. 또한 각 도면에서 도시한 부재의 크기나 위치관계 등은, 설명이 더 명확해지도록 과장되는 경우가 있을 것이다. 또한, 아래 설명에서는, 동일 또는 동일한 성질의 부품에 대해 상세한 설명을 적절하게 생략하기 위하여, 동일한 명칭, 부호를 사용하여 나타냈다.BRIEF DESCRIPTION OF THE DRAWINGS For a more complete and complete description of the present invention, reference should be made to the accompanying drawings, making reference to the description of the embodiments below. However, the following embodiments are only for illustrating the light emitting device of the present invention, and are not intended to limit the present invention. In addition, the size, material, shape, relative arrangement, and the like of the constituent parts described in the embodiments of the present invention are not limited to the scope of the present invention, In addition, the size and positional relationship of members shown in the drawings may be exaggerated so that the description becomes clearer. In the following description, parts having the same or the same characteristics are denoted by the same names and numerals so as to omit a detailed description as appropriate.

도 1a 내지 도 11b는 본 발명의 일실시예에서 공개한 발광소자(1) 또는 발광소자(2)의 제조방법을 나타낸 도면이다.1A to 11B are views showing a method of manufacturing the light-emitting device 1 or the light-emitting device 2 disclosed in an embodiment of the present invention.

도 1a의 평면도 및 도 1a의 A-A'선에 따른 단면도인 도 1b에 도시된 바와 같이, 발광소자(1) 또는 발광소자(2)의 제조방법은 플랫폼 형성단계를 포함하고, 상기 플랫폼 형성단계는 기판(11a)를 제공하는 단계; 및 기판(11a) 상에 반도체적층(10a)을 형성하는 단계를 포함하고, 상기 반도체적층(10a)은 제1 반도체층(101a), 제2 반도체층(102a) 및 제1 반도체층(101a)과 제2 반도체층(102a) 사이에 위치하는 활성층(103a)을 포함한다. 반도체적층(10a)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102a) 및 활성층(103a)을 부분적으로 제거하여 하나 이상의 반도체 구조(1000a); 및 하나 이상의 반도체 구조(1000a)를 에워싸는 서라운딩부(111a)를 형성할 수 있다. 서라운딩부(111a)는 제1 반도체층(101a)의 제1 표면(1011a)을 노출시킨다. 하나 이상의 반도체 구조(1000a)는 각각 하나의 제1 외측벽(1003a), 제2 외측벽(1001a) 및 하나의 내측벽(1002a)을 포함하고, 제1 외측벽(1003a)은 제1 반도체층(101a)의 측벽이고, 제2 외측벽(1001a)은 활성층(103a) 및/또는 제2 반도체층(102a)의 측벽이고, 제2 외측벽(1001a)의 일단은 제2 반도체층(102a)의 표면(102s)과 연결되고, 제2 외측벽(1001a)의 타단은 제1 반도체층(101a)의 제1 표면(1011a)과 연결되고, 내측벽(1002a)의 일단은 제2 반도체층(102a)의 표면(102s)와 연결되고, 내측벽(1002a)의 타단은 제1 반도체층(101a)의 제2 표면(1012a)과 연결되고, 복수 개의 반도체 구조(1000a)는 제1 반도체층(101a)에 의해 서로 연결된다. 도 1b에서 보여주듯이, 반도체 구조(1000a)의 내측벽(1002a)과 제1 반도체층(101a)의 제2 표면(1012a)은 둔각을 이루고, 반도체 구조(1000a)의 제1 외측벽(1003a)과 기판(11a)의 표면(11s)은 둔각 또는 직각을 이루고, 반도체 구조(1000a)의 제2 외측벽(1001a)과 제1 반도체층(101a)의 제1 표면(1011a)은 둔각을 이룬다. 서라운딩부(111a)는 반도체 구조(1000a)의 주변을 에워싸고, 서라운딩부(111a)는 발광소자(1) 또는 발광소자(2)의 평면도 상에서 직사각형 또는 다각형이다.1B, which is a plan view of Fig. 1A and a cross-sectional view taken along line A-A 'of Fig. 1A, the method of manufacturing the light emitting element 1 or the light emitting element 2 includes a step of forming a platform, Providing a substrate 11a; And forming a semiconductor laminate 10a on the substrate 11a, wherein the semiconductor laminate 10a includes a first semiconductor layer 101a, a second semiconductor layer 102a, and a first semiconductor layer 101a, And an active layer 103a located between the first semiconductor layer 102a and the second semiconductor layer 102a. The semiconductor laminate 10a is patterned by lithography or etching to partially remove the second semiconductor layer 102a and the active layer 103a to form one or more semiconductor structures 1000a; And a surrounding portion 111a surrounding one or more semiconductor structures 1000a. The surrounding portion 111a exposes the first surface 1011a of the first semiconductor layer 101a. The one or more semiconductor structures 1000a each include a first outer side wall 1003a, a second outer side wall 1001a and an inner side wall 1002a. The first outer side wall 1003a includes a first semiconductor layer 101a, And the second outer wall 1001a is a sidewall of the active layer 103a and / or the second semiconductor layer 102a and one end of the second outer wall 1001a is a sidewall of the surface 102s of the second semiconductor layer 102a. And the other end of the second outer wall 1001a is connected to the first surface 1011a of the first semiconductor layer 101a and one end of the inner wall 1002a is connected to the surface 102s of the second semiconductor layer 102a The other end of the inner wall 1002a is connected to the second surface 1012a of the first semiconductor layer 101a and the plurality of semiconductor structures 1000a are connected to each other by the first semiconductor layer 101a do. The inner wall 1002a of the semiconductor structure 1000a and the second surface 1012a of the first semiconductor layer 101a form an obtuse angle and the first outer wall 1003a of the semiconductor structure 1000a, The surface 11s of the substrate 11a forms an obtuse angle or a right angle and the second outer wall 1001a of the semiconductor structure 1000a and the first surface 1011a of the first semiconductor layer 101a form an obtuse angle. The surrounding portion 111a surrounds the periphery of the semiconductor structure 1000a and the surrounding portion 111a is rectangular or polygonal in plan view of the light emitting element 1 or the light emitting element 2. [

본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)는 30 mil보다 작은 변의 길이를 가진다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 서라운딩부(111a)가 반도체 구조(1000a)의 주변을 에워싸는 구조에 의해, 발광소자(1) 또는 발광소자(2)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting element 1 or the light emitting element 2 has a length of less than 30 mils. When the external current is injected into the light emitting element 1 or the light emitting element 2, the surrounding portion 111a surrounds the semiconductor structure 1000a, and the light emitting element 1 or the light emitting element 2 The light field distribution can be made uniform, and the forward voltage of the light emitting element can be reduced.

본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)는 30 mil보다 큰 변의 길이를 가진다. 반도체적층(10a)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102a) 및 활성층(103a)을 부분적으로 제거하여, 제2 반도체층(102a) 및 활성층(103a)을 관통하는 하나 이상의 홀부(100a)를 형성하고, 하나 이상의 홀부(100a)는 제1 반도체층(101a)의 하나 이상의 제2 표면(1012a)을 노출시킨다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 서라운딩부(111a) 및 복수 개의 홀부(100a)의 분산배치에 의해, 발광소자(1) 또는 발광소자(2)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting element 1 or the light emitting element 2 has a length longer than 30 mils. The semiconductor laminate 10a is patterned by lithography and etching to partially remove the second semiconductor layer 102a and the active layer 103a to form a second semiconductor layer 102a and at least one hole portion 103a penetrating through the second semiconductor layer 102a and the active layer 103a. And one or more hole portions 100a expose at least one second surface 1012a of the first semiconductor layer 101a. When the external current is injected into the light emitting element 1 or the light emitting element 2, the light emitting element 1 or the light emitting element 2 is dispersed by the dispersion of the standing portion 111a and the plurality of hole portions 100a, The field distribution can be made uniform, and the forward voltage of the light emitting element can be reduced.

본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)는 30 mil보다 작은 변의 길이를 가지고, 발광소자(1) 또는 발광소자(2)는 활성층의 발광면적을 증가시키기 위해 하나 이상의 홀부(100a)를 포함하지 않을 수 있다.The light emitting element 1 or the light emitting element 2 has a length of less than 30 mils and the light emitting element 1 or the light emitting element 2 has a length of one side to increase the light emitting area of the active layer. The hole portion 100a described above may not be included.

본 발명의 일실시예에서, 하나 이상의 홀부(100a)의 개구 형상은 원형, 타원형, 직사각형, 다각형 또는 임의의 형상을 포함한다. 복수 개의 홀부(100a)는 복수의 열로 배열될 수 있고, 인접한 두 열 상의 홀부(100a)는 서로 나란히 배열되거나 어긋나게 배열될 수 있다.In one embodiment of the present invention, the opening shape of the at least one hole portion 100a includes a circle, an ellipse, a rectangle, a polygon, or any shape. The plurality of hole portions 100a may be arranged in a plurality of rows, and the adjacent two rows of hole portions 100a may be arranged side by side or offset.

본 발명의 일실시예에서, 기판(11a)은 알루미늄갈륨인듐인(AlGaInP)을 성장시키는 갈륨비소(GaAs) 웨이퍼이거나, 인륨갈륨질소(InGaN)를 성장시키는 사파이어(Al2O3) 웨이퍼, 질화갈륨(GaN) 웨이퍼 또는 탄화규소(SiC) 웨이퍼를 포함하는 성장기판일 수 있다. 여기서, 기판(11a) 상에 유기 금속 화학 기상 증착법(MOCVD), 분자선 에피턱셜법(MBE), 수소화물 기상 증착법(HVPE), 증발법 또는 이온 도금법을 이용하여, 발광(light-emitting)적층 등 광전 특성을 가지는 반도체적층(10a)을 형성할 수 있다.In one embodiment of the present invention, the substrate 11a may be a gallium arsenide (GaAs) wafer for growing aluminum gallium indium phosphide (AlGaInP), a sapphire (Al2O3) wafer for growing gallium nitride (InGaN) ) Wafer or a silicon carbide (SiC) wafer. Here, a light-emitting lamination layer (not shown) is formed on the substrate 11a by using an organic metal chemical vapor deposition (MOCVD) method, a molecular beam epitaxial method (MBE), a hydride vapor deposition (HVPE), an evaporation method, The semiconductor laminate 10a having photoelectric properties can be formed.

본 발명의 일실시예에서, 제1 반도체층(101a) 및 제2 반도체층(102a)은, 예컨대 클래딩층(cladding layer) 또는 구속층(confinement layer)이며, 양자는 모두 상이한 도전 형태, 전기적 특성질, 극성을 가지거나 도핑된 원소에 따라 전자 또는 정공을 제공할 수 있고, 예컨대 제1 반도체층(101a)은 전기적 특성이 n형인 반도체이고, 제2 반도체층(102a)은 전기적 특성이 p형인 반도체이다. 활성층(103a)은 제1 반도체층(101a)과 제2 반도체층(102a) 사이에 형성되고, 전자와 정공은 전류의 구동하에 활성층(103a)에서 재결합되어, 전기 에너지를 빛 에너지로 전환하여 광선을 방출한다. 반도체적층(10a) 중 단층 또는 다층의 물리적 및 화학적 조성을 변경하는 것에 의하여 발광소자(1) 또는 발광소자(2)가 방출하는 광선의 파장을 조절한다. 반도체적층(10a)의 재질은 Ⅲ-Ⅴ족 반도체 재질을 포함하고, 예컨대 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P이고, 여기서 0x,y1; (x+y)1 이다. 활성층(103a)의 재질에 따라, 반도체적층(10a)의 재질이 AlInGaP계 재질인 경우, 파장이 610 nm 내지 650 nm인 적색광, 파장이 530 nm 내지 570 nm인 녹색광을 방출할 수 있고, 반도체적층(10a)의 재질이 InGaN계 재질인 경우, 파장이 450 nm 내지 490 nm인 청색광을 방출할 수 있고, 반도체적층(10a)의 재질이 AlGaN계 재질인 경우, 파장이 400 nm 내지 250 nm인 자외광을 방출할 수 있다. 활성층(103a)은 단일 헤테로구조(single heterostructure, SH), 이중 헤테로구조(double heterostructure, DH), 양면 이중 헤테로구조(double-side double heterostructure, DDH), 다층양자 우물구조(multi-quantum well, MQW )일 수 있다. 활성층(103a)의 재질은 전기적 특성이 중성, p형 또는 n형인 반도체일 수 있다.In one embodiment of the present invention, the first semiconductor layer 101a and the second semiconductor layer 102a are, for example, a cladding layer or a confinement layer, both of which have different conductivity types, electrical characteristics The first semiconductor layer 101a is a semiconductor having an n-type electrical characteristic, and the second semiconductor layer 102a has a p-type or a p-type It is a semiconductor. The active layer 103a is formed between the first semiconductor layer 101a and the second semiconductor layer 102a and the electrons and the holes are recombined in the active layer 103a under the driving of electric current to convert the electric energy into light energy, Lt; / RTI > The wavelength of the light emitted by the light emitting element 1 or the light emitting element 2 is adjusted by changing the physical and chemical composition of the single layer or multiple layers in the semiconductor laminate 10a. The material of the semiconductor laminate 10a includes a III-V semiconductor material, for example, AlxInyGa (1-x-y) N or AlxInyGa (1-x-y) P, where Ox, y1; (x + y) < / RTI > Depending on the material of the active layer 103a, red light having a wavelength of 610 nm to 650 nm and green light having a wavelength of 530 nm to 570 nm can be emitted when the semiconductor laminate 10a is made of AlInGaP-based material, Blue light having a wavelength of 450 nm to 490 nm can be emitted when the material of the semiconductor laminate 10a is an InGaN-based material. When the material of the semiconductor laminate 10a is an AlGaN-based material, It is possible to emit external light. The active layer 103a may include a single heterostructure SH, a double heterostructure DH, a double-side double heterostructure DDH, a multi-quantum well MQW ). The material of the active layer 103a may be a semiconductor having electrical characteristics of neutral, p-type, or n-type.

플랫폼 형성 단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 2a의 평면도 및 도 2a의 A-A'선에 따른 단면도인 도 2b에 도시된 바와 같이, 제1 절연층 형성단계를 포함한다. 제1 절연층(20a)은 증발(evaporation) 또는 증착(deposition) 등 방식으로 반도체 구조(1000a) 상에 형성될 수 있고, 또 상기 서라운딩부(111a)의 제1 표면(1011a) 및 홀부(100a)의 제2 표면(1012a)을 커버하고, 반도체 구조(1000a)의 제2 반도체층(102a), 활성층(103a)의 제2 외측벽(1001a) 및 내측벽(1002a)을 피복하도록, 리소그래피, 식각의 방식에 의해 패턴화되고, 제1 절연층(20a)은 서라운딩부(111a)에 위치하는 제1 반도체층(101a)의 제1 표면(1011a)을 커버하도록 상기 서라운딩부(111a)를 커버하는 제1 절연층서라운딩영역(200a); 홀부(100a)에 위치하는 제1 반도체층(101a)의 제2 표면(1012a)을 커버하도록 홀부(100a)를 커버하는 제1 그룹의 제1 절연층커버영역(201a); 및 제2 반도체층(102a)의 표면(102s)을 노출시키는 제2 그룹의 제1 절연층개구(202);를 포함한다. 제1 그룹의 제1 절연층커버영역(201a)은 서로 분리되며 각각 복수 개의 홀부(100a)에 대응한다. 제1 절연층(20a)은 단층 또는 다층 구조일 수 있다. 제1 절연층(20a)이 단층 막인 경우, 제1 절연층(20a)은 반도체 구조(1000a)의 측벽을 보호하여 활성층(103a)이 후속 제조공정에서 훼손되는 것을 방지할 수 있다. 제1 절연층(20a)이 다층 막인 경우, 제1 절연층(20a)은 굴절율이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제1 절연층(20a)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.2B, which is a plan view of FIG. 2A and a cross-sectional view taken along line A-A 'of FIG. 2A, the method of manufacturing the light emitting element 1 or the light emitting element 2, Forming step. The first insulating layer 20a may be formed on the semiconductor structure 1000a by a method such as evaporation or deposition and may be formed on the first surface 1011a and the hole portion 1011a of the surrounding portion 111a 100a of the active layer 103a and cover the second semiconductor layer 102a of the semiconductor structure 1000a and the second outer wall 1001a and the inner wall 1002a of the active layer 103a by lithography, And the first insulating layer 20a is patterned by the etching method so that the surrounding portion 111a covers the first surface 1011a of the first semiconductor layer 101a located in the surrounding portion 111a, A first insulating layer rounding region 200a covering the first insulating layer; A first group of first insulating layer cover regions 201a covering the hole portion 100a to cover the second surface 1012a of the first semiconductor layer 101a located in the hole portion 100a; And a second group of first insulating layer openings 202 that expose surfaces 102s of the second semiconductor layer 102a. The first insulating layer cover regions 201a of the first group are separated from each other and correspond to the plurality of hole portions 100a, respectively. The first insulating layer 20a may have a single-layer structure or a multi-layer structure. When the first insulating layer 20a is a single-layered film, the first insulating layer 20a protects the sidewalls of the semiconductor structure 1000a to prevent the active layer 103a from being damaged in subsequent manufacturing processes. When the first insulating layer 20a is a multilayer film, the first insulating layer 20a is formed by alternately stacking two or more materials having different refractive indexes to form a DBR (Bragg reflector) structure, Can be reflected. The first insulating layer 20a is formed of a non-conductive material and may be formed of a material selected from the group consisting of Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제1 절연층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 3a의 평면도 및 도 3a의 A-A'선에 따른 단면도인 도 3b에 도시된 바와 같이, 투명 도전층 형성단계를 포함한다. 투명 도전층(30a)은 증발 또는 증착 등 방식으로 제2 그룹의 제1 절연층개구(202a) 내에 형성될 수 있고, 투명 도전층(30a)의 외연(301a)와 제1 절연층(20a)은 서로 거리를 두고 이격되어 제2 반도체층(102a)의 표면(102s)을 노출시킨다. 투명 도전층(30a)이 제2 반도체층(102a)의 거의 전체 표면에 형성되면서 제2 반도체층(102a)과 접촉하므로, 투명 도전층(30a)은 전류가 제2 반도체층(102a)의 전체에 균일하게 확산되도록 할 수 있다. 투명 도전층(30a)의 재질은 활성층(103a)이 방출하는 광선에 대해 투명한 재질을 포함하고, 투명한 재질은 예컨대 인듐 주석 산화물(ITO) 또는 인듐 아연 옥사이드(IZO)이다.In the embodiment of the present invention, the manufacturing method of the light emitting element 1 or the light emitting element 2 subsequent to the first insulating layer forming step is a plan view of FIG. 3A and a sectional view taken along line A-A ' 3B, a transparent conductive layer forming step is carried out. The transparent conductive layer 30a may be formed in the first insulating layer opening 202a of the second group by evaporation or vapor deposition or the like so that the outer edge 301a of the transparent conductive layer 30a and the first insulating layer 20a Are spaced apart from each other to expose the surface 102s of the second semiconductor layer 102a. The transparent conductive layer 30a is formed on almost the entire surface of the second semiconductor layer 102a and contacts the second semiconductor layer 102a so that the current flows through the entirety of the second semiconductor layer 102a As shown in Fig. The material of the transparent conductive layer 30a includes a material transparent to the light rays emitted by the active layer 103a and the transparent material is indium tin oxide (ITO) or indium zinc oxide (IZO).

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 먼저 투명 도전층 형성단계를 진행한 다음, 제1 절연층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the transparent conductive layer forming step may be performed first, and then the first insulating layer forming step may be performed.

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 제1 절연층의 형성단계를 생략하고, 직접 투명 도전층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the step of forming the first insulating layer may be omitted and the direct transparent conductive layer forming step may be performed.

본 발명의 일실시예에서, 투명 도전층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 4a의 평면도 및 도 4a의 A-A'선에 따른 단면도인 도 4b에 도시된 바와 같이, 반사구조 형성단계를 포함한다. 반사구조는 반사층(40a) 및/또는 배리어층(41a)을 포함하고, 증발 또는 증착 등 방식으로 투명 도전층(30a) 상에 직접 형성될 수 있고, 반사층(40a)은 투명 도전층(30a)과 배리어층(41a) 사이에 위치한다. 발광소자(1) 또는 발광소자(2)의 평면도 상에서, 반사층(40a)의 외연(401a)은 투명 도전층(30a)의 외연(301a)의 내측, 외측에 설치되거나, 또는 투명 도전층(30a)의 외연(301a)과 겹치면서 정렬되게 설치될 수 있고, 배리어층(41a)의 외연(411a)은 반사층(40a)의 외연(401a)의 내측, 외측에 설치되거나, 또는 반사층(40a)의 외연(401a)와 겹치면서 정렬되게 설치될 수 있다.In one embodiment of the present invention, the manufacturing method of the light-emitting device 1 or the light-emitting device 2 following the step of forming the transparent conductive layer is the same as the plan view of FIG. 4A and the sectional view taken along the line A-A ' And a reflective structure forming step, as shown in Fig. The reflective structure includes a reflective layer 40a and / or a barrier layer 41a and may be formed directly on the transparent conductive layer 30a by evaporation or vapor deposition or the like. The reflective layer 40a may be formed on the transparent conductive layer 30a, And the barrier layer 41a. The outer edge 401a of the reflective layer 40a may be provided on the inner side or outer side of the outer edge 301a of the transparent conductive layer 30a or on the outer side of the transparent conductive layer 30a The outer edge 411a of the barrier layer 41a may be provided on the inner side or outer side of the outer edge 401a of the reflective layer 40a or may be provided on the outer edge 401a of the reflective layer 40a, May be arranged so as to be overlapped with and aligned with each other.

본 발명의 다른 실시예에서, 투명 도전층의 형성단계를 생략할 수 있고, 플랫폼 형성단계 또는 제1 절연층 형성단계 이후, 반사구조 형성단계를 직접 진행할 수 있다. 예컨대 반사층(40a) 및/또는 배리어층(41a)은 제2 반도체층(102a) 상에 직접 형성되고, 반사층(40a)은 제2 반도체층(102a) 및 배리어층(41a) 사이에 위치한다.In another embodiment of the present invention, the step of forming the transparent conductive layer may be omitted, and the step of forming the reflective structure may be carried out directly after the step of forming the platform or the step of forming the first insulating layer. The reflective layer 40a and / or the barrier layer 41a are formed directly on the second semiconductor layer 102a, and the reflective layer 40a is located between the second semiconductor layer 102a and the barrier layer 41a.

반사층(40a)은 단층 또는 다층 구조일 수 있고, 다층 구조는 예컨대 브래그 반사구조이다. 반사층(40a)의 재질은 반사율이 비교적 높은 금속 재질을 포함하며, 금속 재질은 예컨대 은(Ag), 알루미늄(Al) 또는 로듐(Rh) 등 금속 또는 이들의 합금이다. 여기서 비교적 높은 반사율을 가진다는 것은 발광소자(1) 또는 발광소자(2)가 방출하는 광선의 파장에 대해 80% 이상의 반사율을 가지는 것을 의미한다. 본 발명의 일실시예에서, 배리어층(41a)은 반사층(40a)을 피복하여 반사층(40a) 표면이 산화되어 반사층(40a)의 반사율이 악화되는 것을 방지한다. 배리어층(41a)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 배리어층(41a)은 단층 또는 다층 구조일 수 있으며, 다층 구조는 예컨대 티타늄(Ti)/알루미늄(Al) 및/또는 티타늄(Ti)/볼프람(W)이다. 본 발명의 일실시예에서, 배리어층(41a)은 반사층(40a)과 떨어져 있는 일측에 티타늄(Ti)/알루미늄(Al)의 적층구조을 포함하고 반사층(40a)과 가까이 있는 일측에 티타늄(Ti)/볼프람(W)의 적층구조를 포함한다. 본 발명의 일실시예에서, 반사층(40a) 및 배리어층(41a)의 재질은 금 또는 구리(Cu) 이외의 금속 재질을 포함하는 것이 바람직하다.The reflection layer 40a may be a single layer or a multilayer structure, and the multilayer structure is, for example, a Bragg reflection structure. The material of the reflective layer 40a includes a metal material having a relatively high reflectance and the metal material is a metal such as silver (Ag), aluminum (Al), or rhodium (Rh), or an alloy thereof. Here, having a relatively high reflectance means that the reflectance is 80% or more with respect to the wavelength of the light beam emitted by the light emitting element 1 or the light emitting element 2. In one embodiment of the present invention, the barrier layer 41a covers the reflective layer 40a to prevent the surface of the reflective layer 40a from being oxidized to deteriorate the reflectance of the reflective layer 40a. The barrier layer 41a may be made of a metal material such as titanium, tungsten (W), aluminum (Al), indium (In), tin (Sn), nickel (Ni) Pt) or an alloy thereof. The barrier layer 41a may be a single layer or a multilayer structure, and the multilayer structure may be, for example, titanium (Ti) / aluminum (Al) and / or titanium (Ti) / wolfram (W). In one embodiment of the present invention, the barrier layer 41a includes a laminated structure of titanium (Ti) / aluminum (Al) on one side remote from the reflective layer 40a, and titanium (Ti) / Wolfram < / RTI > (W). In one embodiment of the present invention, the material of the reflective layer 40a and the barrier layer 41a preferably includes a metal material other than gold or copper (Cu).

본 발명의 일실시예에서, 반사구조 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 5a의 평면도, 도 5a의 A-A' 선에 따른 단면도인 도 5b 및 도 5a의 B-B'선에 따른 단면도인 도 5c에 도시된 바와 같이, 제2 절연층 형성단계를 포함한다. 제2 절연층(50a)은 증발 또는 증착 등 방식으로 반도체 구조(1000a) 상에 형성되고, 또 제1 반도체층(101a)을 노출시키도록 제1 그룹의 제2 절연층개구(501a)를 형성하고, 반사층(40a) 또는 배리어층(41a)을 노출시키도록 제2 그룹의 제2 절연층개구(502a)를 형성하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 제2 절연층(50a)의 패턴화 과정에서는, 상술한 제1 절연층 형성단계에서 서라운딩부(111a)에 커버된 제1 절연층서라운딩영역(200a) 및 홀부(100a) 내의 제1 그룹의 제1 절연층커버영역(201a)을 부분적으로 식각 및 제거하여 제1 반도체층(101a)을 노출시키고, 홀부(100a) 내에 제1 그룹의 제1 절연층개구(203a)를 형성하여 제1 반도체층(101a)을 노출시킨다. 본 실시예에서, 발광소자(1) 또는 발광소자(2)의 단면도 상에서, 도 5b에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501a) 및 제2 그룹의 제2 절연층개구(502a)는 상이한 폭, 개수를 가진다. 제1 그룹의 제2 절연층개구(501a) 및 제2 그룹의 제2 절연층개구(502a)의 개구 형상은 원형, 타원형, 직사각형, 다각형 또는 임의의 형상을 포함한다. 본 실시예에서, 도 5a에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501a)는 서로 분리되고, 복수의 열로 배열되면서 각각 복수 개의 홀부(100a) 및 제1 그룹의 제1 절연층개구(203a)에 대응되고, 제2 그룹의 제2 절연층개구(502a)는 모두 기판(11a)의 일측, 예컨대 기판(11a) 중심선의 좌측 또는 우측에 근접하며, 제2 그룹의 제2 절연층개구(502a)는 서로 분리되면서 서로 인접한 두 열의 제1 그룹의 제2 절연층개구(501a) 사이에 위치한다. 제2 절연층(50a)은 단층 또는 다층 구조일 수 있다. 제2 절연층(50a)이 단층 막인 경우, 제2 절연층(50a)은 반도체 구조(1000a)의 측벽을 보호하여 활성층(103a)이 후속 제조공정에서 훼손되는 것을 방지할 수 있다. 제2 절연층(50a)이 다층 막인 경우, 제2 절연층(50a)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제2 절연층(50a)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.5A, which is a cross-sectional view taken along the line AA 'in FIG. 5A, and FIG. 5A, which is a cross-sectional view taken along the line AA' in FIG. 5A, in the method of manufacturing the light emitting element 1 or the light emitting element 2, As shown in FIG. 5C, which is a cross-sectional view taken along line B-B 'of FIG. The second insulating layer 50a is formed on the semiconductor structure 1000a by evaporation or evaporation or the like and the first insulating layer opening 501a of the first group is formed to expose the first semiconductor layer 101a And patterned by a lithography or etching method so as to form a second group of second insulating layer openings 502a so as to expose the reflective layer 40a or the barrier layer 41a, In the patterning process, the first insulating layer covering region 200a covered with the standing portion 111a and the first insulating layer covering region 201a of the first group in the hole portion 100a are formed in the above- Is partially etched and removed to expose the first semiconductor layer 101a and the first insulating layer opening 203a of the first group is formed in the hole portion 100a to expose the first semiconductor layer 101a. In this embodiment, on the sectional view of the light-emitting element 1 or the light-emitting element 2, as shown in Fig. 5B, a first group of second insulating layer openings 501a and a second group of second insulating layer openings And the second electrode 502a have different widths and numbers. The opening shapes of the second insulating layer opening 501a of the first group and the second insulating layer opening 502a of the second group include circular, elliptical, rectangular, polygonal, or arbitrary shapes. In this embodiment, as shown in Fig. 5A, the second insulating layer openings 501a of the first group are separated from each other, and are arranged in a plurality of rows, and each of the plurality of hole portions 100a and the first group of first insulating layers And the second insulating layer openings 502a of the second group are all close to one side of the substrate 11a, for example, the left or right side of the center line of the substrate 11a, The insulating layer openings 502a are located between the second insulating layer openings 501a of the first group of two rows adjacent to each other while being separated from each other. The second insulating layer 50a may have a single-layer structure or a multi-layer structure. When the second insulating layer 50a is a single-layered film, the second insulating layer 50a protects the side walls of the semiconductor structure 1000a to prevent the active layer 103a from being damaged in the subsequent manufacturing process. When the second insulating layer 50a is a multilayer film, the second insulating layer 50a may be formed by alternately stacking two or more materials having different refractive indexes to form a DBR (Bragg reflector) structure, Can be reflected. The second insulating layer 50a may be formed of a non-conductive material and may be formed of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서 제2 절연층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은, 도 6a의 평면도, 도 6a의 A-A'선에 따른 단면도인 도 6b 및 도 6a의 B-B'선에 따른 단면도인 도 6c에 도시된 바와 같이, 접촉층 형성단계를 포함한다. 접촉층(60a)은 증발 또는 증착 등 방식으로 제1 반도체층(101a) 및 제2 반도체층(102a) 상에 형성될 수 있고, 또 제2 그룹의 제2 절연층개구(502a) 상에 하나 이상의 접촉층개구(602a)를 형성하여 반사층(40a) 또는 배리어층(41a)을 노출시키고 발광소자(1) 또는 발광소자(2)의 기하학적 중심부에 핀영역(600a)이 정의되도록, 리소그래피, 식각의 방법에 의해 패턴화된다. 발광소자(1) 또는 발광소자(2)의 단면도 상에서, 접촉층개구(602a)의 폭은 제2 그룹의 제2 절연층개구(502a) 중 어느 하나의 폭보다 크다. 발광소자(1) 또는 발광소자(2)의 평면도 상에서, 복수 개의 접촉층개구(602a)는 모두 기판(11a)의 일측, 예컨대 기판(11a) 중심선의 좌측 또는 우측에 근접한다. 접촉층(60a)은 단층 또는 다층 구조일 수 있다. 제1 반도체층(101a)과 서로 접촉하는 전기 저항을 저감시키기 위해, 접촉층(60a)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 본 발명의 일실시예에서, 접촉층(60a)의 재질은 금(Au), 구리(Cu) 이외의 금속 재질인 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60a)의 재질은 알루미늄(Al), 백금(Pt) 등의 높은 반사율을 가지는 금속을 포함하는 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60a)의 제1 반도체층(101a)과 접촉하는 일측은 제1 반도체층(101a)과의 접합 강도를 증가시키도록 크롬(Cr) 또는 티타늄(Ti)을 포함하는 것이 바람직하다.The method of manufacturing the light emitting element 1 or the light emitting element 2 following the second insulating layer forming step in the embodiment of the present invention is a plan view of Fig. 6A, a cross-sectional view taken along line A-A 'of Fig. 6A, And a contact layer forming step, as shown in Fig. 6C which is a cross-sectional view taken along line B-B 'in Fig. 6A. The contact layer 60a may be formed on the first semiconductor layer 101a and the second semiconductor layer 102a by evaporation or vapor deposition or may be formed on the second insulating layer opening 502a of the second group The contact layer opening 602a is formed to expose the reflection layer 40a or the barrier layer 41a and the fin region 600a is defined in the geometric center portion of the light emitting element 1 or the light emitting element 2, As shown in Fig. The width of the contact layer opening 602a is larger than the width of any one of the second insulating layer openings 502a of the second group on the sectional view of the light emitting element 1 or the light emitting element 2. [ On the plan view of the light emitting element 1 or the light emitting element 2, a plurality of contact layer openings 602a all approach one side of the substrate 11a, for example, the left or right side of the center line of the substrate 11a. The contact layer 60a may be a single layer or a multi-layer structure. The contact layer 60a may be made of a metal material such as chromium (Cr), titanium (Ti), wolfram (W), or the like. In order to reduce the electrical resistance of the first semiconductor layer 101a, , Gold (Au), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum (Pt) In one embodiment of the present invention, the material of the contact layer 60a is preferably a metal material other than gold (Au) and copper (Cu). In one embodiment of the present invention, the material of the contact layer 60a preferably includes a metal having a high reflectivity such as aluminum (Al) and platinum (Pt). In one embodiment of the present invention, one side of the contact layer 60a in contact with the first semiconductor layer 101a is made of chromium (Cr) or titanium (Ti) to increase the bonding strength with the first semiconductor layer 101a. .

본 발명의 일실시예에서, 접촉층(60a)은 모든 홀부(100a)를 커버하고 또한 확장되어 제2 반도체층(102a) 위를 커버하고, 접촉층(60a)은 제2 절연층(50a)을 통해 제2 반도체층(102a)과 절연되고, 접촉층(60a)은 홀부(100a)를 통해 제1 반도체층(101a)과 접촉한다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 전류는 복수 개의 홀부(100a)에 의해 제1 반도체층(101a)까지 전도된다. 본 실시예에서, 동일한 열 상에 위치하는 두 개의 서로 인접한 홀부(100a) 사이는 제1 최단거리를 가지고, 발광소자 가장자리에 인접한 임의의 홀부(100a)와 제1 반도체층(101a)의 제1 외측벽(1003a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리보다 크다.In an embodiment of the present invention, the contact layer 60a covers all of the hole portions 100a and extends to cover the second semiconductor layer 102a, and the contact layer 60a covers the second insulating layer 50a. And the contact layer 60a is in contact with the first semiconductor layer 101a through the hole portion 100a. When an external current is injected into the light emitting element 1 or the light emitting element 2, the current is conducted to the first semiconductor layer 101a by the plurality of hole portions 100a. In this embodiment, between the two adjacent hole portions 100a located on the same row, the hole portion 100a having the first shortest distance and adjacent to the edge of the light-emitting element and the first hole portion 100a adjacent to the edge of the light- The outer wall 1003a has a second shortest distance, and the first shortest distance is larger than the second shortest distance.

본 발명의 다른 실시예에서, 접촉층(60a)은 서라운딩부(111a) 및 홀부(100a)를 커버하고, 또한 확장되어 제2 반도체층(102a) 위를 커버하고, 접촉층(60a)은 제2 절연층(50a)을 통해 제2 반도체층(102a)과 절연되고, 접촉층(60a)은 서라운딩부(111a) 및 홀부(100a)를 통해 제1 반도체층(101a)과 접촉한다. 외부전류가 발광소자(1) 또는 발광소자(2)에 주입되면, 일부 전류는 서라운딩부(111a)에 의해 제1 반도체층(101a)까지 전도되고, 다른 일부 전류는 복수 개의 홀부(100a)에 의해 제1 반도체층(101a)까지 전도된다. 본 실시예에서, 동일한 열 상에 위치하는 두 개의 서로 인접한 홀부(100a) 사이는 제1 최단거리를 가지고, 발광소자 가장자리에 인접한 임의의 홀부(100a)와 제1 반도체층(101a)의 제1 외측벽(1003a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리와 같거나 작다.In another embodiment of the present invention, the contact layer 60a covers the surrounding portion 111a and the hole portion 100a and extends to cover the second semiconductor layer 102a, and the contact layer 60a Is insulated from the second semiconductor layer 102a through the second insulating layer 50a and the contact layer 60a contacts the first semiconductor layer 101a through the surrounding portion 111a and the hole portion 100a. When an external current is injected into the light emitting element 1 or the light emitting element 2, a part of the current is conducted to the first semiconductor layer 101a by the surrounding portion 111a, To the first semiconductor layer 101a. In this embodiment, between the two adjacent hole portions 100a located on the same row, the hole portion 100a having the first shortest distance and adjacent to the edge of the light-emitting element and the first hole portion 100a adjacent to the edge of the light- The outer wall 1003a has a second shortest distance, and the first shortest distance is equal to or smaller than the second shortest distance.

본 발명의 다른 실시예에서, 복수 개의 홀부(100a)는 제1 열 및 제2 열로 배열될 수 있고, 동일한 열 상에 위치하는 두 개의 인접한 홀부(100a) 사이는 제1 최단거리를 가지고, 제1 열상의 홀부(100a)와 제2 열상에 위치하는 홀부(100a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리보다 크거나 작다.In another embodiment of the present invention, the plurality of hole portions 100a may be arranged in the first row and the second row, the first shortest distance between two adjacent hole portions 100a located on the same row, The first shortest distance is larger than or smaller than the second shortest distance between the hole portion 100a on one row and the hole portion 100a on the second row.

본 발명의 일실시예에서, 복수 개의 홀부(100a)는 제1 열, 제2 열 및 제3 열로 배열될 수 있고, 제1 열 상의 홀부(100a)와 제2 열 상의 홀부(100a) 사이는 제1 최단거리를 가지고, 제2 열 상에 위치하는 홀부(100a)와 제3 열 상에 위치하는 홀부(100a) 사이는 제2 최단거리를 가지며, 제1 최단거리는 제2 최단거리보다 작다.In an embodiment of the present invention, the plurality of hole portions 100a may be arranged in the first column, the second column and the third column, and between the hole portion 100a on the first column and the hole portion 100a on the second column, The first shortest distance has a second shortest distance between the hole portion 100a located on the second row and the hole portion 100a located on the third row, and the first shortest distance is smaller than the second shortest distance.

본 발명의 일실시예에서, 도 6a, 도 6b 및 도 6c에 도시된 바와 같은 접촉층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은 제3 절연층 형성단계를 포함하고, 도 7a의 평면도, 도 7a의 A-A'선에 따른 단면도인 도 7b 및 도 7a의 B-B'선에 따른 단면도인 도 7c에 도시된 바와 같이, 제3 절연층(70a)은 증발 또는 증착 등 방식으로 반도체 구조(1000a) 상에 형성될 수 있고, 또 도 6a에 도시된 접촉층(60a)을 노출시키도록 접촉층(60a) 상에 제1 그룹의 제3 절연층개구(701a)를 형성하고, 도 6a에 도시된 반사층(40a) 또는 배리어층(41a)을 노출시키도록 하나 이상의 접촉층개구(602a) 상에 제2 그룹의 제3 절연층개구(702a)를 형성하도록, 리소그래피, 식각의 방법에 의해 패턴화되고, 제2 반도체층(102a) 상에 위치하는 접촉층(60a)은 제2 절연층(50a)과 제3 절연층(70a) 사이에 개재되고, 제1 그룹의 제3 절연층개구(701a)와 제1 그룹의 제2 절연층개구(501a)는 어긋나며 서로 중첩되지 않는다. 상술한 핀영역(600a)은 제3 절연층에 의해 에워싸여 피복된다. 본 실시예에서, 도 7a에 도시된 바와 같이, 제1 그룹의 제3 절연층개구(701a)는 서로 분리되며 복수 개의 홀부(100a)와 어긋난다. 제2 그룹의 제3 절연층개구(702a)는 서로 분리되며 각각 복수 개의 접촉층개구(602a)에 대응한다. 도 7a의 평면도 상에서, 제1 그룹의 제3 절연층개구(701a)는 기판(11a)의 일측, 예컨대 우측에 근접하고, 제2 그룹의 제3 절연층개구(702a)는 기판(11a)의 타측, 예컨대 기판(11a) 중심선의 좌측에 근접한다. 발광소자(1) 또는 발광소자(2)의 단면도 상에서, 임의의 하나의 제2 그룹의 제3 절연층개구(702a)의 폭은 임의의 하나의 접촉층개구(602a)의 폭보다 작고, 제3 절연층(70a)은 접촉층개구(602a)에 따라 충진되어 접촉층개구(602a)의 측벽에 피복되면서 반사층(40a) 또는 배리어층(41a)을 노출시켜, 제2 그룹의 제3 절연층 개구(702a)를 구성한다. 제3 절연층(70a)은 단층 또는 다층 구조일 수 있다. 제3 절연층(70a)이 다층 막인 경우, 제3 절연층(70a)은 굴절율이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제3 절연층(70a)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.In an embodiment of the present invention, the manufacturing method of the light emitting element 1 or the light emitting element 2 following the contact layer forming step as shown in Figs. 6A, 6B and 6C includes a third insulating layer forming step 7A, which is a cross-sectional view taken along the line A-A 'in FIG. 7A, and FIG. 7C, which is a cross-sectional view taken along line B-B' Evaporation or deposition or the like and may be formed on the semiconductor structure 1000a and may be formed on the contact layer 60a so as to expose the contact layer 60a shown in Fig. 701a and to form a second group of third insulating layer openings 702a on one or more of the contact layer openings 602a to expose the reflective layer 40a or barrier layer 41a shown in Figure 6a The contact layer 60a located on the second semiconductor layer 102a is patterned by a lithography or etching method and is formed between the second insulating layer 50a and the third insulating layer 70a The third insulating layer opening 701a of the first group and the second insulating layer opening 501a of the first group are shifted and do not overlap with each other. The pin region 600a described above is surrounded and covered by the third insulating layer. In this embodiment, as shown in Fig. 7A, the third insulating layer openings 701a of the first group are separated from each other and are displaced from the plurality of hole portions 100a. The third group of third insulating layer openings 702a are separated from each other and correspond to a plurality of contact layer openings 602a, respectively. 7A, the first group of third insulating layer openings 701a are close to one side of the substrate 11a, for example, the right side, and the second group of third insulating layer openings 702a are on the side of the substrate 11a For example, on the left side of the center line of the substrate 11a. On the sectional view of the light emitting element 1 or the light emitting element 2, the width of the third insulating layer opening 702a of any one second group is smaller than the width of any one contact layer opening 602a, The third insulating layer 70a is filled along the contact layer openings 602a to cover the sidewalls of the contact layer openings 602a to expose the reflective layer 40a or the barrier layer 41a, And constitutes an opening 702a. The third insulating layer 70a may be a single layer or a multi-layer structure. When the third insulating layer 70a is a multilayer film, the third insulating layer 70a is formed by alternately stacking two or more kinds of materials having different refractive indexes to form a Bragg reflector (DBR) structure, Can be reflected. The third insulating layer 70a is formed of a non-conductive material and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

제3 절연층 형성단계에 이어서 발광소자(1) 또는 발광소자(2)의 제조방법은 본딩패드 형성단계를 포함한다. 도 8의 평면도에 도시된 바와 같이, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 전기 도금, 증발 또는 증착 등 방식으로 하나 이상의 반도체 구조(1000a) 상에 형성될 수 있고, 또 리소그래피, 식각 방식에 의해 패턴화된다. 도 8의 평면도 상에서, 제1 본딩패드(80a)는 기판(11a) 중심선의 일측, 예컨대 우측에 근접하고, 제2 본딩패드(90a)는 기판(11a) 중심선의 타측, 예컨대 좌측에 근접한다. 제1 본딩패드(80a)는 접촉층(60a)과 접촉하도록 제1 그룹의 제3 절연층개구(701a)를 모두 커버하고, 또한 접촉층(60a) 및 홀부(100a)를 통해 제1 반도체층(101a)과 전기적 연결을 형성한다. 제2 본딩패드(90a)는 모든 제2 그룹의 제3 절연층개구(702a)를 커버하고 반사층(40a) 또는 배리어층(41a)과 접촉하고, 또한 반사층(40a) 또는 배리어층(41a)을 통해 제2 반도체층(102a)과 전기적 연결을 형성한다. 제1 본딩패드(80a)는 하나 이상의 제1 본딩패드개구(800a), 및 제1 측변(802a)과, 제1 측변(802a)으로부터 제2 본딩패드(90a)에서 멀어지는 방향으로 연장 형성된 복수 개의 제1 오목부(804a)를 포함한다. 제2 본딩패드(90a)는 하나 이상의 제2 본딩패드개구(900a), 및 제2 측변(902a)과, 제2 측변(902a)으로부터 제1 본딩패드(80a)에서 멀어지는 방향으로 연장 형성된 복수 개의 제2 오목부(904a)를 포함한다. 제1 본딩패드개구(800a)의 위치 및 제2 본딩패드개구(900a)의 위치는 홀부(100a)의 위치와 거의 대응하고, 제1 오목부(804a)의 위치 및 제2 오목부(904a)의 위치는 홀부(100a)의 위치와 거의 대응한다. 다시 말하면, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 어느 홀부(100a)도 커버하지 않으며, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 홀부(100a)를 피해가면서 홀부(100a) 주변에 형성됨으로써, 제1 본딩패드개구(800a) 또는 제2 본딩패드개구(900a)는 어느 홀부(100a)의 직경보다도 큰 직경을 가지고, 제1 오목부(804a) 또는 제2 오목부(904a)는 어느 홀부(100a)의 직경보다도 큰 폭을 가진다. 본 발명의 일실시예에서, 복수 개의 제1 오목부(804a)는 평면도 상에서 복수 개의 제2 오목부(904a)와 거의 나란히 있다. 본 발명의 다른 실시예에서, 복수 개의 제1 오목부(804a)는 평면도 상에서 복수 개의 제2 오목부(904a)와 어긋나게 배치된다. 본 발명의 일실시예에서, 발광소자(1) 또는 발광소자(2)의 평면도 상에서, 제1 본딩패드(80a)의 형상은 제2 본딩패드(90a)의 형상과 동일하거나 상이하다.The manufacturing method of the light emitting element 1 or the light emitting element 2 following the third insulating layer forming step includes a bonding pad forming step. 8, the first bonding pad 80a and the second bonding pad 90a may be formed on one or more semiconductor structures 1000a in a manner such as by electroplating, evaporating, or vapor-depositing, and Lithography, and etching. 8, the first bonding pad 80a is close to one side of the center line of the substrate 11a, for example, the right side, and the second bonding pad 90a is close to the other side of the center line of the substrate 11a, for example, the left side. The first bonding pad 80a covers all of the third insulating layer openings 701a of the first group so as to be in contact with the contact layer 60a and also covers the first semiconductor layer 60a through the contact layer 60a and the hole portion 100a. (101a). The second bonding pad 90a covers all the second group of third insulating layer openings 702a and is in contact with the reflective layer 40a or the barrier layer 41a and also the reflective layer 40a or the barrier layer 41a To form an electrical connection with the second semiconductor layer 102a. The first bonding pad 80a includes at least one first bonding pad opening 800a and a first side 802a and a plurality of second bonding pads 802a extending from the first side 802a in a direction away from the second bonding pad 90a. And includes a first concave portion 804a. The second bonding pad 90a includes at least one second bonding pad opening 900a and a second side 902a and a plurality of second bonding pads 904a extending from the second side 902a in a direction away from the first bonding pad 80a And includes a second concave portion 904a. The position of the first bonding pad opening 800a and the position of the second bonding pad opening 900a substantially correspond to the position of the hole portion 100a and the position of the first recess 804a and the position of the second recess 904a, The position of the hole portion 100a substantially corresponds to the position of the hole portion 100a. In other words, the first bonding pad 80a and the second bonding pad 90a do not cover any of the holes 100a, and the first bonding pad 80a and the second bonding pad 90a do not cover the hole 100a The first bonding pad opening 800a or the second bonding pad opening 900a has a larger diameter than the diameter of any of the hole portions 100a and the first recessed portion 804a or the second recessed portion 804a is formed in the periphery of the hole portion 100a, The second concave portion 904a has a width larger than the diameter of any of the hole portions 100a. In one embodiment of the present invention, the plurality of first recesses 804a are substantially parallel to the plurality of second recesses 904a in plan view. In another embodiment of the present invention, the plurality of first concave portions 804a are arranged to be shifted from the plurality of second concave portions 904a in a plan view. The shape of the first bonding pad 80a is the same as or different from the shape of the second bonding pad 90a in the plan view of the light emitting element 1 or the light emitting element 2 in the embodiment of the present invention.

도 9a는 도 8의 A-A'선에 따른 단면도이고, 도 9b는 도 8의 B-B'선에 따른 단면도이다. 본 실시예에 공개된 발광소자(1)는 플립칩형 발광 다이오드 소자이다. 발광소자(1)는 기판(11a); 기판(11a) 상에 위치하는 하나 이상의 반도체 구조(1000a); 하나 이상의 반도체 구조(1000a)를 에워싸는 서라운딩부(111a); 및 반도체적층(10a) 상에 위치하는 제1 본딩패드(80a) 및 제2 본딩패드(90a);를 포함한다. 하나 이상의 반도체 구조(1000a)는 각각 반도체적층(10a)을 포함하고, 반도체적층(10a)은 제1 반도체층(101a), 제2 반도체층(102a) 및 제1 반도체층(101a)과 제2 반도체층(102a) 사이에 위치하는 활성층(103a)을 포함한다. 복수 개의 반도체 구조(1000a)는 제1 반도체층(101a)에 의해 서로 연결된다. 도 8, 도 9a 및 도 9b에 도시된 바와 같이, 하나 이상의 반도체 구조(1000a) 주변의 제2 반도체층(102a) 및 활성층(103a)은 제거되어 제1 반도체층(101a)의 제1 표면(1011a)을 노출시킨다. 다시 말하면, 서라운딩부(111a)는 반도체 구조(1000a)의 주변을 에워싸도록 제1 반도체층(101a)의 제1 표면(1011a)을 포함한다.FIG. 9A is a cross-sectional view taken along the line A-A 'of FIG. 8, and FIG. 9B is a cross-sectional view taken along line B-B' of FIG. The light emitting device 1 disclosed in this embodiment is a flip chip type light emitting diode device. The light emitting element 1 includes a substrate 11a; At least one semiconductor structure 1000a located on the substrate 11a; A surrounding part (111a) surrounding at least one semiconductor structure (1000a); And a first bonding pad 80a and a second bonding pad 90a located on the semiconductor stack 10a. One or more semiconductor structures 1000a each include a semiconductor stack 10a and the semiconductor stack 10a includes a first semiconductor layer 101a, a second semiconductor layer 102a and a first semiconductor layer 101a, And an active layer 103a located between the semiconductor layers 102a. The plurality of semiconductor structures 1000a are connected to each other by the first semiconductor layer 101a. The second semiconductor layer 102a and the active layer 103a around the at least one semiconductor structure 1000a are removed to form the first surface 101a of the first semiconductor layer 101a as shown in FIGS. 8, 9A, 1011a. In other words, the surrounding portion 111a includes the first surface 1011a of the first semiconductor layer 101a so as to surround the periphery of the semiconductor structure 1000a.

발광소자(1)는 제1 반도체층(101a)의 하나 이상의 제2 표면(1012a)을 노출시키도록 제2 반도체층(102a) 및 활성층(103a)을 관통하는 하나 이상의 홀부(100a); 및 제1 반도체층(101a)의 제1 표면(1011a) 상에 형성되어 반도체 구조(1000a)의 주변을 에워싸면서 제1 반도체층(101a)과 접촉하여 전기적 연결을 형성하고, 또한 제1 반도체층(101a)의 하나 이상의 제2 표면(1012a) 상에 형성되어 하나 이상의 홀부(100a)를 커버하면서 제1 반도체층(101a)과 접촉하여 전기적 연결을 형성하는 접촉층(60a);을 더 포함한다. 본 실시예에서, 발광소자(1)의 평면도 상에서, 접촉층(60a)은 활성층(103a)의 전체 표면적보다 큰 전체 표면적을 가지거나, 접촉층(60a)은 활성층(103a)의 외변의 길이보다 큰 외변의 길이를 가진다.The light emitting device 1 includes at least one hole portion 100a penetrating the second semiconductor layer 102a and the active layer 103a to expose at least one second surface 1012a of the first semiconductor layer 101a; And the first surface 1011a of the first semiconductor layer 101a so as to surround the periphery of the semiconductor structure 1000a and make contact with the first semiconductor layer 101a to form an electrical connection, And a contact layer 60a formed on at least one second surface 1012a of the layer 101a to cover the at least one hole portion 100a and to make electrical contact with the first semiconductor layer 101a do. The contact layer 60a has a total surface area larger than the entire surface area of the active layer 103a or the contact layer 60a has a length larger than the length of the outer side of the active layer 103a in the plan view of the light- It has a large outward length.

본 발명의 일실시예에서, 제1 본딩패드(80a) 및/또는 제2 본딩패드(90a)는 복수 개의 반도체 구조(1000a)를 커버한다.In one embodiment of the present invention, the first bonding pad 80a and / or the second bonding pad 90a cover a plurality of semiconductor structures 1000a.

본 발명의 일실시예에서, 제1 본딩패드(80a)는 하나 이상의 제1 본딩패드개구(800a)를 포함하고, 제2 본딩패드(90a)는 하나 이상의 제2 본딩패드개구(900a)를 포함한다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 형성위치는 홀부(100a)의 형성위치를 피해가므로써, 제1 본딩패드개구(800a) 및 제2 본딩패드개구(900a)의 형성위치가 홀부(100a)의 형성위치와 중첩되도록 한다.The first bonding pad 80a includes at least one first bonding pad opening 800a and the second bonding pad 90a includes at least one second bonding pad opening 900a do. The formation positions of the first bonding pad 80a and the second bonding pad 90a are different from those of the first bonding pad opening 800a and the second bonding pad opening 900a So that the position overlaps the formation position of the hole portion 100a.

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 제1 본딩패드(80a)의 형상은 제2 본딩패드(90a)의 형상과 동일하고, 예컨대 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 형상은 빗 형상이고, 도 8에 도시된 바와 같이, 제1 본딩패드(80a)가 복수 개의 홀부(100a) 위치 이외의 영역에 형성되도록 제1 본딩패드(80a)의 제1 본딩패드개구(800a)의 곡률반경 및 제1 오목부(804a)의 곡률반경은 각각 홀부(100a)의 곡률반경보다 크다. 제2 본딩패드(90a)가 복수 개의 홀부(100a) 위치 이외의 영역에 형성되도록 제2 본딩패드(90a)의 제2 본딩패드개구(900a)의 곡률반경 및 제2 오목부(904a)의 곡률반경은 각각 홀부(100a)의 곡률반경보다 크다.The shape of the first bonding pad 80a is the same as the shape of the second bonding pad 90a on the plan view of the light emitting device 1 and the shape of the first bonding pad 80a and the second bonding pad 80b are the same. 2, the bonding pad 90a has a comb shape and the first bonding pad 80a is formed in a region other than the plurality of hole portions 100a as shown in FIG. The radius of curvature of the first bonding pad opening 800a and the radius of curvature of the first recess 804a are respectively larger than the radius of curvature of the hole portion 100a. The radius of curvature of the second bonding pad opening 900a of the second bonding pad 90a and the curvature radius of the second concave portion 904a of the second bonding pad 90a are set such that the second bonding pad 90a is formed in a region other than the positions of the plurality of hole portions 100a, The radii are larger than the radius of curvature of the hole portion 100a, respectively.

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 제1 본딩패드(80a)의 형상과 제2 본딩패드(90a)의 형상은 상이하다. 예컨대 제1 본딩패드(80a)의 형상은 직사각형이고 제2 본딩패드(90a)의 형상은 빗 형상인 경우, 제1 본딩패드(80a)는 제1 본딩패드(80a)가 복수 개의 홀부(100a) 이외의 영역에 형성되도록 제1 본딩패드개구(800a)를 포함하고, 제2 본딩패드(90a)는 제2 본딩패드(90a)가 복수 개의 홀부(100a) 이외의 영역에 형성되도록 제2 오목부(904a)를 포함하거나 제2 오목부(904a) 및 제2 본딩패드개구(900a)를 동시에 포함한다.In one embodiment of the present invention, the shape of the first bonding pad 80a and the shape of the second bonding pad 90a are different from each other in a plan view of the light emitting element 1. For example, when the first bonding pad 80a has a rectangular shape and the second bonding pad 90a has a comb shape, the first bonding pad 80a has a plurality of holes 100a, And the second bonding pad 90a includes the second bonding pad 90a so that the second bonding pad 90a is formed in a region other than the plurality of hole portions 100a, (904a) or simultaneously includes a second recess (904a) and a second bonding pad opening (900a).

본 발명의 일실시예에서, 제1 본딩패드(80a)의 크기와 제2 본딩패드(90a)의 크기는 상이하고, 예컨대 제1 본딩패드(80a)의 면적은 제2 본딩패드(90a)의 면적보다 크다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 금속 재질을 포함하는 단층 또는 다층 구조일 수 있다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 제1 본딩패드(80a) 및 제2 본딩패드(90a)가 다층 구조인 경우, 제1 본딩패드(80a)는 제1 상층 본딩패드(805a) 및 제1 하층 본딩패드(807a)를 포함하고, 제2 본딩패드(90a)는 제2 상층 본딩패드(905a) 및 제2 하층 본딩패드(907a)를 포함한다. 상층 본딩패드와 하층 본딩패드는 각각 상이한 기능을 가진다. 상층 본딩패드의 기능은 주로 용접과 리드 선을 형성하는 것이다. 상층 본딩패드에 의해, 발광소자(1)는 플립 칩 형식으로 솔더 또는 Au-Sn 공정 접합(Eutectic Bonding)을 이용하여 패키지 기판에 장착된다. 상층 본딩패드의 구체적인 금속 재질은 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 구리(Cu), 금(Au), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 고연성의 재질을 포함한다. 상층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 상층 본딩패드의 재질은 니켈(Ni) 및/또는 금(Au)을 포함하는 것이 바람직하고, 또한 상층 본딩패드는 단층 또는 다층이다. 하층 본딩패드의 기능은 접촉층(60a), 반사층(40a), 또는 배리어층(41a)과 안정된 계면을 형성하는 것, 예컨대 제1 하층 본딩패드(807a)와 접촉층(60a)의 계면 접합강도를 향상시키거나 제2 하층 본딩패드(907a)와 반사층(40a) 또는 배리어층(41a)의 계면 접합강도를 향상시키는 것이다. 하층 본딩패드의 다른 기능은 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 반사구조 내로 확산되어, 반사구조의 반사율을 훼손시키는 것을 방지하는 것이다. 따라서, 하층 본딩패드는 금(Au), 구리(Cu) 이외의 재질, 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등의 금속 재질을 포함하는 것이 바람직하고, 하층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 하층 본딩패드는 티타늄(Ti), 알루미늄(Al)의 다층 막, 또는 크롬(Cr), 알루미늄(Al)의 다층 막을 포함하는것이 바람직하다.The size of the first bonding pad 80a is different from the size of the second bonding pad 90a and the area of the first bonding pad 80a is different from that of the second bonding pad 90a Area. The first bonding pad 80a and the second bonding pad 90a may be a single layer or a multi-layer structure including a metal material. The first bonding pad 80a and the second bonding pad 90a may be made of a metal material such as chromium (Cr), titanium (Ti), gold (W), aluminum (Al) In, tin (Sn), nickel (Ni), platinum (Pt), or alloys thereof. When the first bonding pad 80a and the second bonding pad 90a have a multilayer structure, the first bonding pad 80a includes a first upper bonding pad 805a and a first lower bonding pad 807a, The second bonding pad 90a includes a second upper bonding pad 905a and a second lower bonding pad 907a. The upper layer bonding pad and the lower layer bonding pad have different functions. The function of the upper bonding pad is mainly to form welds and lead wires. With the upper bonding pads, the light emitting element 1 is mounted on the package substrate using solder or Au-Sn process bonding in flip chip form. The specific metal material of the upper bonding pad is selected from the group consisting of Ni, Co, Fe, Ti, Cu, Au, W, Zr, Mo, tantalum, aluminum, silver, platinum, palladium, rhodium, iridium, ruthenium, osmium, . The upper layer bonding pad may be a single layer, an alloy, or a multilayer film of the material. In one embodiment of the present invention, the material of the upper bonding pad preferably comprises nickel (Ni) and / or gold (Au), and the upper bonding pad is a single layer or a multilayer. The function of the lower bonding pad is to form a stable interface with the contact layer 60a, the reflective layer 40a or the barrier layer 41a, for example, the interface bonding strength of the first lower bonding pad 807a and the contact layer 60a Or to improve the interface bonding strength between the second lower bonding pad 907a and the reflective layer 40a or the barrier layer 41a. Another function of the lower layer bonding pad is to prevent tin (Sn) in the solder or Au-Sn process from diffusing into the reflective structure, thereby impairing the reflectivity of the reflective structure. Therefore, the lower layer bonding pad may be formed of a material other than gold (Au) or copper (Cu), for example, nickel, cobalt, iron, titanium, (Mo), Ta, Al, Ag, Pt, Pd, Rh, Ir, ruthenium, Os, etc. And the lower layer bonding pad may be a single layer, an alloy or a multilayer film of the material. In one embodiment of the present invention, the lower bonding pad preferably comprises a multilayer film of titanium (Ti), aluminum (Al), or a multilayer film of chromium (Cr) and aluminum (Al).

본 발명의 일실시예에서, 발광소자(1)의 단면도 상에서, 제1 반도체층(101a)과 연결되는 접촉층(60a) 부분은 제2 본딩패드(90a) 하측에 위치한다.In an embodiment of the present invention, on the sectional view of the light emitting element 1, the portion of the contact layer 60a connected to the first semiconductor layer 101a is located below the second bonding pad 90a.

본 발명의 일실시예에서, 발광소자(1)의 단면도 상에서, 제1 반도체층(101a)과 연결되는 접촉층(60a)의 부분은 반사층(40a) 및/또는 배리어층(41a) 상측에 위치한다.A portion of the contact layer 60a connected to the first semiconductor layer 101a is located on the reflective layer 40a and / or the barrier layer 41a on the section of the light emitting element 1 in one embodiment of the present invention do.

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 홀부(100a)는 제1 본딩패드 개구(800a)의 최대 폭보다 작은 최대 폭을 가지고; 및/또는 홀부(100a)는 제2 본딩패드개구(900a)의 최대 폭보다 작은 최대 폭을 가진다.In one embodiment of the present invention, on a top view of the light emitting element 1, the hole portion 100a has a maximum width less than the maximum width of the first bonding pad opening 800a; And / or the hole portion 100a have a maximum width smaller than the maximum width of the second bonding pad opening 900a.

본 발명의 일실시예에서, 발광소자(1)의 평면도 상에서, 복수 개의 홀부(100a)는 각각 제1 본딩패드(80a)의 복수 개의 제1 오목부(804a) 및 제2 본딩패드(90a)의 복수 개의 제2 오목부(904a) 내에 위치한다.A plurality of hole portions 100a are formed on the plurality of first recessed portions 804a and the second bonding pads 90a of the first bonding pad 80a on the plan view of the light emitting element 1 according to an embodiment of the present invention, In the second concave portion 904a.

도 10은 본 발명의 일실시예에서 공개한 발광소자(2)의 단면도이다. 발광소자(2)와 상기 실시예 중의 발광소자(1)를 비교했을 때, 발광소자(2)는 제1 본딩패드(80a) 및 제2 본딩패드(90a) 하측에 각각 위치하는 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)를 더 포함하고, 그 밖에, 발광소자(2)와 발광소자(1)는 거의 동일한 구조를 가지므로, 도 10의 발광소자(2)와 도 9의 발광소자(1)의 동일한 명칭, 부호를 가진 구조는, 동일한 구조를 나타내며, 동일한 재질을 가지거나 동일한 기능을 가지므로, 설명을 적절하게 생략하거나 상세하게 설명하지 않는다. 본 실시예에서, 발광소자(2)는 제1 본딩패드(80a)와 반도체적층(10a) 사이에 위치하는 제1 범퍼패드(810a), 및 제2 본딩패드(90a)와 반도체적층(10a) 사이에 위치하는 제2 범퍼패드(910a)을 포함하고, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)는 일부 또는 전체 홀부(100a)를 커버하고, 본 실시예에서, 본딩패드(80a, 90a)와 반도체적층(10a) 사이에 다층 절연층을 포함하므로, 발광소자(2)의 본딩패드(80a, 90a)가 솔더와 접합 또는 Au-Sn 공정 접합 시 발생하는 응력으로 인해 본딩패드(80a, 90a)와 절연층에 크랙이 발생하므로, 범퍼패드(810a, 910a)은 각각 본딩패드(80a, 90a) 및 제3 절연층(70a) 사이에 위치하고, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)은 전체 홀부(100a)를 커버하고, 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 형성위치는 홀부(100a)의 형성위치를 피해가고, 범퍼패드의 재질을 선택하고 두께를 감소하는 것에 의해 본딩패드와 절연층 사이 응력의 발생을 감소시킨다. 다시 말하면, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 홀부(100a)를 커버하지 않는다.10 is a cross-sectional view of a light emitting device 2 disclosed in an embodiment of the present invention. The light emitting element 2 is arranged between the first bonding pad 80a and the first bonding pad 90a and the first bonding pad 80a and the second bonding pad 90b, The light emitting element 2 and the light emitting element 1 have almost the same structure as the light emitting element 2 and the second bumpper pad 910a. The structures having the same names and symbols of the light-emitting element 1 have the same structure and have the same materials or the same functions, so that the description will be appropriately omitted or not explained in detail. The light emitting element 2 includes a first bumper pad 810a positioned between the first bonding pad 80a and the semiconductor stack 10a and a second bumper pad 810b positioned between the second bonding pad 90a and the semiconductor stack 10a. And the first bumper pad 810a and the second bumper pad 910a cover a part or whole of the hole portion 100a and in this embodiment the bonding pad Since the bonding pads 80a and 90a of the light emitting element 2 include the multilayer insulating layer between the bonding pads 80a and 90a and the semiconductor stack 10a, The bumper pads 810a and 910a are located between the bonding pads 80a and 90a and the third insulating layer 70a and the first bumper pads 810a and 810b are located between the first and second bumpers 80a and 90a, The second bumper pad 910a covers the whole hole portion 100a and the first bonding pad 80a and the second bonding pad 90a are formed at positions where the holes 100a are formed, material Thereby selecting and reduce the occurrence of stress between the bonding pads and the insulating layer by reducing the thickness. In other words, the first bonding pad 80a and the second bonding pad 90a do not cover the hole portion 100a.

본 발명의 일실시예에서, 도 10에 도시된 바와 같이, 발광소자(2)의 평면도 상에서, 범퍼패드(810a, 910a)의 형상은 각각 본딩패드(80a, 90a)의 형상과 동일하고, 예컨대 제1 범퍼패드(810a) 및 제1 본딩패드(80a)의 형상은 빗 형상이다.10, the shapes of the bumper pads 810a and 910a are the same as the shapes of the bonding pads 80a and 90a, respectively, in the plan view of the light emitting element 2, The shapes of the first bumper pad 810a and the first bonding pad 80a are comb-shaped.

본 발명의 일실시예에서, 발광소자(2)의 평면도(미도시) 상에서, 범퍼패드(810a, 910a)의 형상은 각각 본딩패드(80a, 90a)의 형상과 상이하고, 예컨대 제1 범퍼패드(810a)의 형상은 직사각형이고, 제1 본딩패드(80a)의 형상은 빗 형상이다.The shapes of the bumper pads 810a and 910a are different from those of the bonding pads 80a and 90a on the top view (not shown) of the light emitting element 2 in the embodiment of the present invention, The shape of the first bonding pad 80a is a rectangle, and the shape of the first bonding pad 80a is a comb shape.

본 발명의 다른 실시예에서, 범퍼패드(810a, 910a)의 크기는 각각 본딩패드(80a, 90a)의 크기와 상이하고, 예컨대 제1 범퍼패드(810a)의 면적은 제1 본딩패드(80a)의 면적보다 크고, 제2 범퍼패드(910a)의 면적은 제2 본딩패드(90a)의 면적보다 크다.The sizes of the bumper pads 810a and 910a are different from the sizes of the bonding pads 80a and 90a respectively and the area of the first bumper pad 810a is different from that of the first bonding pads 80a, And the area of the second bumper pad 910a is larger than the area of the second bonding pad 90a.

본 발명의 다른 실시예에서, 제1 본딩패드(80a)와 제2 본딩패드(90a) 사이의 거리는 제1 범퍼패드(810a)과 제2 범퍼패드(910a) 사이의 거리보다 크다.In another embodiment of the present invention, the distance between the first bonding pad 80a and the second bonding pad 90a is greater than the distance between the first bumper pad 810a and the second bumper pad 910a.

본 발명의 다른 실시예에서, 본딩패드(80a, 90a)에 비해, 범퍼패드(810a, 910a)는 본딩패드(80a, 90a)의 다이 본딩 시의 압력을 방출하도록 비교적 큰 면적을 가진다. 발광소자(2)의 단면도 상에서, 제1 범퍼패드(810a)의 폭은 제1 본딩패드(80a)의 폭의 1.5~2.5배이고, 바람직하게는 2배이다.In another embodiment of the present invention, the bumper pads 810a and 910a have a relatively large area to release the pressure during die bonding of the bonding pads 80a and 90a, as compared to the bonding pads 80a and 90a. On the sectional view of the light emitting element 2, the width of the first bumper pad 810a is 1.5 to 2.5 times, preferably twice the width of the first bonding pad 80a.

본 발명의 다른 실시예에서, 본딩패드(80a, 90a)에 비해, 범퍼패드(810a, 910a)은 본딩패드(80a, 90a)의 다이 본딩 시의 압력을 방출하도록, 비교적 큰 면적을 가진다. 발광소자(2)의 단면도 상에서, 제1 범퍼패드(810a)의 확장거리는 그 자체 두께의 1배 이상이고, 바람직하게는 자체 두께의 2배 이상이다.In another embodiment of the present invention, the bumper pads 810a and 910a have a relatively large area to emit the pressure during die bonding of the bonding pads 80a and 90a, as compared to the bonding pads 80a and 90a. On the sectional view of the light emitting element 2, the expansion distance of the first bumper pad 810a is at least one time its own thickness, and preferably at least twice its own thickness.

본 발명의 다른 실시예에서, 본딩패드(80a, 90a)는 1~100μm의 두께를 가지고, 바람직하게는 2~6μm이고, 범퍼패드(810a, 910a)는 본딩패드(80a, 90a)의 다이 본딩 시의 압력을 방출하도록, 0.5μm보다 큰 두께를 가진다.In another embodiment of the present invention, the bonding pads 80a and 90a have a thickness of 1 to 100 mu m, preferably 2 to 6 mu m, and the bumper pads 810a and 910a are die bonding of the bonding pads 80a and 90a, Lt; RTI ID = 0.0 > um, < / RTI >

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)은 금속 재질을 포함하는 단층 또는 다층 구조일 수 있다. 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 기능은 접촉층(60a), 반사층(40a) 또는 배리어층(41a)과 안정된 계면을 형성하는 것이고, 예컨대 제1 범퍼패드(810a)은 접촉층(60a)과 접촉하고, 제2 범퍼패드(910a)은 반사층(40a) 또는 배리어층(41a)과 접촉한다. 범퍼패드(810a, 910a)은 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 발광소자로 확산되는 것을 방지하도록, 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os)을 포함하는 것이 바람직하다.In another embodiment of the present invention, the first bumper pad 810a and the second bumper pad 910a may be a single layer or multi-layer structure comprising a metal material. The functions of the first bumper pad 810a and the second bumper pad 910a form a stable interface with the contact layer 60a, the reflective layer 40a or the barrier layer 41a, The second bumper pad 910a is in contact with the reflective layer 40a or the barrier layer 41a. The bumper pads 810a and 910a may be formed of a metal material other than gold (Au) and copper (Cu), for example, chromium (Cr), nickel (Ni), and the like, to prevent diffusion of tin (Sn) (Ni), Co, Fe, Ti, Wolfram, Zr, Mo, Ta, Al, (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), and osmium (Os).

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및/또는 제2 범퍼패드(910a)는 금속 재질의 다층 구조를 포함하고, 다층 구조는 본딩패드(80a, 90a)가 솔더와 접찹 또는 Au-Sn 공정 접합 시 발생하는 응력으로 인해 본딩패드(80a, 90a)와 반도체적층(10a) 사이의 절연층에 크랙이 발생하는 것을 방지하도록, 고연성의 층과 저연성의 층을 포함한다. 고연성의 층과 저연성의 층은 상이한 영률(Young's modulus)을 가지는 금속을 포함한다.In another embodiment of the present invention, the first bumper pad 810a and / or the second bumper pad 910a comprises a multi-layer structure of a metal, and the multi-layer structure is such that the bonding pads 80a, And includes a high-ductility layer and a low-ductility layer so as to prevent a crack from being generated in the insulating layer between the bonding pads 80a and 90a and the semiconductor stack 10a due to the stress generated during Au-Sn process bonding. The high-ductility layer and the low-ductility layer include metals having different Young's modulus.

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 고연성의 층은 저연성의 층의 두께보다 크거나 같은 두께를 가진다.In another embodiment of the present invention, the highly flexible layers of the first bumper pad 810a and the second bumper pad 910a have a thickness that is greater than or equal to the thickness of the low ductility layer.

본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)는 금속 재질을 포함하는 다층 구조이고, 제1 본딩패드(80a) 및 제2 본딩패드(90a)가 금속 재질을 포함하는 다층 구조인 경우, 제1 범퍼패드(810a)와 제1 본딩패드(80a)가 접하는 일면은 동일한 금속 재질을 포함하고, 제2 범퍼패드(910a)와 제2 본딩패드(90a)가 접하는 일면은 동일한 금속 재질(예컨대 크롬(Cr), 니켈(Ni), 티타늄(Ti), 백금(Pt))을 포함함으로써 본딩패드와 범퍼패드의 계면 접합강도를 향상시킨다.In another embodiment of the present invention, the first bumper pad 810a and the second bumper pad 910a have a multi-layer structure including a metal material, and the first bonding pad 80a and the second bonding pad 90a are made of metal The first bumper pad 810a and the first bonding pad 80a are formed of the same metal material and the second bumper pad 910a and the second bonding pad 90a are made of the same material. The interface between the bonding pad and the bumper pad includes the same metal material (for example, chromium (Cr), nickel (Ni), titanium (Ti), and platinum (Pt)).

도 11a 및 도 11b에 도시된 바와 같이, 제4 절연층(110a)은 증발 또는 증착 등 방식으로 제1 범퍼패드(810a) 및 제2 범퍼패드(910a) 상에 형성될 수 있고, 리소그래피, 식각의 방법에 의해 패턴화되며, 제1 본딩패드(80a) 및 제2 본딩패드(90a)는 상술한 방식으로 각각 제1 범퍼패드(810a) 및 제2 범퍼패드(910a) 상에 형성되고, 제4 절연층(110a)은 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 측벽을 에워싼다. 제4 절연층(110a)은 단층 또는 다층 구조일 수 있다. 제4 절연층(110a)이 다층 막인 경우, 제4 절연층(110a)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제4 절연층(110a)의 재질은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.11A and 11B, the fourth insulating layer 110a may be formed on the first bumper pad 810a and the second bumper pad 910a by a method such as evaporation or vapor deposition, And the first bonding pad 80a and the second bonding pad 90a are formed on the first bumper pad 810a and the second bumper pad 910a respectively in the manner described above, 4 insulation layer 110a surrounds the sidewalls of first bumper pad 810a and second bumper pad 910a. The fourth insulating layer 110a may have a single-layer structure or a multi-layer structure. When the fourth insulating layer 110a is a multilayer film, the fourth insulating layer 110a is formed by alternately stacking two or more kinds of materials having different refractive indexes to form a DBR (Bragg reflector) structure, Can be reflected. The material of the fourth insulating layer 110a is formed of a non-conductive material, and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, It is possible to use an organic material such as a polymer (COC), polymethyl methacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, fluorocarbon polymer, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgFx) do.

본 발명의 일실시예에서, 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 제조공정은 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 제조공정 후 바로 이어질 수 있다. 본 발명의 다른 실시예에서, 제1 범퍼패드(810a) 및 제2 범퍼패드(910a)의 제조공정 후, 먼저 제4 절연층(110a)의 형성단계를 진행한 다음, 이어서 제1 본딩패드(80a) 및 제2 본딩패드(90a)의 제조공정을 진행한다.In one embodiment of the present invention, the manufacturing process of the first bonding pad 80a and the second bonding pad 90a may be directly after the manufacturing process of the first bumper pad 810a and the second bumper pad 910a . In another embodiment of the present invention, after the first bumper pad 810a and the second bumper pad 910a are fabricated, the fourth insulating layer 110a may be formed first, followed by the first bonding pad 80a and the second bonding pad 90a.

도 12a 내지 도 22는 본 발명의 일실시예에서 공개한 발광소자(3) 또는 발광소자(4)의 제조방법이다.12A to 22 show a method of manufacturing the light emitting element 3 or the light emitting element 4 disclosed in the embodiment of the present invention.

도 12a의 평면도 및 도 12a의 A-A'선에 따른 단면도인 도 12b에 도시된 바와 같이, 발광소자(3) 또는 발광소자(4)의 제조방법은 플랫폼 형성단계를 포함하고, 상기 플랫폼 형성단계는 기판(11b)를 제공하는 단계; 및 기판(11b) 상에 반도체적층(10b)을 형성하는 단계를 포함하고, 상기 반도체적층(10b)은 제1 반도체층(101b), 제2 반도체층(102b) 및 제1 반도체층(101b)과 제2 반도체층(102b) 사이에 위치하는 활성층(103b)을 포함한다. 반도체적층(10b)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102b) 및 활성층(103b)을 부분적으로 제거하여, 하나 이상의 반도체 구조(1000b); 및 하나 이상의 반도체 구조(1000b)를 에워싸는 서라운딩부(111b)를 형성할 수 있다. 서라운딩부(111b)는 제1 반도체층(101b)의 제1 표면(1011b)을 노출시킨다. 하나 이상의 반도체 구조(1000b)는 각각 하나의 제1 외측벽(1003b), 제2 외측벽(1001b) 및 하나의 내측벽(1002b)을 포함하고, 제1 외측벽(1003b)은 제1 반도체층(101b)의 측벽이고, 제2 외측벽(1001b)은 활성층(103b) 및/또는 제2 반도체층(102b)의 측벽이고, 제2 외측벽(1001b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 제2 외측벽(1001b)의 타단은 제1 반도체층(101b)의 제1 표면(1011b)과 연결되고, 내측벽(1002b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 내측벽(1002b)의 타단은 제1 반도체층(101b)의 제2 표면(1012b)과 연결되고, 복수 개의 반도체 구조(1000b)는 제1 반도체층(101b)에 의해 서로 연결된다. 도 12b에서 보여주듯이, 반도체 구조(1000b)의 내측벽(1002b)과 제1 반도체층(101b)의 제2 표면(1012b)은 둔각을 이루고, 반도체 구조(1000b)의 제1 외측벽(1003b)과 기판(11b)의 표면(11s)은 둔각 또는 직각을 이루고, 반도체 구조(1000b)의 제2 외측벽(1001b)과 제1 반도체층(101b)의 제1 표면(1011b)은 둔각을 이룬다. 서라운딩부(111b)는 반도체 구조(1000b)의 주변을 에워싸고, 서라운딩부(111b)는 발광소자(3) 또는 발광소자(4)의 평면도 상에서 직사각형 또는 다각형이다.The manufacturing method of the light emitting element 3 or the light emitting element 4 includes a step of forming a platform, as shown in the plan view of FIG. 12A and the sectional view taken along the line A-A ' Providing a substrate (11b); And forming a semiconductor laminate 10b on the substrate 11b, wherein the semiconductor laminate 10b includes a first semiconductor layer 101b, a second semiconductor layer 102b, and a first semiconductor layer 101b. And an active layer 103b located between the first semiconductor layer 102a and the second semiconductor layer 102b. The semiconductor laminate 10b is patterned by lithography or etching to partially remove the second semiconductor layer 102b and the active layer 103b to form one or more semiconductor structures 1000b; And a surrounding portion 111b surrounding at least one semiconductor structure 1000b. The surrounding portion 111b exposes the first surface 1011b of the first semiconductor layer 101b. The one or more semiconductor structures 1000b each include a first outer side wall 1003b, a second outer side wall 1001b and an inner side wall 1002b. The first outer side wall 1003b includes a first semiconductor layer 101b, And the second outer wall 1001b is a sidewall of the active layer 103b and / or the second semiconductor layer 102b and one end of the second outer wall 1001b is a sidewall of the surface 102s of the second semiconductor layer 102b. The other end of the second outer wall 1001b is connected to the first surface 1011b of the first semiconductor layer 101b and one end of the inner wall 1002b is connected to the surface 102s of the second semiconductor layer 102b And the other end of the inner wall 1002b is connected to the second surface 1012b of the first semiconductor layer 101b and the plurality of semiconductor structures 1000b are connected to each other by the first semiconductor layer 101b do. 12B, the inner wall 1002b of the semiconductor structure 1000b and the second surface 1012b of the first semiconductor layer 101b are at an obtuse angle and the first outer wall 1003b of the semiconductor structure 1000b, The surface 11s of the substrate 11b forms an obtuse angle or a right angle and the second outer wall 1001b of the semiconductor structure 1000b and the first surface 1011b of the first semiconductor layer 101b are obtuse. Surrounding portion 111b surrounds the periphery of semiconductor structure 1000b and surrounding portion 111b is rectangular or polygonal in plan view of light emitting element 3 or light emitting element 4. [

본 발명의 일실시예에서, 발광소자(3) 또는 발광소자(4)는 30 mil보다 작은 변의 길이를 가진다. 외부전류가 발광소자(3) 또는 발광소자(4)에 주입되면, 서라운딩부(111b)가 반도체 구조(1000b)의 주변을 에워싸는 구조에 의해, 발광소자(3) 또는 발광소자(4)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting element 3 or the light emitting element 4 has a length of less than 30 mils. When the external current is injected into the light emitting element 3 or the light emitting element 4, the surrounding part 111b surrounds the periphery of the semiconductor structure 1000b, so that the light emitting element 3 or the light emitting element 4 The light field distribution can be made uniform, and the forward voltage of the light emitting element can be reduced.

본 발명의 일실시예에서, 발광소자(3) 또는 발광소자(4)는 30 mil보다 큰 변의 길이를 가진다. 반도체적층(10b)은 리소그래피, 식각 방식으로 패턴화하여 제2 반도체층(102b) 및 활성층(103b)을 부분적으로 제거하여, 제2 반도체층(102b) 및 활성층(103b)을 관통하는 하나 이상의 홀부(100b)를 형성하고, 하나 이상의 홀부(100b)는 제1 반도체층(101b)의 하나 이상의 제2 표면(1012b)을 노출시킨다. 외부전류가 발광소자(3) 또는 발광소자(4)에 주입되면, 서라운딩부(111b) 및 복수 개의 홀부(100b)의 분산배치에 의해, 발광소자(3) 또는 발광소자(4)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the light emitting element 3 or the light emitting element 4 has a length longer than 30 mils. The semiconductor laminate 10b is patterned by lithography or etching so as to partially remove the second semiconductor layer 102b and the active layer 103b to form at least one hole portion 102a penetrating the second semiconductor layer 102b and the active layer 103b, And one or more hole portions 100b expose at least one second surface 1012b of the first semiconductor layer 101b. When the external current is injected into the light emitting element 3 or the light emitting element 4, the light emission of the light emitting element 3 or the light emitting element 4 is performed by the dispersion arrangement of the standing portion 111b and the plurality of hole portions 100b. The field distribution can be made uniform, and the forward voltage of the light emitting element can be reduced.

본 발명의 일실시예에서, 하나 이상의 홀부(100b)의 개구 형상은 원형, 타원형, 직사각형, 다각형, 또는 임의의 형상을 포함한다. 복수 개의 홀부(100b)는 복수의 열로 배열될 수 있고, 인접한 두 열 상의 홀부(100b)는 서로 나란히 배열되거나 어긋나게 배열 될 수 있다. In one embodiment of the present invention, the opening shape of the at least one hole portion 100b includes a circle, an ellipse, a rectangle, a polygon, or any shape. The plurality of hole portions 100b may be arranged in a plurality of rows, and the adjacent two rows of hole portions 100b may be arranged side by side or offset.

본 발명의 일실시예에서, 기판(11b)은 알루미늄갈륨인듐인(AlGaInP)을 성장시키는 갈륨비소(GaAs) 웨이퍼이거나, 인륨갈륨질소(InGaN)를 성장시키는 사파이어(Al2O3)웨이퍼, 질화갈륨(GaN) 웨이퍼 또는 탄화규소(SiC)웨이퍼를 포함하는 성장기판일 수 있다. 여기서 기판(11b) 상에 유기 금속 화학 기상 증착법(MOCVD), 분자선 에피턱셜법(MBE), 수소화물 기상증착법(HVPE), 증발법 또는 이온 도금법을 이용하여, 발광(light-emitting)적층 등 광전 특성을 가지는 반도체적층(10b)을 형성할 수 있다.In one embodiment of the present invention, the substrate 11b may be a gallium arsenide (GaAs) wafer for growing aluminum gallium indium phosphide (AlGaInP), a sapphire (Al2O3) wafer for growing gallium nitride (InGaN) ) Wafer or a silicon carbide (SiC) wafer. Here, light-emitting laminates, such as light-emitting laminates, can be formed on the substrate 11b by metalorganic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), hydride vapor deposition (HVPE), evaporation or ion plating The semiconductor laminate 10b can be formed.

본 발명의 일실시예에서, 제1 반도체층(101b) 및 제2 반도체층(102b)은, 예컨대 클래딩층(cladding layer) 또는 구속층(confinement layer)이며, 양자는 모두 상이한 도전 형태, 전기적 특성, 극성을 가지거나, 도핑된 원소에 따라 전자 또는 정공을 제공할 수 있고, 예컨대 제1 반도체층(101b)은 전기적 특성이 n형인 반도체이고, 제2 반도체층(102b)은 전기적 특성이 p형인 반도체이다. 활성층(103b)은 제1 반도체층(101b)과 제2 반도체층(102b) 사이에 형성되고, 전자와 정공은 전류 구동하에 활성층(103b)에서 재결합되어, 전기 에너지를 빛 에너지로 전환하여 광선을 방출한다. 반도체적층(10b) 중 단층 또는 다층의 물리적 및 화학적 조성을 변경하는 것에 의하여 발광소자(3) 또는 발광소자(4)가 방출하는 광선의 파장을 조절한다. 반도체적층(10b)의 재질은 Ⅲ-Ⅴ족 반도체 재질을 포함하고, 예컨대 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P이고, 여기서 0x,y1; (x+y)1 이다. 활성층(103b)의 재질에 따라, 반도체적층(10b)의 재질이 AlInGaP계 재질인 경우, 파장이 610 nm 내지 650 nm인 적색광, 파장이 530 nm 내지 570 nm인 녹색광을 방출할 수 있고, 반도체적층(10b)의 재질이 InGaN계 재질인 경우, 파장이 450 nm 내지 490 nm인 청색광을 방출할 수 있고, 또는 반도체적층(10b)재질이 AlGaN계 재질인 경우, 파장이 400 nm 내지 250 nm인 자외광을 방출할 수 있다. 활성층(103b)은 단일 헤테로구조(single heterostructure, SH), 이중 헤테로구조(double heterostructure, DH), 양면 이중 헤테로구조(double-side double heterostructure, DDH), 다층양자 우물구조(multi-quantum well, MQW )일 수 있다. 활성층(103b)의 재질은 전기적 특성이 중성, p형 또는 n형인 반도체일 수 있다.In one embodiment of the present invention, the first semiconductor layer 101b and the second semiconductor layer 102b are, for example, a cladding layer or a confinement layer, both of which have different conductivity types, electrical characteristics The first semiconductor layer 101b is a semiconductor having an n-type electrical characteristic, and the second semiconductor layer 102b has a p-type or a p-type conductivity. It is a semiconductor. The active layer 103b is formed between the first semiconductor layer 101b and the second semiconductor layer 102b and the electrons and the holes are recombined in the active layer 103b under current driving to convert the electric energy into light energy, Release. The wavelength of the light emitted by the light emitting element 3 or the light emitting element 4 is adjusted by changing the physical and chemical composition of the single layer or multiple layers in the semiconductor laminate 10b. The material of the semiconductor laminate 10b includes a III-V semiconductor material, such as AlxInyGa (1-x-y) N or AlxInyGa (1-x-y) P, where Ox, y1; (x + y) < / RTI > Depending on the material of the active layer 103b, red light having a wavelength of 610 nm to 650 nm and green light having a wavelength of 530 nm to 570 nm can be emitted when the semiconductor laminate 10b is made of AlInGaP-based material, Blue light having a wavelength of 450 nm to 490 nm can be emitted when the material of the semiconductor laminate 10b is an InGaN material or a material having a wavelength of 400 nm to 250 nm when the material of the semiconductor laminate 10b is an AlGaN material It is possible to emit external light. The active layer 103b may include a single heterostructure SH, a double heterostructure DH, a double-side double heterostructure DDH, a multi-quantum well MQW ). The material of the active layer 103b may be a semiconductor whose electrical characteristics are neutral, p-type or n-type.

플랫폼 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 13a의 평면도 및 도 13a의 A-A'선에 따른 단면도인 도 13b에 도시된 바와 같이, 제1 절연층 형성단계를 포함한다. 제1 절연층(20b)은 증발 또는 증착 등 방식으로 반도체 구조(1000b) 상에 형성될 수 있고, 또 상기 서라운딩부(111b)의 제1 표면(1011b) 및 홀부(100b)의 제2 표면(1012b)을 커버하고, 반도체 구조(1000b)의 제2 반도체층(102b), 활성층(103b)의 제2 외측벽(1001b) 및 내측벽(1002b)을 피복하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 제1 절연층(20b)은 서라운딩부(111b)에 위치하는 제1 반도체층(101b)의 제1 표면(1011b)을 커버하도록 상기 서라운딩부(111b)를 커버하는 제1 절연층서라운딩영역(200b); 홀부(100b)에 위치하는 제1 반도체층(101b)의 제2 표면(1012b)을 커버하도록 홀부(100b)를 커버하는 제1 그룹의 제1 절연층커버영역(201b); 및 제2 반도체층(102b)의 표면(102s)을 노출시키는 제2 그룹의 제1 절연층개구(202b)를 포함한다. 제1 그룹의 제1 절연층커버영역(201b)은 서로 분리되며 각각 복수 개의 홀부(100b)에 대응한다. 제1 절연층(20b)은 단층 또는 다층 구조일 수 있다. 제1 절연층(20b)이 단층 막인 경우, 제1 절연층(20b)은 반도체 구조(1000b)의 측벽을 보호하여 활성층(103b)이 후속 공정에서 훼손되는 것을 방지할 수 있다. 제1 절연층(20b)이 다층 막인 경우, 제1 절연층(20b)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제1 절연층(20b)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.13B, which is a plan view of FIG. 13A and a cross-sectional view taken along the line A-A 'of FIG. 13A, the method of manufacturing the light emitting element 3 or the light emitting element 4, Forming step. The first insulating layer 20b may be formed on the semiconductor structure 1000b by evaporation or vapor deposition or the like and may be formed on the first surface 1011b of the standing portion 111b and on the second surface 10b of the hole portion 100b, And patterned by a lithography or etching method so as to cover the first semiconductor layer 102b and the second semiconductor layer 102b of the semiconductor structure 1000b and the second outer wall 1001b and the inner wall 1002b of the active layer 103b And the first insulating layer 20b is a first insulating layer covering the surrounding portion 111b so as to cover the first surface 1011b of the first semiconductor layer 101b located in the surrounding portion 111b. A rounding area 200b; A first insulating layer cover region 201b of a first group covering the hole portion 100b to cover the second surface 1012b of the first semiconductor layer 101b located in the hole portion 100b; And a second group of first insulating layer openings 202b that expose surfaces 102s of the second semiconductor layer 102b. The first insulating layer cover regions 201b of the first group are separated from each other and correspond to the plurality of hole portions 100b, respectively. The first insulating layer 20b may be a single layer or a multilayer structure. When the first insulating layer 20b is a single-layered film, the first insulating layer 20b protects the side walls of the semiconductor structure 1000b, thereby preventing the active layer 103b from being damaged in a subsequent process. When the first insulating layer 20b is a multilayer film, the first insulating layer 20b is formed by alternately stacking two or more kinds of materials having different refractive indexes to form a DBR (Bragg reflector) structure, Can be reflected. The first insulating layer 20b is formed of a non-conductive material and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제1 절연층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 14a의 평면도 및 도 14a의 A-A'선에 따른 단면도인 도 14b에 도시된 바와 같이, 투명 도전층 형성단계를 포함한다. 투명 도전층(30b)은 증발 또는 증착 등 방식으로 반도체 구조(1000b) 상에 형성될 수 있고, 제2 반도체층(102b)과 서로 접촉하고, 투명 도전층(30b)은 홀부(100b)를 커버하지 않는다. 발광소자(3) 또는 발광소자(4)의 평면도 상에서, 투명 도전층(30b)은 제2 반도체층(102b)의 거의 전체 표면에 형성된다. 구체적으로, 투명 도전층(30b)은 증발 또는 증착 등 방식으로 제2 그룹의 제1 절연층 개구(202b) 내에 형성될 수 있고, 투명 도전층(30b)의 외연(301b)와 제1 절연층(20b)은 서로 거리를 두고 이격되어 제2 반도체층(102b)의 표면(102s)을 노출시킨다. 투명 도전층(30b)은 하나 이상의 홀부(100b)에 각각 대응, 및/또는 제1 그룹의 제1 절연층커버영역(201b)에 각각 대응하는 하나 이상의 투명 도전층 개구(300b)를 포함하고, 투명 도전층 개구(300b) 외연(301b)는 반도체 구조(1000b)의 내측벽(1002b) 및/또는 홀부(100b) 외연과 서로 거리를 두고 이격되고, 투명 도전층 개구(300b) 외연은 홀부(100b) 외연을 에워싸거나 제1 그룹의 제1 절연층 커버영역(201b)을 에워싼다. 투명 도전층(30b)의 재질은 활성층(103b)이 방출하는 광선에 대해 투명한 재질을 포함하고, 투명한 재질은 예컨대 인듐 주석 산화물(ITO), 또는 인듐 아연 옥사이드(IZO)이다.In the embodiment of the present invention, the manufacturing method of the light emitting element 3 or the light emitting element 4 following the first insulating layer forming step is the same as the plan view of FIG. 14A and the sectional view taken along line A-A ' 14A and 14B, a transparent conductive layer forming step is included. The transparent conductive layer 30b may be formed on the semiconductor structure 1000b by evaporation or vapor deposition or the like so that the transparent conductive layer 30b contacts the second semiconductor layer 102b and the transparent conductive layer 30b covers the hole 100b I never do that. On the plan view of the light emitting element 3 or the light emitting element 4, the transparent conductive layer 30b is formed on almost the entire surface of the second semiconductor layer 102b. More specifically, the transparent conductive layer 30b may be formed in the first insulating layer opening 202b of the second group by evaporation or vapor deposition or the like so that the outer edge 301b of the transparent conductive layer 30b, And the second semiconductor layer 20b are spaced apart from each other to expose the surface 102s of the second semiconductor layer 102b. The transparent conductive layer 30b includes at least one transparent conductive layer opening 300b corresponding to one or more hole portions 100b respectively and / or corresponding to the first insulating layer cover region 201b of the first group, The outer edge 301b of the transparent conductive layer opening 300b is spaced apart from the outer edge of the inner wall 1002b and / or the hole portion 100b of the semiconductor structure 1000b and the outer edge of the transparent conductive layer opening 300b is separated from the outer edge of the hole portion 100b 100b surround the first insulating layer cover region 201b of the first group. The material of the transparent conductive layer 30b includes a material transparent to the light emitted by the active layer 103b and the transparent material is, for example, indium tin oxide (ITO) or indium zinc oxide (IZO).

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 먼저 투명 도전층 형성단계를 진행한 다음, 제1 절연층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the transparent conductive layer forming step may be performed first, and then the first insulating layer forming step may be performed.

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 제1 절연층의 형성단계를 생략하고, 직접 투명 도전층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the step of forming the first insulating layer may be omitted and the direct transparent conductive layer forming step may be performed.

본 발명의 일실시예에서, 투명 도전층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 15a의 평면도 및 도 15a의 A-A'선에 따른 단면도인 도 15b에 도시된 바와 같이, 반사구조 형성단계를 포함한다. 반사구조는 반사층(40b) 및/또는 배리어층(41b)을 포함하고, 증발 또는 증착 등 방식으로 투명 도전층(30b) 상에 직접 형성될 수 있고, 반사층(40b)은 투명 도전층(30b) 및 배리어층(41b) 사이에 위치한다. 발광소자(3) 또는 발광소자(4)의 평면도 상에서, 반사층(40b) 및/또는 배리어층(41b)은 제2 반도체층(102b)의 거의 전체 표면에 형성된다. 반사층(40b)의 외연(401b)는 투명 도전층(30b)의 외연(301b)의 내측, 외측에 설치되거나, 또는 투명 도전층(30b)의 외연(301b)와 겹치면서 정렬되게 설치될 수 있고, 배리어층(41b)의 외연(411b)는 반사층(40b)의 외연(401b)의 내측, 외측에 설치되거나, 또는 반사층(40b)의 외연(401b)와 겹치면서 정렬되게 설치될 수 있다. 반사층(40b)은 각각 하나 이상의 홀부(100b)에 대응하는 하나 이상의 반사층 개구(400b)를 포함하고, 배리어층(41b)은 하나 이상의 홀부(100b)에 대응하는 하나 이상의 배리어층 개구(410b)를 포함한다. 투명 도전층 개구(300b), 반사층 개구(400b) 및 배리어층 개구(410b)는 서로 중첩된다. 반사층 개구(400b) 외연 및/또는 배리어층 개구(410b) 외연은 홀부(100b) 외연과 서로 거리를 두고 이격되고, 반사층 개구(400b) 외연 및/또는 배리어층 개구(410b) 외연은 홀부(100b) 외연을 에워싼다.The method of manufacturing the light emitting element 3 or the light emitting element 4 following the step of forming the transparent conductive layer in the embodiment of the present invention is the same as the plan view of Fig. And a reflective structure forming step, as shown in Fig. The reflective structure may include a reflective layer 40b and / or a barrier layer 41b and may be formed directly on the transparent conductive layer 30b by evaporation or vapor deposition or the like. The reflective layer 40b may be formed directly on the transparent conductive layer 30b, And the barrier layer 41b. The reflective layer 40b and / or the barrier layer 41b are formed on almost the entire surface of the second semiconductor layer 102b on the plan view of the light emitting element 3 or the light emitting element 4. [ The outer edge 401b of the reflective layer 40b may be provided on the inner side or outer side of the outer edge 301b of the transparent conductive layer 30b or on the outer edge 301b of the transparent conductive layer 30b, The outer edge 411b of the barrier layer 41b may be provided on the inner side or the outer side of the outer edge 401b of the reflective layer 40b or on the outer edge 401b of the reflective layer 40b. The reflective layer 40b includes at least one reflective layer opening 400b corresponding to at least one hole portion 100b and the barrier layer 41b includes at least one barrier layer opening 410b corresponding to the at least one hole portion 100b . The transparent conductive layer opening 300b, the reflection layer opening 400b, and the barrier layer opening 410b overlap with each other. The outer edge of the reflective layer opening 400b and / or the outer edge of the barrier layer opening 410b are spaced apart from the outer edge of the hole portion 100b and the outer edge of the reflective layer opening 400b and / ) Surround the outer edge.

본 발명의 다른 실시예에서, 투명 도전층의 형성단계를 생략할 수 있고, 플랫폼 형성단계 또는 제1 절연층 형성단계 이후, 반사구조 형성단계를 직접 진행할 수 있다. 예컨대 반사층(40b) 및/또는 배리어층(41b)은 제2 반도체층(102b) 상에 직접 형성되고, 반사층(40b)은 제2 반도체층(102b)과 배리어층(41b) 사이에 위치한다. 반사층(40b)은 단층 또는 다층 구조일 수 있고, 다층 구조는 예컨대 브래그 반사구조이다. 반사층(40b)의 재질은 반사율이 비교적 높은 금속 재질을 포함하며, 금속 재질은 예컨대 은(Ag), 알루미늄(Al), 또는 로듐(Rh)등 금속 또는 이들의 합금이다. 여기서 비교적 높은 반사율을 가진다는 것은 발광소자(3)가 방출하는 광선의 파장에 대해 80% 이상의 반사율을 가지는 것을 의미한다. 본 발명의 일실시예에서, 배리어층(41b)은 반사층(40b)을 피복하여 반사층(40b) 표면이 산화되어 반사층(40b)의 반사율이 악화되는 것을 방지한다. 배리어층(41b)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 배리어층(41b)은 단층 또는 다층 구조일 수 있고, 다층 구조는 예컨대 티타늄(Ti)/알루미늄(Al) 및/또는 티타늄(Ti)/볼프람(W)이다. 본 발명의 일실시예에서, 배리어층(41b)은 반사층(40b)과 떨어져 있는 일측에 티타늄(Ti)/알루미늄(Al)의 적층구조를 포함하고 반사층(40b)과 가까이 있는 일측에 티타늄(Ti)/볼프람(W)의 적층구조를 포함한다. 본 발명의 일실시예에서, 반사층(40b) 및 배리어층(41b)의 재질은 금(Au), 또는 구리(Cu) 이외의 금속 재질인 것이 바람직하다.In another embodiment of the present invention, the step of forming the transparent conductive layer may be omitted, and the step of forming the reflective structure may be carried out directly after the step of forming the platform or the step of forming the first insulating layer. The reflective layer 40b and / or the barrier layer 41b are formed directly on the second semiconductor layer 102b, and the reflective layer 40b is located between the second semiconductor layer 102b and the barrier layer 41b. The reflection layer 40b may be a single layer or a multilayer structure, and the multilayer structure is, for example, a Bragg reflection structure. The material of the reflective layer 40b includes a metal material having a relatively high reflectance and the metal material is a metal such as silver (Ag), aluminum (Al), or rhodium (Rh), or an alloy thereof. Here, having a relatively high reflectance means that the reflectance is 80% or more with respect to the wavelength of the light beam emitted by the light emitting element 3. In one embodiment of the present invention, the barrier layer 41b covers the reflective layer 40b to prevent the surface of the reflective layer 40b from being oxidized to deteriorate the reflectance of the reflective layer 40b. The barrier layer 41b may be made of a metal material such as Ti, W, Al, In, Sn, Ni, Pt) or an alloy thereof. The barrier layer 41b may be a single layer or a multilayer structure, and the multilayer structure may be, for example, titanium (Ti) / aluminum (Al) and / or titanium (Ti) / wolfram (W). In one embodiment of the present invention, the barrier layer 41b includes a laminated structure of titanium (Ti) / aluminum (Al) on one side remote from the reflective layer 40b, ) / Wolfram (W). In one embodiment of the present invention, the material of the reflective layer 40b and the barrier layer 41b is preferably a metal other than gold (Au) or copper (Cu).

본 발명의 일실시예에서, 반사구조 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 16a의 평면도 및 도 16a의 A-A'선에 따른 단면도인 도 16b에 도시된 바와 같이, 제2 절연층 형성단계를 포함한다. 제2 절연층(50b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 제1 반도체층(101b)를 노출시키도록 제1 그룹의 제2 절연층개구(501b)를 형성하고 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 그룹의 제2 절연층개구(502b)를 형성하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 제2 절연층(50b)의 패턴화 과정에서는, 상술한 제1 절연층 형성단계에서 서라운딩부(111b)에 커버된 제1 절연층서라운딩영역(200b) 및 홀부(100b) 내의 제1 그룹의 제1 절연층커버영역(201b)을 식각 및 제거하여, 제1 반도체층(101b)을 노출시키고, 또한 홀부(100b) 내에 제1 그룹의 제1 절연층개구(203b)를 형성하여 제1 반도체층(101b)을 노출시킨다. 본 발명의 일실시예에서, 도 16a에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501b)는 서로 분리되며 각각 복수 개의 홀부(100b)에 대응하고, 제2 그룹의 제2 절연층개구(502b)는 모두 기판(11b)의 일측, 예컨대 기판(11b) 중심선의 좌측 또는 우측에 근접하고, 일실시예에서, 제2 그룹의 제2 절연층개구(502b)의 개수는 하나 이상이고, 본 실시예에서, 제2 그룹의 제2 절연층개구(502b)는 서로 연결되어 하나의 환상 개구(5020b)를 공통으로 형성하고, 해당 환상 개구(5020b)는 발광소자(3)의 평면도 상에서 빗 형상, 직사각형, 타원형, 원형, 또는 다각형일 수 있다. 본 발명의 일실시예에서, 제2 절연층(50b)은 단층 또는 다층 구조일 수 있다. 제2 절연층(50b)이 다층 막인 경우, 제2 절연층(50b)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제2 절연층(50b)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다. In an embodiment of the present invention, the manufacturing method of the light emitting element 3 or the light emitting element 4 following the reflective structure forming step is the same as the plan view of Fig. 16A and Fig. 16B which is a sectional view taken along the line A- As shown, the method includes forming a second insulating layer. The second insulating layer 50b may be formed on the semiconductor stack 10b by evaporation or vapor deposition or the like and may be formed on the second insulating layer opening 501b of the first group to expose the first semiconductor layer 101b, And is patterned by a lithography or etching method so as to form a second insulating layer opening 502b of the second group so as to expose the reflective layer 40b or the barrier layer 41b and to form the second insulating layer 50b, The first insulating layer cover region 200b covered in the standing portion 111b and the first insulating layer cover region 200b in the hole portion 100b in the above described first insulating layer forming step The first semiconductor layer 101b is etched and removed to expose the first semiconductor layer 101b by forming the first insulating layer opening 203b of the first group in the hole portion 100b . In an embodiment of the present invention, as shown in Fig. 16A, the first group of second insulating layer openings 501b are separated from each other and correspond to a plurality of hole portions 100b, respectively, The layer openings 502b are all close to one side of the substrate 11b, e.g., the left or right side of the centerline of the substrate 11b, and in one embodiment, the number of second insulating layer openings 502b in the second group is at least one The second insulating layer openings 502b of the second group are connected to each other to form one ring-shaped opening 5020b in common, and the ring-shaped opening 5020b is a plane view of the light- Shape, rectangle, ellipse, circle, or polygon. In one embodiment of the present invention, the second insulating layer 50b may be a single layer or a multi-layer structure. When the second insulating layer 50b is a multilayer film, the second insulating layer 50b is formed by alternately stacking two or more kinds of materials having different refractive indexes to form a Bragg reflector (DBR) structure, Can be reflected. The second insulating layer 50b is formed of a non-conductive material and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제2 절연층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은, 도 17a의 평면도 및 도 17b의 단면도에 도시된 바와 같이, 접촉층 형성단계를 포함한다. 접촉층(60b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 제1 접촉층(601b) 및 제2 접촉층(602b)을 형성하도록 리소그래피, 식각 방식에 의해 패턴화된다. 제1 접촉층(601b)은 모든 제1 그룹의 제2 절연층개구(501b)를 커버하고, 하나 이상의 홀부(100b)에 충진되어 제1 반도체층(101b)과 접촉하고, 또한 확장되어 제2 절연층(50b) 및 제2 반도체층(102b) 위를 커버하고, 제1 접촉층(601b)은 제2 절연층(50b)을 통해 제2 반도체층(102b)과 절연된다. 제2 접촉층(602b)은 제2 절연층(50b)의 환상 개구(5020b) 내에 형성되어 반사층(40b) 및/또는 배리어층(41b)과 접촉하고, 제2 접촉층(602b)의 측벽(6021b)과 환상 개구(5020b)의 측벽(5021b)은 서로 거리를 두고 이격된다. 제1 접촉층(601b)의 측벽(6011b)은 제1 접촉층(601b)이 제2 접촉층(602b)과 연결되지 않도록 제2 접촉층(602b)의 측벽(6021b)과 서로 거리를 두고 이격되고, 제1 접촉층(601b)과 제2 접촉층(602b)은 일부 제2 절연층(50b)에 의해 전기적으로 절연된다. 평면도 상에서, 제1 접촉층(601b)은 제2 접촉층(602b)을 에워싸도록, 반도체적층(10b)의 서라운딩부(111b)를 커버한다. 도 17a의 평면도 상에서, 제2 접촉층(602b)은 기판(11b)의 일측, 예컨대 기판(11b) 중심선의 좌측 또는 우측에 근접한다. 접촉층(60b)은 반도체적층(10b) 상의 기하학적 중심부에 핀영역(600b)을 정의한다. 핀영역(600b)은 제1 접촉층(601b) 및 제2 접촉층(602b)과 연결되지 않고, 서로 전기적으로 절연되고, 핀영역(600b)은 제1 접촉층(601b) 및/또는 제2 접촉층(602b)과 동일한 재질을 포함한다. 핀영역(600b)은 에피텍셜층을 보호하는 구조로서 에피텍셜층이 다이 분리, 다이 테스트, 패키징 등 후속 제조공정에서, 프로브에 의해 손상되는 것을 방지한다. 접촉층(60b)은 단층 또는 다층 구조일 수 있다. 제1 반도체층(101b)과 접촉하는 전기저항을 저감시키기 위해, 접촉층(60b)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 본 발명의 일실시예에서, 접촉층(60b)의 재질은 금(Au), 구리(Cu) 이외의 금속 재질을 포함하는 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60b)의 재질은 알루미늄(Al), 백금(Pt) 등의 높은 반사율을 가지는 금속을 포함하는 것이 바람직하다. 본 발명의 일실시예에서, 접촉층(60b)의 제1 반도체층(101b)과 접촉하는 일측은 제1 반도체층(101b)과의 접합강도를 증가시키도록 크롬(Cr) 또는 티타늄(Ti)을 포함하는 것이 바람직하다.In the embodiment of the present invention, the manufacturing method of the light emitting element 3 or the light emitting element 4 following the step of forming the second insulating layer is the same as that of the first embodiment except that, as shown in the plan view of Fig. 17A and the sectional view of Fig. . The contact layer 60b may be formed on the semiconductor laminate 10b by evaporation or vapor deposition or the like so as to form the first contact layer 601b and the second contact layer 602b by lithography or etching . The first contact layer 601b covers all of the first group of second insulating layer openings 501b and is filled in at least one hole portion 100b to contact the first semiconductor layer 101b and to extend to the second The first contact layer 601b covers the insulating layer 50b and the second semiconductor layer 102b and is insulated from the second semiconductor layer 102b through the second insulating layer 50b. The second contact layer 602b is formed in the annular opening 5020b of the second insulating layer 50b and is in contact with the reflective layer 40b and / or the barrier layer 41b and is in contact with the side wall of the second contact layer 602b 6021b and sidewall 5021b of annular opening 5020b are spaced apart from one another. The side wall 6011b of the first contact layer 601b is spaced apart from the side wall 6021b of the second contact layer 602b so that the first contact layer 601b is not connected to the second contact layer 602b And the first contact layer 601b and the second contact layer 602b are electrically insulated by a part of the second insulating layer 50b. In the plan view, the first contact layer 601b covers the surrounding portion 111b of the semiconductor laminate 10b so as to surround the second contact layer 602b. 17A, the second contact layer 602b is close to the left side or right side of one side of the substrate 11b, for example, the center line of the substrate 11b. The contact layer 60b defines a fin region 600b at the geometric center portion on the semiconductor stack 10b. The pin region 600b is not electrically connected to the first contact layer 601b and the second contact layer 602b but is electrically isolated from each other and the pin region 600b is electrically connected to the first contact layer 601b and / And the same material as the contact layer 602b. The pin region 600b protects the epitaxial layer and prevents the epitaxial layer from being damaged by the probe in subsequent manufacturing processes such as die separation, die testing, packaging, and the like. The contact layer 60b may be a single layer or a multi-layer structure. The material of the contact layer 60b includes a metal material such as chromium (Cr), titanium (Ti), wormram (W), and tungsten (W) (Au), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum (Pt) In one embodiment of the present invention, the material of the contact layer 60b preferably includes a metal material other than gold (Au) and copper (Cu). In one embodiment of the present invention, the material of the contact layer 60b preferably includes a metal having a high reflectance such as aluminum (Al) and platinum (Pt). One side of the contact layer 60b that is in contact with the first semiconductor layer 101b is made of chromium (Cr) or titanium (Ti) to increase the bonding strength with the first semiconductor layer 101b, .

본 발명의 일실시예에서, 도 17a 및 도 17b에 도시된 접촉층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은 제3 절연층 형성단계를 포함하고, 도 18a의 평면도 및 도 18a의 A-A'선에 따른 단면도인 도 18b에 도시된 바와 같이, 제3 절연층(70b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 도 17a에 도시된 제1 접촉층(601b)을 노출시키도록 제1 접촉층(601b) 상에 제3 절연층개구(701b)를 형성하고, 도 17a에 도시된 제2 접촉층(602b)을 노출시키도록 제2 접촉층(602b) 상에 다른 제3 절연층개구(702b)를 형성하도록, 리소그래피, 식각 방식에 의해 패턴화되고, 부분적으로 제2 반도체층(102b) 상에 위치하는 제1 접촉층(601b)은 제2 절연층(50b)과 제3 절연층(70b) 사이에 개재된다. 본 실시예에서, 도 18a에 도시된 바와 같이, 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b)는 하나 이상의 홀부(100b)를 피해간다. 본 실시예에서, 제3 절연층개구(701b) 및/또는 다른 제3 절연층개구(702b)는 환상 개구이고, 해당 환상 개구는 평면도 상에서, 빗 형상, 직사각형, 타원형, 원형, 또는 다각형일 수 있다. 도 18a의 평면도 상에서, 제3 절연층개구(701b)는 기판(11b) 중심선의 일측, 예컨대 우측에 근접하고, 다른 제3 절연층개구(702b)는 기판(11b) 중심선의 타측, 예컨대 좌측에 근접한다. 단면도 상에서, 제3 절연층개구(701b)는 다른 제3 절연층개구(702b)의 폭보다 큰 폭을 가진다. 제3 절연층(70b)은 단층 또는 다층 구조일 수 있다. 제3 절연층(70b)이 다층 막인 경우, 제3 절연층(70b)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제3 절연층(70b)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질 을 포함한다.In an embodiment of the present invention, the manufacturing method of the light emitting element 3 or the light emitting element 4 following the contact layer forming step shown in Figs. 17A and 17B includes a third insulating layer forming step, The third insulating layer 70b may be formed on the semiconductor laminate 10b by evaporation or vapor deposition or the like as shown in FIG. 18B, which is a plan view and a sectional view taken along line A-A 'of FIG. 18A, A third insulating layer opening 701b is formed on the first contact layer 601b to expose the first contact layer 601b shown in Figure 17a and the second contact layer 602b shown in Figure 17a is exposed A first contact portion that is patterned by lithography, etching, and is partially located on the second semiconductor layer 102b so as to form another third insulating layer opening 702b on the second contact layer 602b to make the second contact layer 602b The layer 601b is interposed between the second insulating layer 50b and the third insulating layer 70b. In this embodiment, as shown in Fig. 18A, the third insulating layer opening 701b and the other third insulating layer opening 702b avoid one or more hole portions 100b. In this embodiment, the third insulating layer opening 701b and / or the other third insulating layer opening 702b are annular openings, and the annular openings may be comb-shaped, rectangular, elliptical, circular, or polygonal have. 18A, the third insulating layer opening 701b is close to one side of the center line of the substrate 11b, for example, the right side, and the other third insulating layer opening 702b is on the other side of the center line of the substrate 11b, Close. In the cross-sectional view, the third insulating layer opening 701b has a width larger than the width of the other third insulating layer opening 702b. The third insulating layer 70b may be a single layer or a multi-layer structure. When the third insulating layer 70b is a multilayer film, the third insulating layer 70b is formed by alternately stacking two or more kinds of materials having different refractive indexes to form a Bragg reflector (DBR) structure, Can be reflected. The third insulating layer 70b is formed of a non-conductive material and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

제3 절연층 형성단계에 이어서 발광소자(3) 또는 발광소자(4)의 제조방법은 본딩패드 형성단계를 포함한다. 도 19의 평면도에 도시된 바와 같이, 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 전기 도금, 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 리소그래피, 식각 방식에 의해 패턴화된다. 도 19의 평면도 상에서, 제1 본딩패드(80b)는 기판(11b) 중심선의 일측, 예컨대 우측에 근접하고, 제2 본딩패드(90b)는 기판(11b) 중심선의 타측, 예컨대 좌측에 근접한다. 제1 본딩패드(80b)는 제3 절연층개구(701b)에 의해 제1 접촉층(601b)과 접촉하고, 또한 제1 접촉층(601b)을 통해 제1 반도체층(101b)과 전기적 연결을 형성한다. 제2 본딩패드(90b)는 다른 제3 절연층개구(702b)에 의해 반사층(40b) 및/또는 배리어층(41b)과 접촉하고, 또한 반사층(40b) 및/또는 배리어층(41b)을 통해 제2 반도체층(102b)과 전기적 연결을 형성한다. 제1 본딩패드(80b)는 서로 교대로 연결되는 복수 개의 제1 볼록부(801b) 및 복수 개의 제1 오목부(802b)를 포함한다. 제2 본딩패드(90b)는 서로 교대로 연결되는 복수 개의 제2 볼록부(901b) 및 복수 개의 제2 오목부(902b)를 포함한다. 제1 본딩패드(80b)의 제1 오목부(802b)의 위치 및 제2 본딩패드(90b)의 제2 오목부(902b)의 위치는 홀부(100b)의 위치에 거의 대응한다. 다시 말하면, 제1 본딩패드(801b) 및 제2 본딩패드(802b)는 어느 홀부(100b)도 커버하지 않고, 제1 본딩패드(80b)의 제1 오목부(802b) 및 제2 본딩패드(90b)의 제2 오목부(902b)는 홀부(100b)를 피해가면서 홀부(100b) 주변에 형성됨으로써, 제1 본딩패드(80b)의 제1 오목부(802b)의 폭 또는 제2 본딩패드(90b)의 제2 오목부(902b)의 폭은 어느 홀부(100b)의 직경보다도 크다. 본 발명의 일실시예에서, 복수 개의 제1 오목부(802b)는 평면도 상에서 복수 개의 제2 오목부(902b)에 거의 나란히 정렬된다. 본 발명의 다른 실시예에서, 복수 개의 제1 오목부(802b)는 평면도 상에서 복수 개의 제2 오목부(902b)와 어긋나게 배치된다.The manufacturing method of the light emitting element 3 or the light emitting element 4 following the third insulating layer forming step includes a bonding pad forming step. 19, the first bonding pad 80b and the second bonding pad 90b may be formed on the semiconductor laminate 10b by a method such as electroplating, evaporation, or vapor deposition, and may be formed by lithography, And is patterned by an etching method. 19, the first bonding pad 80b is close to one side of the center line of the substrate 11b, for example, the right side, and the second bonding pad 90b is close to the other side of the center line of the substrate 11b, for example, the left side. The first bonding pad 80b is in contact with the first contact layer 601b by the third insulating layer opening 701b and is electrically connected to the first semiconductor layer 101b through the first contact layer 601b . The second bonding pad 90b is in contact with the reflective layer 40b and / or the barrier layer 41b by another third insulating layer opening 702b and also through the reflective layer 40b and / or the barrier layer 41b And forms an electrical connection with the second semiconductor layer 102b. The first bonding pad 80b includes a plurality of first convex portions 801b and a plurality of first concave portions 802b alternately connected to each other. The second bonding pad 90b includes a plurality of second convex portions 901b and a plurality of second concave portions 902b alternately connected to each other. The position of the first concave portion 802b of the first bonding pad 80b and the position of the second concave portion 902b of the second bonding pad 90b substantially correspond to the position of the hole portion 100b. In other words, the first bonding pad 801b and the second bonding pad 802b do not cover any of the hole portions 100b and the first recess 802b and the second bonding pad 802b of the first bonding pad 80b The second concave portion 902b of the second bonding pad 90b is formed around the hole portion 100b while avoiding the hole portion 100b so that the width of the first concave portion 802b of the first bonding pad 80b, The width of the second concave portion 902b of each of the holes 90b is larger than the diameter of any of the hole portions 100b. In one embodiment of the present invention, the plurality of first recesses 802b are arranged substantially in parallel to the plurality of second recesses 902b in a plan view. In another embodiment of the present invention, the plurality of first concave portions 802b are arranged to be shifted from the plurality of second concave portions 902b in a plan view.

본 발명의 일실시예에서, 도 19에 도시된 바와 같이, 제1 본딩패드(80b)는 제3 절연층개구(701b) 상에 커버되고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b) 상에 커버되고, 제3 절연층개구(701b)는 다른 제3 절연층개구(702b)의 최대 폭보다 큰 최대 폭을 가지므로, 제1 본딩패드(80b)는 제2 본딩패드(90b)의 최대 폭보다 큰 최대 폭을 가진다. 상이한 크기의 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 패키징 용접 시 본딩패드가 대응하게 연결되는 전기적 특성을 분별하기 편리하여, 전기적 특성이 다른 본딩패드에 용접되는 상황이 발생하는 것을 방지한다.19, the first bonding pad 80b is covered on the third insulating layer opening 701b, and the second bonding pad 90b is covered on the other third insulating layer 701b. In this embodiment, The first bonding pad 80b is covered on the opening 702b and the third insulating layer opening 701b has a maximum width larger than the maximum width of the other third insulating layer opening 702b, And has a maximum width that is greater than the maximum width of the protrusion 90b. The first bonding pads 80b and the second bonding pads 90b having different sizes are convenient to distinguish the electrical characteristics of the bonding pads correspondingly connected during the packaging welding so that the electric characteristics are welded to the bonding pads having different electrical properties ≪ / RTI >

본 발명의 일실시예에서, 발광소자의 평면도 상에서, 제3 절연층개구(701b)는 제1 본딩패드(80b)의 면적과 같거나 큰 면적을 가진다.In an embodiment of the present invention, the third insulating layer opening 701b has an area equal to or larger than the area of the first bonding pad 80b on the plan view of the light emitting device.

본 발명의 다른 실시예에서, 제1 볼록부(801b)와 제2 볼록부(901b) 사이의 최단 거리는 제1 오목부(802b)와 제2 오목부(902b) 사이의 최대 거리보다 작다.In another embodiment of the present invention, the shortest distance between the first convex portion 801b and the second convex portion 901b is smaller than the maximum distance between the first concave portion 802b and the second concave portion 902b.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)는 제1 볼록부(801b) 및 제1 오목부(802b)와 대향하는 제1 직선변(803b)을 포함하고, 제2 본딩패드(90b)는 제2 볼록부(901b) 및 제2 오목부(902b)와 대향하는 제2 직선변(903b)을 포함한다. 제1 본딩패드(80b)의 제1 직선변(803b)과 제1 볼록부(801b) 사이는 제1 볼록부(801b)와 제2 볼록부(901b) 사이의 최단 거리보다 큰 최대 거리를 가진다. 제2 본딩패드(90b)의 제2 직선변(903b)과 제2 볼록부(901b) 사이는 제1 볼록부(801b)와 제2 볼록부(901b) 사이의 최단 거리보다 큰 최대 거리를 가진다.In another embodiment of the present invention, the first bonding pad 80b includes a first convex portion 801b and a first straight side 803b opposed to the first concave portion 802b, and a second bonding pad 90b includes a second straight line 903b opposed to the second convex portion 901b and the second concave portion 902b. A distance between the first straight line 803b of the first bonding pad 80b and the first convex portion 801b is greater than a shortest distance between the first convex portion 801b and the second convex portion 901b . A distance between the second straight line 903b and the second convex portion 901b of the second bonding pad 90b is greater than a shortest distance between the first convex portion 801b and the second convex portion 901b .

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 복수 개의 제1 오목부(802b)의 곡률반경은 제1 본딩패드(80b)의 복수 개의 제1 볼록부(801b)의 곡률반경과 상이하고, 예컨대 제1 본딩패드(80b)의 복수 개의 제1 오목부(802b)의 곡률반경은 제1 본딩패드(80b)의 복수 개의 제1 볼록부(801b)의 곡률반경보다 크거나 작다. 본 발명의 다른 실시예에서, 제2 본딩패드(90b)의 복수 개의 제2 오목부(902b)의 곡률반경은 제2 본딩패드(90b)의 복수 개의 제2 볼록부(901b)의 곡률반경보다 크거나 작다.The radius of curvature of the plurality of first concave portions 802b of the first bonding pad 80b is set to be equal to the radius of curvature of the plurality of first convex portions 801b of the first bonding pad 80b And the radius of curvature of the plurality of first concave portions 802b of the first bonding pad 80b is larger or smaller than the radius of curvature of the plurality of first convex portions 801b of the first bonding pad 80b. The radius of curvature of the plurality of second concave portions 902b of the second bonding pad 90b is greater than the radius of curvature of the plurality of second convex portions 901b of the second bonding pad 90b It is big or small.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 제1 볼록부(801b)의 곡률반경은 제2 본딩패드(90b)의 제2 볼록부(901b)의 곡률반경보다 크거나 작다.In another embodiment of the present invention, the radius of curvature of the first convex portion 801b of the first bonding pad 80b is larger or smaller than the radius of curvature of the second convex portion 901b of the second bonding pad 90b.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 복수 개의 제1 오목부(802b)는 제2 본딩패드(90b)의 복수 개의 제2 오목부(902b)와 대향하고, 복수 개의 제1 오목부(802b)의 곡률반경은 복수 개의 제2 오목부(902b)의 곡률반경보다 크거나 작다.The plurality of first concave portions 802b of the first bonding pad 80b are opposed to the plurality of second concave portions 902b of the second bonding pad 90b, The radius of curvature of the first concave portion 802b is larger or smaller than the radius of curvature of the second concave portion 902b.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 형상과 제2 본딩패드(90b)의 형상은 상이하고, 예컨대 제1 본딩패드(80b)의 형상은 직사각형이고, 제2 본딩패드(90b)의 형상은 빗 형상이다.The shape of the first bonding pad 80b is different from the shape of the second bonding pad 90b and the shape of the first bonding pad 80b is rectangular and the shape of the second bonding pad 90b is different from that of the second bonding pad 80b. 90b have a comb shape.

본 발명의 다른 실시예에서, 제1 본딩패드(80b)의 크기와 제2 본딩패드(90b)의 크기는 상이하고, 예컨대 제1 본딩패드(80b)의 면적은 제2 본딩패드(90b)의 면적보다 크다.The size of the first bonding pad 80b is different from the size of the second bonding pad 90b and the area of the first bonding pad 80b is different from that of the second bonding pad 90b Area.

도 20은 도 19의 A-A'선에 따른 단면도이다. 본 실시예에서 공개한 발광소자(3)는 플립칩형 발광 다이오드 소자이다. 발광소자(3)는 기판(11b); 기판(11b) 상에 위치하고, 반도체적층(10b)을 포함하고, 반도체적층(10b)은 제1 반도체층(101b), 제2 반도체층(102b) 및 제1 반도체층(101b)과 제2 반도체층(102b) 사이에 위치하는 활성층(103b)을 포함하고, 제1 반도체층(101b)에 의해 서로 연결되는 하나 이상의 반도체 구조(1000b); 하나 이상의 반도체 구조(1000b)를 에워싸고, 제1 반도체층(101b)의 제1 표면(1011b)을 노출시키는 서라운딩부(111b); 및 하나 이상의 반도체 구조(1000b) 상에 위치하는 제1 본딩패드(80b) 및 제2 본딩패드(90b)를 포함한다. 도 19 및 도 20에 도시된 바와 같이, 하나 이상의 반도체 구조(1000b)는 각각 복수 개의 외측벽(1001b) 및 복수 개의 내측벽(1002b)을 포함하고, 외측벽(1001b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 외측벽(1001b)의 타단은 제1 반도체층(101b)의 제1 표면(1011b)과 연결되고, 내측벽(1002b)의 일단은 제2 반도체층(102b)의 표면(102s)과 연결되고, 내측벽(1002b)의 타단은 제1 반도체층(101b)의 제2 표면(1012b)과 연결된다.20 is a cross-sectional view taken along the line A-A 'in Fig. The light emitting element 3 disclosed in this embodiment is a flip chip type light emitting diode element. The light emitting element 3 includes a substrate 11b; The semiconductor laminate 10b is located on the substrate 11b and includes the semiconductor laminate 10b and the semiconductor laminate 10b is formed on the first semiconductor layer 101b, the second semiconductor layer 102b, the first semiconductor layer 101b, At least one semiconductor structure 1000b including active layers 103b located between layers 102b and connected to each other by a first semiconductor layer 101b; A surrounding portion 111b surrounding at least one semiconductor structure 1000b and exposing a first surface 1011b of the first semiconductor layer 101b; And a first bonding pad 80b and a second bonding pad 90b located on one or more semiconductor structures 1000b. 19 and 20, one or more semiconductor structures 1000b each include a plurality of outer walls 1001b and a plurality of inner walls 1002b, and one end of the outer walls 1001b may include a second semiconductor layer The other end of the outer wall 1001b is connected to the first surface 1011b of the first semiconductor layer 101b and the one end of the inner wall 1002b is connected to the surface 102s of the second semiconductor layer 102b And the other end of the inner wall 1002b is connected to the second surface 1012b of the first semiconductor layer 101b.

본 발명의 일실시예에서, 발광소자(3)가 30 mil보다 큰 변의 길이를 가질 경우, 발광소자(3)는 제1 반도체층(101b)의 하나 이상의 제2 표면(1012b)을 노출시키도록 제2 반도체층(102b) 및 활성층(103b)을 관통하는 하나 이상의 홀부(100b); 및 제1 반도체층(101b)의 제1 표면(1011b) 상에 위치하여 하나 이상의 반도체 구조(1000b)의 주변을 에워싸면서 제1 반도체층(101b)과 접촉하여 전기적 연결을 형성하고, 또한 제1 반도체층(101b)의 하나 이상의 제2 표면(1012b) 상에 형성되어 하나 이상의 홀부(100b)를 커버하면서 제1 반도체층(101b)과 접촉하여 전기적 연결을 형성하는 접촉층(60b);을 더 포함하고, 접촉층(60b)은 제1 접촉층(601b) 및 제2 접촉층(602b)를 포함하고, 제1 접촉층(601b)은 제2 반도체층 상에 위치하고, 제2 반도체층의 측벽을 에워싸면서 제1 반도체층과 연결되고, 제2 접촉층은 제2 반도체층 상에 위치하고, 제2 반도체층과 연결되고, 제2 접촉층(602b)은 제1 접촉층(601b)에 의해 둘러싸이고, 제1 접촉층(601b) 및 제2 접촉층(602b)은 서로 중첩되지 않는다.In one embodiment of the present invention, when the light emitting element 3 has a length greater than 30 mils, the light emitting element 3 is configured to expose at least one second surface 1012b of the first semiconductor layer 101b At least one hole portion 100b penetrating the second semiconductor layer 102b and the active layer 103b; And the first surface 1011b of the first semiconductor layer 101b to surround the periphery of the at least one semiconductor structure 1000b and make contact with the first semiconductor layer 101b to form an electrical connection, A contact layer 60b formed on at least one second surface 1012b of the first semiconductor layer 101b to cover the at least one hole portion 100b and to make electrical contact with the first semiconductor layer 101b, And the contact layer 60b includes a first contact layer 601b and a second contact layer 602b and the first contact layer 601b is located on the second semiconductor layer, The second contact layer is located on the second semiconductor layer and is connected to the second semiconductor layer while the second contact layer 602b is connected to the first contact layer 601b And the first contact layer 601b and the second contact layer 602b do not overlap with each other.

본 발명의 일실시예에서, 발광소자(3)가 30 mil보다 작은 변의 길이를 가질 경우, 비교적 많은 발광면적을 얻기 위해, 발광소자(3)는 어떤 홀부(100b)도 포함하지 않을 수 있다.In an embodiment of the present invention, when the light emitting element 3 has a length of less than 30 mils, in order to obtain a relatively large light emitting area, the light emitting element 3 may not include any hole portions 100b.

본 발명의 일실시예에서, 발광소자(3)의 평면도 상에서, 접촉층(60b)의 전체 표면적은 활성층(103b)의 전체 표면적보다 크다.In one embodiment of the present invention, in the plan view of the light emitting element 3, the total surface area of the contact layer 60b is larger than the entire surface area of the active layer 103b.

본 발명의 일실시예에서, 발광소자(3)의 평면도 상에서, 접촉층(60b) 외변의 전체 길이는 활성층(103b) 외변의 전체 길이보다 크다.In an embodiment of the present invention, on the plan view of the light emitting element 3, the total length of the outer side of the contact layer 60b is larger than the total length of the outer side of the active layer 103b.

본 발명의 일실시예에서, 발광소자(3)의 평면도 상에서, 제1 접촉층(601b)은 제2 접촉층(602b)의 면적보다 큰 면적을 가진다.In one embodiment of the present invention, in the plan view of the light emitting element 3, the first contact layer 601b has an area larger than that of the second contact layer 602b.

본 발명의 일실시예에서, 제1 본딩패드(80b) 및 제2 본딩패드(90b)의 형성위치는 어느 홀부(100b)도 제1 본딩패드(80b) 또는 제2 본딩패드(90b)에 의해 커버되지 않도록 홀부(100b)를 피해간다.The positions of the first bonding pad 80b and the second bonding pad 90b may be formed such that any of the holes 100b is formed by the first bonding pad 80b or the second bonding pad 90b The hole portion 100b is avoided so as not to be covered.

본 발명의 일실시예에서, 발광소자(3)의 단면도 상에서, 제1 반도체층(101b)과 연결된 제1 접촉층(601b)은 제2 본딩패드(90b) 하측에 위치하지 않는다.The first contact layer 601b connected to the first semiconductor layer 101b is not positioned below the second bonding pad 90b on the sectional view of the light emitting element 3. In this embodiment,

본 발명의 일실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 최소 거리는 50μm보다 크다.In one embodiment of the present invention, the minimum distance between the first bonding pad 80b and the second bonding pad 90b is greater than 50 mu m.

본 발명의 일실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 거리는 300μm보다 작다.In an embodiment of the present invention, the distance between the first bonding pad 80b and the second bonding pad 90b is less than 300 mu m.

본 발명의 일실시예에서, 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 금속 재질을 포함하는 단층 또는 다층의 구조일 수 있다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 다층 구조인 경우, 제1 본딩패드(80b)는 제1 하층 본딩패드(미도시) 및 제1 상층 본딩패드(미도시)를 포함하고, 제2 본딩패드(90b)는 제2 하층 본딩패드(미도시) 및 제2 상층 본딩패드(미도시)를 포함한다. 상층 본딩패드와 하층 본딩패드는 각각 상이한 기능을 가진다. 상층 본딩패드의 기능은 주로 용접과 리드 선을 형성하는 것이고, 상층 본딩패드에 의해, 발광소자(3)는 플립 칩 형식으로, 솔더 또는 Au-Sn 공정 접합을 이용하여 장착기판 상에 장착된다. 상층 본딩패드의 구체적인 금속 재질은 고연성의 재질을 포함하며, 고연성의 재질은 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 구리(Cu), 금(Au), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os)이다. 상층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 상층 본딩패드의 재질은 니켈(Ni) 및/또는 금(Au)을 포함하는 것이 바람직하고, 상층 본딩패드는 단층 또는 다층이다. 하층 본딩패드의 기능은 접촉층(60b), 반사층(40b), 또는 배리어층(41b)과 안정된 계면을 형성하는 것, 예컨대 제1 하층 본딩패드와 접촉층(60b)의 계면의 접합강도를 향상시키거나 제2 하층 본딩패드와 반사층(40b) 및/또는 배리어층(41b)의 계면의 접합강도를 향상시키는 것이다. 하층 본딩패드의 다른 기능은 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 반사구조 내로 확산되어, 반사구조의 반사율이 훼손되는 것을 방지하는 것이다. 따라서, 하층 본딩패드는 금(Au), 구리(Cu) 이외의 재질, 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등의 금속 재질을 포함하는 것이 바람직하고, 하층 본딩패드는 상기 재질의 단층, 합금 또는 다층 막일 수 있다. 본 발명의 일실시예에서, 하층 본딩패드는 티타늄(Ti), 알루미늄(Al)의 다층 막, 또는 크롬(Cr), 알루미늄(Al)의 다층 막을 포함하는 것이 바람직하다.In an embodiment of the present invention, the first bonding pad 80b and the second bonding pad 90b may be a single layer or a multi-layer structure including a metal material. The first bonding pad 80b and the second bonding pad 90b may be made of a metal material such as chromium (Cr), titanium (Ti), gold (W), aluminum (Al) In, tin (Sn), nickel (Ni), platinum (Pt), or alloys thereof. When the first bonding pad 80b and the second bonding pad 90b have a multilayer structure, the first bonding pad 80b includes a first lower bonding pad (not shown) and a first upper bonding pad (not shown) And the second bonding pad 90b includes a second lower bonding pad (not shown) and a second upper bonding pad (not shown). The upper layer bonding pad and the lower layer bonding pad have different functions. The function of the upper layer bonding pad is mainly to form welds and lead wires, and the upper layer bonding pad, the light emitting component 3 is mounted on the mounting substrate in a flip chip form, using solder or Au-Sn process bonding. The material of the upper bonding pad includes a highly flexible material such as nickel, cobalt, iron, titanium, copper, gold, ), Iridium (Ir), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), tantalum (Ta), zirconium (Zr), molybdenum ), Ruthenium (Ru), and osmium (Os). The upper layer bonding pad may be a single layer, an alloy, or a multilayer film of the material. In one embodiment of the present invention, the material of the upper bonding pad preferably comprises nickel (Ni) and / or gold (Au), and the upper bonding pad is a single layer or a multilayer. The function of the lower bonding pad is to form a stable interface with the contact layer 60b, the reflection layer 40b or the barrier layer 41b, for example, to improve the bonding strength of the interface between the first lower bonding pad and the contact layer 60b Or improve the bonding strength between the interface of the second lower bonding pad and the reflective layer 40b and / or the barrier layer 41b. Another function of the lower bonding pads is to prevent tin (Sn) in the solder or Au-Sn process from diffusing into the reflective structure, thereby impairing the reflectivity of the reflective structure. Therefore, the lower layer bonding pad may be formed of a material other than gold (Au) or copper (Cu), for example, nickel, cobalt, iron, titanium, (Mo), Ta, Al, Ag, Pt, Pd, Rh, Ir, ruthenium, Os, etc. And the lower layer bonding pad may be a single layer, an alloy or a multilayer film of the material. In one embodiment of the present invention, the lower bonding pad preferably comprises a multilayer film of titanium (Ti), aluminum (Al), or a multilayer film of chromium (Cr) and aluminum (Al).

본 발명의 일실시예에서, 발광소자(3)가 솔더에 의해 플립 칩 형식으로 패키지 기판에 장착될 경우, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이는 높이 차이(H)가 있을 수 있다. 도 20에 도시된 바와 같이, 제1 본딩패드(80b) 하측의 제2 절연층(50b)은 반사층(40b)을 커버하고, 제2 본딩패드(90b) 하측의 제2 절연층(50b)은 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 절연층개구(502b)를 포함하므로, 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 각각 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b)에 형성되는 경우, 제1 본딩패드(80b)의 최상면(80s)과 제2 본딩패드(90b)의 최상면(90s)을 비교하면, 제1 본딩패드(80b)의 최상면(80s)은 제2 본딩패드(90b)의 최상면(90s)보다 높다. 다시 말하면, 제1 본딩패드(80b)의 최상면(80s)과 제2 본딩패드(90b)의 최상면(90s) 사이는 높이 차이(H)가 있고, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이(H)는 제2 절연층(50b)의 두께와 거의 동일하다. 일실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 0.5μm 내지 2.5μm일 있을 수 있고, 예컨대 1.5μm이다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 각각 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b) 내에 형성될 경우, 제1 본딩패드(80b)는 제3 절연층개구(701b)에 의해 제1 접촉층(601b)과 접촉하고, 제3 절연층개구(701b)로부터 연장되어 제3 절연층(70b)의 일부 표면에 커버되고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b)에 의해 제2 접촉층(602b)과 접촉하고, 다른 제3 절연층개구(702b)로부터 연장되어 제3 절연층(70b)의 일부 표면에 커버된다. In one embodiment of the present invention, when the light emitting element 3 is mounted on the package substrate in a flip chip form by solder, the height difference H between the first bonding pad 80b and the second bonding pad 90b, . The second insulating layer 50b on the lower side of the first bonding pad 80b covers the reflective layer 40b and the second insulating layer 50b on the lower side of the second bonding pad 90b covers the reflective layer 40b, The first bonding pad 80b and the second bonding pad 90b include the third insulating layer openings 701b and 70b so as to include the second insulating layer opening 502b to expose the reflective layer 40b or the barrier layer 41b, The uppermost surface 80s of the first bonding pad 80b and the uppermost surface 90s of the second bonding pad 90b are compared with each other to form the first bonding pad 80b 80b are higher than the uppermost surface 90s of the second bonding pad 90b. In other words, there is a height difference H between the uppermost surface 80s of the first bonding pad 80b and the uppermost surface 90s of the second bonding pad 90b, and the height of the first bonding pad 80b and the second bonding pad 90b, The height difference H between the first insulating layer 90b and the second insulating layer 50b is substantially equal to the thickness of the second insulating layer 50b. In one embodiment, the height difference between the first bonding pad 80b and the second bonding pad 90b may be between 0.5 m and 2.5 m, for example, 1.5 m. When the first bonding pad 80b and the second bonding pad 90b are formed in the third insulating layer opening 701b and the other third insulating layer opening 702b respectively, Contacted with the first contact layer 601b by the insulating layer opening 701b and extended from the third insulating layer opening 701b to cover a part of the surface of the third insulating layer 70b and the second bonding pad 90b Is in contact with the second contact layer 602b by another third insulating layer opening 702b and extends from the other third insulating layer opening 702b to cover a part of the surface of the third insulating layer 70b.

도 21은 본 발명의 일실시예에서 공개한 발광소자(4)의 평면도이다. 도 22는 본 발명의 일실시예에서 공개한 발광소자(4)의 단면도이다. 발광소자(4)는 상기 실시예의 발광소자(3)와 비교했을 때, 제1 본딩패드 및 제2 본딩패드의 구조가 상이한 것을 제외하고, 발광소자(4)와 발광소자(3)는 거의 동일한 구조를 가지고, 발광소자(4)는 발광소자(3)와 동일한 부호의 소자를 포함하므로 설명을 생략한다. 발광소자(4)는 Au-Sn 공정 접합에 의해 플립 칩 형식으로 패키지 기판에 장착되는 경우, 본딩패드와 패키지 기판 사이의 견고성을 증가시키도록 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 작을수록 좋다. 도 22에 도시된 바와 같이, 제1 본딩패드(80b) 하측의 제2 절연층(50b)은 반사층(40b)을 커버하고, 제2 본딩패드(90b) 하측의 제2 절연층(50b)은 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 절연층개구(502b)를 포함한다. 본 실시예에서, 제1 본딩패드(80b)의 최상면(80s)과 제2 본딩패드(90b)의 최상면(90s) 사이의 높이 차이를 감소시키기 위해, 제3 절연층개구(701b)은 다른 제3 절연층개구(702b)의 폭보다 큰 폭을 가진다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)가 각각 제3 절연층개구(701b) 및 다른 제3 절연층개구(702b) 내에 형성되는 경우, 제1 본딩패드(80b)는 제3 절연층개구(701b) 내에 전체적으로 형성되어 제1 접촉층(601b)과 접촉하고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b)에 형성되어 반사층(40b) 및/또는 배리어층(41b)과 접촉하고 또한 제2 본딩패드(90b)는 제3 절연층개구(702b)로부터 연장되어 제3 절연층(70b)의 일부 표면에 커버된다. 다시 말하면, 제3 절연층은 제1 본딩패드(80b)의 하측에 형성되지 않지만, 제3 절연층의 일부는 제2 본딩패드(90b)의 하측에 형성된다. 본 실시예에서, 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 0.5μm보다 작고, 바람직하게는 0.1μm보다 작고, 더 바람직하게는 0.05μm보다 작다.21 is a plan view of a light emitting element 4 disclosed in an embodiment of the present invention. 22 is a sectional view of a light emitting element 4 disclosed in an embodiment of the present invention. The light emitting element 4 and the light emitting element 3 are substantially the same except that the structures of the first bonding pad and the second bonding pad are different from each other in the light emitting element 4 as compared with the light emitting element 3 of the embodiment Structure, and the light-emitting element 4 includes elements having the same numerals as those of the light-emitting element 3, the description thereof is omitted. When the light emitting device 4 is mounted on the package substrate in a flip chip form by Au-Sn process bonding, the first bonding pad 80b and the second bonding pad 90b ) Is as small as possible. The second insulating layer 50b on the lower side of the first bonding pad 80b covers the reflective layer 40b and the second insulating layer 50b on the lower side of the second bonding pad 90b covers the reflective layer 40b, And includes a second insulating layer opening 502b to expose the reflective layer 40b or the barrier layer 41b. In this embodiment, the third insulating layer opening 701b is formed in the other bonding layer 90b so as to reduce the height difference between the uppermost surface 80s of the first bonding pad 80b and the uppermost surface 90s of the second bonding pad 90b. 3 insulating layer opening 702b. When the first bonding pad 80b and the second bonding pad 90b are formed in the third insulating layer opening 701b and the other third insulating layer opening 702b respectively, The second bonding pad 90b is formed in the other third insulating layer opening 702b so that the reflective layer 40b and / or the barrier layer 70b are formed in the insulating layer opening 701b as a whole and in contact with the first contact layer 601b, And the second bonding pad 90b extends from the third insulating layer opening 702b and is covered on a part of the surface of the third insulating layer 70b. In other words, the third insulating layer is not formed on the lower side of the first bonding pad 80b, but a part of the third insulating layer is formed on the lower side of the second bonding pad 90b. In this embodiment, the height difference between the first bonding pad 80b and the second bonding pad 90b is less than 0.5 mu m, preferably less than 0.1 mu m, and more preferably less than 0.05 mu m.

도 23은 본 발명의 일실시예에서 공개한 발광소자(5)의 단면도이다. 발광소자(5)는 상기 실시예의 발광소자(3), 발광소자(4)와 비교했을 때, 제2 본딩패드의 구조가 상이한 것을 제외하고, 발광소자(5)는 발광소자(3), 발광소자(4)와 거의 동일한 구조를 가지고, 발광소자(5)는 발광소자(3), 발광소자(4)와 동일한 부호의 소자를 포함하므로 설명을 생략한다. 발광소자(5)가 Au-Sn 공정 접합에 의해 플립 칩 형식으로 패키지 기판에 장착되는 경우, 본딩패드와 패키지 기판 사이의 견고성을 증가시키기위해 제1 본딩패드(80b)와 제2 본딩패드(90b) 사이의 높이 차이는 작을수록 좋다. 상술한 바와 같이, 일부 제3 절연층을 제2 본딩패드(90b)의 하측에 형성하는 것 외에도, 제2 본딩패드(90b)의 하측에 제2 범퍼패드(910b)을 형성하여 제1 본딩패드(80b)의 상면과 제2 본딩패드(90b)의 상면 사이의 높이 차이를 감소시킬 수 있다. 도 23에 도시된 바와 같이, 제1 본딩패드(80b) 하측의 제2 절연층(50b)은 반사층(40b)을 커버하고, 제2 본딩패드(90b) 하측의 제2 절연층(50b)은 반사층(40b) 또는 배리어층(41b)을 노출시키도록 제2 절연층개구(502b)를 포함한다. 본 실시예에서, 제1 본딩패드(80b)는 제3 절연층개구(701b) 내에 전체적으로 형성되어 제1 접촉층(601b)과 접촉하고, 제2 본딩패드(90b)는 다른 제3 절연층개구(702b) 내에 전체적으로 형성되어 제2 접촉층(602b)과 접촉한다. 다시 말하면, 제3 절연층은 제1 본딩패드(80b)의 하측 및 제2 본딩패드(90b)의 하측에 형성되지 않는다. 본 실시예에서, 제2 본딩패드(90b)와 제2 접촉층(602b) 사이에 위치하는 제2 범퍼패드(910b)에 의해, 제1 본딩패드(80b)의 상면과 제2 본딩패드(90b)의 상면 사이의 높이 차이를 감소시키고, 제2 범퍼패드(910b)은 Au-Sn 공정 중의 주석(Sn)이 발광소자(5) 내로 확산되는 것을 방지하도록, 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등의 금속 재질을 포함하는 것이 바람직하다. 본 실시예에서, 제1 본딩패드(80b)의 상면과 제2 본딩패드(90b)의 상면 사이의 높이 차이는 0.5μm보다 작고, 바람직하게는 0.1μm보다 작고, 더 바람직하게는 0.05μm보다 작다. 본 실시예에서, 제2 범퍼패드(910b)은 제2 절연층(50b)의 두께와 거의 동일한 두께를 가진다.23 is a sectional view of a light emitting element 5 disclosed in an embodiment of the present invention. The light emitting element 5 is different from the light emitting element 3 and the light emitting element 4 of the embodiment except that the structure of the second bonding pad is different from that of the light emitting element 3, The light emitting element 5 has substantially the same structure as the element 4 and includes elements having the same reference numerals as those of the light emitting element 3 and the light emitting element 4, When the light emitting element 5 is mounted on the package substrate in a flip chip form by Au-Sn process bonding, the first bonding pad 80b and the second bonding pad 90b ) Is as small as possible. As described above, in addition to forming a part of the third insulating layer on the lower side of the second bonding pad 90b, a second bump pad 910b is formed on the lower side of the second bonding pad 90b, The height difference between the upper surface of the second bonding pad 90b and the upper surface of the second bonding pad 90b can be reduced. The second insulating layer 50b on the lower side of the first bonding pad 80b covers the reflective layer 40b and the second insulating layer 50b on the lower side of the second bonding pad 90b covers the reflective layer 40b, And includes a second insulating layer opening 502b to expose the reflective layer 40b or the barrier layer 41b. The first bonding pad 80b is formed entirely in the third insulating layer opening 701b and contacts the first contact layer 601b and the second bonding pad 90b is formed in the other third insulating layer opening 701b, And is in contact with the second contact layer 602b. In other words, the third insulating layer is not formed below the first bonding pad 80b and below the second bonding pad 90b. The upper surface of the first bonding pad 80b and the upper surface of the second bonding pad 90b can be separated by the second bumper pad 910b positioned between the second bonding pad 90b and the second contact layer 602b, And the second bumper pad 910b is made of gold (Au), copper (Cu), or the like to reduce the height difference between the upper surface of the light emitting element 5 and the upper surface of the light emitting element 5, (Cr), nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), zirconium (Zr), molybdenum (Mo), tantalum (Ta) , A metal such as aluminum (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium . In this embodiment, the height difference between the upper surface of the first bonding pad 80b and the upper surface of the second bonding pad 90b is smaller than 0.5 mu m, preferably smaller than 0.1 mu m, and more preferably smaller than 0.05 mu m . In this embodiment, the second bumper pad 910b has a thickness substantially equal to the thickness of the second insulating layer 50b.

도 24는 본 발명의 일실시예에서 공개한 발광소자(6)의 단면도이다. 발광소자(6)는 상기 실시예의 발광소자(3), 발광소자(4)와 비교했을 때, 제1 본딩패드(80b) 하측의 제3 절연층(70b) 구조가 상이한 것을 제외하고, 발광소자(6)는 발광소자(3), 발광소자(4)와 거의 동일한 구조를 가지고, 발광소자(6)는 발광소자(3), 발광소자(4)와 거의 동일한 부호의 소자를 포함하므로 설명을 생략한다. 도 24에 도시된 바와 같이, 제3 절연층(70b)은 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 리소그래피, 식각 방식에 의해 패턴화되어, 제1 접촉층(601b) 상에 제3 절연층개구(701b)를 형성하여 제1 접촉층(601b)을 노출시키고, 또한 제2 접촉층(602b) 상에 다른 제3 절연층개구(702b)를 형성하여 제2 접촉층(602b)을 노출시킨다. 제1 본딩패드(80b) 및 제2 본딩패드(90b)는 전기 도금, 증발 또는 증착 등 방식으로 반도체적층(10b) 상에 형성될 수 있고, 또 리소그래피, 식각 방식으로 패턴화된다. 제1 본딩패드(80b)는 제3 절연층개구(701b)에 의해 제1 접촉층(601b)과 접촉하고, 또한 제1 접촉층(601b)을 통해 제1 반도체층(101b)과 전기적 연결을 형성한다. 제3 절연층 개구(701b)의 식각 과정에서, 제1 본딩패드(80b) 하측의 제1 접촉층(601b)과 제2 절연층(50b)이 제3 절연층(70b) 식각 시 오버 식각에 의해 제거되어 반사층(40b) 및/또는 배리어층(41b)을 노출시키는 것을 방지하기 위하여, 제1 본딩패드(80b) 하측의 제3 절연층(70b)이 식각되어 형성하는 제3 절연층개구(701b)의 면적을 감소시켜, 제1 부분의 제3 절연층(70b)이 제1 본딩패드(80b)과 제1 접촉층(601b) 사이에 위치하고, 또한 제1 본딩패드(80b)에 의해 완전히 피복되도록 남겨 두고, 다른 제2 부분의 제3 절연층(70b)은 제1 본딩패드(80b)의 주변에 위치하고, 제1 부분과 제2 부분의 제3 절연층(70b) 사이의 간격은 제3 절연층개구(701b)를 구성한다. 구체적으로, 제1 본딩패드(80b)에 의 해 완전히 피복된 제1 부분의 제3 절연층(70b)은 본딩패드(80b) 하측의 제3 절연층개구(701b)의 폭보다 큰 폭을 가진다. 본 실시예에서, 발광소자의 평면도 상에서, 제3 절연층개구(701b)는 환상 개구이다.24 is a sectional view of a light emitting element 6 disclosed in an embodiment of the present invention. The light emitting element 6 is different from the light emitting element 3 and the light emitting element 4 of the above embodiment except that the structure of the third insulating layer 70b on the lower side of the first bonding pad 80b is different, Since the light emitting element 6 has substantially the same structure as the light emitting element 3 and the light emitting element 4 and the light emitting element 6 includes elements having substantially the same sign as the light emitting element 3 and the light emitting element 4, It is omitted. 24, the third insulating layer 70b may be formed on the semiconductor laminate 10b by a method such as evaporation or vapor deposition, and may be patterned by lithography or etching to form a first contact layer A third insulating layer opening 701b is formed on the second contact layer 601b to expose the first contact layer 601b and another third insulating layer opening 702b is formed on the second contact layer 602b, Thereby exposing the contact layer 602b. The first bonding pad 80b and the second bonding pad 90b may be formed on the semiconductor laminate 10b by a method such as electroplating, evaporation, or vapor deposition, and may be patterned by lithography or etching. The first bonding pad 80b is in contact with the first contact layer 601b by the third insulating layer opening 701b and is electrically connected to the first semiconductor layer 101b through the first contact layer 601b . The first contact layer 601b and the second insulating layer 50b on the lower side of the first bonding pad 80b are subjected to over etching in etching the third insulating layer 70b in the etching process of the third insulating layer opening 701b The third insulating layer 70b formed by etching the third insulating layer 70b under the first bonding pad 80b may be formed to have the same thickness as the first insulating layer 70b to prevent the reflective layer 40b and / The third insulating layer 70b of the first portion is positioned between the first bonding pad 80b and the first contact layer 601b and the first insulating layer 70b is completely located between the first bonding pad 80b and the first contact pad 60b. The third insulating layer 70b of the other second portion is located in the periphery of the first bonding pad 80b and the interval between the first and third portions of the third insulating layer 70b is 3 insulating layer opening 701b. Specifically, the third insulating layer 70b of the first portion completely covered by the first bonding pad 80b has a width larger than the width of the third insulating layer opening 701b below the bonding pad 80b . In the present embodiment, in the plan view of the light emitting element, the third insulating layer opening 701b is an annular opening.

도 25 내지 도 34b는 본 발명의 일실시예에서 공개한 발광소자(7)의 제조방법 및 구조를 나타낸 도면이다.FIGS. 25 to 34B are views showing the manufacturing method and structure of the light emitting device 7 disclosed in the embodiment of the present invention.

도 25에 도시된 바와 같이, 발광소자(7)의 제조방법은 기판(11c)을 제공하는 단계; 및 기판(11c) 상에 반도체적층(10c)을 형성하는 단계를 포함하고, 반도체적층(10c)은 제1 반도체층(101c), 제2 반도체층(102c) 및 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 위치하는 활성층(103c)을 포함한다.As shown in Fig. 25, a method of manufacturing the light emitting element 7 includes the steps of: providing a substrate 11c; And forming a semiconductor stack 10c on the substrate 11c and the semiconductor stack 10c includes a first semiconductor layer 101c, a second semiconductor layer 102c and a first semiconductor layer 101c, And an active layer 103c located between the second semiconductor layers 102c.

본 발명의 일실시예에서, 기판(11c)은 알루미늄갈륨인듐인(AlGaInP)을 성장시키는 갈륨비소(GaAs)웨이퍼이거나, 인륨갈륨질소(InGaN)를 성장시키는 사파이어(Al2O3) 웨이퍼, 질화갈륨(GaN) 웨이퍼 또는 탄화규소(SiC) 웨이퍼를 포함하는 성장기판일 수 있다.In an embodiment of the present invention, the substrate 11c may be a gallium arsenide (GaAs) wafer for growing aluminum gallium indium phosphide (AlGaInP), a sapphire (Al2O3) wafer for growing gallium nitride (InGaN) ) Wafer or a silicon carbide (SiC) wafer.

본 발명의 일실시예에서, 유기 금속 화학 기상 증착법(MOCVD), 분자선 에피턱셜법(MBE), 수소화물 기상증착법(HVPE), 물리적 기상 증착법(PVD) 또는 이온 도금법으로 기판(11c) 상에 발광(light-emitting)적층 등 광전 특성을 가지는 반도체적층(10c)을 형성하고, 물리적 기상 증착은 스퍼터링(Sputtering) 또는 증발(Evaporation)법을 포함한다. 제1 반도체층(101c) 및 제2 반도체층(102c)은, 클래딩층(cladding layer) 또는 구속층(confinement layer)일 수 있고, 양자는 상이한 도전 형태, 전기적 특성, 극성을 가지거나, 도핑된 원소에 따라 전자 또는 정공을 제공하고, 예컨대 제1 반도체층(101c)은 전기적 특성이 n형인 반도체이고, 제2 반도체층(102c)은 전기적 특성이 p형인 반도체이다. 활성층(103c)은 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 형성되고, 전자와 정공은 전류 구동하에 활성층(103c)에서 재결합되어, 전기 에너지를 빛 에너지로 전환하여 광선을 방출한다. 반도체적층(10c) 중의 단층 또는 다층의 물리적 및 화학적 조성을 변경하는 것에 의하여 발광소자(7)가 방출하는 광선의 파장을 조절한다. 반도체적층(10c)의 재질은 Ⅲ-Ⅴ족 반도체 재질을 포함하고, 예컨대 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P이고, 여기서 0x,y1;(x+y)1이다. 활성층(103c)의 재질에 따라, 반도체적층(10c)의 재질이 AlInGaP계 재질인 경우, 파장이 610 nm 내지 650 nm인 적색광, 파장이 530 nm 내지 570 nm인 녹색광을 방출할 수 있고, 반도체적층(10c)의 재질이 InGaN계 재질인 경우, 파장이 450 nm 내지 490 nm인 청색광을 방출할 수 있고, 또는 반도체적층(10c)의 재질이 AlGaN계 또는 AlInGaN계 재질인 경우, 파장이 400 nm 내지 250 nm인 자외광을 방출할 수 있다. 활성층(103c)은 단일 헤테로구조(single heterostructure, SH), 이중 헤테로구조(double heterostructure, DH), 양면 이중 헤테로구조(double-side double heterostructure, DDH), 다층양자 우물구조(multi-quantum well, MQW)일 수 있다. 활성층(103c)의 재질은 전기적 특성이 중성, p형 또는 n형인 반도체일 수 있다.In one embodiment of the present invention, the substrate 11c is formed with a light emitting layer (not shown) on the substrate 11c by metalorganic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), hydride vapor deposition (HVPE), physical vapor deposition a semiconductor laminate 10c having photoelectric characteristics such as light-emitting lamination is formed, and the physical vapor deposition includes sputtering or evaporation. The first semiconductor layer 101c and the second semiconductor layer 102c may be a cladding layer or a confinement layer and both have different conductivity types, electrical characteristics, polarity, For example, the first semiconductor layer 101c is a semiconductor having an n-type electrical characteristic, and the second semiconductor layer 102c is a semiconductor having an electrical characteristic of a p-type. The active layer 103c is formed between the first semiconductor layer 101c and the second semiconductor layer 102c and the electrons and the holes are recombined in the active layer 103c under current driving to convert the electric energy into light energy, Release. The wavelength of the light emitted by the light emitting element 7 is adjusted by changing the physical and chemical composition of the single layer or multiple layers in the semiconductor laminate 10c. The material of the semiconductor laminate 10c includes a III-V semiconductor material and is, for example, AlxInyGa (1-x-y) N or AlxInyGa (1-x-y) P where 0x, y1; (x + y) Depending on the material of the active layer 103c, red light having a wavelength of 610 nm to 650 nm and green light having a wavelength of 530 nm to 570 nm can be emitted when the semiconductor laminate 10c is made of AlInGaP-based material, When the material of the semiconductor laminate 10c is an InGaN-based material, blue light having a wavelength of 450 nm to 490 nm can be emitted, or when the material of the semiconductor laminate 10c is an AlGaN-based or AlInGaN-based material, It is possible to emit ultraviolet light of 250 nm. The active layer 103c may include a single heterostructure SH, a double heterostructure DH, a double-side double heterostructure DDH, a multi-quantum well MQW ). The material of the active layer 103c may be a semiconductor whose electrical characteristics are neutral, p-type or n-type.

본 발명의 실시예에서, PVD 질화알루미늄(AlN)은 버퍼층으로서, 반도체적층(10c)와 기판(11c) 사이에 형성되어, 반도체적층(10c)의 에피택셜 품질을 개선시킬 수 있다. 실시예에서, PVD 질화알루미늄(AlN)을 형성하는 타겟은 질화알루미늄으로 조성된다. 다른 실시예에서는 알루미늄으로 조성된 타겟을 사용하여, 질소원의 환경하에 알루미늄 타겟과 반응적으로 질화알루미늄을 형성한다.In an embodiment of the present invention, PVD aluminum nitride (AlN) is formed as a buffer layer between the semiconductor laminate 10c and the substrate 11c to improve the epitaxial quality of the semiconductor laminate 10c. In an embodiment, the target forming the PVD aluminum nitride (AlN) is composed of aluminum nitride. In another embodiment, a target made of aluminum is used to form aluminum nitride reactively with an aluminum target under an environment of a nitrogen source.

도 26a의 평면도 및 도 26a의 A-A'선에 따른 단면도인 도 26b에 도시된 바와 같이, 기판(11c) 상에 반도체적층(10c)을 형성한 후, 발광소자(7)의 제조방법은 플랫폼 형성단계를 포함한다. 리소그래피, 식각 방식으로 반도체적층(10c)을 패턴화하여, 일부 제2 반도체층(102c) 및 활성층(103c)을 제거하여, 하나 이상의 반도체 구조(1000c), 하나 이상의 반도체 구조(1000c)의 주변에서 제1 반도체층(101c)의 제1 표면(1011c)을 노출시키는 서라운딩부(111c), 제1 반도체층(101c)의 제2 표면(1012c)을 노출시키는 하나 이상의 홀부(100c)를 형성한다.26B, which is a plan view of FIG. 26A and a cross-sectional view taken along the line A-A 'of FIG. 26A, after the semiconductor laminate 10c is formed on the substrate 11c, And a platform forming step. The semiconductor laminate 10c is patterned by lithography and etching to remove a part of the second semiconductor layer 102c and the active layer 103c to form one or more semiconductor structures 1000c and one or more semiconductor structures 1000c A surrounding portion 111c exposing the first surface 1011c of the first semiconductor layer 101c and at least one hole portion 100c exposing the second surface 1012c of the first semiconductor layer 101c .

본 발명의 일실시예에서, 복수 개의 반도체 구조(1000c)는 서로 분리되어 기판(11c)의 표면(11s)을 노출시키거나 제1 반도체층(101c)에 의해 서로 연결된다. 하나 이상의 반도체 구조(1000c)는 각각 제1 외측벽(1003c), 제2 외측벽(1001c) 및 하나 이상의 내측벽(1002c)을 포함하고, 제1 외측벽(1003c)은 제1 반도체층(101c)의 측벽이고, 제2 외측벽(1001c)은 활성층(103c) 및/또는 제2 반도체층(102c)의 측벽이고, 제2 외측벽(1001c)의 일단은 제2 반도체층(102c)의 표면(102s)과 연결되고, 제2 외측벽(1001c)의 타단은 제1 반도체층(101c)의 제1 표면(1011c)과 연결되고, 내측벽(1002c)의 일단은 제2 반도체층(102c)의 표면(102s)과 연결되고, 내측벽(1002c)의 타단은 제1 반도체층(101c)의 제2 표면(1012c)과 연결된다. 도 26b에 도시된 바와 같이, 반도체 구조(1000c)의 내측벽(1002c)과 제1 반도체층(101c)의 제2 표면(1012c)은 둔각 또는 직각을 이루고, 반도체 구조(1000c)의 제1 외측벽(1003c)과 기판(11c)의 표면(11s)은 둔각 또는 직각을 이루고, 반도체 구조(1000c)의 제2 외측벽(1001c)과 제1 반도체층(101c)의 제1 표면(1011c)은 둔각 또는 직각을 이룬다.In one embodiment of the present invention, the plurality of semiconductor structures 1000c are separated from each other to expose the surface 11s of the substrate 11c or are connected to each other by the first semiconductor layer 101c. The one or more semiconductor structures 1000c each include a first outer side wall 1003c, a second outer side wall 1001c and one or more inner side walls 1002c, And the second outer side wall 1001c is a side wall of the active layer 103c and / or the second semiconductor layer 102c and one end of the second outer side wall 1001c is connected to the surface 102s of the second semiconductor layer 102c And the other end of the second outer wall 1001c is connected to the first surface 1011c of the first semiconductor layer 101c and one end of the inner wall 1002c is connected to the surface 102s of the second semiconductor layer 102c And the other end of the inner sidewall 1002c is connected to the second surface 1012c of the first semiconductor layer 101c. The inner side wall 1002c of the semiconductor structure 1000c and the second surface 1012c of the first semiconductor layer 101c are at an obtuse angle or a right angle and the first outer side wall 1002c of the semiconductor structure 1000c, The second surface 1001c of the semiconductor structure 1000c and the first surface 1011c of the first semiconductor layer 101c form an obtuse angle or a right angle with respect to the surface 11s of the substrate 11c, At right angles.

본 발명의 일실시예에서, 서라운딩부(111c)는 도 26a에 도시된 발광소자(7)의 평면도에서 볼 때 직사각형 또는 다각형 환상이다.In one embodiment of the present invention, the surrounding portion 111c is a rectangular or polygonal annular shape in plan view of the light emitting element 7 shown in Fig. 26A.

본 발명의 일실시예에서, 홀부(100c)의 개구 형상은 원형, 타원형, 직사각형, 다각형 또는 임의의 형상이다. 복수 개의 홀부(100c)는 복수의 열로 배열될 수 있고, 임의의 서로 인접한 두 열 또는 각 인접한 두 열 상의 홀부(100c)는 서로 나란히 배열되거나 어긋나게 배열될 수 있다.In one embodiment of the present invention, the opening shape of the hole portion 100c is circular, elliptical, rectangular, polygonal, or any shape. The plurality of holes 100c may be arranged in a plurality of rows, and any two adjacent columns or two adjacent rows of the holes 100c may be arranged side by side or offset.

본 발명의 일실시예에서, 복수 개의 홀부(100c)는 제1 열 및 제2 열로 배열될 수 있고, 동일한 열 상에 위치하는 2개의 서로 인접한 홀부(100c) 사이는 제1 최단거리를 가지고, 제1 열 상에 위치하는 홀부(100c)와 제2 열 상에 위치하는 홀부(100c) 사이는 제2 최단거리를 가지고, 제1 최단거리는 제2 최단거리보다 크거나 작다. 외부전류가 발광소자(7)에 주입되면, 복수 개의 홀부(100c)의 분산배치에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In an embodiment of the present invention, the plurality of hole portions 100c may be arranged in the first row and the second row, and the first shortest distance between the two adjacent hole portions 100c located on the same row, The second shortest distance between the hole portion 100c located on the first row and the hole portion 100c located on the second row has a first shortest distance larger or smaller than the second shortest distance. When the external current is injected into the light emitting element 7, the light field distribution of the light emitting element 7 can be made uniform by the dispersion arrangement of the plurality of hole portions 100c, and the forward voltage of the light emitting element 7 can be reduced .

본 발명의 일실시예에서, 복수 개의 홀부(100c)는 제1 열, 제2 열 및 제3 열로 배열될 수 있고, 제1 열 상에 위치하는 홀부(100c)와 제2 열 상에 위치하는 홀부(100c) 사이는 제1 최단거리를 가지고, 제2 열 상에 위치하는 홀부(100c)와 제3 열 상에 위치하는 홀부(100c) 사이는 제2 최단거리를 가지고, 제1 최단거리는 제2 최단거리보다 작다. 외부전류가 발광소자(7)에 주입되면, 복수 개의 홀부(100c)의 분산배치에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, the plurality of holes 100c may be arranged in a first row, a second row and a third row, and the holes 100c positioned on the first row and the holes 100c positioned on the second row A shortest distance between the hole portion 100c located on the second row and a hole portion 100c located on the third row has a first shortest distance and a first shortest distance is a distance between the hole portion 100c located on the second row and the hole portion 100c located on the third row, 2 is less than the shortest distance. When the external current is injected into the light emitting element 7, the light field distribution of the light emitting element 7 can be made uniform by the dispersion arrangement of the plurality of hole portions 100c, and the forward voltage of the light emitting element 7 can be reduced .

본 발명의 일실시예에서, 발광소자(7)가 30 mil보다 큰 변의 길이를 가질 경우, 발광소자(7)은 서라운딩부(111c) 및 하나 이상의 홀부(100c)를 포함한다. 두 개의 서로 인접한 홀부(100c) 사이는 제1 최단거리를 가지고, 임의의 홀부(100c)와 제1 반도체층(101c)의 제1 외측벽(1003c) 사이는 제2 최단거리를 가지고, 제1 최단거리는 제2 최단거리보다 작다. 외부전류가 발광소자(7)에 주입되면, 서라운딩부(111c) 및 하나 이상의 홀부(100c)의 분산배치에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, when the light emitting element 7 has a length longer than 30 mils, the light emitting element 7 includes a surrounding portion 111c and at least one hole portion 100c. The first shortest distance between the two adjacent hole portions 100c and the second shortest distance between the optional hole portion 100c and the first outer wall 1003c of the first semiconductor layer 101c, The distance is smaller than the second shortest distance. When the external current is injected into the light emitting element 7, the light field distribution of the light emitting element 7 can be made uniform by the dispersion arrangement of the standing portion 111c and the at least one hole portion 100c, 7 can be reduced.

본 발명의 일실시예에서, 발광소자(7)가 30 mil보다 작은 변의 길이를 가질 경우, 발광할 수 있는 활성층의 면적을 증가시키도록 발광소자(7)는 서라운딩부(111c)를 포함하되, 홀부(100c)를 포함하지 않는다. 외부전류가 발광소자(7)에 주입되면, 서라운딩부(111c)가 반도체 구조(1000c)의 주변을 에워싸는 구조에 의해, 발광소자(7)의 라이트 필드 분포를 균일하게 할 수 있고, 발광소자(7)의 순방향 전압을 감소시킬 수 있다.In one embodiment of the present invention, when the light emitting element 7 has a length of less than 30 mils, the light emitting element 7 includes a surrounding portion 111c to increase the area of the active layer capable of emitting light And the hole portion 100c. When the external current is injected into the light emitting element 7, the light field distribution of the light emitting element 7 can be made uniform by the structure in which the surrounding portion 111c surrounds the periphery of the semiconductor structure 1000c, The forward voltage of the transistor 7 can be reduced.

플랫폼 형성단계에 이어서 발광소자(7)의 제조방법은, 도 27a의 평면도 및 도27a의 A-A'선에 따른 단면도인 도 27b에 도시된 바와 같이, 제1 절연층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체 구조(1000c) 상에 제1 절연층(20c)을 형성하고, 또 리소그래피, 식각 방식으로 제1 절연층(20c)을 패턴화하여, 상기 서라운딩부(111c)의 일부 제1 표면(1011c)을 커버하고 또한 반도체구조(1000c)의 제2 외측벽(1001c)을 피복하도록 제1 절연층서라운딩영역(200c)을 형성하고, 복수 개의 홀부(100c)의 제2 표면(1012c)을 커버하고 또한 반도체구조(1000c)의 내측벽(1002c)을 피복하도록 군을 이룬 제1 절연층커버영역(201c)을 형성하고, 또한 제2 반도체층(102c)의 표면(102s)을 노출시키도록 제1 절연층개구(202c)를 형성한다. 군을 이룬 제1 절연층커버영역(201c)은 서로 분리되어 각각 복수 개의 홀부(100c)에 대응한다. 제1 절연층(20c)은 단층 또는 적층 구조일 수 있다. 제1 절연층(20c)이 단층 구조인 경우, 제1 절연층(20c)은 반도체 구조(1000c)의 측벽을 보호하여 활성층(103c)이 후속 제조공정에 의해 훼손되는 것을 방지할 수 있다. 제1 절연층(20c)이 적층 구조인 경우, 제1 절연층(20c)은 반도체 구조(1000c)를 보호할 수 있는 것 외에도, 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제1 절연층(20c)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다. The manufacturing method of the light emitting device 7 following the platform forming step includes a first insulating layer forming step, as shown in the plan view of FIG. 27A and the cross-sectional view taken along the line A-A 'of FIG. 27A, as shown in FIG. 27B. A first insulating layer 20c is formed on the semiconductor structure 1000c by a physical vapor deposition method or a chemical vapor deposition method and the first insulating layer 20c is patterned by a lithography or etching method, The first insulating layer rounding region 200c is formed so as to cover a part of the first surface 1011c of the semiconductor structure 1000c and to cover the second outer wall 1001c of the semiconductor structure 1000c, A first insulating layer covering region 201c covering the second surface 1012c and covering the inner wall 1002c of the semiconductor structure 1000c is formed and the surface of the second semiconductor layer 102c The first insulating layer opening 202c is formed to expose the second insulating layer 102s. The first insulating layer cover region 201c forming the group is separated from each other to correspond to the plurality of hole portions 100c. The first insulating layer 20c may be a single layer or a laminated structure. When the first insulating layer 20c has a single-layer structure, the first insulating layer 20c protects the side walls of the semiconductor structure 1000c to prevent the active layer 103c from being damaged by the subsequent manufacturing process. When the first insulation layer 20c has a laminated structure, the first insulation layer 20c can protect the semiconductor structure 1000c, and two or more materials having different refractive indices are alternately stacked to form a braking reflector DBR) structure, so that light beams of a specific wavelength can be selectively reflected. The first insulating layer 20c is formed of a non-conductive material and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

본 발명의 일실시예에서, 제1 절연층 형성단계에 이어서 발광소자(7)의 제조방법은 , 도 28a의 평면도 및 도 28a의 A-A'선에 따른 단면도인 도 28b에 도시된 바와 같이, 투명 도전층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 제1 절연층 개구(202c) 내에 투명 도전층(30c)을 형성하고, 투명 도전층(30c)의 외연(301c)과 제1 절연층(20c)은 거리를 두고 이격되어 제2 반도체층(102c)의 일부 표면(102s)을 노출시킨다. 투명 도전층(30c)은 제2 반도체층(102c)의 거의 전체 표면에 형성되어 제2 반도체층(102c)과 접촉하므로, 전류는 투명 도전층(30c)에 의해 제2 반도체층(102c)에 전체적으로 균일하게 확산된다. 투명 도전층(30c)의 재질은 활성층(103c)이 방출하는 광선에 대해 투명한 재질을 포함하고, 투명한 재질은 예컨대 인듐 주석 산화물(ITO), 또는인듐 아연 옥사이드(IZO)이다.In an embodiment of the present invention, the manufacturing method of the light emitting device 7 following the first insulating layer forming step is the same as that shown in Fig. 28B, which is a plan view of Fig. 28A and a sectional view taken along the line A- , And a transparent conductive layer forming step. A transparent conductive layer 30c is formed in the first insulating layer opening 202c by a method such as a physical vapor deposition method or a chemical vapor deposition method and the outer edge 301c of the transparent conductive layer 30c and the first insulating layer 20c are spaced apart from each other by a distance And exposes a part of the surface 102s of the second semiconductor layer 102c. The transparent conductive layer 30c is formed on almost the entire surface of the second semiconductor layer 102c and contacts the second semiconductor layer 102c so that current flows through the transparent conductive layer 30c to the second semiconductor layer 102c And is uniformly diffused as a whole. The material of the transparent conductive layer 30c includes a material transparent to the light rays emitted by the active layer 103c and the transparent material is indium tin oxide (ITO) or indium zinc oxide (IZO).

본 발명의 다른 실시예에서, 플랫폼 형성단계 이후, 먼저 투명 도전층 형성단계를 진행한 다음, 제1 절연층 형성단계를 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the transparent conductive layer forming step may be performed first, and then the first insulating layer forming step may be performed.

본 발명의 다른 실시예에서, 플랫폼 형성단계이후, 제1 절연층의 형성단계를 생략하고, 투명 도전층 형성단계를 직접 진행할 수 있다.In another embodiment of the present invention, after the platform forming step, the step of forming the first insulating layer may be omitted and the step of forming the transparent conductive layer may be carried out directly.

본 발명의 일실시예에서, 투명 도전층 형성단계에 이어서 발광소자(7)의 제조방법은, 도 29a의 평면도, 도 29b의 영역 B의 부분 확대도, 도 29c의 영역C의 부분 확대, 도 29a의 A-A'선에 따른 단면도인 도 29d 및 도 29e의 영역E의 부분 확대도에 도시된 바와 같이, 반사구조 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 투명 도전층(30c) 상에 반사구조(400)를 형성하고, 반사구조(400)는 반사층(40c) 및/또는 배리어층(41c)을 포함하고, 반사층(40c)은 투명 도전층(30c)과 배리어층(41c) 사이에 위치한다. 본 발명의 일실시예에서, 반사층(40c)의 외연(401c)은 투명 도전층(30c)의 외연(301c)의 내측, 외측에 설치될 수 있거나, 또는 투명 도전층(30c)의 외연(301c)과 합쳐서 정렬되도록 설치될 수 있고, 배리어층(41c)의 외연(411c)은 반사층(40c)의 외연(401c)의 내측, 외측에 설치되거나, 또는 반사층(40c)의 외연(401c)과 겹치면서 정렬되게 설치될 수 있다. 도 29b, 도 29c의 부분 확대도 및 도 29e의 부분 확대도에 도시된 바와 같이, 반사층(40c)의 외연(401c)은 투명 도전층(30c)의 외연(301c)과 중첩되지 않고, 투명 도전층(30c)의 외연(301c)은 반사층(40c)에 의해 피복되어, 배리어층(41c)이 투명 도전층(30c)과 연결되지 않도록 한다.In the embodiment of the present invention, the manufacturing method of the light emitting element 7 subsequent to the transparent conductive layer forming step is a plan view of FIG. 29A, a partial enlarged view of the region B of FIG. 29B, 29A and 29E, which are cross-sectional views taken along the line A-A 'of FIG. 29A. A reflective structure 400 is formed on the transparent conductive layer 30c by a method such as a physical vapor deposition method or a chemical vapor deposition method and the reflective structure 400 includes a reflective layer 40c and / or a barrier layer 41c, The barrier layer 40c is positioned between the transparent conductive layer 30c and the barrier layer 41c. The outer edge 401c of the reflective layer 40c may be provided on the inner side or the outer side of the outer edge 301c of the transparent conductive layer 30c or on the outer edge 301c of the transparent conductive layer 30c And the outer edge 411c of the barrier layer 41c may be provided on the inner side or outer side of the outer edge 401c of the reflective layer 40c or on the outer edge 401c of the reflective layer 40c And can be installed in an aligned manner. The outer edge 401c of the reflective layer 40c is not overlapped with the outer edge 301c of the transparent conductive layer 30c and the outer edge 401c of the reflective layer 40c does not overlap with the outer edge 301c of the transparent conductive layer 30c as shown in the partial enlarged view of FIG. 29B, The outer edge 301c of the layer 30c is covered with the reflective layer 40c so that the barrier layer 41c is not connected to the transparent conductive layer 30c.

본 발명의 다른 실시예에서, 투명 도전층의 형성단계를 생략할 수 있고, 플랫폼 형성단계 또는 제1 절연층 형성단계 이후, 반사구조 형성단계를 직접 진행해야 하고, 예컨대 반사층(40c) 및/또는 배리어층(41c)은 제2 반도체층(102c) 상에 직접 형성되고, 반사층(40c)은 제2 반도체층(102c) 및 배리어층(41c) 사이에 위치한다.In another embodiment of the present invention, the step of forming the transparent conductive layer may be omitted, and the step of forming the reflective structure should be carried out directly after the step of forming the platform or the step of forming the first insulating layer, The barrier layer 41c is formed directly on the second semiconductor layer 102c and the reflective layer 40c is located between the second semiconductor layer 102c and the barrier layer 41c.

반사층(40c)은 단층 또는 적층 구조일 수 있고, 적층 구조는 예컨대 브래그 반사구조이다. 반사층(40c)의 재질은 반사율이 비교적 높은 금속 재질을 포함하며, 금속 재질은 예컨대 은(Ag), 알루미늄(Al) 또는 로듐(Rh) 등 금속 또는 이들의 합금이다. 여기서 비교적 높은 반사율을 가진다는 것은 발광소자(7)가 방출하는 광선의 파장에 대해 80% 이상의 반사율을 가지는 것을 의미한다. 본 발명의 일실시예에서, 배리어층(41c)은 반사층(40c)을 피복함으로써 반사층(40c) 표면이 산화되어 반사층(40c)의 반사율이 악화되는 것을 방지한다. 배리어층(41c)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 배리어층(41c)은 단층 또는 적층 구조일 수 있고, 적층 구조는 예컨대 티타늄(Ti)/알루미늄(Al) 및/또는 티타늄(Ti)/볼프람(W)이다. 본 발명의 일실시예에서, 배리어층(41c)은 반사층(40c)과 가까이 있는 일측에 티타늄(Ti)/볼프람(W) 적층 구조를 포함하고, 반사층(40c)과 떨어져 있는 일측에 티타늄(Ti)/알루미늄(Al) 적층구조를 포함한다. 본 발명의 일실시예에서, 반사층(40c) 및 배리어층(41c)의 재질은 금(Au), 또는 구리(Cu) 이외의 금속 재질을 포함한다. 이에 의해 후속 제조과정에서, 패키지 솔더 중의 주석(Sn) 등 금속이 발광소자(7) 내로 확산되어, 발광소자(7) 내부의 금속 재질, 예컨대 금(Au), 또는 구리(Cu)와 공정(共晶)을 형성하여, 발광소자(7)의 구조 변형을 초래하는 것을 방지할 수 있다.The reflection layer 40c may be a single layer or a laminated structure, and the laminated structure is, for example, a Bragg reflection structure. The material of the reflective layer 40c includes a metal material having a relatively high reflectance and the metal material is a metal such as silver (Ag), aluminum (Al), or rhodium (Rh), or an alloy thereof. Here, having a relatively high reflectance means that the reflectance is 80% or more with respect to the wavelength of the light beam emitted by the light emitting element 7. In one embodiment of the present invention, the barrier layer 41c covers the reflective layer 40c to prevent the surface of the reflective layer 40c from being oxidized to deteriorate the reflectance of the reflective layer 40c. The barrier layer 41c may be made of a metal material such as titanium, tungsten (W), aluminum (Al), indium (In), tin (Sn), nickel (Ni) Pt) or an alloy thereof. The barrier layer 41c may be a single layer or a laminated structure, and the laminated structure is, for example, titanium (Ti) / aluminum (Al) and / or titanium (Ti) / wolfram (W). In one embodiment of the present invention, the barrier layer 41c includes a titanium (Ti) / gold (W) laminated structure on one side close to the reflective layer 40c, ) / Aluminum (Al) laminated structure. In one embodiment of the present invention, the material of the reflective layer 40c and the barrier layer 41c includes a metal material other than gold (Au) or copper (Cu). Thus, in a subsequent manufacturing process, a metal such as tin (Sn) in the package solder is diffused into the light emitting element 7, and a metal material such as gold (Au) or copper (Cu) Eutectic) can be formed to prevent the structure of the light emitting element 7 from being deformed.

본 발명의 일실시예에서, 반사구조의 형성단계에 이어서 발광소자(7)의 제조방법은, 도 30a의 평면도 및 도 30a 의 A-A'선에 따른 단면도인 도 30b에 도시된 바와 같이, 제2 절연층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체 구조(1000c) 상에 제2 절연층(50c)을 형성하고, 또 리소그래피, 식각 방식으로 제2 절연층(50c)을 패턴화하여, 제1 반도체층(101c)을 노출시키도록 하나 또는 제1 그룹의 제2 절연층 개구(501c)를 형성하고, 반사층(40c) 또는 배리어층(41c)을 노출시키도록 하나 또는 제2 그룹의 제2 절연층 개구(502c)를 형성하고, 제2 절연층(50c)을 패턴화하는 과정에서는, 상기 제1 절연층 형성단계에서 서라운딩부(111c)에 커버된 제1 절연층서라운딩영역(200c) 및 홀부(100c) 내의 제1 그룹의 제1 절연층 커버영역(201c)을 부분 식각 및 제거하여 제1 반도체층(101c)을 노출시키고, 홀부(100c) 내에 제1 그룹의 제1 절연층개구(203c)를 형성하여 제1 반도체층(101c)을 노출시킨다.In one embodiment of the present invention, the method of manufacturing the light-emitting device 7 subsequent to the formation of the reflective structure, as shown in Fig. 30B, which is a plan view of Fig. 30A and a sectional view taken along the line A- And a second insulating layer forming step. A second insulating layer 50c is formed on the semiconductor structure 1000c by a physical vapor deposition method or a chemical vapor deposition method or the like and the second insulating layer 50c is patterned by a lithography or etching method, One or a second group of second insulating layer openings 501c are formed to expose the first insulating layer 101c and one or a second group of insulating layer openings 501c are formed to expose the reflective layer 40c or barrier layer 41c, The first insulating layer forming region 200c and the hole portion covering the rounded portion 111c in the first insulating layer forming step are formed in the process of forming the second insulating layer 502c and patterning the second insulating layer 50c, The first insulating layer cover region 201c of the first group in the first group 100c is partially etched and removed to expose the first semiconductor layer 101c and the first insulating layer opening 203c of the first group is formed in the hole portion 100c, To expose the first semiconductor layer 101c.

본 일실시예에서, 도 30a의 평면도 및 도 30b의 단면도에 도시된 바와 같이, 제1 그룹의 제2 절연층개구(501c)는 홀부(100c)의 형상 또는 개수에 대응하는 형상 또는 개수를 포함한다. 제1 반도체층(101c) 상에 위치하는 제2 절연층 개구(501c) 및 제2 반도체층(102c) 상에 위치하는 제2 절연층 개구(502c)는 상이한 형상, 폭, 개수를 포함한다. 제2 절연층 개구(501c, 502c)의 평면도 개구 형상은 환상 개구이다.In the present embodiment, as shown in the plan view of Fig. 30A and the sectional view of Fig. 30B, the second insulating layer opening 501c of the first group includes the shape or the number corresponding to the shape or the number of the hole portions 100c do. The second insulating layer opening 501c located on the first semiconductor layer 101c and the second insulating layer opening 502c located on the second semiconductor layer 102c include different shapes, widths, and numbers. The plan view of the second insulating layer openings 501c and 502c has an opening shape of an annular opening.

본 일실시예에서, 도 30a에 도시된 바와 같이, 제1 반도체층(101c) 상에 위치하는 제2 절연층 개구(501c)는 서로 분리되며 복수 개의 홀부(100c)에 대응하고, 제2 반도체층(102c) 상에 위치하는 제2 절연층 개구(502c)는 기판(11c)의 일측, 예컨대 기판(11c) 중심선 C-C'의 좌측 또는 우측에 근접한다. 제2 절연층(50c)은 단층 또는 적층 구조일 수 있다. 제2 절연층(50c)가 단층 구조인 경우, 제2 절연층(50c)은 반도체 구조(1000c)의 측벽을 보호하여 활성층(103c)이 후속 제조공정에 의해 훼손되는 것을 방지할 수 있다. 제2 절연층(50c)가 적층 구조인 경우, 제2 절연층(50c)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제2 절연층(50c)은 비도전성 재질로 구성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.In this embodiment, as shown in FIG. 30A, the second insulating layer openings 501c located on the first semiconductor layer 101c are separated from each other and correspond to the plurality of hole portions 100c, The second insulating layer opening 502c located on the layer 102c is close to the left or right side of one side of the substrate 11c, for example, the center line C-C 'of the substrate 11c. The second insulating layer 50c may be a single layer or a laminated structure. When the second insulating layer 50c has a single-layer structure, the second insulating layer 50c may protect the side walls of the semiconductor structure 1000c to prevent the active layer 103c from being damaged by the subsequent manufacturing process. When the second insulating layer 50c has a laminated structure, the second insulating layer 50c is formed by alternately stacking two or more materials having different refractive indexes to form a Bragg reflector (DBR) structure, As shown in FIG. The second insulating layer 50c is made of a non-conductive material and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

본 발명의 실시예에서, 제2 절연층 형성단계에 이어서 발광소자(7)의 제조방법은, 도 31a의 평면도 및 도 31a의 A-A'선에 따른 단면도인 도 31b에 도시된 바와 같이, 접촉층 형성단계를 포함한다. 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체적층(10c) 상에 접촉층(60c)을 형성하고, 또 리소그래피, 식각의 방법으로 접촉층(60c)을 패턴화하여, 제1 접촉층(601c), 제2 접촉층(602c) 및 핀영역(600c)을 형성한다. 제1 접촉층(601c)은 홀부(100c) 내에 충진되고 또한 제2 절연층 개구(501c)를 커버하여, 제1 반도체층(101c)과 접촉하고, 확장되어 제2 절연층(50c) 및 제2 반도체층(102c)의 부분 표면에 커버되고, 제1 접촉층(601c)은 제2 절연층(50c)을 통해 제2 반도체층(102c)과 절연된다. 제2 접촉층(602c)은 제2 절연층(50c)의 환상 개구(502c) 내에 형성되어 일부 반사층(40c) 및/또는 배리어층(41c)과 접촉한다.31B, which is a plan view of FIG. 31A and a cross-sectional view taken along the line A-A 'of FIG. 31A, the method of manufacturing the light emitting device 7, following the second insulating layer forming step, And a contact layer forming step. The contact layer 60c is formed on the semiconductor laminate 10c by physical vapor deposition or chemical vapor deposition or the like and the contact layer 60c is patterned by lithography or etching to form the first contact layer 601c, A second contact layer 602c, and a fin region 600c. The first contact layer 601c is filled in the hole portion 100c and covers the second insulating layer opening 501c to be in contact with the first semiconductor layer 101c and extend to form the second insulating layer 50c and the second insulating layer 50c. 2 semiconductor layer 102c and the first contact layer 601c is insulated from the second semiconductor layer 102c through the second insulating layer 50c. The second contact layer 602c is formed in the annular opening 502c of the second insulating layer 50c and contacts some of the reflective layer 40c and / or the barrier layer 41c.

본 발명의 일실시예에서, 제1 접촉층(601c), 제2 접촉층(602c) 및 핀영역(600c)은 서로 거리를 두고 이격된다. 제2 접촉층(602c)은 제2 절연층(50c)의 환상 개구(502c) 내로 부분적으로 확장되어 형성되고, 제2 접촉층(602c)의 측벽(6021c)과 환상 개구(502c)의 측벽(5021c)은 서로 거리를 두고 이격되고, 제1 접촉층(601c)의 측벽(6011c)은 제2 접촉층(602c)의 측벽(6021c)과 거리두고 이격되어, 제1 접촉층(601c)이 제2 접촉층(602c)과 연결되지 않도록 하고, 또한 제1 접촉층(601c)과 제2 접촉층(602c)은 일부 제2 절연층(50c)에 의해 전기적으로 절연된다. 발광소자(7)의 평면도 상에서, 제1 접촉층(601c)이 제2 접촉층(602c)의 복수 개의 측벽을 에워싸도록 제1 접촉층(601c)은 반도체적층(10c)의 서라운딩부(111c)를 커버한다.In one embodiment of the present invention, the first contact layer 601c, the second contact layer 602c, and the pin region 600c are spaced apart from one another. The second contact layer 602c is formed to partially extend into the annular opening 502c of the second insulating layer 50c and the side wall 6021c of the second contact layer 602c and the side wall 602c of the annular opening 502c The side wall 6011c of the first contact layer 601c is spaced apart from the side wall 6021c of the second contact layer 602c so that the first contact layer 601c is spaced apart from the side wall 6021c of the second contact layer 602c, 2 contact layer 602c and the first contact layer 601c and the second contact layer 602c are electrically insulated by a part of the second insulating layer 50c. The first contact layer 601c is formed on the peripheral portion of the semiconductor layer 10c so that the first contact layer 601c surrounds the plurality of side walls of the second contact layer 602c on the top view of the light emitting element 7 111c.

본 발명의 일실시예에서, 제1 접촉층(601c)은 서라운딩부(111c) 및 홀부(100c)에 의해 제1 반도체층(101c)과 접촉한다. 외부전류가 발광소자(7)에 주입되면, 일부 전류는 서라운딩부(111c)에 의해 제1 반도체층(101c)까지 전도되고, 다른 일부 전류는 복수 개의 홀부(100c)에 의해 제1 반도체층(101c)까지 전도된다.In one embodiment of the present invention, the first contact layer 601c is in contact with the first semiconductor layer 101c by the surrounding portion 111c and the hole portion 100c. When an external current is injected into the light emitting element 7, a part of the current is conducted to the first semiconductor layer 101c by the surrounding portion 111c, and a part of the current is conducted by the plurality of the hole portions 100c, And is conducted to the gate electrode 101c.

도 31a에 도시된 바와 같이, 제2 접촉층(602c)은 기판(11c)의 일측, 예컨대 기판(11c) 중심선 C-C'의 좌측 또는 우측에 근접한다. 핀영역(600c)은 반도체적층(10c) 상의 기하학적 중심부에 위치한다. 핀영역(600c)은 제1 접촉층(601c) 및 제2 접촉층(602c)과 연결되고, 또한 제1 접촉층(601c) 및 제2 접촉층(602c)과 전기적으로 절연되고, 핀영역(600c)은 제1 접촉층(601c) 및/또는 제2 접촉층(602c)과 동일한 재질을 포함한다. 핀영역(600c)은 에피텍셜층을 보호하는 구조로서 에피텍셜층이 다이 분리, 다이 테스트, 패키징 등 후속 제조공정에서, 프로브, 또는 핀 등 외력에 의해 손상되는 것을 방지한다. 핀영역(600c)의 형상은 직사각형, 타원형 또는 원형이다.As shown in Fig. 31A, the second contact layer 602c is close to the left side or right side of one side of the substrate 11c, for example, the center line C-C 'of the substrate 11c. The pin region 600c is located at the geometric center portion on the semiconductor stack 10c. The pin region 600c is connected to the first contact layer 601c and the second contact layer 602c and is electrically insulated from the first contact layer 601c and the second contact layer 602c, 600c include the same material as the first contact layer 601c and / or the second contact layer 602c. The pin region 600c protects the epitaxial layer and prevents the epitaxial layer from being damaged by an external force such as a probe or a pin in a subsequent manufacturing process such as die separation, die test, and packaging. The shape of the pin region 600c is a rectangle, an ellipse, or a circle.

본 발명의 일실시예에서, 핀영역(600c)은 반도체적층(10c) 상의 기하학적 중심부에 위치한다. 핀영역(600c)은 제1 접촉층(601c) 또는 제2 접촉층(602c)과 서로 연결되고, 핀영역(600c)은 제1 접촉층(601c) 및/또는 제2 접촉층(602c)과 동일한 재질을 포함한다.In one embodiment of the present invention, the fin region 600c is located at the geometric center portion on the semiconductor stack 10c. The pin region 600c is connected to the first contact layer 601c or the second contact layer 602c and the pin region 600c is connected to the first contact layer 601c and / Includes the same material.

본 발명의 일실시예에서, 접촉층(60c)은 단층 또는 적층 구조일 수 있다. 제1 반도체층(101c)과 접촉하는 전기저항을 감소시키기 위해, 접촉층(60c)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 접촉층(60c)의 재질은 금(Au), 구리(Cu)이외의 금속 재질을 포함하고, 이에 따라 후속 제조과정에서, 패키지 솔더 내의 주석(Sn) 등 금속이 발광소자(7) 내로 확산되어, 발광소자(7) 내의 금속 재질, 예컨대 금(Au), 구리(Cu)과 공정(共晶)을 형성하여, 발광소자(7)의 구조 변형을 초래하는 것을 방지할 수 있다.In one embodiment of the present invention, the contact layer 60c may be a single layer or a laminated structure. The material of the contact layer 60c includes a metal material such as chromium (Cr), titanium (Ti), wolfram (W), and tantalum (Au), aluminum (Al), indium (In), tin (Sn), nickel (Ni), platinum (Pt) The material of the contact layer 60c includes a metal material other than gold (Au) and copper (Cu), so that in a subsequent manufacturing process, a metal such as tin Sn in the package solder diffuses into the light emitting element 7 It is possible to prevent the structure of the light emitting element 7 from being deformed by forming a eutectic with a metal material such as gold (Au) or copper (Cu) in the light emitting element 7. [

본 발명의 일실시예에서, 접촉층(60c)의 재질은 높은 반사율을 가지는 금속, 예컨대 알루미늄(Al), 또는 백금(Pt)을 포함한다.In one embodiment of the present invention, the material of the contact layer 60c includes a metal having a high reflectivity, such as aluminum (Al) or platinum (Pt).

본 발명의 일실시예에서, 접촉층(60c)과 제1 반도체층(101c)의 접합강도를 증가시키기 위해, 접촉층(60c)의 제1 반도체층(101c)과 접촉하는 일측은 크롬(Cr) 또는 티타늄(Ti)을 포함한다.One side of the contact layer 60c which is in contact with the first semiconductor layer 101c is made of chromium Cr (Cr) in order to increase the bonding strength between the contact layer 60c and the first semiconductor layer 101c, ) Or titanium (Ti).

본 발명의 실시예에서, 도 31a 및 도 31b의 접촉층 형성단에 이어서, 발광소자(7)의 제조방법은 제3 절연층 형성단계를 포함하고, 도 32a의 평면도 및 도 32a의 A-A'선에 따른 단면도인 도 32b에 도시된 바와 같이, 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 반도체구조(1000c) 상에 제3 절연층(70c)을 형성하고, 또 리소그래피, 식각 방식으로 제3 절연층(70c)을 패턴화하여, 제1 접촉층(601c), 제2 접촉층(602c)을 각각 노출시키도록 제3 절연층개구(701c,702c)를 형성하고; 제3 절연층개구(701c)에 의해 둘러싸이는 제3 절연층(70c)의 제1 부분(7011c)을 형성하고; 제3 절연층 개구(702c)에 의해 둘러싸이는 제3 절연층(70c)의 제2 부분(7022c)을 형성하고; 제3 절연층개구(701c)과 제3 절연층개구(702c) 사이에 제3 절연층(70c)의 연결부분(7000c)을 형성한다. 도 32a에 도시된 바와 같이, 제3 절연층(70c)의 연결부분(7000c)은 각각 제3 절연층(70c)의 제1 부분(7011c) 및 제2 부분(7022c)을 에워싼다. 도 32b에 도시된 바와 같이, 제3 절연층(70c)의 연결부분(7000c)은 제3 절연층(70c)의 제1 부분(7011c)의 양측에 위치하고, 제3 절연층(70c)의 연결부분(7000c)은 제3 절연층(70c)의 제2 부분(7022c)의 양측에 위치한다. 제3 절연층 개구(701c)는 제3 절연층(70c)의 제1 부분(7011c)의 제1 변(70111) 및 제3 절연층(70c)의 연결부분(7000c)의 변(70001)으로 구성되고, 제3 절연층 개구(702c)는 제3 절연층(70c)의 제2 부분(7022c)의 제2 변(70222c) 및 제3 절연층(70c)의 연결부분(7000c)의 다른 변(70002c)으로 구성된다.31A and 31B, the manufacturing method of the light-emitting element 7 includes a third insulating layer forming step, and includes a plan view of FIG. 32A and a plan view of FIG. 32A, The third insulating layer 70c is formed on the semiconductor structure 1000c by a method such as physical vapor deposition or chemical vapor deposition or the like and the third insulating layer 70c is formed on the third insulating layer 70c by a lithography or etching method, The insulating layer 70c is patterned to form third insulating layer openings 701c and 702c to expose the first contact layer 601c and the second contact layer 602c, respectively; Forming a first portion 7011c of the third insulating layer 70c surrounded by the third insulating layer opening 701c; Forming a second portion 7022c of the third insulating layer 70c surrounded by the third insulating layer opening 702c; A connecting portion 7000c of the third insulating layer 70c is formed between the third insulating layer opening 701c and the third insulating layer opening 702c. As shown in FIG. 32A, the connecting portion 7000c of the third insulating layer 70c surrounds the first portion 7011c and the second portion 7022c of the third insulating layer 70c, respectively. The connecting portion 7000c of the third insulating layer 70c is located on both sides of the first portion 7011c of the third insulating layer 70c and the connecting portion 7000c of the third insulating layer 70c The portion 7000c is located on both sides of the second portion 7022c of the third insulating layer 70c. The third insulating layer opening 701c is formed by the side 70001 of the connecting portion 7000c of the third insulating layer 70c and the first side 70111 of the first portion 7011c of the third insulating layer 70c And the third insulating layer opening 702c is formed on the second side 70222c of the second portion 7022c of the third insulating layer 70c and on the other side of the connecting portion 7000c of the third insulating layer 70c (70002c).

본 발명의 일실시예에서, 제2 반도체층(102c) 상에 위치하는 제1 접촉층(601c)은 제2 절연층(50c)과 제3 절연층(70c) 사이에 개재된다. 상기 핀영역(600c)은 제3 절연층(70c)의 연결부분(7000c)에 의해 둘러싸이고 피복된다.In an embodiment of the present invention, the first contact layer 601c located on the second semiconductor layer 102c is interposed between the second insulating layer 50c and the third insulating layer 70c. The pin region 600c is surrounded and covered by the connecting portion 7000c of the third insulating layer 70c.

본 발명의 일실시예에서, 도 32a에 도시된 바와 같이, 제3 절연층 개구(701c, 702c)와 복수 개의 홀부(100c)는 엇갈리고, 서로 중첩되지 않는다. 다시 말하면, 제3 절연층개구(701c)와 제2 절연층개구(501c)는 엇갈리고, 서로 중첩되지 않는다. 제3 절연층개구(702c)는 제2 절연층개구(502c)에 의해 둘러싸일 수 있다. 도 32a의 평면도 상에서, 제3 절연층개구(701c, 702c)는 기판(11c) 중심선 C-C'의 양측, 예컨대 제3 절연층개구(701c)는 기판(11c) 중심선C-C'의 우측에 위치하고, 제3 절연층개구(702c)는 기판(11c) 중심선 C-C'의 좌측에 위치한다.In an embodiment of the present invention, as shown in Fig. 32A, the third insulating layer openings 701c and 702c and the plurality of hole portions 100c are staggered and do not overlap with each other. In other words, the third insulating layer opening 701c and the second insulating layer opening 501c are staggered and do not overlap with each other. The third insulating layer opening 702c may be surrounded by the second insulating layer opening 502c. The third insulating layer openings 701c and 702c are formed on both sides of the center line C-C 'of the substrate 11c such as the third insulating layer opening 701c on the right side of the center line C-C' And the third insulating layer opening 702c is located on the left side of the center line C-C 'of the substrate 11c.

본 발명의 일실시예에서, 제3 절연층개구(701c)는 제2 절연층개구(501c)의 폭보다 작은 폭을 가지고, 제3 절연층 개구(702c)는 제2 절연층 개구(502c)의 폭보다 작은 폭을 가진다.The third insulating layer opening 701c has a width less than the width of the second insulating layer opening 501c and the third insulating layer opening 702c has a width smaller than the width of the second insulating layer opening 502c, As shown in FIG.

본 발명의 일실시예에서, 제3 절연층개구(701c)는 제2 절연층개구(501c)의 폭보다 큰 폭을 가지고, 제3 절연층개구(702c)는 제2 절연층개구(502c)의 폭보다 큰 폭을 가진다.The third insulating layer opening 701c has a width greater than the width of the second insulating layer opening 501c and the third insulating layer opening 702c is the second insulating layer opening 502c, As shown in FIG.

제3 절연층(70c)은 단층 또는 적층 구조일 수 있다. 제3 절연층(70c)가 적층 구조인 경우, 제3 절연층(70c)은 굴절률이 상이한 2종 이상의 재질이 교대로 적층되어 브레그 반사경(DBR)구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제3 절연층(70c)은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다. The third insulating layer 70c may be a single layer or a laminated structure. When the third insulating layer 70c has a laminated structure, the third insulating layer 70c is formed by alternately stacking two or more kinds of materials having different refractive indexes to form a Bragg reflector (DBR) structure, As shown in FIG. The third insulating layer 70c is formed of a non-conductive material and is made of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, and fluorocarbon polymer, or a silicone material such as silicone, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ) .

제3 절연층 형성단계에 이어서 발광소자(7)의 제조방법은 본딩패드 형성단계를 포함한다. 도 33a의 평면도 및 도 33a의 A-A'선에 따른 단면도인 도 33b에 도시된 바와 같이, 전기 도금, 물리적 기상 증착법 또는 화학적 기상 증착법 등 방식으로 하나 이상의 반도체 구조(1000c) 상에 제1 본딩패드(80c) 및 제2 본딩패드(90c)를 형성한다. 도 33a의 평면도 상에서, 제1 본딩패드(80c)는 기판(11c)의 일측, 예컨대 기판(11c) 중심선 C-C'의 우측에 근접하고, 제2 본딩패드(90c)는 기판(11c)의 타측, 예컨대 기판(11c) 중심선 C-C'의 좌측에 근접한다. 제1 본딩패드(80c)는 제3 절연층개구(701c)를 커버하여, 제1 접촉층(601c)과 접촉하고, 제1 접촉층(601c) 및 홀부(100c)를 통해 제1 반도체층(101c)과 전기적 연결을 형성한다. 제2 본딩패드(90c)는 제3 절연층개구(702c)를 커버하고, 제2 접촉층(602c)과 접촉하고, 제2 접촉층(602c), 반사층(40c) 또는 배리어층(41c)을 통해 제2 반도체층(102c)과 전기적 연결을 형성한다. 도 33a에 도시된 바와 같이, 제1 본딩패드(80c) 및 제2 본딩패드(90c)는 모든 홀부(100c)를 커버하지 않고, 홀부(100c)는 제1 본딩패드(80c) 및 제2 본딩패드(90c) 이외의 영역에 형성된다.The manufacturing method of the light emitting device 7 subsequent to the third insulating layer forming step includes a bonding pad forming step. 33B, which is a plan view of FIG. 33A and a cross-sectional view taken along line A-A 'of FIG. 33A, a first bonding process (not shown) is performed on one or more semiconductor structures 1000c by electroplating, physical vapor deposition, The pad 80c and the second bonding pad 90c are formed. The first bonding pad 80c is close to one side of the substrate 11c, for example, the center line C-C 'of the substrate 11c, and the second bonding pad 90c is close to the center of the substrate 11c For example, the left side of the center line C-C 'of the substrate 11c. The first bonding pad 80c covers the third insulating layer opening 701c and is in contact with the first contact layer 601c and contacts the first semiconductor layer 601c through the first contact layer 601c and the hole portion 100c. 101c. The second bonding pad 90c covers the third insulating layer opening 702c and contacts the second contact layer 602c and contacts the second contact layer 602c, the reflective layer 40c, or the barrier layer 41c To form an electrical connection with the second semiconductor layer 102c. The first bonding pad 80c and the second bonding pad 90c do not cover all the hole portions 100c and the hole portion 100c does not cover the first bonding pad 80c and the second bonding Is formed in an area other than the pad 90c.

본 발명의 일실시예에서, 제1 본딩패드(80c)는 제2 본딩패드(90c)의 크기와 동일하거나 상이한 크기를 가지고, 해당 크기는 폭 또는 면적일 수 있다.In an embodiment of the present invention, the first bonding pad 80c may have the same or different size as the second bonding pad 90c, and the corresponding size may be a width or an area.

본 발명의 일실시예에서, 도 33b에 도시된 바와 같이, 제1 본딩패드(80c)는 측변(801c)을 포함하고, 제1 본딩패드(80c)의 측변(801c)과 제3 절연층(70c)의 제1 부분(7011c)의 제1 변(70111) 또는 제3 절연층(70c)의 연결부분(7000c)의 변(70001)은 서로 거리를 두고 이격되고, 해당 거리는 100 μm보다 작은 것이 바람직하고, 50 μm보다 작은 것이 더 바람직하고, 20 μm보다 작은 것이 가장 바람직하다. 제2 본딩패드(90c)는 측변(902c)을 포함하고, 제2 본딩패드(90c)의 측변(902c)은 제3 절연층(70c)의 제2 부분(7022c)의 제2 변(70222c) 또는 제3 절연층(70c)의 연결부분(7000c)의 다른 변(70002c)과 거리를 두고 이격되고, 해당 거리는 100 μm보다 작은 것이 바람직하고, 50 μm보다 작은 것이 더 바람직하고, 20 μm보다 작은 것이 가장 바람직하다.In an embodiment of the present invention, the first bonding pad 80c includes a side surface 801c and the side surface 801c of the first bonding pad 80c and the side surface 801c of the third insulating layer The first side 70111 of the first portion 7011c of the third insulating layer 70c or the side 70001 of the connecting portion 7000c of the third insulating layer 70c are spaced apart from each other and the distance is smaller than 100 占 퐉 More preferably smaller than 50 탆, and most preferably smaller than 20 탆. The second bonding pad 90c includes side edges 902c and the side edge 902c of the second bonding pad 90c is connected to the second side 70222c of the second portion 7022c of the third insulating layer 70c, Or the other side 70002c of the connecting portion 7000c of the third insulating layer 70c and the distance is preferably less than 100 mu m, more preferably less than 50 mu m, more preferably less than 20 mu m Is most preferable.

본 발명의 일실시예에서, 발광소자(7)의 평면도 상에서, 제1 본딩패드(80c)의 측변(801c)은 제3 절연층개구(701c)의 측변(70001, 70111)을 따라 배치되고, 제2 본딩패드(90c)의 측변(902c)은 제3 절연층개구(702c)의 측변(70002c, 70222c)을 따라 배치된다.The side surfaces 801c of the first bonding pads 80c are arranged along the side surfaces 70001 and 70111 of the third insulating layer opening 701c on the top view of the light emitting element 7, Side edges 902c of the second bonding pad 90c are disposed along side edges 70002c and 70222c of the third insulating layer opening 702c.

도 33a는 발광소자(7)의 평면도이고, 도 33b는 발광소자(7)의 단면도이다. 본 실시예에 공개된 발광소자(7)는 플립칩형 발광 다이오드소자이다. 발광소자(7)는 기판(11c); 기판(11c) 상에 위치하는 하나 이상의 반도체구조(1000c); 하나 이상의 반도체구조(1000c)를 에워싸는 서라운딩부(111c); 및 반도체적층(10c) 상에 위치하는 제1 본딩패드(80c) 및 제2 본딩패드(90c);를 포함한다. 하나 이상의 반도체구조(1000c)는 각각 반도체적층(10c)을 포함하고, 반도체적층(10c)은 제1 반도체층(101c), 제2 반도체층(102c) 및 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 위치하는 활성층(103c)을 포함한다.Fig. 33A is a plan view of the light emitting element 7, and Fig. 33B is a sectional view of the light emitting element 7. Fig. The light emitting element 7 disclosed in this embodiment is a flip chip type light emitting diode element. The light emitting element 7 includes a substrate 11c; At least one semiconductor structure 1000c located on the substrate 11c; A surrounding portion 111c surrounding one or more semiconductor structures 1000c; And a first bonding pad 80c and a second bonding pad 90c located on the semiconductor stack 10c. One or more semiconductor structures 1000c each include a semiconductor stack 10c and the semiconductor stack 10c includes a first semiconductor layer 101c, a second semiconductor layer 102c, a first semiconductor layer 101c, And an active layer 103c located between the semiconductor layers 102c.

도 33a 및 도 33b에 도시된 바와 같이, 하나 이상의 반도체구조(1000c)의 주변은 서라운딩부(111c)에 의해 둘러싸인다. 본 발명의 일실시예에서, 복수 개의 반도체구조(1000c)는 제1 반도체층(101c)에 의해 서로 연결되고, 서라운딩부(111c)는 복수 개의 반도체구조(1000c)의 주변을 에워싸는 제1 반도체층(101c)의 제1 표면(1011c)을 포함한다. 본 발명의 다른 실시예에서, 복수 개의 반도체구조(1000c)는 서로 분리되며, 거리를 두고 이격되어 기판(11c)의 표면(11s)을 노출시킨다. 33A and 33B, the periphery of the at least one semiconductor structure 1000c is surrounded by the surrounding portion 111c. In one embodiment of the present invention, the plurality of semiconductor structures 1000c are connected to each other by a first semiconductor layer 101c, and the surrounding portion 111c is connected to a plurality of semiconductor structures 1000c, And a first surface 1011c of layer 101c. In another embodiment of the present invention, the plurality of semiconductor structures 1000c are separated from each other and are spaced apart to expose the surface 11s of the substrate 11c.

발광소자(7)는 제2 반도체층(102c) 및 활성층(103c)을 관통하여 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c)을 노출시키는 하나 이상의 홀부(100c)를 더 포함한다.The light emitting element 7 further includes at least one hole portion 100c through the second semiconductor layer 102c and the active layer 103c to expose at least one second surface 1012c of the first semiconductor layer 101c .

발광소자(7)는 제1 반도체층(101c)의 제1 표면(1011c) 상에 형성되어 반도체구조(1000c)의 주변을 에워싸면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하고, 또한 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c) 상에 형성되어 하나 이상의 홀부(100c)를 커버하면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하는 제1 접촉층(601c); 및 제2 반도체층(102c)의 표면(102s) 상에 형성되는 제2 접촉층(602c)을 더 포함한다. 본 발명의 일실시예에서, 발광소자(7)의 평면도인 도 31a에서와 같이, 제1 접촉층(601c)은 제2 접촉층(602c)의 복수 개의 측벽을 에워싼다.The light emitting element 7 is formed on the first surface 1011c of the first semiconductor layer 101c and surrounds the periphery of the semiconductor structure 1000c to make electrical contact with the first semiconductor layer 101c Is formed on at least one second surface 1012c of the first semiconductor layer 101c and covers at least one of the hole portions 100c while contacting the first semiconductor layer 101c to form an electrical connection, (601c); And a second contact layer 602c formed on the surface 102s of the second semiconductor layer 102c. In one embodiment of the present invention, the first contact layer 601c surrounds the plurality of side walls of the second contact layer 602c, as in the plan view of the light emitting element 7, as in Fig. 31A.

본 발명의 일실시예에서, 제1 본딩패드(80c) 및/또는 제2 본딩패드(90c)는 복수 개의 반도체구조(1000c)를 커버한다.In one embodiment of the present invention, the first bonding pad 80c and / or the second bonding pad 90c covers a plurality of semiconductor structures 1000c.

본 발명의 일실시예에서, 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 형성위치는 홀부(100c)의 형성위치를 피해가며, 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 형성위치는 홀부(100c)의 형성위치와 중첩되지 않는다.The first bonding pad 80c and the second bonding pad 90c are formed at positions where the hole 100c is formed and the first bonding pad 80c and the second bonding pad 90c, The formation position of the hole portion 90c does not overlap with the formation position of the hole portion 100c.

본 발명의 일실시예에서, 발광소자(7)의 평면도 상에서, 제1 본딩패드(80c)의 형상과 제2 본딩패드(90c)의 형상은 동일하고, 도 33a에 도시된 바와 같이, 예컨대 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 형상은 직사각형이다.In the embodiment of the present invention, the shape of the first bonding pad 80c and the shape of the second bonding pad 90c are the same on a plan view of the light emitting element 7, and as shown in Fig. 33A, The shapes of the first bonding pad 80c and the second bonding pad 90c are rectangular.

본 발명의 일실시예에서, 제1 본딩패드(80c)의 크기와 제2 본딩패드(90c)의 크기는 상이하고, 예컨대 제1 본딩패드(80c)의 면적은 제2 본딩패드(90c)의 면적보다 크거나 작다. 제1 본딩패드(80c) 및 제2 본딩패드(90c)의 재질은 금속 재질을 포함하며, 금속 재질은 예컨대 크롬(Cr), 티타늄(Ti), 볼프람(W), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt) 등 금속 또는 이들의 합금이다. 제1 본딩패드(80c) 및 제2 본딩패드(90c)는 단층 또는 적층 구조일 수 있다. 제1 본딩패드(80c) 및 제2 본딩패드(90c)가 적층 구조인 경우, 제1 본딩패드(80c)는 제1 상층 본딩패드 및 제1 하층 본딩패드를 포함하고, 제2 본딩패드(90c)는 제2 상층 본딩패드 및 제2 하층 본딩패드를 포함한다. 상층 본딩패드와 하층 본딩패드는 각각 상이한 기능을 포함한다.The size of the first bonding pad 80c is different from the size of the second bonding pad 90c and the area of the first bonding pad 80c is different from that of the second bonding pad 90c Area is larger or smaller. The first bonding pad 80c and the second bonding pad 90c may be made of a metal material such as chromium (Cr), titanium (Ti), gold (W), aluminum (Al) In, tin (Sn), nickel (Ni), platinum (Pt), or alloys thereof. The first bonding pad 80c and the second bonding pad 90c may have a single-layer structure or a multi-layer structure. When the first bonding pad 80c and the second bonding pad 90c have a laminated structure, the first bonding pad 80c includes a first upper bonding pad and a first lower bonding pad, and the second bonding pad 90c ) Includes a second upper layer bonding pad and a second lower layer bonding pad. The upper layer bonding pad and the lower layer bonding pad each include different functions.

본 발명의 일실시예에서, 상층 본딩패드의 기능은 주로 용접과 리드 선을 형성하는 것이다. 상층 본딩패드에 의해, 발광소자(7)는 플립 칩 형식으로, 솔더 또는 Au-Sn 공정 접합(Eutectic Bonding)을 이용하여 패키지 기판에 장착된다. 상층 본딩패드의 금속 재질은 고연성의 재질을 포함하며, 고연성의 재질은 예컨대 주석(Sn), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 구리(Cu), 금(Au), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금이다. 상층 본딩패드는 상기 재질의 단층 또는 적층 구조일 수 있다. 본 발명의 실시예에서, 상층 본딩패드의 재질은 니켈(Ni) 및/또는 금(Au)을 포함하고, 또한 상층 본딩패드는 단층 또는 적층 구조이다.In one embodiment of the present invention, the function of the upper bonding pad is primarily to form welds and lead wires. By means of the upper bonding pads, the light emitting element 7 is mounted on the package substrate in a flip chip form, using solder or Au-Sn process eutectic bonding. (Ni), cobalt (Co), iron (Fe), titanium (Ti), copper (Cu), and the like are used as the material of the upper layer bonding pad. , Gold (Au), wolfram (W), zirconium (Zr), molybdenum (Mo), tantalum (Ta), aluminum (Al), silver (Ag), platinum (Pt), palladium , Iridium (Ir), ruthenium (Ru), osmium (Os), or alloys thereof. The upper layer bonding pad may be a single layer or a laminated structure of the material. In an embodiment of the present invention, the material of the upper bonding pad includes nickel (Ni) and / or gold (Au), and the upper bonding pad is a single layer or a laminated structure.

본 발명의 일실시예에서, 하층 본딩패드의 기능은 접촉층(60c), 반사층(40c), 또는 배리어층(41c)과 안정된 계면을 형성하는 것, 예컨대 제1 하층 본딩패드와 제1 접촉층(601c)의 계면 접합강도를 향상시키거나 제2 하층 본딩패드와 반사층(40c) 또는 배리어층(41c)의 계면 접합강도를 향상시키는 것이다. 하층 본딩패드의 다른 기능은 솔더 또는 Au-Sn 고정 중의 주석(Sn)이 반사구조 내로 확산되어, 반사구조의 반사율을 훼손시키는 것을 방지하는 것이다. 따라서, 하층 본딩패드는 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금을 포함하고, 하층 본딩패드는 상기 재질의 단층 또는 적층 구조일 수 있다. 본 발명의 일실시예에서, 하층 본딩패드는 티타늄(Ti)/알루미늄(Al)의 적층구조, 또는 크롬(Cr)/알루미늄(Al)의 적층 구조를 포함한다.In one embodiment of the invention, the function of the lower bonding pad is to form a stable interface with the contact layer 60c, the reflective layer 40c, or the barrier layer 41c, such as to form a stable interface with the first lower bonding pad, The interface bonding strength of the second lower layer bonding pad and the reflective layer 40c or the barrier layer 41c is improved. Another function of the lower layer bonding pad is to prevent tin (Sn) during solder or Au-Sn fixation from diffusing into the reflective structure, thereby impairing the reflectivity of the reflective structure. Therefore, the lower layer bonding pad may be formed of a metal material other than gold (Au) or copper (Cu), such as nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (W), zirconium (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium (Os), molybdenum (Mo), tantalum Or the like, and the lower layer bonding pad may be a single layer or a laminated structure of the material. In one embodiment of the present invention, the lower bonding pads include a laminated structure of titanium (Ti) / aluminum (Al) or a laminated structure of chromium (Cr) / aluminum (Al).

본 발명의 일실시예에서, 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 반사구조 내로 확산되어 반사구조의 반사율을 훼손시키는 것을 방지하기 위한 것이다. 따라서, 제1 접촉층(601c)과 제1 본딩패드(80c)이 연결된 일측은 티타늄(Ti) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 금속 재질을 포함한다. 제2 접촉층(602c)과 제2 본딩패드(90c)가 연결된 일측은 티타늄(Ti) 및 백금(Pt)으로 이루어진 그룹으로부터 선택된 금속 재질을 포함한다.In one embodiment of the present invention, tin (Sn) in the solder or Au-Sn process is diffused into the reflective structure to prevent the reflectance of the reflective structure from being impaired. Accordingly, one side of the first contact layer 601c and the first bonding pad 80c connected to each other includes a metal material selected from the group consisting of titanium (Ti) and platinum (Pt). One side to which the second contact layer 602c and the second bonding pad 90c are connected includes a metal material selected from the group consisting of titanium (Ti) and platinum (Pt).

도 34a는 본 발명의 실시예의 발광소자(8)의 평면도이고, 도 34b는 발광소자(8)의 단면도이다. 발광소자(8)와 상기 실시예의 발광소자(7)를 비교했을 때, 발광소자(8)는 제1 본딩패드(80d) 및/또는 제2 본딩패드(90d)의 복수 개의 측벽을 에워싸는 금속층(900d) 및 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상측에 위치하는 제1 전극 블록(810d) 및 제2 전극블록(910d)을 더 포함한다. 이외에, 발광소자(8)와 발광소자(7)는 거의 동일한 구조를 가지므로, 도 34a, 도 34b의 발광소자(8)와 도 33a, 도 33b의 발광소자(7)는 동일한 명칭, 부호의 구조를 가지고, 동일한 구조를 나타내며, 동일한 재질을 가지거나 동일한 기능을 가지므로, 여기서는 설명을 적절하게 생략하거나 설명하지 않는다.34A is a plan view of the light emitting element 8 of the embodiment of the present invention, and FIG. 34B is a sectional view of the light emitting element 8. FIG. The light emitting element 8 is formed of a metal layer which surrounds a plurality of side walls of the first bonding pad 80d and / or the second bonding pad 90d when the light emitting element 8 is compared with the light emitting element 7 of the embodiment And a first electrode block 810d and a second electrode block 910d located above the first bonding pad 80d and the second bonding pad 90d, respectively. In addition, since the light emitting element 8 and the light emitting element 7 have almost the same structure, the light emitting element 8 of Figs. 34A and 34B and the light emitting element 7 of Figs. 33A and 33B have the same designations and numerals Structure, has the same structure, has the same material, or has the same function, and therefore, the description is not appropriately omitted or explained here.

본 실시예에 공개된 발광소자(8)는 플립칩형 발광 다이오드 소자이다. 발광소자(8)는 기판(11c); 기판(11c) 상에 위치하는 하나 이상의 반도체구조(1000c); 하나 이상의 반도체구조(1000c)를 에워싸는 서라운딩부(111c); 반도체적층(10c) 상에 위치하는 제1 본딩패드(80d) 및 제2 본딩패드(90d); 및 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상측에 위치하는 제1 전극 블록(810d) 및 제2 전극 블록(910d);을 포함한다. 하나 이상의 반도체구조(1000c)는 각각 반도체적층(10c)을 포함하고, 반도체적층(10c)은 제1 반도체층(101c), 제2 반도체층(102c) 및 제1 반도체층(101c)과 제2 반도체층(102c) 사이에 위치하는 활성층(103c)을 포함한다.The light emitting element 8 disclosed in this embodiment is a flip chip type light emitting diode element. The light emitting element 8 includes a substrate 11c; At least one semiconductor structure 1000c located on the substrate 11c; A surrounding portion 111c surrounding one or more semiconductor structures 1000c; A first bonding pad 80d and a second bonding pad 90d located on the semiconductor stack 10c; And a first electrode block 810d and a second electrode block 910d located above the first bonding pad 80d and the second bonding pad 90d, respectively. One or more semiconductor structures 1000c each include a semiconductor stack 10c and the semiconductor stack 10c includes a first semiconductor layer 101c, a second semiconductor layer 102c, a first semiconductor layer 101c, And an active layer 103c located between the semiconductor layers 102c.

도 34a 및 도 34b에 도시된 바와 같이, 하나 이상의 반도체구조(1000c)의 주변은 서라운딩부(111c)에 의해 둘러싸인다. 본 발명의 일실시예에서, 복수 개의 반도체 구조(1000c)는 제1 반도체층(101c)에 의해 서로 연결될 수 있고, 서라운딩부(111c)는 복수 개의 반도체 구조(1000c)의 주변을 에워싸는 제1 반도체층(101c)의 제1 표면(1011c)을 포함한다. 본 발명의 다른 실시예에서, 복수 개의 반도체 구조(1000c)는 서로 분리되며, 서로 거리를 두고 이격되어 기판(11c)의 표면(11s)을 노출시킨다.34A and 34B, the periphery of the at least one semiconductor structure 1000c is surrounded by the surrounding portion 111c. In one embodiment of the present invention, the plurality of semiconductor structures 1000c may be connected to each other by a first semiconductor layer 101c, and the surrounding portion 111c may include a first semiconductor structure 1000c, And a first surface 1011c of the semiconductor layer 101c. In another embodiment of the present invention, the plurality of semiconductor structures 1000c are separated from each other and are spaced apart from each other to expose the surface 11s of the substrate 11c.

발광소자(8)는 제2 반도체층(102c) 및 활성층(103c)을 관통하여 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c)을 노출시키는 하나 이상의 홀부(100c)를 더 포함한다.The light emitting element 8 further includes at least one hole portion 100c through the second semiconductor layer 102c and the active layer 103c to expose at least one second surface 1012c of the first semiconductor layer 101c .

발광소자(8)는 제1 반도체층(101c)의 제1 표면(1011c) 상에 형성되어 반도체 구조(1000c)의 주변을 에워싸면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하며, 또한 제1 반도체층(101c)의 하나 이상의 제2 표면(1012c) 상에 형성되어 하나 이상의 홀부(100c)를 커버하면서 제1 반도체층(101c)과 접촉하여 전기적 연결을 형성하는 제1 접촉층(601c); 및 제2 반도체층(102c)의 표면(102s) 상에 형성되어, 제2 반도체층(102c)과 전기적 연결을 형성하는 제2 접촉층(602c)을 포함한다. 본 발명의 일실시예에서, 발광소자(2)의 평면도 상에서, 제1 접촉층(601c)은 제2 접촉층(602c)의 복수 개의 측벽을 에워싸고, 제2 접촉층(602c)은 제1 접촉층(601c)의 크기보다 작은 크기(예컨대 면적)을 가진다.The light emitting element 8 is formed on the first surface 1011c of the first semiconductor layer 101c and surrounds the periphery of the semiconductor structure 1000c and contacts the first semiconductor layer 101c to form an electrical connection Is formed on at least one second surface 1012c of the first semiconductor layer 101c and covers at least one of the hole portions 100c while contacting the first semiconductor layer 101c to form an electrical connection, (601c); And a second contact layer 602c formed on the surface 102s of the second semiconductor layer 102c and forming an electrical connection with the second semiconductor layer 102c. The first contact layer 601c surrounds a plurality of side walls of the second contact layer 602c and the second contact layer 602c surrounds the first side of the first contact layer 602c, (For example, an area) smaller than that of the contact layer 601c.

본 발명의 일실시예에서, 제1 본딩패드(80d)는 부분 또는 전체 홀부(100c)를 커버하고 및/또는 제2 본딩패드(90d)는 부분 또는 전체 홀부(100c)를 커버한다. 도 34a에 도시된 바와 같이, 제1 본딩패드(80d)는 부분 홀부(100c)를 커버하고, 제2 본딩패드(90d)는 모든 홀부(100c)를 커버하지 않는다.In one embodiment of the present invention, the first bonding pad 80d covers the partial or entire hole portion 100c and / or the second bonding pad 90d covers the partial or entire hole portion 100c. 34A, the first bonding pad 80d covers the partial hole portion 100c, and the second bonding pad 90d does not cover all the hole portions 100c.

발광소자가 플립 칩 형식으로 패키지 기판에 장착되는 경우, 발광소자 표면의 절연층은 외력의 충돌에 의해 쉽게 훼손되므로, 솔더 또는 공정 접합(Eutectic Bonding)의 AuSn 재질 등이 절연층의 크랙으로부터 발광소자의 내로 들어가, 발광소자의 고장을 초래하게 된다. 본 발명의 일실시예에서, 발광소자(8)는 반도체적층(10c) 상에 위치하여 하측의 절연층을 보호함으로써, 절연층이 외력의 충돌에 의해 훼손되는 것을 방지하는 금속층(900d)을 포함한다. 도 34a에 도시된 바와 같이, 금속층(900d)은 제2 본딩패드(90d)의 복수 개의 측벽을 에워싸고, 금속층(900d)과 제2 본딩패드(90d)는 서로 거리를 두고 이격된다. 금속층(900d)은 부분 홀부(100c)를 커버하고, 일부 제1 접촉층(601c)은 금속층(900d) 하부에 위치하고, 제3 절연층(70c)에 의해 금속층(900d)과 절연된다.When the light emitting device is mounted on the package substrate in a flip chip form, the insulating layer on the surface of the light emitting device is easily damaged by the collision of external force, so that the AuSn material of the solder or eutectic bonding, And causes a failure of the light emitting element. In an embodiment of the present invention, the light emitting device 8 includes a metal layer 900d that is located on the semiconductor stack 10c and protects the lower insulating layer, thereby preventing the insulating layer from being damaged by external force collision do. As shown in FIG. 34A, the metal layer 900d surrounds a plurality of side walls of the second bonding pad 90d, and the metal layer 900d and the second bonding pad 90d are spaced apart from each other. The metal layer 900d covers the partial hole portion 100c and a part of the first contact layer 601c is located under the metal layer 900d and is insulated from the metal layer 900d by the third insulating layer 70c.

본 발명의 일실시예에서, 제1 본딩패드(80d), 제2 본딩패드(90d) 및 금속층(900d)은 서로 거리를 두고 이격되고 서로 연결되지 않는다.In an embodiment of the present invention, the first bonding pad 80d, the second bonding pad 90d and the metal layer 900d are spaced apart from each other and not connected to each other.

본 발명의 실시예에서, 발광소자(8)는 제3 절연층(70c)을 포함하고, 제3 절연층(70c)은 제1 접촉층(601c) 및 제2 접촉층(602c)을 노출시키도록 하나 이상의 개구(701c, 702c)를 포함하고, 제3 절연층(70c)의 부분 표면을 노출시키도록 금속층(900d)과 제2 본딩패드(90d) 사이에는 간격이 있다.In an embodiment of the present invention, the light emitting device 8 includes a third insulating layer 70c, and the third insulating layer 70c exposes the first contact layer 601c and the second contact layer 602c And there is a gap between the metal layer 900d and the second bonding pad 90d to expose a partial surface of the third insulating layer 70c.

본 발명의 일실시예에서, 발광소자(8)의 평면도 상에서, 제1 본딩패드(80d)의 형상과 제2 본딩패드(90d)의 형상은 상이하고, 예컨대 제1 본딩패드(80d)의 형상은 직사각형이고, 제2 본딩패드(90d)의 형상은 빗 형상이다.The shape of the first bonding pad 80d and the shape of the second bonding pad 90d are different from each other in the plan view of the light emitting element 8 in the embodiment of the present invention and the shape of the first bonding pad 80d And the shape of the second bonding pad 90d is a comb shape.

본 발명의 일실시예에서, 발광소자(8)의 평면도 상에서, 제1 본딩패드(80d)는 제2 본딩패드(90d)의 크기와 다른 크기(예컨대 면적)를 가진다.In an embodiment of the present invention, the first bonding pad 80d has a size (for example, an area) different from the size of the second bonding pad 90d on the plan view of the light emitting element 8.

본 발명의 일실시예에서, 제1 본딩패드(80d), 제2 본딩패드(90d)의 크기는 각각 제1 전극 블록(810d), 제2 전극 블록(910d)의 크기와 상이하고, 예컨대 제1 본딩패드(80d)의 면적은 제1 전극 블록(810d)의 면적보다 크고, 제2 본딩패드(90d)의 면적은 제2 전극 블록(910d)의 면적보다 크다.The size of the first bonding pad 80d and the size of the second bonding pad 90d are different from those of the first electrode block 810d and the second electrode block 910d, The area of the first bonding pad 80d is larger than the area of the first electrode block 810d and the area of the second bonding pad 90d is larger than the area of the second electrode block 910d.

본 발명의 일실시예에서, 제1 본딩패드(80d)와 제2 본딩패드(90d) 사이의 거리는 제1 전극 블록(810d)과 제2 전극 블록(910d)사이의 거리보다 작다.In an embodiment of the present invention, the distance between the first bonding pad 80d and the second bonding pad 90d is smaller than the distance between the first electrode block 810d and the second electrode block 910d.

본 발명의 일실시예에서, 발광소자(8)의 평면도 상에서, 제1 전극 블록(810d)의 형상은 제2 전극 블록(910d)의 형상과 근사하거나 동일하고, 예컨대 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 형상은 빗 형상이고, 도 10c에 도시된 바와 같이, 제1 전극 블록(810d)은 서로 교대로 연결된 복수 개의 제1 볼록부(811d) 및 복수 개의 제1 오목부(812d)를 포함한다. 제2 전극 블록(910d)은 서로 교대로 연결된 복수 개의 제2 볼록부(911d) 및 복수 개의 제2 오목부(912d)를 포함한다. 제1 전극 블록(810d)의 제1 오목부(812d)의 위치 및 제2 전극 블록(910d)의 제2 오목부(912d)의 위치는 홀부(100c)의 위치에 거의 대응한다. 다시 말하면, 제1 전극 블록(810d)의 제1 오목부(812d)의 폭 또는 제2 전극 블록(910d)의 제2 오목부(912d)의 폭은 모든 홀부(100c)의 직경보다 크고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 모든 홀부(100c)를 커버하지 않고, 제1 전극 블록(810d)의 제1 오목부(812d) 및 제2 전극 블록(910d)의 제2 오목부(912d)는 홀부(100c)를 피해가면서, 홀부(100c) 주변에 형성된다. 본 발명의 일실시예에서, 복수 개의 제1 오목부(812d)는 평면도 상에서 복수 개의 제2 오목부(912d)와 거의 나란히 정렬된다. 본 발명의 다른 실시예에서, 복수 개의 제1 오목부(812d)는 평면도 상에서 복수 개의 제2 오목부(912d)와 어긋나게 배치된다.The shape of the first electrode block 810d is similar to or the same as the shape of the second electrode block 910d on the plan view of the light emitting element 8 and the shape of the first electrode block 810d, The first electrode block 810d includes a plurality of first convex portions 811d and a plurality of first concave portions 811d alternately connected to each other, And a portion 812d. The second electrode block 910d includes a plurality of second convex portions 911d and a plurality of second concave portions 912d alternately connected to each other. The position of the first concave portion 812d of the first electrode block 810d and the position of the second concave portion 912d of the second electrode block 910d substantially correspond to the position of the hole portion 100c. In other words, the width of the first concave portion 812d of the first electrode block 810d or the width of the second concave portion 912d of the second electrode block 910d is larger than the diameter of all the hole portions 100c, The first electrode block 810d and the second electrode block 910d do not cover all of the hole portions 100c and the first concave portion 812d of the first electrode block 810d and the second concave portion 810d of the second electrode block 910d The second concave portion 912d is formed around the hole portion 100c while avoiding the hole portion 100c. In an embodiment of the present invention, the plurality of first concave portions 812d are aligned substantially in parallel with the plurality of second concave portions 912d in a plan view. In another embodiment of the present invention, the plurality of first concave portions 812d are arranged to be shifted from the plurality of second concave portions 912d in a plan view.

본 발명의 일실시예에서, 발광소자(8)가 플립 칩 형식으로 패키지 기판 에 장착될 경우, 제1 본딩패드(80d), 제2 본딩패드(90d)와 반도체적층(10c) 사이에 다층 절연층을 포함하고, 발광소자(8)의 제1 본딩패드(80d), 제2 본딩패드(90d)는 외력에 의해, 예컨대 솔더 또는 Au-Sn 공정 접합(Eutectic Bonding) 시 발생된 응력에 의해, 제1 본딩패드(80d), 제2 본딩패드(90d)와 절연층에 크랙이 발생하므로, 발광소자(8)는 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상측에 위치하는 제1 전극 블록(810d) 및 제2 전극 블록(910d)을 포함하고 제1 전극 블록(810d) 및 제2 전극 블록(910d)에 의해 외부와 접합되고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 형성위치는 홀부(100c)의 형성위치를 피해가므로써 외력에 의해 본딩패드와 절연층 사이에 응력이 발생하는 것을 감소시킬 수 있다.In an embodiment of the present invention, when the light emitting element 8 is mounted on a package substrate in a flip chip manner, a multilayer insulating film is formed between the first bonding pad 80d, the second bonding pad 90d and the semiconductor laminate 10c And the first bonding pad 80d and the second bonding pad 90d of the light emitting element 8 are electrically connected to each other by an external force, for example, by stress generated during solder or Au-Sn process eutectic bonding, A crack is generated in the first bonding pad 80d and the second bonding pad 90d and the insulating layer so that the light emitting element 8 is positioned above the first bonding pad 80d and the second bonding pad 90d The first electrode block 810d includes a first electrode block 810d and a second electrode block 910d and is joined to the outside by a first electrode block 810d and a second electrode block 910d. The position at which the electrode block 910d is formed avoids the formation position of the hole portion 100c, thereby reducing the occurrence of stress between the bonding pad and the insulating layer due to external force.

본 발명의 다른 실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)과 비교했을 때, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 다이본딩 시의 압력을 방출하도록, 제1 본딩패드(80d), 제2 본딩패드(90d)는 비교적 큰 면적을 가진다. 발광소자(8)의 단면도 상에서, 제1 본딩패드(80d)는 제1 전극 블록(810d)의 폭의 1.2 내지 2.5배, 바람직하게는 2배인 폭을 가진다.The pressure at the time of die bonding of the first electrode block 810d and the second electrode block 910d in the other electrode block 810d and the second electrode block 910d is smaller than that in the first electrode block 810d and the second electrode block 910d The first bonding pad 80d and the second bonding pad 90d have a relatively large area so as to emit light. On the sectional view of the light emitting element 8, the first bonding pad 80d has a width which is 1.2 to 2.5 times, preferably twice as large as the width of the first electrode block 810d.

본 발명의 다른 실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)과 비교했을 때, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 다이본딩 시의 압력을 방출하도록 제1 본딩패드(80d), 제2 본딩패드(90d)는 비교적 큰 면적을 가진다. 발광소자(8)의 단면도 상에서, 제1 본딩패드(80d) 확장거리는 그 자체 두께의 1배 이상이고, 자체 두께의 2배 이상인 것이 바람직하다.The pressure at the time of die bonding of the first electrode block 810d and the second electrode block 910d in the other electrode block 810d and the second electrode block 910d is smaller than that in the first electrode block 810d and the second electrode block 910d The first bonding pad 80d and the second bonding pad 90d have a relatively large area. On the sectional view of the light emitting element 8, the first bonding pad 80d extension distance is preferably at least one of its own thickness and at least twice its own thickness.

본 발명의 다른 실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 두께가 1 내지 100μm, 바람직하게는 1.5 내지 6μm이고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)에 의해 플립 칩 형식으로 패키지 기판에 장착된다. 제1 본딩패드(80d) 및 제2 본딩패드(90d)는 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 고체 결정 시의 압력을 방출하도록 두께가 0.2μm보다 크고, 바람직하게는 0.5μm보다 크고, 1μm보다 작다.In another embodiment of the present invention, the first electrode block 810d and the second electrode block 910d have a thickness of 1 to 100 占 퐉, preferably 1.5 to 6 占 퐉, And mounted on the package substrate in a flip chip form by a solder paste 910d. The first bonding pad 80d and the second bonding pad 90d may have a thickness of greater than 0.2 占 퐉 so as to emit a pressure upon solidification of the first electrode block 810d and the second electrode block 910d, Is larger than 0.5 m, and smaller than 1 m.

본 발명의 다른 실시예에서, 제1 본딩패드(80d), 제2 본딩패드(90d) 및 금속층(900d)은 동일한 금속 재질 및/또는 동일한 금속적층을 포함한다.In another embodiment of the present invention, the first bonding pad 80d, the second bonding pad 90d and the metal layer 900d comprise the same metal material and / or the same metal laminate.

제1 본딩패드(80d), 제2 본딩패드(90d) 및 금속층(900d)은 단층 또는 적층 구조일 수 있다. 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 기능은 제1 접촉층(601c), 반사층(40c), 또는 배리어층(41c)과 안정된 계면을 형성하는 것이고, 예컨대 제1 본딩패드(80d)는 제1 접촉층(601c)과 접촉하고, 제2 본딩패드(90d)은 반사층(40c) 또는 배리어층(41c)과 접촉한다. 제1 본딩패드(80d) 및 제2 본딩패드(90d)는 솔더 또는 Au-Sn 공정 중의 주석(Sn)이 발광소자(8) 내로 확산되어, 제1 본딩패드(80d) 및 제2 본딩패드(90d)에 포함된 금(Au), 구리(Cu) 등 금속과 공정(共晶)을 생성하는 것을 방지하도록, 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금을 포함한다. 금속층(900d)은 금(Au), 구리(Cu) 이외의 금속 재질, 예컨대 크롬(Cr), 니켈(Ni), 코발트(Co), 철(Fe), 티타늄(Ti), 볼프람(W), 지르코늄(Zr), 몰리브덴(Mo), 탄탈(Ta), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등 금속 또는 이들의 합금을 포함한다. 금속층(900d)의 제3 절연층(70c)과 연결된 일측은 금속층(900d)과 제3 절연층(70c)의 계면 접합강도를 향상시키도록 크롬(Cr), 니켈(Ni), 티타늄(Ti), 또는 백금(Pt)을 포함한다.The first bonding pad 80d, the second bonding pad 90d and the metal layer 900d may be a single layer or a laminated structure. The function of the first bonding pad 80d and the second bonding pad 90d is to form a stable interface with the first contact layer 601c, the reflective layer 40c, or the barrier layer 41c, The second bonding pad 90d contacts the first contact layer 601c and the second bonding pad 90d contacts the reflective layer 40c or the barrier layer 41c. The first bonding pad 80d and the second bonding pad 90d are formed by diffusing tin Sn in the solder or Au-Sn process into the light emitting element 8 to form the first bonding pad 80d and the second bonding pad Metal such as gold (Au) and copper (Cu), for example, chromium (Cr), nickel (Au), and nickel (Ni), Co, Fe, Ti, Wolfram, Zr, Mo, Ta, Al, (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), osmium (Os) or alloys thereof. The metal layer 900d is formed of a metal material other than gold (Au) and copper (Cu), such as chromium (Cr), nickel (Ni), cobalt (Co), iron (Fe), titanium (Ti), wolfram (Al), silver (Ag), platinum (Pt), palladium (Pd), rhodium (Rh), iridium (Ir), ruthenium (Ru), ruthenium Osmium (Os), or an alloy thereof. One side of the metal layer 900d connected to the third insulating layer 70c is made of chromium (Cr), nickel (Ni), titanium (Ti), or the like to improve interfacial bonding strength between the metal layer 900d and the third insulating layer 70c. , Or platinum (Pt).

본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및/또는 제2 본딩패드(90d)는 적층구조이고, 적층구조는 본딩패드(80d, 90d)와 솔더 또는 Au-Sn 공정 접합 시 발생하는 응력으로 인해 본딩패드(80d, 90d)와 반도체적층(10a) 사이의 절연층에 크랙이 발생하는 것을 방지하도록 고연성의 층과 저연성의 층을 포함한다. 고연성의 층과 저연성의 층은 상이한 영률(Young's modulus)의 금속을 포함한다.In another embodiment of the present invention, the first bonding pad 80d and / or the second bonding pad 90d is a laminate structure, and the laminate structure is formed when the solder or Au-Sn process bonding is performed with the bonding pads 80d and 90d And a low-ductility layer so as to prevent cracks from occurring in the insulating layer between the bonding pads 80d and 90d and the semiconductor stack 10a due to the stress generated by the stress. The layer of high ductility and the layer of low ductility comprise metals of different Young's modulus.

본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및/또는 제2 본딩패드(90d)의 고연성의 층은 저연성의 층의 두께와 같거나 큰 두께를 가진다.In another embodiment of the present invention, the highly flexible layer of the first bonding pad 80d and / or the second bonding pad 90d has a thickness equal to or greater than the thickness of the low-ductility layer.

본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및 제2 본딩패드(90d)는 적층구조이고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 적층구조이고, 제1 본딩패드(80d)와 제1 전극 블록(810d)이 연결되는 면은 동일한 금속 재질을 포함하고, 제2 본딩패드(90d)와 제2 전극 블록(910d)이 연결되는 면은 동일한 금속 재질(예컨대 크롬(Cr), 니켈(Ni), 티타늄(Ti), 또는 백금(Pt))을 포함함으로써, 본딩패드와 범퍼패드의 계면 접합강도를 향상시킨다.The first bonding pad 80d and the second bonding pad 90d have a laminated structure and the first electrode block 810d and the second electrode block 910d have a laminated structure, The surface to which the bonding pad 80d and the first electrode block 810d are connected includes the same metal material and the surface to which the second bonding pad 90d and the second electrode block 910d are connected is made of the same metal material Chromium (Cr), nickel (Ni), titanium (Ti), or platinum (Pt)) to improve the interface bonding strength between the bonding pad and the bumper pad.

본 발명의 다른 실시예에서, 본딩패드 형성단계에 이어서 발광소자(8)의 제조방법은 제4 절연층 형성단계를 포함한다. 물리적 기상 증착 또는 화학적 기상 증착법 등 방식으로 제1 본딩패드(80d) 및 제2 본딩패드(90d)에 제4 절연층(미도시)을 형성하고, 제1 전극 블록(810d) 및 제2 전극 블록(910d)은 각각 제1 본딩패드(80d) 및 제2 본딩패드(90d) 상에 형성되고, 제4 절연층은 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 측벽을 에워싼다. 제4 절연층은 단층 또는 적층 구조일 수 있다. 제4 절연층이 적층 구조인 경우, 제4 절연층은 굴절률이 상이한 2종이상의 재질이 교대로 적층되어 브레그 반사경(DBR) 구조를 형성하여, 특정 파장의 광선을 선택적으로 반사할 수 있다. 제4 절연층의 재질은 비도전성 재질로 형성되고, Su8, 벤조사이클로부텐(BCB), 퍼플루오로시클로부탄(PFCB), 에폭시 수지(Epoxy), 아크릴 수지(Acrylic Resin), 환상 올레핀 고분자(COC), 폴리메틸 메타크릴산(PMMA), 폴리에틸렌테레프탈레이트(PET), 폴리카보네이트(PC), 폴리에터이미드(Polyetherimide), 불화탄소 폴리머(Fluorocarbon Polymer) 등 유기재질, 또는 실리콘(Silicone), 유리(Glass) 등 무기재질, 또는 알루미나(Al2O3), 질화규소(SiNx), 산화규소(SiOx), 티타늄옥사이드(TiOx) 또는 플루오르화마그네슘(MgFx) 등 유전재질을 포함한다.In another embodiment of the present invention, the method of manufacturing the light emitting device 8 subsequent to the bonding pad forming step includes a fourth insulating layer forming step. A fourth insulating layer (not shown) is formed on the first bonding pad 80d and the second bonding pad 90d by a method such as physical vapor deposition or chemical vapor deposition to form a fourth insulating layer The first bonding pad 80d and the second bonding pad 90d are formed on the first bonding pad 80d and the second bonding pad 90d and the fourth insulating layer surrounds the side walls of the first bonding pad 80d and the second bonding pad 90d . The fourth insulating layer may be a single layer or a laminated structure. When the fourth insulating layer is a laminated structure, the fourth insulating layer may alternately laminate two or more kinds of materials having different refractive indexes to form a Bragg reflector (DBR) structure, thereby selectively reflecting light of a specific wavelength. The material of the fourth insulating layer is formed of a non-conductive material, and is formed of a material such as Su8, benzocyclobutene (BCB), perfluorocyclobutane (PFCB), epoxy resin, acrylic resin, ), Polymethylmethacrylic acid (PMMA), polyethylene terephthalate (PET), polycarbonate (PC), polyetherimide, fluorocarbon polymer, (Al 2 O 3 ), silicon nitride (SiN x ), silicon oxide (SiO x ), titanium oxide (TiO x ), or magnesium fluoride (MgF x ).

본 발명의 일실시예에서, 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 제조공정은 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 제조공정 이후 바로 이어질 수 있다. 본 발명의 다른 실시예에서, 제1 본딩패드(80d) 및 제2 본딩패드(90d)의 제조공정이후, 먼저 제4 절연층의 형성단계를 진행하고, 이어서 제1 전극 블록(810d) 및 제2 전극 블록(910d)의 제조공정을 진행한다.In an embodiment of the present invention, the manufacturing process of the first electrode block 810d and the second electrode block 910d may be directly followed by the manufacturing process of the first bonding pad 80d and the second bonding pad 90d . In another embodiment of the present invention, after the first bonding pad 80d and the second bonding pad 90d are manufactured, first, the fourth insulating layer is formed, and then the first electrode block 810d and the The process of manufacturing the two-electrode block 910d proceeds.

도 35는 본 발명의 일실시예에 따른 발광장치의 개략도이다. 상술한 실시예들의 반도체 발광소자(1), 발광소자(2), 발광소자(3), 발광소자(4), 발광소자(5), 발광소자(6), 발광소자(7) 또는 발광소자(8)는 플립 칩 형식으로 패키지 기판(51)의 제1 패드(511), 제2 패드(512) 상에 장착된다. 제1 패드(511), 제2 패드(512) 사이는 절연 재질을 포함한 절연부(53)에 의해 전기적으로 절연된다. 플립 칩 장착 시, 전극 형성면과 대향하는 성장 기판(11a, 11b)의 일측을 주요 광 추출면으로 설정한다. 발광장치의 광 추출 효과를 증가시키기 위해 반도체 발광소자(1), 발광소자(2), 발광소자(3), 발광소자(4), 발광소자(5), 발광소자(6), 발광소자(7) 또는 발광소자(8)의 주변에 반사구조(54)를 설치할 수 있다.35 is a schematic view of a light emitting device according to an embodiment of the present invention. The semiconductor light emitting element 1, the light emitting element 2, the light emitting element 3, the light emitting element 4, the light emitting element 5, the light emitting element 6, the light emitting element 7 or the light emitting element 7 of the above- (8) is mounted on the first pad (511) and the second pad (512) of the package substrate (51) in a flip chip form. The first pad 511 and the second pad 512 are electrically insulated from each other by an insulating portion 53 including an insulating material. At the time of flip chip mounting, one side of the growth substrates 11a and 11b facing the electrode formation surface is set as a main light extraction surface. In order to increase the light extracting effect of the light emitting device, the semiconductor light emitting element 1, the light emitting element 2, the light emitting element 3, the light emitting element 4, the light emitting element 5, the light emitting element 6, 7 or the reflection structure 54 may be provided around the light emitting element 8.

도 36은 본 발명의 일실시예에 따른 발광장치의 개략도이다. 전구(Bulb)(600)는 램프 셰이드(602), 반사경(604), 발광모듈(610), 램프 홀더(612), 히트 싱크(614), 연결부(616) 및 전기적으로 연결된 소자(618)를 포함한다. 발광모듈(610)은 탑재부(606) 및 탑재부(606) 상에 위치하는 복수 개의 발광소자(608)를 포함하고, 복수 개의 발광소자(608)는 상술한 실시예들의 반도체 발광소자(1), 발광소자(2), 발광소자(3), 발광소자(4), 발광소자(5), 발광소자(6), 발광소자(7) 또는 발광소자(8)일 수 있다.36 is a schematic view of a light emitting device according to an embodiment of the present invention. The bulb 600 includes a lamp shade 602, a reflector 604, a light emitting module 610, a lamp holder 612, a heat sink 614, a connection 616 and an electrically connected element 618 . The light emitting module 610 includes a plurality of light emitting elements 608 located on the mount portion 606 and the mount portion 606. The plurality of light emitting elements 608 includes the semiconductor light emitting element 1, The light emitting element 2, the light emitting element 3, the light emitting element 4, the light emitting element 5, the light emitting element 6, the light emitting element 7,

본 발명에서 예시한 각 실시예는 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것은 아니다. 누구든지 본 발명에 대해 진행한 자명한 수정 또는 변경은 본 발명의 정신과 범위를 벗어나지 않는다.It is to be understood that the invention is not limited to the disclosed embodiments. Any person skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims.

1, 2, 3, 4, 5, 6 발광소자
11a, 11b 기판
10a, 10b 반도체층
101a, 101b 제1 반도체층
102a, 102b 제2 반도체층
103a, 103b 활성층
100a, 100b 홀부
102s 표면
1011a, 1011b 제1 표면
1012a, 1012b 제2 표면
110a 제4 절연층
111a, 111b 서라운딩부
20a, 20b 제1 절연층
200a, 200b 제1 절연층서라운딩영역
201a, 201b 제1 절연층커버영역
202a, 202b 제1 절연층개구
203a, 203b 제1 절연층개구
30a, 30b 투명 도전층
300b 투명 도전층 개구
301a, 301b 투명 도전층 외연
40a, 40b 반사층
400b 반사층 개구
401a, 401b 반사층 외연
41a, 41b 배리어층
410b 배리어층 개구
411a, 411b 배리어층 외연
50a, 50b 제2 절연층
501a, 501b 제2 절연층 개구
502a, 502b 제2 절연층 개구
5020b 환상 개구
5021b 측벽
60a, 60b 접촉층
600a, 600b 핀영역
602a 접촉층 개구
601b 제1 접촉층
6011b 제1 접촉층측벽
602b 제2 접촉층
6021b 제2 접촉층측벽
70a, 70b 제3 절연층
701a, 702a 제3 절연층개구
701b, 702b 제3 절연층개구
80a, 80b 제1 본딩패드
90a, 90b 제2 본딩패드
800a 제1 본딩패드개구
801b 제1 볼록부
802a 제1 측변
802b 제1 오목부
803b 제1 플랫
804a 제1 오목부
805a 제1 상층 본딩패드
807a 제1 하층 본딩패드
810a 제1 범퍼패드
900a 제2 본딩패드 개구
901b 제2 볼록부
902a 제2 측변
902b 제2 오목부
903b 제2 직선변
904a 제2 오목부
905a 제2 상층 본딩패드
907a 제2 하층 본딩패드
910a, 910b 제2 범퍼패드
1000a, 1000b 반도체 구조
1001a, 1001b 제2 외측벽
1002a, 1002b 내측벽
1003a, 1003b 제1 외측벽
51 패키지 기판
511 제1 패드
512 제2 패드
53 절연부
54 반사구조
600 전구
602 램프 셰이드
604 반사경
606 탑재부
608 발광소자
610 발광모듈
612 램프 홀더
614 히트 싱크
616 연결부
618 전기적으로 연결된 소자1, 2, 3, 4, 5, 6 Light emitting element
11a, 11b substrate
10a and 10b semiconductor layers
101a and 101b,
102a and 102b,
103a and 103b,
100a and 100b,
102s surface
1011a, 1011b First surface
1012a, 1012b Second surface
110a fourth insulating layer
111a and 111b,
20a, 20b First insulation layer
200a, 200b First insulating layer Rounding region
201a, 201b First insulating layer cover region
202a, 202b First insulating layer opening
203a, 203b First insulating layer opening
30a, 30b A transparent conductive layer
300b transparent conductive layer opening
301a, 301b Outer transparent conductive layer
40a, 40b,
400b reflective layer opening
401a, 401b reflection layer outer
41a and 41b barrier layers
410b barrier layer opening
411a, 411b Outer barrier layer
50a, 50b Second insulation layer
501a, 501b Second insulating layer opening
502a, 502b Second insulating layer opening
5020b annular opening
5021b side wall
60a, 60b contact layer
600a and 600b,
602a contact layer opening
601b First contact layer
6011b First contact layer side wall
602b Second contact layer
6021b Second contact layer side wall
70a, 70b Third insulating layer
701a, 702a Third insulating layer opening
701b, 702b Third insulating layer opening
80a, 80b First bonding pad
90a, 90b second bonding pad
800a first bonding pad opening
801b First protrusion
802a first side
802b first concave portion
803b First flat
804a First recess
805a first upper layer bonding pad
807a first lower layer bonding pad
810a first bumper pad
900a second bonding pad opening
901b Second convex portion
902a second side
902b second concave portion
903b 2nd straight line
904a second concave portion
905a second upper layer bonding pad
907a second lower layer bonding pad
910a, 910b Second bumper pad
1000a, 1000b semiconductor structure
1001a, 1001b,
1002a, 1002b inner side walls
1003a and 1003b,
51 package substrate
511 first pad
512 second pad
53 insulation
54 reflective structure
600 light bulbs
602 lampshade
604 reflector
606 mount part
608 Light emitting element
610 Light emitting module
612 Lamp holder
614 Heatsink
616 connection
618 electrically connected element

Claims (20)

반도체적층, 제1 본딩패드, 제2 본딩패드 및 복수 개의 홀부를 포함하고,
상기 반도체적층은 제1 반도체층, 제2 반도체층 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치하는 활성층을 포함하고;
상기 제1 본딩패드는 상기 반도체적층 상에 위치하고;
상기 제2 본딩패드는 상기 반도체적층 상에 위치하며, 상기 제1 본딩패드와 거리를 두고 이격되며, 상기 반도체적층 상에 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 위치하는 영역을 정의하고;
상기 복수 개의 홀부는 상기 제1 반도체층을 노출시키도록 상기 활성층을 관통하고,
평면도 상에서, 상기 제1 본딩패드 및 상기 제2 본딩패드는 상기 복수 개의 홀부 위치 이외의 영역에 형성되는,
발광소자.A semiconductor bonding layer, a first bonding pad, a second bonding pad, and a plurality of hole portions,
The semiconductor stack includes a first semiconductor layer, a second semiconductor layer, and an active layer located between the first semiconductor layer and the second semiconductor layer;
The first bonding pad being located on the semiconductor stack;
The second bonding pad is located on the semiconductor stack and is spaced apart from the first bonding pad and defines a region on the semiconductor stack between the first bonding pad and the second bonding pad ;
The plurality of holes penetrate the active layer to expose the first semiconductor layer,
Wherein the first bonding pad and the second bonding pad are formed on regions other than the plurality of hole portions on a plan view,
Light emitting element. 제1항에 있어서,
상기 제1 본딩패드는 평면도 상에서 제1 개구를 포함하고, 상기 제2 본딩패드는 평면도 상에서 제2 개구를 포함하고, 상기 복수 개의 홀부는 각각 상기 제1 개구 및 상기 제2 개구와 중첩되는, 발광소자.The method according to claim 1,
Wherein the first bonding pad comprises a first opening in a plan view and the second bonding pad comprises a second opening in a plan view and wherein the plurality of holes comprise a first opening and a second opening overlapping the first opening and the second opening, device. 제1항에 있어서,
일부의 상기 복수 개의 홀부는 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 상기 영역에 위치하는, 발광소자.The method according to claim 1,
And a part of the plurality of holes is located in the region between the first bonding pad and the second bonding pad. 제2항에 있어서,
상기 홀부의 개구 형상은 원형 또는 타원형을 포함하고, 상기 홀부는 상기 제1 개구의 최대 폭 또는 상기 제2 개구의 최대 폭보다 작은 최대 폭을 가지는, 발광소자.3. The method of claim 2,
Wherein the opening shape of the hole portion includes a circular or elliptical shape and the hole portion has a maximum width that is smaller than the maximum width of the first opening or the maximum width of the second opening. 제1항에 있어서,
상기 제1 본딩패드는 평면도 상에서 제1 측변 및 상기 제1 측변으로부터 상기 제2 본딩패드와 멀어지는 방향으로 연장되는 복수 개의 제1 오목부를 포함하고, 및/또는 상기 제2 본딩패드는 평면도 상에서 제2 측변 및 상기 제2 측변으로부터 상기 제1 본딩패드와 멀어지는 방향으로 연장되는 복수 개의 제2 오목부를 포함하는, 발광소자.The method according to claim 1,
Wherein the first bonding pad comprises a first side face on a plan view and a plurality of first recesses extending in a direction away from the second bonding pad from the first side face and / And a plurality of second recesses extending in a direction away from the first bonding pad from the side of the second side. 제5항에 있어서,
상기 복수 개의 제1 오목부는 평면도 상에서 상기 복수 개의 제2 오목부와 거의 나란히 정렬되는, 발광소자.6. The method of claim 5,
And the plurality of first recesses are aligned substantially in parallel with the plurality of second recesses in a plan view. 제5항에 있어서,
상기 복수 개의 제1 오목부는 평면도 상에서 상기 복수 개의 제2 오목부와 어긋나게 배치되는, 발광소자.6. The method of claim 5,
And the plurality of first concave portions are disposed on the planar view in such a manner as to be shifted from the plurality of second concave portions. 제5항에 있어서,
일부의 상기 복수 개의 홀부는 각각 상기 제1 본딩패드의 상기 복수 개의 제1 오목부 및 상기 제2 본딩패드의 상기 복수 개의 제2 오목부 내에 위치하는, 발광소자.6. The method of claim 5,
And the plurality of hole portions are positioned within the plurality of first concave portions of the first bonding pad and the plurality of second concave portions of the second bonding pad, respectively. 제1항에 있어서,
상기 제1 본딩패드는 평면도 상에서 복수 개의 제1 볼록부 및 복수 개의 제1 오목부를 포함하고, 상기 복수 개의 제1 오목부의 곡률반경은 상기 복수 개의 제1 볼록부의 곡률반경보다 큰, 발광소자.The method according to claim 1,
Wherein the first bonding pad includes a plurality of first convex portions and a plurality of first concave portions in a plan view and a radius of curvature of the plurality of first concave portions is larger than a radius of curvature of the plurality of first convex portions. 제9항에 있어서,
상기 제2 본딩패드는 평면도 상에서 복수 개의 제2 볼록부 및 복수 개의 제2 오목부를 포함하고, 상기 복수 개의 제1 오목부는 상기 복수 개의 제2 오목부와 대향하고, 상기 복수 개의 제1 오목부의 상기 곡률반경은 상기 복수 개의 제2 오목부의 곡률반경보다 작은, 발광소자.10. The method of claim 9,
Wherein the second bonding pad includes a plurality of second convex portions and a plurality of second concave portions in a plan view, the plurality of first concave portions facing the plurality of second concave portions, and the plurality of first concave portions facing the plurality of first concave portions, And the radius of curvature is smaller than the radius of curvature of the plurality of second recesses. 제7항에 있어서,
상기 복수 개의 제2 볼록부의 곡률반경은 상기 복수 개의 제1 볼록부의 상기 곡률반경보다 작은, 발광소자.8. The method of claim 7,
And the radius of curvature of the plurality of second convex portions is smaller than the radius of curvature of the plurality of first convex portions. 제1항에 있어서,
상기 활성층의 측벽을 피복하는 제1 절연층을 더 포함하되, 상기 제1 절연층은 상기 제2 반도체층을 노출시키도록 제1 절연층개구를 포함하는, 발광소자.The method according to claim 1,
And a first insulating layer covering the sidewalls of the active layer, wherein the first insulating layer includes a first insulating layer opening to expose the second semiconductor layer. 제12항에 있어서,
상기 제1 절연층개구 내에 위치하는 투명 도전층을 더 포함하되, 상기 투명 도전층의 외연은 상기 제1 절연층과 거리를 두고 이격되는, 발광소자.13. The method of claim 12,
Further comprising a transparent conductive layer located within the opening of the first insulating layer, wherein an outer edge of the transparent conductive layer is spaced apart from the first insulating layer. 제1항에 있어서,
반사층 및 상기 반사층 상에 위치하는 배리어층을 더 포함하되, 상기 배리어층의 외연은 상기 반사층의 외연보다 더 외측에 설치되거나 상기 반사층의 외연과 겹치도록 설치되는, 발광소자.The method according to claim 1,
A reflective layer and a barrier layer disposed on the reflective layer, wherein the outer edge of the barrier layer is provided on the outer side of the outer edge of the reflective layer or on the outer edge of the reflective layer. 제2항에 있어서,
상기 배리어층 상에 위치하는 제2 절연층을 더 포함하되, 상기 제2 절연층은 상기 제1 반도체층을 노출시키도록 제2 절연층개구를 포함하고, 상기 제2 절연층개구의 폭은 상기 제1 개구의 폭보다 작은, 발광소자.3. The method of claim 2,
And a second insulating layer disposed on the barrier layer, wherein the second insulating layer includes a second insulating layer opening to expose the first semiconductor layer, And the second opening is smaller than the width of the first opening. 제14항에 있어서,
상기 배리어층 상에 위치하는 제2 절연층을 더 포함하되, 상기 제2 절연층은 상기 배리어층을 노출시키도록 제2 절연층개구를 포함하는, 발광소자.15. The method of claim 14,
And a second insulating layer located on the barrier layer, wherein the second insulating layer includes a second insulating layer opening to expose the barrier layer. 제1항에 있어서,
상기 제1 반도체층 상에 위치하는 제1 접촉층 및 상기 제2 반도체층 상에 위치하는 제2 접촉층을 더 포함하되, 상기 제1 접촉층은 상기 제2 접촉층을 에워싸는, 발광소자.The method according to claim 1,
Further comprising a first contact layer located on the first semiconductor layer and a second contact layer located on the second semiconductor layer, the first contact layer surrounding the second contact layer. 제1항에 있어서,
상기 복수 개의 홀부를 커버하는 제1 접촉층을 더 포함하는 발광소자.The method according to claim 1,
And a first contact layer covering the plurality of holes. 제18항에 있어서,
상기 제1 접촉층은 금 이외의 금속 재질을 포함하는, 발광소자.19. The method of claim 18,
Wherein the first contact layer comprises a metal material other than gold. 제15항에 있어서,
상기 반도체적층 상에 위치하는 제3 절연층을 더 포함하되, 상기 제3 절연층은 상기 배리어층을 노출시키도록 제3 절연층개구를 포함하는, 발광소자.16. The method of claim 15,
Further comprising a third insulating layer located on the semiconductor stack, wherein the third insulating layer includes a third insulating layer opening to expose the barrier layer.
KR1020160150606A 2015-11-13 2016-11-11 Light-emitting device KR102295014B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210111119A KR102389242B1 (en) 2015-11-13 2021-08-23 Light-emitting device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
TW104137443 2015-11-13
TW104137443A TWI772253B (en) 2015-11-13 2015-11-13 Light-emitting device
TW105120263 2016-06-28
TW105120263A TWI692115B (en) 2016-06-28 2016-06-28 Light-emitting device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210111119A Division KR102389242B1 (en) 2015-11-13 2021-08-23 Light-emitting device

Publications (2)

Publication Number Publication Date
KR20170056465A true KR20170056465A (en) 2017-05-23
KR102295014B1 KR102295014B1 (en) 2021-08-27

Family

ID=58768402

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020160150606A KR102295014B1 (en) 2015-11-13 2016-11-11 Light-emitting device
KR1020210111119A KR102389242B1 (en) 2015-11-13 2021-08-23 Light-emitting device
KR1020220047483A KR102541486B1 (en) 2015-11-13 2022-04-18 Light-emitting device

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020210111119A KR102389242B1 (en) 2015-11-13 2021-08-23 Light-emitting device
KR1020220047483A KR102541486B1 (en) 2015-11-13 2022-04-18 Light-emitting device

Country Status (2)

Country Link
JP (3) JP6890952B2 (en)
KR (3) KR102295014B1 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6638748B2 (en) * 2017-09-25 2020-01-29 日亜化学工業株式会社 Light emitting element and light emitting device
US11024770B2 (en) * 2017-09-25 2021-06-01 Nichia Corporation Light emitting element and light emitting device
JP6635206B1 (en) * 2018-02-16 2020-01-22 日亜化学工業株式会社 Light emitting element and light emitting device
EP3528296B1 (en) 2018-02-16 2020-06-03 Nichia Corporation Light emitting element and light emitting device
JP7054430B2 (en) * 2018-04-26 2022-04-14 日亜化学工業株式会社 Light emitting element
JP6844606B2 (en) * 2018-12-28 2021-03-17 日亜化学工業株式会社 Light emitting element, its manufacturing method, and light emitting device
JP7312056B2 (en) * 2019-01-07 2023-07-20 日機装株式会社 Semiconductor light emitting device and method for manufacturing semiconductor light emitting device
CN113363366B (en) * 2020-03-06 2024-04-19 隆达电子股份有限公司 Light-emitting element
CN115000270B (en) * 2022-06-16 2023-12-01 惠州华星光电显示有限公司 Light source module and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014093480A (en) * 2012-11-06 2014-05-19 Nichia Chem Ind Ltd Semiconductor light-emitting element
JP2014207267A (en) * 2013-04-11 2014-10-30 日亜化学工業株式会社 Light emitting element and light emitting device using the same
KR20150007119A (en) * 2013-07-10 2015-01-20 서울바이오시스 주식회사 Led chip having esd protection
KR20150014353A (en) * 2014-03-31 2015-02-06 서울바이오시스 주식회사 Light emitting diode

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173465A (en) * 2005-12-21 2007-07-05 Rohm Co Ltd Manufacturing method of nitride semiconductor light-emitting element
JP2009238931A (en) * 2008-03-26 2009-10-15 Panasonic Electric Works Co Ltd Semiconductor light-emitting element and manufacturing method therefor, and luminaire using the element
JP2009259904A (en) * 2008-04-14 2009-11-05 Sharp Corp Nitride series compound semiconductor light-emitting element
JP2011119491A (en) * 2009-12-04 2011-06-16 Showa Denko Kk Semiconductor light-emitting element, electronic apparatus, and light-emitting device
JP5869961B2 (en) * 2012-05-28 2016-02-24 株式会社東芝 Semiconductor light emitting device
JP6041341B2 (en) * 2012-07-19 2016-12-07 ローム株式会社 Light emitting device, light emitting device unit, and light emitting device package
KR101967837B1 (en) * 2013-03-11 2019-04-10 삼성전자주식회사 Semiconductor light-emitting device
KR102086365B1 (en) * 2013-04-19 2020-03-09 삼성전자주식회사 Semiconductor light emitting device
JP6221926B2 (en) * 2013-05-17 2017-11-01 日亜化学工業株式会社 Semiconductor light emitting device and manufacturing method thereof
US9196812B2 (en) * 2013-12-17 2015-11-24 Samsung Electronics Co., Ltd. Semiconductor light emitting device and semiconductor light emitting apparatus having the same
CN204315621U (en) * 2014-12-30 2015-05-06 广州市鸿利光电股份有限公司 A kind of LED flip chip

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014093480A (en) * 2012-11-06 2014-05-19 Nichia Chem Ind Ltd Semiconductor light-emitting element
JP2014207267A (en) * 2013-04-11 2014-10-30 日亜化学工業株式会社 Light emitting element and light emitting device using the same
KR20150007119A (en) * 2013-07-10 2015-01-20 서울바이오시스 주식회사 Led chip having esd protection
KR20150014353A (en) * 2014-03-31 2015-02-06 서울바이오시스 주식회사 Light emitting diode

Also Published As

Publication number Publication date
KR102389242B1 (en) 2022-04-20
JP7482081B2 (en) 2024-05-13
KR102541486B1 (en) 2023-06-08
KR20210110258A (en) 2021-09-07
KR102295014B1 (en) 2021-08-27
JP6890952B2 (en) 2021-06-18
KR20230086645A (en) 2023-06-15
JP2017092477A (en) 2017-05-25
JP2021121039A (en) 2021-08-19
KR20220054759A (en) 2022-05-03
JP2023099191A (en) 2023-07-11

Similar Documents

Publication Publication Date Title
KR102389242B1 (en) Light-emitting device
TWI772253B (en) Light-emitting device
TWI692115B (en) Light-emitting device
JP7221591B2 (en) light emitting element
CN111987208B (en) Light-emitting element
TWI809311B (en) Light-emitting device
KR102676772B1 (en) Light-emitting device
KR20240100327A (en) Light-emitting device
TW202339311A (en) Light-emitting device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant