KR102380331B1 - 초고투과율을 갖는 수평 전계 액정 표시장치 - Google Patents

초고투과율을 갖는 수평 전계 액정 표시장치 Download PDF

Info

Publication number
KR102380331B1
KR102380331B1 KR1020150168716A KR20150168716A KR102380331B1 KR 102380331 B1 KR102380331 B1 KR 102380331B1 KR 1020150168716 A KR1020150168716 A KR 1020150168716A KR 20150168716 A KR20150168716 A KR 20150168716A KR 102380331 B1 KR102380331 B1 KR 102380331B1
Authority
KR
South Korea
Prior art keywords
liquid crystal
electrode
pixel
crystal display
contact hole
Prior art date
Application number
KR1020150168716A
Other languages
English (en)
Other versions
KR20170064065A (ko
Inventor
고성곤
이종우
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150168716A priority Critical patent/KR102380331B1/ko
Publication of KR20170064065A publication Critical patent/KR20170064065A/ko
Application granted granted Critical
Publication of KR102380331B1 publication Critical patent/KR102380331B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)

Abstract

본 발명은 초고투과율을 갖는 수평 전계 방식의 액정 표시장치에 관한 것이다. 본 발명에 의한 수평 전계형 액정 표시장치는, 하부 기판, 게이트 금속층, 게이트 절연막, 소스 금속층, 보호막, 평탄화 막, 제1 콘택홀, 제2 콘택홀, 연결 전극을 포함한다. 게이트 금속층은, 하부 기판 위에 형성된다. 게이트 절연막은, 게이트 금속층을 덮는다. 소스 금속층은, 게이트 절연막 위에 형성된다. 보호막은, 소스 금속층을 덮는다. 평탄화 막은, 보호막 위에 적층된다. 제1 콘택홀은, 평탄화 막, 보호막 및 게이트 절연막을 관통하여 게이트 금속층의 일부를 노출한다. 제2 콘택홀은, 평탄화 막 및 보호막을 관통하여 소스 금속층의 일부를 노출한다. 연결 전극은, 평탄화 막 위에서 제1 콘택홀 및 제2 콘택홀을 통해, 게이트 금속층과 소스 금속층을 연결한다. 평탄화 막 중에서, 연결 전극 하부에 적층된 부분은 다른 부분의 높이인 제1 높이보다 낮은 제2 높이를 갖는다.

Description

초고투과율을 갖는 수평 전계 액정 표시장치{In Plane Switching Type Liquid Crystal Display Having Ultra High Transmittance Rate}
본 발명은 초고투과율을 갖는 수평 전계 방식의 액정 표시장치에 관한 것이다. 특히, 본 발명은 동일 평면상에 공통 전극과 화소 전극이 배열되며, 전극 상부에도 수평 전계가 인가되어 초고투과율을 갖는 수평 전계형 액정 표시장치에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 방식과 수평 전계 방식으로 대별된다.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동한다. 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 방식의 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; IPS) 모드로 액정을 구동하는 방식이 있다. 수평 전계 방식의 액정 표시 장치는 시야각이 160도 정도로 수직 전계 방식에 비해 넓으며, 구동 속도가 빠르다는 장점을 가진다. 따라서, 더 좋은 표시 품질을 제공하는 수평 전계 방식의 액정 표시 장치에 대한 요구가 날로 증가하고 있다.
이하, IPS 모드 수평 전계 방식의 액정 표시 장치에 대하여 상세히 살펴보기로 한다. 종래 기술에 의한 IPS 모드 수평 전계형 액정 표시패널은, 박막 트랜지스터(Thin Film Transistor; TFT) 어레이 기판, 칼라 필터 어레이 기판, 그리고 이 두 기판 사이에 개재된 액정 층을 포함한다. 도 1은 종래 기술에 의한 IPS 모드 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 2는 도 1에서 절취선 I-I'으로 자른 IPS 모드 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.
도 1 및 2에 도시한, 박막 트랜지스터 기판을 구비한 IPS 모드 수평 전계 방식의 액정 표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치함으로써, 그 사이에 형성되는 수평 전계로 액정 층을 구동하여 화상 데이터를 표시한다. 도 1 및 2를 참조하면, 종래 기술에 의한 IPS 모드 수평 전계 액정 표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.
게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 배열되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.
화소 전극(PXL)은 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 분기하여 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.
공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 분기하여 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 일정 거리 떨어져서 나란하게 배치된다.
이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.
(수직) 화소 전극(PXL)과 (수직) 공통 전극(COM)이 동일 평면상에서 서로 일정 거리 이격된 구조를 갖는 수평 전계 액정표시패널은 화소 영역 내에서 액정 구동을 위한 충전 용량을 확보하기 위해서는 수평 공통 전극(COMh)과 드레인 전극(D)에서 연장된 부분을 중첩하여 보조 용량(STG)을 형성한다. 또 다른 방법으로는, 수평 공통 전극(COMh)과 수평 화소 전극(PXLh)에서 연장된 부분과 중첩하여 보조 용량을 형성할 수도 있다. 도 2에서는 보조 용량(STG)은 중첩된 수평 공통 전극(COMh)과 연장된 드레인 전극(D) 사이에 개재된 게이트 절연막(GI) 및 채널 층(A)이 이루는 공간 내에 형성된 경우를 나타낸다.
수직 화소 전극(PXLv)과 수직 공통 전극(COMv)이 동일 평면 상에서 일정 간격 이격하여 수평 전계를 이루도록 하기 위해, 박막 트랜지스터(T)를 덮는 보호막(PAS) 위에 평탄화 막(PAC)을 더 포함한다. 평탄화 막(PAC)은 폴리아크릴과 같은 유기 물질이 10,000Å 정도의 두께로 형성되는 데, 이 경우, 수평 화소 전극(PXLh)과 수평 공통 전극(COMh) 사이 공간에서 보조 용량을 구축하기가 어렵다. 따라서, 이와 같은 구조에서는, 도 2에서와 같이, 수평 화소 전극(PXLh)과 연결되는 드레인 전극(D)을 연장하여 수평 공통 전극(COMh)과 중첩하도록 형성함으로써, 보조 용량(STG)을 형성하는 것이 바람직하다.
하지만, 수평 공통 전극(COMh)과 드레인 전극(D) 사이에는 4,000Å 이상의 두께를 갖는 게이트 절연막(GI)과 2,000Å 이상의 두께를 갖는 채널 층(A)이 개재된다. 따라서, 보조 용량(STG)은 6,000Å 이상의 두께를 갖는 공간 내에 형성된다. 하여, 아직도 충분한 보조 용량(STG)을 형성하기에는 두 전극(수평 공통 전극(COMh)과 드레인 전극(D))사이의 거리가 먼 편이다. 그 결과, 충분한 보조 용량(STG)을 확보하기 위해서, 수평 공통 전극(COMh)과 드레인 전극(D)이 중첩하는 면적을 넓게 형성하여야 한다. 예를 들어, 도 1에 도시한 것과 같이, 데이터 배선(DL)과 데이터 배선(DL) 사이에 걸친 공간에 거의 꽉 차는 긴 길이와 공통 배선(CL)보다도 넓을 폭을 갖도록 형성하는 것이 바람직하다.
보조 용량(STG)은 화소 영역 내에서 빛을 투과하지 못하는 영역이 된다. 즉, 보조 용량(STG)은 액정 표시 패널을 구동하는 데 있어서, 반드시 필요한 구성 요소이지만, 화소의 개구율을 감소하는 주된 원인이 되고 있다.
상기 설명한 바와 같은 IPS 모드 수평 전계형 액정 표시장치에서 액정 층을 구동하는 수평 전계 형성에 대하여 상세히 살펴보면 다음과 같다. 도 3은 도 1에서 화소 영역 일부인 절취선 II-II'으로 자른 확대 단면도로서, IPS 모드 수평 전계형 액정표시장치의 화소 전극과 공통전극 사이에서 형성되는 수평 전계 및 액정분자의 구동상태를 나타내는 개략도이다.
도 3을 참조하면, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)이 동일 평면상에서 수평 방향으로 나란하게 형성되어 있다. 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이에 직류 전압차이가 발생하면, 도 3의 곡선과 같이 전기장이 형성된다.
현재 주력으로 생산하고 있는 IPS 모드 수평 전계형 액정표시장치는, 도 3에 도시한 바와 같이, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)은 대략 2.5㎛ 정도의 선 폭을 갖는 막대 형상을 갖는다. 그리고 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)은 선 폭의 5~8배에 해당하는 12~20㎛ 정도의 간격을 갖도록 배열된다. 그리고 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 위에는 액정 층을 구성하는 액정 분자(LCM)들의 초기 배향 상태를 결정하는 배향막(ALG)이 형성되어 있다.
수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이에 전계가 형성되면, 액정 분자(LCM)들은 전계의 영향으로 재 정렬한다. 이와 같은 상태에서, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이에 수평 전계가 인가될 경우, 수평 전계는 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 서로 가장 인접한 측면 사이에서 형성된다. 반면에, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 바로 상부 공간에서는 수평 전계가 형성되지 않고, 거의 수직 방향으로만 약한 전계가 발생한다.
이러한 상태에서는, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 위에 놓여 있는 액정 분자(LCM)들 대부분은 수평 전계의 영향을 받을 수 없으므로 재배열되지 않고, 배향막(ALG)에 의한 초기 배열 상태를 유지하게 된다. 즉, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이의 액정 분자(LCM)들은 수평 전계에 의해 구동되어 표시 기능을 발휘 하지만, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 바로 위에 놓인 액정 분자(LCM)들은 수평 전계에 의한 구동이 이루어지지 않아 표시 기능을 발휘하지 못한다. 따라서, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)이 차지하는 부분은 비 개구 영역(NDA)이 되며, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이 공간만이 개구 영역(DA)이 된다.
이와 같이, IPS 모드 수평 전계형에서는 화소 영역 중에서도 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)이 차지하는 면적은 개구율 및 휘도에 기여하지 않는 영역이 된다. 이와 같이, 수평 전계형 액정표시장치에서는 화소 전극(PXL) 및 공통 전극(COM)을 투명 도전물질로 제조하더라도, 개구율 및 휘도를 저해하는 요인이 되고 있다.
또한, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)을 투명 전극을 사용할 경우, 이 전극들 상부에 배치된 액정이 구동하지 않기 때문에 빛 샘의 원인이 된다. 예를 들어, 노멀리 블랙(Normally Black) 모드의 액정 표시장치에서 전계가 인가되지 않은 상태에서 흑색 계조를 나타내고, 전계가 인가된 상태에서는 백색 계조를 나타낸다. 하지만, IPS 모드 액정 표시장치에서 전극들을 투명 전극을 사용할 경우, 전계가 인가된 상태에서도 전극 상부의 액정들이 초기 상태인 블랙 계조 상태가 된다. 따라서, 완전 백색을 구현하는 데 장애가 된다. 반대로 노멀리 화이트(Normally White) 모드의 액정 표시장치에서는 완전 흑색을 구현하고자 할 때, 전극들 상부의 액정들은 백색 계조 상태를 유지하므로, 완전 흑색을 구현하는 데 장애가 된다.
따라서, IPS 모드 수평 전계형에서는 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)을 불투명한 금속 물질로 형성하는 것이 바람직하다. 즉, IPS 모드 액정 표시장치에서는 액정이 구동되지 않는 전극 상부 영역이 빛 샘의 원인이 되므로, 이 부분을 불투과 영역으로 만들어야 한다. 결과적으로 IPS 모드에서는 전극들에 투명 도전 물질을 사용하는 것은 바람직하지 못하다.
IPS 모드 수평 전계형 액정 표시장치는 액정을 고속으로 구동할 수 있다는 장점이 있지만, 전극 영역이 불투과 영역이 되어, 투과율을 향상하는 데 한계가 있다. 고속 구동 특성을 가져 동영상 표시에 유리하면서, 아주 높은 투과율을 확보할 수 있는 수평 전계형 액정 표시장치의 개발이 필요하다.
본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, IPS 모드에 의한 수평 전계 방식 액정표시 패널에서 발생하는 문제점을 극복하여, 초고투과율을 갖는 수평 전계 방식 액정 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 동일 평면상에서 화소 전극과 공통 전극이 서로 이웃하는 구조를 가져 고속 구동 특성을 갖는 박막 트랜지스터 기판을 구비한 수평 전계 방식 액정 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은, 전극부의 상부에도 수평 전계가 인가되어 전극 영역도 개구 영역이 되어, 화소 영역을 거의 모두 개구 영역으로 활용함으로써 초고투과율을 갖는 수평 전계형 액정 표시장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 수평 전계형 액정 표시장치는, 하부 기판, 게이트 금속층, 게이트 절연막, 소스 금속층, 보호막, 평탄화 막, 제1 콘택홀, 제2 콘택홀, 연결 전극을 포함한다. 게이트 금속층은, 하부 기판 위에 형성된다. 게이트 절연막은, 게이트 금속층을 덮는다. 소스 금속층은, 게이트 절연막 위에 형성된다. 보호막은, 소스 금속층을 덮는다. 평탄화 막은, 보호막 위에 적층된다. 제1 콘택홀은, 평탄화 막, 보호막 및 게이트 절연막을 관통하여 게이트 금속층의 일부를 노출한다. 제2 콘택홀은, 평탄화 막 및 보호막을 관통하여 소스 금속층의 일부를 노출한다. 연결 전극은, 평탄화 막 위에서 제1 콘택홀 및 제2 콘택홀을 통해, 게이트 금속층과 소스 금속층을 연결한다. 평탄화 막 중에서, 연결 전극 하부에 적층된 부분은 다른 부분의 높이인 제1 높이보다 낮은 제2 높이를 갖는다.
일례로, 평탄화 막에서, 제1 콘택홀과 제2 콘택홀 사이에 배치된 부분이 제2 높이를 갖는다.
일례로, 평탄화 막에서 제1 콘택홀 및 제2 콘택홀 주변을 둘러싸는 부분이 제2 높이를 갖는다.
일례로, 평탄화 막에서, 제2 높이는 제1 높이의 50% 이하이다.
일례로, 연결 전극은, 인듐-주석 산화물 및 인듐-아연 산화물과 같은 투명 도전 물질을 포함한다.
일례로, 상부 기판과 액정 층을 더 포함한다. 상부 기판은, 하부 기판과 일정 거리 이격하여 면 합착된다. 액정 층은, 하부 기판과 상부 기판 사이에 개재된다.
일례로, 상기 연결 전극과 동일한 평면 상에서 동일한 물질을 포함하며, 교대로 배치된 화소 전극 및 공통 전극을 더 포함한다. 화소 전극 및 공통 전극은 0.5㎛ 내지 2.0㎛의 선 폭과 2.0㎛ 내지 6.0㎛의 배열 피치를 갖고 교대로 배치된다.
일례로, 화소 전극 및 공통 전극은, 선 폭이 1.0㎛이고, 그 사이의 간격이 1.0㎛ 내지 5.0㎛이다.
일례로, 다수 개의 화소 영역들, 화소 전극 및 공통 전극 및 다수 개의 블록 영역들을 더 포함한다. 화소 영역들은, 하부 기판에 매트릭스 방식으로 배열된다. 화소 전극 및 공통 전극은, 화소 영역 내 동일한 평면 상에서 교대로 배치된다. 블록 영역들은, 화소 영역 내에서 연속으로 배치된다. 블록 영역은, 전극 영역과 간격 영역을 구비한다. 전극 영역은, 화소 전극 및 상기 공통 전극 중 어느 하나에 해당한다. 간격 영역은, 이웃하는 두 전극들 사이에 해당한다. 블록 영역 하나의 폭은 2.0㎛ 내지 6.0㎛이다.
일례로, 화소 영역의 폭이 20~65㎛인 경우, 화소 영역에 대한 상기 블록 영역의 폭 비율은 10% 이하이다.
일례로, 화소 영역의 폭이 65~125㎛인 경우, 화소 영역에 대한 상기 블록 영역의 폭 비율은 6% 이하이다.
일례로, 화소 영역의 폭이 125~210㎛인 경우, 화소 영역에 대한 상기 블록 영역의 폭 비율은 4% 이하이다.
본 발명은 공통 전극과 화소 전극의 상부 공간도 투과 영역으로 활용할 수 있는 U-IPS(ltra high transmissive In Plane Switching) 모드 수평 전계형 액정 표시장치를 제공한다. 특히, 본 발명은 전극 영역에서 무 전계 영역을 최소화 할 수 있는 최적화된 전극 폭 값과, 최대 투과율을 확보할 수 있는 최적화된 전극들 사이의 간격 또는 전극 배열 피치 값을 갖는 수평 전계형 액정 표시장치를 제공한다. 그 결과, 본 발명에 의한 수평 전계형 액정 표시장치는, 공통 전극과 화소 전극의 상층 영역에도 수평 전계를 형성할 수 있다. 또한, 공통 전극과 화소 전극의 이격 간격이 충분히 가까이 배열되어 액정 용량이 증가하여, 액정 구동에 필요한 전체 용량이 보조 용량을 필요로 하지 않을 정도로 큰 값을 갖는다. 따라서, 화소 영역 내에 비 개구 영역인 보조 용량을 형성할 필요가 없다. 본 발명에 의한 수평 전계형 액정 표시장치는, 화소 영역의 거의 모든 부분을 개구 영역으로 활용할 수 있는 고 개구율 및 고 휘도를 갖는 수평 전계형 액정 표시장치용 박막 트랜지스터 기판을 제공한다. 또한, 콘택홀들 주변에 배치된 평탄화 막의 두께가 다른 부분보다 낮기 때문에, 연결 전극은 낮은 단차부를 타고 넘어가며 증착된다. 그 결과, 연결 전극은 증착 불량부를 포함하지 않아 서로 다른 층의 금속층들을 정상적으로 연결할 수 있다.
도 1은 종래 기술에 의한 IPS(In Plane Switching) 모드 액정 표시 장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'으로 자른 IPS 모드 액정 표시 장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 도 1에서 화소 영역 일부인 절취선 I-I'으로 자른 확대 단면도로서, IPS 모드 액정 표시 장치의 화소 전극과 공통전극 사이에서 형성되는 수평 전계 및 액정 분자의 구동상태를 나타내는 개략도.
도 4는 본 발명에 의한 초고투과율을 갖는 수평 전계 방식(U-IPS 모드) 액정 표시 장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 5는 도 4에서 화소 영역 일부인 절취선 II-II'으로 자른 확대 단면도로서, 화소 전극과 공통 전극의 배열 구조를 나타내는 도면.
도 6은 본 발명의 사상을 종래 기술에 적용한 수평 전계 방식 액정 표시 장치에서, 화소 전극과 공통 전극 사이에서 형성되는 전계의 형상을 나타내는 비교 도면.
도 7은 본 발명에 의한 U-IPS 모드 액정 표시 장치의 화소 전극과 공통 전극의 배열 구조에서 형성되는 전계의 형상을 나타내는 단면도.
도 8은 본 발명에 의한 U-IPS 모드 액정 표시 장치의 전극 배열 피치에 따른 투과율을 나타내는 그래프.
도 9는 종래 기술에 의한 IPS 모드 액정 표시장치에서 하나의 화소를 구성한 화소 전극과 공통 전극의 구조를 나타낸 단면도.
도 10은 본 발명에 의한 U-IPS 모드 액정 표시장치에서 하나의 화소를 구성한 화소 전극과 공통 전극의 구조를 나타낸 단면도.
도 11은 본 발명의 제1 실시 예에 의한 U-IPS 모드 액정 표시장치의 개략적인 구조를 나타내는 평면도.
도 12는 도 11에서 절취선 III-III'으로 자른, 본 발명의 제1 실시 예에 의한 U-IPS 모드 액정 표시장치의 구조를 나타내는 단면도.
도 13a는 본 발명에 의한 U-IPS 모드 액정 표시장치에서 배향막들이 표시 영역에만 국한되어 배치된 경우의 빛 투과 상태를 나타낸 단면도.
도 13b는 본 발명에 의한 U-IPS 모드 액정 표시장치에서 배향막들이 표시 영역 및 비 표시 영역 모두에 배치된 경우의 빛 투과 상태를 나타낸 단면도.
도 14는 본 발명의 제2 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 나타내는 단면도.
도 15는 본 발명의 제3 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 방지한 구조를 나타내는 단면도.
도 16은 본 발명의 제4 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 방지한 구조를 나타내는 단면도.
도 17은 본 발명의 제5 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 방지한 구조를 나타내는 단면도.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명에 의한 수평 전계 방식의 액정 표시장치는, 일정 거리 이격하여 서로 면 대향하여 합착된 하부 기판과 상부 기판 그리고 그 사이에 개재된 액정 층을 포함한다. 하부 기판에는 박막 트랜지스터들이 배치되므로 박막 트랜지스터 기판이라고 부르기도 한다. 하부 기판에는, 선분 모양의 화소 전극과 선분 모양의 공통 전극이 동일 평면상에서 교대로 배치된 구조를 갖는다. 특히, 화소 전극과 공통 전극의 간격을 좁혀 전극의 상층 공간에도 프린지 필드에 의한 수평 전계를 형성한다. 따라서, 본 발명에 의한 수평 전계 방식의 액정 표시장치는, 전극 영역도 투과 영역으로 사용함으로써, 초고투과율을 확보할 수 있어, U-IPS 모드 액정 표시장치라고 부르기도 한다.
이하, 도 4 및 5를 참조하여 상세히 설명한다. 도 4는 본 발명에 의한 초고투과율을 갖는 수평 전계 방식(U-IPS 모드) 액정 표시 장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 5는 도 4에서 화소 영역 일부인 절취선 II-II'으로 자른 확대 단면도로서, 화소 전극과 공통 전극의 배열 구조를 나타내는 도면이다.
도 4를 참조하면, 본 발명에 의한 U-IPS 모드 액정 표시 패널의 박막 트랜지스터 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 또한, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)을 구비한다. 도면으로 도시하지 않았지만, 공통 전극(COM)에 공통 전압을 인가하기 위한 공통 배선이 더 배치될 수 있다. 여기서는, 별도의 공통 배선 없이, 데이터 배선(DL)과 중첩하는 최외각 공통 전극(COMo)이 각 화소의 공통 전극(COM)들을 연결하는 공통 배선의 기능을 하는 구조를 갖는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(도시하지 않음)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.
화소 전극(PXL)은 보호막 및/또는 평탄화 막을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 분기하여 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 포함한다.
공통 전극(COM)은 최 외각 공통 전극(COMo), 수평 공통 전극(COMh) 및 수직 공통 전극(COMv)을 포함할 수 있다. 최 외각 공통 전극(COMo)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화 막(PAC)을 사이에 두고 데이터 배선(DL)을 완전히 덮는 구조를 가져, 각 화소 영역에 배치된 공통 전극(COM)들을 전기적으로 모두 연결한다. 수평 공통 전극(COMh)은 최외각 공통 전극(COMo)와 연결되며 화소를 가로 질러 배치된 막대 형상을 갖는다. 수직 공통 전극(COMv)은 수평 공통 전극(COMh)에서 분기하여 화소 영역 내에서 수직 방향으로 배치된 다수 개의 선분 형상을 갖는다.
특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 교대로 나란하게 배치된다. 또한, 최 외각 공통 전극(COMo) 바로 옆에는 첫 번째 혹은 마지막 번째 수직 화소 전극(PXLv)이 배치된다.
이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 최 외각 공통 전극(COMo)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.
본 발명에 의한 U-IPS 모드 액정 표시장치의 구조를 나타내는 도 4와 종래 기술에 의한 IPS 모드 액정 표시장치의 구조를 나타내는 도 1을 비교하면, 대부분의 구성 요소들이 유사하다. 차이가 있다면, 도 4에서는 보조 용량 전극이 포함되어 있지 않다. 또 다른 중요한 차이점으로는 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 배열 구조에 차이가 있다. 하지만, 도면상으로 전극들의 배열 구조에 대한 차이점은 나타나지 않는다. 하여, 이하에서는 도 5를 더 참조하여, 본 발명에 의한 U-IPS 모드 액정 표시장치의 구조를 상세히 설명한다.
도 5를 참조하면, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)이 동일 평면상에서 수평 방향으로 나란하게 형성되어 있다. 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 하부에는 평탄화 막, 보호막 및 게이트 절연막이 적층되어 있을 수 있다. 여기서는 전극들의 배치 구조를 중심으로 설명한다.
수직 화소 전극(PXLv)과 수직 공통 전극(COMv)은 교대로 배치되어 있다. 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)은 각각 동일한 선폭(CD)을 갖는다. 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)은 일정 간격(GAP)을 두고 평행하게 배치되어 있다.
예를 들어, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD)은 0.5㎛ 내지 2.0㎛의 값을 갖는다. 또한, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 배열 피치(Pitch)는 2.0㎛ 내지 6.0㎛의 값을 갖는다. 따라서, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 간격(GAP)은 1.5㎛ 내지 4.0㎛의 값을 가질 수 있다. 가장 바람직하게는 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD)은 1.0㎛인 것이 좋다. 이 조건하에서, 전극 피치(Pitch)를 고려하면, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 간격(GAP)은 1.0㎛ 내지 5.0㎛의 값을 갖는 것이 바람직하다.
이와 같은, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD) 그리고 피치(Pitch) 값들은 임의적으로, 설계자의 임의 변경으로 결정된 것이 아니다. 본 발명에서는, 초고투과율을 확보할 수 있는 U-IPS 모드 액정 표시장치를 고안하기 위해 다양한 실험 및 시뮬레이션을 통해 위와 같은 값들을 결정하였다.
첫 번째로, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 상부 공간에도 수평 전계를 형성하기 위해, 전극 간격(GAP)을 좁게 설계하였다. 즉, 전극 간격(GAP)을 좁게 설계하면, 수평 전계가 전극과 전극 사이에만 형성되는 것이 아니고, 전극의 상부 표면에도 프린지 필드에 의한 수평 전계를 형성할 수 있다.
하지만, 전극 간격을 좁혀서 전극 상부 표면에 수평 전계를 형성하더라도, 전극 영역을 항상 투과 영역으로 사용할 수 있는 것은 아니다. 종래 기술에 의한 IPS 모드 액정 표시장치에서, 전극의 간격을 전극의 폭에 가깝게 줄이더라도, 전극 상부 영역을 모두 투과 영역으로 사용할 수 있는 것은 아니다.
그 이유에 대해 도 6을 참조하여 설명한다. 도 6은 본 발명의 사상을 종래 기술에 적용한 수평 전계 방식 액정 표시 장치에서, 화소 전극과 공통 전극 사이에서 형성되는 전계의 형상을 나타내는 비교 도면이다. 도 6은, 종래 기술에 의한 IPS 모드 액정 표시장치에서 전극의 간격을, 본 발명의 경우에 대응하여, 좁힌 상태에서의 수평 전계 형상을 나타낸다.
예를 들어, 전극들의 폭(CD)이 2.3㎛ 이상인 값을 갖는 경우, 전극 간격(GAP)을 3.0㎛ 정도로 좁히면, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이뿐 아니라, 전극 상층부에도 수평 전계가 형성될 수 있다. 전극들(PXLv, COM) 상부에 표시된 반원형 실선은 전극들 사이에 형성된 수평 전계를 나타낸다. 그리고, 그 위에 도시한 그래프 곡선은, 액정 셀에 인가되는 수평 전계의 전체적인 프로파일을 나타낸다.
도 6을 참조하면, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이에서는 최대 전계가 형성된다. 또한, 전극들의 상부 공간에서도, 어느 정도의 전계가 형성된다. 하지만, 전극의 중앙부 일정 영역에는 전계 값이 급격히 저하되는 데드 존(Dead Zone)이 발생한다. 전극들의 폭(CD)이 2.3㎛ 이상인 경우, 이 데드 존의 영역은 적어도 1.0㎛ 이상 차지한다. 따라서, 도 6에서와 같이 수평 전계는 전극들의 상층부 중간 영역에서 급격히 저하되는 형상을 갖고, 이 부분은 여전히 비 투과 영역으로 남는다.
하지만, 본 발명에서와 같이, 전극들의 폭(CD)을 0.5㎛ 내지 2.0㎛의 값으로 설계한 경우, 전계의 데드 존(Dead Zone)을 극소화 할 수 있다. 도 7을 참조하여 설명한다. 도 7은 본 발명에 의한 U-IPS 모드 액정 표시 장치의 화소 전극과 공통 전극의 배열 구조에서 형성되는 전계의 형상을 나타내는 단면도이다.
도 7에서, 전극들(PXLv, COM) 상부에 표시된 반원형 실선은 전극들 사이에 형성된 수평 전계를 나타낸다. 그리고 그 위에 도시한 그래프 곡선은, 액정 셀에 인가되는 수평 전계의 전체적인 프로파일을 나타낸다. 도 7에 도시한 바와 같이, 전극의 선폭(CD)가 2.0㎛ 이하인 경우, 전극 상층부에 형성된 수평 전계의 데드 존(Dead Zone)은 0.5㎛ 이하의 영역으로 줄어들 수 있다. 또한, 전극들의 폭이 상대적으로 좁기 때문에, 전극들의 정 중앙부에도 프리지 필드가 형성된다. 따라서, 본 발명에서 목표로 하는 초고투과율을 달성하기 위해서는, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD)이 2.0㎛이하인 것이 바람직하다. 현재의 포토리소그래피 공정으로 2.0㎛보다 작은 선폭의 전극을 형성하는 것은 그리 어렵지않다. 이보다도 훨씬 좁은 선폭의 전극도 충분히 제작할 수 있다. 하지만, 더 좁은 선폭의 배선을 형성하는 것은, 제조 시간 및 제조 비용이 기하 급수적으로 증가할 수 있다..
이상 설명한 바와 같이, 다양한 크기의 액정 표시장치들의 생산 조건 및 고 품질을 제공할 수 있는 초고투과율을 고려하여, 본 발명에 의한 수평 전계형 액정 표시장치에서, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD)은, 0.5㎛ 내지 2.0㎛의 값을 갖는 것이 바람직하다. 특히, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD)은 1.0㎛의 값을 갖는 것이 가장 바람직하다.
두 번째로, 전극들의 선폭(CD)을 결정한 상태에서, 전극들의 피치(Pitch)를 결정하였다. 전극들의 피치(Pitch)는 투과율과 밀접한 관계가 있을 수 있다. 따라서, 전극들의 배열 피치(Pitch)에 따른 투과율의 변화값을 측정하여, 가장 바람직한 전극 배열 피치(Pitch) 값을 결정하였다.
예를 들어, 가장 바람직한 전극 선폭(CD)인 1.0㎛의 값을 갖도록 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)를 설계하되, 전극들의 배열 피치(Pitch)를 12.0㎛에서 0.5㎛ 단위로 좁혀가면서, 투과율을 측정한다. 전극 배열 피치(Pitch)를 좁히면, 전극의 개수가 늘어날 수 있기 때문에 투과율은 어느 정도 줄어드는 것을 충분히 예상할 수 있다. 하여, 어느 정도까지 전극 피치(Pitch)를 좁힐 수 있는가를 알아내기 위한 실험이었다.
하지만, 실험 결과는 도 8에 도시한 바와 같이, 예상 밖의 결과가 나왔다. 도 8은 본 발명에 의한 U-IPS 모드 액정 표시 장치의 전극 배열 피치에 따른 투과율을 나타내는 그래프이다.
종래 기술에 의한 IPS 모드에서 전극 배열 피치(Pitch)는 현재 12.5㎛가 최소 값에 해당한다. 따라서, 12.0㎛부터 시작하여 전극 배열 피치(Pitch)를 줄여가면서 투과율을 측정하였다. 전극 배열 피치(Pitch)가 줄어들 수록 빛의 투과율(Transmittance)은 점차 감소하였다. 그리고, 약 8.5㎛에서는 제품으로 허용 가능한 최소 투과율의 값인 0.380(a.u.)을 나타내었다. 여기까지의 결과만으로 보면, 전극 피치는 8.5㎛를 최하 값으로 설계하는 것이 바람직하다. 도 8에서는 편의상 전극 피치가 8.5㎛ 이하인 경우의 투과도만을 나타내었다. 8.5㎛ 이상의 범위에서는 거의 선형적으로 투과도가 증가한다.
하지만, 우리는 전극 배열 피치(Pich)를 더 좁혀서 실험을 계속 실시하였다. 그 결과, 전극 배열 피치(Pitch)가 7.0㎛에서 최소 값을 나타낸 후, 점차 증가하는 경향을 나타내었다. 심지어 6.0㎛에서 제품으로 허용 가능한 최소 투과율 값인, 0.380(a.u.)이 다시 나타났으며, 그 이후로도 투과율은 계속 증가하였다.
앞에서 설정한 전극 폭(CD)가 1.0㎛인 것을 고려하여, 전극 배열 피치(Pitch)를 2.0㎛까지 좁혀서 실험한 결과, 투과율은 계속 증가하는 추세를 나타내었다. 물론, 전극 배열 피치(Pitch)를 2.0㎛ 이하로 작게 만드는 것도 가능하다. 하지만, 다양한 크기의 액정 표시장치들의 생산 조건 및 고 품질을 제공할 수 있는 초고투과율을 고려하여, 본 발명에 의한 수평 전계형 액정 표시장치에서, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 배열 피치(Pitch)는, 2.0㎛ 내지 6.0㎛ 인 것이 바람직하다. 이 경우, 전극들 사이의 간격(GAP)은 1.0㎛ 내지 5.0㎛가 된다.
다양한 실험과 시뮬레이션을 통해, 본 발명에 의한 초고투과율을 갖는 수평 전계 방식의 액정 표시장치는, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD)은 1.0㎛이며, 배열 피치(Pitch)는 3.0㎛ 인 것이 가장 바람직하다. 이 경우, 전극들 사이의 간격(GAP)은 2.0㎛가 된다. 또한, 위 시뮬레이션 및 실험 결과를 바탕으로 실제 U-IPS 모드 액정 표시장치를 제조할 때, 현재의 생산 설비 및 공정 조건들을 고려했을 때, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 선폭(CD)은 1.9㎛이며, 배열 피치(Pitch)는 5.6㎛로 제조하였다. 이 경우, 전극들 사이의 간격(GAP)은 3.7㎛가 된다.
이와 같이 전극들을 설계할 경우, 전극 상층 영역도 모두 투과 영역으로 활용할 수 있다. 따라서, 화소 전극(PXL)과 공통 전극(COM) 모두를 투명 도전 물질로 형성하더라도, 빛 샘이 발생하지 않고, 초고투과율을 확보할 수 있다. 여기서, 투명 도전 물질은, 인듐-주석 산화물(Indium-Tin-Oxide; ITO) 혹은 인듐-갈륨-산화물(Indium-Zinc-Oxide; IZO)과 같은 산화물을 포함한다.
마지막으로, 이와 같이 전극들의 간격이 좁게 배치된 경우, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 사이에 형성되는 수평 전계는 종래 기술에 의한 IPS 모드에서와 다른 특성을 가질 수 있다. 즉, 본 발명에 의한 수평 전계형 액정 표시장치에서는 종래 기술과 다른 성질의 액정 물질을 사용하는 것이 바람직하다.
본 발명에서 제안한 전극 구조를 다양한 액정 물질에 적용하여 실험한 결과, 액정의 유전율 차이(Δε)가 -5 내지 5 범위 이내인 액정 물질이 최대 투과율을 보였다. 액정의 유전율 차이란, 액정 분자의 단축 유전율(ε⊥)과 장축 유전율(ε∥)의 차이를 의미한다. 예를 들어, 유전율 차이가 양수이면 포지티브 형(Positive Type) 액정으로, 음수이면 네가티브 형(Negative Type) 액정으로 구분한다. 본 발명에서는, 액정의 종류에 상관 없이 유전율의 차이가 5 이하인 것이 좋다. 또한, 유전율의 차이가 5이하인 네가티브 형 액정이 더 바람직하다. 즉, 유전율의 차이가 -5 보다 큰 네가티브 형 액정이 바람직하다.
<비교 예>
지금까지는 본 발명에 의한 초고투과율을 갖는 수평 전계 액정 표시장치에서 액정 층을 구동하기 위한 수평 전계의 측면에서 구조적인 특징을 중심으로 설명하였다. 이하, 도 9 및 10을 더 참조하여, 본 발명에 의한 U-IPS 모드 액정 표시장치를 구성한 응용 예에서, 초고투과율을 구현하기 위한 화소 구성의 특징에 대한 특징을 설명한다. 효과적으로 설명하기 위해 종래 기술과 비교 설명을 한다.
<종래기술의 경우>
먼저, 도 1 내지 3 및 도 9를 참조하여, 종래 기술에 의한 IPS 모드 액정 표시장치의 화소 구성의 특징에 대해서 먼저 설명한다. 도 9는 종래 기술에 의한 IPS 모드 액정 표시장치에서 하나의 화소를 구성한 화소 전극과 공통 전극의 구조를 나타낸 단면도이다.
도 1 내지 3 및 9를 참조하면, 종래 기술에 의한 IPS 모드 액정 표시장치는 다수 개의 단위 화소들이 매트릭스 방식으로 배치되어 있다. 여기서, 단위 화소라함은, 화상 전체를 구성하는 단위 점을 표시하는 화소를 의미한다. 칼라 표시장치의 경우, 단위 화소는 더 작은 서브 화소들로 이루어진다. 예를 들어, 하나의 단위 화소는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함할 수 있다. 또는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및 백색 서브 화소를 포함할 수도 있다. 본 발명에서 설명하는 '화소'는 특별한 설명이 없는 한 '서브 화소'를 의미한다.
하나의 화소들은 기판 위에서 서로 직교하는 게이트 배선(GL)들과 데이터 배선(DL)들에 의해 정의된다. 하나의 화소 영역 내에는 여러 가지 구성 요소들이 배치된다. 박막 트랜지스터(T), 보조 용량(STG) 및/또는 배선들(GL, DL, CL)과 같은 구동에 필요한 소자들 그리고 화소 전극(PXL) 및 공통 전극(COM)들이 배치된다.
이들 구성 요소들 중에서 수직 화소 전극(PXLv) 및 수직 공통 전극(COMv)들이 배치된 영역은, 화소 영역(EPA)으로 정의할 수 있다. 화소 영역(EPA)에서, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 각각은 폭이 대략 3㎛인 선분 형상을 갖고, 대략 15㎛의 간격으로 나란하게 배치되어 있다. 전극들(PXLv, COMv)이 교대로 배치된 기본 단위를 블록이라고 정의하고, 블록이 차지하는 영역을 블록 영역(BA)이라고 정의한다. 또한, 전극들(PXLv, COMv) 사이의 공간을 간격 영역(GA)이라고 정의한다. 도 9에서는 하나의 화소에 블록 영역들(B1, B2, B3, B4)이 4개가 배치된 경우를 나타낸다.
종래 기술에 의한 IPS 모드 액정 표시장치에서는, 전극들(PXLv, COMv)이 차지하는 영역에는 수평 전계가 형성되지 않으므로, 액정에 의해 빛 투과율을 조절할 수 없다. 따라서, 빛샘을 방지하기 위해 전극들(PXLv, COMv)을 불투명 금속으로 형성하여 불 투과 영역으로 만든다. 따라서, 화소 영역(EPA)을 구성하는 단위 블록 영역(BA)에서 간격 영역(GA) 만이 투과 영역이 된다. 예를 들어, 도 9에서 화소 영역(EPA) 내에서의 개구율은 {(네 개의 간격 영역(GA)들의 합) / (화소 영역(EPA))}으로 정해진다. 즉, 종래 기술에 의한 IPS 표시장치에서 개구율은 항상 1보다 작은 값을 갖는다.
또한, 전극들(PXLv, COMv)의 폭보다 간격 영역(GA)의 폭이 적어도 5배 정도 더 큰 구조를 갖는다. 따라서, 화소 영역(EPA) 내에서 단위 블록 영역(BA)이 차지하는 비율도 상당히 큰 값을 갖는다. 특히, 해상도가 높을수록 화소의 크기가 점점 작아진다. 화소의 크기가 작아지더라도, 배선의 폭을 좁히는 데는 한계가 있으므로, 화소를 작게 만들기 위해서는 블록의 개수를 줄이는 방법을 사용한다. 즉, 동일한 화면 크기를 갖는 경우, 고 해상도 액정 표시장치는 저 해상도 액정 표시장치보다 작은 크기의 화소들을 가지며, 한 화소 내에서 블록의 개수가 더 적다.
예를 들어, 도 9와 같은 화소 구조를 갖는 액정 표시장치에서 해상도를 높이기 위한 가장 효율적인 방법은, 블록의 개수를 네 개에서 세 개 혹은 두 개로 줄이는 것이다. 특히, 화소 영역(EPA) 내에서 수직 공통 전극(COMv)을 항상 최외곽에 배치하기 위해서는, 블록을 2개로 줄이는 것이 바람직하다. 즉, 세 번째 블록(B3)과 네 번째 블록(B4)을 삭제하면, 해상도를 2배 이상 높일 수 있다.
좀 더 구체적으로 설명하면, 종래 기술에 의한 IPS 모드 액정 표시장치에서, 해상도 및 액정 표시 패널의 크기에 따라 화소 영역의 크기가 다르다. 현재 생산되고 있는 대표적인 액정 표시 패널의 경우에서, 화소 영역(EPA) 대비 단위 블록 영역(BA)의 면적 비율을 계산하면 다음 표와 같다.
해상도에 대한 정의는, 현재 일반적으로 사용하는 것을 기준으로 하였다. 예를 들어, Full HD(FHD)는 (가로 단위 화소 수×세로 단위 화소 수)가 1920×1080으로 2K로 표시하였고, QHD는 3840×2160 혹은 4096×2160으로 4K로, UHD는 7680×4320으로 8K로 표시하였다. 여기서, K는 1,000을 의미한다. 이상 해상도 별로 나타나는 단위 화소 수는 색상 기본 화소로서, 하나의 단위 화소는 3개(적-녹-청) 혹은 4개(적-녹-청-백)의 서브 화소들을 포함한다. 따라서, 서브 화소의 개수로 보면, 가로 서브 화소수는 적어도 가로 단위 화소수의 3배수가 된다.
모드 해상도
(픽셀수)		 패널 대각 크기
(Inch)		 서브 화소 크기(폭:㎛) BA/EPA 면적비율(%)




IPS 모드
FHD (2K)		 55 210 6.20
49 186.42 7.11
43 161.1 8.41
QHD (4K) 65 124 14.38
55 105 14.31
UHD (8K) 98 93.7 14.28
QHD (4K) 49 93.21 14.39
43 81.7 13.70
UHD (8K) 65 62 21.79
55 52.5 45.34
표 1은, IPS 모드 액정 표시장치에서 주로 생산되고 있는 패널 크기와 해상도에 따라 정리한 도표이다. 여기서, 서브 화소의 크기 순으로 화소 영역(EPA) 대비 단위 블록 영역(BA)의 면적 비율을 나타내었다. (서브) 화소의 크기별로 보았을 때, 다음과 같이 세 그룹으로 나눌 수 있다.
첫 번째로, 화소 영역의 폭이 210 ~ 130㎛ 인 경우에는, 면적 비율이 6% 이상이다. 두 번째로, 화소 영역의 폭이 125 ~ 80㎛ 인 경우에는, 면적 비율이 13% 이상이다. 그리고 세 번째로, 화소 영역의 폭이 65 ~ 20㎛ 인 경우에는 면적 비율이 20% 이상이다.
동일한 대각 크기를 갖는 액정 표시 패널에서, 해상도를 높일 수록 화소의 면적은 작아진다. 이 때, 화소 영역이 가로 대비 세로의 길이가 1:3인 장방형의 형상을 갖는 경우, 블록 영역(BA)들이 세로 방향으로 길쭉한 형상을 갖고, 가로 방향으로 나열된다. 이 상태에서, 해상도를 높이려면, 가로 방향으로 나열된 블록 영역(BA)의 갯수를 줄인다. 따라서, 줄어드는 화소의 크기는 길이보다는 폭에 대한 의존도가 더 크다.
표 2에서는 현재 생산되고 있는 대표적인 액정 표시 패널의 경우에서, 화소 영역(EPA)의 폭 대비 단위 블록 영역(BA)의 폭 비율을 계산하였다.
모드 해상도
(픽셀수)		 패널 대각 크기
(Inch)		 서브 화소 크기(폭:㎛) BA/EPA 폭 비율(%)




IPS 모드		 FHD (2K) 55 210 5.6
49 186.42 6.4
43 161.1 7.6
QHD (4K) 65 124 8.9
55 105 11.8
UHD (8K) 98 93.7 10.5
QHD (4K) 49 93.21 11.7
43 81.7 11.1
UHD (8K) 65 62 14.6
55 52.5 24.5
마찬가지로, 화소의 크기별로 보았을 때, 다음과 같이 세 그룹으로 나눌 수 있다. 첫 번째로, 화소 영역의 폭이 210 ~ 130㎛ 인 경우에는, 폭 비율이 5% 이상이다. 두 번째로, 화소 영역의 폭이 125 ~ 80㎛ 인 경우에는, 폭 비율이 8% 이상이다. 그리고 세 번째로, 화소 영역의 폭이 65 ~ 20㎛ 인 경우에는 폭 비율이 14% 이상이다.
<본 발명의 경우>
다음으로, 도 4, 5 및 도 10을 참조하여, 본 발명에 의한 U-IPS(Ultra high transmittive In-Plane Switching) 방식의 액정 표시장치의 화소 구성의 특징에 대해서 먼저 설명한다. 도 10은 본 발명에 의한 U-IPS 모드 액정 표시장치에서 하나의 화소를 구성한 화소 전극과 공통 전극의 구조를 나타낸 단면도이다.
도 4, 5 및 10을 참조하면, 본 발명에 의한 U-IPS 모드 액정 표시장치는 다수 개의 화소들이 매트릭스 방식으로 배치되어 있다. 화소들은 기판 위에서 서로 직교하는 게이트 배선(GL)들과 데이터 배선(DL)들에 의해, 정의된다. 하나의 화소 영역 내에는 여러 가지 구성 요소들이 배치된다. 박막 트랜지스터(T) 및/또는 배선들(GL, DL)과 같은 구동에 필요한 소자들 그리고 화소 전극(PXL) 및 공통 전극(COM)들이 배치된다.
이들 구성 요소들 중에서 수직 화소 전극(PXLv) 및 수직 공통 전극(COMv)들이 배치된 영역은, 화소 영역(EPA)으로 정의할 수 있다. 화소 영역(EPA)에서, 수직 화소 전극(PXLv)과 수직 공통 전극(COMv) 각각은 폭이 대략 0.5~2.0㎛인 선분 형상을 갖고, 대략 1.5~4.0㎛의 간격으로 나란하게 배치되어 있다. 가장 바람직하게는, 폭이 대략 1.0㎛인 선분 형상을 갖고, 대략 3.0㎛의 간격으로 나란하게 배치되어 있다. 전극들(PXLv, COMv)이 교대로 배치된 기본 단위를 블록이라고 정의하고, 블록이 차지하는 영역을 블록 영역(BA)이라고 정의한다. 또한, 전극들(PXLv, COMv) 사이의 공간을 간격으로 정의하고, 간격이 차지하는 영역을 간격 영역(GA)이라고 정의한다. 도 10에서는 한 화소에 블록 영역들(B1~B10)이 10개인 경우를 나타낸다.
본 발명에 의한 U-IPS 모드 액정 표시장치에서는, 전극들(PXLv, COMv)이 차지하는 영역에도 수평 전계가 형성되므로, 액정에 의해 빛 투과율을 조절할 수 있다. 따라서, 투과율을 극대화하기 위해 전극들(PXLv, COMv)을 투명 도전 물질로 형성하여 투과 영역으로 만든다. 따라서, 화소 영역(EPA)을 구성하는 단위 블록 영역(BA) 전체가 투과 영역이 된다. 예를 들어, 도 10에서 화소 영역(EPA) 내에서의 개구율은 {(열 개의 블록 영역(BA)들의 합) / (화소 영역(EPA))}으로 정해진다. 즉, 본 발명에 의한 U-IPS 모드 액정 표시장치에서 개구율은 1과 실질적으로 같은 값을 갖는다.
또한, 전극들(PXLv, COMv)의 폭에 대해 간격 영역(GA)의 폭이 3배 이하의 값을 갖는다. 따라서, 화소 영역(EPA) 내에서 단위 블록 영역(BA)이 차지하는 비율이 종래 기술에 의한 IPS 모드 액정 표시장치에 비해 상당히 작은 값을 갖는다. 따라서, 해상도를 높이기 위해 블록의 갯수를 줄이더라도, 한 화소 내에는 종래 기술에 비해서 블록 개수가 상당히 많이 포함된다.
예를 들어, 도 10과 같은 화소 구조를 갖는 액정 표시장치에서 해상도를 높이기 위한 가장 효율적인 방법은, 블록의 갯수를 열 개에서 여덟 개, 여섯 개 혹은 네 개로 줄이는 것이다. 예를 들어, 일곱 번째 블록(B7) 내지 열 번째 블록(B10)들을 삭제하면, 해상도를 2배 이상 높일 수 있다.
좀 더 구체적으로 설명하면, 본 발명에 의한 U-IPS 모드 액정 표시장치에서, 해상도 및 액정 표시 패널의 크기에 따라 화소 영역의 크기가 다르다. 현재 생산되고 있는 대표적인 IPS 액정 표시 패널을 U-IPS 액정 표시 패널로 개발하는 경우, 화소 영역(EPA) 대비 단위 블록 영역(BA)의 면적 비율을 계산하면 다음 표 3과 같다.
모드 해상도
(픽셀수)		 패널 대각 크기
(Inch)		 서브 화소 크기(폭:㎛) BA/EPA 면적비율(%)




U-IPS 모드		 FHD (2K) 55 210 1.65
49 186.42 1.99
43 161.1 2.28
QHD (4K) 65 124 4.63
55 105 3.54
UHD (8K) 98 93.7 4.66
QHD (4K) 49 93.21 4.71
43 81.7 5.53
UHD (8K) 65 62 8.63
55 52.5 11.86
표 3은, U-IPS 모드 액정 표시장치를 구현하고자 하는 패널 크기와 해상도에 따라 정리한 도표이다. 여기서, 화소 영역의 크기 순으로 화소 영역(EPA) 대비 단위 블록 영역(BA)의 면적 비율을 나타내었다. 화소의 크기별로 보았을 때, 다음과 같이 세 그룹으로 나눌 수 있다.
첫 번째로, 화소 영역의 폭이 210 ~ 130㎛ 인 경우에는, 면적 비율이 3% 이하이다. 두 번째로, 화소 영역의 폭이 125 ~ 80㎛ 인 경우에는, 면적 비율이 8% 이하이다. 그리고 세 번째로, 화소 영역의 폭이 65 ~ 20㎛ 인 경우에는 면적 비율이 15% 이하이다.
동일한 대각 크기를 갖는 액정 표시 패널에서, 해상도를 높일 수록 화소의 면적은 작아진다. 이 때, 화소 영역이 가로 대비 세로의 길이가 1:3인 장방형의 형상을 갖는 경우, 블록 영역(BA)들이 세로 방향으로 길쭉한 형상을 갖고, 가로 방향으로 나열된다. 이 상태에서, 해상도를 높이려면, 가로 방향으로 나열된 블록 영역(BA)의 개수를 줄인다. 따라서, 줄어드는 화소의 크기는 길이보다는 폭에 대한 의존도가 더 크다.
표 4에서는 현재 생산되고 있는 대표적인 액정 표시 패널의 규격에 U-IPS 모드를 구현하고자 하는 경우에서, 화소 영역(EPA)의 폭 대비 단위 블록 영역(BA)의 폭 비율을 계산하였다.
모드 해상도
(픽셀수)		 패널 대각 크기
(Inch)		 서브 화소 크기(폭:㎛) BA/EPA 폭 비율(%)




U-IPS 모드		 FHD (2K) 55 210 1.5
49 186.42 1.7
43 161.1 1.9
QHD (4K) 65 124 2.5
55 105 3.0
UHD (8K) 98 93.7 3.3
QHD (4K) 49 93.21 3.3
43 81.7 3.8
UHD (8K) 65 62 5.0
55 52.5 5.9
마찬가지로, 화소의 크기별로 보았을 때, 다음과 같이 세 그룹으로 나눌 수 있다. 첫 번째로, 화소 영역의 폭이 210 ~ 130㎛ 인 경우에는, 폭 비율이 4% 이하이다. 두 번째로, 화소 영역의 폭이 125 ~ 80㎛ 인 경우에는, 폭 비율이 6% 이하이다. 그리고 세 번째로, 화소 영역의 폭이 65 ~ 20㎛ 인 경우에는 폭 비율이 10% 이하이다.
이상 설명한 종래 기술에 의한 IPS 모드 액정 표시장치와 본 발명에 의한 U-IPS 모드 액정 표시장치의 구조적인 특징에 대한 비교 예에서는, 화소의 모양이 가로 대비 세로의 비율이 1:3인 직사각형 형상을 갖는 경우를 중심으로 설명하였다. 하지만, 화소 영역이 가로 방향의 폭 대비 세로 방향의 길이가 3:1의 비율을 갖는 직사각형 형상을 갖고, 화소 전극 및 공통 전극이 가로 방향으로 진행하는 선분이 세로 방향으로 나열된 경우에는 블록들이 세로 방향으로 나열될 수 있다. 이 경우에는, 세로 길이 대비 단위 블록의 길이 비율로 계산할 수 있는데, 그 값은 앞에서 설명한 값과 실질적으로 동일하다.
<제1 실시 예>
이상 본 발명에 의한 수평 전계형 액정 표시장치의 기본적인 구조적 특징들에 대해 설명하였다. 이하, 도 11 및 12를 참조하여, 본 발명의 특징을 모두 적용한 실제 수평 전계형 액정 표시장치의 제1 실시 예에 대하여 설명한다. 도 11은 본 발명의 제1 실시 예에 의한 U-IPS 모드 액정 표시장치의 개략적인 구조를 나타내는 평면도이다. 도 12는 도 11에서 절취선 III-III'으로 자른, 본 발명의 제1 실시 예에 의한 U-IPS 모드 액정 표시장치의 구조를 나타내는 단면도이다.
도 11을 참조하면, 본 발명의 제1 실시 예에 의한 U-IPS 모드 액정 표시장치는 가로 방향이 세로 방향보다 긴 장방형의 액정 표시 패널(LCP)을 구비한다. 액정 표시 패널(LCP)은 중앙부 대 부분을 차지하는 표시 영역(AA)과 표시 영역을 둘러싸는 비 표시 영역(NA)을 포함한다. 비 표시 영역(NA)은 베젤 영역(BZ)이라고 칭하기도 한다. 액정 표시 패널(LCP)을 정면에서 바라볼 때, 표시 영역(AA)만 인지되는 협 베젤 혹은 무 베젤 구조를 갖는 표시장치에 대한 요구가 증가하고 있다. 이에, 점차 비 표시 영역(NA)인 베젤 영역(BZ)이 차지하는 비율을 극소화하기 위한 기술 개발이 필요하다.
도 12를 참조하면, 본 발명의 제1 실시 예에 의한 U-IPS 방식의 액정 표시장치는, 상부 기판(SU), 상기 상부 기판(SU)과 일정 간격을 두고 면 합착된 하부 기판(SL), 그리고 그 사이에 개재된 액정 층(LC)을 포함한다. 상부 기판(SU)과 하부 기판(SL)을 테두리 영역인 비 표시 영역(NA)에 도포된 실재(SEAL)에 의해 밀봉 결합되어 있다.
상부 기판(SU)과 하부 기판(SL)의 최 내측 표면에는 각각 상부 배향막(UPI)과 하부 배향막(LPI)이 배치되어 있다. 이들 배향막들(UPI, LPI)은 액정 층(LC)과 직접 접촉하면서, 액정 층(LC)의 액정 분자들의 초기 배향 상태를 결정해 준다. 특히, 본 발명의 실시 예에 의한 U-IPS 모드 액정 표시장치는 비 표시 영역(NA)까지도 상부 배향막(UPI)과 하부 배향막(LPI)이 배치되어 있다.
또한, 하부 기판(SL)에는 표시 기능을 위한 모든 구성 요소들이 형성되어 있다. 예를 들어, 하부 기판(SL)의 표시 영역(AA)에는 화소 영역들이 매트릭스 방식으로 배치되어 있다. 각 화소 영역에는 표시 소자용 박막 트랜지스터(T), 표시 소자용 박막 트랜지스터(T)에 연결된 화소 전극(PXL), 공통 전극(COM), 그리고 칼라 필터(CF)가 배치되어 있다. 하부 기판(SL)의 비 표시 영역(NA)에는 표시 영역(AA)에 배치된 박막 트랜지스터(T)들을 구동하기 위한 구동용 박막 트랜지스터(GIP)와, 구동용 박막 트랜지스터(GIP)에 연결된 연결 전극(C)이 배치되어 있다. 구동용 박막 트랜지스터(GIP)는 표시 소자용 박막 트랜지스터(T)와 동일한 구성을 가질 수 있다.
단면도를 참조하여, 좀 더 상세히 설명하면 다음과 같다. 하부 기판(SL) 위에 게이트 전극(G)이 배치되어 있다. 여기서, 게이트 전극(G)은 표시 소자용 박막 트랜지스터(T)와 구동용 박막 트랜지스터(GIP) 모두에 형성된다. 게이트 전극(G) 위에는 하부 기판(SL) 전체를 덮도록 게이트 절연막(GI)이 도포되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A) 위에는 일측변과 접촉하는 소스 전극(S) 및 타측변과 접촉하는 드레인 전극(D)이 형성되어 있다. 게이트 전극(G), 반도체 층(A), 소스 전극(S) 및 드레인 전극(D)을 포함하는 박막 트랜지스터(T, GIP)를 덮도록 보호막(PAS)이 하부 기판(SL) 전체를 덮도록 도포되어 있다.
보호막(PAS) 위에는 각 화소 영역 내에 칼라 필터(CF)가 형성되어 있다. 칼라 필터(CF)는 연속하는 화소 영역들에 걸쳐서 적색-녹색-청색의 순서로 할당될 수 있다. 또는 적색-녹색-청색-백색의 순서로 할당될 수도 있다. 비 표시 영역(NA)에도 칼라 필터(CF)가 배치되어 있을 수 있다. 특히, 비 표시 영역(NA)에서는 적색-청색, 적색-녹색, 녹색-청색 혹은 적색-녹색-청색의 칼라 필터(CF)들이 순차적으로 적층된 구조를 가질 수 있다. 이는 비 표시 영역(NA)에서 빛 샘을 방지할 목적으로 여러 칼라 필터(CF)들을 적층함으로써, 블랙 매트릭스 기능을 하기 위함이다. 칼라 필터(CF) 위에는 하부 기판(SL) 전체를 덮도록 평탄화 막(PAC)이 도포되어 있다. 평탄화 막(PAC) 위에는 화소 전극(PXL)과 공통 전극(COM)이 형성되어 있다.
화소 전극(PXL)은 평탄화 막(PAC) 및 보호막(PAS)을 관통하는 콘택홀을 통해 표시 소자용 박막 트랜지스터(T)의 드레인 전극(D)과 연결된다. 각 화소 영역에 배치된 공통 전극(COM)들은 모두 연결되는 것이 바람직하다. 화소 전극(PXL)과 공통 전극(COM)은 0.5㎛ 내지 2.0㎛의 폭을 갖는 선분 형상을 갖는다. 또한, 화소 전극(PXL)과 공통 전극(COM)은, 2.0㎛ 내지 6.0㎛의 전극 피치를 갖고 서로 교대로 배치되어 있다.
화소 전극(PXL)과 공통 전극(COM) 위에는 하부 기판(SL) 전체를 덮도록 하부 배향막(LPI)이 도포되어 있다. 특히, 표시 영역(AA) 및 비 표시 영역(NA) 모두에 걸쳐 도포되어 있다. 한편, 상부 기판(SU)에는 다른 구성 요소들은 배치되지 않고, 상부 배향막(UPI)만이 상부 기판(SU) 전체를 덮도록 도포되어 있다. 역시, 표시 영역(AA) 및 비 표시 영역(NA) 모두에 걸쳐 도포되어 있다.
이하 도 13a 내지 13b를 참조하여, 본 발명의 제1 실시 예에서 배향막들이 표시 영역 및 비 표시 영역 모두에 도포된 구조의 특징에 대해서 상세히 설명한다. 도 13a는 본 발명에 의한 U-IPS 모드 액정 표시장치에서 배향막들이 표시 영역에만 국한되어 배치된 경우의 빛 투과 상태를 나타낸 단면도이다. 도 13b는 본 발명에 의한 U-IPS 모드 액정 표시장치에서 배향막들이 표시 영역 및 비 표시 영역 모두에 배치된 경우의 빛 투과 상태를 나타낸 단면도이다.
상부 기판(SU)의 외측 표면과 하부 기판(SL)의 외측 표면에는 각각 상부 편광판(UPOL)과 하부 편광판(LPOL)이 부착되어 있다. 예를 들어, 노멀리 블랙(Normally Black) 모드인 U-IPS 표시장치의 경우에는, 상부 편광판(UPOL)과 하부 편광판(LPOL)의 광 투과축이 서로 직교하도록 배치된다. 이는 액정이 구동되지 않는 노멀(Normal) 상태일 때 100% 흑색 계조를 나타내도록 하기 위함이다.
도 13a에 도시한 바와 같이, 본 발명에 의한 U-IPS 액정 표시장치에서, 배향막들(UPI, LPI)이 표시 영역(AA)에만 국한되어 도포된 경우, 비 표시 영역(NA)에서 빛샘이 발생할 수 있다. 예를 들어, 노멀리 블랙 모드이고, 액정이 구동되지 않은 노멀 상태에서, 표시 영역(AA)의 액정 분자(LC)들은 모두 배향막의 초기 상태에 맞추어 정렬되어 있다. 따라서, 백 라이트에서 출광한 빛이 표시 영역(AA)을 투과하지 못한 흑색 계조를 나타낸다.
반면에, 배향막들(UPI, LPI)이 도포되지 않은 비 표시 영역(NA)의 액정 분자(LD)들은 일정하지 않은 배열 상태를 갖는다. 따라서, 비 표시 영역(NA)으로 입사한 백 라이트는 차단되지 않고 상부 기판(SL) 외부로 누설될 수 있다. 즉, 표시 영역(AA)은 풀-블랙(Full-Black) 계조를 나타내는 순간에, 비 표시 영역(NA)은 풀-블랙 계조를 나타내지 못하여 패널 전체의 표시 품질 불량이 발생할 수 있다.
하지만, 도 13b에 도시한 바와 같이, 본 발명의 실시 예에 의한 U-IPS 액정 표시장치에서, 배향막들(UPI, LPI)이 표시 영역(AA)과 비 표시 영역(NA) 모두에 도포된 경우, 비 표시 영역(NA)에서 빛 샘을 완전히 방지할 수 있다. 예를 들어, 노멀리 블랙 모드이고, 액정이 구동되지 않은 노멀 상태에서, 표시 영역(AA)의 액정 분자(LC)들은 모두 배향막의 초기 상태에 맞추어 정렬되어 있다. 따라서, 백 라이트에서 출광한 빛이 표시 영역(AA)을 투과하지 못한 흑색 계조를 나타낸다.
마찬가지로, 배향막들(UPI, LPI)이 도포된 비 표시 영역(NA)의 액정 분자(LD)들도 배향막의 배향 상태에 맞추어 일정하게 정렬되어 있다. 따라서, 비 표시 영역(NA)으로 입사한 백 라이트도 완벽하게 차단된다. 즉, 표시 영역(AA)이 풀-블랙(Full-Black) 계조를 나타내는 순간에, 비 표시 영역(NA) 역시 풀-블랙 계조를 나타내므로, 표시 품질 불량이 발생하지 않는다.
특히, 도 12에 도시한 바와 같이, 칼라 필터(CF)들이 비 표시 영역에 배치되어 있더라도, 부분적으로는 칼라 필터(CF)들이 패턴되어 제거될 수 있다. 특히, 이 부분 상층 부에는 화소 전극(PXL)과 동일한 도전 물질이 배치된다. 본 발명에 의한 U-IPS 모드 액정 표시장치에서는 화소 전극(PXL)은 투명 도전 물질을 포함한다. 따라서, 칼라 필터(CF)가 제거된 부위에서 빛 샘이 발생할 가능성이 있다. 하지만, 본 발명의 실시 예에 의한 U-IPS 액정 표시장치에서는 배향막들(UPI, LPI)에 의해 액정 분자(LC)들이 초기 상태를 유지하므로, 빛샘을 방지할 수 있다.
<제2 실시 예>
다음으로, 도 14를 참조하여, 본 발명의 제2 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 서로 다른 층에 배치된 두 배선들을 최 상위층에 배치되는 전극 물질을 이용하여 연결한 구조를 설명한다. 도 14는 본 발명의 제2 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 나타내는 단면도이다.
도 14를 참조하면, 본 발명의 제2 실시 예에 의한 U-IPS 모드 액정 표시장치는, 제1 콘택홀(H1)과 제2 콘택홀(H2)을 통해 게이트 금속층(GM)과 소스 금속층(SM)이 연결되는 구조를 가질 수 있다. 연결 구조를 좀 더 상세히 설명한다. 하부 기판(SL) 위에 게이트 금속층(GM)이 배치되어 있다. 게이트 금속층(GM) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 절연막(GI) 위에는 게이트 금속층(GM)의 일측 단부와 일정 거리 이격한 소스 금속층(SM)이 배치되어 있다. 소스 금속층(SM) 위에는 보호막(PAS)가 적층되어 있다. 보호막(PAS) 위에는 칼라 필터(CF)가 적층되어 있다.
칼라 필터(CF)는 게이트 금속층(GM)과 소스 금속층(SM)의 연결 부위 상부에는 도포되지 않도록 하는 것이 바람직하다. 칼라 필터(CF) 위에는 평탄화 막(PAC)이 하부 기판(SL) 전체 표면을 덮도록 적층된다. 평탄화 막(PAC)과 보호막(PAS)을 관통하는 제2 콘택홀(H2)을 통해 소스 전극층(SM)의 일부가 노출된다. 또한, 평탄화 막(PAC), 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 제1 콘택홀(H1)을 통해 게이트 금속층(GM)의 일부가 노출된다.
제1 콘택홀(H1) 및 제2 콘택홀(H2)이 형성된 평탄화 막(PAC) 위에 형성된 연결 전극(ITO)을 통해 게이트 금속층(GM)과 소스 금속층(SM)이 서로 연결된다. 연결 전극(ITO)는 화소 전극(PXL) 및 공통 전극(COM)과 동일한 투명 도전 물질을 이용하여 형성하는 것이 바람직하다. 예를 들어, 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)을 포함할 수 있다.
본 실시 예의 경우, 칼라 필터(CF)가 박막 트랜지스터(T)와 함께 하부 기판(SL) 위에 형성된다. 따라서, 제1 콘택홀(H1) 및 제2 콘택홀(H2)은 상당한 깊이를 갖고 형성될 수 밖에 없다. 그 결과, 연결 전극(ITO)은, 적어도 평탄화 막(PAC), 칼라 필터(CF) 및 보호막(PAS)의 두께에 해당하는 깊이를 갖는 제1 콘택홀(H1) 및 제2 콘택홀(H2)을 걸쳐서 형성된다. 이와 같이, 깊이가 깊은 단차부를 타고 넘어가며 증착되는 과정에서, 연결 전극(ITO)에는 증착 불량부(ERR)가 발생할 수 있다. 그 결과, 연결 전극(ITO)은 게이트 금속층(GM)과 소스 금속층(SM)을 연결하지 못하는 연결 불량이 발생할 수 있다.
특히, 투명 도전 물질은 단차가 심한 부분을 타고 넘도록 증착될 경우, 일반 금속 물질에 비해, 증착 불량(ERR)이 발생하기 쉽다. 따라서, 본 발명과 같이 연결 전극(ITO)에 화소 전극(PXL) 및 공통 전극(COM)과 동일한 투명 도전 물질을 이용하는 U-IPS 방식의 액정 표시장치의 경우, 이를 해소할 수 있는 구조가 더 요구된다.
<제3 실시 예>
이하, 도 15를 참조하여 본 발명의 제3 실시 예를 설명한다. 도 15는 본 발명의 제3 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 방지한 구조를 나타내는 단면도이다.
도 15는 도 14와 구성 요소 및 구조가 거의 동일하다. 차이가 있다면, 제1 콘택홀(H1)과 제2 콘택홀(H2) 사이에 적층된 박막들의 높이가 다른 부분보다 낮은 높이를 갖는다. 예를 들어, 하부 기판(SL) 위에 게이트 금속층(GM)이 배치되어 있다. 게이트 금속층(GM) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 절연막(GI) 위에는 게이트 금속층(GM)의 일측 단부와 일정 거리 이격한 소스 금속층(SM)이 배치되어 있다. 소스 금속층(SM) 위에는 보호막(PAS)가 적층되어 있다. 보호막(PAS) 위에는 칼라 필터(CF)가 적층되어 있다.
칼라 필터(CF)는 게이트 금속층(GM)과 소스 금속층(SM)의 연결 부위 상부에는 도포되지 않도록 하는 것이 바람직하다. 칼라 필터(CF) 위에는 평탄화 막(PAC)이 하부 기판(SL) 전체 표면을 덮도록 적층된다. 평탄화 막(PAC)과 보호막(PAS)을 관통하는 제2 콘택홀(H2)을 통해 소스 전극층(SM)의 일부가 노출된다. 또한, 평탄화 막(PAC), 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 제1 콘택홀(H1)을 통해 게이트 금속층(GM)의 일부가 노출된다.
여기서, 평탄화 막(PAC)은, 제1 콘택홀(H1)과 제2 콘택홀(H2) 사이의 부분이 다른 부분보다 낮은 높이를 갖는 것이 바람직하다. 즉, 제1 콘택홀(H1)과 제2 콘택홀(H2) 사이에 적층된 평탄화 막(PAC)의 두께는 제1 콘택홀(H1) 및 제2 콘택홀(H2)의 외측에 적층된 평탄화 막(PAC)의 두께보다 Δh만큼 낮은 것이 바람직하다. 이를 위해, 제1 콘택홀(H1)과 제2 콘택홀(H2)을 패턴하는 공정에서는 하프-톤 마스크를 사용할 수 있다.
제1 콘택홀(H1) 및 제2 콘택홀(H2)이 형성된 평탄화 막(PAC) 위에 형성된 연결 전극(ITO)을 통해 게이트 금속층(GM)과 소스 금속층(SM)이 서로 연결된다. 연결 전극(ITO)는 화소 전극(PXL) 및 공통 전극(COM)과 동일한 투명 도전 물질을 이용하여 형성하는 것이 바람직하다. 예를 들어, 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)을 포함할 수 있다.
본 발명의 제3 실시 예의 경우, 칼라 필터(CF)가 박막 트랜지스터(T)와 함께 하부 기판(SL) 위에 형성된다. 따라서, 제1 콘택홀(H1) 및 제2 콘택홀(H2)은 상당한 깊이를 갖고 형성될 수 밖에 없다. 하지만, 제1 콘택홀(H1)과 제2 콘택홀(H2) 사이에 적층된 평탄화 막(PAC)의 두께가 다른 부분보다 낮기 때문에, 연결 전극(ITO)는 제1 실시 예에 비해서 낮은 단차부를 타고 넘어가며 증착된다. 그 결과, 연결 전극(ITO)은 증착 불량부(ERR)를 포함하지 않으며, 게이트 금속층(GM)과 소스 금속층(SM)을 정상적으로 연결한다.
<제4 실시 예>
이하, 도 16을 참조하여, 본 발명의 제4 실시 예에 대해 설명한다. 도 16은 본 발명의 제4 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 방지한 구조를 나타내는 단면도이다.
본 발명의 제4 실시 예에서는, 칼라 필터가 하부 기판에 형성되지 않은 다른 구조의 액정 표시장치나, 유기발광 다이오드 표시장치에서도, 연결 단자가 연결 불량 혹은 증착 불량을 방지할 수 있는 구조를 제안한다. 도 16을 참조하면, 하부 기판(SL) 위에 게이트 금속층(GM)이 배치되어 있다. 게이트 금속층(GM) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 절연막(GI) 위에는 게이트 금속층(GM)의 일측 단부와 일정 거리 이격한 소스 금속층(SM)이 배치되어 있다. 소스 금속층(SM) 위에는 보호막(PAS)가 적층되어 있다.
보호막(PAS) 위에는 평탄화 막(PAC)이 하부 기판(SL) 전체 표면을 덮도록 적층된다. 평탄화 막(PAC)과 보호막(PAS)을 관통하는 제2 콘택홀(H2)을 통해 소스 전극층(SM)의 일부가 노출된다. 또한, 평탄화 막(PAC), 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 제1 콘택홀(H1)을 통해 게이트 금속층(GM)의 일부가 노출된다.
여기서, 평탄화 막(PAC)은, 제1 콘택홀(H1)과 제2 콘택홀(H2) 사이의 부분이 다른 부분보다 낮은 높이를 갖는 것이 바람직하다. 즉, 제1 콘택홀(H1)과 제2 콘택홀(H2) 사이에 적층된 평탄화 막(PAC)의 두께는 제1 콘택홀(H1) 및 제2 콘택홀(H2)의 외측에 적층된 평탄화 막(PAC)의 두께보다 Δh만큼 낮은 것이 바람직하다. 이를 위해, 제1 콘택홀(H1)과 제2 콘택홀(H2)을 패턴하는 공정에서는 하프-톤 마스크를 사용할 수 있다.
제1 콘택홀(H1) 및 제2 콘택홀(H2)이 형성된 평탄화 막(PAC) 위에 형성된 연결 전극(ITO)을 통해 게이트 금속층(GM)과 소스 금속층(SM)이 서로 연결된다. 연결 전극(ITO)는 화소 전극(PXL) 및 공통 전극(COM)과 동일한 투명 도전 물질을 이용하여 형성하는 것이 바람직하다. 예를 들어, 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)을 포함할 수 있다.
본 발명의 제4 실시 예의 경우는, 박막 트랜지스터(T)와 함께 하부 기판(SL) 위에 형성되고, 두꺼운 평탄화 막(PAC)이 적층된, 평판 표시장치에 본 발명을 적용한 경우에 해당한다. 따라서, 제1 콘택홀(H1) 및 제2 콘택홀(H2)은 상당한 깊이를 갖고 형성될 수 밖에 없다. 하지만, 제1 콘택홀(H1)과 제2 콘택홀(H2) 사이에 적층된 평탄화 막(PAC)의 두께가 다른 부분보다 낮기 때문에, 연결 전극(ITO)는 제1 실시 예에 비해서 낮은 단차부를 타고 넘어가며 증착된다. 그 결과, 연결 전극(ITO)은 증착 불량부(ERR)를 포함하지 않으며, 게이트 금속층(GM)과 소스 금속층(SM)을 정상적으로 연결한다.
<제5 실시 예>
이하, 도 17을 참조하여 본 발명의 제5 실시 예를 설명한다. 도 17은 본 발명의 제5 실시 예에 의한 U-IPS 모드 액정 표시장치에서, 비 표시 영역에 배치된 연결 콘택홀에서 높은 단차로 인해 발생하는 연결 불량을 방지한 구조를 나타내는 단면도이다.
본 발명의 제5 실시 예에서는, 칼라 필터가 하부 기판에 형성되지 않은 다른 구조의 액정 표시장치나, 유기발광 다이오드 표시장치에서도, 연결 단자가 연결 불량 혹은 증착 불량을 방지할 수 있는 구조를 제안한다. 또한, 칼라 필터가 하부 기판에 형성된 액정 표시장치의 경우에도 적용할 수 있다. 도 17을 참조하면, 하부 기판(SL) 위에 게이트 금속층(GM)이 배치되어 있다. 게이트 금속층(GM) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 절연막(GI) 위에는 게이트 금속층(GM)의 일측 단부와 일정 거리 이격한 소스 금속층(SM)이 배치되어 있다. 소스 금속층(SM) 위에는 보호막(PAS)가 적층되어 있다.
보호막(PAS) 위에는 평탄화 막(PAC)이 하부 기판(SL) 전체 표면을 덮도록 적층된다. 평탄화 막(PAC)과 보호막(PAS)을 관통하는 제2 콘택홀(H2)을 통해 소스 전극층(SM)의 일부가 노출된다. 또한, 평탄화 막(PAC), 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 제1 콘택홀(H1)을 통해 게이트 금속층(GM)의 일부가 노출된다.
여기서, 평탄화 막(PAC)은, 제1 콘택홀(H1)과 제2 콘택홀(H2)이 형성된 주변 영역이 다른 부분보다 낮은 높이를 갖는 것이 바람직하다. 즉, 평탄화 막(PAC)은 대부분 영역에서 제1 높이(h1)을 갖는다. 반면에, 제1 콘택홀(H1)과 제2 콘택홀(H2)이 형성된 주변 부분은 제2 높이(h2)를 갖는다. 예를 들어, 제1 콘택홀(H1) 및 제2 콘택홀(H2)이 형성된 부위의 평탄화 막(PAC)의 제2 두께(h2)는, 평탄화 막(PAC)의 제1 두께(h1)보다 Δh만큼 낮은 것이 바람직하다. 이를 위해, 제1 콘택홀(H1)과 제2 콘택홀(H2)을 패턴하는 공정에서는 하프-톤 마스크를 사용할 수 있다.
제1 콘택홀(H1) 및 제2 콘택홀(H2)이 형성된 평탄화 막(PAC) 위에 형성된 연결 전극(ITO)을 통해 게이트 금속층(GM)과 소스 금속층(SM)이 서로 연결된다. 특히, 연결 전극(ITO)은 제2 높이(h2)를 갖는 평탄화 막(PAC) 위에 형성되는 것이 바람직하다. 연결 전극(ITO)는 화소 전극(PXL) 및 공통 전극(COM)과 동일한 투명 도전 물질을 이용하여 형성하는 것이 바람직하다. 예를 들어, 인듐-주석 산화물(Indium Tin Oxide) 혹은 인듐-아연 산화물(Indium Zinc Oxide)을 포함할 수 있다.
본 발명의 제5 실시 예의 경우는, 박막 트랜지스터(T)와 함께 하부 기판(SL) 위에 형성되고, 두꺼운 평탄화 막(PAC)이 적층된, 평판 표시장치에 본 발명을 적용한 경우에 해당한다. 따라서, 제1 콘택홀(H1) 및 제2 콘택홀(H2)은 상당한 깊이를 갖고 형성될 수 밖에 없다. 하지만, 제1 콘택홀(H1)과 제2 콘택홀(H2)의 주변을 둘러싸는 평탄화 막(PAC)의 두께가 다른 부분보다 낮기 때문에, 연결 전극(ITO)은 제1 실시 예에 비해서 낮은 단차부를 타고 넘어가며 증착된다. 그 결과, 연결 전극(ITO)은 증착 불량부(ERR)를 포함하지 않으며, 게이트 금속층(GM)과 소스 금속층(SM)을 정상적으로 연결한다.
본 발명의 제3 내지 제5 실시 예에서와 같이 콘택홀들을 통해 배선들을 연결하는 연결 단자가 배치되는 부분의 평탄화 막은 다른 부분의 두께보다 얇은 것이 주된 특징이다. 연결 단자가 형성되는 부분의 평탄화 막의 두께가 얇을 수록 단차가 적어져서, 증착 불량이 발생할 확률을 더 낮출 수 있다. 하지만, 제조 공정 및 비용 등을 고려했을 때, 연결 단자가 형성되는 부분의 평탄화 막은 다른 부분의 두께보다 50% 정도로 얇으면, 증착 불량을 충분히 방지할 수 있다. 이상 본 발명의 제2 내지 제4 실시 예에서는, 주로 비 표시 영역에 형성되는 콘택홀들(H1, H2)과 이를 통해 연결되는 연결 전극(ITO)의 구조를 중심으로 설명하였다. 하지만, 표시 영역에 형성되는 콘택홀과 연결 전극에도 동일한 구조를 적용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
GL: 게이트 배선 DL: 데이터 배선
CL: 공통 배선 T: 박막 트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 SUB: 기판
Cst, STG: 보조 용량 PAS: 보호막
PXL: 화소 전극 COM: 공통 전극
PXLh: 수평 화소 전극 PXLv: 수직 화소 전극
COMh: 수평 공통 전극 COMv: 수직 공통 전극
DH: 드레인 콘택홀 CH: 공통 콘택홀
AA: 표시 영역 NA: 비 표시 영역
BZ: 베젤 영역 H1: 제1 콘택홀
H2: 제2 콘택홀 ITO: 전극 물질층
GM: 게이트 금속층 SM: 소스 금속층
CF: 칼라 필터 PAC: 평탄화 막
ERR: 증착 불량부

Claims (12)

  1. 하부 기판;
    상기 하부 기판 위에 형성된 게이트 금속층;
    상기 게이트 금속층을 덮는 게이트 절연막;
    상기 게이트 절연막 위에 형성된 소스 금속층;
    상기 소스 금속층을 덮는 보호막;
    상기 보호막 위에 적층된 평탄화 막;
    상기 평탄화 막, 상기 보호막 및 상기 게이트 절연막을 관통하여 상기 게이트 금속층의 일부를 노출하며, 비 표시 영역에 배치된 제1 콘택홀;
    상기 평탄화 막 및 상기 보호막을 관통하여 상기 소스 금속층의 일부를 노출하며, 상기 비 표시 영역에 배치된 제2 콘택홀; 그리고
    상기 평탄화 막 위에서 상기 제1 콘택홀 및 상기 제2 콘택홀을 통해, 상기 게이트 금속층과 상기 소스 금속층을 연결하며, 상기 비 표시 영역에 배치된 연결 전극을 포함하되,
    상기 평탄화 막은 상기 비 표시 영역 내에서 제1 부분과 상기 연결 전극 하부에 적층된 제2 부분으로 구분되고,
    상기 제2 부분의 높이인 제2 높이는 상기 제1 부분의 높이인 제1 높이보다 낮은 높이를 갖는 수평 전계 액정 표시장치.
  2. 제 1 항에 있어서,
    상기 평탄화 막에서, 상기 제1 콘택홀과 상기 제2 콘택홀 사이에 배치된 부분이 상기 제2 높이를 갖는 수평 전계 액정 표시장치.
  3. 제 1 항에 있어서,
    상기 평탄화 막에서 상기 제1 콘택홀 및 상기 제2 콘택홀 주변을 둘러싸는 부분이 상기 제2 높이를 갖는 수평 전계 액정 표시장치.
  4. 제 1 항에 있어서,
    상기 평탄화 막에서, 상기 제2 높이는 상기 제1 높이의 적어도 50% 이하인 수평 전계 액정 표시장치.
  5. 제 1 항에 있어서,
    상기 연결 전극은,
    인듐-주석 산화물 및 인듐-아연 산화물과 같은 투명 도전 물질을 포함하는 수평 전계 액정 표시장치.
  6. 제 1 항에 있어서,
    상기 하부 기판과 일정 거리 이격하여 면 합착된 상부 기판; 그리고
    상기 하부 기판과 상기 상부 기판 사이에 개재된 액정 층을 더 포함하는 수평 전계 액정 표시장치.
  7. 제 1 항에 있어서,
    상기 연결 전극과 동일한 평면 상에서 동일한 물질을 포함하며, 교대로 배치된 화소 전극 및 공통 전극을 더 포함하고,
    상기 화소 전극 및 상기 공통 전극은 0.5㎛ 내지 2.0㎛의 선 폭과 2.0㎛ 내지 6.0㎛의 배열 피치를 갖고 교대로 배치된 수평 전계 액정 표시장치.
  8. 제 7 항에 있어서,
    상기 화소 전극 및 상기 공통 전극은,
    상기 선 폭이 1.0㎛이고,
    그 사이의 간격이 1.0㎛ 내지 5.0㎛인 수평 전계 액정 표시장치.
  9. 제 1 항에 있어서,
    상기 하부 기판에 매트릭스 방식으로 배열된 다수 개의 화소 영역;
    상기 화소 영역 내 동일한 평면 상에서 교대로 배치된 화소 전극 및 공통 전극; 그리고
    상기 화소 영역 내에서 연속으로 배치된 다수 개의 블록 영역들을 포함하며,
    상기 블록 영역은 전극 영역과 간격 영역을 구비하고, 상기 전극 영역은 상기 화소 전극 및 상기 공통 전극 중 어느 하나에 해당하며, 상기 간격 영역은 이웃하는 두 전극들 사이에 해당하고,
    상기 블록 영역 하나의 폭은 2.0㎛ 내지 6.0㎛인 수평 전계 액정 표시장치.
  10. 제 9 항에 있어서,
    상기 화소 영역의 폭이 20~65㎛인 경우, 상기 화소 영역에 대한 상기 블록 영역의 폭 비율은 10% 이하인 수평 전계 액정 표시장치.
  11. 제 9 항에 있어서,
    상기 화소 영역의 폭이 65~125㎛인 경우, 상기 화소 영역에 대한 상기 블록 영역의 폭 비율은 6% 이하인 수평 전계 액정 표시장치.
  12. 제 9 항에 있어서,
    상기 화소 영역의 폭이 125~210㎛인 경우, 상기 화소 영역에 대한 상기 블록 영역의 폭 비율은 4% 이하인 수평 전계 액정 표시장치.
KR1020150168716A 2015-11-30 2015-11-30 초고투과율을 갖는 수평 전계 액정 표시장치 KR102380331B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150168716A KR102380331B1 (ko) 2015-11-30 2015-11-30 초고투과율을 갖는 수평 전계 액정 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150168716A KR102380331B1 (ko) 2015-11-30 2015-11-30 초고투과율을 갖는 수평 전계 액정 표시장치

Publications (2)

Publication Number Publication Date
KR20170064065A KR20170064065A (ko) 2017-06-09
KR102380331B1 true KR102380331B1 (ko) 2022-04-01

Family

ID=59220287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150168716A KR102380331B1 (ko) 2015-11-30 2015-11-30 초고투과율을 갖는 수평 전계 액정 표시장치

Country Status (1)

Country Link
KR (1) KR102380331B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102454275B1 (ko) 2017-12-19 2022-10-12 엘지디스플레이 주식회사 표시장치 및 그의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101442060A (zh) * 2008-12-25 2009-05-27 友达光电股份有限公司 像素阵列及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101996654B1 (ko) * 2012-12-24 2019-07-05 엘지디스플레이 주식회사 수평 전계 방식 액정 표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101442060A (zh) * 2008-12-25 2009-05-27 友达光电股份有限公司 像素阵列及其制造方法

Also Published As

Publication number Publication date
KR20170064065A (ko) 2017-06-09

Similar Documents

Publication Publication Date Title
US6734945B2 (en) Liquid crystal display device
JP3971778B2 (ja) 表示装置
CN102809855B (zh) 薄膜晶体管基板及其制造方法
US9606392B2 (en) Display panel and liquid crystal display including the same
JP4057579B2 (ja) 水平配列型（ｉｐｓ）の液晶表示素子及びその製造方法
JP5912668B2 (ja) 液晶ディスプレイ
US10042221B2 (en) Liquid crystal display device
US9158163B2 (en) Display apparatus
US8755014B2 (en) Liquid crystal display and a display panel therefor
WO2010103676A1 (ja) アクティブマトリクス基板、表示パネル、表示装置、並びに電子機器
KR102380331B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR101366537B1 (ko) 액정표시장치의 어레이 기판 및 그의 제조방법
KR101885891B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR102373692B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR102387348B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR102526357B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR101870188B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
WO2014034786A1 (ja) アクティブマトリクス基板および液晶表示装置
KR101771326B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR101870187B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR101870189B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR102387347B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
KR101870186B1 (ko) 초고투과율을 갖는 수평 전계 액정 표시장치
US20180151761A1 (en) Display device
KR102596040B1 (ko) 액정표시패널

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right